JP2010178459A - Power supply control circuit, power supply apparatus, and power supply control method - Google Patents
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Abstract
Description
本発明は、負荷状況を疑似的に模擬可能な電源制御回路、電源装置、および電源制御方法に関するものである。 The present invention relates to a power supply control circuit, a power supply apparatus, and a power supply control method that can simulate a load situation in a pseudo manner.
従来、図１にあるような１つのチップとして製作されたＤＣ−ＤＣコンバータであって、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１に負荷電流を流すＤＣ−ＤＣコンバータ２００（以下、「ＰＯＷＥＲＦＥＴ内蔵ＤＣ−ＤＣコンバータ２００」と記す）の負荷電流変動時の応答試験を行う場合には、出力端子ＶＯＵＴにテスタ３００を接続して試験をおこなっている。
Conventionally, a DC-DC converter manufactured as a single chip as shown in FIG. 1, which is a DC-DC converter 200 (hereinafter referred to as a “POWERFET built-in DC-DC converter”) that causes a load current to flow through a PMOS transistor MP1 and an NMOS transistor MN1. 200 ”), the
負荷電流変動時の応答試験とは、テスタ３００の内部にある可変電流源ＡＭの電流の変動に応じて出力電圧（ＶＯＵＴ）の過渡応答を測る試験である。可変電流源ＡＭに流れる電流をステップ状に変動させることでＤＣ−ＤＣコンバータ２００に対する負荷電流がステップ状に変動した状態とする。その時の出力電圧（ＶＯＵＴ）の過渡応答を測ることで、ＤＣ−ＤＣコンバータ２００における負荷電流変動時の応答特性を測定する。ＤＣ−ＤＣコンバータ２００では、負荷電流の変動に対しても出力電圧（ＶＯＵＴ）が安定して供給されることが重要な性能の一つである。負荷電流の変動に伴う出力電圧（ＶＯＵＴ）の変動を測定することにより、ＤＣ−ＤＣコンバータ２００の負荷電流変動時の出力電圧の応答特性を試験することが要請されている。
The response test when the load current fluctuates is a test in which a transient response of the output voltage (VOUT) is measured according to the fluctuation of the current of the variable current source AM in the
背景技術にて記した通り、負荷電流変動時の応答試験を行うためには、テスタ３００に可変電流源ＡＭを備えなければならない。しかし、ＤＣ−ＤＣコンバータ２００の出力電流能力に応じて可変電流源ＡＭの電流能力が必要とされる。ここで、可変電流源ＡＭがテスタ３００に搭載される場合には、電流供給能力が制限される恐れがある。テスタ３００の筐体に収納スペースや放熱特性などの制限があるからである。このため、ＰＯＷＥＲＦＥＴ内蔵ＤＣ−ＤＣコンバータ２００の電源供給能力によっては、可変電流源ＡＭからの電流能力が不十分な場合も考えられる。電流能力の不十分な可変電流源ＡＭを使用したとしても、十分な精度の試験結果を得ることはできない。
As described in the background art, in order to perform a response test when the load current fluctuates, the
本願に開示する電源制御回路、電源装置、及び電源制御方法は、上記の課題に鑑み提案されたものであり、テスタ３００に可変電流源ＡＭを備えることなく、負荷状況を疑似的に模擬可能な電源制御回路、電源装置、および電源制御方法を提供することを目的とする。
The power supply control circuit, the power supply device, and the power supply control method disclosed in the present application have been proposed in view of the above problems, and can simulate a load situation in a pseudo manner without providing the
本願に開示する電源制御回路の一態様は、周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する電源制御回路である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令する第２制御部と、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部を備えている。第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とされる。 One embodiment of the power supply control circuit disclosed in the present application is a power supply control circuit that controls the output voltage of the power supply device by supplying power by a periodic switching operation. A first control unit that outputs an adjustment reference signal corresponding to a power supply period by a switching operation according to a voltage difference between an output voltage and a target voltage, and a power supply period according to a comparison between the periodic variation signal and the adjustment reference signal And a load simulation unit for adding an offset value to at least one of the fluctuation signal and the adjustment reference signal when the increase in the load with respect to the output voltage is simulated. The power supply period commanded by the second control unit is set to a short period by the load simulation unit as compared with the case where there is no offset value.
本願に開示する電源制御回路の一態様では、周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する際に、負荷擬制部が、周期的な変動信号または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号の少なくとも何れか一方に対して、オフセット値を付加することにより、出力電圧に対する負荷の増大を擬制する。 In one aspect of the power supply control circuit disclosed in the present application, when controlling the output voltage of the power supply device by supplying power by a periodic switching operation, the load simulation unit outputs a periodic fluctuation signal or an output for a target voltage. By adding an offset value to at least one of the adjustment reference signals corresponding to the power supply period by the switching operation according to the voltage difference voltage, an increase in load with respect to the output voltage is simulated.
また、本願に開示する電源装置の一態様は、周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源装置である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令する第２制御部と、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備えている。第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とされる。 One embodiment of the power supply device disclosed in the present application is a power supply device that controls output voltage by supplying power by a periodic switching operation. A first control unit that outputs an adjustment reference signal corresponding to a power supply period by a switching operation according to a voltage difference between an output voltage and a target voltage, and a power supply period according to a comparison between the periodic variation signal and the adjustment reference signal And a load simulation unit that adds an offset value to at least one of the fluctuation signal and the adjustment reference signal when the increase in load with respect to the output voltage is simulated. The power supply period commanded by the second control unit is set to a short period by the load simulation unit as compared with the case where there is no offset value.
本願に開示する電源装置の一態様では、周期的なスイッチング動作により電力を供給することで出力電圧を制御する際に、負荷擬制部が、周期的な変動信号または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間に対応する調整基準信号の少なくとも何れか一方に対して、オフセット値を付加することにより、出力電圧に対する負荷の増大を擬制する。 In one aspect of the power supply device disclosed in the present application, when controlling the output voltage by supplying power by a periodic switching operation, the load simulation unit is configured to use a periodic fluctuation signal or a voltage difference between the output voltage and the target voltage. Accordingly, an increase in the load with respect to the output voltage is simulated by adding an offset value to at least one of the adjustment reference signals corresponding to the power supply period by the switching operation.
これにより、第２制御部により指令される電力供給期間は、負荷擬制部により、オフセット値のない場合に比して短期間とすることができる。オフセット値のない場合に比して電力供給期間が短時間になると、目標電圧を維持するために必要とされる電力供給が不足して出力電圧が低下する。外部に可変電流源を備えて負荷電流を流すことなく負荷電流の増大時と同様な過渡応答を実現することができる。負荷変動時の応答試験を行うことができる。 Thereby, the power supply period commanded by the second control unit can be set to a short period by the load simulation unit as compared with the case where there is no offset value. When the power supply period is shorter than when there is no offset value, the power supply required to maintain the target voltage is insufficient and the output voltage decreases. A transient response similar to that when the load current increases can be realized without externally providing a variable current source and flowing the load current. A response test when the load fluctuates can be performed.
本願に開示する電源制御方法の一態様は、周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源制御方法である。目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間の調整基準信号を出力するステップと、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令するステップと、出力電圧に対する負荷の増大を擬制する際、変動信号または調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、オフセット値が付加される場合の電力供給期間は、オフセット値のない場合に比して短期間とされる。 One aspect of the power supply control method disclosed in the present application is a power supply control method for controlling the output voltage by supplying power by a periodic switching operation. A step of outputting an adjustment reference signal of a power supply period by a switching operation according to a difference voltage of an output voltage with respect to a target voltage, and a step of instructing a power supply period according to a comparison between a periodic fluctuation signal and an adjustment reference signal; Adding an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in the load with respect to the output voltage, and the power supply period when the offset value is added is offset The period is shorter than when there is no value.
本願に開示する電源制御方法の一態様では、周期的なスイッチング動作により電力を供給することで出力電圧を制御する際に、変動信号、または目標電圧に対する出力電圧の差電圧に応じてスイッチング動作による電力供給期間の調整基準信号の少なくとも何れか一方に対して、オフセット値を付加するステップを導入することにより、出力電圧に対する負荷の増大を擬制する。 In one aspect of the power supply control method disclosed in the present application, when the output voltage is controlled by supplying power through a periodic switching operation, the switching operation is performed according to a variation signal or a difference voltage between the output voltage and the target voltage. By introducing a step of adding an offset value to at least one of the adjustment reference signals in the power supply period, an increase in load with respect to the output voltage is simulated.
これにより、周期的な変動信号と調整基準信号との比較に応じて電力供給期間を指令するステップによって決められる電力供給期間をオフセット値のない場合に比して短期間とすることができる。オフセット値のない場合に比して電力供給期間が短時間になると、目標電圧を維持するために必要とされる電力供給が不足して出力電圧が低下する。外部に可変電流源を備えて負荷電流を流すことなく負荷電流の増大時と同様な過渡応答を実現することができる。負荷変動時の応答試験を行うことができる。 As a result, the power supply period determined by the step of instructing the power supply period in accordance with the comparison between the periodic fluctuation signal and the adjustment reference signal can be made shorter than that in the case where there is no offset value. When the power supply period is shorter than when there is no offset value, the power supply required to maintain the target voltage is insufficient and the output voltage decreases. A transient response similar to that when the load current increases can be realized without externally providing a variable current source and flowing the load current. A response test when the load fluctuates can be performed.
本願に開示する電源制御回路、電源装置、および電源制御方法によれば、外部から負荷電流を供給することなく、負荷電流の変動状態を疑似的に模擬して、過渡応答特性の試験を行うことができる。 According to the power supply control circuit, the power supply apparatus, and the power supply control method disclosed in the present application, a transient response characteristic test can be performed by simulating a fluctuation state of a load current without supplying a load current from the outside. Can do.
図２を参照し、第１実施形態の構成について説明する。１が電源制御回路である。図２の全体で電源装置を構成する。
The configuration of the first embodiment will be described with reference to FIG.
電源制御回路１の外部構成から説明する。入力電圧（ＶＩＮ）は、電源制御回路１の入力端子Ｎ１に入力されている。また、更に入力電圧（ＶＩＮ）は、ＰＭＯＳトランジスタＭＰ１のソース端子にも入力されている。ＰＭＯＳトランジスタＭＰ１のゲート端子は、電源制御回路１の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、電源制御回路１の出力端子Ｏ２、ＮＭＯＳトランジスタＭＮ１のドレイン端子、及びコイルＬ１の一端子に接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は電源制御回路１の出力端子Ｏ３に接続されている。ＮＭＯＳトランジスタＭＮ１のソース端子は接地されている。コイルＬ１の他端子は、出力コンデンサＣ１の一端子、及び抵抗素子Ｒ３の一端子に接続されている。コイルＬ１の他端子から出力電圧（ＶＯＵＴ）が出力されている。出力コンデンサＣ１の他端子は接地されている。抵抗素子Ｒ３の他端子は抵抗素子Ｒ４の一端子に接続されている。抵抗素子Ｒ４の他端子は接地されている。抵抗素子Ｒ３と抵抗素子Ｒ４との接続関係は、分圧回路の一例である。抵抗素子Ｒ３の他端子と抵抗素子Ｒ４の一端子との接続点が分圧回路の分圧点である。この分圧点は帰還端子ＦＢに接続されている。
The external configuration of the power
電源制御回路１の内部構成について説明する。入力端子Ｎ１は抵抗素子Ｒ１及びＲ２の一端子に接続されている。抵抗素子Ｒ２の他端子は、増幅器ＡＭＰ１の非反転入力端子、ＰＭＯＳトランジスタＭＰ２のソース端子、及びＮＭＯＳトランジスタＭＮ１０のドレイン端子に接続されている。ＮＭＯＳトランジスタＭＮ１０のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１０のゲート端子は、ＮＭＯＳトランジスタＭＮ１１のゲート端子、ドレイン端子、及びテスト端子ＴＥＳＴ１に接続されている。ＮＭＯＳトランジスタＭＮ１１のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１との接続関係はカレントミラー回路の一例である。
The internal configuration of the power
抵抗素子Ｒ１の他端子は、ＰＭＯＳトランジスタＭＰ３のソース端子及び増幅器ＡＭＰ１の反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ３のゲート端子は増幅器ＡＭＰ１の出力端子に接続されている。ＰＭＯＳトランジスタＭＰ３のドレイン端子は、センス抵抗ＲＳの一端子及び比較器ＣＭＰ１の非反転入力端子に接続されている。センス抵抗ＲＳの他端子は接地されている。センス抵抗ＲＳの端子間電圧がセンス電圧（ＶＳ）である。 The other terminal of the resistor element R1 is connected to the source terminal of the PMOS transistor MP3 and the inverting input terminal of the amplifier AMP1. The gate terminal of the PMOS transistor MP3 is connected to the output terminal of the amplifier AMP1. The drain terminal of the PMOS transistor MP3 is connected to one terminal of the sense resistor RS and the non-inverting input terminal of the comparator CMP1. The other terminal of the sense resistor RS is grounded. The voltage across the sense resistor RS is the sense voltage (VS).
帰還端子ＦＢは、コンデンサＣ２の一端子及び誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧（ＶＲＥＦ）が入力されている。基準電圧（ＶＲＥＦ）に（Ｒ３＋Ｒ４）／Ｒ４を乗じたものが出力電圧（ＶＯＵＴ）の目標電圧である（ここで、Ｒ３、Ｒ４は、抵抗素子Ｒ３、Ｒ４の抵抗値である。）。コンデンサＣ２の他端子は抵抗素子Ｒ５の一端子に接続されている。抵抗素子Ｒ５の他端子は、誤差増幅器ＥＲＡ１の出力端子及び比較器ＣＭＰ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１から出力される電圧が調整基準信号（ＥＯＵＴ）である。 The feedback terminal FB is connected to one terminal of the capacitor C2 and the inverting input terminal of the error amplifier ERA1. A reference voltage (VREF) is input to the non-inverting input terminal of the error amplifier ERA1. The target voltage of the output voltage (VOUT) is obtained by multiplying the reference voltage (VREF) by (R3 + R4) / R4 (where R3 and R4 are resistance values of the resistance elements R3 and R4). The other terminal of the capacitor C2 is connected to one terminal of the resistance element R5. The other terminal of the resistor element R5 is connected to the output terminal of the error amplifier ERA1 and the inverting input terminal of the comparator CMP1. The voltage output from the error amplifier ERA1 is the adjustment reference signal (EOUT).
比較器ＣＭＰ１の出力端子は、ＲＳフリップフロップＲＳＦＦのリセット端子Ｒに接続されている。ＲＳフリップフロップＲＳＦＦのセット端子Ｓには、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）が入力されている。ＲＳフリップフロップＲＳＦＦの出力端子Ｑは駆動回路ＤＣＬの入力端子Ａに接続されている。駆動回路ＤＣＬの出力端子ＢはＰＭＯＳトランジスタＭＰ２のゲート端子及び電源制御回路の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ２のドレイン端子は、出力端子Ｏ２に接続されている。駆動回路ＤＣＬの出力端子Ｃは出力端子Ｏ３に接続されている。駆動回路ＤＣＬの出力端子Ｂ・Ｃから出力される信号は同相の信号である。また、出力端子Ｂのローレベル遷移は出力端子Ｃのローレベル遷移に遅れて遷移し、出力端子Ｃのハイレベル遷移は出力端子Ｂのハイレベル遷移に遅れて遷移する、いわゆるデットタイムを有しているスイッチング動作を行う。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１が同時にオンし、貫通電流が流れないようにするためである。 The output terminal of the comparator CMP1 is connected to the reset terminal R of the RS flip-flop RSFF. A periodic pulse signal (PU) output from the oscillator OSC is input to the set terminal S of the RS flip-flop RSFF. The output terminal Q of the RS flip-flop RSFF is connected to the input terminal A of the drive circuit DCL. The output terminal B of the drive circuit DCL is connected to the gate terminal of the PMOS transistor MP2 and the output terminal O1 of the power supply control circuit. The drain terminal of the PMOS transistor MP2 is connected to the output terminal O2. The output terminal C of the drive circuit DCL is connected to the output terminal O3. The signals output from the output terminals B and C of the drive circuit DCL are in-phase signals. Moreover, the low level transition of the output terminal B transitions after the low level transition of the output terminal C, and the high level transition of the output terminal C has a so-called dead time that transitions behind the high level transition of the output terminal B. The switching operation is performed. This is because the PMOS transistor MP1 and the NMOS transistor MN1 are simultaneously turned on so that no through current flows.
なお、抵抗素子Ｒ１、Ｒ２、Ｒ５、ＲＳ、コンデンサＣ２、及びＰＭＯＳトランジスタＭＰ２は、電源制御回路１の内部構成であるとして説明したが、これらの回路素子を電源制御回路１の外部構成とすることも可能である。同様に、抵抗素子Ｒ３、Ｒ４、ＰＭＯＳトランジスタＭＰ１、及びＮＭＯＳトランジスタＭＮ１は、電源制御回路１の外部構成であるとして説明したが、電源制御回路１の内部構成とすることも可能である。
The resistor elements R1, R2, R5, RS, the capacitor C2, and the PMOS transistor MP2 have been described as having an internal configuration of the power
図３を参照し、第１実施形態の作用について説明する。まず、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用を説明する。この時、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１は共にオフしている。 The operation of the first embodiment will be described with reference to FIG. First, a normal operation in which a low level is applied to the test terminal TEST1 will be described. At this time, the NMOS transistors MN10 and MN11 are both turned off.
発振器ＯＳＣから周期的なパルス信号（ＰＵ）が出力される。パルス信号（ＰＵ）がハイレベルに遷移するタイミング（図３中のＴ１）で、ＲＳフリップフロップＲＳＦＦはハイレベル信号を出力する。ハイレベル信号が駆動回路ＤＣＬの入力端子Ａに入力されると、駆動回路ＤＣＬの出力端子Ｂ・Ｃからローレベル信号が出力される。 A periodic pulse signal (PU) is output from the oscillator OSC. At the timing (T1 in FIG. 3) when the pulse signal (PU) transitions to the high level, the RS flip-flop RSFF outputs a high level signal. When the high level signal is input to the input terminal A of the drive circuit DCL, the low level signal is output from the output terminals B and C of the drive circuit DCL.
駆動回路ＤＣＬの出力端子Ｂから出力されるローレベル信号がＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１・ＭＰ２がオンする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるローレベル信号がＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１がオフする。 When the low level signal output from the output terminal B of the drive circuit DCL is input to the gate terminals of the PMOS transistors MP1 and MP2, the PMOS transistors MP1 and MP2 are turned on. Further, the low level signal output from the output terminal C of the drive circuit DCL is input to the gate terminal of the NMOS transistor MN1, whereby the NMOS transistor MN1 is turned off.
ここで、ＰＭＯＳトランジスタＭＰ１のオンは、ＮＭＯＳトランジスタＭＮ１のオフに遅れて行われることが一般的である。ＰＭＯＳトランジスタＭＰ１のオンがＮＭＯＳトランジスタＭＮ１のオフに先立ち行われる場合、あるいは、少なくともＮＭＯＳトランジスタＭＮ１がオフ状態に移行するまえに、ＰＭＯＳトランジスタＭＰ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＮＭＯＳトランジスタＭＮ１のオフから時間遅れを有してＰＭＯＳトランジスタＭＰ１をオンする制御を行う。この時間遅れがデッドタイムである。 Here, the PMOS transistor MP1 is generally turned on after the NMOS transistor MN1 is turned off. When the PMOS transistor MP1 is turned on before the NMOS transistor MN1 is turned off, or at least before the NMOS transistor MN1 is turned off, the PMOS transistor MP1 and the NMOS transistor MN1 are turned on. Through the input voltage (VIN) to the ground potential. Therefore, the drive circuit DCL performs control to turn on the PMOS transistor MP1 with a time delay from the turn-off of the NMOS transistor MN1. This time delay is the dead time.
ＰＭＯＳトランジスタＭＰ１がオンすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が導通する。また、ＰＭＯＳトランジスタＭＰ２がオンすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が導通する。また、ＮＭＯＳトランジスタＭＮ１がオフすることで、コイルＬ１の一端子に入力される電圧が接地電位へと至る経路が遮断される。 When the PMOS transistor MP1 is turned on, a path from the input voltage (VIN) to one terminal of the coil L1 through the PMOS transistor MP1 becomes conductive. Further, when the PMOS transistor MP2 is turned on, a path from the input voltage (VIN) to one terminal of the coil L1 through the resistance element R2 and the PMOS transistor MP2 becomes conductive. Further, when the NMOS transistor MN1 is turned off, a path through which the voltage input to one terminal of the coil L1 reaches the ground potential is blocked.
入力電圧（ＶＩＮ）からコイルＬ１の一端子に至る経路が導通し、コイルＬ１の一端子が接地電位へと至る経路が遮断されることにより、コイルＬ１にコイル電流（ＩＬ）が流れる。コイル電流（ＩＬ）は、時間と共に増加していく（図３中、点線で表示したコイル電流（ＩＬ））。 A path from the input voltage (VIN) to one terminal of the coil L1 is conducted, and a path from one terminal of the coil L1 to the ground potential is interrupted, whereby a coil current (IL) flows through the coil L1. The coil current (IL) increases with time (coil current (IL) indicated by a dotted line in FIG. 3).
なお、抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路を流れる電流は、コイル電流（ＩＬ）のモニタ電流（ＩＭ）である。ここで、抵抗素子Ｒ２はセンス抵抗であり、その抵抗値は小さいことを前提とすれば、ＰＭＯＳトランジスタＭＰ１、ＭＰ２の各端子に印加される電圧は、各端子で同値となる。これにより、モニタ電流（ＩＭ）は、コイル電流（ＩＬ）に比例した電流値を有して流れることとなる。また、モニタ電流（ＩＭ）の電流値はコイル電流（ＩＬ）と比較して十分に小さくすることができる。このため、ＰＭＯＳトランジスタＭＰ２を介してコイルＬ１の一端子に流れる電流は、コイル電流（ＩＬ）に対して無視できる程度の電流値とすることができる。これにより、ＰＭＯＳトランジスタＭＰ２の存在が、電源制御回路１の外部構成として備えられるＰＭＯＳトランジスタＭＰ１による動作特性に対する有意な誤差要因となることはない。
Note that the current flowing through the path leading to one terminal of the coil L1 via the resistance element R2 and the PMOS transistor MP2 is the monitor current (IM) of the coil current (IL). Here, if it is assumed that the resistance element R2 is a sense resistor and its resistance value is small, the voltages applied to the terminals of the PMOS transistors MP1 and MP2 have the same value at each terminal. As a result, the monitor current (IM) flows with a current value proportional to the coil current (IL). Further, the current value of the monitor current (IM) can be made sufficiently smaller than the coil current (IL). For this reason, the current flowing through one terminal of the coil L1 via the PMOS transistor MP2 can be set to a current value that can be ignored with respect to the coil current (IL). Thus, the presence of the PMOS transistor MP2 does not become a significant error factor for the operation characteristics of the PMOS transistor MP1 provided as an external configuration of the power
増幅器ＡＭＰ１は、反転入力端子と非反転入力端子との電圧差がなくなるようにＰＭＯＳトランジスタＭＰ３の導通状態を制御するので、増幅器ＡＭＰ１の反転入力端子に入力される抵抗素子Ｒ１の他端子の電圧は、略、抵抗素子Ｒ２の他端子の電圧と同値になる。 Since the amplifier AMP1 controls the conduction state of the PMOS transistor MP3 so that the voltage difference between the inverting input terminal and the non-inverting input terminal is eliminated, the voltage at the other terminal of the resistance element R1 input to the inverting input terminal of the amplifier AMP1 is The voltage is approximately the same as the voltage at the other terminal of the resistance element R2.
抵抗素子Ｒ２に流れるモニタ電流（ＩＭ）はコイル電流（ＩＬ）に比例した電流値を有しているので、時間経過に伴いコイル電流（ＩＬ）の電流値が増加していくことに応じて、抵抗素子Ｒ２にて生じる電圧降下も時間経過により増加していく。 Since the monitor current (IM) flowing through the resistance element R2 has a current value proportional to the coil current (IL), the current value of the coil current (IL) increases with time, The voltage drop generated in the resistance element R2 also increases with time.
これにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）は、抵抗素子Ｒ２を流れるモニタ電流（ＩＭ）に比例した電流値を有することとなる。具体的には、ＩＭ１＝ＩＭ×（Ｒ２／Ｒ１）の関係を有する。 As a result, the current (IM1) flowing through the resistance element R1 has a current value proportional to the monitor current (IM) flowing through the resistance element R2. Specifically, it has a relationship of IM1 = IM × (R2 / R1).
電流（ＩＭ１）は、センス抵抗ＲＳに流れる。電流（ＩＭ１）はセンス抵抗ＲＳによりセンス電圧（ＶＳ）に変換される。センス電圧（ＶＳ）は時間と共に電圧値が増大する（図３中、点線で表示したセンス電圧（ＶＳ））。 The current (IM1) flows through the sense resistor RS. The current (IM1) is converted into a sense voltage (VS) by the sense resistor RS. The voltage value of the sense voltage (VS) increases with time (the sense voltage (VS) indicated by a dotted line in FIG. 3).
出力電圧（ＶＯＵＴ）は、抵抗素子Ｒ３と抵抗素子Ｒ４とを有する分圧回路によって分圧され、誤差増幅器ＥＲＡ１の反転入力端子に入力される。誤差増幅器ＥＲＡ１は、出力電圧（ＶＯＵＴ）を分圧した電圧と基準電圧（ＶＲＥＦ）との差電圧を増幅し、調整基準信号（ＥＯＵＴ）を出力する。調整基準信号（ＥＯＵＴ）は比較器ＣＭＰ１の非反転入力端子に入力される。 The output voltage (VOUT) is divided by a voltage dividing circuit having a resistance element R3 and a resistance element R4, and input to the inverting input terminal of the error amplifier ERA1. The error amplifier ERA1 amplifies a difference voltage between the voltage obtained by dividing the output voltage (VOUT) and the reference voltage (VREF), and outputs an adjustment reference signal (EOUT). The adjustment reference signal (EOUT) is input to the non-inverting input terminal of the comparator CMP1.
調整基準信号（ＥＯＵＴ）は、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が低いほど高電圧になる。逆に、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が高いほど低電圧になる。なお、出力電圧（ＶＯＵＴ）が急峻に変化しても、調整基準信号（ＥＯＵＴ）は急峻には応答はせず、緩やかな応答に留まる。誤差増幅器ＥＲＡ１の出力から反転入力に帰還される抵抗素子Ｒ５とコンデンサＣ２とによる時定数に依存するからである。 The adjustment reference signal (EOUT) becomes higher as the output voltage (VOUT) is lower than the voltage value corresponding to the reference voltage (VREF) that is the target voltage. Conversely, the output voltage (VOUT) becomes lower as the voltage value is higher than the voltage value corresponding to the reference voltage (VREF), which is the target voltage. Even if the output voltage (VOUT) changes steeply, the adjustment reference signal (EOUT) does not respond steeply but remains a gentle response. This is because it depends on the time constant of the resistor element R5 and the capacitor C2 fed back from the output of the error amplifier ERA1 to the inverting input.
比較器ＣＭＰ１は、センス電圧（ＶＳ）と調整基準信号（ＥＯＵＴ）とを比較する。時間と共に増大するセンス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する（図３中のＴ２）と、比較器ＣＭＰ１はハイレベル信号を出力する。このハイレベル信号がＲＳフリップフロップＲＳＦＦのリセット端子Ｒに入力されることにより、ＲＳフリップフロップＲＳＦＦはリセットされて、ローレベル信号を出力する。ローレベル信号が駆動回路ＤＣＬに入力されると、駆動回路ＤＣＬは、出力端子Ｂ・Ｃからハイレベル信号を出力する。 The comparator CMP1 compares the sense voltage (VS) with the adjustment reference signal (EOUT). When the sense voltage (VS) increasing with time reaches the adjustment reference signal (EOUT) (T2 in FIG. 3), the comparator CMP1 outputs a high level signal. When this high level signal is input to the reset terminal R of the RS flip-flop RSFF, the RS flip-flop RSFF is reset and outputs a low level signal. When the low level signal is input to the drive circuit DCL, the drive circuit DCL outputs a high level signal from the output terminals B and C.
駆動回路ＤＣＬの出力端子Ｂから出力されるハイレベル信号がＰＭＯＳトランジスタＭＰ１・ＭＰ２のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１・ＭＰ２はオフする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるハイレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることによりＮＭＯＳトランジスタＭＮ１はオンする。 When the high level signal output from the output terminal B of the drive circuit DCL is input to the gate terminals of the PMOS transistors MP1 and MP2, the PMOS transistors MP1 and MP2 are turned off. Further, the NMOS transistor MN1 is turned on when a high level signal output from the output terminal C of the drive circuit DCL is input to the gate terminal of the NMOS transistor MN1.
ここで、ＮＭＯＳトランジスタＭＮ１のオンは、ＰＭＯＳトランジスタＭＰ１のオフに遅れて行われることが一般的である。ＮＭＯＳトランジスタＭＮ１のオンがＰＭＯＳトランジスタＭＰ１のオフに先立ち行われる場合、あるいは、少なくともＰＭＯＳトランジスタＭＰ１がオフ状態に移行するまえにＮＭＯＳトランジスタＭＮ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＰＭＯＳトランジスタＭＰ１のオフから時間遅れを有してＮＭＯＳトランジスタＭＮ１をオンする制御を行う。この時間遅れがデッドタイムである。 Here, the NMOS transistor MN1 is generally turned on after the PMOS transistor MP1 is turned off. When the NMOS transistor MN1 is turned on before the PMOS transistor MP1 is turned off, or at least before the PMOS transistor MP1 shifts to the off state, the NMOS transistor MN1 is turned on via the PMOS transistor MP1 and the NMOS transistor MN1. As a result, a through current from the input voltage (VIN) to the ground potential may flow. Therefore, the drive circuit DCL performs control to turn on the NMOS transistor MN1 with a time delay from the turn-off of the PMOS transistor MP1. This time delay is the dead time.
ＰＭＯＳトランジスタＭＰ１がオフすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が遮断される。また、ＰＭＯＳトランジスタＭＰ２がオフすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断される。また、ＮＭＯＳトランジスタＭＮ１がオンすることでコイルＬ１の一端子に入力される電圧が接地電位へと至る経路が導通する。 When the PMOS transistor MP1 is turned off, a path from the input voltage (VIN) to one terminal of the coil L1 through the PMOS transistor MP1 is blocked. Further, when the PMOS transistor MP2 is turned off, a path from the input voltage (VIN) to one terminal of the coil L1 through the resistance element R2 and the PMOS transistor MP2 is blocked. Further, when the NMOS transistor MN1 is turned on, a path through which the voltage input to one terminal of the coil L1 reaches the ground potential is conducted.
入力電圧（ＶＩＮ）からコイルＬ１に流れる電流が遮断され、コイルＬ１の一端子が接地電位へと至る経路が導通することにより、コイルＬ１に蓄積されているエネルギーがコイルＬ１の他端子に放出される。これに伴い、コイル電流（ＩＬ）が減少していく（図３中、点線で表示したコイル電流（ＩＬ））。 The current flowing from the input voltage (VIN) to the coil L1 is cut off, and the path from one terminal of the coil L1 to the ground potential is conducted, so that the energy stored in the coil L1 is released to the other terminal of the coil L1. The Along with this, the coil current (IL) decreases (coil current (IL) indicated by a dotted line in FIG. 3).
また、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断されると、抵抗素子Ｒ２に電流が流れなくなる。すると、増幅器ＡＭＰ１の非反転入力端子に入力される電圧の電圧値が入力電圧（ＶＩＮ）の電圧値と同値になる。 Further, when the path from the input voltage (VIN) to one terminal of the coil L1 through the resistance element R2 and the PMOS transistor MP2 is interrupted, no current flows through the resistance element R2. Then, the voltage value of the voltage input to the non-inverting input terminal of the amplifier AMP1 becomes the same value as the voltage value of the input voltage (VIN).
ここで、増幅器ＡＭＰ１は、非反転入力端子と反転入力端子とに入力される電圧が略同電位になるようにＰＭＯＳトランジスタＭＰ３を制御するので、抵抗素子Ｒ１の他端の電圧値は入力電圧（ＶＩＮ）の電圧値と同値になる。抵抗素子Ｒ１には電流は流れなくなる。 Here, since the amplifier AMP1 controls the PMOS transistor MP3 so that the voltages input to the non-inverting input terminal and the inverting input terminal have substantially the same potential, the voltage value at the other end of the resistance element R1 is the input voltage ( VIN) and the same voltage value. No current flows through the resistance element R1.
その後、再度パルス信号（ＰＵ）がハイレベルに遷移する（図３中のＴ３）と、ＰＭＯＳトランジスタＭＰ１、ＭＰ２がオン、ＮＭＯＳトランジスタＭＮ１がオフする。図３中のＴ１から始まる動作と同様の動作を繰り返す。このようにして、電源制御回路１は外部構成のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を交互に同導制御して、出力電圧（ＶＯＵＴ）を基準電圧（ＶＲＥＦ）に応じて設定される目標電圧に制御する。
Thereafter, when the pulse signal (PU) transitions to the high level again (T3 in FIG. 3), the PMOS transistors MP1 and MP2 are turned on and the NMOS transistor MN1 is turned off. The same operation as that starting from T1 in FIG. 3 is repeated. In this way, the power
テスト端子ＴＥＳＴ１にハイレベルが印加される負荷擬制時の作用について説明する。 A description will be given of the operation at the time of load simulation in which a high level is applied to the test terminal TEST1.
電源制御回路１が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ１にハイレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移する（図３中のＴ１）タイミングでテスト端子ＴＥＳＴ１にハイレベルを印加することとする。
When the power
テスト端子ＴＥＳＴ１にハイレベルを印加すると、ＮＭＯＳトランジスタＭＮ１１のドレイン−ソース間に電流が流れる。ＮＭＯＳトランジスタＭＮ１０とＮＭＯＳトランジスタＭＮ１１との接続関係は、カレントミラー回路の一例であるので、ＮＭＯＳトランジスタＭＮ１１のドレイン−ソース間に流れる電流に対応する電流がＮＭＯＳトランジスタＭＮ１０のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ）である。モニタ電流（ＩＭ）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時に流れているコイル電流（ＩＬ）に比例した電流に、オフセット電流（ＩＯＦ）が加算された電流となる。抵抗素子Ｒ２の他端の電圧は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の電圧から、オフセット電流（ＩＯＦ）による抵抗素子Ｒ２での電圧降下分を減じた電圧となる。 When a high level is applied to the test terminal TEST1, a current flows between the drain and source of the NMOS transistor MN11. Since the connection relationship between the NMOS transistor MN10 and the NMOS transistor MN11 is an example of a current mirror circuit, a current corresponding to the current flowing between the drain and source of the NMOS transistor MN11 flows between the drain and source of the NMOS transistor MN10. This current is the offset current (IOF). The monitor current (IM) is a current obtained by adding an offset current (IOF) to a current proportional to a coil current (IL) flowing at a normal time when a low level is applied to the test terminal TEST1. The voltage at the other end of the resistor element R2 is a voltage obtained by subtracting the voltage drop at the resistor element R2 due to the offset current (IOF) from the normal voltage when the low level is applied to the test terminal TEST1.
これにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時において抵抗素子Ｒ２を流れるモニタ電流（ＩＭ）に、オフセット電流（ＩＯＦ）に比例した電流値を加算した電流値となる。具体的には、ＩＭ１＝（ＩＭ（通常時）＋ＩＯＦ）×（Ｒ２／Ｒ１）の関係を有する。 As a result, the current (IM1) flowing through the resistance element R1 is a current value proportional to the offset current (IOF) to the monitor current (IM) flowing through the resistance element R2 in a normal time when a low level is applied to the test terminal TEST1. The current value is obtained by adding. Specifically, it has a relationship of IM1 = (IM (normal time) + IOF) × (R2 / R1).
同様に、センス電圧（ＶＳ）は、テスト端子ＴＥＳＴ１にローレベルが印加されている通常時の電圧に、オフセット電流（ＩＯＦ）に応じた電流によるセンス抵抗ＲＳの電圧降下分を加算した電圧となる（図３中、実践で表示したセンス電圧（ＶＳ））。 Similarly, the sense voltage (VS) is a voltage obtained by adding the voltage drop of the sense resistor RS due to the current corresponding to the offset current (IOF) to the normal voltage when the low level is applied to the test terminal TEST1. (Sense voltage (VS) displayed in practice in FIG. 3).
第１実施形態の効果について説明する。 The effect of the first embodiment will be described.
テスト端子ＴＥＳＴ１にハイレベルを印加する（図３中のＴ１）ことにより流れるオフセット電流（ＩＯＦ）に応じて、センス電圧（ＶＳ）を増加させることができる。 The sense voltage (VS) can be increased in accordance with the offset current (IOF) that flows by applying a high level to the test terminal TEST1 (T1 in FIG. 3).
センス電圧（ＶＳ）の電圧値を、コイル電流（ＩＬ）に応じて出力される真の電圧値に比して高電圧とすることができる（図３中、実線で表示したセンス電圧（ＶＳ））。これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する時点でハイレベルに遷移するところ、センス電圧（ＶＳ）にオフセット電流（ＩＯＦ）分の電圧値が加算されているからである。 The voltage value of the sense voltage (VS) can be made higher than the true voltage value output according to the coil current (IL) (the sense voltage (VS) indicated by a solid line in FIG. 3). ). Thereby, the timing of the high level transition of the signal output from the comparator CMP1 can be made earlier than in the normal time. The comparator CMP1 transitions to a high level when the sense voltage (VS) reaches the adjustment reference signal (EOUT), because the voltage value corresponding to the offset current (IOF) is added to the sense voltage (VS). is there.
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが、通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。これにより、入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。コイルＬ１の他端子に出力される出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ１にハイレベルを印加することにより、出力電圧（ＶＯＵＴ）を目標電圧に維持する上で、電力供給不足の状態とすることができる。テスト端子ＴＥＳＴ１へのハイレベル印加により、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。 If the timing of the high-level transition of the signal output from the comparator CMP1 is earlier than normal, the timing of turning off the PMOS transistors MP1 and MP2 and turning on the NMOS transistor MN1 is earlier than normal. As a result, the time ratio at which the input voltage (VIN) is connected to the coil L1, that is, the on-duty in the power supply device is shortened from the originally required on-duty. The power required to maintain the output voltage (VOUT) output to the other terminal of the coil L1 at the target voltage cannot be supplied. By applying a high level to the test terminal TEST1, in order to maintain the output voltage (VOUT) at the target voltage, the power supply can be insufficient. By applying a high level to the test terminal TEST1, a state in which the load current rapidly increases can appear in a pseudo manner without connecting an actual load.
次に図４を参照し、第２実施形態の構成について説明する。２が電源制御回路である。図４の全体で電源装置を構成する。なお、第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。
Next, the configuration of the second embodiment will be described with reference to FIG.
第２実施形態の電源制御回路２は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を含まない。ただし、電源制御回路２は、ＰＭＯＳトランジスタＭＰ１０を有している。ＰＭＯＳトランジスタＭＰ１０のソース端子は、増幅器ＡＭＰ１の非反転入力端子に接続されている。ＰＭＯＳトランジスタＭＰ１０のゲート端子には、テスト端子（ＴＥＳＴ２）が接続されている。ＰＭＯＳトランジスタＭＰ１０のドレイン端子は、ＰＭＯＳトランジスタＭＰ２のドレイン端子に接続されている。
Unlike the power
第２実施形態の作用について説明する。 The operation of the second embodiment will be described.
テスト端子ＴＥＳＴ２にハイレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常の作用と、テスト端子ＴＥＳＴ２にローレベルが印加される負荷擬制時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にハイレベルが印加される負荷擬制時の作用と同様である。そのため、説明を省略する。 The normal operation in which the high level is applied to the test terminal TEST2 includes the normal operation in which the low level is applied to the test terminal TEST1 in the first embodiment and the load simulation in which the low level is applied to the test terminal TEST2. The operation at the time is the same as the operation at the time of load simulation where a high level is applied to the test terminal TEST1 in the first embodiment. Therefore, explanation is omitted.
ただし、第２実施形態では、第１実施形態と比較して負荷擬制時において、大きなオフセット電流（ＩＯＦ）をＰＭＯＳトランジスタＭＰ１０のソース−ドレイン間に流すことができる。これは、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を有するカレントミラー回路とＰＭＯＳトランジスタＭＰ１０との特性上の差異から生ずる。一般的にＰＭＯＳトランジスタＭＰ１０のソース−ドレイン間の定格電流は、ＮＭＯＳトランジスタＭＮ１０のドレイン−ソース間の定格電流より大きいからである。 However, in the second embodiment, a larger offset current (IOF) can be caused to flow between the source and drain of the PMOS transistor MP10 when the load is simulated than in the first embodiment. This is caused by a difference in characteristics between the current mirror circuit having the NMOS transistors MN10 and MN11 and the PMOS transistor MP10. This is because the rated current between the source and drain of the PMOS transistor MP10 is generally larger than the rated current between the drain and source of the NMOS transistor MN10.
第２実施形態の効果は、第１実施形態と同様である。ただし、負荷擬制時において、第１実施形態より、大きなオフセット電流（ＩＯＦ）を流せるので、負荷電流の急増の擬制が第１実施形態と比較して大きくなる。 The effect of the second embodiment is the same as that of the first embodiment. However, during the load simulation, a larger offset current (IOF) can be flowed than in the first embodiment, so that the pseudo increase of the load current increases compared to the first embodiment.
図５を参照し、第３実施形態の構成について説明する。３が電源制御回路である。図５の全体で電源装置を構成する。第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。
The configuration of the third embodiment will be described with reference to FIG.
第３実施形態の電源制御回路３は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１、及びセンス抵抗ＲＳを含まない。ただし、電源制御回路３は、センス抵抗ＲＳ１・ＲＳ２とＮＭＯＳトランジスタＭＮ１２とを有している。
Unlike the power
センス抵抗ＲＳ１の一端子は、ＰＭＯＳトランジスタＭＰ３のドレイン端子に接続されている。センス抵抗ＲＳ１の他端子は、センス抵抗ＲＳ２の一端子に接続されている。センス抵抗ＲＳ２の他端子は接地されている。センス抵抗ＲＳ１とセンス抵抗ＲＳ２との接続関係は分圧回路の一例である。分圧回路の分圧点は、センス抵抗ＲＳ１の他端子とセンス抵抗ＲＳ２の一端子との接続点である。 One terminal of the sense resistor RS1 is connected to the drain terminal of the PMOS transistor MP3. The other terminal of the sense resistor RS1 is connected to one terminal of the sense resistor RS2. The other terminal of the sense resistor RS2 is grounded. The connection relationship between the sense resistor RS1 and the sense resistor RS2 is an example of a voltage dividing circuit. The voltage dividing point of the voltage dividing circuit is a connection point between the other terminal of the sense resistor RS1 and one terminal of the sense resistor RS2.
分圧回路の分圧点には、ＮＭＯＳトランジスタＭＮ１２のドレイン端子が接続されている。ＮＭＯＳトランジスタＭＮ１２のゲート端子には、テスト端子ＴＥＳＴ３が接続されている。ＮＭＯＳトランジスタＭＮ１２のソース端子は接地されている。 The drain terminal of the NMOS transistor MN12 is connected to the voltage dividing point of the voltage dividing circuit. A test terminal TEST3 is connected to the gate terminal of the NMOS transistor MN12. The source terminal of the NMOS transistor MN12 is grounded.
図６を参照し、第３実施形態の作用について説明する。 The operation of the third embodiment will be described with reference to FIG.
テスト端子ＴＥＳＴ３にハイレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用と同様である。そのため、説明を省略する。 The normal operation when the high level is applied to the test terminal TEST3 is the same as the normal operation when the low level is applied to the test terminal TEST1 in the first embodiment. Therefore, explanation is omitted.
テスト端子ＴＥＳＴ３にハイレベルが印加されていて、ＮＭＯＳトランジスタＭＮ１２がオンしている通常時の作用において、センス抵抗ＲＳ１の両端に出力される電圧が、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用におけるセンス電圧（ＶＳ）に対応する。 In a normal operation in which the high level is applied to the test terminal TEST3 and the NMOS transistor MN12 is turned on, the voltage output across the sense resistor RS1 is reduced to the low level at the test terminal TEST1 in the first embodiment. This corresponds to the sense voltage (VS) in the applied normal operation.
テスト端子ＴＥＳＴ３にローレベルが印加され、ＮＭＯＳトランジスタＭＮ１２がオフする負荷擬制時の作用について説明する。 A description will be given of an operation at the time of load simulation in which a low level is applied to the test terminal TEST3 and the NMOS transistor MN12 is turned off.
電源制御回路３が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ３にローレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移するタイミング（図６中のＴ１）でテスト端子ＴＥＳＴ３にローレベルを印加することとする。
When the power
通常時の作用においては、テスト端子ＴＥＳＴ３にはハイレベルが印加されていて、ＮＭＯＳトランジスタＭＮ１２はオンしている。そのため、センス電圧（ＶＳ）の電圧値は、抵抗素子Ｒ１を流れる電流（ＩＭ１）の電流値にセンス抵抗ＲＳ１を乗じた値になっている。ＶＳ＝Ｒ１×ＩＭ１である。 In the normal operation, a high level is applied to the test terminal TEST3, and the NMOS transistor MN12 is on. Therefore, the voltage value of the sense voltage (VS) is a value obtained by multiplying the current value of the current (IM1) flowing through the resistance element R1 by the sense resistor RS1. VS = R1 × IM1.
テスト端子ＴＥＳＴ３にローレベルを印加し、ＮＭＯＳトランジスタＭＮ１２がオフすると、センス電圧（ＶＳ）の電圧値は、抵抗素子Ｒ１を流れる電流（ＩＭ１）の電流値にセンス抵抗ＲＳ１とセンス抵抗ＲＳ２とを加算した抵抗値を乗じた値になる。ＶＳ＝（Ｒ１＋Ｒ２）×ＩＭ１である。 When a low level is applied to the test terminal TEST3 and the NMOS transistor MN12 is turned off, the voltage value of the sense voltage (VS) is obtained by adding the sense resistor RS1 and the sense resistor RS2 to the current value of the current (IM1) flowing through the resistance element R1. It becomes a value multiplied by the resistance value. VS = (R1 + R2) × IM1.
これは、テスト端子ＴＳＥＴ３にローレベルを印加し、ＮＭＯＳトランジスタＭＮ１２がオフすることにより、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換する抵抗素子が、センス抵抗ＲＳ１とセンス抵抗Ｒ２とになるからである。 This is because when the low level is applied to the test terminal TSET3 and the NMOS transistor MN12 is turned off, the resistance elements for converting the current (IM1) flowing through the resistance element R1 become the sense resistance RS1 and the sense resistance R2. It is.
通常時の作用と比較して、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換する抵抗素子にセンス抵抗ＲＳ２が追加される分、センス電圧（ＶＳ）を増加させることができる。 Compared to the normal operation, the sense voltage (VS) can be increased by adding the sense resistor RS2 to the resistor element that converts the current (IM1) flowing through the resistor element R1 into a voltage.
第３実施形態の効果について説明する。テスト端子ＴＥＳＴ３にローレベルを印加する（図６中のＴ１）ことにより、センス電圧（ＶＳ）を増加させることができる。 The effect of the third embodiment will be described. By applying a low level to the test terminal TEST3 (T1 in FIG. 6), the sense voltage (VS) can be increased.
これにより、センス電圧（ＶＳ）の電圧値を、コイル電流（ＩＬ）に応じて出力される真の電圧値に比して高電圧とすることができる（図６中、実線で表示したセンス電圧（ＶＳ））。これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ）に達する時点でハイレベルに遷移するところ、抵抗素子Ｒ１を流れる電流（ＩＭ１）を電圧変換するセンス抵抗の抵抗値が加算されるからである。 Thereby, the voltage value of the sense voltage (VS) can be made higher than the true voltage value output according to the coil current (IL) (the sense voltage indicated by the solid line in FIG. 6). (VS)). Thereby, the timing of the high level transition of the signal output from the comparator CMP1 can be made earlier than in the normal time. When the comparator CMP1 transitions to a high level when the sense voltage (VS) reaches the adjustment reference signal (EOUT), the resistance value of the sense resistor that converts the current (IM1) flowing through the resistance element R1 is added. Because.
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが、通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持する上で、電力供給不足の状態とすることができる。テスト端子ＴＥＳＴ３にローレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。 If the timing of the high-level transition of the signal output from the comparator CMP1 is earlier than normal, the timing of turning off the PMOS transistors MP1 and MP2 and turning on the NMOS transistor MN1 is earlier than normal. The time ratio during which the input voltage (VIN) is connected to the coil L1, that is, the on-duty in the power supply apparatus is shortened from the originally required on-duty. In maintaining the output voltage (VOUT) at the target voltage, the power supply can be insufficient. By applying a low level to the test terminal TEST3, a state in which the load current suddenly increases can appear in a pseudo manner without connecting an actual load.
図７を参照し、第４実施形態の構成について説明する。４が電源制御回路である。図７の全体で電源装置を構成する。第１実施形態と同一の構成要素は同記号で表記し、説明を省略する。 The configuration of the fourth embodiment will be described with reference to FIG. Reference numeral 4 denotes a power supply control circuit. The power supply apparatus is configured as a whole in FIG. The same components as those in the first embodiment are denoted by the same symbols, and description thereof is omitted.
第４実施形態の電源制御回路４は、第１実施形態の電源制御回路１と異なり、ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１を含まない。ただし、電源制御回路４は、抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４とを有している。
Unlike the power
誤差増幅器ＥＲＡ１の出力端子は比較器ＣＭＰ１の非反転入力端子には接続されず、抵抗素子Ｒ６の一端子に接続されている。抵抗素子Ｒ６の他端子と比較器ＣＭＰ１の反転入力端子とＮＭＯＳトランジスタＭＮ１３のドレイン端子とはそれぞれ接続されている。抵抗素子Ｒ６の他端子から出力される電圧が調整基準信号（ＥＯＵＴ１）である。 The output terminal of the error amplifier ERA1 is not connected to the non-inverting input terminal of the comparator CMP1, but is connected to one terminal of the resistor element R6. The other terminal of the resistor element R6, the inverting input terminal of the comparator CMP1, and the drain terminal of the NMOS transistor MN13 are connected to each other. The voltage output from the other terminal of the resistor element R6 is the adjustment reference signal (EOUT1).
ＮＭＯＳトランジスタＭＮ１３のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子とＮＭＯＳトランジスタＭＮ１４のゲート端子とテスト端子ＴＥＳＴ４とＮＭＯＳトランジスタＭＮ１４のドレイン端子とはそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子は接地されている。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係はカレントミラー回路の一例である。 The source terminal of the NMOS transistor MN13 is grounded. The gate terminal of the NMOS transistor MN14, the gate terminal of the NMOS transistor MN14, the test terminal TEST4, and the drain terminal of the NMOS transistor MN14 are respectively connected. The gate terminal of the NMOS transistor MN14 is grounded. The connection relationship between the NMOS transistor MN13 and the NMOS transistor MN14 is an example of a current mirror circuit.
図８を参照し、第４実施形態の作用について説明する。 The operation of the fourth embodiment will be described with reference to FIG.
テスト端子ＴＥＳＴ４にローレベルが印加されている通常時の作用は、第１実施形態におけるテスト端子ＴＥＳＴ１にローレベルが印加されている通常時の作用と同様である。そのため、説明を省略する。ただ、第１実施形態と異なることは、比較器ＣＭＰ１に入力される調整基準信号（ＥＯＵＴ）が抵抗素子Ｒ６を介することにより調整基準信号（ＥＯＵＴ１）になることである。 The normal operation in which the low level is applied to the test terminal TEST4 is the same as the normal operation in which the low level is applied to the test terminal TEST1 in the first embodiment. Therefore, explanation is omitted. However, the difference from the first embodiment is that the adjustment reference signal (EOUT1) input to the comparator CMP1 becomes the adjustment reference signal (EOUT1) through the resistance element R6.
テスト端子ＴＥＳＴ４にハイレベルが印加される負荷擬制時の作用について説明する。 The operation at the time of load simulation in which a high level is applied to the test terminal TEST4 will be described.
電源制御回路４が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ４にハイレベルを印加する。ここでは、わかりやすく説明するため、発振器ＯＳＣから出力される周期的なパルス信号（ＰＵ）がハイレベルに遷移するタイミング（図８中のＴ１）でテスト端子ＴＥＳＴ４にハイレベルを印加することとする。 When the power supply control circuit 4 controls the output voltage (VOUT), a high level is applied to the test terminal TEST4. Here, for easy understanding, the high level is applied to the test terminal TEST4 at the timing (T1 in FIG. 8) at which the periodic pulse signal (PU) output from the oscillator OSC transitions to the high level. .
テスト端子ＴＥＳＴ４にハイレベルを印加すると、印加するハイレベルの電圧に応じた電流がＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係は、カレントミラー回路の一例であるので、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる電流に対応する電流がＮＭＯＳトランジスタＭＮ１３のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ１）である。オフセット電流（ＩＯＦ１）が流れると調整基準信号（ＥＯＵＴ１）が低下する。 When a high level is applied to the test terminal TEST4, a current corresponding to the applied high level voltage flows between the drain and source of the NMOS transistor MN14. Since the connection relationship between the NMOS transistor MN13 and the NMOS transistor MN14 is an example of a current mirror circuit, a current corresponding to the current flowing between the drain and source of the NMOS transistor MN14 flows between the drain and source of the NMOS transistor MN13. This current is the offset current (IOF1). When the offset current (IOF1) flows, the adjustment reference signal (EOUT1) decreases.
調整基準信号（ＥＯＵＴ１）が低下する理由は、流れるオフセット電流（ＩＯＦ１）に応じた電圧降下が抵抗素子Ｒ６にて発生するからである。調整基準信号（ＥＯＵＴ１）は、調整基準信号（ＥＯＵＴ）から抵抗素子Ｒ６にて発生する電圧降下を減じた電圧になる。具体的には、ＥＯＵＴ１＝ＥＯＵＴ−（Ｒ６×ＩＯＦ１）になる（図８中、点線で表示した調整基準信号（ＥＯＵＴ１））。 The reason why the adjustment reference signal (EOUT1) decreases is that a voltage drop corresponding to the flowing offset current (IOF1) occurs in the resistance element R6. The adjustment reference signal (EOUT1) is a voltage obtained by subtracting the voltage drop generated in the resistance element R6 from the adjustment reference signal (EOUT). Specifically, EOUT1 = EOUT− (R6 × IOF1) (the adjustment reference signal (EOUT1) indicated by a dotted line in FIG. 8).
第４実施形態の効果について説明する。テスト端子ＴＥＳＴ４にハイレベルを印加する（図８中のＴ１）ことにより、調整基準信号（ＥＯＵＴ１）を低下させることができる（図８中、点線で表示した調整基準信号（ＥＯＵＴ１））。 The effect of the fourth embodiment will be described. By applying a high level to the test terminal TEST4 (T1 in FIG. 8), the adjustment reference signal (EOUT1) can be lowered (the adjustment reference signal (EOUT1) indicated by a dotted line in FIG. 8).
これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ１）に達する時点でハイレベルに遷移するところ、調整基準信号（ＥＯＵＴ１）が低下するからである。 Thereby, the timing of the high level transition of the signal output from the comparator CMP1 can be made earlier than in the normal time. This is because the comparator reference signal (EOUT1) drops when the comparator CMP1 transitions to a high level when the sense voltage (VS) reaches the adjustment reference signal (EOUT1).
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１・ＭＰ２のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが、通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ４にハイレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。 When the timing of the high-level transition of the signal output from the comparator CMP1 is earlier than normal, the timing of turning off the PMOS transistors MP1 and MP2 and turning on the NMOS transistor MN1 is earlier than normal. The time ratio during which the input voltage (VIN) is connected to the coil L1, that is, the on-duty in the power supply apparatus is shortened from the originally required on-duty. The power required to maintain the output voltage (VOUT) at the target voltage cannot be supplied. By applying a high level to the test terminal TEST4, a state in which the load current suddenly increases can appear in a pseudo manner without connecting an actual load.
図９を参照し、第５実施形態の構成について説明する。５が電源制御回路である。図９の全体で電源装置を構成する。
The configuration of the fifth embodiment will be described with reference to FIG.
電源制御回路５の外部構成から説明する。入力電圧（ＶＩＮ）は、ＰＭＯＳトランジスタＭＰ１のソース端子に入力されている。ＰＭＯＳトランジスタＭＰ１のゲート端子は、電源制御回路５の出力端子Ｏ１に接続されている。ＰＭＯＳトランジスタＭＰ１のドレイン端子は、ＮＭＯＳトランジスタＭＮ１のドレイン端子及びコイルＬ１の一端子に接続されている。ＮＭＯＳトランジスタＭＮ１のゲート端子は電源制御回路５の出力端子Ｏ３に接続されている。ＮＭＯＳトランジスタＭＮ１のソース端子は接地されている。コイルＬ１の他端子は、出力コンデンサＣ１の一端子及び抵抗素子Ｒ３の一端子に接続されている。コイルＬ１の他端子から出力電圧（ＶＯＵＴ）が出力されている。出力コンデンサＣ１の他端子は接地されている。抵抗素子Ｒ３の他端子は抵抗素子Ｒ４の一端子に接続されている。抵抗素子Ｒ４の他端子は接地されている。抵抗素子Ｒ３と抵抗素子Ｒ４との接続関係は分圧回路の一例である。抵抗素子Ｒ３の他端子と抵抗素子Ｒ４の一端子との接続点が分圧回路の分圧点である。この分圧点は帰還端子ＦＢに接続されている。
The external configuration of the power
電源制御回路５の内部構成について説明する。
The internal configuration of the power
帰還端子ＦＢは、コンデンサＣ２の一端子及び誤差増幅器ＥＲＡ１の反転入力端子に接続されている。誤差増幅器ＥＲＡ１の非反転入力端子には基準電圧（ＶＲＥＦ）が入力されている。基準電圧（ＶＲＥＦ）に（Ｒ３＋Ｒ４）／Ｒ４を乗じたものが出力電圧（ＶＯＵＴ）の目標電圧である（ここで、Ｒ３、Ｒ４は、抵抗素子Ｒ３、Ｒ４の抵抗値である。）。コンデンサＣ２の他端子は抵抗素子Ｒ５の一端子に接続されている。抵抗素子Ｒ５の他端子は、誤差増幅器ＥＲＡ１の出力端子及び抵抗素子Ｒ６の一端子に接続されている。誤差増幅器ＥＲＡ１から出力される電圧が調整基準信号（ＥＯＵＴ）である。 The feedback terminal FB is connected to one terminal of the capacitor C2 and the inverting input terminal of the error amplifier ERA1. A reference voltage (VREF) is input to the non-inverting input terminal of the error amplifier ERA1. The target voltage of the output voltage (VOUT) is obtained by multiplying the reference voltage (VREF) by (R3 + R4) / R4 (where R3 and R4 are resistance values of the resistance elements R3 and R4). The other terminal of the capacitor C2 is connected to one terminal of the resistance element R5. The other terminal of the resistor element R5 is connected to the output terminal of the error amplifier ERA1 and one terminal of the resistor element R6. The voltage output from the error amplifier ERA1 is the adjustment reference signal (EOUT).
抵抗素子Ｒ６の他端子と比較器ＣＭＰ１の反転入力端子とＮＭＯＳトランジスタＭＮ１３のドレイン端子とはそれぞれ接続されている。抵抗素子Ｒ６の他端子から出力される電圧が調整基準信号（ＥＯＵＴ１）である。比較器ＣＭＰ１の非反転入力端子には三角波発振器ＳＯＳＣが接続されている。三角波発振器ＳＯＳＣからは周期的な三角波（ＳＰＵ）が発振されている。 The other terminal of the resistor element R6, the inverting input terminal of the comparator CMP1, and the drain terminal of the NMOS transistor MN13 are connected to each other. The voltage output from the other terminal of the resistor element R6 is the adjustment reference signal (EOUT1). A triangular wave oscillator SOSC is connected to the non-inverting input terminal of the comparator CMP1. A periodic triangular wave (SPU) is oscillated from the triangular wave oscillator SOSC.
ＮＭＯＳトランジスタＭＮ１３のソース端子は接地されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子とＮＭＯＳトランジスタＭＮ１４のゲート端子とテスト端子ＴＥＳＴ４とＮＭＯＳトランジスタＭＮ１４のドレイン端子とはそれぞれ接続されている。ＮＭＯＳトランジスタＭＮ１４のゲート端子は接地されている。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係はカレントミラー回路の一例である。 The source terminal of the NMOS transistor MN13 is grounded. The gate terminal of the NMOS transistor MN14, the gate terminal of the NMOS transistor MN14, the test terminal TEST4, and the drain terminal of the NMOS transistor MN14 are respectively connected. The gate terminal of the NMOS transistor MN14 is grounded. The connection relationship between the NMOS transistor MN13 and the NMOS transistor MN14 is an example of a current mirror circuit.
比較器ＣＭＰ１の出力端子は駆動回路ＤＣＬの入力端子Ａに接続されている。駆動回路ＤＣＬの出力端子Ｂは電源制御回路の出力端子Ｏ１に接続されている。駆動回路ＤＣＬの出力端子Ｃは出力端子Ｏ３に接続されている。駆動回路ＤＣＬの出力端子Ｂ、Ｃから出力される信号は同相の信号である。また、出力端子Ｂのローレベル遷移は出力端子Ｃのローレベル遷移に遅れて遷移し、出力端子Ｃのハイレベル遷移は出力端子Ｂのハイレベル遷移に遅れて遷移する、いわゆるデットタイムを有しているスイッチング動作を行う。ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１が同時にオンし、貫通電流が流れないようにするためである。 The output terminal of the comparator CMP1 is connected to the input terminal A of the drive circuit DCL. The output terminal B of the drive circuit DCL is connected to the output terminal O1 of the power supply control circuit. The output terminal C of the drive circuit DCL is connected to the output terminal O3. The signals output from the output terminals B and C of the drive circuit DCL are in-phase signals. Moreover, the low level transition of the output terminal B transitions after the low level transition of the output terminal C, and the high level transition of the output terminal C has a so-called dead time that transitions behind the high level transition of the output terminal B. The switching operation is performed. This is because the PMOS transistor MP1 and the NMOS transistor MN1 are simultaneously turned on so that no through current flows.
なお、抵抗素子Ｒ５、及びコンデンサＣ２は、電源制御回路５の内部構成であるとして説明したが、これらの回路素子を電源制御回路５の外部構成とすることも可能である。同様に、抵抗素子Ｒ３、Ｒ４、ＰＭＯＳトランジスタＭＰ１、及びＮＭＯＳトランジスタＭＮ１は、電源制御回路１の外部構成であるとして説明したが、電源制御回路１の内部構成とすることも可能である。
The resistor element R5 and the capacitor C2 have been described as having an internal configuration of the power
図１０を参照し、第５実施形態の作用について説明する。テスト端子ＴＥＳＴ５にローレベルが印加されている通常時の作用について説明する。この場合、ＮＭＯＳトランジスタＭＮ１３・ＭＮ１４は共にオフしている。 The operation of the fifth embodiment will be described with reference to FIG. The normal operation when the low level is applied to the test terminal TEST5 will be described. In this case, both NMOS transistors MN13 and MN14 are off.
誤差増幅器ＥＲＡ１が、出力電圧（ＶＯＵＴ）を分圧した電圧と基準電圧（ＶＲＥＦ）との差電圧を増幅し、調整基準信号（ＥＯＵＴ）を出力する。調整基準信号（ＥＯＵＴ）は、抵抗素子Ｒ６を介して調整基準信号（ＥＯＵＴ１）として比較器ＣＭＰ１の非反転入力端子に入力される。ＮＭＯＳトランジスタＭＮ１３がオフしている時において、調整基準信号（ＥＯＵＴ）と調整基準信号（ＥＯＵＴ１）とは同値である。 The error amplifier ERA1 amplifies the difference voltage between the voltage obtained by dividing the output voltage (VOUT) and the reference voltage (VREF), and outputs an adjustment reference signal (EOUT). The adjustment reference signal (EOUT) is input to the non-inverting input terminal of the comparator CMP1 as the adjustment reference signal (EOUT1) through the resistance element R6. When the NMOS transistor MN13 is off, the adjustment reference signal (EOUT) and the adjustment reference signal (EOUT1) have the same value.
調整基準信号（ＥＯＵＴ）は、出力電圧（ＶＯＵＴ）が目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が低いほど高電圧になる。逆に、出力電圧（ＶＯＵＴ）が、目標電圧である基準電圧（ＶＲＥＦ）に対応した電圧値に対して、電圧値が高いほど低電圧になる。なお、出力電圧（ＶＯＵＴ）が急峻に変化しても、調整基準信号（ＥＯＵＴ）は急峻には応答はせず、緩やかな応答に留まる。誤差増幅器ＥＲＡ１の出力から反転入力に帰還される抵抗素子Ｒ５とコンデンサＣ２とによる時定数に依存するからである。 The adjustment reference signal (EOUT) becomes higher as the voltage value is lower than the voltage value corresponding to the reference voltage (VREF) whose output voltage (VOUT) is the target voltage. Conversely, the output voltage (VOUT) becomes lower as the voltage value is higher than the voltage value corresponding to the reference voltage (VREF), which is the target voltage. Even if the output voltage (VOUT) changes steeply, the adjustment reference signal (EOUT) does not respond steeply but remains a gentle response. This is because it depends on the time constant of the resistor element R5 and the capacitor C2 fed back from the output of the error amplifier ERA1 to the inverting input.
比較器ＣＭＰ１が、調整基準信号（ＥＯＵＴ１）と周期的な三角波（ＳＰＵ）とを比較する。調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より高くなる（図１０中のＴ４）と、比較器ＣＭＰ１の出力端子からローレベル信号が出力される。 The comparator CMP1 compares the adjustment reference signal (EOUT1) with the periodic triangular wave (SPU). When the adjustment reference signal (EOUT1) becomes higher than the periodic triangular wave (SPU) (T4 in FIG. 10), a low level signal is output from the output terminal of the comparator CMP1.
ローレベル信号が駆動回路ＤＣＬの入力端子Ａに入力されることで、駆動回路ＤＣＬの出力端子Ｂ・Ｃからローレベル信号が出力される。駆動回路ＤＣＬの出力端子Ｂから出力されるローレベル信号が、ＰＭＯＳトランジスタＭＰ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１がオンする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるローレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１がオフする。 By inputting the low level signal to the input terminal A of the drive circuit DCL, the low level signal is output from the output terminals B and C of the drive circuit DCL. The low level signal output from the output terminal B of the drive circuit DCL is input to the gate terminal of the PMOS transistor MP1, whereby the PMOS transistor MP1 is turned on. Further, the low level signal output from the output terminal C of the drive circuit DCL is input to the gate terminal of the NMOS transistor MN1, so that the NMOS transistor MN1 is turned off.
ここで、ＰＭＯＳトランジスタＭＰ１のオンは、ＮＭＯＳトランジスタＭＮ１のオフに遅れて行われることが一般的である。ＰＭＯＳトランジスタＭＰ１のオンがＮＭＯＳトランジスタＭＮ１のオフに先立ち行われる場合、あるいは、少なくともＮＭＯＳトランジスタＭＮ１がオフ状態に移行するまえにＰＭＯＳトランジスタＭＰ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＮＭＯＳトランジスタＭＮ１のオフから時間遅れを有してＰＭＯＳトランジスタＭＰ１をオンする制御を行う。この時間遅れがデッドタイムである。 Here, the PMOS transistor MP1 is generally turned on after the NMOS transistor MN1 is turned off. When the PMOS transistor MP1 is turned on before the NMOS transistor MN1 is turned off, or at least before the NMOS transistor MN1 is turned off, the PMOS transistor MP1 is turned on via the PMOS transistor MP1 and the NMOS transistor MN1. As a result, a through current from the input voltage (VIN) to the ground potential may flow. Therefore, the drive circuit DCL performs control to turn on the PMOS transistor MP1 with a time delay from the turn-off of the NMOS transistor MN1. This time delay is the dead time.
ＰＭＯＳトランジスタＭＰ１がオンすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が導通する。また、ＮＭＯＳトランジスタＭＮ１がオフすることで、コイルＬ１の一端子に入力される電圧が接地電位へと至る経路が遮断される。 When the PMOS transistor MP1 is turned on, a path from the input voltage (VIN) to one terminal of the coil L1 through the PMOS transistor MP1 becomes conductive. Further, when the NMOS transistor MN1 is turned off, a path through which the voltage input to one terminal of the coil L1 reaches the ground potential is blocked.
入力電圧（ＶＩＮ）からコイルＬ１の一端子に至る経路が導通し、コイルＬ１の一端子が接地電位へと至る経路が遮断されることにより、コイルＬ１には、入力電圧（ＶＩＮ）からコイル電流（ＩＬ）が流れる。コイル電流（ＩＬ）は、時間と共に増加していく（図１０中、点線で表示したコイル電流（ＩＬ））。 The path from the input voltage (VIN) to one terminal of the coil L1 is conducted, and the path from one terminal of the coil L1 to the ground potential is interrupted, so that the coil L1 has a coil current from the input voltage (VIN). (IL) flows. The coil current (IL) increases with time (coil current (IL) indicated by a dotted line in FIG. 10).
調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より低くなる（図１０中のＴ５）と比較器ＣＭＰ１の出力端子からハイレベル信号が出力される。ハイレベル信号が駆動回路ＤＣＬに入力されると、駆動回路ＤＣＬは、出力端子Ｂ・Ｃからハイレベル信号を出力する。 When the adjustment reference signal (EOUT1) becomes lower than the periodic triangular wave (SPU) (T5 in FIG. 10), a high level signal is output from the output terminal of the comparator CMP1. When the high level signal is input to the drive circuit DCL, the drive circuit DCL outputs the high level signal from the output terminals B and C.
駆動回路ＤＣＬの出力端子Ｂから出力されるハイレベル信号がＰＭＯＳトランジスタＭＰ１のゲート端子に入力されることにより、ＰＭＯＳトランジスタＭＰ１はオフする。また、駆動回路ＤＣＬの出力端子Ｃから出力されるハイレベル信号が、ＮＭＯＳトランジスタＭＮ１のゲート端子に入力されることにより、ＮＭＯＳトランジスタＭＮ１はオンする。 When the high level signal output from the output terminal B of the drive circuit DCL is input to the gate terminal of the PMOS transistor MP1, the PMOS transistor MP1 is turned off. Further, the high level signal output from the output terminal C of the drive circuit DCL is input to the gate terminal of the NMOS transistor MN1, whereby the NMOS transistor MN1 is turned on.
ここで、ＮＭＯＳトランジスタＭＮ１のオンは、ＰＭＯＳトランジスタＭＰ１のオフに遅れて行われることが一般的である。ＮＭＯＳトランジスタＭＮ１のオンがＰＭＯＳトランジスタＭＰ１のオフに先立ち行われる場合、あるいは、少なくともＰＭＯＳトランジスタＭＰ１がオフ状態に移行するまえにＮＭＯＳトランジスタＭＮ１がオン状態になると、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１とを介して入力電圧（ＶＩＮ）から接地電位に至る貫通電流が流れてしまうおそれがある。そこで、駆動回路ＤＣＬは、ＰＭＯＳトランジスタＭＰ１のオフから時間遅れを有してＮＭＯＳトランジスタＭＮ１をオンする制御を行う。この時間遅れがデッドタイムである。 Here, the NMOS transistor MN1 is generally turned on after the PMOS transistor MP1 is turned off. When the NMOS transistor MN1 is turned on before the PMOS transistor MP1 is turned off, or at least before the PMOS transistor MP1 shifts to the off state, the NMOS transistor MN1 is turned on via the PMOS transistor MP1 and the NMOS transistor MN1. As a result, a through current from the input voltage (VIN) to the ground potential may flow. Therefore, the drive circuit DCL performs control to turn on the NMOS transistor MN1 with a time delay from the turn-off of the PMOS transistor MP1. This time delay is the dead time.
ＰＭＯＳトランジスタＭＰ１がオフすることで、入力電圧（ＶＩＮ）からＰＭＯＳトランジスタＭＰ１を介してコイルＬ１の一端子に至る経路が遮断される。また、ＰＭＯＳトランジスタＭＰ２がオフすることで、入力電圧（ＶＩＮ）から抵抗素子Ｒ２とＰＭＯＳトランジスタＭＰ２とを介してコイルＬ１の一端子に至る経路が遮断される。また、ＮＭＯＳトランジスタＭＮ１がオンすることでコイルＬ１の一端子に入力される電圧が接地電位へと至る経路が導通する。 When the PMOS transistor MP1 is turned off, a path from the input voltage (VIN) to one terminal of the coil L1 through the PMOS transistor MP1 is blocked. Further, when the PMOS transistor MP2 is turned off, a path from the input voltage (VIN) to one terminal of the coil L1 through the resistance element R2 and the PMOS transistor MP2 is blocked. Further, when the NMOS transistor MN1 is turned on, a path through which the voltage input to one terminal of the coil L1 reaches the ground potential is conducted.
入力電圧（ＶＩＮ）からコイルＬ１に流れる電流が遮断され、コイルＬ１の一端子が接地電位へと至る経路が導通することにより、コイルＬ１に蓄積されているエネルギーがコイルＬ１の他端子に放出される。これに伴い、コイル電流（ＩＬ）が減少していく（図１０中、点線で表示したコイル電流（ＩＬ））。 The current flowing from the input voltage (VIN) to the coil L1 is cut off, and the path leading from one terminal of the coil L1 to the ground potential is conducted, so that the energy accumulated in the coil L1 is released to the other terminal of the coil L1. The Along with this, the coil current (IL) decreases (coil current (IL) indicated by a dotted line in FIG. 10).
その後、再度調整基準信号（ＥＯＵＴ１）が周期的な三角波（ＳＰＵ）より高くなる（図１０中のＴ６）と、比較器ＣＭＰ１の出力端子からローレベル信号が出力される。そして、駆動回路ＤＣＬの出力端子Ｂ・Ｃからハイレベル信号が出力され、ＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１がオフする。図１０中のＴ４から始まる動作と同様の動作を繰り返す。このようにして、電源制御回路５は外部構成のＰＭＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭＮ１を交互に同導制御して、出力電圧（ＶＯＵＴ）を基準電圧（ＶＲＥＦ）に応じて設定される目標電圧に制御する。
Thereafter, when the adjustment reference signal (EOUT1) becomes higher than the periodic triangular wave (SPU) again (T6 in FIG. 10), a low level signal is output from the output terminal of the comparator CMP1. Then, a high level signal is output from the output terminals B and C of the drive circuit DCL, and the PMOS transistor MP1 and the NMOS transistor MN1 are turned off. The same operation as that starting from T4 in FIG. 10 is repeated. In this way, the power
テスト端子ＴＥＳＴ５にハイレベルが印加される負荷擬制時の作用について説明する。 A description will be given of the operation at the time of load simulation in which a high level is applied to the test terminal TEST5.
電源制御回路５が出力電圧（ＶＯＵＴ）を制御している時に、テスト端子ＴＥＳＴ５にハイレベルを印加する。ここでは、わかりやすく説明するため、三角波発振器ＳＯＳＣから出力される三角波（ＳＰＵ）が、調整基準信号（ＥＯＵＴ１）より高い状態から低い状態へ遷移するタイミング（図１０中のＴ４）でテスト端子ＴＥＳＴ５にハイレベルを印加することとする。
When the power
テスト端子ＴＥＳＴ５にハイレベルを印加すると、印加する電圧に応じた電流が、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる。ＮＭＯＳトランジスタＭＮ１３とＮＭＯＳトランジスタＭＮ１４との接続関係は、カレントミラー回路の一例である。よって、ＮＭＯＳトランジスタＭＮ１４のドレイン−ソース間に流れる電流に対応する電流が、ＮＭＯＳトランジスタＭＮ１３のドレイン−ソース間に流れる。この電流がオフセット電流（ＩＯＦ１）である。オフセット電流（ＩＯＦ１）が流れると調整基準信号（ＥＯＵＴ１）が低下する。 When a high level is applied to the test terminal TEST5, a current corresponding to the applied voltage flows between the drain and source of the NMOS transistor MN14. The connection relationship between the NMOS transistor MN13 and the NMOS transistor MN14 is an example of a current mirror circuit. Therefore, a current corresponding to the current flowing between the drain and source of the NMOS transistor MN14 flows between the drain and source of the NMOS transistor MN13. This current is the offset current (IOF1). When the offset current (IOF1) flows, the adjustment reference signal (EOUT1) decreases.
調整基準信号（ＥＯＵＴ１）が低下する理由は、流れるオフセット電流（ＩＯＦ１）に応じた電圧降下が抵抗素子Ｒ６にて発生するからである。調整基準信号（ＥＯＵＴ１）は、調整基準信号（ＥＯＵＴ）から抵抗素子Ｒ６にて発生する電圧降下を減じた電圧になる。具体的には、ＥＯＵＴ１＝ＥＯＵＴ−（Ｒ６×ＩＯＦ１）になる（図１０中、点線で表示した調整基準信号（ＥＯＵＴ１））。 The reason why the adjustment reference signal (EOUT1) decreases is that a voltage drop corresponding to the flowing offset current (IOF1) occurs in the resistance element R6. The adjustment reference signal (EOUT1) is a voltage obtained by subtracting the voltage drop generated in the resistance element R6 from the adjustment reference signal (EOUT). Specifically, EOUT1 = EOUT− (R6 × IOF1) (the adjustment reference signal (EOUT1) indicated by a dotted line in FIG. 10).
第５実施形態の効果について説明する。テスト端子ＴＥＳＴ５にハイレベルを印加する（図１０中のＴ４）ことにより、調整基準信号（ＥＯＵＴ１）を低下させることができる（図１０中、点線で表示した調整基準信号（ＥＯＵＴ１））。 The effect of 5th Embodiment is demonstrated. By applying a high level to the test terminal TEST5 (T4 in FIG. 10), the adjustment reference signal (EOUT1) can be lowered (the adjustment reference signal (EOUT1) indicated by a dotted line in FIG. 10).
これにより、比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングを通常時に比して早くすることができる。比較器ＣＭＰ１は、センス電圧（ＶＳ）が調整基準信号（ＥＯＵＴ１）に達する時点でハイレベルに遷移するところ、調整基準信号（ＥＯＵＴ１）が低下するからである。 Thereby, the timing of the high level transition of the signal output from the comparator CMP1 can be made earlier than in the normal time. This is because the comparator reference signal (EOUT1) drops when the comparator CMP1 transitions to a high level when the sense voltage (VS) reaches the adjustment reference signal (EOUT1).
比較器ＣＭＰ１から出力される信号のハイレベル遷移のタイミングが通常時に比して早くなると、ＰＭＯＳトランジスタＭＰ１のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングが通常時に比して早くなる。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。テスト端子ＴＥＳＴ５にハイレベルを印加することにより、実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。 When the high-level transition timing of the signal output from the comparator CMP1 is earlier than normal, the timing of turning off the PMOS transistor MP1 and turning on the NMOS transistor MN1 is earlier than normal. The time ratio during which the input voltage (VIN) is connected to the coil L1, that is, the on-duty in the power supply apparatus is shortened from the originally required on-duty. The power required to maintain the output voltage (VOUT) at the target voltage cannot be supplied. By applying a high level to the test terminal TEST5, a state in which the load current suddenly increases can appear in a pseudo manner without connecting an actual load.
ここで、特許請求の範囲との対応は以下の通りである。誤差増幅器ＥＲＡ１は請求項の第１制御部に対応する。センス電圧（ＶＳ）及び三角波（ＳＰＵ）は請求項の周期的な変動信号に対応する。オンデューティは請求項の電力供給期間に対応する。比較器ＣＭＰ１は請求項の第２制御部に対応する。オフセット電流（ＩＯＦ）・（ＩＯＦ１）は請求項のオフセット値に対応する。ＮＭＯＳトランジスタＭＮ１０・ＭＮ１１とテスト端子ＴＥＳＴ１との接続関係、ＰＭＯＳトランジスタＭＰ１０とテスト端子ＴＥＳＴ２との接続関係、センス抵抗ＲＳ２とＮＭＯＳトランジスタＭＮ１２とテスト端子ＴＥＳＴ３との接続関係、抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３・ＭＮ１４とテスト端子ＴＥＳＴ４との接続関係、及び抵抗素子Ｒ６とＮＭＯＳトランジスタＭＮ１３・ＭＮ１４とテスト端子ＴＥＳＴ５との接続関係は、請求項の負荷擬制部に対応する。ＮＭＯＳトランジスタＭＮ１０及びＰＭＯＳトランジスタＭＰ１０は請求項の第１電流源に対応する。センス抵抗ＲＳ・ＲＳ１は請求項の電流電圧変換部に対応する。センス抵抗ＲＳ２は請求項の補助電流電圧変換部に対応する。ＮＭＯＳトランジスタＭＮ１２は請求項のスイッチ回路に対応する。抵抗素子Ｒ６は請求項の抵抗素子に対応する。ＮＭＯＳトランジスタＭＮ１３は請求項の第２電流源に対応する。 Here, the correspondence with the claims is as follows. The error amplifier ERA1 corresponds to a first control unit in the claims. The sense voltage (VS) and the triangular wave (SPU) correspond to the periodic variation signal in the claims. The on-duty corresponds to the power supply period in the claims. The comparator CMP1 corresponds to a second control unit in the claims. The offset currents (IOF) and (IOF1) correspond to the offset values in the claims. Connection relationship between NMOS transistors MN10 and MN11 and test terminal TEST1, connection relationship between PMOS transistor MP10 and test terminal TEST2, connection relationship between sense resistor RS2, NMOS transistor MN12 and test terminal TEST3, resistance element R6 and NMOS transistor MN13 The connection relationship between the MN14 and the test terminal TEST4 and the connection relationship between the resistor element R6, the NMOS transistors MN13 and MN14, and the test terminal TEST5 correspond to the load simulation unit in the claims. The NMOS transistor MN10 and the PMOS transistor MP10 correspond to the first current source in the claims. The sense resistors RS and RS1 correspond to the current-voltage converter of the claims. The sense resistor RS2 corresponds to the auxiliary current-voltage converter of the claims. The NMOS transistor MN12 corresponds to the switch circuit in the claims. The resistance element R6 corresponds to the resistance element of the claims. The NMOS transistor MN13 corresponds to the second current source of the claims.
なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。 Note that the present invention is not limited to the above-described embodiment, and it goes without saying that various improvements and modifications can be made without departing from the spirit of the present invention.
以上に述べた実施形態によれば、ＰＭＯＳトランジスタＭＰ１のオフ、ＮＭＯＳトランジスタＭＮ１のオンへのタイミングを通常の動作時に比して早くすることが出来る。入力電圧（ＶＩＮ）がコイルＬ１に接続される時間割合、すなわち、電源装置におけるオンデューティが、本来必要とされるオンデューティより短縮されることとなる。出力電圧（ＶＯＵＴ）を目標電圧に維持するために必要とされる電力を供給できない状態とすることができる。実負荷を接続することなく負荷電流の急増の状態を疑似的に出現させることができる。 According to the embodiment described above, the timing for turning off the PMOS transistor MP1 and turning on the NMOS transistor MN1 can be made earlier than in the normal operation. The time ratio during which the input voltage (VIN) is connected to the coil L1, that is, the on-duty in the power supply apparatus is shortened from the originally required on-duty. The power required to maintain the output voltage (VOUT) at the target voltage cannot be supplied. A state of sudden increase in load current can appear in a pseudo manner without connecting an actual load.
以下、本発明の諸態様を付記としてまとめる。 Hereinafter, various aspects of the present invention will be summarized as additional notes.
（付記１）
周期的なスイッチング動作により電力を供給することで電源装置の出力電圧を制御する電源制御回路であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御回路。
（付記２）
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記負荷擬制部は第１電流源を備え、
前記オフセット値は、前記コイル電流に対応する電流に加算される前記第１電流源の電流であることを特徴とする付記１に記載の電源制御回路。
（付記３）
前記変動信号は、前記電源装置に備えられるコイルへの電力供給時に該コイルを流れるコイル電流に対応する電流であり、
前記コイル電流に対応する電流を電圧に変換する電流電圧変換部を備え、
前記負荷擬制部は補助電流電圧変換部を備え、
前記オフセット値は、前記電流電圧変換部の有する抵抗値に加算される前記補助電流電圧変換部の抵抗値であることを特徴とする付記１に記載の電源制御回路。
（付記４）
前記補助電流電圧変換部を前記電流電圧変換部に接続または非接続するスイッチ回路を備えることを特徴とする付記３に記載の電源制御回路。
（付記５）
前記負荷擬制部は、
前記第１制御部の出力に接続される抵抗素子と、
前記抵抗素子を介して前記第１制御部との間に電流を流す第２電流源とを備え、
前記オフセット値は、前記第２電流源の電流による前記抵抗素子の端子間電圧であることを特徴とする付記１に記載の電源制御回路。
（付記６）
前記負荷擬制部は制御端子を備え、
前記制御端子に入力される負荷擬制指令に応じて、前記オフセット値を出力することを特徴とする付記１乃至５の少なくとも何れか１項に記載の電源制御回路。
（付記７）
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源装置であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源装置。
（付記８）
周期的なスイッチング動作により電力を供給することで出力電圧を制御する電源制御方法であって、
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間の調整基準信号を出力するステップと、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令するステップと、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、
前記オフセット値が付加される場合の前記電力供給期間は、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御方法。
(Appendix 1)
A power supply control circuit that controls the output voltage of a power supply device by supplying power by a periodic switching operation,
A first control unit that outputs an adjustment reference signal corresponding to a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
A second control unit that commands the power supply period according to a comparison between a periodic fluctuation signal and the adjustment reference signal;
A load simulation unit that adds an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage;
The power supply control circuit according to
(Appendix 2)
The fluctuation signal is a current corresponding to a coil current flowing through the coil when power is supplied to the coil provided in the power supply device,
The load simulator includes a first current source,
The power supply control circuit according to
(Appendix 3)
The fluctuation signal is a current corresponding to a coil current flowing through the coil when power is supplied to the coil provided in the power supply device,
A current-voltage converter that converts a current corresponding to the coil current into a voltage;
The load simulation unit includes an auxiliary current voltage conversion unit,
The power supply control circuit according to
(Appendix 4)
The power supply control circuit according to
(Appendix 5)
The load simulation unit is
A resistance element connected to the output of the first control unit;
A second current source for causing a current to flow between the first control unit and the resistance element;
The power supply control circuit according to
(Appendix 6)
The load simulation unit includes a control terminal,
6. The power supply control circuit according to at least one of
(Appendix 7)
A power supply device that controls output voltage by supplying power by periodic switching operation,
A first control unit that outputs an adjustment reference signal corresponding to a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
A second control unit that commands the power supply period according to a comparison between a periodic fluctuation signal and the adjustment reference signal;
A load simulation unit that adds an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage;
The power supply period instructed by the second control unit is set to a short period by the load simulation unit as compared to a case without the offset value.
(Appendix 8)
A power supply control method for controlling an output voltage by supplying power by a periodic switching operation,
Outputting an adjustment reference signal of a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
Commanding the power supply period in response to a comparison between a periodic variation signal and the adjustment reference signal;
Adding an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage,
The power supply control method according to
１ 第１実施形態の電源制御回路
２ 第２実施形態の電源制御回路
３ 第３実施形態の電源制御回路
４ 第４実施形態の電源制御回路
５ 第５実施形態の電源制御回路
ＡＭＰ１ 増幅器
Ｃ１ 出力コンデンサ
Ｃ２ コンデンサ
ＣＭＰ１ 比較器
ＤＣＬ 駆動回路
ＥＲＡ１ 誤差増幅器
Ｌ１ コイル
ＭＮ１、ＭＮ１０、ＭＮ１１、ＭＮ１２、ＭＮ１３、ＭＮ１４ ＮＭＯＳトランジスタ
ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ１０ ＰＭＯＳトランジスタ
ＯＳＣ 発信機
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６ 抵抗素子
ＲＳ、ＲＳ１、ＲＳ２ センス抵抗
ＲＳＦＦ ＲＳフリップフロップ
ＳＯＳＣ 三角波発振器
ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３、ＴＥＳＴ４、ＴＥＳＴ５ テスト端子
（ＥＯＵＴ）、（ＥＯＵＴ１） 調整基準信号
（ＩＭ） モニタ電流
（ＩＭ１） 電流
（ＩＬ） コイル電流
（ＩＯＦ）、（ＩＯＦ１） オフセット電流
（ＰＵ） パルス信号
（ＳＰＵ）三角波
（ＶＩＮ） 入力電圧
（ＶＯＵＴ） 出力電圧
（ＶＲＥＦ） 基準電圧
（ＶＳ） センス電圧
DESCRIPTION OF
Claims (7)
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御回路。 A power supply control circuit that controls the output voltage of a power supply device by supplying power by a periodic switching operation,
A first control unit that outputs an adjustment reference signal corresponding to a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
A second control unit that commands the power supply period according to a comparison between a periodic fluctuation signal and the adjustment reference signal;
A load simulation unit that adds an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage;
The power supply control circuit according to claim 1, wherein the power supply period commanded by the second control unit is set to a short period by the load simulation unit as compared with a case where the offset value is not present.
前記負荷擬制部は第１電流源を備え、
前記オフセット値は、前記コイル電流に対応する電流に加算される前記第１電流源の電流であることを特徴とする請求項１に記載の電源制御回路。 The fluctuation signal is a current corresponding to a coil current flowing through the coil when power is supplied to the coil provided in the power supply device,
The load simulator includes a first current source,
The power supply control circuit according to claim 1, wherein the offset value is a current of the first current source that is added to a current corresponding to the coil current.
前記コイル電流に対応する電流を電圧に変換する電流電圧変換部を備え、
前記負荷擬制部は補助電流電圧変換部を備え、
前記オフセット値は、前記電流電圧変換部の有する抵抗値に加算される前記補助電流電圧変換部の抵抗値であることを特徴とする請求項１に記載の電源制御回路。 The fluctuation signal is a current corresponding to a coil current flowing through the coil when power is supplied to the coil provided in the power supply device,
A current-voltage converter that converts a current corresponding to the coil current into a voltage;
The load simulation unit includes an auxiliary current voltage conversion unit,
The power supply control circuit according to claim 1, wherein the offset value is a resistance value of the auxiliary current voltage conversion unit added to a resistance value of the current voltage conversion unit.
前記第１制御部の出力に接続される抵抗素子と、
前記抵抗素子を介して前記第１制御部との間に電流を流す第２電流源とを備え、
前記オフセット値は、前記第２電流源の電流による前記抵抗素子の端子間電圧であることを特徴とする請求項１に記載の電源制御回路。 The load simulation unit is
A resistance element connected to the output of the first control unit;
A second current source for causing a current to flow between the first control unit and the resistance element;
2. The power supply control circuit according to claim 1, wherein the offset value is a voltage between terminals of the resistance element due to a current of the second current source.
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間に対応する調整基準信号を出力する第１制御部と、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令する第２制御部と、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加する負荷擬制部とを備え、
前記第２制御部により指令される前記電力供給期間は、前記負荷擬制部により、前記オフセット値のない場合に比して短期間とされることを特徴とする電源装置。 A power supply device that controls output voltage by supplying power by periodic switching operation,
A first control unit that outputs an adjustment reference signal corresponding to a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
A second control unit that commands the power supply period according to a comparison between a periodic fluctuation signal and the adjustment reference signal;
A load simulation unit that adds an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage;
The power supply period instructed by the second control unit is set to a short period by the load simulation unit as compared with a case without the offset value.
目標電圧に対する前記出力電圧の差電圧に応じて前記スイッチング動作による電力供給期間の調整基準信号を出力するステップと、
周期的な変動信号と前記調整基準信号との比較に応じて前記電力供給期間を指令するステップと、
前記出力電圧に対する負荷の増大を擬制する際、前記変動信号または前記調整基準信号の少なくとも何れか一方に対してオフセット値を付加するステップとを備え、
前記オフセット値が付加される場合の前記電力供給期間は、前記オフセット値のない場合に比して短期間とされることを特徴とする電源制御方法。
A power supply control method for controlling an output voltage by supplying power by a periodic switching operation,
Outputting an adjustment reference signal of a power supply period by the switching operation according to a difference voltage of the output voltage with respect to a target voltage;
Directing the power supply period in response to a comparison between a periodic variation signal and the adjustment reference signal;
Adding an offset value to at least one of the fluctuation signal and the adjustment reference signal when imitating an increase in load with respect to the output voltage,
The power supply control method according to claim 1, wherein the power supply period when the offset value is added is shorter than that when the offset value is not provided.
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| JP2009016576A JP2010178459A (en) | 2009-01-28 | 2009-01-28 | Power supply control circuit, power supply apparatus, and power supply control method |
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| CN108008754A (en) * | 2016-10-27 | 2018-05-08 | 三菱电机株式会社 | The correction data creation method of power supply control apparatus and control characteristic for power supply control apparatus |
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| CN106546930A (en) * | 2016-08-23 | 2017-03-29 | 四川莱福德科技有限公司 | For the high-adaptability load simulation method and system of DC source |
| CN108008754A (en) * | 2016-10-27 | 2018-05-08 | 三菱电机株式会社 | The correction data creation method of power supply control apparatus and control characteristic for power supply control apparatus |
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