JP2010177849A - Frame transmission-reception device and communication data processing method - Google Patents

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    • H04L69/22Parsing or analysis of headers

Abstract

<P>PROBLEM TO BE SOLVED: To enable one circuit both to generate data to be transmitted and to analyze received data, with respect to communication data. <P>SOLUTION: The frame transmission-reception device is provided with: a control unit which controls and manages communication information; a storage medium; a transmission-reception generation/analysis unit which generates or analyzes a frame; and a communication data modulation and demodulation unit connected to a network. According to an operation mode signal specifying processing operation, the frame transmission-reception device performs a processing in one of operation modes, i.e. an analysis mode for analyzing a received frame, a generation mode for generating a frame to be transmitted, and a multiple analysis mode for newly generating a frame from fragmented frames and analyzing the generated frame. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、通信プロトコルに則した受信フレームの解析及び送信フレームの生成をする装置に関する。   The present invention relates to an apparatus for analyzing a received frame and generating a transmission frame in accordance with a communication protocol.

現在、サーバ、及びパーソナルコンピュータのみならず、テレビを代表とするAV機器、携帯電話を代表とするモバイル機器、さらに、冷蔵庫を代表とする白物家電等の様々な機器に、デジタル通信のための通信インタフェース及び通信機能を備え、通信ネットワーク網が構成されている。デジタル通信では、主にパケット方式が用いられている。   Currently, not only for servers and personal computers, but also for various devices such as AV equipment represented by television, mobile equipment represented by mobile phones, and white goods such as refrigerators. A communication network is configured with a communication interface and a communication function. In digital communication, a packet system is mainly used.

パケット方式において利用されている通信プロトコルとして、例えば、IAB(Internet Architecture Board)によりRFC(Request For Comments)で定義されている、IP(Internet Protocol)、TCP(Transmission Control Protocol)、UDP(User Datagram Protocol)、ARP(Address Resolution Protocol)、ICMP(Internet Control Message Protocol)、及びIPv6(IP version 6)などがある。今後も前述の通信プロトコルがデジタル通信の中心として使用される見込みである。   As communication protocols used in the packet system, for example, IP (Internet Protocol), TCP (Transmission Control Protocol), and UDP (UsrDrum Control Protocol), which are defined by RFC (Request For Comments) by IAB (Internet Architecture Board). ), ARP (Address Resolution Protocol), ICMP (Internet Control Message Protocol), and IPv6 (IP version 6). In the future, the above communication protocol is expected to be used as the center of digital communication.

前述の各通信プロトコルの処理は、汎用プロセッサと記憶装置とを備える装置において、汎用プロセッサが、記憶装置に保存されている通信処理を行うためのプログラムを実行することによって、実行されている。つまり、通信処理を行うソフトウェアベースの処理によって、通信プロトコルの処理が実現されている。   The processing of each communication protocol described above is executed in a device including a general-purpose processor and a storage device by the general-purpose processor executing a program for performing communication processing stored in the storage device. That is, communication protocol processing is realized by software-based processing that performs communication processing.

一方、通信処理専用の回路、又は装置を用いることによって、前述の通信プロトコルの処理を実行しているものがある(例えば、特許文献1参照)。つまり、ハードウェアベースの処理によって、前述の通信プロトコルの処理が実現されている。特許文献1には、効率的な送受信を行う送受信装置を備える通信プロトコルの処理方法について記載されている。
特開平8−181715号公報
On the other hand, there is one that performs the above-described communication protocol processing by using a circuit or device dedicated to communication processing (see, for example, Patent Document 1). That is, the above-described communication protocol processing is realized by hardware-based processing. Patent Document 1 describes a communication protocol processing method including a transmission / reception device that performs efficient transmission / reception.
JP-A-8-181715

しかし、従来技術における通信プロトコルの処理を実行する装置は、以下のような課題がある。   However, an apparatus that executes communication protocol processing in the prior art has the following problems.

第1に、通信データを処理する装置は、受信したフレームを処理する専用装置と送信するフレームを生成する専用装置とを備えるが、これらは、通常別々に開発される。しかし、送信フレーム生成の処理と受信フレーム解析の処理とを考えると、送信フレームと受信フレームとは共通の構造であり、処理の方向が逆になるだけであるため、基本的には共通の処理を行う部分が多い。したがって、別々の専用装置を開発することは、装置における回路及びプログラムの実装規模、開発工程、並びに製造ラインの増大を招き、コスト的に非効率である。   First, a device for processing communication data comprises a dedicated device for processing received frames and a dedicated device for generating frames to be transmitted, which are usually developed separately. However, considering the transmission frame generation processing and the reception frame analysis processing, the transmission frame and the reception frame have a common structure, and only the processing direction is reversed. There are many parts to do. Therefore, developing separate dedicated devices leads to an increase in circuit and program implementation scale, development process, and production line in the device, which is inefficient in cost.

第2に、従来技術では、分割された受信フレームを再構成し、再構成された受信フレームを解析する処理である多重解析が必要な場合、受信装置が当該多重解析を処理することが考慮されていない。したがって、別途多重解析を処理するための専用装置を設置する必要がある。   Secondly, in the prior art, when a multiple analysis, which is a process of reconstructing a divided reception frame and analyzing the reconstructed reception frame, is necessary, it is considered that the reception apparatus processes the multiple analysis. Not. Therefore, it is necessary to install a dedicated device for separately processing multiple analyses.

本発明の代表的な一例を示せば以下の通りである。すなわち、通信情報を制御及び管理する制御部と、記憶媒体と、フレームを生成又は解析する送受信生成解析部と、ネットワークと接続された通信データ変調復調部とを備えたフレーム送受信装置であって、前記送受信生成解析部は、前記制御部又は前記ネットワークから情報を受信する受信部と、前記受信した情報を格納するレジスタと、前記フレームを生成又は解析する演算部と、前記演算部の処理内容を示すプログラムを格納するプログラム格納部と、前記プログラムの内容を解釈する解釈部と、前記生成されたフレーム、又は解析された情報を送信する送信部と、を備え、前記フレーム送受信装置は、処理動作を指定する動作モード信号によって、受信したフレームを解析する解析モード、送信するフレームを生成する生成モード、又は、断片化されたフレームから新たにフレームを生成し、前記生成されたフレームを解析する多重解析モードのいずれかの動作モードで処理を実行することを特徴とする。   A typical example of the present invention is as follows. That is, a frame transmission / reception device including a control unit that controls and manages communication information, a storage medium, a transmission / reception generation analysis unit that generates or analyzes a frame, and a communication data modulation / demodulation unit connected to a network, The transmission / reception generation analysis unit includes a reception unit that receives information from the control unit or the network, a register that stores the received information, a calculation unit that generates or analyzes the frame, and processing contents of the calculation unit. A program storage unit that stores a program to be displayed, an interpretation unit that interprets the contents of the program, and a transmission unit that transmits the generated frame or the analyzed information. An analysis mode for analyzing the received frame, a generation mode for generating a frame to be transmitted, by an operation mode signal specifying Generates a new frame from the fragmented frames, and executes the processing in one of the operation modes of the multi-analysis mode for analyzing the generated frame.

本発明によれば、フレーム送受信装置の低コスト化が可能となる。また、多様な通信プロトコル処理への対応が容易となる。   According to the present invention, it is possible to reduce the cost of the frame transmitting / receiving apparatus. In addition, it becomes easy to handle various communication protocol processes.

以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、本発明の実施形態を説明する図において、同一部には同一の符号を付し、その繰り返しの説明は、省略する事とする。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that, in the drawings illustrating the embodiments of the present invention, the same portions are denoted by the same reference numerals, and repeated description thereof is omitted.

[第1の実施形態]
図1は、本発明の第1の実施の形態における通信端末のハードウェア構成の一例を示すブロック図である。
[First Embodiment]
FIG. 1 is a block diagram showing an example of a hardware configuration of a communication terminal according to the first embodiment of the present invention.

通信端末100は、通信データ変調・復調回路101、送受信フレーム生成解析回路102、通信情報管理・制御回路103、及びバッファメモリ104を備える。なお、通信端末100は、適用される通信サービスに応じて、任意の専用回路、表示パネル、又は磁気ディスクを備える形態であってもよい。通信端末100は、ネットワーク105を介して、通信相手の通信端末(図示省略)と通信する。   The communication terminal 100 includes a communication data modulation / demodulation circuit 101, a transmission / reception frame generation analysis circuit 102, a communication information management / control circuit 103, and a buffer memory 104. Note that the communication terminal 100 may be configured to include an arbitrary dedicated circuit, a display panel, or a magnetic disk according to the applied communication service. The communication terminal 100 communicates with a communication terminal (not shown) as a communication partner via the network 105.

なお、通信データ変調・復調回路101、送受信フレーム生成解析回路102、通信情報管理・制御回路103、及びバッファメモリ104は、一定の動作周期で処理を実行している。以下の説明において、一定の動作周期をサイクルと記載する。例えば、動作周期の数を表す場合、1サイクルと記載し、また、動作周期の順番を表す場合、1サイクル目と記載する。   Note that the communication data modulation / demodulation circuit 101, the transmission / reception frame generation analysis circuit 102, the communication information management / control circuit 103, and the buffer memory 104 execute processing at a constant operation cycle. In the following description, a certain operation cycle is referred to as a cycle. For example, when the number of operation periods is represented, it is described as one cycle, and when the order of operation periods is represented, it is described as the first cycle.

通信データ変調・復調回路101は、通信端末100がネットワーク105と接続するための回路である。つまり、通信端末100は、通信データ変調・復調回路101を介してネットワーク105と接続されている。なお、通信端末100とネットワーク105との間の接続の形態は有線接続でもよいし、無線接続でもよい。   The communication data modulation / demodulation circuit 101 is a circuit for the communication terminal 100 to connect to the network 105. That is, the communication terminal 100 is connected to the network 105 via the communication data modulation / demodulation circuit 101. The connection form between the communication terminal 100 and the network 105 may be wired connection or wireless connection.

通信データ変調・復調回路101は、ネットワーク105から受信した信号を復調し、復調された受信信号を任意のバイト数で区切り、当該区切られた受信信号を受信フレームとして送受信フレーム生成解析回路102に出力する。なお、受信信号は、1サイクル毎に、任意のバイト数で区切られる。   The communication data modulation / demodulation circuit 101 demodulates the signal received from the network 105, divides the demodulated reception signal by an arbitrary number of bytes, and outputs the divided reception signal to the transmission / reception frame generation analysis circuit 102 as a reception frame. To do. The received signal is divided by an arbitrary number of bytes for each cycle.

また、通信データ変調・復調回路101は、送受信フレーム生成解析回路102から任意のバイト数で区切られた送信フレームを変調し、変調された送信フレームをネットワーク105に送信する。   Further, the communication data modulation / demodulation circuit 101 modulates the transmission frame divided by an arbitrary number of bytes from the transmission / reception frame generation analysis circuit 102 and transmits the modulated transmission frame to the network 105.

送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力される動作モードに基づいて、3つの異なった動作モードの処理をする。   The transmission / reception frame generation / analysis circuit 102 performs processing in three different operation modes based on the operation mode input from the communication information management / control circuit 103.

1つ目の動作は、解析モードである。解析モードでは、送受信フレーム生成解析回路102は、通信データ変調・復調回路101から入力された受信フレームに含まれる受信相手のアドレス、及び受信フレームの種別等のフレーム自体の情報を格納するヘッダ部分を解析し、解析結果として送信相手のアドレス情報、及びポート番号等を通信情報管理・制御回路103に出力する。また、送受信フレーム生成解析回路102は、受信フレームに含まれるデータ本体の情報を格納するペイロード部分の位置を特定し、特定されたペイロードの位置、ペイロード長、及び受信フレームのフレーム長等を通信情報管理・制御回路103に出力する。また、送受信フレーム生成解析回路102は、受信フレームをバッファメモリ104に出力する。詳細については、図4を用いて後述する。   The first operation is an analysis mode. In the analysis mode, the transmission / reception frame generation / analysis circuit 102 includes a header portion for storing information on the frame itself such as the address of the reception partner included in the reception frame input from the communication data modulation / demodulation circuit 101 and the type of the reception frame. Analyzing and outputting the address information, port number, and the like of the transmission partner to the communication information management / control circuit 103 as analysis results. The transmission / reception frame generation / analysis circuit 102 specifies the position of the payload part that stores the information of the data body included in the reception frame, and determines the position of the specified payload, the payload length, the frame length of the reception frame, and the like as communication information. Output to the management / control circuit 103. In addition, the transmission / reception frame generation analysis circuit 102 outputs the reception frame to the buffer memory 104. Details will be described later with reference to FIG.

2つめの動作は、生成モードである。生成モードでは、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力された送信相手のアドレス情報、ポート番号、及びバッファメモリ104に格納された送信用データの位置等の情報に基づいて送信フレームのヘッダを生成する。さらに、送受信フレーム生成解析回路102は、生成されたヘッダとバッファメモリ104に格納された送信用データとを、送信フレームとして、通信データ変調・復調回路101に出力する。なお、当該送信フレームは、生成されたヘッダとバッファメモリ104に格納された送信用データとを含む信号を、1サイクルごとに任意のバイト数に区切ったものである。詳細については、図7を用いて後述する。   The second operation is the generation mode. In the generation mode, the transmission / reception frame generation / analysis circuit 102 is based on information such as the address information of the transmission partner, the port number, and the position of the transmission data stored in the buffer memory 104 input from the communication information management / control circuit 103. To generate a transmission frame header. Further, the transmission / reception frame generation analysis circuit 102 outputs the generated header and transmission data stored in the buffer memory 104 to the communication data modulation / demodulation circuit 101 as a transmission frame. The transmission frame is obtained by dividing a signal including the generated header and transmission data stored in the buffer memory 104 into an arbitrary number of bytes for each cycle. Details will be described later with reference to FIG.

3つ目の動作は、多重解析モードである。多重解析モードでは、送受信フレーム生成解析回路102は、通信情報管理・制御回路103に格納され、再度解析が必要な受信フレームのアドレス等の情報と、バッファメモリ104に格納されたペイロードとに基づいて受信フレームを生成する。さらに、送受信フレーム生成解析回路102は、生成された受信フレームを解析し、解析結果を通信情報管理・制御回路103に出力し、また、生成された受信フレームをバッファメモリ104に出力する。詳細については、図10を用いて後述する。   The third operation is a multiple analysis mode. In the multiple analysis mode, the transmission / reception frame generation / analysis circuit 102 is stored in the communication information management / control circuit 103 and is based on information such as the address of the received frame that needs to be analyzed again and the payload stored in the buffer memory 104. Generate a received frame. Further, the transmission / reception frame generation / analysis circuit 102 analyzes the generated reception frame, outputs the analysis result to the communication information management / control circuit 103, and outputs the generated reception frame to the buffer memory 104. Details will be described later with reference to FIG.

通信情報管理・制御回路103は、送受信フレーム生成解析回路102の解析結果に含まれる、コネクション情報、ポート管理、及び受信したデータ等を管理する。また、通信情報管理・制御回路103は、対象となるペイロードがバッファメモリ104のどの位置に格納されているかを管理する。   The communication information management / control circuit 103 manages connection information, port management, received data, and the like included in the analysis result of the transmission / reception frame generation analysis circuit 102. Further, the communication information management / control circuit 103 manages in which position in the buffer memory 104 the target payload is stored.

バッファメモリ104は、受信フレーム、及び送信用のペイロードを格納する記憶領域である。なお、バッファメモリ104は、通信情報管理・制御回路103との間で、格納状況を入出力する場合もあるが、図1に示す例では、当該入出力を表す矢印を省略している。   The buffer memory 104 is a storage area for storing a received frame and a transmission payload. The buffer memory 104 may input / output the storage status with the communication information management / control circuit 103, but in the example shown in FIG. 1, arrows indicating the input / output are omitted.

図2は、本発明の第1の実施形態の送受信フレーム生成解析回路102の構成の一例を示すブロック図である。   FIG. 2 is a block diagram illustrating an example of the configuration of the transmission / reception frame generation analysis circuit 102 according to the first embodiment of this invention.

送受信フレーム生成解析回路102は、生成解析演算器200、及びマイクロプログラムテーブル201を備える。   The transmission / reception frame generation / analysis circuit 102 includes a generation / analysis computing unit 200 and a microprogram table 201.

マイクロプログラムテーブル201は、送受信フレーム生成解析回路102を制御するためのマイクロプログラムを格納する。送受信フレーム生成解析回路102は、1サイクルごとに、マイクロプログラムテーブル201からマイクロプログラムを読み出し、読み出されたマイクロプログラムにしたがって動作する。マイクロプログラムテーブル201に格納されるマイクロプログラムは、書き換えが可能であり、適用される通信サービスに応じて、設定を変更できる。なお、図2に示す例では、マイクロプログラムテーブル201の書き換えの入出力を表す矢印は省略している。   The microprogram table 201 stores a microprogram for controlling the transmission / reception frame generation analysis circuit 102. The transmission / reception frame generation / analysis circuit 102 reads a microprogram from the microprogram table 201 every cycle, and operates according to the read microprogram. The microprogram stored in the microprogram table 201 can be rewritten, and the setting can be changed according to the applied communication service. In the example shown in FIG. 2, arrows indicating input / output of rewriting of the microprogram table 201 are omitted.

生成解析演算器200は、マイクロプログラムテーブル201から読み出されたマイクロプログラムに基づいて、送受信フレーム生成解析回路102に入力されたデータ、例えば、受信フレーム等、を処理する。   The generation / analysis computing unit 200 processes data input to the transmission / reception frame generation / analysis circuit 102, for example, a received frame, based on the microprogram read from the microprogram table 201.

生成解析演算器200は、マイクロプログラム解釈部202、データセレクタ部203、演算ロジック部204、処理結果データ整合部205、レジスタ206を備える。また、通信サービスに応じて、任意の専用回路等を備えてもよい。   The generation analysis computing unit 200 includes a microprogram interpretation unit 202, a data selector unit 203, an operation logic unit 204, a processing result data matching unit 205, and a register 206. Further, an arbitrary dedicated circuit or the like may be provided depending on the communication service.

マイクロプログラム解釈部202は、入力された動作モードにしたがって、マイクロプログラムテーブル201から読み出されたマイクロプログラムを解釈し、また、演算ロジック部に出力するマイクロプログラムのデータ長の振り分ける。振り分けられた所定のデータ長のマイクロプログラムは、解釈されたマイクロプログラムにしたがって演算ロジック部204に出力される。また、解釈されたマイクロプログラムは、データセレクタ部203にも出力される。マイクロプログラム解釈部202の具体的な処理については、図6、図9及び図12を用いて後述する。   The microprogram interpretation unit 202 interprets the microprogram read from the microprogram table 201 according to the input operation mode, and distributes the data length of the microprogram to be output to the arithmetic logic unit. The distributed microprogram having a predetermined data length is output to the arithmetic logic unit 204 according to the interpreted microprogram. The interpreted microprogram is also output to the data selector unit 203. Specific processing of the microprogram interpretation unit 202 will be described later with reference to FIGS. 6, 9, and 12.

データセレクタ部203は、マイクロプログラム解釈部202から入力されたマイクロプログラムの解釈結果にしたがって、送受信フレーム生成解析回路102から入力された受信フレーム、送信フレーム生成用データ、又は多重解析用データを、を演算ロジック部204に出力する。   The data selector unit 203 receives the reception frame, transmission frame generation data, or multiple analysis data input from the transmission / reception frame generation analysis circuit 102 in accordance with the interpretation result of the microprogram input from the microprogram interpretation unit 202. The result is output to the arithmetic logic unit 204.

演算ロジック部204は、マイクロプログラム解釈部202から入力されたマイクロプログラム及び、データセレクタ部203及びレジスタ206から入力された情報に基づいて各種処理を実行し、処理の結果を処理結果データ整合部205へと出力する。   The arithmetic logic unit 204 executes various processes based on the microprogram input from the microprogram interpretation unit 202 and the information input from the data selector unit 203 and the register 206, and the processing result is the processing result data matching unit 205. To output.

演算ロジック部204は、一以上の比較器、一以上の格納器、一以上の加減算器、及び一以上の桁上循環加算器を備える。なお、演算ロジック部204は、他の機能を実現するための部位を備えてもよい。演算ロジック部204は、前述の各構成要素をマイクロプログラムの解釈結果に基づいて動作させる。具体的には、マイクロプログラム解釈結果によって、演算ロジック部204の各構成要素の接続が変更される。   The arithmetic logic unit 204 includes one or more comparators, one or more storage units, one or more adder / subtractors, and one or more carry cyclic adders. Note that the arithmetic logic unit 204 may include a part for realizing other functions. The arithmetic logic unit 204 operates each of the above-described components based on the interpretation result of the microprogram. Specifically, the connection of each component of the arithmetic logic unit 204 is changed according to the microprogram interpretation result.

比較器は、マイクロプログラムの定数、入力データ又はレジスタ値の各々を比較し、比較結果を出力する。つまり、比較器は、二つの入力に対して、一つの結果を出力する。格納器は、入力データ、及び演算結果をレジスタ206に格納する。加減算器は、入力データ及びレジスタ値を加算又は減算する。桁上循環加算器は、TCP/IPなどで使用されるチェックサムを計算する。   The comparator compares each microprogram constant, input data, or register value, and outputs a comparison result. That is, the comparator outputs one result for two inputs. The storage stores the input data and the operation result in the register 206. The adder / subtracter adds or subtracts the input data and the register value. The carry adder calculates a checksum used in TCP / IP or the like.

処理結果データ整合部205は、演算ロジック部204から入力された演算結果(例えば、送信フレーム又は受信解析結果データ)を、通信情報管理・制御回路103又はバッファメモリ104に出力する。また、処理結果データ整合部205は、レジスタ206の所定のアドレスに演算結果データを格納する。   The processing result data matching unit 205 outputs the calculation result (for example, transmission frame or reception analysis result data) input from the calculation logic unit 204 to the communication information management / control circuit 103 or the buffer memory 104. Further, the processing result data matching unit 205 stores the operation result data at a predetermined address in the register 206.

具体的には、送信フレームが作成される場合、演算ロジック部204は、ヘッダを生成し、生成されたヘッダを処理結果データ整合部205に出力する。処理結果データ整合部205は、生成されたヘッダの情報をレジスタ206に出力し、生成されたヘッダを用いて送信フレームを生成し、生成された送信フレームを通信情報管理・制御回路103及びバッファメモリ104に出力する。   Specifically, when a transmission frame is created, the arithmetic logic unit 204 generates a header and outputs the generated header to the processing result data matching unit 205. The processing result data matching unit 205 outputs the generated header information to the register 206, generates a transmission frame using the generated header, and generates the transmission frame using the communication information management / control circuit 103 and the buffer memory. To 104.

受信フレームが解析される場合、演算ロジック部204は、受信フレームを解析し、解析結果を処理結果データ整合部205に出力する。処理結果データ整合部205は、演算ロジック部204から入力された全ての解析結果に基づいて、所定の形式の受信解析結果データを生成し、当該受信解析結果データを通信情報管理・制御回路103及びバッファメモリ104に出力する。例えば、ペイロードのみを出力する場合は、演算ロジック部204は、ペイロード長を算出し、解析結果を処理結果データ整合部205に出力する。また、受信フレームが他のデータを要求している場合、演算ロジック部204は、要求された情報を取り出し、取り出された情報を解析し、解析結果を要求された形式で処理結果データ整合部205に出力する。   When the received frame is analyzed, the arithmetic logic unit 204 analyzes the received frame and outputs the analysis result to the processing result data matching unit 205. The processing result data matching unit 205 generates reception analysis result data in a predetermined format based on all the analysis results input from the arithmetic logic unit 204, and the reception analysis result data is transmitted to the communication information management / control circuit 103 and The data is output to the buffer memory 104. For example, when outputting only the payload, the arithmetic logic unit 204 calculates the payload length and outputs the analysis result to the processing result data matching unit 205. When the received frame requests other data, the arithmetic logic unit 204 extracts the requested information, analyzes the extracted information, and processes the analysis result in the requested format in the processing result data matching unit 205. Output to.

レジスタ206は、各処理に必要なデータを格納する。具体的には、レジスタ206は、プログラムカウンタ、制御レジスタ、パケット種別、パケット長、ペイロードオフセット、ペイロード長、最終入出力パケット長、桁上循環加算結果、及びワーキングレジスタを格納する。   The register 206 stores data necessary for each process. More specifically, the register 206 stores a program counter, a control register, a packet type, a packet length, a payload offset, a payload length, a final input / output packet length, a result of carry addition and a working register.

プログラムカウンタは、次に読み出されるマイクロプログラムが格納されているマイクロプログラムテーブル201上のアドレスを格納する。制御レジスタは、動作モードを格納する。パケット種別は、送信パケット又は受信パケットの種別を格納する。パケット長は、受信パケットの長さを格納する。ペイロードオフセットは、パケットにおけるヘッダとペイロードとの境界の位置を格納する。ペイロード長は、ペイロードの長さを格納する。最終入出力パケット長は、実際に送信するデータ、又は受信したデータの長さを格納する。つまり、任意のバイト数で区切られていない場合のデータの長さが格納される。桁上循環加算結果は、チェックサムの値を格納する。ワーキングレジスタは、生成解析演算器200における演算途中のデータを格納する。   The program counter stores an address on the microprogram table 201 in which a microprogram to be read next is stored. The control register stores the operation mode. The packet type stores the type of transmission packet or reception packet. The packet length stores the length of the received packet. The payload offset stores the position of the boundary between the header and the payload in the packet. The payload length stores the length of the payload. The final input / output packet length stores the length of data that is actually transmitted or received. That is, the length of data when not delimited by an arbitrary number of bytes is stored. The result of the cyclic addition is a checksum value. The working register stores data in the middle of calculation in the generation analysis calculator 200.

図3は、本発明の第1の実施形態の送受信フレーム生成解析回路102の動作モードの切り替え及び各動作モードの処理を説明するフローチャートである。   FIG. 3 is a flowchart for explaining operation mode switching and processing in each operation mode of the transmission / reception frame generation analysis circuit 102 according to the first embodiment of this invention.

送受信フレーム生成解析回路102は、起動するとはじめに、動作モードを解析モードに設定する(ステップ300)。送信フレームの送信のタイミング、及び多重解析を実行するタイミングは、送受信フレーム生成解析回路102が制御することができるが、受信フレームが入力されるタイミングは、送受信フレーム生成解析回路102が制御することができず、不確定であるため、初期の動作モードは解析モードに設定される。   When the transmission / reception frame generation / analysis circuit 102 is activated, the transmission / reception frame generation / analysis circuit 102 sets the operation mode to the analysis mode (step 300). The transmission / reception frame generation / analysis circuit 102 can control the transmission frame transmission timing and the timing for executing the multiplex analysis, but the transmission / reception frame generation / analysis circuit 102 can control the reception frame input timing. The initial operation mode is set to the analysis mode because it cannot be determined and is uncertain.

その後、送受信フレーム生成解析回路102は、動作モード判定状態に移行する(ステップ301)。つまり、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力される動作モードの待ち受け状態(以下、動作モード待受状態ともいう)となる。送受信フレーム生成解析回路102の動作モードは、解析モード、生成モード、及び多重解析モードのいずれかである。送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力された動作モードがいずれの動作モードであるか判定し、判定された動作モードに移行する。   Thereafter, the transmission / reception frame generation analysis circuit 102 shifts to an operation mode determination state (step 301). That is, the transmission / reception frame generation / analysis circuit 102 is in an operation mode standby state (hereinafter also referred to as an operation mode standby state) input from the communication information management / control circuit 103. The operation mode of the transmission / reception frame generation / analysis circuit 102 is one of an analysis mode, a generation mode, and a multiple analysis mode. The transmission / reception frame generation / analysis circuit 102 determines which operation mode the operation mode input from the communication information management / control circuit 103 is, and shifts to the determined operation mode.

入力された動作モードが解析モードであると判定された場合、送受信フレーム生成解析回路102は、受信フレーム解析処理を実行する(ステップ302)。具体的には、送受信フレーム生成解析回路102は、通信データ変調・復調回路101を介して入力される受信フレームを解析し、通信情報管理・制御回路103に解析結果データを出力する。また、送受信フレーム生成解析回路102は、バッファメモリ104に受信フレームを出力する。   When it is determined that the input operation mode is the analysis mode, the transmission / reception frame generation analysis circuit 102 executes reception frame analysis processing (step 302). More specifically, the transmission / reception frame generation / analysis circuit 102 analyzes the received frame input via the communication data modulation / demodulation circuit 101 and outputs the analysis result data to the communication information management / control circuit 103. The transmission / reception frame generation / analysis circuit 102 outputs the reception frame to the buffer memory 104.

送受信フレーム生成解析回路102は、全ての受信フレームの解析が完了したか否かを判定する(ステップ303)。   The transmission / reception frame generation analysis circuit 102 determines whether or not analysis of all received frames has been completed (step 303).

全ての受信フレームの解析が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ302に戻り、全ての受信フレームの解析が完了するまで、ステップ302〜ステップ303の処理を実行する。   When it is determined that the analysis of all received frames is not completed, the transmission / reception frame generation / analysis circuit 102 returns to step 302 and executes the processing of step 302 to step 303 until the analysis of all received frames is completed. To do.

全ての受信フレームの解析が完了したと判定された場合、送受信フレーム生成解析回路102は、受信フレーム解析終了処理を実行する(ステップ304)。具体的には、送受信フレーム生成解析回路102は、レジスタ206のマイクロプログラムカウンタをリセットし、ステップ311に進む。   If it is determined that the analysis of all received frames has been completed, the transmission / reception frame generation / analysis circuit 102 executes a received frame analysis end process (step 304). Specifically, the transmission / reception frame generation / analysis circuit 102 resets the microprogram counter of the register 206, and proceeds to step 311.

入力された動作モードが生成モードであると判定された場合、送受信フレーム生成解析回路102は、動作モードを生成モードに切り替え、送信フレーム生成処理を実行する(ステップ305)。具体的には、送受信フレーム生成解析回路102は、通信情報管理・制御回路103及びバッファメモリ104から入力された送信フレーム生成用データを用いて送信フレームを生成し、生成された送信フレームを処理結果データ整合部205に出力する。   When it is determined that the input operation mode is the generation mode, the transmission / reception frame generation analysis circuit 102 switches the operation mode to the generation mode and executes transmission frame generation processing (step 305). Specifically, the transmission / reception frame generation / analysis circuit 102 generates a transmission frame using transmission frame generation data input from the communication information management / control circuit 103 and the buffer memory 104, and processes the generated transmission frame as a processing result. The data is output to the data matching unit 205.

その後、送受信フレーム生成解析回路102は、送信フレームの生成が完了したか否かを判定する(ステップ306)。   Thereafter, the transmission / reception frame generation analysis circuit 102 determines whether the generation of the transmission frame is completed (step 306).

送信フレームの生成が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ305に戻り、送信フレームの生成が完了するまで、ステップ305〜ステップ306の処理を実行する。   When it is determined that the generation of the transmission frame has not been completed, the transmission / reception frame generation analysis circuit 102 returns to step 305 and executes the processes of steps 305 to 306 until the generation of the transmission frame is completed.

送信フレームの生成が完了していると判定された場合、送受信フレーム生成解析回路102は、送信フレーム送信終了処理を実行する(ステップ307)。具体的には、送受信フレーム生成解析回路102は、レジスタ206のマイクロプログラムカウンタをリセットし、ステップ311に進む。   When it is determined that transmission frame generation is complete, the transmission / reception frame generation analysis circuit 102 executes transmission frame transmission end processing (step 307). Specifically, the transmission / reception frame generation / analysis circuit 102 resets the microprogram counter of the register 206, and proceeds to step 311.

入力された動作モードが多重解析モードであると判定された場合、送受信フレーム生成解析回路102は、動作モードを多重解析モードに切り替え、多重解析処理を実行する(ステップ308)。具体的には、送受信フレーム生成解析回路102は、通信情報管理・制御回路103及びバッファメモリ104から入力された多重解析用データを用いて、受信フレームを生成し、生成された受信フレームを解析し、解析結果を通信情報管理・制御回路103に出力する。また、送受信フレーム生成解析回路102は、バッファメモリ104に生成された受信フレームのペイロードを出力する。   When it is determined that the input operation mode is the multiple analysis mode, the transmission / reception frame generation / analysis circuit 102 switches the operation mode to the multiple analysis mode and executes the multiple analysis processing (step 308). Specifically, the transmission / reception frame generation / analysis circuit 102 generates a reception frame using the multiple analysis data input from the communication information management / control circuit 103 and the buffer memory 104, and analyzes the generated reception frame. The analysis result is output to the communication information management / control circuit 103. The transmission / reception frame generation / analysis circuit 102 outputs the payload of the reception frame generated in the buffer memory 104.

その後、送受信フレーム生成解析回路102は、多重解析が完了したか否かを判定する(ステップ309)。   Thereafter, the transmission / reception frame generation analysis circuit 102 determines whether or not the multiple analysis is completed (step 309).

多重解析が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ308に戻り、多重解析が完了するまで、ステップ308〜ステップ309の処理を実行する。   When it is determined that the multiple analysis has not been completed, the transmission / reception frame generation analysis circuit 102 returns to Step 308 and executes the processing of Step 308 to Step 309 until the multiple analysis is completed.

多重解析が完了していると判定された場合、送受信フレーム生成解析回路102は、多重解析終了処理を実行する(ステップ310)。具体的には、送受信フレーム生成解析回路102は、レジスタ206のマイクロプログラムカウンタをリセットし、ステップ311に進む。   When it is determined that the multiple analysis has been completed, the transmission / reception frame generation / analysis circuit 102 executes a multiple analysis end process (step 310). Specifically, the transmission / reception frame generation / analysis circuit 102 resets the microprogram counter of the register 206, and proceeds to step 311.

ステップ311において、送受信フレーム生成解析回路102は、通信情報管理・制御回路103からの動作継続の指示又は動作完了の指示の入力によって、動作継続か又は動作完了かを判定する(ステップ311)。   In step 311, the transmission / reception frame generation / analysis circuit 102 determines whether the operation is to be continued or the operation has been completed based on an operation continuation instruction or an operation completion instruction from the communication information management / control circuit 103 (step 311).

動作モードを継続させると判定された場合、送受信フレーム生成解析回路102は、ステップ301に戻り、同様の処理を実行する。動作モードを継続させないと判定された場合、送受信フレーム生成解析回路102は、処理を終了する。   When it is determined that the operation mode is to be continued, the transmission / reception frame generation analysis circuit 102 returns to step 301 and executes the same processing. When it is determined not to continue the operation mode, the transmission / reception frame generation analysis circuit 102 ends the process.

次に、本実施の形態1の通信端末100における解析モード、生成モード、及び多重解析モードにおける送受信フレーム生成解析回路102の詳細について説明する。まず、解析モードについて説明する。   Next, details of the transmission / reception frame generation / analysis circuit 102 in the analysis mode, the generation mode, and the multiple analysis mode in the communication terminal 100 according to the first embodiment will be described. First, the analysis mode will be described.

図4は、本発明の第1の実施形態における、解析モードで動作する送受信フレーム生成解析回路102の入出力を示す図である。   FIG. 4 is a diagram showing input / output of the transmission / reception frame generation analysis circuit 102 operating in the analysis mode in the first embodiment of the present invention.

送受信フレーム生成解析回路102には、2つのデータが入力される。1つ目は、通信情報管理・制御回路103から入力され、送受信フレーム生成解析回路102の動作モードを決定するための動作モード信号400である。2つ目は、通信データ変調・復調回路101から入力される受信フレーム401である。   Two data are input to the transmission / reception frame generation analysis circuit 102. The first is an operation mode signal 400 which is input from the communication information management / control circuit 103 and determines the operation mode of the transmission / reception frame generation analysis circuit 102. The second is a received frame 401 input from the communication data modulation / demodulation circuit 101.

送受信フレーム生成解析回路102は、2つのデータを出力する。1つ目は、通信情報管理・制御回路103に出力される受信フレームの解析結果データ402である。2つ目は、バッファメモリ104に出力される受信フレーム403である。   The transmission / reception frame generation analysis circuit 102 outputs two pieces of data. The first is received frame analysis result data 402 output to the communication information management / control circuit 103. The second is a reception frame 403 that is output to the buffer memory 104.

ここで、受信フレーム全体がバッファメモリ104に格納される理由として、例えば、通信端末100を備えるパーソナルコンピュータが、通信端末外のアプリケーションが受信フレームの任意のヘッダの一部を使用する場合、受信フレーム全体をバッファメモリ104が格納しておく必要があるからである。バッファメモリ104が受信ペイロード部分のみを格納する場合、送受信フレーム生成解析回路102は、通信情報管理・制御回路103が保持するデータから、再度ヘッダ部分を構築する手順が増え、負荷が増大するためである。   Here, the reason why the entire received frame is stored in the buffer memory 104 is, for example, when a personal computer including the communication terminal 100 uses a part of an arbitrary header of the received frame by an application outside the communication terminal. This is because the entire buffer memory 104 needs to store them. When the buffer memory 104 stores only the received payload part, the transmission / reception frame generation / analysis circuit 102 increases the procedure for constructing the header part again from the data held by the communication information management / control circuit 103, which increases the load. is there.

ただし、バッファメモリ104を小さくすることが求められる場合、バッファメモリ104は、受信ペイロードのみを格納してもよい。通信端末外のアプリケーションからヘッダ情報を要求された場合、送受信フレーム生成解析回路102は、通信情報管理・制御回路103の情報からヘッダを再構築する。マイクロプログラムテーブル201に格納するマイクロプログラムを書き換えることによって、要求されるサービスに柔軟に対応できる。   However, when it is required to make the buffer memory 104 small, the buffer memory 104 may store only the received payload. When header information is requested from an application outside the communication terminal, the transmission / reception frame generation / analysis circuit 102 reconstructs the header from the information of the communication information management / control circuit 103. By rewriting the microprogram stored in the microprogram table 201, the required service can be flexibly handled.

図5は、本発明の第1の実施形態の解析モードにおける送受信フレーム生成解析回路102の処理を説明するフローチャートである。   FIG. 5 is a flowchart for explaining processing of the transmission / reception frame generation analysis circuit 102 in the analysis mode according to the first embodiment of this invention.

解析モード状態の送受信フレーム生成解析回路102は、レジスタ206内のプログラムカウンタを参照し、マイクロプログラムテーブル201からマイクロプログラムを取得し、マイクロプログラム解釈部202によって、取得されたマイクロプログラムを解釈する(ステップ500)。   The transmission / reception frame generation analysis circuit 102 in the analysis mode state refers to the program counter in the register 206, acquires the microprogram from the microprogram table 201, and interprets the acquired microprogram by the microprogram interpretation unit 202 (step). 500).

送受信フレーム生成解析回路102は、解釈されたマイクロプログラムにしたがって、データセレクタ部203を制御し、受信フレームを演算ロジック部204に入力する。演算ロジック部204は、解釈されたマイクロプログラムにしたがって、受信フレームを解析する(ステップ501)。   The transmission / reception frame generation / analysis circuit 102 controls the data selector unit 203 according to the interpreted microprogram and inputs the reception frame to the arithmetic logic unit 204. The arithmetic logic unit 204 analyzes the received frame according to the interpreted microprogram (step 501).

送受信フレーム生成解析回路102は、解釈されたマイクロプログラムにしたがって、通信情報管理・制御回路103に解析結果データを出力する。また、送受信フレーム生成解析回路102は、バッファメモリ104に受信フレームを出力する(ステップ502)。   The transmission / reception frame generation / analysis circuit 102 outputs analysis result data to the communication information management / control circuit 103 according to the interpreted microprogram. The transmission / reception frame generation / analysis circuit 102 outputs the reception frame to the buffer memory 104 (step 502).

なお、ステップ500〜ステップ502は、ステップ302に対応し、当該処理は1サイクル中に実行される。   Step 500 to step 502 correspond to step 302, and the processing is executed in one cycle.

次に、送受信フレーム生成解析回路102は、受信フレームの解析が完了したか否かを判定する(ステップ503)。なお、ステップ503は、ステップ303に対応する。   Next, the transmission / reception frame generation analysis circuit 102 determines whether or not the analysis of the reception frame is completed (step 503). Note that step 503 corresponds to step 303.

受信フレームの解析が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ500に戻り、ステップ500〜ステップ503の処理を実行する。   When it is determined that the analysis of the received frame is not completed, the transmission / reception frame generation analysis circuit 102 returns to step 500 and executes the processing of step 500 to step 503.

受信フレームの解析が完了していると判定された場合、送受信フレーム生成解析回路102は、レジスタ206のプログラムカウンタの値をリセットし、動作モード待受状態に移行する(ステップ504)。なお、ステップ504は、ステップ304に対応する。   When it is determined that the analysis of the received frame has been completed, the transmission / reception frame generation / analysis circuit 102 resets the value of the program counter in the register 206 and shifts to the operation mode standby state (step 504). Note that step 504 corresponds to step 304.

以上が解析モードにおける送受信フレーム生成解析回路102の処理である。   The above is the processing of the transmission / reception frame generation analysis circuit 102 in the analysis mode.

図6A及び図6Bは、本発明の第1の実施形態の解析モードにおける送受信フレーム生成解析回路102のプログラム解釈の一例を説明する図である。   6A and 6B are diagrams illustrating an example of program interpretation of the transmission / reception frame generation analysis circuit 102 in the analysis mode according to the first embodiment of this invention.

マイクロプログラムテーブル201に格納されるマイクロプログラムは、0と1で表現されるマイクロプログラムバイナリ形式600で格納されている。   The microprogram stored in the microprogram table 201 is stored in a microprogram binary format 600 expressed by 0 and 1.

送受信フレーム生成解析回路102のマイクロプログラム解釈部202は、解析モード601にしたがって、マイクロプログラムバイナリ形式600の解釈の仕方を変更する。図6Aに示す例では、解析モード601が入力されている。この場合のフレーム処理を逆方向処理と呼ぶ。図6Bにおいて、逆方向処理は、入力されたデータである受信フレーム603をレジスタ604に格納する処理である。   The microprogram interpretation unit 202 of the transmission / reception frame generation analysis circuit 102 changes the interpretation method of the microprogram binary format 600 according to the analysis mode 601. In the example shown in FIG. 6A, the analysis mode 601 is input. The frame processing in this case is called reverse processing. In FIG. 6B, the backward process is a process of storing the received frame 603 that is input data in the register 604.

マイクロプログラム解釈部202は、入力された解析モード601の信号によって、マイクロプログラムバイナリ形式600を、マイクロプログラムソースコード形式602に解釈する。ここで、マイクロプログラムソースコード形式602は、マイクロプログラムバイナリ形式600を人間が理解しやすいように表記を変えた言語形式であり、命令コード名と引数パラメータから構成されている。   The microprogram interpretation unit 202 interprets the microprogram binary format 600 into the microprogram source code format 602 based on the input analysis mode 601 signal. Here, the microprogram source code format 602 is a language format in which the notation of the microprogram binary format 600 is changed so as to be easily understood by humans, and is composed of an instruction code name and an argument parameter.

図6Aで示す例では、マイクロプログラムバイナリ形式600は、マイクロプログラム解釈部202によって、「SET_REG」という命令を示すマイクロプログラムソースコード形式602に解釈される。「SET_REG」は、対象とするデータを任意の記憶領域へ格納する命令であり、2つのパラメータを持つ。   In the example shown in FIG. 6A, the microprogram binary format 600 is interpreted by the microprogram interpretation unit 202 into a microprogram source code format 602 indicating an instruction “SET_REG”. “SET_REG” is an instruction for storing target data in an arbitrary storage area, and has two parameters.

1つ目のパラメータは、格納元を示すパラメータである。具体的には、受信フレーム603を示す文字列、及び、当該受信フレーム603の対象となるデータの範囲を示す値から構成される。図6Aに示す例では、「data[0:3]」となっており、格納元の受信フレームが「data」であり、当該受信フレーム603の0バイト目から3バイト目の範囲のデータが格納されるデータであることを示している。   The first parameter is a parameter indicating the storage source. Specifically, it is composed of a character string indicating the reception frame 603 and a value indicating a range of data to be the target of the reception frame 603. In the example shown in FIG. 6A, “data [0: 3]” is stored, the received frame of the storage source is “data”, and data in the range from the 0th byte to the 3rd byte of the received frame 603 is stored. Indicates that the data is to be processed.

2つ目のパラメータは、格納先を示すパラメータである。具体的には、レジスタ604を示す文字列、及び、当該レジスタ604の格納先の範囲を示す値から構成される。図6Aに示す例では、「Reg1[0:3]」となっており、格納元のレジスタ604が「Reg1」であり、当該レジスタ604の0バイト目から3バイト目の範囲に格納元のデータを格納することを示している。   The second parameter is a parameter indicating the storage destination. Specifically, it is composed of a character string indicating the register 604 and a value indicating the storage destination range of the register 604. In the example shown in FIG. 6A, “Reg1 [0: 3]” is stored, the register 604 of the storage source is “Reg1”, and the data of the storage source is in the range from the 0th byte to the 3rd byte of the register 604. Is stored.

以上で処理によって、マイクロプログラム解釈部202は、マイクロプログラムバイナリ形式600をマイクロプログラムソースコード形式602に解釈し、マイクロプログラムソースコード形式602したがって、演算ロジック部204の所定の機器に、マイクロプログラムバイナリ形式600の所定のデータを出力する。これによって、演算ロジック部204の各機器は、入力された所定のデータにしたがって、処理を実行する。つまり、マイクロプログラム解釈部202は、マイクロプログラムを解釈することによって、演算ロジック部の動作を制御することができる。したがって、各動作モードに最適な演算ロジック部の処理を実現できる。   Through the above processing, the microprogram interpretation unit 202 interprets the microprogram binary format 600 into the microprogram source code format 602, and the microprogram source code format 602. 600 predetermined data is output. Thereby, each device of the arithmetic logic unit 204 executes processing according to the input predetermined data. That is, the microprogram interpretation unit 202 can control the operation of the arithmetic logic unit by interpreting the microprogram. Therefore, it is possible to realize the processing of the arithmetic logic unit optimal for each operation mode.

次に、生成モードの詳細について説明する。   Next, details of the generation mode will be described.

図7は、本発明の第1の実施形態における、生成モードで動作する送受信フレーム生成解析回路102の入出力を示す図である。   FIG. 7 is a diagram showing input / output of the transmission / reception frame generation analysis circuit 102 operating in the generation mode in the first embodiment of the present invention.

送受信フレーム生成解析回路102には、3つのデータが入力される。1つ目は、通信情報管理・制御回路103から入力され、送受信フレーム生成解析回路102の動作モードを決定するための動作モード信号400である。2つ目は、通信情報管理・制御回路103から入力される送信フレーム生成用データ701である。3つ目は、バッファメモリ104から入力される送信用ペイロード702である。   Three pieces of data are input to the transmission / reception frame generation analysis circuit 102. The first is an operation mode signal 400 which is input from the communication information management / control circuit 103 and determines the operation mode of the transmission / reception frame generation analysis circuit 102. The second is transmission frame generation data 701 input from the communication information management / control circuit 103. The third is a transmission payload 702 input from the buffer memory 104.

送受信フレーム生成解析回路102は、1つのデータを出力する。具体的には、通信データ変調・復調回路101に出力される送信フレーム700である。   The transmission / reception frame generation analysis circuit 102 outputs one piece of data. Specifically, the transmission frame 700 is output to the communication data modulation / demodulation circuit 101.

図8は、本発明の第1の実施形態の生成モードにおける送受信フレーム生成解析回路102の処理を説明するフローチャートである。   FIG. 8 is a flowchart for explaining processing of the transmission / reception frame generation analysis circuit 102 in the generation mode according to the first embodiment of this invention.

生成モード状態の送受信フレーム生成解析回路102は、通信情報管理・制御回路103から、送信フレームを生成するために必要な初期パラメータを取得する(ステップ800)。具体的には、アドレスデータ及び送信フレームのペイロードが格納されている、バッファメモリ104の先頭アドレス位置、並びにペイロード部分のチェックサム値等が取得される。   The transmission / reception frame generation analysis circuit 102 in the generation mode state acquires initial parameters necessary for generating a transmission frame from the communication information management / control circuit 103 (step 800). Specifically, the start address position of the buffer memory 104 in which the address data and the payload of the transmission frame are stored, the checksum value of the payload portion, and the like are acquired.

送受信フレーム生成解析回路102は、レジスタ206内のプログラムカウンタを参照し、マイクロプログラムテーブル201からマイクロプログラムを取得し、マイクロプログラム解釈部202によって、取得されたマイクロプログラムを解釈する(ステップ801)。   The transmission / reception frame generation analysis circuit 102 refers to the program counter in the register 206, acquires the microprogram from the microprogram table 201, and interprets the acquired microprogram by the microprogram interpretation unit 202 (step 801).

送受信フレーム生成解析回路102は、解釈されたマイクロプログラムにしたがって、データセレクタ部203を制御し、送信フレーム生成用データを取得する(ステップ802)。   The transmission / reception frame generation / analysis circuit 102 controls the data selector unit 203 according to the interpreted microprogram to acquire transmission frame generation data (step 802).

送受信フレーム生成解析回路102は、解釈されたマイクロプログラムにしたがって、取得された送信フレーム生成用データ、及び、取得された送信フレーム用ペイロードを用いて、送信フレームを生成する(ステップ803)。   The transmission / reception frame generation analysis circuit 102 generates a transmission frame using the acquired transmission frame generation data and the acquired transmission frame payload according to the interpreted microprogram (step 803).

送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、生成された送信フレームを通信データ変調・復調回路101を介してネットワーク105に送信する(ステップ804)。   The transmission / reception frame generation / analysis circuit 102 transmits the generated transmission frame to the network 105 via the communication data modulation / demodulation circuit 101 in accordance with the microprogram (step 804).

なお、ステップ801〜ステップ804は、ステップ305に対応し、当該処理は1サイクル中に実行される。   Steps 801 to 804 correspond to step 305, and the process is executed in one cycle.

次に、送受信フレーム生成解析回路102は、送信フレームの生成が完了したか否かを判定する(ステップ805)。なお、ステップ805はステップ306に対応する。   Next, the transmission / reception frame generation analysis circuit 102 determines whether the generation of the transmission frame is completed (step 805). Step 805 corresponds to step 306.

送信フレームの生成が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ801に戻り、ステップ801〜ステップ805の処理を実行する。   When it is determined that the generation of the transmission frame is not completed, the transmission / reception frame generation analysis circuit 102 returns to step 801 and executes the processes of steps 801 to 805.

送信フレームの生成が完了したと判定された場合、送受信フレーム生成解析回路102は、レジスタ206のプログラムカウンタの値をリセットし、動作モード待受状態に移行する(ステップ806)。なお、ステップ806は、ステップ307に対応する。   When it is determined that the generation of the transmission frame is completed, the transmission / reception frame generation analysis circuit 102 resets the value of the program counter in the register 206 and shifts to the operation mode standby state (step 806). Note that step 806 corresponds to step 307.

以上が生成モードにおける送受信フレーム生成解析回路102の処理である。   The above is the processing of the transmission / reception frame generation analysis circuit 102 in the generation mode.

図9A及び図9Bは、本発明の第1の実施形態の送信モードにおける送受信フレーム生成解析回路102のプログラム解釈の一例を説明する図である。   9A and 9B are diagrams illustrating an example of program interpretation of the transmission / reception frame generation analysis circuit 102 in the transmission mode according to the first embodiment of this invention.

送受信フレーム生成解析回路102のマイクロプログラム解釈部202は、生成モード901にしたがって、マイクロプログラムバイナリ形式600の解釈の仕方を変更する。図9Aに示す例では、生成モード901が入力されている。この場合のフレーム処理を順方向処理と呼ぶ。図9Bにおいて、順方向処理は、入力された送信フレーム生成用データ701及び送信用ペイロード702を用いて送信フレームを生成し、レジスタ604を介して、即値、又は送信フレーム903として送出力する処理である。   The microprogram interpretation unit 202 of the transmission / reception frame generation / analysis circuit 102 changes the interpretation of the microprogram binary format 600 according to the generation mode 901. In the example illustrated in FIG. 9A, the generation mode 901 is input. The frame processing in this case is called forward processing. In FIG. 9B, the forward processing is processing for generating a transmission frame using the input transmission frame generation data 701 and the transmission payload 702, and transmitting and outputting as an immediate value or a transmission frame 903 via the register 604. is there.

マイクロプログラム解釈部202は、入力された生成モード901の信号によって、マイクロプログラムバイナリ形式600を、マイクロプログラムソースコード形式902に解釈する。   The microprogram interpretation unit 202 interprets the microprogram binary format 600 into the microprogram source code format 902 based on the input signal of the generation mode 901.

図9Aで示す例では、マイクロプログラムバイナリ形式600は、マイクロプログラム解釈部202によって、「SET_PKT」という命令を示すマイクロプログラムソースコード形式902に解釈される。「SET_PKT」は、対象とするデータを送信フレームとして出力する命令であり、2つのパラメータを持つ。   In the example shown in FIG. 9A, the microprogram binary format 600 is interpreted by the microprogram interpretation unit 202 into a microprogram source code format 902 indicating an instruction “SET_PKT”. “SET_PKT” is an instruction to output target data as a transmission frame, and has two parameters.

1つ目のパラメータは、出力先を示すパラメータである。具体的には、送信フレーム903を示す文字列、及び、当該送信フレーム903の対象となるデータ範囲を示す値から構成される。図9Aに示す例では、「data[0:3]」となっており、送信フレーム903が「data」であり、当該送信フレーム903の0バイト目から3バイト目の範囲のデータが対象となるデータであることを示している。   The first parameter is a parameter indicating an output destination. Specifically, it is composed of a character string indicating the transmission frame 903 and a value indicating the data range that is the target of the transmission frame 903. In the example shown in FIG. 9A, “data [0: 3]” is set, the transmission frame 903 is “data”, and data in the range from the 0th byte to the 3rd byte of the transmission frame 903 is targeted. Indicates data.

2つ目のパラメータは、出力元を示すパラメータである。具体的には、レジスタ604を示す文字列、及び、当該レジスタ604の出力先の範囲を示す値から構成される。図9Aに示す例では、「Reg1[0:3]」となっており、出力先のレジスタ604が「Reg1」であり、当該レジスタ604の0バイト目から3バイト目の範囲に出力することを示している。   The second parameter is a parameter indicating the output source. Specifically, it is composed of a character string indicating the register 604 and a value indicating the range of the output destination of the register 604. In the example shown in FIG. 9A, “Reg1 [0: 3]” is set, the output destination register 604 is “Reg1”, and output is performed in the range from the 0th byte to the 3rd byte of the register 604. Show.

送受信フレーム生成解析回路102のマイクロプログラム解釈部202は、図9Aに示す同一のマイクロプログラムバイナリ形式600を、入力された生成モード901によって、図6Aに示す例とは異なるマイクロプログラムソースコード形式902に解釈する。これによって、送受信フレーム生成解析回路102は、送信フレームを生成するように演算ロジック部204を制御することができる。   The microprogram interpretation unit 202 of the transmission / reception frame generation / analysis circuit 102 converts the same microprogram binary format 600 shown in FIG. 9A into a microprogram source code format 902 different from the example shown in FIG. 6A according to the input generation mode 901. Interpret. Thereby, the transmission / reception frame generation analysis circuit 102 can control the arithmetic logic unit 204 to generate a transmission frame.

次に、多重解析モードの詳細について説明する。   Next, details of the multiple analysis mode will be described.

図10は、本発明の第1の実施形態における、多重解析モードで動作する送受信フレーム生成解析回路102の入出力を示す図である。   FIG. 10 is a diagram showing input / output of the transmission / reception frame generation analysis circuit 102 operating in the multiple analysis mode in the first embodiment of the present invention.

送受信フレーム生成解析回路102には、3つデータが入力される。1つ目は、通信情報管理・制御回路103から入力され、送受信フレーム生成解析回路102の動作モードを決定するための動作モード信号400である。2つ目は、通信情報管理・制御回路103から入力される多重解析用データ1000である。3つ目は、バッファメモリ104から入力される多重解析用ペイロード1001である。   Three pieces of data are input to the transmission / reception frame generation analysis circuit 102. The first is an operation mode signal 400 which is input from the communication information management / control circuit 103 and determines the operation mode of the transmission / reception frame generation analysis circuit 102. The second is multi-analysis data 1000 input from the communication information management / control circuit 103. The third is a multiple analysis payload 1001 input from the buffer memory 104.

送受信フレーム生成解析回路102は、2つのデータを出力する。1つ目は、通信情報管理・制御回路103に出力される多重解析用フレーム解析結果データ1002である。2つ目は、バッファメモリ104に出力される受信フレーム1003である。ここで多重解析の結果、バッファメモリ104へ出力されるのが受信フレーム1003であるのは、例えば、多重解析が分割されたフレームデータの再構築だった場合、多重解析用のフレーム生成によって、生成されたペイロードは、本来あるべき順に並んだフレームとなる。当該フレームは、バッファメモリ104からは解析モード時に入力される受信フレームのペイロードと同一のものと認識されるからである。   The transmission / reception frame generation analysis circuit 102 outputs two pieces of data. The first is frame analysis result data 1002 for multiple analysis output to the communication information management / control circuit 103. The second is a received frame 1003 output to the buffer memory 104. Here, as a result of the multiple analysis, the received frame 1003 is output to the buffer memory 104. For example, when the multiple analysis is the reconstruction of the divided frame data, the frame is generated by the multiple analysis frame generation. The resulting payload is a frame arranged in the order that it should be. This is because the frame is recognized by the buffer memory 104 as being the same as the payload of the received frame input in the analysis mode.

図11は、本発明の第1の実施形態の多重解析モードにおける送受信フレーム生成解析回路102の処理を説明するフローチャートである。   FIG. 11 is a flowchart for explaining processing of the transmission / reception frame generation analysis circuit 102 in the multiple analysis mode according to the first embodiment of this invention.

多重解析モード状態の送受信フレーム生成解析回路102は、通信情報管理・制御回路103から、多重解析用のフレームを生成するために必要な初期パラメータを取得する(ステップ1100)。具体的には、アドレスデータ及び多重解析対象のペイロードが格納されている、バッファメモリ104の先頭アドレス位置、並びにペイロード部分のチェックサム値等が取得される。   The transmission / reception frame generation / analysis circuit 102 in the multiple analysis mode state acquires initial parameters necessary for generating a frame for multiple analysis from the communication information management / control circuit 103 (step 1100). Specifically, the start address position of the buffer memory 104, the checksum value of the payload portion, and the like in which the address data and the payload to be subjected to multiple analysis are stored are acquired.

送受信フレーム生成解析回路102は、レジスタ206内のプログラムカウンタを参照し、マイクロプログラムテーブル201からマイクロプログラムを取得し、マイクロプログラム解釈部202によって、取得されたマイクロプログラムを解釈する(ステップ1101)。   The transmission / reception frame generation / analysis circuit 102 refers to the program counter in the register 206, acquires the microprogram from the microprogram table 201, and interprets the acquired microprogram by the microprogram interpretation unit 202 (step 1101).

送受信フレーム生成解析回路102は、解釈されたマイクロプログラムにしたがって、データセレクタ部203を制御し、多重解析に必要なデータを取得する(ステップ1102)。   The transmission / reception frame generation / analysis circuit 102 controls the data selector unit 203 in accordance with the interpreted microprogram, and acquires data necessary for multiple analysis (step 1102).

送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、取得された多重解析用データ、及び、取得された多重解析用のペイロードを用いて、多重解析を実行する(ステップ1103)。   The transmission / reception frame generation analysis circuit 102 executes the multiple analysis using the acquired multiple analysis data and the acquired multiple analysis payload according to the microprogram (step 1103).

送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103及びバッファメモリ104に多重解析の解析結果を出力する(ステップ1104)。   The transmission / reception frame generation / analysis circuit 102 outputs the analysis result of the multiple analysis to the communication information management / control circuit 103 and the buffer memory 104 according to the microprogram (step 1104).

なお、ステップ1101〜ステップ1104は、ステップ308に対応し、当該処理は1サイクル中に実行される。   Steps 1101 to 1104 correspond to step 308, and the process is executed in one cycle.

次に、送受信フレーム生成解析回路102は、多重解析が完了したか否かを判定する(ステップ1105)。なお、ステップ1105は、ステップ309に対応する。   Next, the transmission / reception frame generation analysis circuit 102 determines whether or not the multiplex analysis is completed (step 1105). Note that step 1105 corresponds to step 309.

多重解析が完了していないと判定された場合、送受信フレーム生成解析回路102は、ステップ1101に戻り、ステップ1101〜ステップ1105の処理を実行する。   When it is determined that the multiple analysis has not been completed, the transmission / reception frame generation analysis circuit 102 returns to step 1101 and executes the processing of step 1101 to step 1105.

多重解析が完了したと判定された場合、送受信フレーム生成解析回路102は、レジスタ206のプログラムカウンタの値をリセットし、動作モード待受状態に移行する(ステップ1106)。なお、ステップ1106は、ステップ310に対応する。   When it is determined that the multiple analysis is completed, the transmission / reception frame generation analysis circuit 102 resets the value of the program counter in the register 206 and shifts to the operation mode standby state (step 1106). Note that step 1106 corresponds to step 310.

以上が多重解析モードにおける送受信フレーム生成解析回路102の処理である。   The above is the processing of the transmission / reception frame generation analysis circuit 102 in the multiple analysis mode.

図12A及び図12Bは、本発明の第1の実施形態の多重解析モードにおける送受信フレーム生成解析回路102のプログラム解釈の一例を説明する図である。   12A and 12B are diagrams illustrating an example of program interpretation of the transmission / reception frame generation analysis circuit 102 in the multiple analysis mode according to the first embodiment of this invention.

送受信フレーム生成解析回路102のマイクロプログラム解釈部202は、多重解析モード1201にしたがって、マイクロプログラムバイナリ形式600の解釈の仕方を変更する。図12Aに示す例では、多重解析モード1201が入力されている。この場合のフレーム処理を、解析モードと同様に逆方向処理と呼ぶ。図12Bにおいて、逆方向処理は、入力された多重解析用データ1000及び多重解析用ペイロード1001を用いて再度受信フレーム1203を生成し、生成された受信フレーム1203を解析し、任意のレジスタ604に解析結果を格納する処理である。以下、再度生成された受信フレーム1203を、多重解析用フレーム1203と呼ぶ。   The microprogram interpretation unit 202 of the transmission / reception frame generation / analysis circuit 102 changes the interpretation of the microprogram binary format 600 according to the multiple analysis mode 1201. In the example shown in FIG. 12A, the multiple analysis mode 1201 is input. The frame processing in this case is called reverse processing as in the analysis mode. In FIG. 12B, the reverse processing generates a received frame 1203 again using the input multi-analysis data 1000 and the multi-analysis payload 1001, analyzes the generated received frame 1203, and analyzes it into an arbitrary register 604. This is a process for storing the result. Hereinafter, the re-generated reception frame 1203 is referred to as a multiple analysis frame 1203.

マイクロプログラム解釈部202は、入力された多重解析モード1201の信号によって、マイクロプログラムバイナリ形式600を、マイクロプログラムソースコード形式1202に解釈する。   The microprogram interpretation unit 202 interprets the microprogram binary format 600 into the microprogram source code format 1202 based on the input signal of the multiple analysis mode 1201.

図12Aに示す例では、マイクロプログラムバイナリ形式600は、マイクロプログラム解釈部202によって、「SET_REG」という命令を示すマイクロプログラムソースコード形式1202に解釈される。「SET_REG」は、解析モードの時と同一の命令である。多重解析モードにおける「SET_REG」は、2つのパラメータを持つ。   In the example shown in FIG. 12A, the microprogram binary format 600 is interpreted by the microprogram interpretation unit 202 into a microprogram source code format 1202 indicating an instruction “SET_REG”. “SET_REG” is the same command as in the analysis mode. “SET_REG” in the multiple analysis mode has two parameters.

1つ目のパラメータは、格納元を示すパラメータである。具体的には、多重解析フレーム1203を示す文字列、及び、当該多重解析フレーム1203の対象となるデータ範囲を示す値から構成される。図12Aに示す例では、「gen_data[0:3]」となっており、多重解析フレーム1203が「gen_data」であり、当該多重解析フレーム1203の0バイト目から3バイト目の範囲のデータが対象となるデータであることを示している。なお、多重解析モードでは、解析モードと比べて、フレームを示す文字列が異なる。   The first parameter is a parameter indicating the storage source. Specifically, it is composed of a character string indicating the multiple analysis frame 1203 and a value indicating the data range that is the target of the multiple analysis frame 1203. In the example shown in FIG. 12A, “gen_data [0: 3]” is set, the multiple analysis frame 1203 is “gen_data”, and data in the range from the 0th byte to the third byte of the multiple analysis frame 1203 is the target. It is shown that the data becomes. In the multiple analysis mode, the character string indicating the frame is different from that in the analysis mode.

2つ目のパラメータは、格納先を示すパラメータである。具体的には、レジスタ604を示す文字列、及び、当該レジスタ604の格納先の範囲を示す値から構成される。図12Aに示す例では、「Reg1[0:3]」となっており、格納先のレジスタ604が「Reg1」であり、当該レジスタ604の0バイト目から3バイト目の範囲に格納されることを示している。   The second parameter is a parameter indicating the storage destination. Specifically, it is composed of a character string indicating the register 604 and a value indicating the storage destination range of the register 604. In the example illustrated in FIG. 12A, “Reg1 [0: 3]” is stored, the storage destination register 604 is “Reg1”, and the register 604 is stored in the range from the 0th byte to the 3rd byte. Is shown.

送受信フレーム生成解析回路102のマイクロプログラム解釈部202は、図6Aに示す同一のマイクロプログラムバイナリ形式600を、入力された多重解析モード1201によって、図6Aに示す例とは異なるマイクロプログラムソースコード形式1202に解釈する。これによって、送受信フレーム生成解析回路102は、演算ロジッ受信フレームを生成し、生成された受信フレームの解析するように演算ロジック部204を制御することができる。   The microprogram interpretation unit 202 of the transmission / reception frame generation / analysis circuit 102 converts the same microprogram binary format 600 shown in FIG. 6A into a microprogram source code format 1202 different from the example shown in FIG. To interpret. Accordingly, the transmission / reception frame generation / analysis circuit 102 can generate the arithmetic logic reception frame and control the arithmetic logic unit 204 to analyze the generated reception frame.

以上で説明したように、本発明の送受信フレーム生成解析回路102は、動作モードを変化させることによって、同一の回路構成、及び同一マイクロプログラムで、解析、生成、及び多重解析の処理を実現できる。   As described above, the transmission / reception frame generation / analysis circuit 102 of the present invention can realize analysis, generation, and multiple analysis processing with the same circuit configuration and the same microprogram by changing the operation mode.

次に、通信端末100における、TCP/IPフレームの処理の一例をそれぞれのモードの場合に分けて説明する。   Next, an example of TCP / IP frame processing in the communication terminal 100 will be described separately for each mode.

図13は、本発明の第1の実施形態における通信端末100が処理するTCP/IPフレーム1300を示した図である。   FIG. 13 is a diagram showing a TCP / IP frame 1300 processed by the communication terminal 100 according to the first embodiment of the present invention.

TCP/IPフレーム1300は、MACヘッダ1301、IPヘッダ1302、TCPヘッダ1303、ペイロード1304、及びトレーラ1305から構成される。受信解析処理の場合、通信端末100は、通信データ変調・復調回路101を介してTCP/IPフレーム1300を受信する。第1の実施形態における送受信フレーム生成解析回路102は、1サイクル毎に受信フレームを4バイトずつ処理する。   The TCP / IP frame 1300 includes a MAC header 1301, an IP header 1302, a TCP header 1303, a payload 1304, and a trailer 1305. In the case of reception analysis processing, the communication terminal 100 receives the TCP / IP frame 1300 via the communication data modulation / demodulation circuit 101. The transmission / reception frame generation / analysis circuit 102 in the first embodiment processes the received frame by 4 bytes for each cycle.

ステップ301において、動作モードが指定された後、通信端末100は、指定されたモードに基づいて、送受信フレーム生成解析回路102の初期設定が行われる。   In step 301, after the operation mode is designated, the communication terminal 100 performs initial setting of the transmission / reception frame generation analysis circuit 102 based on the designated mode.

解析モードの場合、通信端末100は、受信フレームのタイプ及びプロトコル番号との比較に使用する定数値と、当該定数値を用いて比較処理の結果が真になった場合に次に実行されるマイクロプログラムを指定するプログラムカウンタ値と、を一つの組として指定のレジスタに格納する。   In the analysis mode, the communication terminal 100 uses the constant value used for comparison with the type and protocol number of the received frame, and the micro that is executed next when the result of the comparison process becomes true using the constant value. A program counter value for designating a program and a set are stored in a designated register.

生成モードの場合、通信端末100は、送信フレームを生成するために必要な生成用データの一部を指定のレジスタに格納する。また、通信端末100は、ペイロードが格納されているバッファメモリ104のアドレスと、当該ペイロードのチェックサム値とを取得し、取得されたバッファメモリ104のアドレスとチェックサム値とを指定のレジスタに格納する。   In the generation mode, the communication terminal 100 stores a part of generation data necessary for generating a transmission frame in a designated register. Further, the communication terminal 100 acquires the address of the buffer memory 104 in which the payload is stored and the checksum value of the payload, and stores the acquired address and checksum value of the buffer memory 104 in a specified register. To do.

多重解析モードの場合、通信端末100は、多重解析に必要となるデータの一部を指定のレジスタに格納する。また、通信端末100は、生成モードと同様にペイロードが格納されているバッファメモリ104のアドレスと、当該ペイロードのチェックサム値とを取得し、取得されたバッファメモリ104のアドレスとチェックサム値とを指定のレジスタに格納する。ここで、生成モードの時と異なり、対象となるペイロードが複数となる場合がある。これは、主に、分割されたデータの再解析が実行される場合である。   In the multiple analysis mode, the communication terminal 100 stores a part of data necessary for multiple analysis in a designated register. In addition, the communication terminal 100 acquires the address of the buffer memory 104 in which the payload is stored and the checksum value of the payload, as in the generation mode, and the acquired address and checksum value of the buffer memory 104 are obtained. Store in the specified register. Here, unlike the generation mode, there may be a plurality of target payloads. This is mainly when re-analysis of the divided data is performed.

前述した初期設定が完了すると、解析モードの場合、通信端末100は、通信データ変調・復調回路101から受信フレームを受信したときから処理を開始する。また、生成モードの場合、又は多重解析モードの場合、通信端末100は、即座に処理を開始する。以下、各モードにおける通信端末100の処理について説明する。   When the above-described initial setting is completed, in the analysis mode, the communication terminal 100 starts processing from when a received frame is received from the communication data modulation / demodulation circuit 101. Further, in the generation mode or the multiple analysis mode, the communication terminal 100 immediately starts processing. Hereinafter, processing of the communication terminal 100 in each mode will be described.

解析モードにおける通信端末の処理について説明する。解析モードの通信端末100の基本動作として、1サイクルに4バイトずつ受信したフレームの長さをカウントする。通信端末100は、受信フレーム解析処理が完了した後、カウントされたフレームの長さを受信フレーム全長として、通信情報管理・制御回路103へ出力する。トレーラ1305の処理において、通信端末100は、送受信フレーム生成解析回路102で計算を実行し、エラーが無いかをチェックしてもよいが、通信データ変調・復調回路101が前述の処理をしてもよい。本実施形態では、特にトレーラの計算を行う回路については言及しない。   Processing of the communication terminal in the analysis mode will be described. As a basic operation of the communication terminal 100 in the analysis mode, the length of a frame received by 4 bytes per cycle is counted. After the reception frame analysis process is completed, the communication terminal 100 outputs the counted frame length to the communication information management / control circuit 103 as the total reception frame length. In the processing of the trailer 1305, the communication terminal 100 may execute calculation in the transmission / reception frame generation analysis circuit 102 and check whether there is an error, but the communication data modulation / demodulation circuit 101 may perform the above-described processing. Good. In this embodiment, a circuit that performs a trailer calculation is not particularly mentioned.

1サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、MACヘッダ1301の終点MACアドレスの4バイトであると解釈し、演算ロジック部204の格納器を使用して通信情報管理・制御回路103の転送用レジスタに終点MACアドレスを格納する。   In the first cycle, the transmission / reception frame generation / analysis circuit 102 interprets that the received 4-byte frame is 4 bytes of the end point MAC address of the MAC header 1301 according to the microprogram, and stores the storage unit of the arithmetic logic unit 204. The end point MAC address is stored in the transfer register of the communication information management / control circuit 103.

2サイクル目及び3サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した8バイトのフレームが、終点MACアドレスの残り2バイトと始点MACアドレスの2バイト、及び終点MACアドレスの残り4バイトであると解釈する。次に、送受信フレーム生成解析回路102は、終点MACアドレスの残り2バイトと始点MACアドレスの6バイトとの計8バイトを処理する。なお、2サイクル目及び3サイクル目の処理は、1サイクル目の処理と同様の処理である。   In the second and third cycles, the transmission / reception frame generation / analysis circuit 102 determines that the received 8-byte frame includes the remaining 2 bytes of the end point MAC address, 2 bytes of the start point MAC address, and the end point MAC address according to the microprogram. Interpret the remaining 4 bytes. Next, the transmission / reception frame generation / analysis circuit 102 processes a total of 8 bytes including the remaining 2 bytes of the end point MAC address and 6 bytes of the start point MAC address. The processes in the second cycle and the third cycle are the same as the processes in the first cycle.

4サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、上位層のプロトコルタイプを示すタイプと、当該上位層のプロトコルタイプが示す上位層のヘッダの2バイトであると解釈する。次に、送受信フレーム生成解析回路102は、上位層のプロトコルタイプを判定するため、初期設定の時に格納された比較用定数値とプログラムカウンタ値との組を用いて、受信したタイプを比較する。   In the fourth cycle, according to the microprogram, the transmission / reception frame generation / analysis circuit 102 determines that the received 4-byte frame includes a type indicating an upper layer protocol type and an upper layer header indicated by the upper layer protocol type. Interpret as a byte. Next, the transmission / reception frame generation analysis circuit 102 compares the received types using a set of comparison constant values and program counter values stored at the time of initial setting in order to determine the protocol type of the upper layer.

比較された結果、受信したタイプが、比較用定数値とプログラムカウンタ値との組と一致した場合、送受信フレーム生成解析回路102は、当該定数と組となっているプログラムカウンタ値をレジスタ206のプログラムカウンタに設定する。   As a result of the comparison, when the received type matches the set of the comparison constant value and the program counter value, the transmission / reception frame generation analysis circuit 102 sets the program counter value paired with the constant to the program in the register 206. Set to counter.

4サイクル目の時点では、受信したフレームの上位層プロトコルが何であるが決定されていないため、4サイクル目で受信した残り2バイトの処理は、次の5サイクル目で実行される。受信フレーム解析処理では、前述したようにフレームの判定によって、次に行うべき処理が決定されること多いため、この処理を保証するために、一時的に1サイクル分の受信フレームがレジスタ206に保持される。   At the time of the fourth cycle, the upper layer protocol of the received frame is not determined, but the processing of the remaining 2 bytes received in the fourth cycle is executed in the next fifth cycle. In the received frame analysis process, the process to be performed next is often determined by the frame determination as described above. Therefore, the received frame for one cycle is temporarily held in the register 206 in order to guarantee this process. Is done.

データセレクタ部203は、必要に応じて現サイクルで入力された受信フレームと、一つ前のサイクルで入力された受信フレームとをあわせて、処理対象受信フレームとして扱うことできる。また、対応するサービスによって、何サイクル分のデータを一時的に保持されるかを変更させることができる。前述の変更は、例えば、フレーム一時保持レジスタの要領の追加、及びマイクロプログラムの書き換えによって容易に対応可能である。   The data selector unit 203 can handle the received frame input in the current cycle and the received frame input in the previous cycle as a processing target received frame as necessary. In addition, it is possible to change how many cycles of data are temporarily held by the corresponding service. The above-described change can be easily dealt with, for example, by adding the procedure of the frame temporary holding register and rewriting the microprogram.

本実施形態では、上位層ではチェックサム計算が必要となることが多いため、送受信フレーム生成解析回路102は、現時点で入力されている受信フレームの2バイトに対して16ビットのチェックサム計算を行い、当該計算結果をレジスタ206に格納する。前述の計算には、演算ロジック部204の桁上循環加算器が用いられる。なお、本実施形態において、チェックサム計算値が必要なかった場合、格納された値は破棄される。   In this embodiment, since the upper layer often requires a checksum calculation, the transmission / reception frame generation analysis circuit 102 performs a 16-bit checksum calculation on the 2 bytes of the received frame currently input. The calculation result is stored in the register 206. For the above-described calculation, the carry cyclic adder of the arithmetic logic unit 204 is used. In this embodiment, when the checksum calculation value is not necessary, the stored value is discarded.

5サイクル目では、前サイクルの結果、図13で示すTCP/IPフレーム1300の上位層はIPヘッダ1302であることが確定したため、送受信フレーム生成解析回路102は、当該IPヘッダ1302に対して処理を行う。   In the fifth cycle, as a result of the previous cycle, since the upper layer of the TCP / IP frame 1300 shown in FIG. 13 is determined to be the IP header 1302, the transmission / reception frame generation analysis circuit 102 performs processing on the IP header 1302. Do.

まず、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、バージョン、ヘッダ長、サービスタイプ、及びパケット全長であると解釈する。   First, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the version, header length, service type, and total packet length according to the microprogram.

本実施形態では、IPv4であることがすでに確定しているため、送受信フレーム生成解析回路102は、バージョンについて特に処理をしない。送受信フレーム生成解析回路102は、データオフセット値を計算するために、ヘッダ長をレジスタ206に格納する。送受信フレーム生成解析回路102は、通信情報管理・制御回路103にサービスタイプを出力する。   In this embodiment, since IPv4 has already been determined, the transmission / reception frame generation analysis circuit 102 does not particularly process the version. The transmission / reception frame generation analysis circuit 102 stores the header length in the register 206 in order to calculate the data offset value. The transmission / reception frame generation / analysis circuit 102 outputs the service type to the communication information management / control circuit 103.

送受信フレーム生成解析回路102は、パケット全長とヘッダ長とを用いて、データのオフセット位置を計算し、レジスタ206の所定の位置に計算結果を格納する。送受信フレーム生成解析回路102は、受信フレームがフラグメント化していた場合に用いる識別子を通信情報管理・制御回路103に出力する。   The transmission / reception frame generation / analysis circuit 102 calculates the offset position of the data using the total packet length and the header length, and stores the calculation result at a predetermined position in the register 206. The transmission / reception frame generation / analysis circuit 102 outputs an identifier used when the reception frame is fragmented to the communication information management / control circuit 103.

受信フレームのフラグメント化していた場合、送受信フレーム生成解析回路102は、当該識別子を用いて、分割されたデータを再構築する。前サイクルでチェックサム計算を開始したが、解析の結果、上位層がIPv4であることが判明しているため、計算は継続される。IPv4チェックサム計算は、IPヘッダ1302の終端まで実行される。   When the received frame is fragmented, the transmission / reception frame generation analysis circuit 102 reconstructs the divided data using the identifier. The checksum calculation is started in the previous cycle, but since the upper layer is found to be IPv4 as a result of the analysis, the calculation is continued. The IPv4 checksum calculation is executed up to the end of the IP header 1302.

6サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、コントロールフラグ、フラグメントオフセット、生存時間及びプロトコル番号であると解釈する。   In the sixth cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the control flag, fragment offset, survival time, and protocol number according to the microprogram.

送受信フレーム生成解析回路102は、コントロールフラグに基づいて、該受信フレームがフラグメントされているか否かを判定し、フラグメント化していると判定された場合、多重解析が必要となることを通信情報管理・制御回路103に通知する。フラグメントオフセットは、フレームの再構築時に、現在処理されている受信フレームの情報がフラグメント化された内の何番であるかを示しており、送受信フレーム生成解析回路102、通信情報管理・制御回路103に当該フラグメントオフセットを出力する。   Based on the control flag, the transmission / reception frame generation / analysis circuit 102 determines whether or not the received frame is fragmented. If it is determined that the received frame is fragmented, it is determined that multiple analysis is necessary. Notify the control circuit 103. The fragment offset indicates the number of the received frame information that is currently processed when the frame is reconstructed, and includes a transmission / reception frame generation analysis circuit 102, a communication information management / control circuit 103. The fragment offset is output to.

生存時間のフレームは対応するサービスによって、使用するか否かが決定される。本実施形態では使用されないため、生存時間は破棄される。このように、対応するサービスによって、送受信フレーム生成解析回路102は、解析の結果、不要と判断されたフレーム情報を破棄する。   Whether or not to use the frame of the lifetime is determined by the corresponding service. Since it is not used in this embodiment, the survival time is discarded. As described above, the transmission / reception frame generation / analysis circuit 102 discards the frame information determined to be unnecessary as a result of the analysis according to the corresponding service.

プロトコル番号は上位層のプロトコルを示す。送受信フレーム生成解析回路102は、IPヘッダ1302の処理後、マイクロプログラムテーブル201のどのアドレスをプログラムカウンタ値に設定するべきか否かの判定に用いるため、レジスタ206にプロトコル番号を格納する。   The protocol number indicates an upper layer protocol. The transmission / reception frame generation / analysis circuit 102 stores the protocol number in the register 206 for use in determining which address of the microprogram table 201 should be set as the program counter value after processing the IP header 1302.

7サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、ヘッダチェックサムと、始点IPアドレスの前半2バイトであると解釈する。本実施形態では、ヘッダチェックサムも含めて計算されたチェックサム値が用いられるため、送受信フレーム生成解析回路102は、ヘッダチェックサムを破棄する。ヘッダチェックサム用いるか否かは、対応するサービスに依存する。   In the seventh cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the header checksum and the first two bytes of the start point IP address according to the microprogram. In this embodiment, since the checksum value calculated including the header checksum is used, the transmission / reception frame generation analysis circuit 102 discards the header checksum. Whether or not to use a header checksum depends on the corresponding service.

送受信フレーム生成解析回路102は、アドレス情報として使用するため始点IPアドレスを、通信情報管理・制御回路103に出力する。また、上位層プロトコルのチェックサム計算の時に、始点IPアドレスと、終点IPアドレスとが疑似ヘッダとして使用されることがあるため、送受信フレーム生成解析回路102は、始点IPアドレスを用いてチェックサム計算しておき、当該計算結果をレジスタ206の所定の位置に格納する。   The transmission / reception frame generation / analysis circuit 102 outputs the start point IP address to the communication information management / control circuit 103 for use as address information. In addition, since the start point IP address and the end point IP address may be used as pseudo headers during the checksum calculation of the upper layer protocol, the transmission / reception frame generation analysis circuit 102 performs the checksum calculation using the start point IP address. In addition, the calculation result is stored in a predetermined position of the register 206.

8サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、始点IPアドレスの後半2バイトと、終点IPアドレスの前半2バイトであると解釈する。送受信フレーム生成解析回路102は、アドレス情報として、始点IPアドレスの後半2バイトと、終点IPアドレスの前半2バイトとを通信情報管理・制御回路103に出力する。   In the eighth cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the second half 2 bytes of the start point IP address and the first 2 bytes of the end point IP address according to the microprogram. The transmission / reception frame generation / analysis circuit 102 outputs, as address information, the second half 2 bytes of the start point IP address and the first 2 bytes of the end point IP address to the communication information management / control circuit 103.

9サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、終点IPアドレスの後半2バイトと、始点ポート番号であると解釈する。送受信フレーム生成解析回路102は、終点IPアドレスの後半2バイトを通信情報管理・制御回路103に出力する。   In the ninth cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the last 2 bytes of the end point IP address and the start port number according to the microprogram. The transmission / reception frame generation / analysis circuit 102 outputs the latter two bytes of the end point IP address to the communication information management / control circuit 103.

送受信フレーム生成解析回路102は、4サイクル目と同様に、上位層プロトコルタイプの判定結果によって処理が変わるため、始点ポート番号を次のサイクルで処理する。ただし、IPヘッダ1302の場合、8サイクル目までに、プロトコル番号が示されるため、送受信フレーム生成解析回路102は、予め上位層プロトコルタイプを判定しておく。そして、送受信フレーム生成解析回路102は、9サイクル目の処理を実行するときに、上位層のプロトコルの処理を含むマイクロプログラムを格納しているマイクロプログラムテーブル201のアドレスをプログラムカウンタ値として設定しておくことも可能である。   Similar to the fourth cycle, the transmission / reception frame generation / analysis circuit 102 processes the start port number in the next cycle because the processing changes depending on the determination result of the higher layer protocol type. However, in the case of the IP header 1302, since the protocol number is indicated by the eighth cycle, the transmission / reception frame generation analysis circuit 102 determines the upper layer protocol type in advance. The transmission / reception frame generation / analysis circuit 102 sets the address of the microprogram table 201 storing the microprogram including the processing of the upper layer protocol as the program counter value when executing the processing of the ninth cycle. It is also possible to leave.

本実施形態では、一例として4サイクル目と同様に、次のサイクル時に始点ポート番号を処理する。IPヘッダ1302の上位層では、IPヘッダ1302の時と同様に、チェックサムがある場合が考えられるため、9サイクル目において、予め始点ポート番号に対してチェックサム計算が実行され、計算結果が所定のレジスタ206の位置に格納される。   In the present embodiment, as an example, the start port number is processed in the next cycle, as in the fourth cycle. In the upper layer of the IP header 1302, there may be a checksum as in the case of the IP header 1302. Therefore, in the ninth cycle, the checksum calculation is executed in advance for the start port number, and the calculation result is predetermined. Is stored in the register 206 position.

IPヘッダ1302のチェックサム計算は9サイクル目における終点IPアドレスの後半2バイトでIPヘッダ1302が終端を迎えるため、送受信フレーム生成解析回路102は、9サイクル目までのチェックサム値を計算し、レジスタ206の所定の位置に計算結果を格納しておく。チェックサムエラーがあるか否かの判定は、本サイクルで実行されてもよいが、本実施形態では、TCP/IPフレーム1300の処理が終了した段階で実行される。   The checksum calculation of the IP header 1302 ends with the last two bytes of the end point IP address in the ninth cycle, so the transmission / reception frame generation analysis circuit 102 calculates the checksum value up to the ninth cycle, The calculation result is stored in a predetermined position 206. The determination as to whether or not there is a checksum error may be executed in this cycle, but in this embodiment, it is executed when the processing of the TCP / IP frame 1300 is completed.

また、IPヘッダ1302にはIPオプションフレームが付くことがある。この場合、送受信フレーム生成解析回路102は、オプションフレーム付か否かの判定を行い、IPオプションフレームの処理を行うマイクロプログラムを格納したマイクロプログラムテーブル201のアドレス値をプログラムカウンタに設定し、次のサイクルでマイクロプログラムにしたがって処理を実行する必要がある。本実施形態では、IPオプションフレームは無いものとして処理が実行される。   The IP header 1302 may be accompanied by an IP option frame. In this case, the transmission / reception frame generation / analysis circuit 102 determines whether or not an option frame is attached, sets the address value of the microprogram table 201 storing the microprogram for processing the IP option frame in the program counter, and executes the next cycle. Therefore, it is necessary to execute processing according to the microprogram. In this embodiment, the process is executed assuming that there is no IP option frame.

10サイクル目では、前サイクルの処理の結果、受信したフレームはTCPヘッダ1303であることが確定したため、送受信フレーム生成解析回路102は、TCPヘッダ1303に対する処理を実行する。   In the 10th cycle, since the received frame is determined to be the TCP header 1303 as a result of the process of the previous cycle, the transmission / reception frame generation analysis circuit 102 executes the process for the TCP header 1303.

まず、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、前サイクルで未解析のフレームが始点ポート番号であり、また、受信した4バイトのフレームが、終点ポート番号、及びシーケンス番号の前半2バイトであると解釈する。送受信フレーム生成解析回路102は、それぞれ解析結果を通信情報管理・制御回路103に出力する。   First, in accordance with the microprogram, the transmission / reception frame generation / analysis circuit 102 determines that the unanalyzed frame in the previous cycle is the start port number, and the received 4-byte frame is the end port number and the first two bytes of the sequence number. It is interpreted as The transmission / reception frame generation / analysis circuit 102 outputs the analysis result to the communication information management / control circuit 103.

また、TCPヘッダ1303と判定されたことから、送受信フレーム生成解析回路102は、TCPチェックサムの計算を開始する。TCPヘッダ1303では、疑似ヘッダを必要となるために、IPフレームの処理中に計算した始点IPアドレス、及び終点IPアドレスの計算値を用いて、チェックサムが計算される。   In addition, since the TCP header 1303 is determined, the transmission / reception frame generation analysis circuit 102 starts calculating the TCP checksum. Since the TCP header 1303 requires a pseudo header, a checksum is calculated using the calculated values of the start point IP address and end point IP address calculated during the processing of the IP frame.

11サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、シーケンス番号の後半2バイト、確認応答番号の前半2バイトであると解釈し、それぞれ解析結果を通信情報管理・制御回路103に出力する。   In the eleventh cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the latter 2 bytes of the sequence number and the first 2 bytes of the acknowledgment number according to the microprogram, Output to the communication information management / control circuit 103.

12サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、確認応答番号の後半2バイトと、データオフセット、未使用領域、及びコントロールフラグとであると解釈する。送受信フレーム生成解析回路102は、確認応答番号の後半2バイトであるという解析結果を通信情報管理・制御回路103に転送する。   In the twelfth cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as the last 2 bytes of the acknowledgment number, data offset, unused area, and control flag according to the microprogram. To do. The transmission / reception frame generation / analysis circuit 102 transfers an analysis result indicating that it is the latter two bytes of the confirmation response number to the communication information management / control circuit 103.

コントロールフラグは通信情報管理・制御回路103において、TCPのSYN又は、ACKのいずれであるかの判定に用いるため、そのまま解析結果として、通信情報管理・制御回路103に出力される。データオフセットとIPヘッダ1302において計算されたデータオフセット位置とを用いて、受信フレームのデータオフセット位置が決定される。計算結果はレジスタ206の所定の位置に格納される。   The control flag is output to the communication information management / control circuit 103 as an analysis result as it is for use in the communication information management / control circuit 103 to determine whether it is TCP SYN or ACK. Using the data offset and the data offset position calculated in IP header 1302, the data offset position of the received frame is determined. The calculation result is stored in a predetermined position of the register 206.

13サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、ウィンドサイズの2バイト、及びチェックサム値の2バイトであると解釈する。ウィンドサイズは、通信情報管理・制御回路103に出力される。チェックサム値は、IPヘッダ1302のときと同様の処理が実行される。前サイクルでパケット全長とオフセット位置とが判明したため、送受信フレーム生成解析回路102は、データサイズを計算できる。計算されたデータサイズはレジスタ206に格納される。これによって、パケット全長、データオフセット位置、及びデータサイズの長さのデータはすべてそろったことになる。なお、この時点で通信情報管理・制御回路103に、前述した各々のデータを出力することも可能であるが、本実施形態では、前述した各々のデータは、受信フレームをすべて処理し終わった後に、通信情報管理・制御回路103に出力される。   In the thirteenth cycle, the transmission / reception frame generation analysis circuit 102 interprets the received 4-byte frame as 2 bytes of the window size and 2 bytes of the checksum value according to the microprogram. The window size is output to the communication information management / control circuit 103. For the checksum value, processing similar to that for the IP header 1302 is executed. Since the total packet length and the offset position are found in the previous cycle, the transmission / reception frame generation analysis circuit 102 can calculate the data size. The calculated data size is stored in the register 206. As a result, the data of the total length of the packet, the data offset position, and the length of the data size are all prepared. At this time, it is possible to output each of the data described above to the communication information management / control circuit 103. However, in this embodiment, each of the data described above is after all received frames have been processed. Is output to the communication information management / control circuit 103.

14サイクル目は、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、受信した4バイトのフレームが、緊急ポインタの2バイトとペイロード2バイトであると解釈する。緊急ポインタは、通信情報管理・制御回路103へ出力される。ここまでがTCPフレームであり、残りの2バイトはペイロードとなる。   In the 14th cycle, the transmission / reception frame generation / analysis circuit 102 interprets the received 4-byte frame as 2 bytes of the emergency pointer and 2 bytes of the payload according to the microprogram. The urgent pointer is output to the communication information management / control circuit 103. This is the TCP frame, and the remaining 2 bytes are the payload.

なお、IPヘッダ1302の時と同様にTCPヘッダ1303がTCPオプションを持つ場合がある。TCPヘッダ1303がTCPオプションを持つ場合、IPヘッダ1302の時と同様、TCPオプションの処理を記述したマイクロプログラムが格納されているマイクロプログラムテーブル201のアドレスをプログラムカウンタにセットし、処理が実行される。本実施形態では、TCPヘッダ1303はTCPオプションを持たない場合を示している。TCPヘッダ1303のチェックサム計算については、ペイロード1304も含むため、引き続き計算が実行される。   As in the case of the IP header 1302, the TCP header 1303 may have a TCP option. When the TCP header 1303 has a TCP option, as in the case of the IP header 1302, the address of the microprogram table 201 storing the microprogram describing the TCP option processing is set in the program counter, and the processing is executed. . In this embodiment, the TCP header 1303 shows a case where the TCP option is not provided. Since the checksum calculation of the TCP header 1303 includes the payload 1304, the calculation is continued.

1サイクル目から14サイクル目までの処理を示してきたが、本実施形態では、送受信フレーム生成解析回路102は、受信フレームを受信するたびに逐次、バッファメモリ104に、該受信フレームを出力する。送受信フレーム生成解析回路102は、ペイロードの処理が完了し、受信フレームの全ての処理が完了した後、チェックサム計算値をチェックしエラーが発生していないかを確認する。エラーが発生していた場合、送受信フレーム生成解析回路102は、その旨を通信情報管理・制御回路103に通知する。また、送受信フレーム生成解析回路102は、レジスタ206に格納されている、パケット全長、データオフセット位置、及びデータサイズ等のパラメータ値を通信情報管理・制御回路103に通知する。   Although the processing from the first cycle to the 14th cycle has been shown, in this embodiment, the transmission / reception frame generation analysis circuit 102 sequentially outputs the reception frame to the buffer memory 104 every time the reception frame is received. The transmission / reception frame generation / analysis circuit 102 checks the checksum calculation value after completing the processing of the payload and completing all the processing of the received frame to confirm whether an error has occurred. If an error has occurred, the transmission / reception frame generation / analysis circuit 102 notifies the communication information management / control circuit 103 to that effect. The transmission / reception frame generation / analysis circuit 102 notifies the communication information management / control circuit 103 of parameter values stored in the register 206 such as the total packet length, the data offset position, and the data size.

以上の処理によって、通信情報管理・制御回路103は、受信フレームの種別、各種アドレスデータ、サイズデータ、及び各種通信情報パラメータを取得し、対応するサービスに合わせて取得された各データを使用する。   Through the above processing, the communication information management / control circuit 103 acquires the type of received frame, various address data, size data, and various communication information parameters, and uses each data acquired according to the corresponding service.

次に生成モードにおける送受信フレーム生成解析回路102の処理について説明する。   Next, processing of the transmission / reception frame generation analysis circuit 102 in the generation mode will be described.

1サイクル目では、送受信フレーム生成解析回路102は、レジスタに格納され、生成される送信フレームの種別を示すコードに合わせて、送信フレームの生成を開始する。基本的に、解析モードの時に使用された同一のマイクロプログラムが使用され、解釈を変更することによって、送信フレームを生成する処理が実行される。   In the first cycle, the transmission / reception frame generation / analysis circuit 102 starts transmission frame generation in accordance with a code indicating the type of transmission frame stored in the register and generated. Basically, the same microprogram used in the analysis mode is used, and processing for generating a transmission frame is executed by changing the interpretation.

本実施形態では、フレームの生成及び解析において、順方向処理と逆方向処理との対応関係がない処理、つまり、同一のマイクロプログラムでは実現できない処理があった場合、生成モードのみに使用されるマイクロプログラムがマイクロプログラムテーブル201に格納されている。なお、後述する多重解析モードにおいても同様とする。   In this embodiment, in the frame generation and analysis, if there is a process that does not have a correspondence relationship between the forward process and the reverse process, that is, a process that cannot be realized by the same microprogram, the micro that is used only in the generation mode. A program is stored in the microprogram table 201. The same applies to the multiple analysis mode described later.

また、本実施形態における生成モードの送受信フレーム生成解析回路102は、送信フレーム生成時に使用されるペイロード長などの長さ情報等を、必要となるタイミングまでに、レジスタ206の所定の位置に格納する。前述の格納処理は、通信情報管理・制御回路103から入力された生成情報データ群として、生成開始時に予め格納されておいてもよいし、生成モードのみに使用されるマイクロプログラムとして、マイクロプログラムテーブル201に格納されていてもよい。   Further, the transmission / reception frame generation analysis circuit 102 in the generation mode according to the present embodiment stores length information such as payload length used at the time of transmission frame generation in a predetermined position of the register 206 by the required timing. . The storage process described above may be stored in advance as a generation information data group input from the communication information management / control circuit 103 at the start of generation, or a microprogram table as a microprogram used only in the generation mode. 201 may be stored.

本実施形態では、一部の情報は、予めレジスタ206の所定の位置に格納され、残りの情報は、通信情報管理・制御回路103から入力される。送受信フレーム生成解析回路102は、入力された情報を判定し、判定された情報から送信フレームを生成する。   In the present embodiment, some information is stored in advance in a predetermined position of the register 206, and the remaining information is input from the communication information management / control circuit 103. The transmission / reception frame generation / analysis circuit 102 determines input information and generates a transmission frame from the determined information.

図13に示す例では、TCP/IPフレーム1300の内のMACヘッダ1301が生成されるため、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを終点MACアドレスデータの4バイトであると解釈し、送信フレームの先頭4バイトとして送信フレームを生成する。   In the example shown in FIG. 13, since the MAC header 1301 in the TCP / IP frame 1300 is generated, the transmission / reception frame generation / analysis circuit 102 is for generation input from the communication information management / control circuit 103 according to the microprogram. The data is interpreted as 4 bytes of the end point MAC address data, and a transmission frame is generated as the first 4 bytes of the transmission frame.

生成された送信フレームは、通信データ変調・復調回路101を介してネットワーク105に送信される。ここで、通信データ変調・復調回路101に生成された送信フレームを出力する場合に、送受信フレーム生成解析回路102は、必要に応じて、フレームを生成するタイミングと、生成されたフレームを送信するタイミングとの間に遅延を発生させることができる。   The generated transmission frame is transmitted to the network 105 via the communication data modulation / demodulation circuit 101. Here, when the transmission frame generated in the communication data modulation / demodulation circuit 101 is output, the transmission / reception frame generation analysis circuit 102 generates a frame generation timing and a transmission timing of the generated frame as necessary. A delay can be generated between the two.

これは、生成される送信フレームによっては、生成に数サイクルかかる場合があり、対応するサービスに応じて送信フレームの生成と送信とのタイミングをずらさなければならないことが起き得るからである。送信フレームの生成と送信とのタイミングをずらす場合、送受信フレーム生成解析回路102は、生成された送信フレームを、一時、レジスタ206に格納しておき、マイクロプログラムによって指定された値を使用して、任意のタイミングで通信データ変調・復調回路101に出力を開始する。遅延の長さは、例えば、レジスタ206のサイズを大きくすること、マイクロプログラムを書き換えることによって、容易に変更可能である。   This is because, depending on the transmission frame to be generated, it may take several cycles to generate, and it may happen that the timing of transmission frame generation and transmission must be shifted depending on the corresponding service. When shifting the timing of transmission frame generation and transmission, the transmission / reception frame generation analysis circuit 102 temporarily stores the generated transmission frame in the register 206 and uses the value specified by the microprogram, Output to the communication data modulation / demodulation circuit 101 is started at an arbitrary timing. The length of the delay can be easily changed, for example, by increasing the size of the register 206 or rewriting the microprogram.

2サイクル目、3サイクル目では、1サイクル目と同様に、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを終点MACアドレス、及び始点MACアドレスであると解釈し、送信フレームを生成する。   In the second and third cycles, as in the first cycle, the transmission / reception frame generation / analysis circuit 102 converts the generation data input from the communication information management / control circuit 103 into the end point MAC address and the start point according to the microprogram. It is interpreted as a MAC address and a transmission frame is generated.

4サイクル目では、タイプを設定するため、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、初めに通信情報管理・制御回路103から入力された送信フレームの種別コードから、タイプを判定し、判定されたタイプに基づいて、送信フレームを生成する。   In the fourth cycle, in order to set the type, the transmission / reception frame generation / analysis circuit 102 first determines the type from the transmission frame type code input from the communication information management / control circuit 103 according to the microprogram, A transmission frame is generated based on the determined type.

本実施形態では、IPフレームを示す「0x0800」の値を設定することとなる。解析モードとは異なり、この時点で、送受信フレーム生成解析回路102は、上位層のプロトコルが何になるかが分かるため、引き続き、本サイクルで送信フレームを生成できる。また、送受信フレーム生成解析回路102は、解析モードにおける処理に合わせて、次のサイクルで上位層の部分を生成してもよいし、生成モードのみ使用されるマイクロプログラムに基づいて処理してもよい。本実施形態では、送受信フレーム生成解析回路102は、解析モードに合わせて、次のサイクルにおいて、送信フレームの上位層の部分を生成する。   In the present embodiment, a value “0x0800” indicating an IP frame is set. Unlike the analysis mode, at this point, the transmission / reception frame generation / analysis circuit 102 can know what the upper layer protocol will be, and can subsequently generate a transmission frame in this cycle. In addition, the transmission / reception frame generation analysis circuit 102 may generate the upper layer part in the next cycle in accordance with the processing in the analysis mode, or may process based on a microprogram used only in the generation mode. . In the present embodiment, the transmission / reception frame generation / analysis circuit 102 generates the upper layer portion of the transmission frame in the next cycle in accordance with the analysis mode.

5サイクル目では、前サイクルの結果に基づいて、送受信フレーム生成解析回路102は、IPヘッダ1302を生成する。バージョンは前サイクルのタイプと同様に、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、送信フレームの種別コードから生成する。   In the fifth cycle, the transmission / reception frame generation analysis circuit 102 generates the IP header 1302 based on the result of the previous cycle. Similar to the type of the previous cycle, the transmission / reception frame generation / analysis circuit 102 generates the version from the transmission frame type code in accordance with the microprogram.

オプションフレームがない場合、ヘッダ長は一意に決定され、決定された値が送信フレームに設定される。オプションフレームがある場合、送受信フレーム生成解析回路102は、通信情報管理・制御回路103からオプションヘッダ長を取得し、基本長に取得された長さデータを加算し、ヘッダ長を生成する。パケット全長についても同様に、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から取得されたペイロード長に基づいて、パケット全長を送信フレームに設定する。サービスタイプ、識別子については、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から逐次受け取るデータをそれぞれ、サービスタイプと識別子とであるか否かを判定し、判定結果に基づいて、送信フレームにおけるサービスタイプと識別子とを生成する。   When there is no option frame, the header length is uniquely determined, and the determined value is set in the transmission frame. When there is an option frame, the transmission / reception frame generation analysis circuit 102 acquires the option header length from the communication information management / control circuit 103, adds the acquired length data to the basic length, and generates the header length. Similarly, the transmission / reception frame generation / analysis circuit 102 sets the total packet length to the transmission frame based on the payload length acquired from the communication information management / control circuit 103. For the service type and identifier, the transmission / reception frame generation / analysis circuit 102 determines whether the data received sequentially from the communication information management / control circuit 103 is a service type and an identifier, and transmits based on the determination result. A service type and an identifier in the frame are generated.

6サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データをコントロールフラグ、フラグメントオフセット、生存時間、及びプロトコル番号であると解釈し、送信フレームを生成する。   In the sixth cycle, the transmission / reception frame generation analysis circuit 102 interprets the generation data input from the communication information management / control circuit 103 as a control flag, a fragment offset, a lifetime, and a protocol number according to the microprogram. Generate a transmission frame.

提供するサービスの種類にもよるが、基本的に、送信フレームの送信時において、送信フレームはフラグメント化しないものとする。本実施形態においても、送信フレームは、送信開始時にはフラグメント化することは無いものとし、送受信フレーム生成解析回路102がコントロールフラグ、及びフラグメントオフセットを設定する。   Although it depends on the type of service to be provided, basically, the transmission frame is not fragmented when the transmission frame is transmitted. Also in this embodiment, it is assumed that the transmission frame is not fragmented at the start of transmission, and the transmission / reception frame generation analysis circuit 102 sets the control flag and the fragment offset.

また、生存時間についても、送受信フレーム生成解析回路102は、適切な値を送受信フレーム生成解析回路102が設定し、送信フレームを生成する。プロトコル番号は、前述したタイプ又はバージョンと同様に、通信情報管理・制御回路103から入力された種別コードから送受信フレーム生成解析回路102が送信フレームを生成する。本実施形態では、上位層はTCPヘッダ1303となるため、TCPを示す「6」が設定される。   Further, the transmission / reception frame generation / analysis circuit 102 sets an appropriate value for the survival time, and the transmission / reception frame generation / analysis circuit 102 generates a transmission frame. As with the type or version described above, the transmission / reception frame generation / analysis circuit 102 generates a transmission frame from the type code input from the communication information management / control circuit 103. In this embodiment, since the upper layer is the TCP header 1303, “6” indicating TCP is set.

7サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データをヘッダチェックサム値、及び始点IPアドレスの先頭2バイトであると解釈し、送信フレームを生成する。ここで、ヘッダチェックサムは、IPヘッダ1302のヘッダ部分から導き出されるものである。   In the seventh cycle, the transmission / reception frame generation / analysis circuit 102 interprets the generation data input from the communication information management / control circuit 103 as the header checksum value and the first two bytes of the start point IP address according to the microprogram. Then, a transmission frame is generated. Here, the header checksum is derived from the header portion of the IP header 1302.

本実施形態における、送受信フレーム生成解析回路102は、IPヘッダ1302の処理が始まる5サイクル目から、チェックサム値を計算しておく。つまり、送受信フレーム生成解析回路102は、ヘッダチェックサムの後ろに位置する始点IPアドレス、終点IPアドレス、及びIPオプションの値、を予め通信情報管理・制御回路103から取得しておき、この部分のチェックサム計算しておく。   In this embodiment, the transmission / reception frame generation / analysis circuit 102 calculates the checksum value from the fifth cycle when the processing of the IP header 1302 starts. That is, the transmission / reception frame generation / analysis circuit 102 obtains the start point IP address, end point IP address, and IP option value located after the header checksum from the communication information management / control circuit 103 in advance. Calculate the checksum.

このときのチェックサム計算のうち、チェックサム値を示すフレームより後ろの部分のチェックサム計算については、生成モードのみに使用されるマイクロプログラムによって実行される。これによって、7サイクル目までにIPヘッダ1302のチェックサム値が生成され、送受信フレーム生成解析回路102は、生成されたチェックサム値を送信フレームのチェックサム値に格納する。   Of the checksum calculations at this time, the checksum calculation of the portion after the frame indicating the checksum value is executed by the microprogram used only in the generation mode. Thus, the checksum value of the IP header 1302 is generated by the seventh cycle, and the transmission / reception frame generation analysis circuit 102 stores the generated checksum value in the checksum value of the transmission frame.

8サイクル目、9サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを始点IPアドレスの後ろ2バイトと終点IPアドレスであると解釈し、送信フレームを生成する。   In the 8th and 9th cycles, the transmission / reception frame generation / analysis circuit 102 has the data for generation input from the communication information management / control circuit 103 in accordance with the microprogram, the 2 bytes after the start point IP address and the end point IP address. To generate a transmission frame.

ここで、MACヘッダ1301とIPヘッダ1302との境目の処理の時と同様に、この時点から上位層を処理するか、又は、次のサイクルから上位層を処理するかを選択できる。本実施形態では、上位層の処理は次のサイクルから始める。なお、IPオプションがある場合は、IPオプションを送信フレームに組み込み送信する。   Here, as in the process of the boundary between the MAC header 1301 and the IP header 1302, it is possible to select whether to process the upper layer from this point in time or to process the upper layer from the next cycle. In this embodiment, the upper layer processing starts from the next cycle. When there is an IP option, the IP option is embedded in the transmission frame and transmitted.

10サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力された種別コードに基づいて上位層を判定し、判定された上位層のフレームを生成する。本実施例では、送受信フレーム生成解析回路102は、TCPヘッダ1303の生成処理を実行する。   In the tenth cycle, the transmission / reception frame generation analysis circuit 102 determines the upper layer based on the type code input from the communication information management / control circuit 103 according to the microprogram, and generates the determined upper layer frame. . In this embodiment, the transmission / reception frame generation / analysis circuit 102 executes a generation process of the TCP header 1303.

TCPヘッダ1303の生成時も、IPヘッダ1302生成時と同様に、チェックサム値を設定しなければならない。さらに、TCPヘッダ1303の場合、疑似ヘッダも考慮する必要がある。解析モードでは、送受信フレーム生成解析回路102は、IPヘッダ1302のプロトコル番号が確定した後から、疑似ヘッダの生成と、生成された疑似ヘッダのチェックサムの計算とを始めていたが、生成モードにおいて、同じマイクロプログラムが使用されるので、送受信フレーム生成解析回路102は、解析モードの時と同じタイミングで疑似ヘッダを生成し始める。   When the TCP header 1303 is generated, a checksum value must be set in the same manner as when the IP header 1302 is generated. Furthermore, in the case of the TCP header 1303, it is necessary to consider a pseudo header. In the analysis mode, the transmission / reception frame generation analysis circuit 102 has started generation of a pseudo header and calculation of a checksum of the generated pseudo header after the protocol number of the IP header 1302 is determined. Since the same microprogram is used, the transmission / reception frame generation analysis circuit 102 starts generating a pseudo header at the same timing as in the analysis mode.

また、IPヘッダ1302の時と同様に、チェックサムフィールドの後ろのフレームのチェックサム値は予め、計算されているものとする。つまり、本実施形態において、13サイクル目までに送信フレームのチェックサムに格納され、チェックサムの計算が終わっていることを意味する。この場合、解析モード時と異なった計算手順が生じる場合は、生成モードのみに使用されるマイクロプログラムが、マイクロプログラムテーブル201に格納される。   Similarly to the case of the IP header 1302, the checksum value of the frame after the checksum field is calculated in advance. That is, in the present embodiment, the checksum of the transmission frame is stored by the 13th cycle, and the checksum calculation is completed. In this case, when a calculation procedure different from that in the analysis mode occurs, the microprogram used only in the generation mode is stored in the microprogram table 201.

また、10サイクル目において、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力された生成用データを始点ポート番号、終点ポート番号、及びシーケンス番号と解釈して、送信フレームを生成する。   In the 10th cycle, the transmission / reception frame generation / analysis circuit 102 interprets the generation data input from the communication information management / control circuit 103 as the start port number, end port number, and sequence number, and generates a transmission frame. To do.

11サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データをシーケンス番号の後半2バイトと確認応答番号の前半2バイトとであると解釈し、送信フレームを生成する。   In the eleventh cycle, the transmission / reception frame generation / analysis circuit 102 generates the data for generation input from the communication information management / control circuit 103 in the second half of the sequence number and the first two bytes of the confirmation response number in accordance with the microprogram. To generate a transmission frame.

12サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを、確認応答番号の後半2バイト、データオフセット、未使用値、及びコントロールフラグとであると解釈し、送信フレームを生成する。確認応答番号の後半2バイトは、前サイクルの処理と同様である。データオフセットは、初期値として受け取ったデータオフセット位置から計算される。未使用領域は、TCPヘッダ1303で決められている値に初期化される。コントロールフラグは、通信情報管理・制御回路103から入力された種別コード、又は、通信情報管理・制御回路103から入力されたコントロールフラグ自体を通信情報管理・制御回路103を用いて生成される。   In the twelfth cycle, the transmission / reception frame generation / analysis circuit 102 generates the generation data input from the communication information management / control circuit 103 according to the microprogram, the latter two bytes of the acknowledgment number, the data offset, the unused value, and It is interpreted as a control flag and a transmission frame is generated. The last two bytes of the acknowledgment number are the same as in the previous cycle. The data offset is calculated from the data offset position received as the initial value. The unused area is initialized to a value determined by the TCP header 1303. The control flag is generated by using the communication information management / control circuit 103, the type code input from the communication information management / control circuit 103 or the control flag itself input from the communication information management / control circuit 103.

13サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを、ウィンドサイズとチェックサム値とであると解釈し、送信フレームを生成する。ウィンドサイズは、通信情報管理・制御回路103から取得された値に基づいて判定されたものである。チェックサムは前述したように、この時点までに計算が完了しているので、計算結果に基づいて送信フレームが生成される。   In the thirteenth cycle, the transmission / reception frame generation / analysis circuit 102 interprets the generation data input from the communication information management / control circuit 103 as the window size and the checksum value according to the microprogram, and transmits the transmission frame. Generate. The window size is determined based on a value acquired from the communication information management / control circuit 103. As described above, since the calculation of the checksum has been completed up to this point, a transmission frame is generated based on the calculation result.

14サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、通信情報管理・制御回路103から入力される生成用データを、緊急ポインタ値であると解釈し、送信フレームを生成する。ここで、TCPオプションがある場合、送受信フレーム生成解析回路102は、オプション部分のフレームを生成する。ただし、本実施形態では、TCPオプションは無いものとしている。TCPオプションフレームを生成する場合も、他のフレームの場合と同様の方法によって生成される。   In the 14th cycle, the transmission / reception frame generation analysis circuit 102 interprets the generation data input from the communication information management / control circuit 103 as an urgent pointer value according to the microprogram, and generates a transmission frame. When there is a TCP option, the transmission / reception frame generation analysis circuit 102 generates an optional part frame. However, in this embodiment, it is assumed that there is no TCP option. The TCP option frame is also generated by the same method as other frames.

15サイクル目では、送受信フレーム生成解析回路102は、ペイロード1304を出力する。ペイロードは初期設定時に通信情報管理・制御回路103から取得され、ペイロード1304が格納されているバッファメモリ104のアドレス位置に基づいて、送受信フレーム生成解析回路102は、バッファメモリ104からペイロード1304部分を取得し、送信フレームを生成し、生成された送信フレームを出力する。   In the 15th cycle, the transmission / reception frame generation analysis circuit 102 outputs the payload 1304. The payload is acquired from the communication information management / control circuit 103 at the time of initialization, and the transmission / reception frame generation analysis circuit 102 acquires the payload 1304 portion from the buffer memory 104 based on the address position of the buffer memory 104 in which the payload 1304 is stored. Then, a transmission frame is generated, and the generated transmission frame is output.

最後にトレーラ部分については、送受信フレーム生成解析回路102が生成してもよいし、通信データ変調・復調回路101で生成してもよい。送受信フレーム生成解析回路102がトレーラのフレームを生成する場合、送受信フレーム生成解析回路102は、送信フレームを計算し、レジスタ206に計算されたトレーラ値を格納する。通信データ変調・復調回路101がトレーラのフレームを生成する場合、通信データ変調・復調回路101がトレーラの計算機構と、計算された値を保持する領域とを備える。   Finally, the trailer portion may be generated by the transmission / reception frame generation / analysis circuit 102 or may be generated by the communication data modulation / demodulation circuit 101. When the transmission / reception frame generation / analysis circuit 102 generates a trailer frame, the transmission / reception frame generation / analysis circuit 102 calculates a transmission frame and stores the calculated trailer value in the register 206. When the communication data modulation / demodulation circuit 101 generates a trailer frame, the communication data modulation / demodulation circuit 101 includes a trailer calculation mechanism and an area for holding the calculated value.

以上の処理を完了すると、送受信フレーム生成解析回路102は、通信データ変調・復調回路101を介してネットワーク105に生成された送信フレームを送信し、処理を完了とする。   When the above processing is completed, the transmission / reception frame generation / analysis circuit 102 transmits the transmission frame generated to the network 105 via the communication data modulation / demodulation circuit 101 and completes the processing.

次に多重解析モードにおける送受信フレーム生成解析回路102の処理について説明する。   Next, processing of the transmission / reception frame generation / analysis circuit 102 in the multiple analysis mode will be described.

多重解析モードにおける送受信フレーム生成解析回路102の処理は、解析モードにおける送受信フレーム生成解析回路102の処理と同じく逆方向処理であるため、ほぼ同様の処理となるが、以下の点が異なる。つまり、多重解析モードにおいては、通信データ変調・復調回路101から入力される受信フレームではなく、通信情報管理・制御回路103から入力される多重解析用フレームが使用される。通信情報管理・制御回路103から入力される多重解析用フレームは、レジスタ206の所定の位置に格納される。   The processing of the transmission / reception frame generation / analysis circuit 102 in the multiplex analysis mode is a reverse processing similar to the processing of the transmission / reception frame generation / analysis circuit 102 in the analysis mode. That is, in the multiple analysis mode, the multiple analysis frame input from the communication information management / control circuit 103 is used instead of the reception frame input from the communication data modulation / demodulation circuit 101. The multiple analysis frame input from the communication information management / control circuit 103 is stored in a predetermined position of the register 206.

送受信フレーム生成解析回路102は、前述のレジスタに格納されている多重解析用フレームを、1サイクルに4バイトずつ、解析を実行する。また、多重解析のときに用いられるペイロード1304の部分は、バッファメモリ104から取得されるため、初期設定において、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から、ペイロード1304が格納されているバッファメモリ104のアドレス位置を取得する必要がある。   The transmission / reception frame generation / analysis circuit 102 analyzes the multiple analysis frame stored in the above-mentioned register by 4 bytes per cycle. Further, since the portion of the payload 1304 used in the multiplex analysis is acquired from the buffer memory 104, the transmission / reception frame generation analysis circuit 102 stores the payload 1304 from the communication information management / control circuit 103 in the initial setting. It is necessary to acquire the address position of the buffer memory 104 being stored.

なお、取得されるアドレスは複数となる場合がある。これは、多重解析のときに、フラグメント化した受信フレームのデータを再度構築し解析する場合があるからである。前述のような場合、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から、ペイロード1304が格納されているバッファメモリ104のアドレスを、処理する順番に取得する。   There may be a plurality of acquired addresses. This is because fragmented received frame data may be reconstructed and analyzed during multiple analysis. In the case described above, the transmission / reception frame generation / analysis circuit 102 acquires the address of the buffer memory 104 in which the payload 1304 is stored from the communication information management / control circuit 103 in the order of processing.

また、多重解析モードでは、送受信フレーム生成解析回路102は、暗号化によってカプセル化された受信フレームを復号し、複合化された受信フレームを再度、解析することもできる。基本的に送受信フレーム生成解析回路102は、1サイクル毎に通信情報管理・制御回路103から入力される多重解析用データを解釈し、多重解析を実行する。   In the multiple analysis mode, the transmission / reception frame generation / analysis circuit 102 can also decrypt the reception frame encapsulated by encryption and analyze the combined reception frame again. Basically, the transmission / reception frame generation / analysis circuit 102 interprets the data for multiple analysis input from the communication information management / control circuit 103 for each cycle, and executes multiple analysis.

本実施形態では、フラグメント化して受信フレームを受信し、当該フラグメント化した受信フレームを再構築する場合を例に、多重解析モードにおける送受信フレーム生成解析回路102の処理を、解析モードとの差異を中心に説明する。   In the present embodiment, the processing of the transmission / reception frame generation / analysis circuit 102 in the multiple analysis mode is focused on the difference from the analysis mode, taking as an example a case where the reception frame is fragmented and the fragmented reception frame is reconstructed. Explained.

1サイクル目では、送受信フレーム生成解析回路102は、レジスタ206の多重解析フレーム格納レジスタ(図示省略)に格納された多重解析フレームの先頭4バイトを終点MACアドレスの先頭4バイトとして認識し、演算ロジック部204の格納器を使用して、通信情報管理・制御回路103への転送用レジスタとしてレジスタ206に格納する。なお、多重解析フレームは、初期化のときに通信情報管理・制御回路103から入力されたものである。   In the first cycle, the transmission / reception frame generation / analysis circuit 102 recognizes the first 4 bytes of the multiple analysis frame stored in the multiple analysis frame storage register (not shown) of the register 206 as the first 4 bytes of the end point MAC address, and calculates the arithmetic logic. The data is stored in the register 206 as a register for transfer to the communication information management / control circuit 103 using the storage unit 204. The multiple analysis frame is input from the communication information management / control circuit 103 at the time of initialization.

2サイクル目、3サイクル目では、送受信フレーム生成解析回路102は、マイクロプログラムにしたがって、多重解析フレーム格納レジスタに格納されている多重解析フレームの8バイトのフレームが、終点MACアドレスの残り2バイト及び、始点MACアドレスの6バイトであると解釈する。次に、送受信フレーム生成解析回路102は、終点MACアドレスの残り2バイトと始点MACアドレスの6バイトとの計8バイトを処理する。なお、2サイクル目及び3サイクル目の処理は、1サイクル目の処理と同様の処理である。   In the second cycle and the third cycle, the transmission / reception frame generation / analysis circuit 102 determines that the 8 bytes frame of the multiple analysis frame stored in the multiple analysis frame storage register is the remaining 2 bytes of the end point MAC address and , It is interpreted as 6 bytes of the start point MAC address. Next, the transmission / reception frame generation / analysis circuit 102 processes a total of 8 bytes including the remaining 2 bytes of the end point MAC address and 6 bytes of the start point MAC address. The processes in the second cycle and the third cycle are the same as the processes in the first cycle.

4サイクル目では、送受信フレーム生成解析回路102は、タイプを示すフレームを処理するが、すでに当該フレームは一度解析されており、多重解析フレーム全体のプロトコルタイプはすべて分かっている。したがって、送受信フレーム生成解析回路102は、多重解析開始時に通信情報管理・制御回路103から入力された種別コードに基づいてプロトコルタイプを判定し、タイプのフレームを生成する。   In the fourth cycle, the transmission / reception frame generation / analysis circuit 102 processes the frame indicating the type, but the frame has already been analyzed once, and all the protocol types of the entire multiple analysis frame are known. Therefore, the transmission / reception frame generation / analysis circuit 102 determines the protocol type based on the type code input from the communication information management / control circuit 103 at the start of the multiple analysis, and generates a type frame.

さらに、送受信フレーム生成解析回路102は、生成されたタイプのフレームに基づいて、次に実行されるプログラムを示すプログラムカウンタ値を設定する。ここで、送受信フレーム生成解析回路102は、すでに上位層のプロトコルを知っているが、本実施形態では、生成モードの場合と同様に、上位層のフレームの処理については次のサイクルで実行する。   Further, the transmission / reception frame generation analysis circuit 102 sets a program counter value indicating a program to be executed next based on the generated type of frame. Here, although the transmission / reception frame generation / analysis circuit 102 already knows the protocol of the upper layer, in this embodiment, the processing of the upper layer frame is executed in the next cycle as in the generation mode.

5サイクル目では、送受信フレーム生成解析回路102は、前サイクルの結果に基づいて、IPヘッダ1302を処理する。送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力された種別コードに基づいて、バージョン、サービスタイプ、及び識別子のそれぞれについて処理する。本サイクルにおける処理は解析モードと同様である。   In the fifth cycle, the transmission / reception frame generation analysis circuit 102 processes the IP header 1302 based on the result of the previous cycle. The transmission / reception frame generation analysis circuit 102 processes each of the version, service type, and identifier based on the type code input from the communication information management / control circuit 103. The processing in this cycle is the same as in the analysis mode.

具体的には、ヘッダ長に対しては、生成モードと同様の処理が実行される。また、送受信フレーム生成解析回路102は、IPオプションがあるか否かを判定し、判定結果に対して解析モードと同様の処理を実行する。また、送受信フレーム生成解析回路102は、通信情報管理・制御回路103から入力された種別タイプ、及び分割された各ペイロードの各々のフレームの長さを使用してパケット全長を計算する。前述の計算は、多重解析モードのみに使用されるマイクロプログラムとして、マイクロプログラムテーブル201に格納されている。また、解析モードと同様に、送受信フレーム生成解析回路102は、本サイクルにおいて、データオフセット値を計算する。   Specifically, the same processing as in the generation mode is executed for the header length. Further, the transmission / reception frame generation analysis circuit 102 determines whether there is an IP option, and executes the same processing as the analysis mode on the determination result. The transmission / reception frame generation / analysis circuit 102 calculates the total packet length using the type type input from the communication information management / control circuit 103 and the length of each frame of each divided payload. The above calculation is stored in the microprogram table 201 as a microprogram used only in the multiple analysis mode. Similarly to the analysis mode, the transmission / reception frame generation analysis circuit 102 calculates a data offset value in this cycle.

6サイクル目では、送受信フレーム生成解析回路102は、コントロールフラグ、フラグメントオフセット、生存時間、及びプロトコル番号の処理を実行する。コントロールフラグ及びフラグメントオフセットに関しては、本処理によって、フラグメント化した受信フレームが再構成されるため、フラグメント化していないフレームが入力されたものとして処理が実行される。   In the sixth cycle, the transmission / reception frame generation analysis circuit 102 executes processing of a control flag, a fragment offset, a lifetime, and a protocol number. With respect to the control flag and the fragment offset, since the fragmented received frame is reconfigured by this process, the process is executed assuming that an unfragmented frame is input.

生存時間についても、特に特殊なサービスで使用することを考えない限り、送受信フレーム生成解析回路102が任意の値を適切に設定する。プロトコル番号については、通信情報管理・制御回路103から入力された種別コードに基づいてプロトコル番号が設定され、解析モードと同様の処理が実行される。   As for the survival time, the transmission / reception frame generation / analysis circuit 102 appropriately sets an arbitrary value unless it is particularly considered to be used for a special service. For the protocol number, the protocol number is set based on the type code input from the communication information management / control circuit 103, and the same processing as in the analysis mode is executed.

7サイクル目では、送受信フレーム生成解析回路102は、ヘッダチェックサム値及び始点IPアドレスの先頭2バイトを処理するが、一度、チェックサムの計算がされているので、本実施形態では再度計算しない。ただし、回路内のデータの出力によって、データが変化する可能性を考慮し、再度チェックサムの計算をしてもよい。   In the seventh cycle, the transmission / reception frame generation / analysis circuit 102 processes the header checksum value and the first two bytes of the start point IP address. However, since the checksum is calculated once, it is not calculated again in this embodiment. However, the checksum may be calculated again in consideration of the possibility of the data changing depending on the data output in the circuit.

8サイクル目、及び9サイクル目では、送受信フレーム生成解析回路102は、始点IPアドレスと終点IPアドレスを多重解析用フレーム格納レジスタから取得し、解析モードの時と同様の処理を実行する。9サイクル目の上位プロトコルへの移行は、解析モード、又は生成モードと同様に、次のサイクルで実行される。   In the 8th and 9th cycles, the transmission / reception frame generation / analysis circuit 102 acquires the start point IP address and the end point IP address from the multiple analysis frame storage register, and executes the same processing as in the analysis mode. The transition to the higher level protocol in the ninth cycle is executed in the next cycle as in the analysis mode or the generation mode.

10サイクル目では、前サイクルの判定結果に基づいて、送受信フレーム生成解析回路102は、TCPヘッダ1303の処理を実行する。解析モードと比較して、多重解析モードでは、各種長さデータを用いて、多重解析用にデータオフセット値が計算される点が異なる。他の処理については、解析モードと同様の処理となるため、ここでは説明を省略する。また、チェックサムの扱いはIPヘッダ1302の時と同様である。   In the 10th cycle, the transmission / reception frame generation / analysis circuit 102 executes processing of the TCP header 1303 based on the determination result of the previous cycle. Compared to the analysis mode, the multiple analysis mode is different in that data offset values are calculated for multiple analysis using various length data. The other processes are the same as those in the analysis mode, and the description thereof is omitted here. Also, the checksum is handled in the same manner as the IP header 1302.

15サイクル目では、送受信フレーム生成解析回路102は、ペイロード1304が格納されている、バッファメモリ104のアドレス位置からデータを取得し、取得されたデータに基づいて、ペイロード1304の処理を実行する。なお、前述のアドレスは、通信情報管理・制御回路103から入力されたものである。   In the 15th cycle, the transmission / reception frame generation / analysis circuit 102 acquires data from the address position of the buffer memory 104 in which the payload 1304 is stored, and executes processing of the payload 1304 based on the acquired data. The address described above is input from the communication information management / control circuit 103.

トレーラ部分の処理については、送受信フレーム生成解析回路102が処理してもよいし、通信データ変調・復調回路101が処理してもよく、送受信フレーム生成解析回路102で処理する場合のみ、多重解析モードでもトレーラ部分を処理する。   The processing of the trailer part may be processed by the transmission / reception frame generation / analysis circuit 102, the communication data modulation / demodulation circuit 101, or only when the transmission / reception frame generation / analysis circuit 102 processes. But the trailer part is processed.

以上の通り、多重解析処理によって、フラグメント化された受信フレームが通所の受信フレームと同様の状態に復元され、復元された受信フレームは通信情報管理・制御回路103及びバッファメモリ104に格納される。   As described above, the fragmented received frame is restored to the same state as the usual received frame by the multiple analysis process, and the restored received frame is stored in the communication information management / control circuit 103 and the buffer memory 104.

以上、3つのモードにおける送受信フレーム生成解析回路102のTCP/IPフレーム1300の処理について説明した。   The processing of the TCP / IP frame 1300 of the transmission / reception frame generation / analysis circuit 102 in the three modes has been described above.

本発明の第1の実施形態によれば、本発明の送受信フレーム生成解析回路102は、動作モードを変更することによって、受信フレームの解析処理、送信フレームの生成処理、及び受信したフレームの多重解析処理を実行することができる。このため、単一の回路で送信、及び受信に対応することが可能となり、さらに、多重解析が必要な受信フレームにも柔軟に対応することができる。   According to the first embodiment of the present invention, the transmission / reception frame generation / analysis circuit 102 according to the present invention changes the operation mode so that the received frame analysis processing, the transmission frame generation processing, and the received frame multiple analysis are performed. Processing can be executed. For this reason, it is possible to cope with transmission and reception with a single circuit, and it is possible to flexibly cope with a reception frame that requires multiple analysis.

したがって、通信端末100の回路規模を小さく抑えることができ、これによって、消費電力を低減できる。また、コストを抑えることができる。   Therefore, the circuit scale of the communication terminal 100 can be kept small, thereby reducing power consumption. Moreover, cost can be suppressed.

[第2の実施形態]
本発明の第2の実施形態は、送受信フレーム生成解析回路を複数個用いた通信端末の発明である。
[Second Embodiment]
The second embodiment of the present invention is an invention of a communication terminal using a plurality of transmission / reception frame generation / analysis circuits.

通信端末が、複数の送受信フレーム生成解析回路を備えることによって、スループットを限定することなく、送受信を高効率に行うことが可能となる。本実施形態では一例として、送受信フレーム生成解析回路を2つ使用した場合について説明する。   Since the communication terminal includes a plurality of transmission / reception frame generation / analysis circuits, transmission / reception can be performed with high efficiency without limiting the throughput. In the present embodiment, as an example, a case where two transmission / reception frame generation analysis circuits are used will be described.

図14は、本発明の第2の実施形態における通信端末のハードウェア構成の一例を示すブロック図である。以下、第1の実施形態との差異を中心に説明する。   FIG. 14 is a block diagram illustrating an example of a hardware configuration of a communication terminal according to the second embodiment of the present invention. Hereinafter, the difference from the first embodiment will be mainly described.

通信端末1400は、通信データ変調・復調回路101、送受信フレーム生成解析回路1401、送受信フレーム生成解析回路1402、通信情報管理・制御回路103、及びバッファメモリ104を備える。なお、通信端末1400は、適用される通信サービスに応じて、任意の専用回路、表示パネル、又は磁気ディスクを備える形態であってもよい。通信端末1400は、ネットワーク105を介して、通信相手の通信端末(図示省略)と通信する。なお、通信端末1400とネットワーク105との間の接続は有線接続でもよいし、無線接続でもよい。   The communication terminal 1400 includes a communication data modulation / demodulation circuit 101, a transmission / reception frame generation analysis circuit 1401, a transmission / reception frame generation analysis circuit 1402, a communication information management / control circuit 103, and a buffer memory 104. Note that the communication terminal 1400 may include an arbitrary dedicated circuit, a display panel, or a magnetic disk in accordance with the communication service to be applied. The communication terminal 1400 communicates with a communication terminal (not shown) as a communication partner via the network 105. Note that the connection between the communication terminal 1400 and the network 105 may be a wired connection or a wireless connection.

第1の実施形態の通信端末100と比較して、第2の実施形態の通信端末1400は、2つの送受信フレーム生成解析回路1401、1402を備える点が異なる。なお、通信データ変調・復調回路101、送受信フレーム生成解析回路1401、1402、通信情報管理・制御回路103、及びバッファメモリ104は、第1の実施形態と同一のものである。したがって、各構成の説明は省略する。   Compared with the communication terminal 100 of the first embodiment, the communication terminal 1400 of the second embodiment is different in that it includes two transmission / reception frame generation analysis circuits 1401 and 1402. The communication data modulation / demodulation circuit 101, the transmission / reception frame generation analysis circuits 1401 and 1402, the communication information management / control circuit 103, and the buffer memory 104 are the same as those in the first embodiment. Therefore, description of each structure is abbreviate | omitted.

図15は、本発明の第2の実施形態の二つの送受信フレーム生成解析回路1401、1402の動作を説明する図である。   FIG. 15 is a diagram illustrating the operations of the two transmission / reception frame generation analysis circuits 1401 and 1402 according to the second embodiment of this invention.

図15では、横軸は時間を示し、時間の経過による送受信フレーム生成解析回路1401、1402における動作モードの状態移行を示している。送受信フレーム生成解析回路1401、1402は、それぞれ受信モード、多重解析モード、又は送信モードのいずれかの動作モードをとることができる。   In FIG. 15, the horizontal axis indicates time, and the state transition of the operation mode in the transmission / reception frame generation analysis circuits 1401 and 1402 over time. The transmission / reception frame generation / analysis circuits 1401 and 1402 can take any one of a reception mode, a multiple analysis mode, and a transmission mode.

受信パケット解析1503〜1506、送信パケット生成1507〜1510、及び多重解析1511は、それぞれパケットの解析、パケットの生成及び多重解析の処理を示している。   Reception packet analysis 1503 to 1506, transmission packet generation 1507 to 1510, and multiple analysis 1511 indicate packet analysis, packet generation, and multiple analysis processing, respectively.

図15に示す例では、送受信フレーム生成解析回路1401、1402は、受信を優先して動作する。つまり、送受信フレーム生成解析回路1401、1402は、解析モードで動作する。   In the example shown in FIG. 15, the transmission / reception frame generation analysis circuits 1401 and 1402 operate with priority on reception. That is, the transmission / reception frame generation analysis circuits 1401 and 1402 operate in the analysis mode.

受信フレームが入力されるタイミングは、送受信フレーム生成解析回路102が制御することができず、不確定であるため、送受信フレーム生成解析回路1401、1402は、優先的に解析モードの動作を実行する。一方、送信フレームの送信のタイミング、及び多重解析を実行するタイミングは、送受信フレーム生成解析回路102が制御することができる。   Since the transmission / reception frame generation / analysis circuit 102 cannot control the timing at which the reception frame is input and is uncertain, the transmission / reception frame generation / analysis circuits 1401 and 1402 preferentially execute the operation in the analysis mode. On the other hand, the transmission / reception frame generation / analysis circuit 102 can control the transmission timing of the transmission frame and the timing of executing the multiplex analysis.

また、本実施形態では、二つの送受信フレーム生成解析回路1401、1402には優先順位が設定されている。図15の例では、送受信フレーム生成解析回路1401が、送受信フレーム生成解析回路1402より優先順位が高く設定されている。優先順位の高い送受信フレーム生成解析回路1401は、基本的に、受信待ち受け状態、つまり、動作モードは解析モードで動作する。   In this embodiment, priorities are set for the two transmission / reception frame generation analysis circuits 1401 and 1402. In the example of FIG. 15, the transmission / reception frame generation / analysis circuit 1401 has a higher priority than the transmission / reception frame generation / analysis circuit 1402. The high-priority transmission / reception frame generation analysis circuit 1401 basically operates in the reception standby state, that is, the operation mode is the analysis mode.

一方、送受信フレーム生成解析回路1402は、基本的に、フレーム送信状態、つまり、生成モードで動作する。   On the other hand, the transmission / reception frame generation analysis circuit 1402 basically operates in a frame transmission state, that is, in a generation mode.

送受信フレーム生成解析回路1401は、パケット1(1501)を受信し、受信したパケット1(1501)を解析する。次に、送受信フレーム生成解析回路は、パケット2−A(1502)、及びパケット2−B(1503)を受信する。パケット2−A(1502)及びパケット2−B(1503)は、本来のパケット2がフラグメント化したものである。   The transmission / reception frame generation analysis circuit 1401 receives the packet 1 (1501) and analyzes the received packet 1 (1501). Next, the transmission / reception frame generation analysis circuit receives the packet 2-A (1502) and the packet 2-B (1503). The packet 2-A (1502) and the packet 2-B (1503) are fragments of the original packet 2.

フラグメント化したパケットを受け取った場合、フラグメント化したパケットから元のパケットを生成する処理を行う必要がある。つまり、多重解析が実行される。前述したように、送受信フレーム生成解析回路1401は、優先順位が高く設定されているため、多重解析を実行せず、次に、パケット3(1504)を受信する。なお、パケット2−A(1502)、及びパケット2−B(1503)は、バッファメモリ104に格納される。   When a fragmented packet is received, it is necessary to perform processing for generating an original packet from the fragmented packet. That is, multiple analysis is executed. As described above, since the transmission / reception frame generation / analysis circuit 1401 is set with a high priority, it does not execute multiple analysis, and then receives packet 3 (1504). The packet 2-A (1502) and the packet 2-B (1503) are stored in the buffer memory 104.

以下、送受信フレーム生成解析回路1401は、パケット4(1505)、及びパケット5(1506)についても同様の動作を実行する。   Thereafter, the transmission / reception frame generation analysis circuit 1401 performs the same operation on the packet 4 (1505) and the packet 5 (1506).

送受信フレーム生成解析回路1402は、パケット1(1507)、パケット2(1508)、及びパケット3(1509)を生成する。パケット3が生成されているときに、送受信フレーム生成解析回路1401がフラグメント化したパケット2−A(1502)、及びパケット2−B(1503)を受信し、多重解析を実行する必要があるため、送受信フレーム生成解析回路1403は、パケット3(1509)を生成した後に、生成モードから多重解析モードに移行する。なお、送受信フレーム生成解析回路1402は、通信情報管理・制御回路103からの動作モード信号によって、生成モードから多重解析モードへ移行する。   The transmission / reception frame generation analysis circuit 1402 generates packet 1 (1507), packet 2 (1508), and packet 3 (1509). When the packet 3 is generated, the transmission / reception frame generation analysis circuit 1401 needs to receive the fragmented packet 2-A (1502) and the packet 2-B (1503) and execute multiple analysis. The transmission / reception frame generation / analysis circuit 1403 shifts from the generation mode to the multiple analysis mode after generating packet 3 (1509). The transmission / reception frame generation / analysis circuit 1402 shifts from the generation mode to the multiple analysis mode according to the operation mode signal from the communication information management / control circuit 103.

多重解析モードへ移行した送受信フレーム生成解析回路1402は、多重解析を実行する。具体的には、送受信フレーム生成解析回路1402は、フラグメント化したパケット2−A(1502)、及びパケット2−B(1503)からパケット2を生成し、生成されたパケット2を再度解析する。   The transmission / reception frame generation analysis circuit 1402 that has shifted to the multiple analysis mode performs multiple analysis. Specifically, the transmission / reception frame generation / analysis circuit 1402 generates a packet 2 from the fragmented packet 2-A (1502) and the packet 2-B (1503), and analyzes the generated packet 2 again.

その後、送受信フレーム生成解析回路1402は、多重解析モードから生成モードに移行し、パケット4(1511)を生成する。   Thereafter, the transmission / reception frame generation analysis circuit 1402 shifts from the multiple analysis mode to the generation mode, and generates packet 4 (1511).

図15に示す例では、送受信フレーム生成解析回路1402は、多重解析を優先的に実行したが、適用先システムの要求によって、パケット4(1511)の送信を優先したい場合、送受信フレーム生成解析回路1401が多重解析を実行してもよい。前述したように、優先的に取り扱う処理であるか否かは、外部(例えば、通信情報管理・制御回路103)からの動作モードの入力によって判定される。   In the example illustrated in FIG. 15, the transmission / reception frame generation analysis circuit 1402 preferentially executes the multiple analysis. However, if transmission of the packet 4 (1511) is to be prioritized according to a request from the application destination system, the transmission / reception frame generation analysis circuit 1401 May perform multiple analysis. As described above, whether or not the processing is preferentially handled is determined by an operation mode input from the outside (for example, the communication information management / control circuit 103).

また、送受信フレーム生成解析回路1402が多重解析を実行している間、緊急にパケットを送信する必要がある場合、送受信フレーム生成解析回路1401が解析モードから生成モードに移行して、パケットを送信することも考えられる。前述の処理の移行についても、外部(例えば、通信情報管理・制御回路103)からの動作モードの入力によって判定される。   In addition, when it is necessary to urgently transmit a packet while the transmission / reception frame generation / analysis circuit 1402 performs multiple analysis, the transmission / reception frame generation / analysis circuit 1401 shifts from the analysis mode to the generation mode and transmits the packet. It is also possible. The transition of the above-described processing is also determined by an operation mode input from the outside (for example, the communication information management / control circuit 103).

図15に示した例の他に、大量のデータを受信し続ける場合、両方の送受信フレーム生成解析回路1401、1402を解析モードとして動作させ、処理状況に応じて受信モードに移行することもできる。また、大量のデータを送信したい場合、両方の送受信フレーム生成解析回路1401、1402を生成モードとして動作させ、状況に応じて解析モードに移行することもできる。   In addition to the example shown in FIG. 15, when a large amount of data is continuously received, both the transmission / reception frame generation analysis circuits 1401 and 1402 can be operated as an analysis mode and can be shifted to a reception mode according to the processing status. When a large amount of data is to be transmitted, both the transmission / reception frame generation / analysis circuits 1401 and 1402 can be operated as a generation mode, and the analysis mode can be shifted according to the situation.

本発明の第2の実施形態によれば、送受信フレーム生成解析回路1401、1402は、処理状況に応じて、柔軟に動作モードを切り替えられることができるため、最も効率のよい通信状態を実現できる。また、各動作モードを実現するための回路の数を少なくすることができるため、通信端末1400の回路規模を小さく抑えることができ、これによって、消費電力を低減できる。また、コストを抑えることができる。   According to the second embodiment of the present invention, the transmission / reception frame generation / analysis circuits 1401 and 1402 can flexibly switch the operation mode according to the processing status, so that the most efficient communication state can be realized. In addition, since the number of circuits for realizing each operation mode can be reduced, the circuit scale of the communication terminal 1400 can be reduced, thereby reducing power consumption. Moreover, cost can be suppressed.

以上のように、本発明の実施形態によれば、フレーム送受信装置がフレームの解析、フレームの生成及び多重解析を切り替えて実行できるため、装置規模を縮小できる。また、同一のプログラムによって、各動作モードに対応した処理を実現できるため、プログラム規模を縮小できる。したがって、装置の低コスト化が可能となる。また、多様な通信プロトコル処理への対応が容易となる。   As described above, according to the embodiment of the present invention, the frame transmitting / receiving apparatus can switch and execute frame analysis, frame generation, and multiplex analysis, so that the apparatus scale can be reduced. Further, since the processing corresponding to each operation mode can be realized by the same program, the program scale can be reduced. Therefore, the cost of the apparatus can be reduced. In addition, it becomes easy to handle various communication protocol processes.

本発明の第1の実施の形態における通信端末のハードウェア構成の一例を示すブロック図である。It is a block diagram which shows an example of the hardware constitutions of the communication terminal in the 1st Embodiment of this invention. 本発明の第1の実施形態の送受信フレーム生成解析回路の構成の一例を示すブロック図である。It is a block diagram which shows an example of a structure of the transmission / reception frame production | generation analysis circuit of the 1st Embodiment of this invention. 本発明の第1の実施形態の送受信フレーム生成解析回路の動作モードの切り替え及び各動作モードの処理を説明するフローチャートである。It is a flowchart explaining the switching of the operation mode of the transmission / reception frame production | generation analysis circuit of the 1st Embodiment of this invention, and the process of each operation mode. 本発明の第1の実施形態における、解析モードで動作する送受信フレーム生成解析回路の入出力を示す図である。It is a figure which shows the input / output of the transmission-and-reception frame production | generation analysis circuit which operate | moves in an analysis mode in the 1st Embodiment of this invention. 本発明の第1の実施形態の解析モードにおける送受信フレーム生成解析回路の処理を説明するフローチャートである。It is a flowchart explaining the process of the transmission / reception frame production | generation analysis circuit in the analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の解析モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の解析モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態における、生成モードで動作する送受信フレーム生成解析回路の入出力を示す図である。It is a figure which shows the input / output of the transmission-and-reception frame production | generation analysis circuit which operate | moves in the production | generation mode in the 1st Embodiment of this invention. 本発明の第1の実施形態の生成モードにおける送受信フレーム生成解析回路の処理を説明するフローチャートである。It is a flowchart explaining the process of the transmission / reception frame production | generation analysis circuit in the production | generation mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の送信モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the transmission mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の送信モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the transmission mode of the 1st Embodiment of this invention. 本発明の第1の実施形態における、多重解析モードで動作する送受信フレーム生成解析回路の入出力を示す図である。It is a figure which shows the input / output of the transmission-and-reception frame production | generation analysis circuit which operate | moves in the multiple analysis mode in the 1st Embodiment of this invention. 本発明の第1の実施形態の多重解析モードにおける送受信フレーム生成解析回路の処理を説明するフローチャートである。It is a flowchart explaining the process of the transmission / reception frame production | generation analysis circuit in the multiple analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の多重解析モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the multiple analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態の多重解析モードにおける送受信フレーム生成解析回路のプログラム解釈の一例を説明する図である。It is a figure explaining an example of the program interpretation of the transmission / reception frame production | generation analysis circuit in the multiple analysis mode of the 1st Embodiment of this invention. 本発明の第1の実施形態における通信端末が処理するTCP/IPフレームを示した図である。It is the figure which showed the TCP / IP frame which the communication terminal in the 1st Embodiment of this invention processes. 本発明の第2の実施形態における通信端末のハードウェア構成の一例を示すブロック図である。It is a block diagram which shows an example of the hardware constitutions of the communication terminal in the 2nd Embodiment of this invention. 本発明の第2の実施形態の二つの送受信フレーム生成解析回路の動作を説明する図である。It is a figure explaining operation | movement of the two transmission / reception frame production | generation analysis circuits of the 2nd Embodiment of this invention.

100 通信端末
101 通信データ変調・復調回路
102 送受信フレーム生成解析回路
103 通信情報管理・制御回路
104 バッファメモリ
105 ネットワーク
200 生成解析演算器
201 マイクロプログラムテーブル
202 マイクロプログラム解釈部
203 データセレクタ部
204 演算ロジック部
205 処理結果データ整合部
206 レジスタ
400 動作モード信号
401 受信フレーム
402 解析結果データ
403 受信フレーム
600 マイクロプログラムバイナリ形式
601 解析モード
602 マイクロプログラムソースコード形式
603 受信フレーム
604 レジスタ
700 送信フレーム
701 送信フレーム生成用データ
702 送信用ペイロード
901 生成モード
902 マイクロプログラムソースコード形式
903 送信フレーム
1000 多重解析用データ
1001 多重解析用ペイロード
1002 多重解析用フレーム解析結果データ
1003 受信フレーム
1201 多重解析モード
1203 多重解析用フレーム
1300 TCP/IPフレーム
1301 MACヘッダ
1302 IPヘッダ
1303 TCPヘッダ
1304 ペイロード
1305 トレーラ
1400 通信端末
1401 送受信フレーム生成解析回路
1402 送受信フレーム生成解析回路
1403 送受信フレーム生成解析回路
1503 受信パケット解析
1507 送信パケット生成
1511 多重解析
DESCRIPTION OF SYMBOLS 100 Communication terminal 101 Communication data modulation / demodulation circuit 102 Transmission / reception frame generation analysis circuit 103 Communication information management / control circuit 104 Buffer memory 105 Network 200 Generation analysis calculator 201 Microprogram table 202 Microprogram interpretation unit 203 Data selector unit 204 Operation logic unit 205 processing result data matching unit 206 register 400 operation mode signal 401 reception frame 402 analysis result data 403 reception frame 600 microprogram binary format 601 analysis mode 602 microprogram source code format 603 reception frame 604 register 700 transmission frame 701 transmission frame generation data 702 Transmission payload 901 Generation mode 902 Microprogram source code format 903 Transmission frame 1000 Analysis data 1001 Multiple analysis payload 1002 Multiple analysis frame analysis result data 1003 Received frame 1201 Multiple analysis mode 1203 Multiple analysis frame 1300 TCP / IP frame 1301 MAC header 1302 IP header 1303 TCP header 1304 Payload 1305 Trailer 1400 Communication terminal 1401 Transmission / reception frame generation / analysis circuit 1402 Transmission / reception frame generation / analysis circuit 1403 Transmission / reception frame generation / analysis circuit 1503 Reception packet analysis 1507 Transmission packet generation 1511 Multiplex analysis

Claims (14)

通信情報を制御及び管理する制御部と、記憶媒体と、フレームを生成又は解析する送受信生成解析部と、ネットワークと接続された通信データ変調復調部とを備えたフレーム送受信装置であって、
前記送受信生成解析部は、
前記制御部又は前記ネットワークから情報を受信する受信部と、
前記受信した情報を格納するレジスタと、
前記フレームを生成又は解析する演算部と、
前記演算部の処理内容を示すプログラムを格納するプログラム格納部と、
前記プログラムの内容を解釈する解釈部と、
前記生成されたフレーム、又は解析された情報を送信する送信部と、を備え、
前記フレーム送受信装置は、処理動作を指定する動作モード信号によって、受信したフレームを解析する解析モード、送信するフレームを生成する生成モード、又は、断片化されたフレームから新たにフレームを生成し、前記生成されたフレームを解析する多重解析モードのいずれかの動作モードで処理を実行することを特徴とするフレーム送受信装置。
A frame transmission / reception apparatus comprising a control unit that controls and manages communication information, a storage medium, a transmission / reception generation / analysis unit that generates or analyzes a frame, and a communication data modulation / demodulation unit connected to a network,
The transmission / reception generation analysis unit includes:
A receiving unit for receiving information from the control unit or the network;
A register for storing the received information;
A calculation unit for generating or analyzing the frame;
A program storage unit for storing a program indicating the processing content of the arithmetic unit;
An interpreter for interpreting the contents of the program;
A transmission unit that transmits the generated frame or the analyzed information, and
The frame transmission / reception device generates a new frame from an analysis mode for analyzing a received frame, a generation mode for generating a frame to be transmitted, or a fragmented frame by an operation mode signal designating a processing operation, A frame transmission / reception apparatus that performs processing in any one of multiple analysis modes for analyzing a generated frame.
前記動作モード信号は、前記解釈部に入力され、
前記解釈部は、
前記レジスタの、前記プログラム格納部に格納される前記プログラムの格納先を示すアドレスを参照し、
前記プログラム格納部から前記プログラムを取得し、
前記入力された動作モード信号と前記取得されたプログラムとを用いて、指定された動作モードにおける処理を実行するように前記演算部を設定することを特徴とする請求項1に記載のフレーム送受信装置。
The operation mode signal is input to the interpretation unit,
The interpreter is
Refer to an address indicating a storage location of the program stored in the program storage unit of the register,
Obtaining the program from the program storage unit;
2. The frame transmitting / receiving apparatus according to claim 1, wherein the calculation unit is set to execute processing in a specified operation mode using the input operation mode signal and the acquired program. .
前記解釈部は、前記プログラム格納部から取得された同一の前記プログラムを、前記動作モード信号によって、前記解釈モード、前記生成モード、又は前記多重解析モードの動作を実現するように前記演算部を設定することを特徴とする請求項2に記載のフレーム送受信装置。   The interpretation unit sets the calculation unit to realize the operation of the interpretation mode, the generation mode, or the multiple analysis mode for the same program acquired from the program storage unit by the operation mode signal. The frame transmitting / receiving apparatus according to claim 2, wherein: 前記送受信生成解析部は、第1の送受信生成解析部と第2の送受信生成解析部とを含み、
前記第1の送受信生成解析部は、前記解析モードで動作し、
前記第2の送受信生成解析部は、前記生成モードで動作し、
前記第1の送受信生成解析部が断片化したフレームを受信した場合、前記第2の送受信生成解析部は、前記動作モードを前記生成モードから前記多重解析モードへ切り替え、多重解析を実行し、
前記第2の送受信生成解析部は、前記受信した断片化したフレームについて多重解析が完了した後に、前記生成モードに切り替えることを特徴とする請求項1に記載のフレーム送受信装置。
The transmission / reception generation analysis unit includes a first transmission / reception generation analysis unit and a second transmission / reception generation analysis unit,
The first transmission / reception generation analysis unit operates in the analysis mode,
The second transmission / reception generation analysis unit operates in the generation mode,
When the first transmission / reception generation / analysis unit receives a fragmented frame, the second transmission / reception generation / analysis unit switches the operation mode from the generation mode to the multiple analysis mode, and executes multiple analysis.
2. The frame transmission / reception apparatus according to claim 1, wherein the second transmission / reception generation analysis unit switches to the generation mode after multiple analysis is completed for the received fragmented frame.
前記送受信生成解析部は、第1の送受信生成解析部と第2の送受信生成解析部とを含み、
前記第1の送受信生成解析部は、前記解析モードで動作し、
前記第2の送受信生成解析部は、前記生成モードで動作し、
前記第1の送受信生成解析部が断片化したフレームを受信した場合、前記第1の送受信生成解析部は、前記動作モードを前記解析モードから前記多重解析モードへ切り替え、多重解析を実行し、
前記第1の送受信生成解析部は、前記受信した断片化したフレームについて多重解析が完了した後に、前記解析モードに切り替えることを特徴とする請求項1に記載のフレーム送受信装置。
The transmission / reception generation analysis unit includes a first transmission / reception generation analysis unit and a second transmission / reception generation analysis unit,
The first transmission / reception generation analysis unit operates in the analysis mode,
The second transmission / reception generation analysis unit operates in the generation mode,
When the first transmission / reception generation / analysis unit receives a fragmented frame, the first transmission / reception generation / analysis unit switches the operation mode from the analysis mode to the multiple analysis mode, and executes multiple analysis,
2. The frame transmission / reception apparatus according to claim 1, wherein the first transmission / reception generation analysis unit switches to the analysis mode after completing the multiple analysis on the received fragmented frame.
前記第1の送受信生成解析部及び前記第2の送受信生成解析部の動作モードの切り替えは、前記第1の送受信生成解析部及び前記第2の送受信生成解析部に割り当てられた優先順位によって決定されることを特徴とする請求項4又は5に記載のフレーム送受信装置。   The switching of the operation modes of the first transmission / reception generation analysis unit and the second transmission / reception generation analysis unit is determined by the priority assigned to the first transmission / reception generation analysis unit and the second transmission / reception generation analysis unit. 6. The frame transmitting / receiving apparatus according to claim 4 or 5, wherein: 前記優先順位は、前記制御部によって設定されることを特徴とする請求項5に記載のフレーム送受信装置。   The frame transmission / reception apparatus according to claim 5, wherein the priority is set by the control unit. 前記送受信生成解析部は、第1の送受信生成解析部と第2の送受信生成解析部とを含み、
前記第1の送受信生成解析部は、前記解析モードで動作し、
前記第2の送受信生成解析部は、前記生成モードで動作し、
前記第1の送受信生成解析部が断片化したフレームを受信した場合、前記第2の送受信生成解析部は、前記動作モードを前記生成モードから前記多重解析モードへ切り替え、多重解析を実行し、
前記第1の送受信生成解析部は、前記動作モードを前記解析モードから前記生成モードへ切り替えて、前記フレームを生成し、前記生成されたフレームを送信することを特徴とする請求項1に記載のフレーム送受信装置。
The transmission / reception generation analysis unit includes a first transmission / reception generation analysis unit and a second transmission / reception generation analysis unit,
The first transmission / reception generation analysis unit operates in the analysis mode,
The second transmission / reception generation analysis unit operates in the generation mode,
When the first transmission / reception generation / analysis unit receives a fragmented frame, the second transmission / reception generation / analysis unit switches the operation mode from the generation mode to the multiple analysis mode, and executes multiple analysis.
The first transmission / reception generation analysis unit switches the operation mode from the analysis mode to the generation mode, generates the frame, and transmits the generated frame. Frame transmission / reception device.
前記送受信生成解析部は、第1の送受信生成解析部と第2の送受信生成解析部とを含み、
前記第1の送受信生成解析部は、前記解析モードで動作し、
前記第2の送受信生成解析部は、前記生成モードで動作し、
大量のデータを受信する場合に、前記第2の送受信生成解析部は、前記動作モードを前記生成モードから前記解析モードに切り替えることを特徴とする請求項1に記載のフレーム送受信装置。
The transmission / reception generation analysis unit includes a first transmission / reception generation analysis unit and a second transmission / reception generation analysis unit,
The first transmission / reception generation analysis unit operates in the analysis mode,
The second transmission / reception generation analysis unit operates in the generation mode,
2. The frame transmitting / receiving apparatus according to claim 1, wherein, when receiving a large amount of data, the second transmission / reception generation analysis unit switches the operation mode from the generation mode to the analysis mode.
前記送受信生成解析部は、第1の送受信生成解析部と第2の送受信生成解析部とを含み、
前記第1の送受信生成解析部は、前記解析モードで動作し、
前記第2の送受信生成解析部は、前記生成モードで動作し、
大量のデータを送信する場合に、前記第1の送受信生成解析部は、前記動作モードを前記解析モードから、前記生成モードに切り替えることを特徴とする請求項1に記載のフレーム送受信装置。
The transmission / reception generation analysis unit includes a first transmission / reception generation analysis unit and a second transmission / reception generation analysis unit,
The first transmission / reception generation analysis unit operates in the analysis mode,
The second transmission / reception generation analysis unit operates in the generation mode,
2. The frame transmitting / receiving apparatus according to claim 1, wherein, when a large amount of data is transmitted, the first transmission / reception generation analysis unit switches the operation mode from the analysis mode to the generation mode.
前記送受信生成解析部は、前記動作モードにおける処理が終了した後に、前記動作モード信号の待受状態に切り替わることを特徴とする請求項1に記載のフレーム送受信装置。   The frame transmission / reception device according to claim 1, wherein the transmission / reception generation analysis unit switches to a standby state of the operation mode signal after the processing in the operation mode is completed. 前記動作モード信号は、前記制御部から送信されることを特徴とする請求項1に記載のフレーム送受信装置。   The frame transmitting / receiving apparatus according to claim 1, wherein the operation mode signal is transmitted from the control unit. 通信情報を制御及び管理する制御部と、記憶媒体と、フレームを生成又は解析する送受信生成解析部と、ネットワークと接続された通信データ変調復調部とを備えた装置における通信データ処理方法であって、
前記送受信生成解析部は、
前記制御部又は前記ネットワークから情報を受信する受信部と、
前記制御部又はネットワークから受信した情報を格納するレジスタと、
前記フレームを生成又は解析する演算部と、
前記演算部の処理内容を示すプログラムを格納するプログラム格納部と、
前記プログラムの内容を解釈する解釈部と、
前記生成されたフレーム又は、解析された情報を送信する送信部と、を備え、
前記方法は、
前記送受信生成解析部が、処理動作を指定する動作モード信号を受信し、
前記送受信生成解析部が、前記受信した動作モード信号によって、受信したフレームを解析する解析モード、送信するフレームを生成する生成モード、又は、断片化されたフレームから新たにフレームを生成し、前記生成されたフレームを解析する多重解析モードのいずれかの動作モードに切り替わって、処理を実行することを特徴とする通信データ処理方法。
A communication data processing method in an apparatus including a control unit that controls and manages communication information, a storage medium, a transmission / reception generation analysis unit that generates or analyzes a frame, and a communication data modulation / demodulation unit connected to a network. ,
The transmission / reception generation analysis unit includes:
A receiving unit for receiving information from the control unit or the network;
A register for storing information received from the control unit or network;
A calculation unit for generating or analyzing the frame;
A program storage unit for storing a program indicating the processing content of the arithmetic unit;
An interpreter for interpreting the contents of the program;
A transmission unit that transmits the generated frame or the analyzed information, and
The method
The transmission / reception generation analysis unit receives an operation mode signal designating a processing operation,
The transmission / reception generation analysis unit generates a new frame from an analysis mode for analyzing a received frame, a generation mode for generating a frame to be transmitted, or a fragmented frame based on the received operation mode signal, and the generation A communication data processing method comprising: switching to one of operation modes of a multiple analysis mode for analyzing a received frame and executing processing.
通信情報を制御する制御部と、フレームを生成又は解析する送受信生成解析部と、ネットワークを介して情報の送受信を行う通信部と、を備えたフレーム送受信装置であって、
前記送受信生成解析部は、
前記制御部又は前記通信部から情報を受信する受信部と、
前記制御部から受信した情報からフレームを生成し、又は、前記通信部から受信したフレームを解析する演算部と、
前記生成されたフレームを送信し、又は前記解析された情報を送信する送信部と、を備え、
前記フレーム送受信装置は、処理動作を指定する動作モード信号によって、受信したフレームを解析する解析モード、送信するフレームを生成する生成モード、又は、断片化されたフレームから新たにフレームを生成し、前記生成されたフレームを解析する多重解析モードのいずれかの動作モードで処理を実行することを特徴とするフレーム送受信装置。
A frame transmission / reception apparatus comprising a control unit for controlling communication information, a transmission / reception generation analysis unit for generating or analyzing a frame, and a communication unit for transmitting / receiving information via a network,
The transmission / reception generation analysis unit includes:
A receiving unit that receives information from the control unit or the communication unit;
A calculation unit that generates a frame from information received from the control unit or analyzes a frame received from the communication unit;
A transmission unit that transmits the generated frame or transmits the analyzed information, and
The frame transmission / reception device generates a new frame from an analysis mode for analyzing a received frame, a generation mode for generating a frame to be transmitted, or a fragmented frame by an operation mode signal designating a processing operation, A frame transmission / reception apparatus that performs processing in any one of multiple analysis modes for analyzing a generated frame.
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