JP2010177560A - Semiconductor memory device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To enhance the writing or erasing speed of a charge-trap flash memory, and to suppress the erroneous writing thereof. <P>SOLUTION: In this semiconductor memory device 70, an N<SP>+</SP>layer 6 to be a source or a drain of a memory cell transistor is provided, and a plurality of gates of memory cell transistors and N+ layers 6 are alternately arranged and formed on a first principal plane (front surface) of a semiconductor substrate 1. A side wall film 7 with a dielectric constant of 15 is provided on both ends of an electric charge accumulation layer 3, a current shielding layer 4, and a control electrode 5 to be formed by lamination. A gap part 9 whose bottom is separated from the surroundings by a tunnel oxide film 2, whose side face is separated from the surroundings by the side wall film 7, whose upper part is separated from the surroundings by an insulating film 8, and in which the air is filled is provided at the side part of the gate of the memory cell transistor. The insulating film 8 is provided on the control electrode 5, the side wall film 7, and the gap part 9. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体記憶装置に関する。   The present invention relates to a semiconductor memory device.

フラッシュメモリなどの電気的に書き込み、消去可能な不揮発性半導体記憶装置は、デジタルカメラ、移動体端末、携帯オーディオ機器、或いはパーソナルコンピュータ（ＰＣ）等の大容量データ記憶媒体として広く採用されている。フラッシュメモリに使用される不揮発性メモリセルトランジスタには、代表的なものにフローティングゲート（ＦＧ）とコントロールゲート（ＣＧ）から構成される積層ゲート構造のものと、例えばシリコン窒化膜を電荷蓄積膜として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flashとも呼称される）構造のものがある。近年、半導体素子の微細化、高集積度化の進展に伴い、積層ゲート構造のフラッシュメモリにおいては、メモリセルトランジスタのゲート間距離が狭まり、隣接セルのフローティングゲート（ＦＧ）間での容量カップリングにより誤動作が発生しやすくなる。このため、容量カップリングが発生しにくいチャージトラップ型フラッシュ構造のメモリセルトランジスタが開発されている（例えば、特許文献１参照。）。   An electrically writable and erasable nonvolatile semiconductor memory device such as a flash memory is widely adopted as a large-capacity data storage medium such as a digital camera, a mobile terminal, a portable audio device, or a personal computer (PC). Typical non-volatile memory cell transistors used in flash memory include a stacked gate structure composed of a floating gate (FG) and a control gate (CG), and a silicon nitride film as a charge storage film. There is a charge trap type flash (CTF; also called Charge Trap Flash) structure to be used. In recent years, with the progress of miniaturization and high integration of semiconductor elements, the distance between the gates of the memory cell transistors is reduced in the flash memory having the stacked gate structure, and the capacitive coupling between the floating gates (FG) of adjacent cells. This makes it easier for malfunctions to occur. For this reason, a memory cell transistor having a charge trap type flash structure in which capacitive coupling hardly occurs has been developed (see, for example, Patent Document 1).

特許文献１などに記載されるチャージトラップ型フラッシュ構造のメモリセルトランジスタでは、電荷蓄積層の寸法が縮小されると書き込み／消去時のトンネル電界が緩和されるために書き込み／消去速度が低下する、制御ゲート間の距離が縮小されると選択ワード線に隣接するメモリセルで誤書き込み／誤消去が起こりやすくなるという問題がある。   In the memory cell transistor having a charge trap type flash structure described in Patent Document 1 and the like, when the size of the charge storage layer is reduced, the tunnel electric field at the time of writing / erasing is relaxed, so that the writing / erasing speed decreases. When the distance between the control gates is reduced, there is a problem that erroneous writing / erase is likely to occur in the memory cell adjacent to the selected word line.

特開２００３−７８０４３号公報JP 2003-78043 A

本発明は、書き込み／消去対象のメモリセルでの書き込み／消去速度を改善することができる半導体記憶装置を提供する。   The present invention provides a semiconductor memory device capable of improving the writing / erasing speed in a memory cell to be written / erased.

本発明の一態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、前記メモリセルトランジスタのゲート、前記側壁膜、及び前記空隙部上に設けられ、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜とを具備することを特徴とする。   In a semiconductor memory device of one embodiment of the present invention, a semiconductor substrate, a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked over the semiconductor substrate, and the control electrode is connected to a word line. Provided on the side surfaces of the memory cell transistor, the charge storage layer, the current blocking layer, and the control electrode that are stacked, and has a higher dielectric constant than the silicon nitride film, and the side surface of the gate of the memory cell transistor Provided in a portion, the side surface of which is isolated from the surroundings by the side wall film and filled with air, the gate of the memory cell transistor, the side wall film, and the air gap portion, and the upper portion of the air gap portion. And an insulating film provided so as to be isolated from the surroundings.

更に、本発明の他態様の半導体記憶装置は、半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、前記側壁膜及び前記空隙部上に設けられ、側面が前記制御電極と接し、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜とを具備することを特徴とする。   Furthermore, in a semiconductor memory device according to another aspect of the present invention, a semiconductor substrate, a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked on the semiconductor substrate, and the control electrode is connected to a word line. Provided on the side surfaces of the stacked memory cell transistor and the current blocking layer, and provided on the side wall portion of the gate of the memory cell transistor having a higher dielectric constant than the silicon nitride film. The side wall is isolated from the surroundings by the side wall film, and is provided on the side wall film and the gap part, the side surface is in contact with the control electrode, and the upper part of the gap part is defined as the surrounding area. And an insulating film provided so as to be isolated.

本発明によれば、書き込み／消去対象のメモリセルでの書き込み／消去速度を改善することができる半導体記憶装置を提供することができる。   According to the present invention, it is possible to provide a semiconductor memory device capable of improving the writing / erasing speed in a memory cell to be written / erased.

本発明の実施例１に係る半導体記憶装置を示す断面図。1 is a cross-sectional view showing a semiconductor memory device according to Embodiment 1 of the present invention. 本発明の実施例１に係る比較例の半導体記憶装置を示す断面図。Sectional drawing which shows the semiconductor memory device of the comparative example which concerns on Example 1 of this invention. 本発明の実施例１に係るメモリセルの書き込み／消去時のトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性。The figure which shows the electric field strength of the tunnel film | membrane at the time of writing / erasing of the memory cell based on Example 1 of this invention, A continuous line (a) is a characteristic of a present Example, and a broken line (b) is a characteristic of a comparative example. 本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention. 本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention. 本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention. 本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention. 本発明の実施例１に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 1 of this invention. 本発明の実施例２に係る半導体記憶装置示す断面図。Sectional drawing which shows the semiconductor memory device based on Example 2 of this invention. 本発明の実施例２に係るメモリセルの書き込み／消去時のトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性。The figure which shows the electric field strength of the tunnel film | membrane at the time of writing / erasing of the memory cell based on Example 2 of this invention, A solid line (a) is a characteristic of a present Example, and a broken line (b) is a characteristic of a comparative example. 本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention. 本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention. 本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention. 本発明の実施例２に係る半導体記憶装置の製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the semiconductor memory device based on Example 2 of this invention. 本発明の実施例３に係る半導体記憶装置を示す断面図。Sectional drawing which shows the semiconductor memory device based on Example 3 of this invention.

以下本発明の実施例について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１は半導体記憶装置を示す断面図、図２は比較例の半導体記憶装置を示す断面図、図３はメモリセルのトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性である。本実施例では、セル間干渉効果を緩和するためにメモリセルトランジスタの側壁部にＨｉｇｈ−Ｋ膜を設け、Ｈｉｇｈ−Ｋ膜の間に空気が充填された空隙部を設けている。   First, a semiconductor memory device according to Embodiment 1 of the present invention will be described with reference to the drawings. 1 is a cross-sectional view showing a semiconductor memory device, FIG. 2 is a cross-sectional view showing a semiconductor memory device of a comparative example, FIG. 3 is a diagram showing electric field strength of a tunnel film of a memory cell, and a solid line (a) is a characteristic of this embodiment. The broken line (b) is a characteristic of the comparative example. In this embodiment, in order to alleviate the inter-cell interference effect, a high-K film is provided on the side wall of the memory cell transistor, and a gap filled with air is provided between the high-K films.

図１に示すように、半導体記憶装置７０には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられる。図１は、半導体記憶装置７０のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。 As shown in FIG. 1, the semiconductor memory device 70 is provided with an N ⁺ layer 6 serving as the source or drain of the memory cell transistor on the first main surface (front surface) of the semiconductor substrate 1 made of P-type silicon. FIG. 1 is a cross-sectional view of the semiconductor memory device 70 in the bit line direction, in which a plurality of gates and N ⁺ layers 6 of memory cell transistors are alternately arranged.

半導体記憶装置７０は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ（ＣＴＦ；Charge Trap Flashとも呼称される）構造を有するＮＡＮＤ型フラッシュメモリである。チャージトラップ型フラッシュ（ＣＴＦ）は、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）、ＳＯＮＯＳ（polysilicon oxide nitride oxide silicon）、或いはＴＡＮＯＳ（silicon oxide SiN Al₂O₃ TaN）とも呼称される場合がある。 The semiconductor memory device 70 is a NAND flash memory having a charge trap flash (CTF; also called Charge Trap Flash) structure that uses a silicon nitride film as a charge storage layer. The charge trap flash (CTF) is sometimes called MONOS (Metal Oxide Nitride Oxide Semiconductor), SONOS (polysilicon oxide nitride oxide silicon), or TANOS (silicon oxide SiN Al ₂ O ₃ TaN).

トンネル酸化膜２は、半導体基板１及びＮ^＋層６の第１主面（表面）に設けられる。Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、側壁膜７が設けられる。側壁膜７には、比誘電率εが７．９であるシリコン窒化膜（ＳｉＮ膜）よりも比誘電率が大きなＨｉｇｈ−Ｋ絶縁膜が使用される。 The tunnel oxide film 2 is provided on the first main surface (front surface) of the semiconductor substrate 1 and the N ⁺ layer 6. A charge storage layer 3, a current blocking layer 4, and a control electrode 5 are stacked on the tunnel oxide film 2 so as to overlap with the N ⁺ layer 6 between the N ⁺ layers 6. Side wall films 7 are provided on both ends of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed in a stacked manner. A high-K insulating film having a relative dielectric constant larger than that of a silicon nitride film (SiN film) having a relative dielectric constant ε of 7.9 is used for the sidewall film 7.

メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、比誘電率εが１．０である空気が充填された空隙部９が設けられる。   At the side surface portion of the gate of the memory cell transistor, the bottom portion is separated from the surrounding by the tunnel oxide film 2, the side surface is separated from the surrounding by the sidewall film 7, the upper portion is separated from the surrounding by the insulating film 8, and the relative dielectric constant ε is A gap 9 filled with air of 1.0 is provided.

絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。層間絶縁膜である絶縁膜１０は、絶縁膜８上に設けられる。金属配線１１は、絶縁膜１０上に設けられ、ビット線として使用される。層間絶縁膜である絶縁膜１２は、金属配線１１上に設けられる。なお、絶縁膜１２上の配線、層間絶縁膜、表面保護絶縁膜については、図示及び説明を省略する。   The insulating film 8 is provided on the control electrode 5, the sidewall film 7, and the gap portion 9. An insulating film 10 that is an interlayer insulating film is provided on the insulating film 8. The metal wiring 11 is provided on the insulating film 10 and used as a bit line. An insulating film 12 that is an interlayer insulating film is provided on the metal wiring 11. Note that illustration and description of the wiring, interlayer insulating film, and surface protective insulating film on the insulating film 12 are omitted.

図２に示すように、比較例の半導体記憶装置８０には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられる。図２は、比較例の半導体記憶装置８０のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。比較例の半導体記憶装置８０は、チャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。 As shown in FIG. 2, the semiconductor memory device 80 of the comparative example is provided with an N ⁺ layer 6 serving as the source or drain of the memory cell transistor on the first main surface (front surface) of the semiconductor substrate 1 made of P-type silicon. . FIG. 2 is a cross-sectional view of the semiconductor memory device 80 of the comparative example in the bit line direction, in which a plurality of gates and N ⁺ layers 6 of the memory cell transistors are alternately arranged. The semiconductor memory device 80 of the comparative example is a NAND flash memory having a charge trap flash structure.

トンネル酸化膜２は、半導体基板１及びＮ^＋層６の第１主面（表面）に設けられる。電荷蓄積層３及び電流遮断層４は、Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に積層形成される。制御電極５は、電流遮断層４上に設けられる。側壁部１３は、制御電極５の両端部に設けられる。 The tunnel oxide film 2 is provided on the first main surface (front surface) of the semiconductor substrate 1 and the N ⁺ layer 6. Charge storage layer 3 and the current blocking layer 4, between the N ⁺ layer 6, so as to overlap with the N ⁺ layer 6, it is laminated on the tunnel oxide film 2. The control electrode 5 is provided on the current blocking layer 4. The side wall portions 13 are provided at both ends of the control electrode 5.

絶縁膜１４は、トンネル酸化膜２、制御電極５、及び側壁部１３上に、メモリセルトランジスタのゲート間を埋設するように設けられる。絶縁膜１４は、比誘電率εが３．９であるＴＥＯＳ膜が使用される。   The insulating film 14 is provided on the tunnel oxide film 2, the control electrode 5, and the side wall portion 13 so as to bury between the gates of the memory cell transistors. As the insulating film 14, a TEOS film having a relative dielectric constant ε of 3.9 is used.

金属配線１１は、絶縁膜１０上に設けられ、ビット線として使用される。層間絶縁膜である絶縁膜１２は、金属配線１１上に設けられる。なお、絶縁膜１２上の配線、層間絶縁膜、表面保護絶縁膜については、図示及び説明を省略する。   The metal wiring 11 is provided on the insulating film 10 and used as a bit line. An insulating film 12 that is an interlayer insulating film is provided on the metal wiring 11. Note that illustration and description of the wiring, interlayer insulating film, and surface protective insulating film on the insulating film 12 are omitted.

図３に示すように、破線（ｂ）で示す比較例の半導体記憶装置８０では、電荷蓄積層３及び電流遮断層４の幅が制御電極５の幅よりも広く形成され、且つメモリセルトランジスタのゲートの側面にＴＥＯＳ膜である絶縁膜１４が設けられている。チャージトラップ型のメモリセルでは、半導体基板１と制御電極５の間に電圧を印加することによりトンネル酸化膜２に電界を生じさせ、半導体基板１から電荷蓄積層３へ電子または正孔をトンネル電流で注入することにより、書き込み／消去が行われる。比較例の半導体記憶装置８０では、電荷蓄積層３および電流遮断層４より誘電率の低い絶縁膜１４中で電位勾配が大きくなるため、トンネル酸化膜２が絶縁膜１４に接する両端部付近の電位が低くなり、トンネル酸化膜２に電界が掛かりにくくなる。図３の中央部の書き込み／消去対象のメモリセルにおいて、ゲート中央部から左右に向かって電界が低下しているのはこのためである。トンネル酸化膜２の電界が小さくなれば、書き込み／消去が遅くなる。   As shown in FIG. 3, in the semiconductor memory device 80 of the comparative example indicated by the broken line (b), the charge storage layer 3 and the current blocking layer 4 are formed wider than the control electrode 5, and the memory cell transistor An insulating film 14 which is a TEOS film is provided on the side surface of the gate. In the charge trap type memory cell, an electric field is generated in the tunnel oxide film 2 by applying a voltage between the semiconductor substrate 1 and the control electrode 5, and electrons or holes are tunneled from the semiconductor substrate 1 to the charge storage layer 3. By performing the injection at the above, writing / erasing is performed. In the semiconductor memory device 80 of the comparative example, the potential gradient increases in the insulating film 14 having a dielectric constant lower than that of the charge storage layer 3 and the current blocking layer 4, so that the potentials near both ends where the tunnel oxide film 2 is in contact with the insulating film 14 are increased. And the tunnel oxide film 2 is less likely to receive an electric field. This is the reason why the electric field in the memory cell to be written / erased in the center of FIG. 3 decreases from the center of the gate to the left and right. If the electric field of the tunnel oxide film 2 is reduced, writing / erasing is delayed.

一方、実線（ａ）で示す本実施例の半導体記憶装置７０では、メモリセルトランジスタのゲートの側面にＨｉｇｈ−Ｋ絶縁膜である側壁膜７が設けられ、メモリセルトランジスタのゲート間には空気が充填された空隙部９が設けられている。Ｈｉｇｈ-K絶縁膜である側壁膜７中では電位勾配が小さくなるため、トンネル酸化膜２の両端部付近の電位は高く保たれる。図３の中央部の書き込み／消去対象のメモリセルにおいて、比較例の破線（ｂ）より本実施例の実線（ａ）の方で電界が大きくなっているのはこのためである。なお、実線（ａ）において、ゲート中央部より両端部の電界が大きくなっているのは、電荷蓄積層３および電流遮断層４より高い誘電率を有する絶縁膜を側壁膜７に適用しているためである。一方で、側壁膜７中での電位勾配が小さい場合、書き込み／消去対象のメモリセルの左右に配置された書き込み／消去対象外のメモリセルのトンネル酸化膜２に掛かる電界も同時に大きくなってしまい、誤書き込み／誤消去が起きる可能性が増える。これをメモリセル間の干渉効果と呼ぶ。本実施例の半導体記憶装置７０では、側壁膜７に接して設けられている空隙部９により大きな電位勾配が発生するため、メモリセル間の干渉効果を抑制することができる。図３の左右両端の書き込み／消去対象外のメモリセルにおいて、本実施例の実線（ａ）と比較例の破線（ｂ）で電界が同程度になっているのはこのためである。   On the other hand, in the semiconductor memory device 70 of this embodiment indicated by the solid line (a), the sidewall film 7 which is a High-K insulating film is provided on the side surface of the gate of the memory cell transistor, and air is interposed between the gates of the memory cell transistor. A filled gap 9 is provided. Since the potential gradient is small in the sidewall film 7 which is a High-K insulating film, the potential in the vicinity of both ends of the tunnel oxide film 2 is kept high. This is the reason why the electric field is larger in the solid line (a) of the present embodiment than in the broken line (b) of the comparative example in the memory cell to be written / erased in the center of FIG. In the solid line (a), the electric field at both ends is larger than that at the center of the gate because the insulating film having a dielectric constant higher than that of the charge storage layer 3 and the current blocking layer 4 is applied to the sidewall film 7. Because. On the other hand, when the potential gradient in the sidewall film 7 is small, the electric field applied to the tunnel oxide film 2 of the memory cell not to be written / erased arranged on the left and right of the memory cell to be written / erased also increases simultaneously. This increases the possibility of erroneous writing / erase. This is called an interference effect between memory cells. In the semiconductor memory device 70 of the present embodiment, a large potential gradient is generated by the gap 9 provided in contact with the side wall film 7, so that the interference effect between the memory cells can be suppressed. This is the reason why the electric field is almost the same in the solid line (a) of this embodiment and the broken line (b) of the comparative example in the memory cells that are not subject to writing / erasing at the left and right ends in FIG.

以上のとおり、本実施例の半導体記憶装置７０では、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。   As described above, in the semiconductor memory device 70 of this embodiment, the improvement of the writing / erasing speed to the memory cell to be written / erased and the suppression of the erroneous writing / erasing to the memory cell not to be written / erased are both achieved. Can be made.

ここで、図３に示す特性はハーフピッチが２４ｎｍ（メモリセルトランジスタのゲート長（Ｌｇ）が２４ｎｍ）の場合のデバイスＣＡＤシミュレーション結果である。ハーフピッチが２４ｎｍよりも大きな半導体記憶装置やハーフピッチが２４ｎｍよりも狭い半導体記憶装置においても同様に、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込みの抑制とを達成することができる。   Here, the characteristic shown in FIG. 3 is a device CAD simulation result when the half pitch is 24 nm (the gate length (Lg) of the memory cell transistor is 24 nm). Similarly, in a semiconductor memory device having a half pitch larger than 24 nm and a semiconductor memory device having a half pitch narrower than 24 nm, the writing / erasing speed to the memory cell to be written / erased is improved and the memory not to be written / erased Suppression of erroneous writing to the cell can be achieved.

次に、半導体記憶装置の製造方法について、図４乃至図８を参照して説明する。図４乃至図８は半導体記憶装置の製造工程を示す断面図である。   Next, a method for manufacturing a semiconductor memory device will be described with reference to FIGS. 4 to 8 are cross-sectional views showing the manufacturing process of the semiconductor memory device.

図４に示すように、まず、Ｐ型シリコンである半導体基板１上に、例えばイオン注入法を用いてチャネル層形成後、トンネル酸化膜２、電荷蓄積層３、電流遮断層４、制御電極５、及びハードマスク材２１を積層形成する。   As shown in FIG. 4, first, after forming a channel layer on a semiconductor substrate 1 made of P-type silicon using, for example, an ion implantation method, a tunnel oxide film 2, a charge storage layer 3, a current blocking layer 4, and a control electrode 5 are formed. And the hard mask material 21 are laminated.

ここで、トンネル酸化膜２には、例えば厚さ０．５〜１０ｎｍの範囲で、より好ましくは５ｎｍのＳｉＯ_２膜（シリコン酸化膜）を用いているが、代わりにＥＯＴ（equivalent oxide thickness）換算で同じ厚さのＳｉＯ_２膜／ＳｉＮ膜／ＳｉＯ_２の積層膜、ＳｉＯ_２膜／高誘電率絶縁膜／ＳｉＯ_２膜の積層膜、或いは高誘電率絶縁膜／ＳｉＯ_２膜の積層膜などを用いてもよい。電荷蓄積層３には、例えば厚さ３〜５０ｎｍの範囲で、より好ましくは５ｎｍのＳｉＮ膜（シリコン窒化膜）を用いている。 Here, as the tunnel oxide film 2, for example, a SiO ₂ film (silicon oxide film) having a thickness in the range of 0.5 to 10 nm, more preferably 5 nm, is used. Instead, EOT (equivalent oxide thickness) conversion is used. The same thickness of SiO ₂ film / SiN film / SiO ₂ laminated film, SiO ₂ film / high dielectric constant insulating film / SiO ₂ film laminated film, or high dielectric constant insulating film / SiO ₂ film laminated film, etc. It may be used. For the charge storage layer 3, for example, a SiN film (silicon nitride film) having a thickness in the range of 3 to 50 nm, more preferably 5 nm is used.

ブロック膜としての電流遮断層４には、例えば厚さ５〜３０ｎｍの範囲で、より好ましくは１５ｎｍのＡｌ_２Ｏ_３膜（アルミナ膜）を用いているが、代わりにシリコン酸化膜よりも誘電率の高いＭｇＯ膜、ＳｒＯ膜、ＢａＯ膜、ＴｉＯ膜、Ｔａ_２Ｏ_５膜、ＢａＴｉＯ_３膜、ＢａＺｒＯ膜、ＺｒＯ_２膜、ＨｆＯ_２膜、Ｙ_２Ｏ_３膜、ＺｒＳｉＯ膜、ＨｆＳｉＯ膜、或いはＬａＡｌＯ膜などの高誘電率絶縁膜又はその積層膜（Ａｌ_２Ｏ_３膜（アルミナ膜）の積層膜も含む）を用いてもよい。 For the current blocking layer 4 as a block film, for example, an Al ₂ O ₃ film (alumina film) having a thickness in the range of 5 to 30 nm, more preferably 15 nm, is used. Instead, the dielectric constant is higher than that of the silicon oxide film. High MgO film, SrO film, BaO film, TiO film, Ta ₂ O ₅ film, BaTiO ₃ film, BaZrO film, ZrO ₂ film, HfO ₂ film, Y ₂ O ₃ film, ZrSiO film, HfSiO film, or LaAlO film Alternatively, a high dielectric constant insulating film such as a laminated film (including a laminated film of an Al ₂ O ₃ film (alumina film)) may be used.

トンネル酸化膜２、電荷蓄積層３、電流遮断層４、制御電極５、及びハードマスク材２１を積層形成後、周知のリソグラフィー法を用いてレジスト膜２２を形成する。   After the tunnel oxide film 2, the charge storage layer 3, the current blocking layer 4, the control electrode 5, and the hard mask material 21 are stacked, a resist film 22 is formed using a well-known lithography method.

次に、図５に示すように、レジスト膜２２をマスクとして、例えばＲＩＥ（reactive ion etching）法によりハードマスク材２１をエッチングする。レジスト膜２２を除去後、ハードマスク材２１をマスクとして、例えばＲＩＥ法により制御電極５、電流遮断層４、及び電荷蓄積層３をエッチングする。制御電極５、電流遮断層４、及び電荷蓄積層３は、例えば垂直にエッチングされる。   Next, as shown in FIG. 5, using the resist film 22 as a mask, the hard mask material 21 is etched by, for example, RIE (reactive ion etching). After removing the resist film 22, the control electrode 5, the current blocking layer 4, and the charge storage layer 3 are etched by the RIE method, for example, using the hard mask material 21 as a mask. The control electrode 5, the current blocking layer 4, and the charge storage layer 3 are etched vertically, for example.

続いて、図６に示すように、ハードマスク材２１を選択的に除去した後、トンネル酸化膜２及び制御電極５上に絶縁膜を形成する。絶縁膜を形成後に、例えば全面エッチバック処理を行い、積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両側面部分の絶縁膜を残置して側壁膜７とする。   Subsequently, as shown in FIG. 6, after selectively removing the hard mask material 21, an insulating film is formed on the tunnel oxide film 2 and the control electrode 5. After the insulating film is formed, for example, the entire surface is etched back to leave the insulating films on both side surfaces of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed as a side wall film 7.

ここで、側壁膜７には、比誘電率εが１５の酸化ハフニウム（ＨｆＯ_２）膜を用いているが、代わりに酸化ランタン（Ｌａ_２Ｏ_３）膜、酸化ジルコニウム（ＺｒＯ_２）膜、酸化ランタン（Ｌａ_２Ｏ_３）のシリケート膜、酸化ハフニウム（ＨｆＯ_２）のシリケート膜、酸化ジルコニウム（ＺｒＯ_２）のシリケート膜、酸化ランタン（Ｌａ_２Ｏ_３）の窒素添加シリケート膜、酸化ハフニウム（ＨｆＯ_２）の窒素添加シリケート膜、酸化ジルコニウム（ＺｒＯ_２）の窒素添加シリケート膜、アルミナ（Ａｌ_２Ｏ_３）膜、酸化イットリウム（Ｙ_２Ｏ_３）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜、或いは酸化プラセオジウム（Ｐｒ_２Ｏ_３）膜などを用いてもよい。 Here, the sidewall film 7, relative although dielectric constant ε is using hafnium oxide (HfO ₂₎ film 15, instead of lanthanum oxide _(La 2 _{O 3)} film, a zirconium oxide (ZrO ₂₎ film, oxide Lanthanum (La ₂ O ₃ ) silicate film, hafnium oxide (HfO ₂ ) silicate film, zirconium oxide (ZrO ₂ ) silicate film, lanthanum oxide (La ₂ O ₃ ) nitrogen-added silicate film, hafnium oxide (HfO ₂₎ ) Nitrogen-added silicate film, zirconium oxide (ZrO ₂ ) nitrogen-added silicate film, alumina (Al ₂ O ₃ ) film, yttrium oxide (Y ₂ O ₃ ) film, tantalum oxide (Ta ₂ O ₅ ) film, or oxide A praseodymium (Pr ₂ O ₃ ) film or the like may be used.

そして、図７に示すように、トンネル酸化膜２、制御電極５、及び側壁膜７上に有機絶縁膜を形成し、例えばＣＭＰ（chemical mechanical polishing）法を用いて、制御電極５の表面が露出するまで有機絶縁膜を平坦研磨して、この有機絶縁膜をメモリセルトランジスタのゲート間に充填材２３として埋設する。充填材２３を埋設後、制御電極５及び充填材２３上に絶縁膜８を形成する。   Then, as shown in FIG. 7, an organic insulating film is formed on the tunnel oxide film 2, the control electrode 5, and the sidewall film 7, and the surface of the control electrode 5 is exposed by using, for example, a CMP (chemical mechanical polishing) method. The organic insulating film is flatly polished until this is completed, and this organic insulating film is buried as a filler 23 between the gates of the memory cell transistors. After embedding the filler 23, the insulating film 8 is formed on the control electrode 5 and the filler 23.

次に、図８に示すように、絶縁膜８に図示しない開口部を形成し、この開口部から有機絶縁膜である充填材２３をエッチング除去する。エッチング方法としては、例えば長寿命の酸素プラズマを用いて、開口部から遠距離の充填材２３を含めてすべてエッチング除去する。このとき、トンネル酸化膜２、側壁膜７、及び絶縁膜８はエッチングされない。なお、これ以降の工程については、周知の技術を用いているので図示及び説明を省略する。   Next, as shown in FIG. 8, an opening (not shown) is formed in the insulating film 8, and the filler 23, which is an organic insulating film, is removed by etching from the opening. As an etching method, for example, long-life oxygen plasma is used to etch and remove all the filler 23 far from the opening. At this time, the tunnel oxide film 2, the sidewall film 7, and the insulating film 8 are not etched. In addition, about the process after this, since a well-known technique is used, illustration and description are abbreviate | omitted.

上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、比誘電率が１の空気が充填された空隙部９が設けられる。絶縁膜８は、制御電極５、側壁膜７、及び空隙部９上に設けられる。 As described above, in the semiconductor memory device of this embodiment, the N ⁺ layer 6 serving as the source or drain of the memory cell transistor is provided on the first main surface (front surface) of the semiconductor substrate 1, and the gate of the memory cell transistor and the N ^A plurality of ⁺ layers 6 are alternately arranged and formed. A charge storage layer 3, a current blocking layer 4, and a control electrode 5 are stacked on the tunnel oxide film 2 so as to overlap with the N ⁺ layer 6 between the N ⁺ layers 6. Side wall films 7 having a relative dielectric constant of 15 are provided at both ends of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed in a stacked manner. At the side surface portion of the gate of the memory cell transistor, the bottom portion is separated from the surrounding by the tunnel oxide film 2, the side surface is separated from the surrounding by the side wall film 7, the upper portion is separated from the surrounding by the insulating film 8, and the relative dielectric constant is 1. A gap 9 filled with air is provided. The insulating film 8 is provided on the control electrode 5, the sidewall film 7, and the gap portion 9.

このため、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。   For this reason, it is possible to achieve both the improvement of the writing / erasing speed to the memory cell to be written / erased and the suppression of erroneous writing / erase to the memory cell not to be written / erased.

なお、本実施例では、Ｐ型シリコンである半導体基板１上にメモリセルトランジスタを形成しているが、Pウエル層上やＳＯＩ（silicon on insulator）基板上にメモリセルトランジスタを形成してもよい。   In this embodiment, the memory cell transistor is formed on the semiconductor substrate 1 made of P-type silicon. However, the memory cell transistor may be formed on a P well layer or an SOI (silicon on insulator) substrate. .

次に、本発明の実施例２に係る半導体記憶装置について、図面を参照して説明する。図９は半導体記憶装置を示す断面図、図１０はメモリセルのトンネル膜の電界強度を示す図、実線（ａ）は本実施例の特性、破線（ｂ）は比較例の特性である。本実施例では、Ｈｉｇｈ−Ｋ絶縁膜と空隙部の形成場所を変更している。   Next, a semiconductor memory device according to Embodiment 2 of the present invention will be described with reference to the drawings. 9 is a cross-sectional view showing the semiconductor memory device, FIG. 10 is a diagram showing the electric field strength of the tunnel film of the memory cell, the solid line (a) is the characteristic of this embodiment, and the broken line (b) is the characteristic of the comparative example. In this embodiment, the formation location of the High-K insulating film and the gap is changed.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図９に示すように、半導体記憶装置７１には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられる。図９は、半導体記憶装置７１のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。半導体記憶装置７１は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。 As shown in FIG. 9, the semiconductor memory device 71 is provided with an N ⁺ layer 6 serving as a source or drain of the memory cell transistor on the first main surface (front surface) of the semiconductor substrate 1 made of P-type silicon. FIG. 9 is a cross-sectional view of the semiconductor memory device 71 in the bit line direction, in which a plurality of gates and N ⁺ layers 6 of memory cell transistors are alternately arranged. The semiconductor memory device 71 is a NAND flash memory having a charge trap flash structure using a silicon nitride film as a charge storage layer.

トンネル酸化膜２は、半導体基板１及びＮ^＋層６の第１主面（表面）に設けられる。Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３及び電流遮断層４の両端部には、側壁膜３１が設けられる。側壁膜３１には、比誘電率εが７．９であるシリコン窒化膜（ＳｉＮ膜）よりも比誘電率が大きなＨｉｇｈ−Ｋ絶縁膜が使用される。 The tunnel oxide film 2 is provided on the first main surface (front surface) of the semiconductor substrate 1 and the N ⁺ layer 6. A charge storage layer 3, a current blocking layer 4, and a control electrode 5 are stacked on the tunnel oxide film 2 so as to overlap with the N ⁺ layer 6 between the N ⁺ layers 6. Sidewall films 31 are provided at both ends of the charge storage layer 3 and the current blocking layer 4 formed in a stacked manner. As the sidewall film 31, a High-K insulating film having a relative dielectric constant larger than that of a silicon nitride film (SiN film) having a relative dielectric constant ε of 7.9 is used.

メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜３３により周囲と分離され、比誘電率εが１．０である空気が充填された空隙部３２が設けられる。絶縁膜３３は、端部が制御電極５に接するように側壁膜７及び空隙部９上に設けられる。層間絶縁膜である絶縁膜１０は、制御電極５及び絶縁膜３３上に設けられる。   In the side surface portion of the gate of the memory cell transistor, the bottom portion is separated from the surroundings by the tunnel oxide film 2, the side surface is separated from the surroundings by the sidewall film 7, the upper portion is separated from the surroundings by the insulating film 33, and the relative dielectric constant ε A gap 32 filled with air of 1.0 is provided. The insulating film 33 is provided on the sidewall film 7 and the gap portion 9 so that the end portion is in contact with the control electrode 5. The insulating film 10 that is an interlayer insulating film is provided on the control electrode 5 and the insulating film 33.

図１０に示すように、実線（ａ）で示す本実施例の半導体記憶装置７１では、メモリセルトランジスタのゲートの側面にＨｉｇｈ−Ｋ絶縁膜である側壁膜３１が設けられ、メモリセルトランジスタのゲート間には空気が充填された空隙部３２が設けられている。   As shown in FIG. 10, in the semiconductor memory device 71 of the present embodiment indicated by the solid line (a), a sidewall film 31 that is a High-K insulating film is provided on the side surface of the gate of the memory cell transistor, and the gate of the memory cell transistor. A gap 32 filled with air is provided between them.

Ｈｉｇｈ-K絶縁膜である側壁膜３１中では電位勾配が小さくなるため、トンネル酸化膜２の両端部付近の電位は高く保たれる。図１０の中央部の書き込み／消去対象のメモリセルにおいて、比較例の破線（ｂ）より本実施例の実線（ａ）の方で電界が大きくなっているのはこのためである。なお、実線（ａ）において、ゲート中央部より両端部の電界が大きくなっているのは、電荷蓄積層３および電流遮断層４より高い誘電率を有する絶縁膜を側壁膜３１に適用しているためである。一方で、側壁膜３１中での電位勾配が小さい場合、書き込み／消去対象のメモリセルの左右に配置された書き込み／消去対象外のメモリセルのトンネル酸化膜２に掛かる電界も同時に大きくなってしまい、誤書き込み／誤消去が起きる可能性が増える。本実施例の半導体記憶装置７１では、側壁膜３１に接して設けられている空隙部３２により大きな電位勾配が発生するため、メモリセル間の干渉効果を抑制することができる。図１０の左右両端の書き込み／消去対象外のメモリセルにおいて、本実施例の実線（ａ）と比較例の破線（ｂ）で電界が同程度になっているのはこのためである。   Since the potential gradient is small in the sidewall film 31 that is a High-K insulating film, the potential in the vicinity of both ends of the tunnel oxide film 2 is kept high. This is the reason why the electric field in the memory cell to be written / erased in the center of FIG. 10 is larger in the solid line (a) of this embodiment than in the broken line (b) of the comparative example. In the solid line (a), the electric field at both ends is larger than that at the center of the gate because the insulating film having a dielectric constant higher than that of the charge storage layer 3 and the current blocking layer 4 is applied to the side wall film 31. Because. On the other hand, when the potential gradient in the sidewall film 31 is small, the electric field applied to the tunnel oxide film 2 of the memory cell not to be written / erased arranged on the left and right of the memory cell to be written / erased also increases simultaneously. This increases the possibility of erroneous writing / erase. In the semiconductor memory device 71 of the present embodiment, a large potential gradient is generated by the gap 32 provided in contact with the side wall film 31, so that the interference effect between the memory cells can be suppressed. This is the reason why the electric field is almost the same between the solid line (a) of this embodiment and the broken line (b) of the comparative example in the memory cells that are not subject to writing / erasing at the left and right ends in FIG.

以上のとおり、本実施例の半導体記憶装置７１では、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。   As described above, in the semiconductor memory device 71 of this embodiment, both the improvement of the writing / erasing speed to the memory cell to be written / erased and the suppression of the erroneous writing / erase to the memory cell not to be written / erased are achieved. Can be made.

ここで、図１０に示す特性はハーフピッチが２４ｎｍ（メモリセルトランジスタのゲート長（Ｌｇ）が２４ｎｍ）の場合のデバイスＣＡＤシミュレーション結果である。ハーフピッチが２４ｎｍよりも大きな半導体記憶装置やハーフピッチが２４ｎｍよりも狭い半導体記憶装置においても同様に、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込みの抑制とを達成することができる。   Here, the characteristic shown in FIG. 10 is a device CAD simulation result when the half pitch is 24 nm (the gate length (Lg) of the memory cell transistor is 24 nm). Similarly, in a semiconductor memory device having a half pitch larger than 24 nm and a semiconductor memory device having a half pitch narrower than 24 nm, the writing / erasing speed to the memory cell to be written / erased is improved and the memory not to be written / erased Suppression of erroneous writing to the cell can be achieved.

次に、半導体記憶装置の製造方法について、図１１乃至図１４を参照して説明する。図１１乃至図１４は半導体記憶装置の製造工程を示す断面図である。   Next, a method for manufacturing a semiconductor memory device will be described with reference to FIGS. 11 to 14 are cross-sectional views showing the manufacturing process of the semiconductor memory device.

図１１に示すように、積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両側面部分の絶縁膜を残置して側壁膜３１を形成する。ここで、側壁膜３１には、比誘電率εが１５の酸化ハフニウム（ＨｆＯ_２）膜を用いている。 As shown in FIG. 11, the sidewall film 31 is formed by leaving the insulating films on both side surfaces of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed in a stacked manner. Here, a hafnium oxide (HfO ₂ ) film having a relative dielectric constant ε of 15 is used for the sidewall film 31.

側壁膜３１形成後、トンネル酸化膜２、制御電極５、及び側壁膜７上に有機絶縁膜を形成し、メモリセルトランジスタのゲート側面部分に電流遮断層４表面と同じ高さになるようにこの有機絶縁膜を残置して充填材３４として埋設する。   After the sidewall film 31 is formed, an organic insulating film is formed on the tunnel oxide film 2, the control electrode 5, and the sidewall film 7, and the gate side surface portion of the memory cell transistor has the same height as the current blocking layer 4 surface. The organic insulating film is left and buried as a filler 34.

次に、図１２に示すように、制御電極５の両側面の露呈した側壁膜３１を選択的にエッチング除去する。エッチング方法としては、例えば、制御電極５及び充填材３４に対して側壁膜３１のエッチング速度の大きなＲＩＥ（reactive ion etching）条件を用いる。   Next, as shown in FIG. 12, the exposed sidewall films 31 on both side surfaces of the control electrode 5 are selectively removed by etching. As the etching method, for example, RIE (reactive ion etching) conditions in which the etching rate of the sidewall film 31 is large with respect to the control electrode 5 and the filler 34 are used.

続いて、図１３に示すように、制御電極５、側壁膜３１、及び充填材３４上に絶縁膜３３を形成後、例えばＣＭＰ（chemical mechanical polishing）法を用いて、制御電極５の表面が露出するまで絶縁膜３３を平坦研磨して、この絶縁膜３３をメモリセルトランジスタのゲート間に埋設する。   Subsequently, as shown in FIG. 13, after the insulating film 33 is formed on the control electrode 5, the sidewall film 31, and the filler 34, the surface of the control electrode 5 is exposed using, for example, a CMP (chemical mechanical polishing) method. The insulating film 33 is flatly polished until this is completed, and the insulating film 33 is buried between the gates of the memory cell transistors.

そして、図１４に示すように、絶縁膜３３に図示しない開口部を形成し、この開口部から有機絶縁膜である充填材３４をエッチング除去する。エッチング方法としては、例えば長寿命の酸素プラズマを用いて、開口部から遠距離の充填材３４を含めてすべてエッチング除去する。このとき、トンネル酸化膜２、側壁膜７、及び絶縁膜３３はエッチングされない。なお、これ以降の工程については、周知の技術を用いているので図示及び説明を省略する。   And as shown in FIG. 14, the opening part which is not shown in figure is formed in the insulating film 33, and the filler 34 which is an organic insulating film is etched away from this opening part. As an etching method, for example, long-life oxygen plasma is used to remove all the material including the filler 34 far from the opening. At this time, the tunnel oxide film 2, the sidewall film 7, and the insulating film 33 are not etched. In addition, about the process after this, since a well-known technique is used, illustration and description are abbreviate | omitted.

上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、制御電極５が積層形成される。積層形成される電荷蓄積層３及び電流遮断層４の両端部には、比誘電率が１５の側壁膜３１が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜３１により周囲と分離され、上部が絶縁膜３３により周囲と分離され、比誘電率が１の空気が充填された空隙部９が設けられる。絶縁膜３３は、側壁膜７及び空隙部９上に制御電極５と接するように設けられる。 As described above, in the semiconductor memory device of this embodiment, the N ⁺ layer 6 serving as the source or drain of the memory cell transistor is provided on the first main surface (front surface) of the semiconductor substrate 1, and the gate of the memory cell transistor and the N ^A plurality of ⁺ layers 6 are alternately arranged and formed. A charge storage layer 3, a current blocking layer 4, and a control electrode 5 are stacked on the tunnel oxide film 2 so as to overlap with the N ⁺ layer 6 between the N ⁺ layers 6. Side wall films 31 having a relative dielectric constant of 15 are provided at both ends of the charge storage layer 3 and the current blocking layer 4 formed in a stacked manner. At the side surface portion of the gate of the memory cell transistor, the bottom portion is separated from the surrounding by the tunnel oxide film 2, the side surface is separated from the surrounding by the side wall film 31, and the upper portion is separated from the surrounding by the insulating film 33, and the relative dielectric constant is 1. A gap 9 filled with air is provided. The insulating film 33 is provided on the sidewall film 7 and the gap 9 so as to be in contact with the control electrode 5.

このため、書き込み／消去対象のメモリセルへの書き込み／消去速度の向上と、書き込み／消去対象外のメモリセルへの誤書き込み／誤消去の抑制を両立させることができる。   For this reason, it is possible to achieve both the improvement of the writing / erasing speed to the memory cell to be written / erased and the suppression of erroneous writing / erase to the memory cell not to be written / erased.

次に、本発明の実施例３に係る半導体記憶装置について、図面を参照して説明する。図１５は半導体記憶装置を示す断面図である。本実施例では、空気が充填される空隙部の代わりにＬｏｗ−Ｋ膜を設けている。   Next, a semiconductor memory device according to Embodiment 3 of the present invention will be described with reference to the drawings. FIG. 15 is a cross-sectional view showing a semiconductor memory device. In this embodiment, a Low-K film is provided instead of the air gap filled with air.

以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。   In the following, the same components as those in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted, and only different portions are described.

図１５に示すように、半導体記憶装置７２には、P型シリコンである半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられる。図１５は、半導体記憶装置７２のビット線方向の断面図であり、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。半導体記憶装置７２は、シリコン窒化膜を電荷蓄積層として使用するチャージトラップ型フラッシュ構造を有するＮＡＮＤ型フラッシュメモリである。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、側壁膜７が設けられる。 As shown in FIG. 15, the semiconductor memory device 72 is provided with an N ⁺ layer 6 serving as a source or drain of a memory cell transistor on the first main surface (front surface) of a semiconductor substrate 1 made of P-type silicon. FIG. 15 is a cross-sectional view of the semiconductor memory device 72 in the bit line direction, in which a plurality of gates and N ⁺ layers 6 of memory cell transistors are alternately arranged. The semiconductor memory device 72 is a NAND flash memory having a charge trap flash structure that uses a silicon nitride film as a charge storage layer. Side wall films 7 are provided on both ends of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed in a stacked manner.

メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２と接し、側面が側壁膜７と接する、比誘電率εが２．１の多孔質シリカ膜である絶縁膜４１が設けられる。ここでは、絶縁膜４１に多孔質シリカ膜を用いているが、代わりに比誘電率εが２．６から２．９の範囲のＳｉＯＣ膜やＳｉＯＣＨ膜、比誘電率εが２．２５のポーラスシリカ膜、或いは比誘電率εが１．９から２．３の範囲の有機高分子膜などを用いてもよい。層間絶縁膜である絶縁膜１０は、制御電極５、側壁膜７、及び絶縁膜４１上に設けられる。   An insulating film 41, which is a porous silica film having a relative dielectric constant ε of 2.1 and having a bottom surface in contact with the tunnel oxide film 2 and a side surface in contact with the sidewall film 7, is provided on the side surface portion of the gate of the memory cell transistor. Here, a porous silica film is used as the insulating film 41, but instead, a SiOC film or SiOCH film having a relative dielectric constant ε of 2.6 to 2.9, or a porous film having a relative dielectric constant ε of 2.25. A silica film or an organic polymer film having a relative dielectric constant ε of 1.9 to 2.3 may be used. The insulating film 10 that is an interlayer insulating film is provided on the control electrode 5, the sidewall film 7, and the insulating film 41.

上述したように、本実施例の半導体記憶装置では、半導体基板１の第１主面（表面）にメモリセルトランジスタのソース或いはドレインとなるＮ^＋層６が設けられ、メモリセルトランジスタのゲートとＮ^＋層６が交互に複数配置形成される。Ｎ^＋層６の間に、Ｎ^＋層６とオーバーラップするように、トンネル酸化膜２上に電荷蓄積層３、電流遮断層４、及び制御電極５が積層形成される。積層形成される電荷蓄積層３、電流遮断層４、及び制御電極５の両端部には、比誘電率が１５の側壁膜７が設けられる。メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２と接し、側面が側壁膜７と接し、比誘電率εが２．１の多孔質シリカ膜である絶縁膜４１が設けられる。 As described above, in the semiconductor memory device of this embodiment, the N ⁺ layer 6 serving as the source or drain of the memory cell transistor is provided on the first main surface (front surface) of the semiconductor substrate 1, and the gate of the memory cell transistor and the N ^A plurality of ⁺ layers 6 are alternately arranged and formed. A charge storage layer 3, a current blocking layer 4, and a control electrode 5 are stacked on the tunnel oxide film 2 so as to overlap with the N ⁺ layer 6 between the N ⁺ layers 6. Side wall films 7 having a relative dielectric constant of 15 are provided at both ends of the charge storage layer 3, the current blocking layer 4, and the control electrode 5 formed in a stacked manner. An insulating film 41 that is a porous silica film having a bottom surface in contact with the tunnel oxide film 2, a side surface in contact with the side wall film 7, and a relative dielectric constant ε of 2.1 is provided on a side surface portion of the gate of the memory cell transistor.

このため、実施例１と同様な効果を有する。即ち、本実施例の半導体記憶装置７２では、隣接メモリセルへの誤書き込み／誤消去を抑制しながら、書き込み／消去対象のメモリセルへの書き込み／消去速度を向上させることができる。   For this reason, it has the same effect as Example 1. That is, in the semiconductor memory device 72 of this embodiment, the writing / erasing speed to the memory cell to be written / erased can be improved while suppressing the erroneous writing / erase to the adjacent memory cell.

本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。   The present invention is not limited to the above-described embodiments, and various modifications may be made without departing from the spirit of the invention.

例えば、実施例３では、側壁膜７を電荷蓄積層３、電流遮断層４、及び制御電極５の両端部に形成しているが電荷蓄積層３及び電流遮断層４の両端部に形成してもよい。また、実施例では、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＮＡＮＤ型フラッシュメモリに適用したが、チャージトラップ型フラッシュ（ＣＴＦ）構造を有するＯＲＮＡＮＤ型フラッシュメモリなどにも適用することができる。   For example, in Example 3, the sidewall film 7 is formed at both ends of the charge storage layer 3, the current blocking layer 4, and the control electrode 5, but is formed at both ends of the charge storage layer 3 and the current blocking layer 4. Also good. In the embodiment, the present invention is applied to a NAND flash memory having a charge trap flash (CTF) structure, but the present invention can also be applied to an ORNAND flash memory having a charge trap flash (CTF) structure.

本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） 半導体基板と、前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、前記側壁膜と接し、前記メモリセルトランジスタのゲートの側面部分に埋設され、シリコン熱酸化膜よりも比誘電率が小さい低誘電率絶縁膜とを具備する半導体記憶装置。 The present invention can be configured as described in the following supplementary notes.
(Appendix 1) A semiconductor substrate, a memory cell transistor in which a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked on the semiconductor substrate, and the control electrode is connected to a word line, and a stacked formation Provided on the side surfaces of the charge storage layer and the current blocking layer, which are in contact with the side wall film having a dielectric constant higher than that of the silicon nitride film and the side wall film, embedded in the side surface portion of the gate of the memory cell transistor, and silicon A semiconductor memory device comprising: a low dielectric constant insulating film having a relative dielectric constant smaller than that of a thermal oxide film.

（付記２） 前記メモリセルトランジスタはＮＡＮＤ型フラッシュメモリに適用される付記１に記載の半導体記憶装置。 (Additional remark 2) The said memory cell transistor is a semiconductor memory device of Additional remark 1 applied to NAND type flash memory.

１ 半導体基板
２ トンネル酸化膜
３ 電荷蓄積層
４ 電流遮断層
５ 制御電極
６ Ｎ^＋層
７、３１ 側壁膜
８、１０、１２、１４、３３、４１ 絶縁膜
９、３２ 空隙部
１１ 金属配線（ビット線）
１３ 側壁部
２１ ハードマスク材
２２ レジスト膜
２３、３４ 充填材
７０、７１、７２、８０ 半導体記憶装置 DESCRIPTION OF SYMBOLS 1 Semiconductor substrate 2 Tunnel oxide film 3 Charge storage layer 4 Current interruption layer 5 Control electrode 6 N ⁺ layer 7, 31 Side wall film 8, 10, 12, 14, 33, 41 Insulating film 9, 32 Air gap part 11 Metal wiring (bit line)
13 Side wall part 21 Hard mask material 22 Resist film 23, 34 Filler 70, 71, 72, 80 Semiconductor memory device

Claims (5)

半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、
前記メモリセルトランジスタのゲート、前記側壁膜、及び前記空隙部上に設けられ、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜と、
を具備することを特徴とする半導体記憶装置。 A semiconductor substrate;
A memory cell transistor in which a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked on the semiconductor substrate, and the control electrode is connected to a word line;
Provided on the side surfaces of the charge storage layer, the current blocking layer, and the control electrode that are stacked, a sidewall film having a higher dielectric constant than a silicon nitride film,
A gap portion provided on a side surface portion of the gate of the memory cell transistor, the side surface being isolated from the periphery by the sidewall film, and filled with air;
An insulating film provided on the gate of the memory cell transistor, the sidewall film, and the gap, and provided to isolate the upper portion of the gap from the surroundings;
A semiconductor memory device comprising: 半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層及び前記電流遮断層の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記メモリセルトランジスタのゲートの側面部分に設けられ、側面が前記側壁膜により周囲と隔離され、空気が充填された空隙部と、
前記側壁膜及び前記空隙部上に設けられ、側面が前記制御電極と接し、前記空隙部の上部を周囲と隔離するように設けられた絶縁膜と、
を具備することを特徴とする半導体記憶装置。 A semiconductor substrate;
A memory cell transistor in which a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked on the semiconductor substrate, and the control electrode is connected to a word line;
A side wall film having a dielectric constant higher than that of the silicon nitride film, provided on side surfaces of the charge storage layer and the current blocking layer formed by lamination;
A gap portion provided on a side surface portion of the gate of the memory cell transistor, the side surface being isolated from the periphery by the sidewall film, and filled with air;
An insulating film provided on the side wall film and the gap, the side surface being in contact with the control electrode, and isolating the upper part of the gap from the surroundings;
A semiconductor memory device comprising: 半導体基板と、
前記半導体基板上にトンネル酸化膜、電荷蓄積層、電流遮断層、及び制御電極が積層形成され、前記制御電極がワード線に接続されるメモリセルトランジスタと、
積層形成された前記電荷蓄積層、前記電流遮断層、及び前記制御電極の側面に設けられ、シリコン窒化膜よりも高誘電率の側壁膜と、
前記側壁膜と接し、前記メモリセルトランジスタのゲートの側面部分に埋設され、シリコン熱酸化膜よりも比誘電率が小さい低誘電率絶縁膜と、
を具備することを特徴とする半導体記憶装置。 A semiconductor substrate;
A memory cell transistor in which a tunnel oxide film, a charge storage layer, a current blocking layer, and a control electrode are stacked on the semiconductor substrate, and the control electrode is connected to a word line;
Provided on the side surfaces of the charge storage layer, the current blocking layer, and the control electrode that are stacked, a sidewall film having a higher dielectric constant than a silicon nitride film,
A low dielectric constant insulating film in contact with the side wall film, embedded in a side surface portion of the gate of the memory cell transistor, and having a relative dielectric constant smaller than that of a silicon thermal oxide film;
A semiconductor memory device comprising: 前記低誘電率絶縁膜は、ＳｉＯＣ膜、ＳｉＯＣＨ膜、ポーラスシリカ膜、多孔質シリカ膜、或いは有機高分子膜であることを特徴とする請求項３に記載の半導体記憶装置。   4. The semiconductor memory device according to claim 3, wherein the low dielectric constant insulating film is a SiOC film, a SiOCH film, a porous silica film, a porous silica film, or an organic polymer film. 前記側壁膜は、酸化ランタン（Ｌａ_２Ｏ_３）膜、酸化ハフニウム（ＨｆＯ_２）膜、酸化ジルコニウム（ＺｒＯ_２）膜、酸化ランタン（Ｌａ_２Ｏ_３）のシリケート膜、酸化ハフニウム（ＨｆＯ_２）のシリケート膜、酸化ジルコニウム（ＺｒＯ_２）のシリケート膜、酸化ランタン（Ｌａ_２Ｏ_３）の窒素添加シリケート膜、酸化ハフニウム（ＨｆＯ_２）の窒素添加シリケート膜、酸化ジルコニウム（ＺｒＯ_２）の窒素添加シリケート膜、アルミナ（Ａｌ_２Ｏ_３）膜、酸化イットリウム（Ｙ_２Ｏ_３）膜、酸化タンタル（Ｔａ_２Ｏ_５）膜、或いは酸化プラセオジウム（Ｐｒ_２Ｏ_３）膜であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。 The sidewall film includes a lanthanum oxide (La ₂ O ₃ ) film, a hafnium oxide (HfO ₂ ) film, a zirconium oxide (ZrO ₂ ) film, a silicate film of lanthanum oxide (La ₂ O ₃ ), and a hafnium oxide (HfO ₂ ) film. Silicate film, zirconium oxide (ZrO ₂ ) silicate film, lanthanum oxide (La ₂ O ₃ ) nitrogen-added silicate film, hafnium oxide (HfO ₂ ) nitrogen-added silicate film, zirconium oxide (ZrO ₂ ) nitrogen-added silicate film 2. An alumina (Al ₂ O ₃ ) film, an yttrium oxide (Y ₂ O ₃ ) film, a tantalum oxide (Ta ₂ O ₅ ) film, or a praseodymium oxide (Pr ₂ O ₃ ) film. 5. The semiconductor memory device according to any one of items 1 to 4.

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