JP2010165426A - メモリコントローラおよび半導体メモリ装置 - Google Patents

Abstract

【課題】信頼性の高い復号処理を行うメモリコントローラ２、およびメモリコントローラ２を有するメモリカード３を実現する
【解決手段】ＮＡＮＤ型フラッシュメモリからなるメモリ部２４のメモリセル２５に記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラ２であって、複数の対数尤度比テーブルを記録する尤度比テーブルメモリ部１３と、符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧ＶＣ２を所定の電圧ＶＢと比較する第１の比較部２０と、第１の比較部２０の比較結果に応じて対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第１のメモリセルの閾値電圧である第１の閾値電圧ＶＣ１から対数尤度比を算出する復号器１８と、を有する。
【選択図】図１

Description

本発明は、ＮＡＮＤ型フラッシュメモリ部のメモリセルに記録された符号化データを復号処理するメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置に関し、特に確率に基づく反復計算による復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置に関する。

ＮＡＮＤ型フラッシュメモリ部にデジタルデータを記録する半導体メモリ等のストレージ分野での高密度記録のために、データの誤り訂正符号に関する開発が盛んに行われている。

誤り訂正符号は、代数系の誤り訂正方式と確率に基づく反復計算による誤り訂正方式とに大別できる。そして、後者に属する低密度パリティ検査符号(Low Density Parity Check codes、以下、「ＬＤＰＣ符号」という。）が、近年、特に注目されている。ＬＤＰＣ符号は、R. G. Gallagerにより、１９６３年に最初に提案されたものである。その後、符号長を長くしていくに従って、符号性能の理論的限界である、いわゆるシャノン (C. E. Shannon) の通信路符号化定理によって与えられるシャノン限界に迫る優れた性能が報告されている。

ここで、ＮＡＮＤ型フラッシュメモリ部を有する半導体メモリ装置においては、メモリセル（以下、単に「セル」ともいう。）の電荷蓄積層に注入した電荷をその電荷量に応じてデジタルビット情報として用いる。そして、データ書き換えはブロックと呼ぶ複数のメモリセル単位で消去することにより簡単な構造で高密度化を実現している。特に、近年では、一つのメモリセルに複数ビットのデータを記録する多値記録技術の導入が実施され始め、物理的に同じセルサイズで記録容量を増やすことも可能となってきている。

浮遊ゲートに電荷を蓄積することが記録原理であるＮＡＮＤ型フラッシュメモリセルにおいては、書き込み動作および消去動作の両方にトンネル電流を用いたデータ書き換えが行われる。メモリセルの微細化が進み高密度化されると、メモリセル間の距離が小さくなり、隣接するセル間の干渉が強くなる。これは、セルアレイの横方向のスケーリングによる縮小に比べて、縦方向のスケーリングが難しいためである。

特開２００７−３２３７３１号公報には、隣接するセル間の干渉による不都合を解消する方法として、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有し、前記各センスアンプ回路は、前記メモリセルアレイから選択された第１のメモリセルについて、これに隣接しかつこれより後にデータ書き込みがなされる第２のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスするように構成されているセル間の干渉の影響を低減した不揮発性半導体記録装置が開示されている。

特開２００７−３２３７３１号公報

本発明は信頼性の高い復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置を実現することを目的とする。

本発明の一態様のメモリコントローラは、ＮＡＮＤ型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、複数の対数尤度比テーブルを記録する対数尤度比テーブルメモリ部と、符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧を所定の電圧と比較する比較部と、比較部の比較結果に応じて前記対数尤度比テーブルメモリ部に記録されている、いずれかの対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第１のメモリセルの閾値電圧である第１の閾値電圧から対数尤度比を算出する復号器と、を有することを特徴とする。

また、本発明の別の一態様の半導体メモリ装置は、ＮＡＮＤ型フラッシュメモリ部と、ＮＡＮＤ型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、複数の対数尤度比テーブルを記録する尤度比テーブルメモリ部と、符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧を所定の電圧と比較する比較部と、比較部の比較結果に応じて対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第１のメモリセルの閾値電圧である第１の閾値電圧から対数尤度比を算出する復号器と、を有するメモリコントローラと、を具備することを特徴とする。

本発明によれば、信頼性の高い復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置を実現することができる。

第１の実施の形態のメモリカードの概略構成を示す構成図である。 第１の実施の形態のＮＡＮＤ型フラッシュメモリ部を有する半導体メモリ装置のメモリセルの構造を説明するための説明図である。 第１の実施の形態のＮＡＮＤ型フラッシュメモリ部を有する半導体メモリ装置のメモリセルの干渉を説明するための説明図である。 第１の実施の形態のメモリコントローラの動作の流れについて説明するためのフローチャートである。 第１の実施の形態の閾値電圧分布と対数尤度比テーブルを例示している図である。 第１の実施の形態の閾値電圧分布と対数尤度比テーブルを例示している図である。 第２の実施の形態のメモリカードの概略構成を示す構成図である。 第２の実施の形態のメモリコントローラの動作の流れについて説明するためのフローチャートである。 多値記録メモリセルの閾値電圧分布を例示している図である。

＜第１の実施の形態＞
以下、図面を参照して本発明の第１の実施の形態を説明する。
最初に、図１を用いて本発明の第１の実施の形態のメモリコントローラ２およびメモリコントローラ２を有する半導体メモリ装置であるメモリカード３の概略構成を説明する。図１は、本実施の形態の半導体メモリ装置であるメメモリカードの概略構成を示す構成図である。

図１に示すように、本発明の第１の実施の形態の半導体メモリ装置であるメモリカード３はパソコンまたはデジタルカメラ等のホスト４から受信したデータを記録し、記録したデータをホスト４に送信するメモリ装置である。メモリカード３は、半導体メモリ部（以下、単に「メモリ部」ともいう。）２４と、メモリコントローラ２とを有する。尤度比テーブルメモリ部１３は、ＮＡＮＤ型フラッシュメモリから構成されているＮＡＮＤ型フラッシュメモリ部であり、単位セルである多数のメモリセル２５が、ビット線２６等で接続された構造を有する。

そして、メモリコントローラ２は、バス２２を介して接続された、ＲＯＭ１２と、制御部であるＣＰＵ１４と、ＲＡＭ１５と、ホスト Ｉ／Ｆ（インターフェイス）１６と、誤り訂正（ＥＣＣ：Error Correcting Code）部１７と、ＮＡＮＤ Ｉ／Ｆ（インターフェイス）２３とを有する。

メモリコントローラ２は、制御部であるＣＰＵ１４を用いて、ホスト Ｉ／Ｆ１６を介してホスト４とのデータ送受信を、ＮＡＮＤ Ｉ／Ｆ２３を介してメモリ部２４とのデータ送受信を行う。またメモリコントローラ２はメモリ部２４のアドレス管理をＣＰＵ１４で実行されるＦＷ（Firm Ware）で実現している。また、ホスト４からのコマンド入力に応じたメモリカード３全体の制御もＣＰＵ１４においてＦＷで実行される。ＲＯＭ１２は、メモリカード３の制御プログラム等を記録しており、後述する第１の対数尤度比テーブル13A（図５参照）と、第２の対数尤度比テーブル13B(図６参照)等とが記録されている尤度比テーブルメモリ部１３を有する。ＲＡＭ１５には、アドレス管理で必要となるアドレス変換デーブル等が記録される。なお、尤度比テーブルメモリ部１３はＲＡＭ１５または復号器１８の一部であってもよい。

ＥＣＣ部１７は、データ記録時に誤り訂正符号を生成し付与する符号化器１９と、データ読み出し時に、読み出された符号化データを復号処理する復号器１８とを有する。本実施の形態のＥＣＣ部１７は、確率に基づく反復計算により復号処理される誤り訂正符号であるＬＤＰＣ符号を用いる。ＬＤＰＣ符号により符号化されたデータの復号処理においては、最初にデータの確からしさを示す対数尤度比（以下、「ＬＬＲ」ともいう。）が対数尤度比テーブル１３Ａまたは１３Ｂ（図５および図６参照）を用いて算出される。そして、復号器１８は算出した対数尤度比をもとに、確率に基づく反復計算により誤り訂正処理を行い、復号データを出力する。

ここで、図２および図３を用いて、隣接セル間の干渉の影響を説明する。図２はＮＡＮＤ型フラッシュメモリ部を有する半導体メモリ装置のメモリセルの構造を説明するための説明図であり、図３はメモリセルの干渉を説明するためのメモリセルの断面模式図である。

図２に示すメモリ部２４では、１６個の直列接続されたメモリセル２５Ａ〜２５Ｐとその両端に接続された選択ゲートトランジスタＳ１、Ｓ２により、セルユニットが構成されている。選択ゲートトランジスタＳ１のソースは、共通ソース線ＣＥＬＳＲＣに接続され、選択ゲートトランジスタＳ２のドレインは、それぞれのビット線２６に接続される。メモリセル２５Ａ〜２５Ｐの制御ゲートはそれぞれワード線ＷＬ（ＷＬ０〜ＷＬ１５）に接続され、選択ゲートトランジスタＳ１、Ｓ２のゲートは、選択ゲート線ＳＧＳ、ＳＧＤに接続され。ドライバ２４Ａから電力供給を受ける。

一本のワード線に沿う複数のメモリセル２５の範囲が、一括したデータ読み出しおよびデータ書き込みの単位となるページになる。また、ワード線ＷＬ方向に並ぶ複数のセルユニットの範囲が、データ一括消去の単位となるブロック２４Ｃを構成する。図２では、ビット線２６方向にビット線２６を共有する複数のブロック２４Ｃ０〜２４Ｃｍ−１を配列して、セルアレイが構成されている。ワード線ＷＬおよび選択ゲート線ＳＧＳ、ＳＧＤは、ローデコーダにより駆動される。各ビット線２６は、センスアンプ回路２４Ｂ（ＳＡ０〜ＳＡｎ−１）に接続されている。

そして、図３には、隣接する３つのメモリセル２５Ａ〜２５Ｃが示されている。メモリセル２５Ｂに着目すると、その浮遊ゲートＦＧ１は、その上の制御ゲート（ワード線）ＷＬ１および直下の基板とに対してそれぞれ容量Ｃｆｇｗｌ、Ｃｆｇｃｈにより結合する。セル２５が微細化されると、この浮遊ゲートＦＧ１とこれに隣接するセル２５Ａ、２５Ｃの浮遊ゲートＦＧ０、ＦＧ２との間の容量Ｃｆｇｆｇが、容量Ｃｆｇｗｌ、Ｃｆｇｃｈに対して相対的に増大する。この容量Ｃｆｇｆｇによる隣接セルの浮遊ゲート間の結合が、データ読み出し動作に悪影響を与える。

メモリセル２５Ｂにデータ書き込みを行い、その後、メモリセル２５Ｃにデータを書き込みを行う場合を考える。メモリセル２５にデータを書き込むとき、隣接メモリセルの浮遊ゲートＦＧ２は第１の電位を保持するものとする。またその後のメモリセル２５Ｃへの書き込みで、その浮遊ゲートＦＧ２は第２の電位に変化したとする。メモリセル２５Ｂの読み出し動作は、隣接するメモリセル２５Ｃの浮遊ゲートＦＧ２の電位の影響を受けるから、メモリセル２５Ｃの書き込み前後で、メモリセル２５Ｂの閾値電圧は変化する。

これに対して、本実施の形態のメモリコントローラ２では、復号器１８は復号処理する符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧ＶＣ２を所定の第２の電圧ＶＢと比較する第１の比較部２０と、第２の閾値電圧ＶＣ２が第２の電圧ＶＢ以下の場合には第１の対数尤度比テーブル１３Ａを選択し、第１のメモリセルの閾値電圧である第１の閾値電圧ＶＣ１および第１の対数尤度比テーブル１３Ａから符号化データの対数尤度比を算出する。これに対して、第２の閾値電圧ＶＣ２が第２の電圧ＶＢを超える場合には、復号器１８は第２の対数尤度比テーブルを選択し、第１の閾値電圧ＶＣ１および第２の対数尤度比テーブル１３Ｂから符号化データの対数尤度比を算出する。

すなわち、本実施の形態のメモリコントローラ２では、第１の比較部２０が、復号処理する符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの状態が、第１のメモリセルの閾値電圧分布に影響を及ぼす状態であるかを、第２のメモリセルの閾値電圧ＶＣ２により比較する。なお、第１の比較部２０は復号器１８ではなく、ＣＰＵ１４の一部であってもよい。

第２のメモリセルの閾値電圧である第２の閾値電圧ＶＣ２が第２の電圧ＶＢ以下の場合には、第１のメモリセルの閾値電圧分布への影響は限定的であるため、第１の対数尤度比テーブル１３Ａを用いて符号化データの対数尤度比を算出する。これに対して、第２の閾値電圧ＶＣ２が第２の電圧ＶＢを超える場合には、第１のメモリセルの閾値電圧分布に影響を及ぼすため、第２の対数尤度比テーブル１３Ｂを用いて符号化データの対数尤度比を算出する。すなわち、第２の対数尤度比テーブル１３Ｂには隣接セルによる容量結合効果を考慮して算出された対数尤度比が収納されている。

次に、図４、図５、図６を用いて、本実施の形態のメモリコントローラ２の動作の流れについて説明する。図４は、本実施の形態のメモリコントローラ２の動作の流れについて説明するためのフローチャートであり、図５および図６は４値記録メモリセルの閾値電圧分布と対数尤度比テーブルとを例示している図である。以下、図４のフローチャートに従い説明する。

＜ステップＳ１０＞ データリード
メモリコントローラ２のＣＰＵ１４はホスト４からのリードコマンドに応じて、メモリ部２４から所定長Ｃのフレーム単位の符号化データを読み出し、リードバッファであるＲＡＭ１５に一時的に記録する。ここではデータ列は４値記録のメモリセル２５に記憶されたデータを例に説明する。

＜ステップＳ１１、Ｓ１２＞ データリード
復号器１８は、フレームに含まれる全ての符号化データをメモリセル単位で順にＬＬＲを算出するため、メモリセル番号を初期化する。そしてフレーム中の全データのＬＬＲ算出を順次行う。

＜ステップＳ１３＞ 第１の比較
第１の比較部２０は、セル番号のＣの第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧ＶＣ２が、所定の第２の電圧ＶＢを超えるか比較する。所定の第２の電圧ＶＢは、例えば尤度比テーブルメモリ部１３に予め記録されている。

第２のメモリセルとは、復号処理する符号化データが記録された第１のメモリセルと物理的に近い距離にあるメモリセルであり、第１のメモリセルに及ぼすおそれのあるメモリセルである。図２に示すメモリセル２５Ｂが第１のメモリセルの場合、第２のメモリセルは２５Ａおよび２５Ｃである。これに対して、ビット線２６の端部にあるメモリセル２５Ａが第１のメモリセルの場合、第２のメモリセルは２５Ｂのみである。第２のメモリセルが複数の場合には、第２の閾値電圧ＶＣ２は例えば平均値を用いる。

そして、所定の第２の電圧ＶＢは、例えば、容量結合効果の影響が無視できる場合のメモリセルの閾値電圧分布をもとにした閾値電圧の集合の中央値ＶＭ以上の電圧であることが好ましい。第２の閾値電圧ＶＣ２が大きいほど容量結合効果の影響が大きくなり、容量結合効果の影響を考慮してＬＬＲを算出しなければメモリカード２の信頼性が低下するためである。なお、中央値とはメジアンとも呼ばれているが、母集団の中央に位置する値である。メモリセルの閾値電圧の中央値ＶＭは、４個の閾値電圧レベルの全体を母集団とした中央値の替わりに、各閾値電圧レベルを母集団とした中央値の平均値を用いてもよい。

＜ステップＳ１４＞ 容量結合非考慮対数尤度比テーブルの選択
復号器１８は、第１の比較部２０の比較結果が、第２の閾値電圧ＶＣ２が第２の電圧ＶＢ以下の場合には第１の対数尤度比テーブル１３Ａを選択し、選択した対数尤度比テーブル１３Ａおよび第１のメモリセルの閾値電圧である第１の閾値電圧ＶＣ１から符号化データの対数尤度比を算出する。

＜ステップＳ１５＞ 容量結合考慮対数尤度比テーブルの選択
復号器１８は、第１の比較部２０の比較結果が、第２の閾値電圧ＶＣ２が第２の電圧ＶＢを超える場合には第２の対数尤度比テーブル１３Ｂを選択し、選択した対数尤度比テーブル１３Ｂおよび第１のメモリセルの閾値電圧である第１の閾値電圧ＶＣ１から符号化データの対数尤度比を算出する。

ここで、図５に第１の対数尤度比テーブル１３Ａを、図６に第２の対数尤度比テーブル１３Ａを例示するが、図５および図６では説明のため、閾値電圧の区切りが少なくなっている。図５に示すように、メモリセル２５は４つの閾値電圧レベルに応じた４ビットのデータを記録する４値記録メモリセルである。第２の閾値電圧ＶＣ２が閾値電圧中央値ＶＭ以上の第２の電圧ＶＢを超える場合には、図６の第２の対数尤度比テーブル１３Ｂが選択され、復号データが記録されたメ第１のモリセルの閾値電圧がＶＣ１の場合には、算出されるＨｉｇｈｅｒビットのＬＬＲは０、ＬｏｗｅｒビッのＬＬＲは−１５となる。これに対して第２の閾値電圧ＶＣ２が第２の電圧ＶＢ以下の場合には、図５の第１の対数尤度比テーブル１３Ａが選択され、第１のメモリセルの閾値電圧がＶＣ１の場合には、算出されるＨｉｇｈｅｒビットのＬＬＲは２、ＬｏｗｅｒビッのＬＬＲは−１９となる。

＜ステップＳ１６＞ フレームの全データ処理ステップ
ＣＰＵ１４は、フレーム単位で反復復号処理を行うため、フレームの全データのＬＬＲ算出処理が完了するまでＬＬＲ算出処理を継続する。

＜ステップＳ１７＞ 反復復号処理
復号器１８は算出されたＬＬＲをもとに反復復号処理を行い、復号データを得る。

＜ステップＳ１８＞ 復号データ出力
メモリコントローラ２は復号データをホストＩ／Ｆ１６を介してホスト４に送信する。

ここで、図５および図６の上段に示すように、第２のメモリセルの状態による第１のメモリセルの閾値電圧ＶＣ１の変化は、想定されている閾値電圧分布の個々の閾値電圧レベルを構成する山のピーク位置がシフトするだけでなく、個々の閾値電圧レベルを構成する山の形状も変化する。

このため、例えば第１のメモリセルの閾値電圧ＶＣ１を検知するときに、容量結合効果に起因するシフト電圧分に相当する所定の値を加算することにより、ある程度は信頼性の高い復号処理が行える。しかし、本実施の形態のメモリコントローラ２は、閾値電圧分布の容量結合効果に起因する個々の閾値電圧レベルを構成する山の形状変化を想定した第２の対数尤度比テーブル１３Ｂを用いて、ＬＬＲを算出するため復号処理の信頼性がより高い。

なお、上記説明では、第１の比較部２０が所定の第２の電圧ＶＢと第２のメモリセルの閾値電圧ＶＣ２との大きさの比較を行い、その結果をもとに復号器１８が２個の対数尤度比テーブル１３Ａ、１３Ｂのいずれかを選択し、ＬＬＲを算出するメモリコントローラ２を例示したが、これに限られるものではない。例えば尤度比テーブルメモリ部１３が４個の対数尤度比テーブルを記録し、所定の３つの電圧との比較結果をもとに、いずれかの対数尤度比テーブルを選択し算出するするメモリコントローラであってもよい。３個以上の対数尤度比テーブルを記録し、選択するメモリコントローラは、メモリコントローラ２等に比べて、回路規模がより大きく処理速度がより遅くなるが、より信頼性が高い。

＜第２の実施の形態＞
以下、図面を参照して本発明の第２の実施の形態を説明する。なお、第２の実施の形態のメモリコントローラ２Ａ、およびメモリカード３Ａは、第１の実施の形態のメモリコントローラ２、およびメモリカード３と類似しているので、同じ構成要素には同じ符号を付し説明は省略する。

最初に、図７を用いて本発明の第１の実施の形態のメモリコントローラ２Ａの概略構成を説明する。図７は、本実施の形態の半導体メモリ装置であるメメモリカードの概略構成を示す構成図である。

図７に示すように、本実施の形態のメモリコントローラ２Ａの復号器１８Ａは、復号処理する符号化データが記録された第１のメモリセルの閾値電圧である第１の閾値電圧ＶＣ１を所定の第１の電圧ＶＡと比較する第２の比較部２１をさらに有し、所定の第１の電圧ＶＡが例えば尤度比テーブルメモリ部１３に記録されている。なお、第１の比較部２０および第２の比較部２１は復号器１８Ａではなく、ＣＰＵ１４の一部であってもよい。

第１のメモリセルは閾値電圧ＶＣ１が小さいほど、第２のメモリセルからの浮遊容量による容量結合効果の影響を強く受ける。反対に第１のメモリセルの閾値電圧ＶＣ１が大きい場合には、第２のメモリセルからの浮遊容量による影響は小さい。このため、本実施の形態のメモリコントローラ２Ａでは、第１の比較部２０による電圧比較の前に、第２の比較部２１の比較結果に応じて対数尤度比テーブルを選択する。

ここで、図８は、本実施の形態のメモリコントローラ２Ａの動作の流れについて説明するためのフローチャートである。以下、図８のフローチャートに従い説明する。

＜ステップＳ２０〜Ｓ２２＞
図４に示した第１の実施の形態のメモリコントローラ２のＳ１０〜Ｓ１２と同じである。

＜ステップＳ２３＞
メモリコントローラ２Ａでは、復号器１８Ａは、第１のメモリセルＣの第１の閾値電圧ＶＣ１が所定の第１の電圧ＶＡ以上の場合には、ステップＳ２４の処理、すなわち第１の比較部２０の比較処理を行わず、ステップＳ２６からの処理により、第１の対数尤度比テーブル１３Ａを選択し、第１の対数尤度比テーブル１３Ａおよび第１の閾値電圧ＶＣ１から符号化データの対数尤度比を算出する。

所定の第１の電圧ＶＡは、例えば、容量結合効果の影響が無視できる場合の閾値電圧分布をもとにした閾値電圧の集合の中央値ＶＭ以上の電圧であることが好ましい。第１の閾値電圧ＶＣ１が大きいと容量結合効果の影響が小さく、容量結合効果の影響を考慮してＬＬＲを算出しなくともメモリカード２の信頼性は担保できるためである。なお、中央値とはメジアンとも呼ばれているが、母集団の中央に位置する値である。メモリセルの閾値電圧の中央値ＶＭは、４個の閾値電圧レベルの全体を母集団とした中央値の替わりに、各閾値電圧レベルを母集団とした中央値の平均値を用いてもよい。

＜ステップＳ２４〜Ｓ２９＞
図４に示した第１の実施の形態のメモリコントローラ２のＳ１３〜Ｓ１８と同じである。

本実施の形態のメモリコントローラ２Ａおよびメモリカード３Ａは、第１の実施の形態のメモリコントローラ２およびメモリカード３と同様の効果を有する。さらに、本実施の形態のメモリコントローラ２Ａおよびメモリカード３Ａは、第１の実施の形態のメモリコントローラ２およびメモリカード３よりも、回路規模を小さくすることができ、復号処理の高速化にも寄与する。

なお隣接メモリセルによる容量結合効果は、メモリセルがＮビット（Ｎ≧２）のデータをＮ個の閾値電圧レベルに応じて記録する多値記録メモリセルにおいて、Ｎが多いほど、顕著となるため、本発明の効果も顕著となる。ここで、図９は８値記録のメモリセルの閾値電圧分布の一例を示している。図９に例示したメモリセルは、（１１１）から（１１０）のデータが、閾値電圧レベル０〜７に応じて記録されている８値記録メモリセルである。なお、図９においては個々の閾値電圧レベルを構成する山の形状を単純化して表現している。

また、以上の説明では半導体メモリ装置としてホスト４と接続されるメモリカード３を例に説明したが、ホスト４の内部に収納され、ホスト４の起動データ等を記録する、いわゆるエンベデッドタイプのＮＡＮＤ型フラッシュメモリ装置等でもメモリカード３等と同じ効果を得ることができる。

また、確率に基づく反復計算により符号化されたデータの復号処理であれば、ＬＤＰＣ符号に限らず、ターボ符号等においても、同様の効果を得ることができる。

上記のように、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

２、２Ａ・・・メモリコントローラ
３、３Ａ・・・メモリカード
４・・・ホスト
１２・・・ＲＯＭ
１３・・・尤度比テーブルメモリ部
１３Ａ、１３Ｂ・・・対数尤度比テーブル
１４・・・ＣＰＵ
１５・・・ＲＡＭ
１６・・・ホストＩ／Ｆ部
１７・・・ＥＣＣ部
１８、１８Ａ・・・復号器
１９・・・符号化器
２０・・・第１の比較部
２１・・・第２の比較部
２２・・・バス
１３・・・ＮＡＮＤＩ／Ｆ部
２４・・・メモリ部
２５・・・メモリセル
２６・・・ビット線

Claims (5)

1. ＮＡＮＤ型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、
   複数の対数尤度比テーブルを記録する対数尤度比テーブルメモリ部と、
   前記符号化データが記録された第１のメモリセルと隣接する第２のメモリセルの閾値電圧である第２の閾値電圧を所定の電圧と比較する比較部と、
   前記比較部の比較結果に応じて前記対数尤度比テーブルメモリ部に記録されている、前記複数の対数尤度比テーブルのいずれかを選択し、前記選択した対数尤度比テーブルおよび前記第１のメモリセルの閾値電圧である第１の閾値電圧から対数尤度比を算出する復号器と、を有することを特徴とするメモリコントローラ。
2. 前記尤度比テーブルメモリ部が、第１の対数尤度比テーブルと第２の対数尤度比テーブルとを記録し、
   前記比較部が、前記第２の閾値電圧を所定の第２の電圧と比較する第１の比較部であり、
   前記復号器が、前記第１の比較部の比較結果が前記第２の閾値電圧が前記第２の電圧以下の場合には前記第１の対数尤度比テーブルを選択し、前記第１の対数尤度比テーブルから前記符号化データの前記対数尤度比を算出し、
   前記第２の閾値電圧が前記第２の電圧を超える場合には前記第２の対数尤度比テーブルを選択し、前記第２の対数尤度比テーブルから前記符号化データの前記対数尤度比を算出することを特徴とするメモリコントローラ。
3. 前記第１の閾値電圧を所定の第１の電圧と比較する第２の比較部をさらに有し、
   前記復号器が、前記第１の閾値電圧が前記第１の電圧を超える場合には前記第１の対数尤度比テーブルを用いて前記符号化データの対数尤度比を算出することを特徴とする請求項２に記載のメモリコントローラ。
4. 前記メモリセルがＮビット（Ｎ≧２）のデータをＮ個の閾値電圧レベルに応じて記録する多値記録メモリセルであり、
   前記第１の電圧または前記第２の電圧の少なくともいずれかが、閾値電圧の中央値以上の電圧あることを特徴とする請求項３に記載のメモリコントローラ。
5. 請求項１から請求項４のいずれか１項に記載のメモリコントローラと、前記ＮＡＮＤ型フラッシュメモリ部と、を有することを特徴とする半導体メモリ装置。

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