JP2010165426A - メモリコントローラおよび半導体メモリ装置 - Google Patents
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Abstract
【課題】信頼性の高い復号処理を行うメモリコントローラ2、およびメモリコントローラ2を有するメモリカード3を実現する
【解決手段】NAND型フラッシュメモリからなるメモリ部24のメモリセル25に記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラ2であって、複数の対数尤度比テーブルを記録する尤度比テーブルメモリ部13と、符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧VC2を所定の電圧VBと比較する第1の比較部20と、第1の比較部20の比較結果に応じて対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から対数尤度比を算出する復号器18と、を有する。
【選択図】図1
【解決手段】NAND型フラッシュメモリからなるメモリ部24のメモリセル25に記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラ2であって、複数の対数尤度比テーブルを記録する尤度比テーブルメモリ部13と、符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧VC2を所定の電圧VBと比較する第1の比較部20と、第1の比較部20の比較結果に応じて対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から対数尤度比を算出する復号器18と、を有する。
【選択図】図1
Description
本発明は、NAND型フラッシュメモリ部のメモリセルに記録された符号化データを復号処理するメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置に関し、特に確率に基づく反復計算による復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置に関する。
NAND型フラッシュメモリ部にデジタルデータを記録する半導体メモリ等のストレージ分野での高密度記録のために、データの誤り訂正符号に関する開発が盛んに行われている。
誤り訂正符号は、代数系の誤り訂正方式と確率に基づく反復計算による誤り訂正方式とに大別できる。そして、後者に属する低密度パリティ検査符号(Low Density Parity Check codes、以下、「LDPC符号」という。)が、近年、特に注目されている。LDPC符号は、R. G. Gallagerにより、1963年に最初に提案されたものである。その後、符号長を長くしていくに従って、符号性能の理論的限界である、いわゆるシャノン (C. E. Shannon) の通信路符号化定理によって与えられるシャノン限界に迫る優れた性能が報告されている。
ここで、NAND型フラッシュメモリ部を有する半導体メモリ装置においては、メモリセル(以下、単に「セル」ともいう。)の電荷蓄積層に注入した電荷をその電荷量に応じてデジタルビット情報として用いる。そして、データ書き換えはブロックと呼ぶ複数のメモリセル単位で消去することにより簡単な構造で高密度化を実現している。特に、近年では、一つのメモリセルに複数ビットのデータを記録する多値記録技術の導入が実施され始め、物理的に同じセルサイズで記録容量を増やすことも可能となってきている。
浮遊ゲートに電荷を蓄積することが記録原理であるNAND型フラッシュメモリセルにおいては、書き込み動作および消去動作の両方にトンネル電流を用いたデータ書き換えが行われる。メモリセルの微細化が進み高密度化されると、メモリセル間の距離が小さくなり、隣接するセル間の干渉が強くなる。これは、セルアレイの横方向のスケーリングによる縮小に比べて、縦方向のスケーリングが難しいためである。
特開2007−323731号公報には、隣接するセル間の干渉による不都合を解消する方法として、電気的書き換え可能な浮遊ゲート型メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うための複数のセンスアンプ回路とを有し、前記各センスアンプ回路は、前記メモリセルアレイから選択された第1のメモリセルについて、これに隣接しかつこれより後にデータ書き込みがなされる第2のメモリセルのデータに応じて決まる読み出し条件下でセルデータをセンスするように構成されているセル間の干渉の影響を低減した不揮発性半導体記録装置が開示されている。
本発明は信頼性の高い復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置を実現することを目的とする。
本発明の一態様のメモリコントローラは、NAND型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、複数の対数尤度比テーブルを記録する対数尤度比テーブルメモリ部と、符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧を所定の電圧と比較する比較部と、比較部の比較結果に応じて前記対数尤度比テーブルメモリ部に記録されている、いずれかの対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第1のメモリセルの閾値電圧である第1の閾値電圧から対数尤度比を算出する復号器と、を有することを特徴とする。
また、本発明の別の一態様の半導体メモリ装置は、NAND型フラッシュメモリ部と、NAND型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、複数の対数尤度比テーブルを記録する尤度比テーブルメモリ部と、符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧を所定の電圧と比較する比較部と、比較部の比較結果に応じて対数尤度比テーブルを選択し、選択した対数尤度比テーブルおよび第1のメモリセルの閾値電圧である第1の閾値電圧から対数尤度比を算出する復号器と、を有するメモリコントローラと、を具備することを特徴とする。
本発明によれば、信頼性の高い復号処理を行うメモリコントローラ、および前記メモリコントローラを有する半導体メモリ装置を実現することができる。
<第1の実施の形態>
以下、図面を参照して本発明の第1の実施の形態を説明する。
最初に、図1を用いて本発明の第1の実施の形態のメモリコントローラ2およびメモリコントローラ2を有する半導体メモリ装置であるメモリカード3の概略構成を説明する。図1は、本実施の形態の半導体メモリ装置であるメメモリカードの概略構成を示す構成図である。
以下、図面を参照して本発明の第1の実施の形態を説明する。
最初に、図1を用いて本発明の第1の実施の形態のメモリコントローラ2およびメモリコントローラ2を有する半導体メモリ装置であるメモリカード3の概略構成を説明する。図1は、本実施の形態の半導体メモリ装置であるメメモリカードの概略構成を示す構成図である。
図1に示すように、本発明の第1の実施の形態の半導体メモリ装置であるメモリカード3はパソコンまたはデジタルカメラ等のホスト4から受信したデータを記録し、記録したデータをホスト4に送信するメモリ装置である。メモリカード3は、半導体メモリ部(以下、単に「メモリ部」ともいう。)24と、メモリコントローラ2とを有する。尤度比テーブルメモリ部13は、NAND型フラッシュメモリから構成されているNAND型フラッシュメモリ部であり、単位セルである多数のメモリセル25が、ビット線26等で接続された構造を有する。
そして、メモリコントローラ2は、バス22を介して接続された、ROM12と、制御部であるCPU14と、RAM15と、ホスト I/F(インターフェイス)16と、誤り訂正(ECC:Error Correcting Code)部17と、NAND I/F(インターフェイス)23とを有する。
メモリコントローラ2は、制御部であるCPU14を用いて、ホスト I/F16を介してホスト4とのデータ送受信を、NAND I/F23を介してメモリ部24とのデータ送受信を行う。またメモリコントローラ2はメモリ部24のアドレス管理をCPU14で実行されるFW(Firm Ware)で実現している。また、ホスト4からのコマンド入力に応じたメモリカード3全体の制御もCPU14においてFWで実行される。ROM12は、メモリカード3の制御プログラム等を記録しており、後述する第1の対数尤度比テーブル13A(図5参照)と、第2の対数尤度比テーブル13B(図6参照)等とが記録されている尤度比テーブルメモリ部13を有する。RAM15には、アドレス管理で必要となるアドレス変換デーブル等が記録される。なお、尤度比テーブルメモリ部13はRAM15または復号器18の一部であってもよい。
ECC部17は、データ記録時に誤り訂正符号を生成し付与する符号化器19と、データ読み出し時に、読み出された符号化データを復号処理する復号器18とを有する。本実施の形態のECC部17は、確率に基づく反復計算により復号処理される誤り訂正符号であるLDPC符号を用いる。LDPC符号により符号化されたデータの復号処理においては、最初にデータの確からしさを示す対数尤度比(以下、「LLR」ともいう。)が対数尤度比テーブル13Aまたは13B(図5および図6参照)を用いて算出される。そして、復号器18は算出した対数尤度比をもとに、確率に基づく反復計算により誤り訂正処理を行い、復号データを出力する。
ここで、図2および図3を用いて、隣接セル間の干渉の影響を説明する。図2はNAND型フラッシュメモリ部を有する半導体メモリ装置のメモリセルの構造を説明するための説明図であり、図3はメモリセルの干渉を説明するためのメモリセルの断面模式図である。
図2に示すメモリ部24では、16個の直列接続されたメモリセル25A〜25Pとその両端に接続された選択ゲートトランジスタS1、S2により、セルユニットが構成されている。選択ゲートトランジスタS1のソースは、共通ソース線CELSRCに接続され、選択ゲートトランジスタS2のドレインは、それぞれのビット線26に接続される。メモリセル25A〜25Pの制御ゲートはそれぞれワード線WL(WL0〜WL15)に接続され、選択ゲートトランジスタS1、S2のゲートは、選択ゲート線SGS、SGDに接続され。ドライバ24Aから電力供給を受ける。
一本のワード線に沿う複数のメモリセル25の範囲が、一括したデータ読み出しおよびデータ書き込みの単位となるページになる。また、ワード線WL方向に並ぶ複数のセルユニットの範囲が、データ一括消去の単位となるブロック24Cを構成する。図2では、ビット線26方向にビット線26を共有する複数のブロック24C0〜24Cm−1を配列して、セルアレイが構成されている。ワード線WLおよび選択ゲート線SGS、SGDは、ローデコーダにより駆動される。各ビット線26は、センスアンプ回路24B(SA0〜SAn−1)に接続されている。
そして、図3には、隣接する3つのメモリセル25A〜25Cが示されている。メモリセル25Bに着目すると、その浮遊ゲートFG1は、その上の制御ゲート(ワード線)WL1および直下の基板とに対してそれぞれ容量Cfgwl、Cfgchにより結合する。セル25が微細化されると、この浮遊ゲートFG1とこれに隣接するセル25A、25Cの浮遊ゲートFG0、FG2との間の容量Cfgfgが、容量Cfgwl、Cfgchに対して相対的に増大する。この容量Cfgfgによる隣接セルの浮遊ゲート間の結合が、データ読み出し動作に悪影響を与える。
メモリセル25Bにデータ書き込みを行い、その後、メモリセル25Cにデータを書き込みを行う場合を考える。メモリセル25にデータを書き込むとき、隣接メモリセルの浮遊ゲートFG2は第1の電位を保持するものとする。またその後のメモリセル25Cへの書き込みで、その浮遊ゲートFG2は第2の電位に変化したとする。メモリセル25Bの読み出し動作は、隣接するメモリセル25Cの浮遊ゲートFG2の電位の影響を受けるから、メモリセル25Cの書き込み前後で、メモリセル25Bの閾値電圧は変化する。
これに対して、本実施の形態のメモリコントローラ2では、復号器18は復号処理する符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧VC2を所定の第2の電圧VBと比較する第1の比較部20と、第2の閾値電圧VC2が第2の電圧VB以下の場合には第1の対数尤度比テーブル13Aを選択し、第1のメモリセルの閾値電圧である第1の閾値電圧VC1および第1の対数尤度比テーブル13Aから符号化データの対数尤度比を算出する。これに対して、第2の閾値電圧VC2が第2の電圧VBを超える場合には、復号器18は第2の対数尤度比テーブルを選択し、第1の閾値電圧VC1および第2の対数尤度比テーブル13Bから符号化データの対数尤度比を算出する。
すなわち、本実施の形態のメモリコントローラ2では、第1の比較部20が、復号処理する符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの状態が、第1のメモリセルの閾値電圧分布に影響を及ぼす状態であるかを、第2のメモリセルの閾値電圧VC2により比較する。なお、第1の比較部20は復号器18ではなく、CPU14の一部であってもよい。
第2のメモリセルの閾値電圧である第2の閾値電圧VC2が第2の電圧VB以下の場合には、第1のメモリセルの閾値電圧分布への影響は限定的であるため、第1の対数尤度比テーブル13Aを用いて符号化データの対数尤度比を算出する。これに対して、第2の閾値電圧VC2が第2の電圧VBを超える場合には、第1のメモリセルの閾値電圧分布に影響を及ぼすため、第2の対数尤度比テーブル13Bを用いて符号化データの対数尤度比を算出する。すなわち、第2の対数尤度比テーブル13Bには隣接セルによる容量結合効果を考慮して算出された対数尤度比が収納されている。
次に、図4、図5、図6を用いて、本実施の形態のメモリコントローラ2の動作の流れについて説明する。図4は、本実施の形態のメモリコントローラ2の動作の流れについて説明するためのフローチャートであり、図5および図6は4値記録メモリセルの閾値電圧分布と対数尤度比テーブルとを例示している図である。以下、図4のフローチャートに従い説明する。
<ステップS10> データリード
メモリコントローラ2のCPU14はホスト4からのリードコマンドに応じて、メモリ部24から所定長Cのフレーム単位の符号化データを読み出し、リードバッファであるRAM15に一時的に記録する。ここではデータ列は4値記録のメモリセル25に記憶されたデータを例に説明する。
メモリコントローラ2のCPU14はホスト4からのリードコマンドに応じて、メモリ部24から所定長Cのフレーム単位の符号化データを読み出し、リードバッファであるRAM15に一時的に記録する。ここではデータ列は4値記録のメモリセル25に記憶されたデータを例に説明する。
<ステップS11、S12> データリード
復号器18は、フレームに含まれる全ての符号化データをメモリセル単位で順にLLRを算出するため、メモリセル番号を初期化する。そしてフレーム中の全データのLLR算出を順次行う。
復号器18は、フレームに含まれる全ての符号化データをメモリセル単位で順にLLRを算出するため、メモリセル番号を初期化する。そしてフレーム中の全データのLLR算出を順次行う。
<ステップS13> 第1の比較
第1の比較部20は、セル番号のCの第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧VC2が、所定の第2の電圧VBを超えるか比較する。所定の第2の電圧VBは、例えば尤度比テーブルメモリ部13に予め記録されている。
第1の比較部20は、セル番号のCの第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧VC2が、所定の第2の電圧VBを超えるか比較する。所定の第2の電圧VBは、例えば尤度比テーブルメモリ部13に予め記録されている。
第2のメモリセルとは、復号処理する符号化データが記録された第1のメモリセルと物理的に近い距離にあるメモリセルであり、第1のメモリセルに及ぼすおそれのあるメモリセルである。図2に示すメモリセル25Bが第1のメモリセルの場合、第2のメモリセルは25Aおよび25Cである。これに対して、ビット線26の端部にあるメモリセル25Aが第1のメモリセルの場合、第2のメモリセルは25Bのみである。第2のメモリセルが複数の場合には、第2の閾値電圧VC2は例えば平均値を用いる。
そして、所定の第2の電圧VBは、例えば、容量結合効果の影響が無視できる場合のメモリセルの閾値電圧分布をもとにした閾値電圧の集合の中央値VM以上の電圧であることが好ましい。第2の閾値電圧VC2が大きいほど容量結合効果の影響が大きくなり、容量結合効果の影響を考慮してLLRを算出しなければメモリカード2の信頼性が低下するためである。なお、中央値とはメジアンとも呼ばれているが、母集団の中央に位置する値である。メモリセルの閾値電圧の中央値VMは、4個の閾値電圧レベルの全体を母集団とした中央値の替わりに、各閾値電圧レベルを母集団とした中央値の平均値を用いてもよい。
<ステップS14> 容量結合非考慮対数尤度比テーブルの選択
復号器18は、第1の比較部20の比較結果が、第2の閾値電圧VC2が第2の電圧VB以下の場合には第1の対数尤度比テーブル13Aを選択し、選択した対数尤度比テーブル13Aおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
復号器18は、第1の比較部20の比較結果が、第2の閾値電圧VC2が第2の電圧VB以下の場合には第1の対数尤度比テーブル13Aを選択し、選択した対数尤度比テーブル13Aおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
<ステップS15> 容量結合考慮対数尤度比テーブルの選択
復号器18は、第1の比較部20の比較結果が、第2の閾値電圧VC2が第2の電圧VBを超える場合には第2の対数尤度比テーブル13Bを選択し、選択した対数尤度比テーブル13Bおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
復号器18は、第1の比較部20の比較結果が、第2の閾値電圧VC2が第2の電圧VBを超える場合には第2の対数尤度比テーブル13Bを選択し、選択した対数尤度比テーブル13Bおよび第1のメモリセルの閾値電圧である第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
ここで、図5に第1の対数尤度比テーブル13Aを、図6に第2の対数尤度比テーブル13Aを例示するが、図5および図6では説明のため、閾値電圧の区切りが少なくなっている。図5に示すように、メモリセル25は4つの閾値電圧レベルに応じた4ビットのデータを記録する4値記録メモリセルである。第2の閾値電圧VC2が閾値電圧中央値VM以上の第2の電圧VBを超える場合には、図6の第2の対数尤度比テーブル13Bが選択され、復号データが記録されたメ第1のモリセルの閾値電圧がVC1の場合には、算出されるHigherビットのLLRは0、LowerビッのLLRは−15となる。これに対して第2の閾値電圧VC2が第2の電圧VB以下の場合には、図5の第1の対数尤度比テーブル13Aが選択され、第1のメモリセルの閾値電圧がVC1の場合には、算出されるHigherビットのLLRは2、LowerビッのLLRは−19となる。
<ステップS16> フレームの全データ処理ステップ
CPU14は、フレーム単位で反復復号処理を行うため、フレームの全データのLLR算出処理が完了するまでLLR算出処理を継続する。
CPU14は、フレーム単位で反復復号処理を行うため、フレームの全データのLLR算出処理が完了するまでLLR算出処理を継続する。
<ステップS17> 反復復号処理
復号器18は算出されたLLRをもとに反復復号処理を行い、復号データを得る。
復号器18は算出されたLLRをもとに反復復号処理を行い、復号データを得る。
<ステップS18> 復号データ出力
メモリコントローラ2は復号データをホストI/F16を介してホスト4に送信する。
メモリコントローラ2は復号データをホストI/F16を介してホスト4に送信する。
ここで、図5および図6の上段に示すように、第2のメモリセルの状態による第1のメモリセルの閾値電圧VC1の変化は、想定されている閾値電圧分布の個々の閾値電圧レベルを構成する山のピーク位置がシフトするだけでなく、個々の閾値電圧レベルを構成する山の形状も変化する。
このため、例えば第1のメモリセルの閾値電圧VC1を検知するときに、容量結合効果に起因するシフト電圧分に相当する所定の値を加算することにより、ある程度は信頼性の高い復号処理が行える。しかし、本実施の形態のメモリコントローラ2は、閾値電圧分布の容量結合効果に起因する個々の閾値電圧レベルを構成する山の形状変化を想定した第2の対数尤度比テーブル13Bを用いて、LLRを算出するため復号処理の信頼性がより高い。
なお、上記説明では、第1の比較部20が所定の第2の電圧VBと第2のメモリセルの閾値電圧VC2との大きさの比較を行い、その結果をもとに復号器18が2個の対数尤度比テーブル13A、13Bのいずれかを選択し、LLRを算出するメモリコントローラ2を例示したが、これに限られるものではない。例えば尤度比テーブルメモリ部13が4個の対数尤度比テーブルを記録し、所定の3つの電圧との比較結果をもとに、いずれかの対数尤度比テーブルを選択し算出するするメモリコントローラであってもよい。3個以上の対数尤度比テーブルを記録し、選択するメモリコントローラは、メモリコントローラ2等に比べて、回路規模がより大きく処理速度がより遅くなるが、より信頼性が高い。
<第2の実施の形態>
以下、図面を参照して本発明の第2の実施の形態を説明する。なお、第2の実施の形態のメモリコントローラ2A、およびメモリカード3Aは、第1の実施の形態のメモリコントローラ2、およびメモリカード3と類似しているので、同じ構成要素には同じ符号を付し説明は省略する。
以下、図面を参照して本発明の第2の実施の形態を説明する。なお、第2の実施の形態のメモリコントローラ2A、およびメモリカード3Aは、第1の実施の形態のメモリコントローラ2、およびメモリカード3と類似しているので、同じ構成要素には同じ符号を付し説明は省略する。
最初に、図7を用いて本発明の第1の実施の形態のメモリコントローラ2Aの概略構成を説明する。図7は、本実施の形態の半導体メモリ装置であるメメモリカードの概略構成を示す構成図である。
図7に示すように、本実施の形態のメモリコントローラ2Aの復号器18Aは、復号処理する符号化データが記録された第1のメモリセルの閾値電圧である第1の閾値電圧VC1を所定の第1の電圧VAと比較する第2の比較部21をさらに有し、所定の第1の電圧VAが例えば尤度比テーブルメモリ部13に記録されている。なお、第1の比較部20および第2の比較部21は復号器18Aではなく、CPU14の一部であってもよい。
第1のメモリセルは閾値電圧VC1が小さいほど、第2のメモリセルからの浮遊容量による容量結合効果の影響を強く受ける。反対に第1のメモリセルの閾値電圧VC1が大きい場合には、第2のメモリセルからの浮遊容量による影響は小さい。このため、本実施の形態のメモリコントローラ2Aでは、第1の比較部20による電圧比較の前に、第2の比較部21の比較結果に応じて対数尤度比テーブルを選択する。
ここで、図8は、本実施の形態のメモリコントローラ2Aの動作の流れについて説明するためのフローチャートである。以下、図8のフローチャートに従い説明する。
<ステップS20〜S22>
図4に示した第1の実施の形態のメモリコントローラ2のS10〜S12と同じである。
図4に示した第1の実施の形態のメモリコントローラ2のS10〜S12と同じである。
<ステップS23>
メモリコントローラ2Aでは、復号器18Aは、第1のメモリセルCの第1の閾値電圧VC1が所定の第1の電圧VA以上の場合には、ステップS24の処理、すなわち第1の比較部20の比較処理を行わず、ステップS26からの処理により、第1の対数尤度比テーブル13Aを選択し、第1の対数尤度比テーブル13Aおよび第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
メモリコントローラ2Aでは、復号器18Aは、第1のメモリセルCの第1の閾値電圧VC1が所定の第1の電圧VA以上の場合には、ステップS24の処理、すなわち第1の比較部20の比較処理を行わず、ステップS26からの処理により、第1の対数尤度比テーブル13Aを選択し、第1の対数尤度比テーブル13Aおよび第1の閾値電圧VC1から符号化データの対数尤度比を算出する。
所定の第1の電圧VAは、例えば、容量結合効果の影響が無視できる場合の閾値電圧分布をもとにした閾値電圧の集合の中央値VM以上の電圧であることが好ましい。第1の閾値電圧VC1が大きいと容量結合効果の影響が小さく、容量結合効果の影響を考慮してLLRを算出しなくともメモリカード2の信頼性は担保できるためである。なお、中央値とはメジアンとも呼ばれているが、母集団の中央に位置する値である。メモリセルの閾値電圧の中央値VMは、4個の閾値電圧レベルの全体を母集団とした中央値の替わりに、各閾値電圧レベルを母集団とした中央値の平均値を用いてもよい。
<ステップS24〜S29>
図4に示した第1の実施の形態のメモリコントローラ2のS13〜S18と同じである。
図4に示した第1の実施の形態のメモリコントローラ2のS13〜S18と同じである。
本実施の形態のメモリコントローラ2Aおよびメモリカード3Aは、第1の実施の形態のメモリコントローラ2およびメモリカード3と同様の効果を有する。さらに、本実施の形態のメモリコントローラ2Aおよびメモリカード3Aは、第1の実施の形態のメモリコントローラ2およびメモリカード3よりも、回路規模を小さくすることができ、復号処理の高速化にも寄与する。
なお隣接メモリセルによる容量結合効果は、メモリセルがNビット(N≧2)のデータをN個の閾値電圧レベルに応じて記録する多値記録メモリセルにおいて、Nが多いほど、顕著となるため、本発明の効果も顕著となる。ここで、図9は8値記録のメモリセルの閾値電圧分布の一例を示している。図9に例示したメモリセルは、(111)から(110)のデータが、閾値電圧レベル0〜7に応じて記録されている8値記録メモリセルである。なお、図9においては個々の閾値電圧レベルを構成する山の形状を単純化して表現している。
また、以上の説明では半導体メモリ装置としてホスト4と接続されるメモリカード3を例に説明したが、ホスト4の内部に収納され、ホスト4の起動データ等を記録する、いわゆるエンベデッドタイプのNAND型フラッシュメモリ装置等でもメモリカード3等と同じ効果を得ることができる。
また、確率に基づく反復計算により符号化されたデータの復号処理であれば、LDPC符号に限らず、ターボ符号等においても、同様の効果を得ることができる。
上記のように、本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
2、2A・・・メモリコントローラ
3、3A・・・メモリカード
4・・・ホスト
12・・・ROM
13・・・尤度比テーブルメモリ部
13A、13B・・・対数尤度比テーブル
14・・・CPU
15・・・RAM
16・・・ホストI/F部
17・・・ECC部
18、18A・・・復号器
19・・・符号化器
20・・・第1の比較部
21・・・第2の比較部
22・・・バス
13・・・NANDI/F部
24・・・メモリ部
25・・・メモリセル
26・・・ビット線
3、3A・・・メモリカード
4・・・ホスト
12・・・ROM
13・・・尤度比テーブルメモリ部
13A、13B・・・対数尤度比テーブル
14・・・CPU
15・・・RAM
16・・・ホストI/F部
17・・・ECC部
18、18A・・・復号器
19・・・符号化器
20・・・第1の比較部
21・・・第2の比較部
22・・・バス
13・・・NANDI/F部
24・・・メモリ部
25・・・メモリセル
26・・・ビット線
Claims (5)
- NAND型フラッシュメモリ部のメモリセルに記録された符号化データの復号処理を、確率に基づく反復計算により行うメモリコントローラであって、
複数の対数尤度比テーブルを記録する対数尤度比テーブルメモリ部と、
前記符号化データが記録された第1のメモリセルと隣接する第2のメモリセルの閾値電圧である第2の閾値電圧を所定の電圧と比較する比較部と、
前記比較部の比較結果に応じて前記対数尤度比テーブルメモリ部に記録されている、前記複数の対数尤度比テーブルのいずれかを選択し、前記選択した対数尤度比テーブルおよび前記第1のメモリセルの閾値電圧である第1の閾値電圧から対数尤度比を算出する復号器と、を有することを特徴とするメモリコントローラ。 - 前記尤度比テーブルメモリ部が、第1の対数尤度比テーブルと第2の対数尤度比テーブルとを記録し、
前記比較部が、前記第2の閾値電圧を所定の第2の電圧と比較する第1の比較部であり、
前記復号器が、前記第1の比較部の比較結果が前記第2の閾値電圧が前記第2の電圧以下の場合には前記第1の対数尤度比テーブルを選択し、前記第1の対数尤度比テーブルから前記符号化データの前記対数尤度比を算出し、
前記第2の閾値電圧が前記第2の電圧を超える場合には前記第2の対数尤度比テーブルを選択し、前記第2の対数尤度比テーブルから前記符号化データの前記対数尤度比を算出することを特徴とするメモリコントローラ。 - 前記第1の閾値電圧を所定の第1の電圧と比較する第2の比較部をさらに有し、
前記復号器が、前記第1の閾値電圧が前記第1の電圧を超える場合には前記第1の対数尤度比テーブルを用いて前記符号化データの対数尤度比を算出することを特徴とする請求項2に記載のメモリコントローラ。 - 前記メモリセルがNビット(N≧2)のデータをN個の閾値電圧レベルに応じて記録する多値記録メモリセルであり、
前記第1の電圧または前記第2の電圧の少なくともいずれかが、閾値電圧の中央値以上の電圧あることを特徴とする請求項3に記載のメモリコントローラ。 - 請求項1から請求項4のいずれか1項に記載のメモリコントローラと、前記NAND型フラッシュメモリ部と、を有することを特徴とする半導体メモリ装置。
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2009
- 2009-01-16 JP JP2009007951A patent/JP2010165426A/ja active Pending
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