JP2010164754A - Electronic device and control method of shift register - Google Patents
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Abstract
Description
本発明は、電子機器及びシフトレジスタの制御方法に関するものである。 The present invention relates to an electronic apparatus and a shift register control method.
ＴＦＴを利用したゲートドライバ用シフトレジスタによって，有機ＥＬ素子やＬＣＤをアクティブ駆動し、表示する表示装置が開発されている（例えば、特許文献１参照）。 A display device has been developed in which an organic EL element or LCD is actively driven and displayed by a gate driver shift register using a TFT (for example, see Patent Document 1).
具体的には、アクティブ駆動型の表示装置は、行毎に配列された各画素をスイッチする画素回路を選択するゲートドライバを備え、このゲートドライバには、通常、シフトレジスタ回路が用いられる。 Specifically, the active drive type display device includes a gate driver that selects a pixel circuit that switches each pixel arranged in each row, and a shift register circuit is usually used as the gate driver.
このシフトレジスタ回路は、例えば、各段に図１３に示すように構成されたシフト回路５１を有し、複数のシフト回路５１が直列接続されることによって構成される。
The shift register circuit includes, for example, a
このシフト回路５１は、トランジスタＴ５１〜Ｔ５９によって構成される。ここで、表示装置を起動するために電源からの電力が投入されると、各シフト回路５１には、正の電源電圧Ｖddと負の電源電圧Ｖssとが印加開始されるとともに、クロック信号ｃｋが供給される。
The
その後、一段目のシフト回路５１では、スタート信号Startとして外部から入力信号ＩＮがトランジスタＴ５１、Ｔ５３の各ゲートに入力される。
Thereafter, in the first-
シフト回路５１では、その他の信号の干渉がなければ、図１４に示すように、印加された電圧Ｖddは徐々に上昇し、電圧Ｖssは徐々に低下していく。
In the
また、ノードＡ，Ｂのそれぞれの電位Ｖａ，Ｖｂは、その他の信号の干渉がなければ、Ｌｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルとなるが、そのタイミングは、電源投入直後はシフト回路５１内のトランジスタＴ５１〜Ｔ５９のインピーダンスが高いため、電圧Ｖdd、電圧Ｖssが飽和するタイミングと比べて遅くなる。
Further, the potentials Va and Vb of the nodes A and B are Low level and High level if there is no interference of other signals, but the timing is the
動作を開始すると、初段のシフト回路５１は、次のクロック信号ｃｋの立ち上がり時にＨｉｇｈレベルの出力信号ＯＵＴを出力し、２段目以降のシフト回路５１は、順次、シフトしたＨｉｇｈレベルの出力信号ＯＵＴを出力する。
When the operation starts, the first-
シフト回路５１を８段として、ノードＡ，Ｂのそれぞれの電位Ｖａ，ＶｂがＬｏｗ（ロー）レベル、Ｈｉｇｈ（ハイ）レベルに安定していれば、ゲートドライバは、図１５に示すように、スタート信号Startが供給されると、順次、各シフト回路５１の出力信号ＯＵＴ（１）〜ＯＵＴ（８）を、行毎に画素回路を選択する行選択信号として出力する。そして、ゲートドライバは、出力信号ＯＵＴ（８）を出力した後、８段目のシフト回路５１にリセット信号ＲＳＴとしてｅｎｄ信号（終了信号）が供給される。
If the
しかし、実際には、図１６に示すように、ハイインピーダンス状態のノードＡは、電位が安定するまで、特にトランジスタＴ５７の寄生容量Ｃx51によって、トランジスタＴ５７に入力されるクロック信号ｃｋとの間でクロストークの影響を強く受ける。このため、ノードＡの電位Ｖａが振られて誤動作を招くおそれがある。また、ノードＡの電位Ｖａでの変調によってトランジスタＴ５６のオン、オフが不安定になり、ノードＢの電位Ｖｂが変動してしまう。 However, actually, as shown in FIG. 16, the node A in the high impedance state crosses with the clock signal ck input to the transistor T57 until the potential is stabilized, in particular, due to the parasitic capacitance Cx51 of the transistor T57. Strongly affected by talk. For this reason, the potential Va of the node A may be shaken to cause a malfunction. Further, the on / off of the transistor T56 becomes unstable due to the modulation with the potential Va of the node A, and the potential Vb of the node B varies.
場合によっては、シフト回路５１の出力のときにトランジスタＴ５７、Ｔ５８のオン、オフが、所望とは逆に入れ替わった状態になってしまうため、図１７のシミュレーション結果に示すように、各段のシフト回路５１の出力信号ＯＵＴ（１）〜（８）が正常に出力されなくなってしまうことがある。このような問題は、トランジスタＴ５１〜Ｔ５９が、移動度が高くないトランジスタ、例えばアモルファスシリコントランジスタである場合、顕著になる。
In some cases, the transistors T57 and T58 are turned on and off at the time of the output of the
本発明は、このような従来の問題点に鑑みてなされたもので、動作を安定化させることが可能な電子機器及びシフトレジスタの制御方法を提供することを目的とする。 The present invention has been made in view of such a conventional problem, and an object thereof is to provide an electronic device and a shift register control method capable of stabilizing the operation.
この目的を達成するため、本発明の第１の観点に係る電子機器は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えたことを特徴とする。
In order to achieve this object, an electronic device according to the first aspect of the present invention provides:
Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A shift register configured as follows:
The potential of the output signal from immediately after the n-th shift unit outputs an output signal to the n-th shift unit until immediately before the (n−1) -th shift unit outputs the next output signal. And a control unit for supplying an end signal for displacing the head.
前記第１段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給するようにしてもよい。
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第１段のシフト部に供給されたときから（Ｔck/2）×（ｎ＋１）経過したときにのみ、前記第ｎ段のシフト部に、出力信号の電位を変位させる終了信号を供給するようにしてもよい。
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させるようにしてもよい。
A start signal is supplied as the input signal to the first stage shift unit,
Each shift unit of the shift register is supplied with a clock signal, and is configured to shift the input signal in synchronization with the supplied clock signal.
The control unit sets the period of the clock signal to Tck and ((Tck / 2) × (n−1)) to ((Tck / 2) from when the start signal is supplied to the first stage shift unit. ) × (n + 1)) as an output permission period during which output of the output signal of the n-th shift unit is permitted, and the output permission from when the start signal is supplied to the first stage shift unit. The potential of the output signal of the n-th shift unit is displaced until the period starts and until the next start signal is supplied to the first-stage shift unit after the output permission period ends. An end signal generator for generating an end signal;
The end signal generated by the end signal generation unit may be supplied to the nth stage shift unit.
The control unit starts from when the start signal is supplied to the first stage shift unit when a preset period from when the power is turned on until the operation of the shift register is stabilized has elapsed. Only when (Tck / 2) × (n + 1) has elapsed, an end signal for displacing the potential of the output signal may be supplied to the n-th shift unit.
A plurality of pixel circuits arranged in a matrix with display elements;
A row selection driver that includes the shift register, supplies an output signal of each shift unit as a row selection signal for selecting a row for each row, and selects the plurality of pixel circuits for each row;
The control unit may supply the start signal to the end signal generation unit and supply the start signal to the row selection driver to start an operation.
本発明の第２の観点に係るシフトレジスタの制御方法は、
それぞれ、入力された入力信号をシフトする第１段のシフト部乃至第ｎ（ｎ；自然数、ｎ＞１）段のシフト部が接続され、第ｋ（ｋ＝２〜ｎ）段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第（ｋ−１）段のシフト部に供給し、前記第（ｋ−１）段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させることを特徴とする。
The control method of the shift register according to the second aspect of the present invention is:
Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A control method of a shift register configured as described above,
From the time immediately after the n-th shift unit outputs an output signal to the n-th shift unit constituting the shift register, immediately before the (n−1) -th shift unit outputs the next output signal. An end signal is supplied to displace the potential of the output signal.
本発明によれば、動作を安定化させることができる。 According to the present invention, the operation can be stabilized.
以下、本発明の実施形態に係る装置を図面を参照して説明する。尚、本実施形態では、電子機器を、ＴＦＴ−ＯＬＥＤ（Thin Film Transistor−Organic light-emitting diode)を備えた表示装置として説明する。 Hereinafter, an apparatus according to an embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the electronic apparatus is described as a display device including a TFT-OLED (Thin Film Transistor-Organic light-emitting diode).
本実施形態に係る表示装置の構成を図１に示す。
本実施形態に係る表示装置１は、図１（ａ）に示すように、ｎ行、ｍ列の複数の画素回路１１(i,j)（ｉ＝１〜ｍ、ｊ＝１〜ｎ、ｍ，ｎは、それぞれ、自然数）と、ゲートドライバ１２と、データドライバ１３と、コントローラ１４と、を有する。
The configuration of the display device according to the present embodiment is shown in FIG.
As shown in FIG. 1A, the
画素回路１１(i,j)は、画像の各画素に対応するものであり、行列配置される。この画素回路１１(i,j)は、図１（ｂ）に示すように、トランジスタＴ１、トランジスタＴ２、容量Ｃ１、及びＥＬ素子１０１を有する。
The pixel circuit 11 (i, j) corresponds to each pixel of the image and is arranged in a matrix. As shown in FIG. 1B, the pixel circuit 11 (i, j) includes a transistor T1, a transistor T2, a capacitor C1, and an
容量Ｃ１は、トランジスタＴ２のゲート−ソース間に設けられた容量である。 The capacitor C1 is a capacitor provided between the gate and source of the transistor T2.
ＥＬ素子１０１は、画素電極、単数或いは複数のキャリア輸送層からなる有機ＥＬ層、対向電極が積層された構造を有する表示素子であり、対向電極（カソード電極）には基準電位Ｖssが印加されている。
The
トランジスタＴ１は、容量Ｃ１の一端に信号電圧Ｖsigを印加するためのトランジスタであり、ｎチャンネル型のＦＥＴ（Field Effect Transistor；電界効果トランジスタ）によって構成されたポリシリコンまたはアモルファスシリコン薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）である。 The transistor T1 is a transistor for applying the signal voltage Vsig to one end of the capacitor C1, and is a polysilicon or amorphous silicon thin film transistor (TFT) formed by an n-channel FET (Field Effect Transistor). Transistor).
画素回路１１(i,j)では、トランジスタＴ１のソースは、トランジスタＴ２のゲート及び容量Ｃ１の一端に接続されている。画素回路１１(i,1)，・・・，１１(i,n)のトランジスタＴ１のドレインは、それぞれ、ｉ列目のデータラインＬdiに接続される。 In the pixel circuit 11 (i, j), the source of the transistor T1 is connected to the gate of the transistor T2 and one end of the capacitor C1. The drains of the transistors T1 of the pixel circuits 11 (i, 1),..., 11 (i, n) are connected to the i-th data line Ldi.
画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１のゲートは、それぞれ、ｊ行目のゲートラインＬgjに接続される。そして、それぞれ、ゲートラインＬg1，・・・，ＬgnにＨｉｇｈレベルの信号が順次出力されると、画素回路１１(1,j)，・・・，１１(m,j)の各トランジスタＴ１はオンし、データラインＬd1，・・・，Ｌdmにそれぞれ入力された信号電圧ＶsigをトランジスタＴ２のゲート及び容量Ｃ１の一端に出力する。 The gates of the respective transistors T1 of the pixel circuits 11 (1, j),..., 11 (m, j) are connected to the gate line Lgj of the jth row. When high level signals are sequentially output to the gate lines Lg1,..., Lgn, the respective transistors T1 of the pixel circuits 11 (1, j),. Then, the signal voltage Vsig input to each of the data lines Ld1,..., Ldm is output to the gate of the transistor T2 and one end of the capacitor C1.
各トランジスタＴ２は、信号電圧Ｖsigに基づいた電流量を制御しつつ、ＥＬ素子１０１に電流を供給するトランジスタであり、そのゲートがトランジスタＴ１のソース及び容量Ｃ１の一端に接続され、ドレインに電源電位Ｖddが印加され、ソースが容量Ｃ１の他端及びＥＬ素子１０１の画素電極に接続されている。
Each transistor T2 is a transistor that supplies current to the
ゲートドライバ１２は、コントローラ１４から供給されたスタート信号Start1，クロック信号ｃｋ１，ｃｋ２に従って、行を選択するために生成した出力信号ＯＵＴ（１）〜（ｎ）を順次、画素回路１１(i,j)に出力して、画素回路１１(i,j)を行毎に選択するためのドライバである。
The
スタート信号Start1は、ゲートドライバ１２の動作を開始させるための信号であり、クロック信号ｃｋ１，ｃｋ２は、互いに位相が１８０°異なる信号である。
The start signal Start1 is a signal for starting the operation of the
このゲートドライバ１２は、図２に示すようなシフトレジスタを有する。なお、ゲートドライバ１２は、シフトレジスタの出力端にバッファが設けられてもよい。このシフトレジスタは、コントローラ１４から供給されたスタート信号Start1によって動作を開始し、クロック信号ｃｋ１，ｃｋ２に同期させて、出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を順次出力するとともに転送させるものである。
The
シフトレジスタは、第１段乃至第ｎ段のシフト回路２１_１〜２１_ｎ（ｎ；偶数）を備え、シフト回路２１_１〜２１_ｎが直列に接続されている。なお、図２に示すシフトレジスタではｎは偶数であったが、ｎは奇数でもよく、その場合、第ｎ段にクロック信号ｃｋ２の代わりにクロック信号ｃｋ１を入力すればよい。 The shift register includes first to n-th shift circuits 21_1 to 21_n (n: even number), and the shift circuits 21_1 to 21_n are connected in series. Note that n is an even number in the shift register shown in FIG. 2, but n may be an odd number. In that case, the clock signal ck1 may be input instead of the clock signal ck2 to the nth stage.
シフト回路２１_１〜２１_ｎは、入力信号ＩＮ（スタート信号Start1を含む）とクロック信号ｃｋ１，ｃｋ２とが供給され、供給された入力信号ＩＮをクロック信号ｃｋ１，ｃｋ２に従ってシフトし、シフトした信号を出力信号ＯＵＴ（ｋ）（ｋ＝１〜ｎ）として出力するものである。 The shift circuits 21_1 to 21_n are supplied with an input signal IN (including a start signal Start1) and clock signals ck1 and ck2, shift the supplied input signal IN according to the clock signals ck1 and ck2, and output the shifted signal as an output signal. It is output as OUT (k) (k = 1 to n).
シフト回路２１_ｋ（又は２１_（ｋ＋１））（ｋ；奇数、ｋ＝１、３、５、……、ｎ−１）は、図３に示すように、入力端子Ｐinと、出力端子Ｐoutと、リセット端子Ｐrstと、クロック端子Ｐckと、電圧端子Ｐ(+)と、電圧端子Ｐ（-）と、を有している。 As shown in FIG. 3, the shift circuit 21_k (or 21_ (k + 1)) (k; odd number, k = 1, 3, 5,..., N−1) has an input terminal Pin, an output terminal Pout, and a reset. The terminal Prst, the clock terminal Pck, the voltage terminal P (+), and the voltage terminal P (−) are provided.
以下、シフト回路２１_ｋの回路構成を中心に説明する。但し、シフト回路２１_（ｋ＋１）においてもクロック信号ｃｋ２が入力される以外は概ね同様である。 Hereinafter, the circuit configuration of the shift circuit 21_k will be mainly described. However, the shift circuit 21_ (k + 1) is substantially the same except that the clock signal ck2 is input.
入力端子Ｐinは、入力信号ＩＮ（ｋ）が供給される端子である。シフト回路２１_１の入力端子Ｐinには、入力信号ＩＮ（１）として、コントローラ１４からスタート信号Start1が供給される。
The input terminal Pin is a terminal to which an input signal IN (k) is supplied. A start signal Start1 is supplied from the
出力端子Ｐoutは、出力信号ＯＵＴ（ｋ）を出力する端子であり、ゲートラインＬgkに接続されている。シフト回路２１_２〜２１_ｎの入力端子Ｐinは、それぞれ、シフト回路２１_１〜２１_（ｎ−１）の出力端子Ｐoutに接続される。 The output terminal Pout is a terminal that outputs an output signal OUT (k), and is connected to the gate line Lgk. The input terminals Pin of the shift circuits 21_2 to 21_n are connected to the output terminals Pout of the shift circuits 21_1 to 21_ (n−1), respectively.
リセット端子Ｐrstは、リセット信号ＲＳＴ（ｋ）が供給される端子である。シフト回路２１_１〜２１_（ｎ−１）のリセット端子Ｐrstは、それぞれ、シフト回路２１_２〜２１_ｎの出力端子Ｐoutに接続され、出力信号ＯＵＴ（２）〜ＯＵＴ（ｎ）がリセット信号ＲＳＴ（１）〜ＲＳＴ（ｎ−１）として供給される。また、シフト回路２１_ｎには、コントローラ１４からｅｎｄ信号が供給される。
The reset terminal Prst is a terminal to which a reset signal RST (k) is supplied. The reset terminals Prst of the shift circuits 21_1 to 21_ (n-1) are connected to the output terminals Pout of the shift circuits 21_2 to 21_n, respectively, and the output signals OUT (2) to OUT (n) are reset signals RST (1) to Supplied as RST (n-1). Further, an end signal is supplied from the
クロック端子Ｐckは、クロック信号ｃｋ１又はｃｋ２が供給される端子であり、奇数段であるシフト回路２１_ｋのクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ１が供給される。また、偶数段であるシフト回路２１_（ｋ＋１）のクロック端子Ｐckには、コントローラ１４から、クロック信号ｃｋ２が供給される。
The clock terminal Pck is a terminal to which the clock signal ck1 or ck2 is supplied, and the clock signal ck1 is supplied from the
電圧端子Ｐ(+)は、正の電源電圧Ｖddが印加される端子であり、電圧端子Ｐ(-）は、負の電源電圧Ｖssが印加される端子である。 The voltage terminal P (+) is a terminal to which a positive power supply voltage Vdd is applied, and the voltage terminal P (−) is a terminal to which a negative power supply voltage Vss is applied.
このシフト回路２１_ｋは、トランジスタＴ２１〜Ｔ２９を備えている。トランジスタＴ２１〜Ｔ２９は、ｎチャンネル型のＦＥＴによって構成されたものである。 The shift circuit 21_k includes transistors T21 to T29. The transistors T21 to T29 are configured by n-channel FETs.
このトランジスタＴ２１〜Ｔ２９は、単結晶シリコントランジスタでもよく、また画素回路１１(i,j)と一体に構成されるためにポリシリコンＴＦＴやアモルファスシリコンＴＦＴ（ａ−ＴＦＴ）によって構成されてもよい。 The transistors T21 to T29 may be single crystal silicon transistors, or may be constituted by polysilicon TFTs or amorphous silicon TFTs (a-TFTs) in order to be integrated with the pixel circuit 11 (i, j).
トランジスタＴ２１は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２１のゲートは、入力端子Ｐinに接続され、ドレインは、電圧Ｖddの電圧源に接続され、ソースは、ノードＡに接続される。 The transistor T21 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the input signal IN (k) supplied to the input terminal Pin. The transistor T21 has a gate connected to the input terminal Pin, a drain connected to the voltage source of the voltage Vdd, and a source connected to the node A.
トランジスタＴ２２は、リセット端子Ｐrstに供給されたリセット信号ＲＳＴ（ｋ）の信号レベルに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。 The transistor T22 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the reset signal RST (k) supplied to the reset terminal Prst.
このトランジスタＴ２２のゲートは、リセット端子Ｐrstに接続され、ドレインは、トランジスタＴ２１のソースとノードＡとに接続され、ソースは、電圧端子Ｐ(-)に接続される。 The gate of the transistor T22 is connected to the reset terminal Prst, the drain is connected to the source of the transistor T21 and the node A, and the source is connected to the voltage terminal P (−).
トランジスタＴ２３は、入力端子Ｐinに供給された入力信号ＩＮ（ｋ）に従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２３のゲートは、入力端子Ｐinに接続され、ドレインは、ノードＢに接続され、ソースは、電圧端子Ｐ(-)に接続される。 The transistor T23 is a transistor for controlling the potential Vb of the node B in accordance with the input signal IN (k) supplied to the input terminal Pin. The transistor T23 has a gate connected to the input terminal Pin, a drain connected to the node B, and a source connected to the voltage terminal P (−).
トランジスタＴ２４は、ノードＢの電位Ｖｂに従って、ノードＡの電位Ｖａをコントロールするためのトランジスタである。このトランジスタＴ２４のゲートは、ノードＢに接続され、ドレインは、ノードＡに接続され、ソースは、電圧端子Ｐ(-)に接続される。 The transistor T24 is a transistor for controlling the potential Va of the node A in accordance with the potential Vb of the node B. The transistor T24 has a gate connected to the node B, a drain connected to the node A, and a source connected to the voltage terminal P (−).
トランジスタＴ２５は、ダイオード接続されてトランジスタＴ２６と対になって構成される抵抗負荷型インバータの抵抗として動作するトランジスタであり、そのドレインとゲートとは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。 The transistor T25 is a transistor that operates as a resistance of a resistive load type inverter that is diode-connected and configured as a pair with the transistor T26. The drain and gate of the transistor T25 are connected to the voltage terminal P (+), and the source is Connected to Node B.
トランジスタＴ２６は、ノードＡの電位Ｖａに従って、ノードＢの電位Ｖｂをコントロールするためのトランジスタである。このトランジスタＴ２６のゲートは、ノードＡに接続され、ドレインは、ノードＢに接続され、ソースは電圧端子Ｐ(-)に接続される。 The transistor T26 is a transistor for controlling the potential Vb of the node B in accordance with the potential Va of the node A. The gate of the transistor T26 is connected to the node A, the drain is connected to the node B, and the source is connected to the voltage terminal P (−).
トランジスタＴ２７は、ノードＡの電位Ｖａに従ってオン、オフされ、オン時にクロック信号ｃｋ１を出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。このトランジスタＴ２７のゲートは、ノードＡに接続され、ドレインは、クロック端子Ｐckに接続され、ソースは出力端子Ｐoutに接続される。このトランジスタＴ２７のゲート−ソース間には、ブートストラップ効果をもたらすための容量Ｃx1が設定される。 The transistor T27 is turned on / off according to the potential Va of the node A, and outputs a clock signal ck1 as the output signal OUT (k) when turned on. The transistor T27 has a gate connected to the node A, a drain connected to the clock terminal Pck, and a source connected to the output terminal Pout. A capacitance Cx1 for providing a bootstrap effect is set between the gate and source of the transistor T27.
トランジスタＴ２８は、ノードＢの電位Ｖｂに従ってオン、オフされ、オン時に電圧Ｖssを出力信号ＯＵＴ（ｋ）として出力するためのトランジスタである。ノードＡの電位Ｖａ、ノードＢの電位Ｖｂは相補的にＨｉｇｈ（オンレベル）、Ｌｏｗ（オフレベル）にスイッチされ、一方がＨｉｇｈであれば、他方がＬｏｗとなる。 The transistor T28 is turned on / off according to the potential Vb of the node B, and outputs the voltage Vss as the output signal OUT (k) when turned on. The potential Va of the node A and the potential Vb of the node B are complementarily switched to High (on level) and Low (off level). If one is High, the other is Low.
トランジスタＴ２８のゲートは、ノードＢに接続され、ドレインは、トランジスタＴ２７のソースと出力端子Ｐoutとに接続され、ソースは、電圧端子Ｐ(-)に接続される。 The gate of the transistor T28 is connected to the node B, the drain is connected to the source of the transistor T27 and the output terminal Pout, and the source is connected to the voltage terminal P (−).
トランジスタＴ２９は、Ｈｉｇｈレベルのリセット信号ＲＳＴ（ｋ）が供給されたときにノードＢの電位Ｖｂをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタＴ２９のゲートは、リセット端子Ｐrstに接続され、ドレインは、電圧端子Ｐ(+)に接続され、ソースはノードＢに接続される。 The transistor T29 is a transistor for immediately raising the potential Vb of the node B when the high level reset signal RST (k) is supplied to avoid malfunction. The transistor T29 has a gate connected to the reset terminal Prst, a drain connected to the voltage terminal P (+), and a source connected to the node B.
図１（ａ），（ｂ）に戻り、データドライバ１３は、画像データが供給され、供給された画像データに基づく表示信号の信号電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmを介して、さらに、ゲートドライバ１２が選択した行の画素回路１１(i,j)の各トランジスタＴ１を介して、画素電極に印加（供給）するドライバである。
Referring back to FIGS. 1A and 1B, the
データドライバ１３は、コントローラ１４から表示データ信号Dataが供給され、この表示データ信号Dataから、階調を設定する電圧として、各画素に対応して抽出した信号電圧Ｖsigを、ゲートラインＬgiの選択期間に、データラインＬdjを介して画素回路１１(i,j)に印加する。
The
コントローラ１４は、ゲートドライバ１２、データドライバ１３を制御するものであり、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory），ＲＡＭ（Random Access Memory）、等を備える（いずれも図示せず）。
The
コントローラ１４は、シフト回路２１_１〜２１_ｎのうち奇数段にクロック信号ｃｋ１を出力し、偶数段にクロック信号ｃｋ２を出力した状態で、動作を開始させるスタート信号Start1をゲートドライバ１２の初段のシフト回路２１_１に供給することにより、ゲートドライバ１２に動作を開始させる。このクロック信号ｃｋ１，ｃｋ２は、位相が１８０°異なる信号である。
The
また、コントローラ１４は、データドライバ１３にスタート信号start2及び表示データ信号Data、予め設定された周波数のクロック信号等を供給する。
The
また、コントローラ１４は、ゲートドライバ１２が備えるシフトレジスタに、初期時に誤動作が生じても動作を安定させるようなｅｎｄ信号を出力する。
In addition, the
従来のシフトレジスタのシミュレーション結果として、図１７を参照すると、ある第ｋ段の出力信号ＯＵＴ（ｋ）がＨｉｇｈレベルになると、その直後、その前段の第（ｋ−１）段は、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ−１）を出力しなくなる。 As a simulation result of the conventional shift register, referring to FIG. 17, when an output signal OUT (k) at a certain k-th level becomes High level, immediately after that, the previous (k−1) -th level is at High level. The output signal OUT (k−1) is not output.
これは、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｋ）が前段のリセット信号ＲＳＴとなるためである。 This is because the high level output signal OUT (k) becomes the reset signal RST of the previous stage.
そこで、図２に示す最終段のシフト回路２１_ｎに、最終段のシフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力直後のみならず、他の期間にも終了信号としてＨｉｇｈレベルのｅｎｄ信号を供給し続けると、シフト回路２１_ｎは、所望のタイミング以外にＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力しないことになり、シフト回路５１_ｎの動作が安定する。具体的には、従来、図１７に示すように、最終段の出力信号ＯＵＴ（８）はＨｉｇｈレベルとＬｏｗレベルを繰り返していた。しかし、この最終段の出力信号ＯＵＴ（８）がＨｉｇｈレベルである期間は、図８に示すように減少している。 Therefore, the high-level end signal is supplied to the final-stage shift circuit 21_n shown in FIG. 2 as an end signal not only immediately after the output signal OUT (n) of the final-stage shift circuit 21_n is output. If it continues, the shift circuit 21_n will not output the high level output signal OUT (n) other than the desired timing, and the operation of the shift circuit 51_n is stabilized. Specifically, as shown in FIG. 17, the output signal OUT (8) at the final stage has been repeated between a high level and a low level. However, the period during which the final stage output signal OUT (8) is at a high level decreases as shown in FIG.
シフト回路２１_ｎの動作が安定すれば、電源投入直後に誤動作が生じても、その効果が前段のシフト回路２１_（ｎ−１）、シフト回路２１_（ｎ−２）、……に順次波及し、予め設定された期間が経過したときは、すべての段のシフト回路２１_１〜２１_ｎが安定し、正常動作状態に落ち着くことが予想される。 If the operation of the shift circuit 21_n is stabilized, even if a malfunction occurs immediately after the power is turned on, the effect is sequentially spread to the shift circuit 21_ (n-1), the shift circuit 21_ (n-2),. When a preset period has elapsed, it is expected that the shift circuits 21_1 to 21_n of all stages are stabilized and settled to a normal operation state.
ただし、シフト回路２１_（ｎ−１）がＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力するタイミングでシフト回路２１_ｎにＨｉｇｈレベルのｅｎｄ信号が供給されると、シフト回路２１_ｎのノードＡの電位Ｖａ及びノードＢの電位Ｖｂが不安定になり、出力信号ＯＵＴ（ｎ）が正常に出力されなくなってしまう。 However, when a high-level end signal is supplied to the shift circuit 21_n at a timing when the shift circuit 21_ (n−1) outputs a high-level output signal OUT (n−1), the potential of the node A of the shift circuit 21_n is increased. Va and the potential Vb of the node B become unstable, and the output signal OUT (n) is not normally output.
このため、コントローラ１４は、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後から、シフト回路２１_（ｎ−１）が次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、シフト回路２１_ｎの出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにするＨｉｇｈレベルのｅｎｄ信号を供給するように構成されている。
For this reason, the
コントローラ１４は、このようなｅｎｄ信号を生成する回路として、例えば、図４（ａ）に示すようなｅｎｄ信号生成回路１４０を備える。
The
このｅｎｄ信号生成回路１４０は、カウンタ１４１と、ＲＳフリップフロップ回路１４２と、レジスタ１４３と、ＮＯＲ回路１４４と、ＡＮＤ回路１４５と、を備える。
The end
コントローラ１４は、このｅｎｄ信号生成回路１４０に、スタート信号Start1と、クロック信号ｃｋａ，ｃｋ１と、を供給し、初期値として、ゲートドライバ１２が備えるシフト回路２１_ｋの数よりも１つ少ない（ｎ−１）を供給する。
The
カウンタ１４１は、図４（ｂ）に示すように、ＲＳフリップフロップ回路１４２のＱ端子から供給されたＱ信号をイネーブル信号ＥＮとして、供給された初期値（ｎ−１）を、このイネーブル信号ＥＮが供給されているときに、クロック信号ｃｋａに従ってダウンカウントするものである。
As shown in FIG. 4B, the
カウンタ１４１は、イネーブル端子（ＥＮ）と、クロック端子（ｃｋａ）と、出力端子と、を有する。イネーブル端子（ＥＮ）、クロック端子（ｃｋａ）は、それぞれ、イネーブル信号ＥＮ、クロック信号ｃｋａが供給される端子である。出力端子は、ＲＳフリップフロップ回路１４２のリセット端子と、レジスタ１４３のＤ端子と、ＮＯＲ回路１４４の一方の入力端子と、に接続される。
The
そして、カウンタ１４１は、イネーブル信号ＥＮがＬｏｗレベルになると、カウント値を０に設定する。その後、イネーブル信号ＥＮがＬｏｗレベルであり続ける場合、次のタイミングでクロック信号ｃｋａがＨｉｇｈレベルになると、カウンタ１４１はカウント値を０から（ｎ−１）にリセットし、ｎ＝８であれば、カウント値７に設定する。ここでカウント値が０の状態、つまり後述するクロック信号ｃｋ１の１周期Ｔckの半分の期間（Ｔck/2）だけカウンタ１４１は、出力端子からＨｉｇｈレベルの信号Ｓ１４１を出力し、それ以外の値では出力端子からＬｏｗレベルの信号Ｓ１４１を出力する。
Then, the
ＲＳフリップフロップ回路１４２は、供給されたＨｉｇｈレベルのスタート信号Start1をセット信号、カウンタ１４１が出力したＨｉｇｈレベルの信号Ｓ１４１をリセット信号としてセット、リセットしたＱ信号を出力するものである。
The RS flip-
ＲＳフリップフロップ回路１４２は、スタート信号Start1がセット信号として供給されるＳ端子、信号Ｓ１４１がリセット信号として供給されるＲ端子、Ｑ信号を出力するＱ端子を有する。このＱ端子は、カウンタ１４１のイネーブル端子（ＥＮ）に接続される。
The RS flip-
レジスタ１４３は、クロック信号ｃｋａが供給され、このクロック信号ｃｋａの立ち上がりタイミングで信号Ｓ１４１を記憶する回路であり、クロック信号ｃｋａが供給されるクロック端子（ｃｋａ）、信号Ｓ１４１が供給されるＤ端子、Ｑ信号を出力するＱ端子を有する。Ｑ端子は、ＮＯＲ回路１４４の他方の入力端子に接続される。
The
レジスタ１４３は、このような処理をした結果として、出力信号Ｓ１４１のＨｉｇｈレベル期間を２倍にした図５に示すような信号Ｓ１４３をＱ信号としてＮＯＲ回路１４４の他方の入力端子に出力する。
As a result of such processing, the
尚、図５において、Ｔckは、クロック信号ｃｋ１（又はｃｋ２）の１周期である。また、Ｔ_blankは、フレームを切り換えるフレーム切換期間（あるいは帰線期間）であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力してから次のスタート信号Start1が供給されるまでの期間である。 In FIG. 5, Tck is one cycle of the clock signal ck1 (or ck2). T_blank is a frame switching period (or a blanking period) for switching frames, and is a period from when the shift circuit 21_n outputs the output signal OUT (n) until the next start signal Start1 is supplied.
ＮＯＲ回路１４４は、カウンタ１４１が出力した信号Ｓ１４１とレジスタ１４３が出力したＱ信号とのＮＯＲ演算を行うものである。ＮＯＲ回路１４４は、２つの入力端子と、出力端子と、を有する。
The NOR
出力端子は、ＡＮＤ回路１４５の一方の入力端子に接続される。そして、ＮＯＲ回路１４４は、演算した結果として、図５に示すような信号Ｓ１４４を出力端子からＡＮＤ回路１４５に出力する。
The output terminal is connected to one input terminal of the AND
ＡＮＤ回路１４５は、クロック信号ｃｋ１が供給され、ＮＯＲ回路１４４が出力した信号Ｓ１４４と、供給されたクロック信号ｃｋ１とのＡＮＤ演算を行うものである。
The AND
ＡＮＤ回路１４５は、２つの入力端子と出力端子とを有し、信号Ｓ１４４が供給される入力端子、クロック信号ｃｋ１が供給される入力端子、出力端子を有する。ＡＮＤ回路１４５は、演算した結果、図５に示すようなパルス状のｅｎｄ信号を生成し、このｅｎｄ信号を出力端子から出力する。
The AND
図５に示すように、時刻ｔ２（１）は、スタート信号Start1がシフト回路２１_１に供給される時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_（ｎ−１）が出力信号ＯＵＴ（ｎ−１）を出力する直前の時刻になる。 As shown in FIG. 5, time t2 (1) is the time when time (Tck / 2) × (n−1) has elapsed with reference to time t1 (1) when the start signal Start1 is supplied to the shift circuit 21_1. And the time immediately before the shift circuit 21_ (n−1) outputs the output signal OUT (n−1).
また、時刻ｔ３（１）は、時刻ｔ１（１）を基準に、時間（Ｔck/2）×（ｎ−１）が経過した時刻であり、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後の時刻である。 The time t3 (1) is the time when the time (Tck / 2) × (n−1) has elapsed with respect to the time t1 (1), and the shift circuit 21_n outputs the output signal OUT (n). It is the time immediately after.
この時刻ｔ２（１）〜ｔ３（１）では、ｅｎｄ信号がＬｏｗレベルとなり、この期間Ｔb（１）は、シフト回路２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力が許可される出力許可期間になる。 At times t2 (1) to t3 (1), the end signal is at the low level, and during this period Tb (1), the output permission period in which the output of the high level output signal OUT (n) of the shift circuit 21_n is permitted. become.
期間Ｔb（１）の前の時刻ｔ１（１）〜ｔ２（１）、後の時刻ｔ３（１）〜ｔ１（２）では、ｅｎｄ信号がクロック信号ｃｋ１に同期してＨｉｇｈレベルとなり、シフト回路２１_ｎのＬｏｗレベルの出力信号ＯＵＴ（ｎ）が出力される。 At times t1 (1) to t2 (1) before the period Tb (1) and after times t3 (1) to t1 (2), the end signal becomes High level in synchronization with the clock signal ck1, and the shift circuit 21_n A low level output signal OUT (n) is output.
従って、このｅｎｄ信号は、コントローラ１４からスタート信号Start1が供給された時刻ｔ１（１），ｔ１（２），・・・を基準に、それぞれ、出力許可期間としての期間Ｔb（１），Ｔb（２），・・・の前後の期間Ｔa（１），Ｔa（２），・・・でシフト回路２１_ｎが出力するＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）をＬｏｗレベルに変位させる信号になる。尚、期間Ｔｂ（１）の後の期間Ｔa（２）は、フレーム切換期間Ｔ_blankを含むことになる。
Therefore, this end signal is based on the times T1 (1), t1 (2),... When the start signal Start1 is supplied from the
次に本実施形態に係る表示装置１の動作を説明する。
図６に示すように、時刻ｔ１（１）において、コントローラ１４は、位相が１８０°異なるクロック信号ｃｋ１，ｃｋ２とＨｉｇｈレベルのスタート信号Start1と、をゲートドライバ１２に供給する。
Next, the operation of the
As shown in FIG. 6, at time t <b> 1 (1), the
このＨｉｇｈレベルのスタート信号Start1は、図３に示す第１段のシフト回路２１_１のＩＮ端子に供給される。 This high-level start signal Start1 is supplied to the IN terminal of the first-stage shift circuit 21_1 shown in FIG.
シフト回路２１_１は、クロック信号ｃｋ１に同期して、コントローラ１４から供給されたこのスタート信号Start1をシフトし、シフトした信号を出力信号ＯＵＴ（１）として出力する。
The shift circuit 21_1 shifts the start signal Start1 supplied from the
同様に、シフト回路２１_ｋ（ｋ＝２〜ｎ）は、それぞれ、クロック信号ｃｋ１，ｃｋ２に同期させて、シフト回路２１_（ｋ−１）から出力された出力信号ＯＵＴ（ｋ−１）を入力信号ＩＮ（ｋ）として、この入力信号ＩＮ（ｋ）をシフトする。そして、シフト回路２１_ｋは、シフトした信号を出力信号ＯＵＴ（ｋ）として出力する。 Similarly, the shift circuit 21_k (k = 2 to n) receives the output signal OUT (k−1) output from the shift circuit 21_ (k−1) in synchronization with the clock signals ck1 and ck2, respectively. This input signal IN (k) is shifted as IN (k). Then, the shift circuit 21_k outputs the shifted signal as the output signal OUT (k).
ゲートドライバ１２は、シフト回路２１_１，２１_２，・・・，２１_ｎのＨｉｇｈレベルの出力信号ＯＵＴ（１）〜ＯＵＴ（ｎ）を、順次、ゲートラインＬg1，Ｌg2，・・・，Ｌgnに出力する。
The
ゲートラインＬg1，Ｌg2，・・・，Ｌgnに、順次、ＨｉｇｈレベルのＯＵＴ（１）信号が出力されると、画素回路１１(1,1)〜１１(m,1)，１１(1,2)〜１１(m,2)，・・・，１１(1,n)〜１１(m,n)が選択される。 When a high level OUT (1) signal is sequentially output to the gate lines Lg1, Lg2,..., Lgn, the pixel circuits 11 (1,1) to 11 (m, 1), 11 (1,2 ) To 11 (m, 2),..., 11 (1, n) to 11 (m, n) are selected.
データドライバ１３は、供給された画像データに基づく電圧Ｖsigを、それぞれ、データラインＬd1〜Ｌdmに印加する。
The
また、時刻ｔ１（１）において、コントローラ１４は、スタート信号Start1を、図４（ａ）に示すｅｎｄ信号生成回路１４０に供給する。
At time t1 (1), the
ｅｎｄ信号生成回路１４０は、図５に示すようなｅｎｄ信号を生成し、コントローラ１４は、期間Ｔa（１）において、ｅｎｄ信号生成回路１４０が生成したｅｎｄ信号をゲートドライバ１２に供給する。前段から不正なタイミングでパルスが転送されることによりノードＡ、ノードＢでの電位が反転しても、それを強制的に元に戻しているので、所望する以外のタイミングでＨｉｇｈレベルを出力しなくなる。
The end
ゲートドライバ１２のシフト回路２１_ｎは、Ｈｉｇｈレベルのｅｎｄ信号が供給されてリセットされ、出力信号ＯＵＴ（ｎ）の信号レベルを短期間でＬｏｗレベルに立ち下げる。
The shift circuit 21_n of the
期間Ｔa（１）が経過して時刻ｔ２（１）になると、コントローラ１４は、ｅｎｄ信号の信号レベルをＬｏｗレベルに立ち下げる。このとき、シフト回路２１_（ｎ−１）は、シフト回路２１_ｎからリセット信号ＲＳＴが供給されないため、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を出力する。
When the period Ta (1) elapses and time t2 (1) is reached, the
シフト回路２１_ｎは、このＨｉｇｈレベルの出力信号ＯＵＴ（ｎ−１）を入力信号ＩＮとしてシフトする。このとき、まだｅｎｄ信号がＬｏｗレベルであるため、シフト回路２１_ｎのノードＡの電位Ｖａが負の電源電圧ＶssのＬｏｗレベルからＨｉｇｈレベルに変位し、ノードＢの電位Ｖｂが正の電源電圧ＶddのＨｉｇｈレベルからＬｏｗレベルに変位し、シフト回路２１_ｎは、出力信号ＯＵＴ（ｎ）の出力が許可され、その後、クロック信号ｃｋ２（又はｃｋ１）によりＨｉｇｈレベルの出力信号ＯＵＴ（ｎ）を出力する。 The shift circuit 21_n shifts the high level output signal OUT (n-1) as the input signal IN. At this time, since the end signal is still at the low level, the potential Va of the node A of the shift circuit 21_n is shifted from the low level of the negative power supply voltage Vss to the high level, and the potential Vb of the node B is the positive power supply voltage Vdd. The shift circuit 21_n is allowed to output the output signal OUT (n) from the High level to the Low level, and then outputs the High level output signal OUT (n) by the clock signal ck2 (or ck1).
期間Ｔb（１）が経過して時刻ｔ３（１）になると、コントローラ１４は、パルス状のＨｉｇｈレベルのｅｎｄ信号を出力し、出力信号ＯＵＴ（ｎ）の出力をＬｏｗレベルにする。
When the period Tb (1) elapses and time t3 (1) is reached, the
フレーム切換期間Ｔ_blankが経過して時刻ｔ１（２）になると、コントローラ１４は、時刻ｔ１（１）のときと同様に、次のスタート信号Start１をゲートドライバ１２とｅｎｄ信号生成回路１４０とに供給する。
When the frame switching period T_blank elapses and time t1 (2) is reached, the
図７は、例えば、ゲートドライバ１２のシフトレジスタが８つのシフト回路２１_1〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合の正常動作時の各部のタイミングを示したものである。この場合、期間Ｔa（１），Ｔb（１），Ｔb（２），Ｔa（２）は、それぞれ、以下のようになる。
Ｔa（１）＝(Ｔck/2)×７
Ｔb（１）＝Ｔb（２）＝(Ｔck/2)×２
Ｔa（２）＝Ｔ_blank＋Ｔa（１）＝(Ｔck/2)×１４
In FIG. 7, for example, the shift register of the
Ta (1) = (Tck / 2) × 7
Tb (1) = Tb (2) = (Tck / 2) × 2
Ta (2) = T_blank + Ta (1) = (Tck / 2) × 14
また、図８は、この図７の場合と同様、ゲートドライバ１２が８つのシフト回路２１_１〜２１_８（ｎ＝８）を備え、フレーム切換期間Ｔ_blankを（Ｔck/2）×７とした場合に、各段のシフト回路２１_１〜２１_８の出力信号ＯＵＴ（１）〜ＯＵＴ（８）が初期状態において正常に出力されない場合に短期間で正常化されたシミュレーション結果を示す図である。
8, as in the case of FIG. 7, when the
図８に示すように、時刻ｔ１（１）において電源が投入されたときに、シフト回路２１_８のノードＡの電位が、クロック信号ｃｋ１，ｃｋ２が出力されるクロックラインと、トランジスタＴ２７との間の寄生容量によって不安定になり、また、シフト回路２１_８が出力信号ＯＵＴ（８）を出力するときに、トランジスタＴ２７，Ｔ２８のオン、オフが入れ替わった状態になったとしても、コントローラ１４は、期間Ｔa（１），Ｔa（２）,・・・において、ゲートドライバ１２にＨｉｇｈレベルのｅｎｄ信号を供給し続ける。
As shown in FIG. 8, when the power is turned on at time t1 (1), the potential of the node A of the shift circuit 21_8 is between the clock line from which the clock signals ck1 and ck2 are output and the transistor T27. Even if the transistors T27 and T28 are turned on and off when the shift circuit 21_8 outputs the output signal OUT (8) when the shift circuit 21_8 outputs the output signal OUT (8), the
このため、初期の期間で、シフト回路２１_１〜２１_８が誤動作したとしても、速やかにシフト回路２１_８が正常な出力動作になり、シフト回路２１_８から正常なシフト出力信号ＯＵＴ（８）、つまり正常なリセット信号ＲＳＴ（７）が出力され、前段のシフト回路２１_７が正常化していく。 For this reason, even if the shift circuits 21_1 to 21_8 malfunction in the initial period, the shift circuit 21_8 immediately becomes a normal output operation, and the shift circuit 21_8 outputs a normal shift output signal OUT (8), that is, a normal reset. The signal RST (7) is output, and the previous shift circuit 21_7 is normalized.
時間が経過するに従い、シフト回路２１_１〜２１_８の各電圧端子Ｐ(+)、電圧端子Ｐ(-)も電圧Ｖdd，Ｖssとなり、シフト回路２１_１〜２１_７の出力動作も、後段からの正常なリセット信号ＲＳＴによって後段から前段へ正常に是正され、徐々に安定する。図８に示すシミュレーション結果では、時刻ｔ３（４）においてすべてのシフト回路２１_１〜２１_８の出力が安定し、正常動作状態に落ち着く。 As time elapses, the voltage terminals P (+) and voltage terminals P (−) of the shift circuits 21_1 to 21_8 also become voltages Vdd and Vss, and the output operation of the shift circuits 21_1 to 21_7 is also a normal reset signal from the subsequent stage. Corrected normally from the latter stage to the former stage by the RST and gradually stabilized. In the simulation result shown in FIG. 8, at the time t3 (4), the outputs of all the shift circuits 21_1 to 21_8 are stabilized and settled to a normal operation state.
以上説明したように、本実施形態によれば、コントローラ１４は、ゲートドライバ１２に、出力信号ＯＵＴ（ｎ）を出力した直後から次の出力信号ＯＵＴ（ｎ−１）を出力する直前まで、Ｈｉｇｈレベルの出力信号ＯＵＴ（ｎ）の出力を禁止するｅｎｄ信号を供給するようにした。
As described above, according to the present embodiment, the
従って、最終段のシフト回路２１_ｎの出力が安定するようになり、その影響は前方へと伝搬し、電源投入後に誤動作が生じても、ゲートドライバ１２が備えるシフトレジスタの動作を安定化させることができる。
Accordingly, the output of the shift circuit 21_n at the final stage becomes stable, the influence propagates forward, and the operation of the shift register included in the
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ゲートドライバ１２は、偶数個のシフト回路を備えるだけでなく、奇数個のシフト回路を備えたものであってもよい。この場合、図９に示すように、コントローラ１４は、クロック信号ｃｋ１により出力信号ＯＵＴ（ｎ）が出力されるよう設定し、同様にｅｎｄ信号を、出力信号ＯＵＴ（ｎ−１）及び出力信号ＯＵＴ（ｎ）のＨｉｇｈレベル時にＬｏｗレベルにし、それ以外の期間では、クロック信号ｃｋ２に同期するように設定すればよい。
In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above embodiment.
For example, the
また、上記実施形態では、コントローラ１４のｅｎｄ信号生成回路１４０は、パルス状のｅｎｄ信号を生成するようにした。しかし、ｅｎｄ信号は、このような波形のものに限られるものではない。
In the above embodiment, the end
例えば、ｅｎｄ信号生成回路１４０は、図１０に示すような波形のｅｎｄ信号を生成するようにしてもよい。この場合、ｅｎｄ信号生成回路１４０は、ＮＯＲ回路１４４の出力信号Ｓ１４４を、ｅｎｄ信号として直接出力する。
For example, the end
また、上述したように、各シフト回路２１_ｋは、電源が投入されてから短期間で安定して動作するようになる。このため、コントローラ１４は、図１１に示すように、予め設定された期間として、電源が投入されてから、数msec〜数100msecの間まで、上記実施形態と同様の波形のｅｎｄ信号を出力し、その後、従来と同様に、シフト回路２１_ｎが出力信号ＯＵＴ（ｎ）を出力した直後にのみ、ｅｎｄ信号をゲートドライバ１２に供給するようにしてもよい。
Further, as described above, each shift circuit 21_k operates stably in a short period after the power is turned on. For this reason, as shown in FIG. 11, the
このように構成されることにより、特に、最終段のシフト回路２１_ｎのトランジスタＴ２２、トランジスタＴ２９の各ゲート端子に印加されるＨｉｇｈレベルの電圧ストレスが減少し、トランジスタＴ２３の劣化を防止することができる。 With this configuration, in particular, high-level voltage stress applied to the gate terminals of the transistor T22 and the transistor T29 in the shift circuit 21_n at the final stage is reduced, and deterioration of the transistor T23 can be prevented. .
尚、このｅｎｄ信号を従来と同様のｅｎｄ信号に切り換えるタイミングは、電源投入してから、数msec〜数100msec経過後であれば、任意のタイミングでよい。但し、安定動作の観点から、このタイミングは、図１１に示すように、フレーム切換期間Ｔ_blankであることが好ましい。 It should be noted that the timing for switching the end signal to the same end signal as before may be any timing as long as several msec to several hundred msec have elapsed since the power was turned on. However, from the viewpoint of stable operation, this timing is preferably a frame switching period T_blank as shown in FIG.
また、シフト回路２１_ｋは、図３に示すような構成のものに限られるものではなく、例えば、図１２に示すようにトランジスタＴ３１〜Ｔ３６を備えたものであってもよい。 Further, the shift circuit 21_k is not limited to the one having the configuration shown in FIG. 3, and for example, the shift circuit 21_k may include transistors T31 to T36 as shown in FIG.
上記実施形態では、シフトレジスタがｎチャンネル型トランジスタで構成されたが、これに限らず、ｐチャンネル型トランジスタで構成されてもよく、この場合、入力される信号波形、出力される信号波形が逆位相になる。
上記実施形態では、電子機器を発光素子としてのＥＬ素子１０１を備えた表示装置１として説明した。しかし、電子機器は、ＴＦＴ−ＬＣＤ（Thin Film Transistor−Liquid Crystal Display）を備えた表示装置であってもよい。さらに、電子機器は、図２に示すシフトレジスタと、図４（ａ）に示すようなｅｎｄ信号生成回路１４０と、を備えたものであれば、表示装置に限定されるものではない。
In the above-described embodiment, the shift register is configured by an n-channel transistor, but is not limited thereto, and may be configured by a p-channel transistor. In this case, an input signal waveform and an output signal waveform are reversed. Become phase.
In the said embodiment, the electronic device was demonstrated as the
１・・・表示装置、１１(1,1)〜１１(m,n)・・・画素回路、１０１・・・ＥＬ素子、１２・・・ゲートドライバ、１３・・・データドライバ、１４・・・コントローラ、１４０・・・ｅｎｄ信号生成回路
DESCRIPTION OF
Claims (5)
前記第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えた、
ことを特徴とする電子機器。 Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A shift register configured as follows:
The potential of the output signal from immediately after the n-th shift unit outputs an output signal to the n-th shift unit until immediately before the (n−1) -th shift unit outputs the next output signal. A controller for supplying an end signal for displacing the
An electronic device characterized by that.
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をＴckとし、前記スタート信号が前記第１段のシフト部に供給されたときから（（Ｔck/2）×（ｎ−１））乃至（（Ｔck/2）×（ｎ＋１））の期間を、前記第ｎ段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第１段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第１段のシフト部に供給されるまで、前記第ｎ段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第ｎ段のシフト部に供給する、
ことを特徴とする請求項１に記載の電子機器。 A start signal is supplied as the input signal to the first stage shift unit,
Each shift unit of the shift register is supplied with a clock signal, and is configured to shift the input signal in synchronization with the supplied clock signal.
The control unit sets the period of the clock signal to Tck and ((Tck / 2) × (n−1)) to ((Tck / 2) from when the start signal is supplied to the first stage shift unit. ) × (n + 1)) as an output permission period during which output of the output signal of the n-th shift unit is permitted, and the output permission from when the start signal is supplied to the first stage shift unit. The potential of the output signal of the n-th shift unit is displaced until the period starts and until the next start signal is supplied to the first-stage shift unit after the output permission period ends. An end signal generator for generating an end signal;
Supplying the end signal generated by the end signal generation unit to the nth stage shift unit;
The electronic device according to claim 1.
ことを特徴とする請求項２に記載の電子機器。 The control unit starts from when the start signal is supplied to the first stage shift unit when a preset period from when the power is turned on until the operation of the shift register is stabilized has elapsed. Only when (Tck / 2) × (n + 1) has passed, an end signal for displacing the potential of the output signal is supplied to the n-th shift unit.
The electronic device according to claim 2.
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させる、
ことを特徴とする請求項２又は３に記載の電子機器。 A plurality of pixel circuits arranged in a matrix with display elements;
A row selection driver that includes the shift register, supplies an output signal of each shift unit as a row selection signal for selecting a row for each row, and selects the plurality of pixel circuits for each row;
The control unit supplies the start signal to the end signal generation unit and also supplies the start signal to the row selection driver to start an operation.
The electronic device according to claim 2, wherein the electronic device is an electronic device.
前記シフトレジスタを構成する第ｎ段のシフト部に、前記第ｎ段のシフト部が出力信号を出力した直後から、第（ｎ−１）段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させる、
ことを特徴とするシフトレジスタの制御方法。 Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A control method of a shift register configured as described above,
From the time immediately after the n-th shift unit outputs an output signal to the n-th shift unit constituting the shift register, immediately before the (n−1) -th shift unit outputs the next output signal. Supply an end signal to displace the potential of the output signal;
And a shift register control method.
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