JP2010164754A - Electronic device and control method of shift register - Google Patents
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Abstract
Description
本発明は、電子機器及びシフトレジスタの制御方法に関するものである。 The present invention relates to an electronic apparatus and a shift register control method.
TFTを利用したゲートドライバ用シフトレジスタによって,有機EL素子やLCDをアクティブ駆動し、表示する表示装置が開発されている(例えば、特許文献1参照)。 A display device has been developed in which an organic EL element or LCD is actively driven and displayed by a gate driver shift register using a TFT (for example, see Patent Document 1).
具体的には、アクティブ駆動型の表示装置は、行毎に配列された各画素をスイッチする画素回路を選択するゲートドライバを備え、このゲートドライバには、通常、シフトレジスタ回路が用いられる。 Specifically, the active drive type display device includes a gate driver that selects a pixel circuit that switches each pixel arranged in each row, and a shift register circuit is usually used as the gate driver.
このシフトレジスタ回路は、例えば、各段に図13に示すように構成されたシフト回路51を有し、複数のシフト回路51が直列接続されることによって構成される。
The shift register circuit includes, for example, a
このシフト回路51は、トランジスタT51〜T59によって構成される。ここで、表示装置を起動するために電源からの電力が投入されると、各シフト回路51には、正の電源電圧Vddと負の電源電圧Vssとが印加開始されるとともに、クロック信号ckが供給される。
The
その後、一段目のシフト回路51では、スタート信号Startとして外部から入力信号INがトランジスタT51、T53の各ゲートに入力される。
Thereafter, in the first-
シフト回路51では、その他の信号の干渉がなければ、図14に示すように、印加された電圧Vddは徐々に上昇し、電圧Vssは徐々に低下していく。
In the
また、ノードA,Bのそれぞれの電位Va,Vbは、その他の信号の干渉がなければ、Low(ロー)レベル、High(ハイ)レベルとなるが、そのタイミングは、電源投入直後はシフト回路51内のトランジスタT51〜T59のインピーダンスが高いため、電圧Vdd、電圧Vssが飽和するタイミングと比べて遅くなる。
Further, the potentials Va and Vb of the nodes A and B are Low level and High level if there is no interference of other signals, but the timing is the
動作を開始すると、初段のシフト回路51は、次のクロック信号ckの立ち上がり時にHighレベルの出力信号OUTを出力し、2段目以降のシフト回路51は、順次、シフトしたHighレベルの出力信号OUTを出力する。
When the operation starts, the first-
シフト回路51を8段として、ノードA,Bのそれぞれの電位Va,VbがLow(ロー)レベル、High(ハイ)レベルに安定していれば、ゲートドライバは、図15に示すように、スタート信号Startが供給されると、順次、各シフト回路51の出力信号OUT(1)〜OUT(8)を、行毎に画素回路を選択する行選択信号として出力する。そして、ゲートドライバは、出力信号OUT(8)を出力した後、8段目のシフト回路51にリセット信号RSTとしてend信号(終了信号)が供給される。
If the
しかし、実際には、図16に示すように、ハイインピーダンス状態のノードAは、電位が安定するまで、特にトランジスタT57の寄生容量Cx51によって、トランジスタT57に入力されるクロック信号ckとの間でクロストークの影響を強く受ける。このため、ノードAの電位Vaが振られて誤動作を招くおそれがある。また、ノードAの電位Vaでの変調によってトランジスタT56のオン、オフが不安定になり、ノードBの電位Vbが変動してしまう。 However, actually, as shown in FIG. 16, the node A in the high impedance state crosses with the clock signal ck input to the transistor T57 until the potential is stabilized, in particular, due to the parasitic capacitance Cx51 of the transistor T57. Strongly affected by talk. For this reason, the potential Va of the node A may be shaken to cause a malfunction. Further, the on / off of the transistor T56 becomes unstable due to the modulation with the potential Va of the node A, and the potential Vb of the node B varies.
場合によっては、シフト回路51の出力のときにトランジスタT57、T58のオン、オフが、所望とは逆に入れ替わった状態になってしまうため、図17のシミュレーション結果に示すように、各段のシフト回路51の出力信号OUT(1)〜(8)が正常に出力されなくなってしまうことがある。このような問題は、トランジスタT51〜T59が、移動度が高くないトランジスタ、例えばアモルファスシリコントランジスタである場合、顕著になる。
In some cases, the transistors T57 and T58 are turned on and off at the time of the output of the
本発明は、このような従来の問題点に鑑みてなされたもので、動作を安定化させることが可能な電子機器及びシフトレジスタの制御方法を提供することを目的とする。 The present invention has been made in view of such a conventional problem, and an object thereof is to provide an electronic device and a shift register control method capable of stabilizing the operation.
この目的を達成するため、本発明の第1の観点に係る電子機器は、
それぞれ、入力された入力信号をシフトする第1段のシフト部乃至第n(n;自然数、n>1)段のシフト部が接続され、第k(k=2〜n)段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第(k−1)段のシフト部に供給し、前記第(k−1)段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタと、
前記第n段のシフト部に、前記第n段のシフト部が出力信号を出力した直後から、第(n−1)段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えたことを特徴とする。
In order to achieve this object, an electronic device according to the first aspect of the present invention provides:
Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A shift register configured as follows:
The potential of the output signal from immediately after the n-th shift unit outputs an output signal to the n-th shift unit until immediately before the (n−1) -th shift unit outputs the next output signal. And a control unit for supplying an end signal for displacing the head.
前記第1段のシフト部に前記入力信号としてスタート信号が供給され、
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をTckとし、前記スタート信号が前記第1段のシフト部に供給されたときから((Tck/2)×(n−1))乃至((Tck/2)×(n+1))の期間を、前記第n段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第1段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第1段のシフト部に供給されるまで、前記第n段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第n段のシフト部に供給するようにしてもよい。
前記制御部は、電源が投入されたときから前記シフトレジスタの動作が安定するまでの予め設定された期間が経過したときは、前記スタート信号が前記第1段のシフト部に供給されたときから(Tck/2)×(n+1)経過したときにのみ、前記第n段のシフト部に、出力信号の電位を変位させる終了信号を供給するようにしてもよい。
表示素子を備えて行列配置された複数の画素回路と、
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させるようにしてもよい。
A start signal is supplied as the input signal to the first stage shift unit,
Each shift unit of the shift register is supplied with a clock signal, and is configured to shift the input signal in synchronization with the supplied clock signal.
The control unit sets the period of the clock signal to Tck and ((Tck / 2) × (n−1)) to ((Tck / 2) from when the start signal is supplied to the first stage shift unit. ) × (n + 1)) as an output permission period during which output of the output signal of the n-th shift unit is permitted, and the output permission from when the start signal is supplied to the first stage shift unit. The potential of the output signal of the n-th shift unit is displaced until the period starts and until the next start signal is supplied to the first-stage shift unit after the output permission period ends. An end signal generator for generating an end signal;
The end signal generated by the end signal generation unit may be supplied to the nth stage shift unit.
The control unit starts from when the start signal is supplied to the first stage shift unit when a preset period from when the power is turned on until the operation of the shift register is stabilized has elapsed. Only when (Tck / 2) × (n + 1) has elapsed, an end signal for displacing the potential of the output signal may be supplied to the n-th shift unit.
A plurality of pixel circuits arranged in a matrix with display elements;
A row selection driver that includes the shift register, supplies an output signal of each shift unit as a row selection signal for selecting a row for each row, and selects the plurality of pixel circuits for each row;
The control unit may supply the start signal to the end signal generation unit and supply the start signal to the row selection driver to start an operation.
本発明の第2の観点に係るシフトレジスタの制御方法は、
それぞれ、入力された入力信号をシフトする第1段のシフト部乃至第n(n;自然数、n>1)段のシフト部が接続され、第k(k=2〜n)段の各シフト部が、前記入力信号をシフトして出力した出力信号をリセット信号として第(k−1)段のシフト部に供給し、前記第(k−1)段のシフト部の出力信号の電位を変位させるように構成されたシフトレジスタの制御方法であって、
前記シフトレジスタを構成する第n段のシフト部に、前記第n段のシフト部が出力信号を出力した直後から、第(n−1)段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させることを特徴とする。
The control method of the shift register according to the second aspect of the present invention is:
Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A control method of a shift register configured as described above,
From the time immediately after the n-th shift unit outputs an output signal to the n-th shift unit constituting the shift register, immediately before the (n−1) -th shift unit outputs the next output signal. An end signal is supplied to displace the potential of the output signal.
本発明によれば、動作を安定化させることができる。 According to the present invention, the operation can be stabilized.
以下、本発明の実施形態に係る装置を図面を参照して説明する。尚、本実施形態では、電子機器を、TFT−OLED(Thin Film Transistor−Organic light-emitting diode)を備えた表示装置として説明する。 Hereinafter, an apparatus according to an embodiment of the present invention will be described with reference to the drawings. In the present embodiment, the electronic apparatus is described as a display device including a TFT-OLED (Thin Film Transistor-Organic light-emitting diode).
本実施形態に係る表示装置の構成を図1に示す。
本実施形態に係る表示装置1は、図1(a)に示すように、n行、m列の複数の画素回路11(i,j)(i=1〜m、j=1〜n、m,nは、それぞれ、自然数)と、ゲートドライバ12と、データドライバ13と、コントローラ14と、を有する。
The configuration of the display device according to the present embodiment is shown in FIG.
As shown in FIG. 1A, the
画素回路11(i,j)は、画像の各画素に対応するものであり、行列配置される。この画素回路11(i,j)は、図1(b)に示すように、トランジスタT1、トランジスタT2、容量C1、及びEL素子101を有する。
The pixel circuit 11 (i, j) corresponds to each pixel of the image and is arranged in a matrix. As shown in FIG. 1B, the pixel circuit 11 (i, j) includes a transistor T1, a transistor T2, a capacitor C1, and an
容量C1は、トランジスタT2のゲート−ソース間に設けられた容量である。 The capacitor C1 is a capacitor provided between the gate and source of the transistor T2.
EL素子101は、画素電極、単数或いは複数のキャリア輸送層からなる有機EL層、対向電極が積層された構造を有する表示素子であり、対向電極(カソード電極)には基準電位Vssが印加されている。
The
トランジスタT1は、容量C1の一端に信号電圧Vsigを印加するためのトランジスタであり、nチャンネル型のFET(Field Effect Transistor;電界効果トランジスタ)によって構成されたポリシリコンまたはアモルファスシリコン薄膜トランジスタ(TFT;Thin Film Transistor)である。 The transistor T1 is a transistor for applying the signal voltage Vsig to one end of the capacitor C1, and is a polysilicon or amorphous silicon thin film transistor (TFT) formed by an n-channel FET (Field Effect Transistor). Transistor).
画素回路11(i,j)では、トランジスタT1のソースは、トランジスタT2のゲート及び容量C1の一端に接続されている。画素回路11(i,1),・・・,11(i,n)のトランジスタT1のドレインは、それぞれ、i列目のデータラインLdiに接続される。 In the pixel circuit 11 (i, j), the source of the transistor T1 is connected to the gate of the transistor T2 and one end of the capacitor C1. The drains of the transistors T1 of the pixel circuits 11 (i, 1),..., 11 (i, n) are connected to the i-th data line Ldi.
画素回路11(1,j),・・・,11(m,j)の各トランジスタT1のゲートは、それぞれ、j行目のゲートラインLgjに接続される。そして、それぞれ、ゲートラインLg1,・・・,LgnにHighレベルの信号が順次出力されると、画素回路11(1,j),・・・,11(m,j)の各トランジスタT1はオンし、データラインLd1,・・・,Ldmにそれぞれ入力された信号電圧VsigをトランジスタT2のゲート及び容量C1の一端に出力する。 The gates of the respective transistors T1 of the pixel circuits 11 (1, j),..., 11 (m, j) are connected to the gate line Lgj of the jth row. When high level signals are sequentially output to the gate lines Lg1,..., Lgn, the respective transistors T1 of the pixel circuits 11 (1, j),. Then, the signal voltage Vsig input to each of the data lines Ld1,..., Ldm is output to the gate of the transistor T2 and one end of the capacitor C1.
各トランジスタT2は、信号電圧Vsigに基づいた電流量を制御しつつ、EL素子101に電流を供給するトランジスタであり、そのゲートがトランジスタT1のソース及び容量C1の一端に接続され、ドレインに電源電位Vddが印加され、ソースが容量C1の他端及びEL素子101の画素電極に接続されている。
Each transistor T2 is a transistor that supplies current to the
ゲートドライバ12は、コントローラ14から供給されたスタート信号Start1,クロック信号ck1,ck2に従って、行を選択するために生成した出力信号OUT(1)〜(n)を順次、画素回路11(i,j)に出力して、画素回路11(i,j)を行毎に選択するためのドライバである。
The
スタート信号Start1は、ゲートドライバ12の動作を開始させるための信号であり、クロック信号ck1,ck2は、互いに位相が180°異なる信号である。
The start signal Start1 is a signal for starting the operation of the
このゲートドライバ12は、図2に示すようなシフトレジスタを有する。なお、ゲートドライバ12は、シフトレジスタの出力端にバッファが設けられてもよい。このシフトレジスタは、コントローラ14から供給されたスタート信号Start1によって動作を開始し、クロック信号ck1,ck2に同期させて、出力信号OUT(1)〜OUT(n)を順次出力するとともに転送させるものである。
The
シフトレジスタは、第1段乃至第n段のシフト回路21_1〜21_n(n;偶数)を備え、シフト回路21_1〜21_nが直列に接続されている。なお、図2に示すシフトレジスタではnは偶数であったが、nは奇数でもよく、その場合、第n段にクロック信号ck2の代わりにクロック信号ck1を入力すればよい。 The shift register includes first to n-th shift circuits 21_1 to 21_n (n: even number), and the shift circuits 21_1 to 21_n are connected in series. Note that n is an even number in the shift register shown in FIG. 2, but n may be an odd number. In that case, the clock signal ck1 may be input instead of the clock signal ck2 to the nth stage.
シフト回路21_1〜21_nは、入力信号IN(スタート信号Start1を含む)とクロック信号ck1,ck2とが供給され、供給された入力信号INをクロック信号ck1,ck2に従ってシフトし、シフトした信号を出力信号OUT(k)(k=1〜n)として出力するものである。 The shift circuits 21_1 to 21_n are supplied with an input signal IN (including a start signal Start1) and clock signals ck1 and ck2, shift the supplied input signal IN according to the clock signals ck1 and ck2, and output the shifted signal as an output signal. It is output as OUT (k) (k = 1 to n).
シフト回路21_k(又は21_(k+1))(k;奇数、k=1、3、5、……、n−1)は、図3に示すように、入力端子Pinと、出力端子Poutと、リセット端子Prstと、クロック端子Pckと、電圧端子P(+)と、電圧端子P(-)と、を有している。 As shown in FIG. 3, the shift circuit 21_k (or 21_ (k + 1)) (k; odd number, k = 1, 3, 5,..., N−1) has an input terminal Pin, an output terminal Pout, and a reset. The terminal Prst, the clock terminal Pck, the voltage terminal P (+), and the voltage terminal P (−) are provided.
以下、シフト回路21_kの回路構成を中心に説明する。但し、シフト回路21_(k+1)においてもクロック信号ck2が入力される以外は概ね同様である。 Hereinafter, the circuit configuration of the shift circuit 21_k will be mainly described. However, the shift circuit 21_ (k + 1) is substantially the same except that the clock signal ck2 is input.
入力端子Pinは、入力信号IN(k)が供給される端子である。シフト回路21_1の入力端子Pinには、入力信号IN(1)として、コントローラ14からスタート信号Start1が供給される。
The input terminal Pin is a terminal to which an input signal IN (k) is supplied. A start signal Start1 is supplied from the
出力端子Poutは、出力信号OUT(k)を出力する端子であり、ゲートラインLgkに接続されている。シフト回路21_2〜21_nの入力端子Pinは、それぞれ、シフト回路21_1〜21_(n−1)の出力端子Poutに接続される。 The output terminal Pout is a terminal that outputs an output signal OUT (k), and is connected to the gate line Lgk. The input terminals Pin of the shift circuits 21_2 to 21_n are connected to the output terminals Pout of the shift circuits 21_1 to 21_ (n−1), respectively.
リセット端子Prstは、リセット信号RST(k)が供給される端子である。シフト回路21_1〜21_(n−1)のリセット端子Prstは、それぞれ、シフト回路21_2〜21_nの出力端子Poutに接続され、出力信号OUT(2)〜OUT(n)がリセット信号RST(1)〜RST(n−1)として供給される。また、シフト回路21_nには、コントローラ14からend信号が供給される。
The reset terminal Prst is a terminal to which a reset signal RST (k) is supplied. The reset terminals Prst of the shift circuits 21_1 to 21_ (n-1) are connected to the output terminals Pout of the shift circuits 21_2 to 21_n, respectively, and the output signals OUT (2) to OUT (n) are reset signals RST (1) to Supplied as RST (n-1). Further, an end signal is supplied from the
クロック端子Pckは、クロック信号ck1又はck2が供給される端子であり、奇数段であるシフト回路21_kのクロック端子Pckには、コントローラ14から、クロック信号ck1が供給される。また、偶数段であるシフト回路21_(k+1)のクロック端子Pckには、コントローラ14から、クロック信号ck2が供給される。
The clock terminal Pck is a terminal to which the clock signal ck1 or ck2 is supplied, and the clock signal ck1 is supplied from the
電圧端子P(+)は、正の電源電圧Vddが印加される端子であり、電圧端子P(-)は、負の電源電圧Vssが印加される端子である。 The voltage terminal P (+) is a terminal to which a positive power supply voltage Vdd is applied, and the voltage terminal P (−) is a terminal to which a negative power supply voltage Vss is applied.
このシフト回路21_kは、トランジスタT21〜T29を備えている。トランジスタT21〜T29は、nチャンネル型のFETによって構成されたものである。 The shift circuit 21_k includes transistors T21 to T29. The transistors T21 to T29 are configured by n-channel FETs.
このトランジスタT21〜T29は、単結晶シリコントランジスタでもよく、また画素回路11(i,j)と一体に構成されるためにポリシリコンTFTやアモルファスシリコンTFT(a−TFT)によって構成されてもよい。 The transistors T21 to T29 may be single crystal silicon transistors, or may be constituted by polysilicon TFTs or amorphous silicon TFTs (a-TFTs) in order to be integrated with the pixel circuit 11 (i, j).
トランジスタT21は、入力端子Pinに供給された入力信号IN(k)の信号レベルに従って、ノードAの電位Vaをコントロールするためのトランジスタである。このトランジスタT21のゲートは、入力端子Pinに接続され、ドレインは、電圧Vddの電圧源に接続され、ソースは、ノードAに接続される。 The transistor T21 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the input signal IN (k) supplied to the input terminal Pin. The transistor T21 has a gate connected to the input terminal Pin, a drain connected to the voltage source of the voltage Vdd, and a source connected to the node A.
トランジスタT22は、リセット端子Prstに供給されたリセット信号RST(k)の信号レベルに従って、ノードAの電位Vaをコントロールするためのトランジスタである。 The transistor T22 is a transistor for controlling the potential Va of the node A in accordance with the signal level of the reset signal RST (k) supplied to the reset terminal Prst.
このトランジスタT22のゲートは、リセット端子Prstに接続され、ドレインは、トランジスタT21のソースとノードAとに接続され、ソースは、電圧端子P(-)に接続される。 The gate of the transistor T22 is connected to the reset terminal Prst, the drain is connected to the source of the transistor T21 and the node A, and the source is connected to the voltage terminal P (−).
トランジスタT23は、入力端子Pinに供給された入力信号IN(k)に従って、ノードBの電位Vbをコントロールするためのトランジスタである。このトランジスタT23のゲートは、入力端子Pinに接続され、ドレインは、ノードBに接続され、ソースは、電圧端子P(-)に接続される。 The transistor T23 is a transistor for controlling the potential Vb of the node B in accordance with the input signal IN (k) supplied to the input terminal Pin. The transistor T23 has a gate connected to the input terminal Pin, a drain connected to the node B, and a source connected to the voltage terminal P (−).
トランジスタT24は、ノードBの電位Vbに従って、ノードAの電位Vaをコントロールするためのトランジスタである。このトランジスタT24のゲートは、ノードBに接続され、ドレインは、ノードAに接続され、ソースは、電圧端子P(-)に接続される。 The transistor T24 is a transistor for controlling the potential Va of the node A in accordance with the potential Vb of the node B. The transistor T24 has a gate connected to the node B, a drain connected to the node A, and a source connected to the voltage terminal P (−).
トランジスタT25は、ダイオード接続されてトランジスタT26と対になって構成される抵抗負荷型インバータの抵抗として動作するトランジスタであり、そのドレインとゲートとは、電圧端子P(+)に接続され、ソースはノードBに接続される。 The transistor T25 is a transistor that operates as a resistance of a resistive load type inverter that is diode-connected and configured as a pair with the transistor T26. The drain and gate of the transistor T25 are connected to the voltage terminal P (+), and the source is Connected to Node B.
トランジスタT26は、ノードAの電位Vaに従って、ノードBの電位Vbをコントロールするためのトランジスタである。このトランジスタT26のゲートは、ノードAに接続され、ドレインは、ノードBに接続され、ソースは電圧端子P(-)に接続される。 The transistor T26 is a transistor for controlling the potential Vb of the node B in accordance with the potential Va of the node A. The gate of the transistor T26 is connected to the node A, the drain is connected to the node B, and the source is connected to the voltage terminal P (−).
トランジスタT27は、ノードAの電位Vaに従ってオン、オフされ、オン時にクロック信号ck1を出力信号OUT(k)として出力するためのトランジスタである。このトランジスタT27のゲートは、ノードAに接続され、ドレインは、クロック端子Pckに接続され、ソースは出力端子Poutに接続される。このトランジスタT27のゲート−ソース間には、ブートストラップ効果をもたらすための容量Cx1が設定される。 The transistor T27 is turned on / off according to the potential Va of the node A, and outputs a clock signal ck1 as the output signal OUT (k) when turned on. The transistor T27 has a gate connected to the node A, a drain connected to the clock terminal Pck, and a source connected to the output terminal Pout. A capacitance Cx1 for providing a bootstrap effect is set between the gate and source of the transistor T27.
トランジスタT28は、ノードBの電位Vbに従ってオン、オフされ、オン時に電圧Vssを出力信号OUT(k)として出力するためのトランジスタである。ノードAの電位Va、ノードBの電位Vbは相補的にHigh(オンレベル)、Low(オフレベル)にスイッチされ、一方がHighであれば、他方がLowとなる。 The transistor T28 is turned on / off according to the potential Vb of the node B, and outputs the voltage Vss as the output signal OUT (k) when turned on. The potential Va of the node A and the potential Vb of the node B are complementarily switched to High (on level) and Low (off level). If one is High, the other is Low.
トランジスタT28のゲートは、ノードBに接続され、ドレインは、トランジスタT27のソースと出力端子Poutとに接続され、ソースは、電圧端子P(-)に接続される。 The gate of the transistor T28 is connected to the node B, the drain is connected to the source of the transistor T27 and the output terminal Pout, and the source is connected to the voltage terminal P (−).
トランジスタT29は、Highレベルのリセット信号RST(k)が供給されたときにノードBの電位Vbをすぐに立ち上げて、誤動作を回避するためのトランジスタである。このトランジスタT29のゲートは、リセット端子Prstに接続され、ドレインは、電圧端子P(+)に接続され、ソースはノードBに接続される。 The transistor T29 is a transistor for immediately raising the potential Vb of the node B when the high level reset signal RST (k) is supplied to avoid malfunction. The transistor T29 has a gate connected to the reset terminal Prst, a drain connected to the voltage terminal P (+), and a source connected to the node B.
図1(a),(b)に戻り、データドライバ13は、画像データが供給され、供給された画像データに基づく表示信号の信号電圧Vsigを、それぞれ、データラインLd1〜Ldmを介して、さらに、ゲートドライバ12が選択した行の画素回路11(i,j)の各トランジスタT1を介して、画素電極に印加(供給)するドライバである。
Referring back to FIGS. 1A and 1B, the
データドライバ13は、コントローラ14から表示データ信号Dataが供給され、この表示データ信号Dataから、階調を設定する電圧として、各画素に対応して抽出した信号電圧Vsigを、ゲートラインLgiの選択期間に、データラインLdjを介して画素回路11(i,j)に印加する。
The
コントローラ14は、ゲートドライバ12、データドライバ13を制御するものであり、CPU(Central Processing Unit)、ROM(Read Only Memory),RAM(Random Access Memory)、等を備える(いずれも図示せず)。
The
コントローラ14は、シフト回路21_1〜21_nのうち奇数段にクロック信号ck1を出力し、偶数段にクロック信号ck2を出力した状態で、動作を開始させるスタート信号Start1をゲートドライバ12の初段のシフト回路21_1に供給することにより、ゲートドライバ12に動作を開始させる。このクロック信号ck1,ck2は、位相が180°異なる信号である。
The
また、コントローラ14は、データドライバ13にスタート信号start2及び表示データ信号Data、予め設定された周波数のクロック信号等を供給する。
The
また、コントローラ14は、ゲートドライバ12が備えるシフトレジスタに、初期時に誤動作が生じても動作を安定させるようなend信号を出力する。
In addition, the
従来のシフトレジスタのシミュレーション結果として、図17を参照すると、ある第k段の出力信号OUT(k)がHighレベルになると、その直後、その前段の第(k−1)段は、Highレベルの出力信号OUT(k−1)を出力しなくなる。 As a simulation result of the conventional shift register, referring to FIG. 17, when an output signal OUT (k) at a certain k-th level becomes High level, immediately after that, the previous (k−1) -th level is at High level. The output signal OUT (k−1) is not output.
これは、Highレベルの出力信号OUT(k)が前段のリセット信号RSTとなるためである。 This is because the high level output signal OUT (k) becomes the reset signal RST of the previous stage.
そこで、図2に示す最終段のシフト回路21_nに、最終段のシフト回路21_nの出力信号OUT(n)の出力直後のみならず、他の期間にも終了信号としてHighレベルのend信号を供給し続けると、シフト回路21_nは、所望のタイミング以外にHighレベルの出力信号OUT(n)を出力しないことになり、シフト回路51_nの動作が安定する。具体的には、従来、図17に示すように、最終段の出力信号OUT(8)はHighレベルとLowレベルを繰り返していた。しかし、この最終段の出力信号OUT(8)がHighレベルである期間は、図8に示すように減少している。 Therefore, the high-level end signal is supplied to the final-stage shift circuit 21_n shown in FIG. 2 as an end signal not only immediately after the output signal OUT (n) of the final-stage shift circuit 21_n is output. If it continues, the shift circuit 21_n will not output the high level output signal OUT (n) other than the desired timing, and the operation of the shift circuit 51_n is stabilized. Specifically, as shown in FIG. 17, the output signal OUT (8) at the final stage has been repeated between a high level and a low level. However, the period during which the final stage output signal OUT (8) is at a high level decreases as shown in FIG.
シフト回路21_nの動作が安定すれば、電源投入直後に誤動作が生じても、その効果が前段のシフト回路21_(n−1)、シフト回路21_(n−2)、……に順次波及し、予め設定された期間が経過したときは、すべての段のシフト回路21_1〜21_nが安定し、正常動作状態に落ち着くことが予想される。 If the operation of the shift circuit 21_n is stabilized, even if a malfunction occurs immediately after the power is turned on, the effect is sequentially spread to the shift circuit 21_ (n-1), the shift circuit 21_ (n-2),. When a preset period has elapsed, it is expected that the shift circuits 21_1 to 21_n of all stages are stabilized and settled to a normal operation state.
ただし、シフト回路21_(n−1)がHighレベルの出力信号OUT(n−1)を出力するタイミングでシフト回路21_nにHighレベルのend信号が供給されると、シフト回路21_nのノードAの電位Va及びノードBの電位Vbが不安定になり、出力信号OUT(n)が正常に出力されなくなってしまう。 However, when a high-level end signal is supplied to the shift circuit 21_n at a timing when the shift circuit 21_ (n−1) outputs a high-level output signal OUT (n−1), the potential of the node A of the shift circuit 21_n is increased. Va and the potential Vb of the node B become unstable, and the output signal OUT (n) is not normally output.
このため、コントローラ14は、シフト回路21_nが出力信号OUT(n)を出力した直後から、シフト回路21_(n−1)が次の出力信号OUT(n−1)を出力する直前まで、シフト回路21_nの出力信号OUT(n)の出力をLowレベルにするHighレベルのend信号を供給するように構成されている。
For this reason, the
コントローラ14は、このようなend信号を生成する回路として、例えば、図4(a)に示すようなend信号生成回路140を備える。
The
このend信号生成回路140は、カウンタ141と、RSフリップフロップ回路142と、レジスタ143と、NOR回路144と、AND回路145と、を備える。
The end
コントローラ14は、このend信号生成回路140に、スタート信号Start1と、クロック信号cka,ck1と、を供給し、初期値として、ゲートドライバ12が備えるシフト回路21_kの数よりも1つ少ない(n−1)を供給する。
The
カウンタ141は、図4(b)に示すように、RSフリップフロップ回路142のQ端子から供給されたQ信号をイネーブル信号ENとして、供給された初期値(n−1)を、このイネーブル信号ENが供給されているときに、クロック信号ckaに従ってダウンカウントするものである。
As shown in FIG. 4B, the
カウンタ141は、イネーブル端子(EN)と、クロック端子(cka)と、出力端子と、を有する。イネーブル端子(EN)、クロック端子(cka)は、それぞれ、イネーブル信号EN、クロック信号ckaが供給される端子である。出力端子は、RSフリップフロップ回路142のリセット端子と、レジスタ143のD端子と、NOR回路144の一方の入力端子と、に接続される。
The
そして、カウンタ141は、イネーブル信号ENがLowレベルになると、カウント値を0に設定する。その後、イネーブル信号ENがLowレベルであり続ける場合、次のタイミングでクロック信号ckaがHighレベルになると、カウンタ141はカウント値を0から(n−1)にリセットし、n=8であれば、カウント値7に設定する。ここでカウント値が0の状態、つまり後述するクロック信号ck1の1周期Tckの半分の期間(Tck/2)だけカウンタ141は、出力端子からHighレベルの信号S141を出力し、それ以外の値では出力端子からLowレベルの信号S141を出力する。
Then, the
RSフリップフロップ回路142は、供給されたHighレベルのスタート信号Start1をセット信号、カウンタ141が出力したHighレベルの信号S141をリセット信号としてセット、リセットしたQ信号を出力するものである。
The RS flip-
RSフリップフロップ回路142は、スタート信号Start1がセット信号として供給されるS端子、信号S141がリセット信号として供給されるR端子、Q信号を出力するQ端子を有する。このQ端子は、カウンタ141のイネーブル端子(EN)に接続される。
The RS flip-
レジスタ143は、クロック信号ckaが供給され、このクロック信号ckaの立ち上がりタイミングで信号S141を記憶する回路であり、クロック信号ckaが供給されるクロック端子(cka)、信号S141が供給されるD端子、Q信号を出力するQ端子を有する。Q端子は、NOR回路144の他方の入力端子に接続される。
The
レジスタ143は、このような処理をした結果として、出力信号S141のHighレベル期間を2倍にした図5に示すような信号S143をQ信号としてNOR回路144の他方の入力端子に出力する。
As a result of such processing, the
尚、図5において、Tckは、クロック信号ck1(又はck2)の1周期である。また、T_blankは、フレームを切り換えるフレーム切換期間(あるいは帰線期間)であり、シフト回路21_nが出力信号OUT(n)を出力してから次のスタート信号Start1が供給されるまでの期間である。 In FIG. 5, Tck is one cycle of the clock signal ck1 (or ck2). T_blank is a frame switching period (or a blanking period) for switching frames, and is a period from when the shift circuit 21_n outputs the output signal OUT (n) until the next start signal Start1 is supplied.
NOR回路144は、カウンタ141が出力した信号S141とレジスタ143が出力したQ信号とのNOR演算を行うものである。NOR回路144は、2つの入力端子と、出力端子と、を有する。
The NOR
出力端子は、AND回路145の一方の入力端子に接続される。そして、NOR回路144は、演算した結果として、図5に示すような信号S144を出力端子からAND回路145に出力する。
The output terminal is connected to one input terminal of the AND
AND回路145は、クロック信号ck1が供給され、NOR回路144が出力した信号S144と、供給されたクロック信号ck1とのAND演算を行うものである。
The AND
AND回路145は、2つの入力端子と出力端子とを有し、信号S144が供給される入力端子、クロック信号ck1が供給される入力端子、出力端子を有する。AND回路145は、演算した結果、図5に示すようなパルス状のend信号を生成し、このend信号を出力端子から出力する。
The AND
図5に示すように、時刻t2(1)は、スタート信号Start1がシフト回路21_1に供給される時刻t1(1)を基準に、時間(Tck/2)×(n−1)が経過した時刻であり、シフト回路21_(n−1)が出力信号OUT(n−1)を出力する直前の時刻になる。 As shown in FIG. 5, time t2 (1) is the time when time (Tck / 2) × (n−1) has elapsed with reference to time t1 (1) when the start signal Start1 is supplied to the shift circuit 21_1. And the time immediately before the shift circuit 21_ (n−1) outputs the output signal OUT (n−1).
また、時刻t3(1)は、時刻t1(1)を基準に、時間(Tck/2)×(n−1)が経過した時刻であり、シフト回路21_nが出力信号OUT(n)を出力した直後の時刻である。 The time t3 (1) is the time when the time (Tck / 2) × (n−1) has elapsed with respect to the time t1 (1), and the shift circuit 21_n outputs the output signal OUT (n). It is the time immediately after.
この時刻t2(1)〜t3(1)では、end信号がLowレベルとなり、この期間Tb(1)は、シフト回路21_nのHighレベルの出力信号OUT(n)の出力が許可される出力許可期間になる。 At times t2 (1) to t3 (1), the end signal is at the low level, and during this period Tb (1), the output permission period in which the output of the high level output signal OUT (n) of the shift circuit 21_n is permitted. become.
期間Tb(1)の前の時刻t1(1)〜t2(1)、後の時刻t3(1)〜t1(2)では、end信号がクロック信号ck1に同期してHighレベルとなり、シフト回路21_nのLowレベルの出力信号OUT(n)が出力される。 At times t1 (1) to t2 (1) before the period Tb (1) and after times t3 (1) to t1 (2), the end signal becomes High level in synchronization with the clock signal ck1, and the shift circuit 21_n A low level output signal OUT (n) is output.
従って、このend信号は、コントローラ14からスタート信号Start1が供給された時刻t1(1),t1(2),・・・を基準に、それぞれ、出力許可期間としての期間Tb(1),Tb(2),・・・の前後の期間Ta(1),Ta(2),・・・でシフト回路21_nが出力するHighレベルの出力信号OUT(n)をLowレベルに変位させる信号になる。尚、期間Tb(1)の後の期間Ta(2)は、フレーム切換期間T_blankを含むことになる。
Therefore, this end signal is based on the times T1 (1), t1 (2),... When the start signal Start1 is supplied from the
次に本実施形態に係る表示装置1の動作を説明する。
図6に示すように、時刻t1(1)において、コントローラ14は、位相が180°異なるクロック信号ck1,ck2とHighレベルのスタート信号Start1と、をゲートドライバ12に供給する。
Next, the operation of the
As shown in FIG. 6, at time t <b> 1 (1), the
このHighレベルのスタート信号Start1は、図3に示す第1段のシフト回路21_1のIN端子に供給される。 This high-level start signal Start1 is supplied to the IN terminal of the first-stage shift circuit 21_1 shown in FIG.
シフト回路21_1は、クロック信号ck1に同期して、コントローラ14から供給されたこのスタート信号Start1をシフトし、シフトした信号を出力信号OUT(1)として出力する。
The shift circuit 21_1 shifts the start signal Start1 supplied from the
同様に、シフト回路21_k(k=2〜n)は、それぞれ、クロック信号ck1,ck2に同期させて、シフト回路21_(k−1)から出力された出力信号OUT(k−1)を入力信号IN(k)として、この入力信号IN(k)をシフトする。そして、シフト回路21_kは、シフトした信号を出力信号OUT(k)として出力する。 Similarly, the shift circuit 21_k (k = 2 to n) receives the output signal OUT (k−1) output from the shift circuit 21_ (k−1) in synchronization with the clock signals ck1 and ck2, respectively. This input signal IN (k) is shifted as IN (k). Then, the shift circuit 21_k outputs the shifted signal as the output signal OUT (k).
ゲートドライバ12は、シフト回路21_1,21_2,・・・,21_nのHighレベルの出力信号OUT(1)〜OUT(n)を、順次、ゲートラインLg1,Lg2,・・・,Lgnに出力する。
The
ゲートラインLg1,Lg2,・・・,Lgnに、順次、HighレベルのOUT(1)信号が出力されると、画素回路11(1,1)〜11(m,1),11(1,2)〜11(m,2),・・・,11(1,n)〜11(m,n)が選択される。 When a high level OUT (1) signal is sequentially output to the gate lines Lg1, Lg2,..., Lgn, the pixel circuits 11 (1,1) to 11 (m, 1), 11 (1,2 ) To 11 (m, 2),..., 11 (1, n) to 11 (m, n) are selected.
データドライバ13は、供給された画像データに基づく電圧Vsigを、それぞれ、データラインLd1〜Ldmに印加する。
The
また、時刻t1(1)において、コントローラ14は、スタート信号Start1を、図4(a)に示すend信号生成回路140に供給する。
At time t1 (1), the
end信号生成回路140は、図5に示すようなend信号を生成し、コントローラ14は、期間Ta(1)において、end信号生成回路140が生成したend信号をゲートドライバ12に供給する。前段から不正なタイミングでパルスが転送されることによりノードA、ノードBでの電位が反転しても、それを強制的に元に戻しているので、所望する以外のタイミングでHighレベルを出力しなくなる。
The end
ゲートドライバ12のシフト回路21_nは、Highレベルのend信号が供給されてリセットされ、出力信号OUT(n)の信号レベルを短期間でLowレベルに立ち下げる。
The shift circuit 21_n of the
期間Ta(1)が経過して時刻t2(1)になると、コントローラ14は、end信号の信号レベルをLowレベルに立ち下げる。このとき、シフト回路21_(n−1)は、シフト回路21_nからリセット信号RSTが供給されないため、Highレベルの出力信号OUT(n−1)を出力する。
When the period Ta (1) elapses and time t2 (1) is reached, the
シフト回路21_nは、このHighレベルの出力信号OUT(n−1)を入力信号INとしてシフトする。このとき、まだend信号がLowレベルであるため、シフト回路21_nのノードAの電位Vaが負の電源電圧VssのLowレベルからHighレベルに変位し、ノードBの電位Vbが正の電源電圧VddのHighレベルからLowレベルに変位し、シフト回路21_nは、出力信号OUT(n)の出力が許可され、その後、クロック信号ck2(又はck1)によりHighレベルの出力信号OUT(n)を出力する。 The shift circuit 21_n shifts the high level output signal OUT (n-1) as the input signal IN. At this time, since the end signal is still at the low level, the potential Va of the node A of the shift circuit 21_n is shifted from the low level of the negative power supply voltage Vss to the high level, and the potential Vb of the node B is the positive power supply voltage Vdd. The shift circuit 21_n is allowed to output the output signal OUT (n) from the High level to the Low level, and then outputs the High level output signal OUT (n) by the clock signal ck2 (or ck1).
期間Tb(1)が経過して時刻t3(1)になると、コントローラ14は、パルス状のHighレベルのend信号を出力し、出力信号OUT(n)の出力をLowレベルにする。
When the period Tb (1) elapses and time t3 (1) is reached, the
フレーム切換期間T_blankが経過して時刻t1(2)になると、コントローラ14は、時刻t1(1)のときと同様に、次のスタート信号Start1をゲートドライバ12とend信号生成回路140とに供給する。
When the frame switching period T_blank elapses and time t1 (2) is reached, the
図7は、例えば、ゲートドライバ12のシフトレジスタが8つのシフト回路21_1〜21_8(n=8)を備え、フレーム切換期間T_blankを(Tck/2)×7とした場合の正常動作時の各部のタイミングを示したものである。この場合、期間Ta(1),Tb(1),Tb(2),Ta(2)は、それぞれ、以下のようになる。
Ta(1)=(Tck/2)×7
Tb(1)=Tb(2)=(Tck/2)×2
Ta(2)=T_blank+Ta(1)=(Tck/2)×14
In FIG. 7, for example, the shift register of the
Ta (1) = (Tck / 2) × 7
Tb (1) = Tb (2) = (Tck / 2) × 2
Ta (2) = T_blank + Ta (1) = (Tck / 2) × 14
また、図8は、この図7の場合と同様、ゲートドライバ12が8つのシフト回路21_1〜21_8(n=8)を備え、フレーム切換期間T_blankを(Tck/2)×7とした場合に、各段のシフト回路21_1〜21_8の出力信号OUT(1)〜OUT(8)が初期状態において正常に出力されない場合に短期間で正常化されたシミュレーション結果を示す図である。
8, as in the case of FIG. 7, when the
図8に示すように、時刻t1(1)において電源が投入されたときに、シフト回路21_8のノードAの電位が、クロック信号ck1,ck2が出力されるクロックラインと、トランジスタT27との間の寄生容量によって不安定になり、また、シフト回路21_8が出力信号OUT(8)を出力するときに、トランジスタT27,T28のオン、オフが入れ替わった状態になったとしても、コントローラ14は、期間Ta(1),Ta(2),・・・において、ゲートドライバ12にHighレベルのend信号を供給し続ける。
As shown in FIG. 8, when the power is turned on at time t1 (1), the potential of the node A of the shift circuit 21_8 is between the clock line from which the clock signals ck1 and ck2 are output and the transistor T27. Even if the transistors T27 and T28 are turned on and off when the shift circuit 21_8 outputs the output signal OUT (8) when the shift circuit 21_8 outputs the output signal OUT (8), the
このため、初期の期間で、シフト回路21_1〜21_8が誤動作したとしても、速やかにシフト回路21_8が正常な出力動作になり、シフト回路21_8から正常なシフト出力信号OUT(8)、つまり正常なリセット信号RST(7)が出力され、前段のシフト回路21_7が正常化していく。 For this reason, even if the shift circuits 21_1 to 21_8 malfunction in the initial period, the shift circuit 21_8 immediately becomes a normal output operation, and the shift circuit 21_8 outputs a normal shift output signal OUT (8), that is, a normal reset. The signal RST (7) is output, and the previous shift circuit 21_7 is normalized.
時間が経過するに従い、シフト回路21_1〜21_8の各電圧端子P(+)、電圧端子P(-)も電圧Vdd,Vssとなり、シフト回路21_1〜21_7の出力動作も、後段からの正常なリセット信号RSTによって後段から前段へ正常に是正され、徐々に安定する。図8に示すシミュレーション結果では、時刻t3(4)においてすべてのシフト回路21_1〜21_8の出力が安定し、正常動作状態に落ち着く。 As time elapses, the voltage terminals P (+) and voltage terminals P (−) of the shift circuits 21_1 to 21_8 also become voltages Vdd and Vss, and the output operation of the shift circuits 21_1 to 21_7 is also a normal reset signal from the subsequent stage. Corrected normally from the latter stage to the former stage by the RST and gradually stabilized. In the simulation result shown in FIG. 8, at the time t3 (4), the outputs of all the shift circuits 21_1 to 21_8 are stabilized and settled to a normal operation state.
以上説明したように、本実施形態によれば、コントローラ14は、ゲートドライバ12に、出力信号OUT(n)を出力した直後から次の出力信号OUT(n−1)を出力する直前まで、Highレベルの出力信号OUT(n)の出力を禁止するend信号を供給するようにした。
As described above, according to the present embodiment, the
従って、最終段のシフト回路21_nの出力が安定するようになり、その影響は前方へと伝搬し、電源投入後に誤動作が生じても、ゲートドライバ12が備えるシフトレジスタの動作を安定化させることができる。
Accordingly, the output of the shift circuit 21_n at the final stage becomes stable, the influence propagates forward, and the operation of the shift register included in the
尚、本発明を実施するにあたっては、種々の形態が考えられ、上記実施形態に限られるものではない。
例えば、ゲートドライバ12は、偶数個のシフト回路を備えるだけでなく、奇数個のシフト回路を備えたものであってもよい。この場合、図9に示すように、コントローラ14は、クロック信号ck1により出力信号OUT(n)が出力されるよう設定し、同様にend信号を、出力信号OUT(n−1)及び出力信号OUT(n)のHighレベル時にLowレベルにし、それ以外の期間では、クロック信号ck2に同期するように設定すればよい。
In carrying out the present invention, various forms are conceivable and the present invention is not limited to the above embodiment.
For example, the
また、上記実施形態では、コントローラ14のend信号生成回路140は、パルス状のend信号を生成するようにした。しかし、end信号は、このような波形のものに限られるものではない。
In the above embodiment, the end
例えば、end信号生成回路140は、図10に示すような波形のend信号を生成するようにしてもよい。この場合、end信号生成回路140は、NOR回路144の出力信号S144を、end信号として直接出力する。
For example, the end
また、上述したように、各シフト回路21_kは、電源が投入されてから短期間で安定して動作するようになる。このため、コントローラ14は、図11に示すように、予め設定された期間として、電源が投入されてから、数msec〜数100msecの間まで、上記実施形態と同様の波形のend信号を出力し、その後、従来と同様に、シフト回路21_nが出力信号OUT(n)を出力した直後にのみ、end信号をゲートドライバ12に供給するようにしてもよい。
Further, as described above, each shift circuit 21_k operates stably in a short period after the power is turned on. For this reason, as shown in FIG. 11, the
このように構成されることにより、特に、最終段のシフト回路21_nのトランジスタT22、トランジスタT29の各ゲート端子に印加されるHighレベルの電圧ストレスが減少し、トランジスタT23の劣化を防止することができる。 With this configuration, in particular, high-level voltage stress applied to the gate terminals of the transistor T22 and the transistor T29 in the shift circuit 21_n at the final stage is reduced, and deterioration of the transistor T23 can be prevented. .
尚、このend信号を従来と同様のend信号に切り換えるタイミングは、電源投入してから、数msec〜数100msec経過後であれば、任意のタイミングでよい。但し、安定動作の観点から、このタイミングは、図11に示すように、フレーム切換期間T_blankであることが好ましい。 It should be noted that the timing for switching the end signal to the same end signal as before may be any timing as long as several msec to several hundred msec have elapsed since the power was turned on. However, from the viewpoint of stable operation, this timing is preferably a frame switching period T_blank as shown in FIG.
また、シフト回路21_kは、図3に示すような構成のものに限られるものではなく、例えば、図12に示すようにトランジスタT31〜T36を備えたものであってもよい。 Further, the shift circuit 21_k is not limited to the one having the configuration shown in FIG. 3, and for example, the shift circuit 21_k may include transistors T31 to T36 as shown in FIG.
上記実施形態では、シフトレジスタがnチャンネル型トランジスタで構成されたが、これに限らず、pチャンネル型トランジスタで構成されてもよく、この場合、入力される信号波形、出力される信号波形が逆位相になる。
上記実施形態では、電子機器を発光素子としてのEL素子101を備えた表示装置1として説明した。しかし、電子機器は、TFT−LCD(Thin Film Transistor−Liquid Crystal Display)を備えた表示装置であってもよい。さらに、電子機器は、図2に示すシフトレジスタと、図4(a)に示すようなend信号生成回路140と、を備えたものであれば、表示装置に限定されるものではない。
In the above-described embodiment, the shift register is configured by an n-channel transistor, but is not limited thereto, and may be configured by a p-channel transistor. In this case, an input signal waveform and an output signal waveform are reversed. Become phase.
In the said embodiment, the electronic device was demonstrated as the
1・・・表示装置、11(1,1)〜11(m,n)・・・画素回路、101・・・EL素子、12・・・ゲートドライバ、13・・・データドライバ、14・・・コントローラ、140・・・end信号生成回路
DESCRIPTION OF
Claims (5)
前記第n段のシフト部に、前記第n段のシフト部が出力信号を出力した直後から、第(n−1)段のシフト部が次の出力信号を出力する直前まで、出力信号の電位を変位させる終了信号を供給する制御部と、を備えた、
ことを特徴とする電子機器。 Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A shift register configured as follows:
The potential of the output signal from immediately after the n-th shift unit outputs an output signal to the n-th shift unit until immediately before the (n−1) -th shift unit outputs the next output signal. A controller for supplying an end signal for displacing the
An electronic device characterized by that.
前記シフトレジスタの各シフト部は、クロック信号が供給され、供給されたクロック信号に同期させて前記入力信号をシフトするように構成され、さらに、
前記制御部は、前記クロック信号の周期をTckとし、前記スタート信号が前記第1段のシフト部に供給されたときから((Tck/2)×(n−1))乃至((Tck/2)×(n+1))の期間を、前記第n段のシフト部の出力信号の出力を許可する出力許可期間として、前記スタート信号が前記第1段のシフト部に供給されたときから前記出力許可期間が開始する前まで及び前記出力許可期間が終了したときから次の前記スタート信号が前記第1段のシフト部に供給されるまで、前記第n段のシフト部の出力信号の電位を変位させる終了信号を生成する終了信号生成部を備え、
前記終了信号生成部が生成した前記終了信号を前記第n段のシフト部に供給する、
ことを特徴とする請求項1に記載の電子機器。 A start signal is supplied as the input signal to the first stage shift unit,
Each shift unit of the shift register is supplied with a clock signal, and is configured to shift the input signal in synchronization with the supplied clock signal.
The control unit sets the period of the clock signal to Tck and ((Tck / 2) × (n−1)) to ((Tck / 2) from when the start signal is supplied to the first stage shift unit. ) × (n + 1)) as an output permission period during which output of the output signal of the n-th shift unit is permitted, and the output permission from when the start signal is supplied to the first stage shift unit. The potential of the output signal of the n-th shift unit is displaced until the period starts and until the next start signal is supplied to the first-stage shift unit after the output permission period ends. An end signal generator for generating an end signal;
Supplying the end signal generated by the end signal generation unit to the nth stage shift unit;
The electronic device according to claim 1.
ことを特徴とする請求項2に記載の電子機器。 The control unit starts from when the start signal is supplied to the first stage shift unit when a preset period from when the power is turned on until the operation of the shift register is stabilized has elapsed. Only when (Tck / 2) × (n + 1) has passed, an end signal for displacing the potential of the output signal is supplied to the n-th shift unit.
The electronic device according to claim 2.
前記シフトレジスタを有し、各シフト部の出力信号を、行を選択する行選択信号として各行毎に供給し、前記複数の画素回路を行毎に選択する行選択ドライバと、を備え、
前記制御部は、前記スタート信号を前記終了信号生成部に供給するとともに前記行選択ドライバに供給して動作を開始させる、
ことを特徴とする請求項2又は3に記載の電子機器。 A plurality of pixel circuits arranged in a matrix with display elements;
A row selection driver that includes the shift register, supplies an output signal of each shift unit as a row selection signal for selecting a row for each row, and selects the plurality of pixel circuits for each row;
The control unit supplies the start signal to the end signal generation unit and also supplies the start signal to the row selection driver to start an operation.
The electronic device according to claim 2, wherein the electronic device is an electronic device.
前記シフトレジスタを構成する第n段のシフト部に、前記第n段のシフト部が出力信号を出力した直後から、第(n−1)段のシフト部が次の出力信号を出力する直前まで、終了信号を供給して、出力信号の電位を変位させる、
ことを特徴とするシフトレジスタの制御方法。 Each of the first to nth (n: natural number, n> 1) shift units for shifting the input signal is connected to each of the kth (k = 2 to n) th shift units. Supplies the output signal output by shifting the input signal to the (k−1) th shift unit as a reset signal, and displaces the potential of the output signal of the (k−1) th shift unit. A control method of a shift register configured as described above,
From the time immediately after the n-th shift unit outputs an output signal to the n-th shift unit constituting the shift register, immediately before the (n−1) -th shift unit outputs the next output signal. Supply an end signal to displace the potential of the output signal;
And a shift register control method.
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