JP2010161641A - Differential amplifier and operational amplifier - Google Patents
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Abstract
Description
本発明は薄膜トランジスタを使用した、差動増幅器、演算増幅器及びアナログバッファ増幅器に関し、特に、絶縁基板上に形成される薄膜トランジスタを使用する差動増幅器、演算増幅器及びアナログバッファ増幅器の改良に関する。 The present invention relates to a differential amplifier, an operational amplifier, and an analog buffer amplifier using a thin film transistor, and more particularly to an improvement of a differential amplifier, an operational amplifier, and an analog buffer amplifier that use a thin film transistor formed on an insulating substrate.
半導体記憶装置、不揮発性半導体記憶装置、指紋センサなどでは、情報読み出しにセンスアンプが使用されている。センスアンプは、例えば、データ線から情報読み出しを行う差動増幅器、この差動増幅器の非読み出し動作時に差動増幅器の２つの相補的な出力端を同電位にする（プリチャージ）イコライズ回路などを含んでいる。例えば、下記特許文献１及び２には、カレントミラー型差動増幅器とイコライズ回路を備えるセンスアンプの改良例が記載されている。 In semiconductor memory devices, nonvolatile semiconductor memory devices, fingerprint sensors, and the like, sense amplifiers are used for reading information. The sense amplifier includes, for example, a differential amplifier that reads information from a data line, an equalizing circuit that makes two complementary output terminals of the differential amplifier have the same potential (precharge) during the non-reading operation of the differential amplifier, and the like. Contains. For example, Patent Documents 1 and 2 below describe improvements of a sense amplifier including a current mirror type differential amplifier and an equalize circuit.
半導体記憶装置はシリコン基板上にＭＯＳ（Metal Oxide Semiconductor）トランジスタあるいはＭＩＳ（Metal Insulator Semiconductor）トランジスタ（以下、単に「ＭＯＳトランジスタ」と称する。）を集積して作製されるので、比較的に特性の良いトランジスタで回路を構成することができる。 Since the semiconductor memory device is manufactured by integrating MOS (Metal Oxide Semiconductor) transistors or MIS (Metal Insulator Semiconductor) transistors (hereinafter simply referred to as “MOS transistors”) on a silicon substrate, it has relatively good characteristics. A circuit can be formed using transistors.
しかしながら、電子ペーパー、指紋センサ、ＥＬ表示装置、液晶表示装置などでは、プラスチック基板やガラス基板等の絶縁基板上にアモルファスシリコン層や多結晶シリコン薄膜を成膜し、このシリコン薄膜を使用してＭＯＳ薄膜トランジスタ（以下、「ＭＯＳ ＴＦＴ」と称する。）回路を形成する。 However, in electronic paper, fingerprint sensors, EL display devices, liquid crystal display devices, etc., an amorphous silicon layer or a polycrystalline silicon thin film is formed on an insulating substrate such as a plastic substrate or a glass substrate, and this silicon thin film is used for MOS. A thin film transistor (hereinafter referred to as “MOS TFT”) circuit is formed.
電子ペーパーや指紋センサ等にも、半導体記憶装置や記憶装置のセンスアンプと類似の回路が使用されるが、上述した差動増幅器とイコライズ回路とを備えたトランジスタ回路（センスアンプ等）をＭＯＳ ＴＦＴで作ると、回路動作不良による歩留まりが悪い。また、動作する場合であっても検出感度が低い等の不具合がある。とりわけ、転写法（例えば、特開２００４−３４９５４１号公報）を用いてプラスチック基板等にＴＦＴを用いた装置を作製した際にはこうした傾向が見受けられる。これは、ＭＯＳ ＴＦＴの電流増幅率などの特性がバルク（シリコン基板）のＭＯＳトランジスタの特性に比べて悪く、ＴＦＴ個々の特性のバラツキも大きいことに加えて、プラスチックなどの絶縁基板の帯電（電荷蓄積）に起因するＴＦＴの閾値変動にも原因があると考えられる。 A circuit similar to a semiconductor memory device or a sense amplifier of a memory device is also used for electronic paper, a fingerprint sensor, etc., but a transistor circuit (sense amplifier, etc.) having the above-described differential amplifier and equalizing circuit is a MOS TFT. The yield due to circuit malfunction is poor. Moreover, even if it operates, there are problems such as low detection sensitivity. In particular, such a tendency is observed when a device using a TFT on a plastic substrate or the like is manufactured by using a transfer method (for example, JP-A-2004-349541). This is because the characteristics of the MOS TFT, such as the current amplification factor, are worse than those of the bulk (silicon substrate) MOS transistor, and the characteristics of the individual TFTs vary widely. It is thought that there is also a cause of the TFT threshold fluctuation caused by (accumulation).
よって、本発明は、ＴＦＴであっても安定した動作をする差動増幅器やセンスアンプ等を提供することを目的とする。 Therefore, an object of the present invention is to provide a differential amplifier, a sense amplifier, and the like that operate stably even with a TFT.
また、ＴＦＴであっても安定した動作をする演算増幅器やバッファアンプ等を提供することを目的とする。 It is another object of the present invention to provide an operational amplifier, a buffer amplifier, and the like that can operate stably even with a TFT.
上記目的を達成するため、本発明の実施の態様の一つは、差動増幅回路とイコライズ回路とを有する差動増幅器において、上記差動増幅回路は差動出力を発生する第一及び第二出力端を有し、上記イコライズ回路は、上記第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成される。上記差動増幅回路は、例えば、カレントミラー負荷型の差動増幅器であるが、抵抗負荷型等であっても良く、カレントミラー負荷型に限定されるものではない。 In order to achieve the above object, according to one embodiment of the present invention, there is provided a differential amplifier having a differential amplifier circuit and an equalizer circuit, wherein the differential amplifier circuit generates a differential output. The equalizing circuit has an output terminal, and is configured by a series circuit of an NMOS TFT and a PMOS TFT connected between the first and second output terminals. The differential amplifier circuit is, for example, a current mirror load type differential amplifier, but may be a resistance load type or the like, and is not limited to a current mirror load type.
かかる構成とすることによって、差動増幅器（あるいは薄膜トランジスタＴＦＴ）が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常に動作させる。また、確実な遮断によりリーク電流が発生しないので具合がよい。 With such a configuration, the equalizer circuit is not operated even if the TFT threshold voltage Vth changes due to charge accumulation on the surface of an insulating substrate (for example, a plastic substrate) on which the differential amplifier (or thin film transistor TFT) is formed. When conducting), either the NMOS TFT or the PMOS TFT reliably cuts off between the two output terminals (node 1 and node 2) of the differential amplifier circuit, so that the circuit operates normally. In addition, since the leakage current is not generated by the reliable interruption, the condition is good.
上記差動増幅器の他の態様において、上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。それにより、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴは共に動作又は非動作となる。ＴＦＴの閾値が変動しても二つの出力端間を確実に遮断することができる。 In another aspect of the differential amplifier, it is preferable that two control signals of a normal phase and a negative phase are supplied to the gates of the NMOS TFT and the PMOS TFT of the equalize circuit, respectively. As a result, both the NMOS TFT and the PMOS TFT are activated or deactivated. Even if the threshold value of the TFT fluctuates, the two output terminals can be reliably blocked.
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路を備える差動増幅器において、上記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、上記カレントミラートランジスタ対は上記差動トランジスタ対に負荷回路として接続され、上記第一電流源トランジスタは低電位側電源と上記差動トランジスタ対との間に接続される第一極性のトランジスタであり、上記第二電流源トランジスタは高電位側電源と上記カレントミラートランジスタ対との間に接続される第二極性のトランジスタである。 Another aspect of the embodiment of the present invention is a differential amplifier including a current mirror load type differential amplifier circuit, wherein the current mirror load type differential amplifier circuit includes first and second current source transistors, A current mirror transistor pair and a differential transistor pair, wherein the current mirror transistor pair is connected to the differential transistor pair as a load circuit, and the first current source transistor includes a low-potential-side power source, the differential transistor pair, The second current source transistor is a second polarity transistor connected between the high potential side power source and the current mirror transistor pair.
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。非動作時に余分なリーク電流を発生させず、具合がよい。 By adopting such a configuration, even when the threshold voltage Vth of the TFT changes due to charge accumulation on the surface of an insulating substrate (for example, a plastic substrate) on which the differential amplifier is formed, the NMOS TFT when the equalizer circuit is not operating (non-conducting) Either one of the PMOS TFT and the PMOS TFT surely cuts off between the two output terminals (node 1 and node 2) of the differential amplifier circuit, so that the circuit operates normally. It is in good condition without generating extra leakage current when not in operation.
上記第一及び第二電流源トランジスタの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。 It is desirable that two control signals of a positive phase and a negative phase are supplied to the gates of the first and second current source transistors, respectively.
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路とイコライズ回路とを有する差動増幅器において、上記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、上記イコライズ回路は、上記差動トランジスタ対の第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成され、上記カレントミラートランジスタ対は上記差動トランジスタ対に負荷回路として接続され、上記第一電流源トランジスタは低電位側電源と上記差動トランジスタ対との間に接続されるＮＭＯＳ ＴＦＴであり、上記第二電流源トランジスタは高電位側電源と上記カレントミラートランジスタ対との間に接続されるＰＭＯＳ ＴＦＴである。 Another embodiment of the present invention is a differential amplifier having a current mirror load type differential amplifier circuit and an equalize circuit, wherein the current mirror load type differential amplifier circuit includes first and second currents. The equalizing circuit includes a source transistor, a current mirror transistor pair, and a differential transistor pair, and the equalizing circuit includes an NMOS TFT and a PMOS TFT connected in series between first and second outputs of the differential transistor pair. The current mirror transistor pair is connected to the differential transistor pair as a load circuit, and the first current source transistor is an NMOS TFT connected between a low potential power source and the differential transistor pair. The second current source transistor is connected between the high-potential side power source and the current mirror transistor pair. That is a PMOS TFT.
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。非動作時に余分なリーク電流を発生させず、具合がよい。 By adopting such a configuration, even when the threshold voltage Vth of the TFT changes due to charge accumulation on the surface of an insulating substrate (for example, a plastic substrate) on which the differential amplifier is formed, the NMOS TFT when the equalizer circuit is not operating (non-conducting) Either one of the PMOS TFT and the PMOS TFT surely cuts off between the two output terminals (node 1 and node 2) of the differential amplifier circuit, so that the circuit operates normally. It is in good condition without generating extra leakage current when not in operation.
上記差動増幅器において、上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、上記第一電流源トランジスタのＮＭＯＳ ＴＦＴ及び上記第二電流源トランジスタのＰＭＯＳ ＴＦＴの各ゲートにも上記正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。 In the differential amplifier, two control signals of a normal phase and a negative phase are respectively supplied to the gates of the NMOS TFT and the PMOS TFT of the equalizing circuit, and the NMOS TFT of the first current source transistor and the second current source of the first current source transistor are supplied. It is desirable that the two control signals of the positive phase and the negative phase are supplied to each gate of the PMOS TFT of the transistor.
かかる構成とすることによって、イコライズ回路及び電流源の制御信号線を４本から２本に低減でき、回路や制御が簡単になる。 With this configuration, the number of equalization circuits and control signal lines for the current source can be reduced from four to two, and the circuit and control are simplified.
本発明の実施の態様の他の一つは、カレントミラー負荷型差動増幅回路と該増幅回路の出力を増幅する出力増幅回路とを有する演算増幅器において、上記出力増幅回路は第一電源トランジスタ、上記差動増幅回路の出力をゲートの入力とする出力トランジスタ及び第二電源トランジスタの直列回路を含み、上記第一電源トランジスタは高圧側電源と上記出力トランジスタとの間に接続されるＰＭＯＳ ＴＦＴであり、上記第二電源トランジスタは低圧側電源と上記出力トランジスタとの間に接続されたＮＭＯＳ ＴＦＴである。 Another embodiment of the present invention is an operational amplifier having a current mirror load type differential amplifier circuit and an output amplifier circuit for amplifying the output of the amplifier circuit, wherein the output amplifier circuit is a first power transistor, A series circuit of an output transistor and a second power supply transistor having an output of the differential amplifier circuit as an input of a gate, and the first power supply transistor is a PMOS TFT connected between a high voltage side power supply and the output transistor The second power transistor is an NMOS TFT connected between the low-voltage power source and the output transistor.
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。また、リーク電流が発生しないので具合がよい。 By adopting such a configuration, even when the threshold voltage Vth of the TFT changes due to charge accumulation on the surface of an insulating substrate (for example, a plastic substrate) on which the differential amplifier is formed, the NMOS TFT when the equalizer circuit is not operating (non-conducting) Either one of the PMOS TFT and the PMOS TFT surely cuts off between the two output terminals (node 1 and node 2) of the differential amplifier circuit, so that the circuit operates normally. Also, since no leak current is generated, the condition is good.
上記演算増幅器は、更に、イコライズ回路を備え、上記イコライズ回路は上記カレントミラー負荷型差動増幅回路の差動出力を発生する第一出力端と第二出力端間に直列に接続されたＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとからなることが望ましい。 The operational amplifier further includes an equalize circuit, and the equalize circuit is an NMOS TFT connected in series between a first output terminal and a second output terminal for generating a differential output of the current mirror load type differential amplifier circuit. And a PMOS TFT.
かかる構成とすることによって、差動増幅器が形成される絶縁基板（例えば、プラスチック基板）表面への電荷蓄積によってＴＦＴの閾値電圧Ｖthが変化してもイコライズ回路の非動作（非導通）時にＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴのどちらかが差動増幅回路の二つの出力端（ノード１とノード２）間を確実に遮断し、回路を正常動作させる。また、リーク電流が発生しないので具合がよい。 By adopting such a configuration, even when the threshold voltage Vth of the TFT changes due to charge accumulation on the surface of an insulating substrate (for example, a plastic substrate) on which the differential amplifier is formed, the NMOS TFT when the equalizer circuit is not operating (non-conducting) Either one of the PMOS TFT and the PMOS TFT surely cuts off between the two output terminals (node 1 and node 2) of the differential amplifier circuit, so that the circuit operates normally. Also, since no leak current is generated, the condition is good.
上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。 It is desirable that two control signals of the normal phase and the reverse phase are supplied to the gates of the NMOS TFT and the PMOS TFT of the equalize circuit, respectively.
上記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、上記第一電源トランジスタのＰＭＯＳ ＴＦＴ及び前記第二電源トランジスタのＮＭＯＳ ＴＦＴの各ゲートにも上記正相及び逆相の２つの制御信号がそれぞれ供給されることが望ましい。 Two control signals of normal phase and reverse phase are respectively supplied to the gates of the NMOS TFT and the PMOS TFT of the equalize circuit, and are supplied to the gates of the PMOS TFT of the first power transistor and the NMOS TFT of the second power transistor, respectively. It is desirable that the two control signals of the normal phase and the reverse phase are supplied.
それにより、制御信号線を４本から２本に低減でき、回路や制御が簡単になって具合が良い。 As a result, the number of control signal lines can be reduced from four to two, and the circuit and control become simpler and better.
なお、上述した演算増幅器には、バッファアンプ、レベル比較器、反転器などの種々の変形回路が含まれる。 The operational amplifier described above includes various modified circuits such as a buffer amplifier, a level comparator, and an inverter.
以下、図面を参照して本願発明の実施の形態について説明する。 Embodiments of the present invention will be described below with reference to the drawings.
（実施例１） (Example 1)
図１は、本発明の差動増幅器の第１の実施例を示している。 FIG. 1 shows a first embodiment of a differential amplifier according to the present invention.
同図に示されるように、差動増幅器は、カレントミラー負荷型の差動増幅回路１０と、イコライズ回路２０を含んで構成されている。 As shown in the figure, the differential amplifier includes a current mirror load type differential amplifier circuit 10 and an equalize circuit 20.
差動増幅回路１０は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは第一入力信号Ｖｉｎ１が供給される第一入力端となり、トランジスタＴＮ２のゲートは第二入力信号Ｖｉｎ２が供給される第二入力端となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及び第二出力端（ノード２）に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン及び第一出力端（ノード１）に接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。 The differential amplifier circuit 10 includes NMOS transistors TN1, TN2, and TN4 and PMOS transistors TP1 and TP2. The sources of the transistors TN1 and TN2 are connected in common and connected to the drain of the transistor TN4. The gate of the transistor TN1 is a first input terminal to which the first input signal Vin1 is supplied, and the gate of the transistor TN2 is a second input terminal to which the second input signal Vin2 is supplied. The drain of the transistor TN1 is connected to the drain of the transistor TP1 and the second output terminal (node 2). The drain of the transistor TN2 is connected to the drain of the transistor TP2 and the first output terminal (node 1). Transistors TN1 and TN2 form a differential transistor pair.
上述したように、トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。 As described above, the drain of the transistor TN4 is connected to the sources of the transistors TN1 and TN2, the source is connected to the low-voltage power supply Vss (for example, -5V or ground potential), and the control signal Cnt2 is supplied to the gate. Is done. The transistor TN4 functions as a current source transistor of the differential transistor pair.
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。 The source of the transistor TP1 is connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 2) of the transistor TN1. The source of the transistor TP2 is also connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 1) of the transistor TN2. The gates of the transistors TP1 and TP2 are connected to each other, and each gate is connected to the drain of the transistor TP1. Transistors TP1 and TP2 constitute a current mirror transistor pair. The current mirror transistor pair is a load circuit for the differential transistor pair.
第一出力端（ノード１）と第二出力端（ノード２）との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は指令信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＮ３の一端（ソース又はドレイン）はノード１に接続され、その他端（ドレイン又はソース）はトランジスタＴＰ３の一端（ソース又はドレイン）に接続される。トランジスタＴＰ３の他端（ドレイン又はソース）はノード２に接続される。トランジスタＴＮ３とＴＰ３の各ソース・ドレインはノード１とノード２との電位関係によって定まる。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。 An equalize circuit 20 is connected between the first output terminal (node 1) and the second output terminal (node 2). The equalize circuit 20 connects the nodes 1 and 2 to the same potential in response to the command signal. The equalize circuit 20 is configured by a series circuit of an NMOS transistor TN3 and a PMOS transistor TP3. One end (source or drain) of the transistor TN3 is connected to the node 1, and the other end (drain or source) is connected to one end (source or drain) of the transistor TP3. The other end (drain or source) of the transistor TP3 is connected to the node 2. The sources and drains of the transistors TN3 and TP3 are determined by the potential relationship between the node 1 and the node 2. A control signal Cnt1 is supplied to the gate of the transistor TP3, and a control signal XCnt1 is supplied to the gate of the transistor TN3. The control signal XCnt1 is a signal (inverted signal) having a phase opposite to that of the control signal Cnt1.
上述した各制御信号及び後述される制御信号は図示しない制御回路によって形成され、次の表のように定められる。
上述した実施例１の差動増幅器の動作について説明する。 The operation of the differential amplifier according to the first embodiment will be described.
差動増幅回路１０は制御信号Ｃｎｔ２がＨのとき（Ｃｎｔ２（Ｈ））活性化され、Ｌのとき（Ｃｎｔ２（Ｌ））非活性化される。イコライズ回路２０は制御信号Ｃｎｔ１及びＸＣｎｔ１によって制御され、ノード１及び２を接続するとき制御信号Ｃｎｔ１（Ｌ）及びＸＣｎｔ１（Ｈ）により活性化され、ノード１及び２を非接続にするときに制御信号Ｃｎｔ１（Ｈ）及びＸＣｎｔ１（Ｌ）により非活性化される。 The differential amplifier circuit 10 is activated when the control signal Cnt2 is H (Cnt2 (H)), and deactivated when the control signal Cnt2 is L (Cnt2 (L)). The equalize circuit 20 is controlled by the control signals Cnt1 and XCnt1, activated by the control signals Cnt1 (L) and XCnt1 (H) when the nodes 1 and 2 are connected, and the control signal when the nodes 1 and 2 are disconnected. Inactivated by Cnt1 (H) and XCnt1 (L).
より具体的に説明すると、制御信号Ｃｎｔ２がＨのとき、電流源トランジスタＴＮ４が動作して、差動トランジスタ対ＴＮ１及びＴＮ２、電流ミラートランジスタ対ＴＰ１及びＴＰ２を活性化させる。２つの入力信号Ｖｉｎ１及びＶｉｎ２がトランジスタＴＮ１及びＴＮ２の各ゲートにそれぞれ供給されると、差動トランジスタ対ＴＮ１及びＴＮ２は両信号の差分を増幅し、ノード１及び２に出力する。制御信号Ｃｎｔ２（Ｈ）によって差動増幅回路１０が信号増幅動作をするときに、制御信号Ｃｎｔ１（Ｈ）及びＸＣｎｔ１（Ｌ）によってイコライズ回路２０のトランジスタＴＮ３及びＴＰ３は共に非導通状態となってノード１及び２を分離して差動増幅回路１０の差動出力を２つの出力端Ｖout１及びＶout２を介して図示しない後段回路に中継させる。 More specifically, when the control signal Cnt2 is H, the current source transistor TN4 operates to activate the differential transistor pair TN1 and TN2 and the current mirror transistor pair TP1 and TP2. When the two input signals Vin1 and Vin2 are supplied to the gates of the transistors TN1 and TN2, respectively, the differential transistor pair TN1 and TN2 amplifies the difference between the two signals and outputs the amplified difference to the nodes 1 and 2. When the differential amplifier circuit 10 performs a signal amplification operation by the control signal Cnt2 (H), the transistors TN3 and TP3 of the equalization circuit 20 are both turned off by the control signals Cnt1 (H) and XCnt1 (L). 1 and 2 are separated and the differential output of the differential amplifier circuit 10 is relayed to a subsequent circuit (not shown) via two output terminals Vout1 and Vout2.
制御信号Ｃｎｔ２（Ｌ）になると、電流源トランジスタＴＮ４が非動作（電流源動作停止）となり、、差動トランジスタ対ＴＮ１及びＴＮ２、電流ミラートランジスタ対ＴＰ１及びＴＰ２を非活性化させる。２つの入力信号Ｖｉｎ１及びＶｉｎ２がトランジスタＴＮ１及びＴＮ２の各ゲートにそれぞれ供給されても、差動トランジスタ対ＴＮ１及びＴＮ２は動作しない。差動トランジスタ対のドレイン電位（出力）であるノード１及び２の電位は浮動状態となる。制御信号Ｃｎｔ２（Ｌ）によって差動増幅回路１０が信号増幅動作をしないときに、制御信号Ｃｎｔ１（Ｌ）及びＸＣｎｔ１（Ｈ）によってイコライズ回路２０のトランジスタＴＮ３及びＴＰ３は共に導通状態となってノード１及び２を接続して差動増幅回路１０の２つの出力端Ｖout１及びＶout２を同電位に設定する。既述したように、図示しないチャージ回路と組み合わせると、両ノードを等電位にチャージすることができる。 When the control signal Cnt2 (L) is reached, the current source transistor TN4 is deactivated (current source operation is stopped), and the differential transistor pair TN1 and TN2 and the current mirror transistor pair TP1 and TP2 are deactivated. Even if the two input signals Vin1 and Vin2 are respectively supplied to the gates of the transistors TN1 and TN2, the differential transistor pair TN1 and TN2 do not operate. The potentials of the nodes 1 and 2 that are the drain potential (output) of the differential transistor pair are in a floating state. When the differential amplifier circuit 10 does not perform a signal amplifying operation by the control signal Cnt2 (L), the transistors TN3 and TP3 of the equalizing circuit 20 are both turned on by the control signals Cnt1 (L) and XCnt1 (H). And 2 are connected to set the two output terminals Vout1 and Vout2 of the differential amplifier circuit 10 to the same potential. As described above, when combined with a charge circuit (not shown), both nodes can be charged to the same potential.
上述した実施例では、全てのＴＦＴが絶縁基板上に形成されているがこれに限定されるものではなく、少なくともイコライズ回路２０がＴＦＴで形成される場合には、本発明の効果が認められる。また、トランジスタＴＮ３とトランジスタＴＰ３とは、配置位置を入れ替えてもよい。 In the above-described embodiments, all TFTs are formed on an insulating substrate, but the present invention is not limited to this. When at least the equalize circuit 20 is formed of TFTs, the effect of the present invention is recognized. Further, the arrangement positions of the transistor TN3 and the transistor TP3 may be interchanged.
（比較例） (Comparative example)
次に、上述した実施例の効果について比較例を参考にして説明する。 Next, the effect of the above-described embodiment will be described with reference to a comparative example.
図２１乃至図２４は、本願の実施例の効果を説明するために参照される図である。 FIG. 21 to FIG. 24 are diagrams referred to for explaining the effects of the embodiment of the present application.
図２１は、ＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴのゲート電圧対ドレイン電流特性例を示すグラフである。ＮＭＯＳ ＴＦＴのソースドレイン電圧が３．３ボルト、５ボルトの例と、ＰＭＯＳ ＴＦＴのソースドレイン電圧が−３．３ボルト、−５ボルトの例が示されている。同図より、ＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとが相補的な特性（ゲート電圧０ボルトを基準位置としてドレイン電流変化特性が左右対称形）を持っていることが判る。 FIG. 21 is a graph showing an example of gate voltage versus drain current characteristics of the NMOS TFT and the PMOS TFT. An example in which the source / drain voltage of the NMOS TFT is 3.3 volts and 5 volts and an example in which the source / drain voltage of the PMOS TFT is −3.3 volts and −5 volts are shown. From the figure, it can be seen that the NMOS TFT and the PMOS TFT have complementary characteristics (the drain current change characteristics are symmetrical with respect to the gate voltage of 0 V as a reference position).
図２２は、ＴＦＴが形成される絶縁基板（プラスチック基板、ガラス基板、酸化膜等）表面に電荷が蓄積（帯電）された場合を模擬的に示している。 FIG. 22 schematically shows a case where charges are accumulated (charged) on the surface of an insulating substrate (plastic substrate, glass substrate, oxide film, etc.) on which TFTs are formed.
図２３は、基板に電荷が蓄積された場合のＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴのゲート電圧対ドレイン電流特性例を示すグラフである。図２１に示されたゲート電圧対ドレイン電流特性例が全体的に右（正電圧）方向にシフトしたような特性になっている。これは基板表面に蓄積された電荷により、トランジスタの閾値電圧が正電圧方向にシフトしたことを意味する。基板表面の電荷がＮＭＯＳ ＴＦＴの導通不良、ＰＭＯＳ ＴＦＴの遮断不良の原因になることが判る。 FIG. 23 is a graph showing an example of gate voltage versus drain current characteristics of the NMOS TFT and the PMOS TFT when charges are accumulated on the substrate. The example of the gate voltage vs. drain current characteristic shown in FIG. 21 is a characteristic that is shifted in the right (positive voltage) direction as a whole. This means that the threshold voltage of the transistor is shifted in the positive voltage direction due to the charge accumulated on the substrate surface. It can be seen that the charge on the substrate surface causes the conduction failure of the NMOS TFT and the interruption failure of the PMOS TFT.
図２４は、比較例の差動増幅器を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 24 shows a differential amplifier of a comparative example. In the figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
比較例では、差動増幅器のイコライズ回路２０がＰＭＯＳトランジスタＴＰ３のみで構成される。このため、制御信号にはＸＣｎｔ１は使用されていない。他の構成は図１の例と同様である。 In the comparative example, the equalizing circuit 20 of the differential amplifier is composed of only the PMOS transistor TP3. For this reason, XCnt1 is not used for the control signal. Other configurations are the same as the example of FIG.
比較例の差動増幅器では、図２３に示されたように、絶縁基板表面に電荷が蓄積されると、ＰＭＯＳ ＴＦＴの閾値電圧が正電圧方向に移動するので、ＰＭＯＳトランジスタＴＰ３を非導通（遮断）にすることができない場合が発生する。その結果、イコライズ回路２０が十分に機能しない場合が発生する。 In the differential amplifier of the comparative example, as shown in FIG. 23, when charge is accumulated on the surface of the insulating substrate, the threshold voltage of the PMOS TFT moves in the positive voltage direction, so that the PMOS transistor TP3 is turned off (cut off). ) May not be possible. As a result, the equalizing circuit 20 may not function sufficiently.
一方、本発明の差動増幅器のイコライズ回路では、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３とを直列に接続しており、基板表面への電荷蓄積によってトランジスタＴＰ３が遮断不良となった場合であっても、遮断されやすい方向にゲート電圧対ドレイン電流特性が移動したトランジスタＴＮ３で確実に遮断することができる。なお、トランジスタＴＰ３とＴＮ３の閾値電圧が負電圧方向に移動した場合にはトランジスタＴＰ３で確実に遮断することができる。 On the other hand, in the equalizing circuit of the differential amplifier of the present invention, the PMOS transistor TP3 and the NMOS transistor TN3 are connected in series, and even when the transistor TP3 becomes defective in blocking due to charge accumulation on the substrate surface, The transistor TN3 whose gate voltage vs. drain current characteristic is moved in the direction in which it is easily cut off can be cut off reliably. Note that when the threshold voltage of the transistors TP3 and TN3 moves in the negative voltage direction, the transistor TP3 can reliably shut off.
（実施例２） (Example 2)
図２は、本発明の第二の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 2 shows a second embodiment of the present invention. In the figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例では、イコライズ回路２０のトランジスタＴＮ３のゲートにインバータを接続した構成とし、該インバータに制御信号Ｃｎｔ１を供給し、制御信号ＸＣｎｔ１を省略している。他の構成は図１と同様である。 In this embodiment, an inverter is connected to the gate of the transistor TN3 of the equalizing circuit 20, the control signal Cnt1 is supplied to the inverter, and the control signal XCnt1 is omitted. Other configurations are the same as those in FIG.
実施例１におけるＸＣｎｔ１信号をＸＣｎｔ１信号と相補的に変化するＣｎｔ１信号をインバータで反転することによって得て、制御信号ＸＣｎｔ１を不要としている。本実施例の差動増幅器の動作は実施例１と同じである。 The XCnt1 signal in the first embodiment is obtained by inverting the Cnt1 signal that changes complementarily with the XCnt1 signal by an inverter, and the control signal XCnt1 is unnecessary. The operation of the differential amplifier of this embodiment is the same as that of the first embodiment.
かかる構成とすることによって制御信号を減らすことができる利点がある。 With this configuration, there is an advantage that the control signal can be reduced.
（実施例３） (Example 3)
図３は、本発明の第三の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 3 shows a third embodiment of the present invention. In the figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例では、電流ミラートランジスタ対の各ソースと電源Ｖｄｄとの間に第二の電流源トランジスタとしてＰＭＯＳトランジスタＴＰ４を設け、このトランジスタのゲートに制御信号ＸＣｎｔ２を供給している。制御信号ＸＣｎｔ２は第一の電流源であるトランジスタＴＮ４のゲートに供給される制御信号Ｃｎｔ２と相補的な波形の信号である。他の構成は図１と同様である。 In this embodiment, a PMOS transistor TP4 is provided as a second current source transistor between each source of the current mirror transistor pair and the power supply Vdd, and a control signal XCnt2 is supplied to the gate of this transistor. The control signal XCnt2 is a signal having a waveform complementary to the control signal Cnt2 supplied to the gate of the transistor TN4 which is the first current source. Other configurations are the same as those in FIG.
この構成においては、差動増幅回路の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１０の非動作時にリーク電流が発生することを防止することができる。 In this configuration, since the current source transistor TP4 is connected in series to the current source transistor TN4 of the differential amplifier circuit, the transistors TP4 and TN4 are not affected even if the threshold value of the transistor changes due to charge accumulation on the substrate surface. Either of these can reliably shut off the power supply. Thereby, it is possible to prevent a leak current from occurring when the differential amplifier circuit 10 is not operating.
（実施例４） Example 4
図４は、本発明の第四の実施例を示している。同図において、図３と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 4 shows a fourth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.
この例では、第三の実施例における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって回路構成や制御が簡単になる利点がある。 In this example, the control signal generation XCnt2 in the third embodiment is replaced by a control signal XCnt1 having a similar signal waveform. Further, the control signal Cnt2 is replaced with a control signal XCnt1 having a similar signal waveform. Thereby, the control signal is reduced from four to two. Such a configuration has an advantage that the circuit configuration and control are simplified.
（実施例５） (Example 5)
図５は、本発明の第五の実施例を示している。同図において、図４と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 5 shows a fifth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 4 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例においては、第四の実施例における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例４と同様である。 In this embodiment, since the control signal Cnt1 in the fourth embodiment is a signal complementary to the control signal XCnt1, the control signal XCnt1 is obtained from the control signal Cnt1 by an inverter. Other configurations are the same as those of the fourth embodiment.
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。 According to such a configuration, since the control signal supplied from the outside is only the control signal Cnt1, there is an advantage that the circuit configuration and control are simplified.
（実施例６） (Example 6)
図６は、本発明の第六の実施例を示しており、本発明が演算増幅器に適用されている。同図において図1と対応する部分には同一符号を付している。 FIG. 6 shows a sixth embodiment of the present invention, which is applied to an operational amplifier. In the figure, parts corresponding to those in FIG.
図６に示されるように、演算増幅器は、カレントミラー負荷型の差動増幅回路１２と、イコライズ回路２０を含んで構成されている。 As shown in FIG. 6, the operational amplifier includes a current mirror load type differential amplifier circuit 12 and an equalize circuit 20.
差動増幅回路１２は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは非反転入力端Ｖ＋となり、トランジスタＴＮ２のゲートは反転入力端Ｖ−となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及びノード２に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン及びノード１を介して出力端Ｖoutに接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。 The differential amplifier circuit 12 includes NMOS transistors TN1, TN2, and TN4 and PMOS transistors TP1 and TP2. The sources of the transistors TN1 and TN2 are connected in common and connected to the drain of the transistor TN4. The gate of the transistor TN1 is a non-inverting input terminal V +, and the gate of the transistor TN2 is an inverting input terminal V−. The drain of the transistor TN1 is connected to the drain of the transistor TP1 and the node 2. The drain of the transistor TN2 is connected to the output terminal Vout via the drain of the transistor TP2 and the node 1. Transistors TN1 and TN2 form a differential transistor pair.
トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。 The drain of the transistor TN4 is connected to the sources of the transistors TN1 and TN2, the source is connected to the low-voltage power supply Vss (for example, -5V or ground potential), and the control signal Cnt2 is supplied to the gate. The transistor TN4 functions as a current source transistor of the differential transistor pair.
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。 The source of the transistor TP1 is connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 2) of the transistor TN1. The source of the transistor TP2 is also connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 1) of the transistor TN2. The gates of the transistors TP1 and TP2 are connected to each other, and each gate is connected to the drain of the transistor TP1. Transistors TP1 and TP2 constitute a current mirror transistor pair. The current mirror transistor pair is a load circuit for the differential transistor pair.
ノード１（出力端Ｖout）とノード２との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は制御信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。 An equalize circuit 20 is connected between the node 1 (output terminal Vout) and the node 2. The equalizing circuit 20 connects the nodes 1 and 2 according to the control signal so as to have the same potential. The equalize circuit 20 is configured by a series circuit of an NMOS transistor TN3 and a PMOS transistor TP3. A control signal Cnt1 is supplied to the gate of the transistor TP3, and a control signal XCnt1 is supplied to the gate of the transistor TN3. The control signal XCnt1 is a signal (inverted signal) having a phase opposite to that of the control signal Cnt1.
かかる構成によれば、実施例１の差動増幅器の場合と同様にイコライズ回路の遮断動作がより確実な演算増幅器が得られる。 According to such a configuration, an operational amplifier with more reliable cutoff operation of the equalizing circuit can be obtained as in the case of the differential amplifier of the first embodiment.
（実施例７） (Example 7)
図７は本発明の第七の実施例を示している。同図において図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 7 shows a seventh embodiment of the present invention. In the figure, parts corresponding to those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例の演算増幅器は図２の差動増幅器と同様にインバータを使用して制御信号ＸＣｎｔ1を制御信号Ｃｎｔ１から得ており、制御信号ＸＣｎｔ1が省略されている。他の構成は図６と同様である。 The operational amplifier of this embodiment uses an inverter to obtain the control signal XCnt1 from the control signal Cnt1 as in the differential amplifier of FIG. 2, and the control signal XCnt1 is omitted. Other configurations are the same as those in FIG.
（実施例８） (Example 8)
図８は、本発明の第八の実施例を示している。同図において、図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 8 shows an eighth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例の演算増幅器では、差動増幅回路１２に電流源トランジスタＴＰ４及びＴＮ４が直列に接続されている。他の構成は図３と同様である。 In the operational amplifier of this embodiment, current source transistors TP4 and TN4 are connected in series to the differential amplifier circuit 12. Other configurations are the same as those in FIG.
この構成においては、差動増幅回路１２の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１２の非動作時にリーク電流が発生することを防止することができる。 In this configuration, since the current source transistor TP4 is connected in series with the current source transistor TN4 of the differential amplifier circuit 12, the transistor TP4 and the transistor TP4 and Any one of TN4 can reliably shut off the power supply. Thereby, it is possible to prevent a leak current from occurring when the differential amplifier circuit 12 is not operating.
（実施例９） Example 9
図９は、本発明の第九の実施例を示している。同図において、図８と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 9 shows a ninth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例では、実施例８における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって演算増幅器の回路構成や制御が簡単になる利点がある。 In this operational amplifier example, the control signal generation XCnt2 in the eighth embodiment is replaced with a control signal XCnt1 having a similar signal waveform. Further, the control signal Cnt2 is replaced with a control signal XCnt1 having a similar signal waveform. Thereby, the control signal is reduced from four to two. Such a configuration has an advantage that the circuit configuration and control of the operational amplifier can be simplified.
（実施例１０） (Example 10)
図１０は、本発明の第十の実施例を示している。同図において、図９と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 10 shows a tenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 9 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例においては、実施例９における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例９と同様である。 In this example of the operational amplifier, the control signal Cnt1 in the ninth embodiment is a signal complementary to the control signal XCnt1, and thus the control signal XCnt1 is obtained from the control signal Cnt1 by an inverter. Other configurations are the same as those of the ninth embodiment.
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。 According to such a configuration, since the control signal supplied from the outside is only the control signal Cnt1, there is an advantage that the circuit configuration and control are simplified.
（実施例１１） (Example 11)
図１１は、本発明の第１１の実施例を示している。同図において、図６と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 11 shows an eleventh embodiment of the present invention. In the figure, parts corresponding to those in FIG. 6 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例においては、図６に示される演算増幅器の後段に出力増幅手段として出力増幅回路３０が接続されている。出力増幅回路３０は、高圧側電源Ｖｄｄと低圧側電源Ｖｓｓとの間に直列に接続された増幅手段としてのＰＭＯＳトランジスタＴＰ６と電源トランジスタとしてのＮＭＯＳトランジスタＴＮ５とで構成されている。 In this example of the operational amplifier, an output amplifier circuit 30 is connected as output amplification means downstream of the operational amplifier shown in FIG. The output amplifier circuit 30 includes a PMOS transistor TP6 as an amplifying means and an NMOS transistor TN5 as a power transistor, which are connected in series between a high-voltage power supply Vdd and a low-voltage power supply Vss.
ＰＭＯＳトランジスタＴＰ６のゲートに差動増幅回路１２のノード１が接続され、トランジスタＴＰ６のソースに高圧側電源Ｖｄｄが接続され、トランジスタＴＰ６のドレインがＮＭＯＳトランジスタＴＮ５のドレイン及び出力端Ｖoutに接続される。トランジスタＴＮ５のゲートには制御信号Ｃｎｔ１が供給され、そのソースは低圧側電源Ｖｓｓに接続される。他の構成は図６と同様である。 The node 1 of the differential amplifier circuit 12 is connected to the gate of the PMOS transistor TP6, the high-voltage power supply Vdd is connected to the source of the transistor TP6, and the drain of the transistor TP6 is connected to the drain of the NMOS transistor TN5 and the output terminal Vout. A control signal Cnt1 is supplied to the gate of the transistor TN5, and its source is connected to the low-voltage power supply Vss. Other configurations are the same as those in FIG.
かかる構成において、制御信号Ｃｎｔ２がＨのとき、差動増幅回路１２が動作する。制御信号Ｃｎｔ１がＨ、ＸＣｎｔ１がＬのとき、トランジスタＴＰ３及びトランジスタＴＮ３が非導通となってイコライズ回路２０は非導通となり、差動増幅回路１２の出力がトランジスタＴＰ６のゲートに入力される。制御信号Ｃｎｔ１（Ｈ）によってトランジスタＴＮ５は導通して抵抗として機能し、トランジスタＴＰ６を増幅器として動作させる。トランジスタＴＰ６はゲートに入力された差動増幅回路１２のノード１の信号を反転増幅してドレインに出力し、出力端Ｖoutに反転出力を発生する。 In such a configuration, when the control signal Cnt2 is H, the differential amplifier circuit 12 operates. When the control signal Cnt1 is H and XCnt1 is L, the transistor TP3 and the transistor TN3 are turned off, the equalizer circuit 20 is turned off, and the output of the differential amplifier circuit 12 is input to the gate of the transistor TP6. The control signal Cnt1 (H) causes the transistor TN5 to conduct and function as a resistor, and operate the transistor TP6 as an amplifier. The transistor TP6 inverts and amplifies the signal at the node 1 of the differential amplifier circuit 12 input to the gate, outputs the amplified signal to the drain, and generates an inverted output at the output terminal Vout.
また、制御信号Ｃｎｔ２がＬのとき、差動増幅回路１２が不活性となる。制御信号Ｃｎｔ１がＬ、ＸＣｎｔ１がＨのとき、トランジスタＴＰ３及びトランジスタＴＮ３が共に導通となってイコライズ回路２０はノード１とノード２とを接続し、両ノードを同電位に設定する。制御信号Ｃｎｔ１（Ｌ）によってトランジスタＴＮ５は非導通となり、トランジスタＴＰ６への電源を遮断する。その結果、出力端Ｖoutへの信号出力は遮断される。 Further, when the control signal Cnt2 is L, the differential amplifier circuit 12 is inactive. When the control signal Cnt1 is L and XCnt1 is H, both the transistor TP3 and the transistor TN3 become conductive, and the equalizing circuit 20 connects the node 1 and the node 2, and sets both nodes to the same potential. The transistor TN5 is turned off by the control signal Cnt1 (L), and the power supply to the transistor TP6 is cut off. As a result, signal output to the output terminal Vout is blocked.
（実施例１２） Example 12
図１２は、本発明の第１２の実施例を示している。同図において、図１１と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 12 shows a twelfth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 11 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例の演算増幅器は図７の演算増幅器と同様にインバータを使用して制御信号ＸＣｎｔ1を制御信号Ｃｎｔ１から得ており、制御信号ＸＣｎｔ1が省略されている。他の構成は図１１と同様である。 In the operational amplifier of this embodiment, the control signal XCnt1 is obtained from the control signal Cnt1 using an inverter as in the operational amplifier of FIG. 7, and the control signal XCnt1 is omitted. Other configurations are the same as those in FIG.
（実施例１３） (Example 13)
図１３は、本発明の第１３の実施例を示している。同図において、図８と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 13 shows a thirteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 8 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例においては、図８に示される出力増幅回路３０を、第一電源トランジスタとしてのＰＭＯＳトランジスタＴＰ５、出力トランジスタとしてのＰＭＯＳトランジスタＴＰ６、第二電源トランジスタとしてのＮＭＯＳトランジスタＴＮ５の直列回路によって構成している。トランジスタＴＰ５は高圧側電源ＶｄｄとトランジスタＴＰ６との間に接続され、トランジスタＴＮ５はトランジスタＴＰ６と低圧側電源Ｖｓｓとの間に接続される。トランジスタＴＰ５のゲートには制御信号ＸＣｎｔ１が供給され、トランジスタＴＮ５のゲートには制御信号ＸＣｎｔ１と相補的な波形の制御信号Ｃｎｔ１が供給される。 In the example of the operational amplifier, the output amplifier circuit 30 shown in FIG. 8 is constituted by a series circuit of a PMOS transistor TP5 as a first power transistor, a PMOS transistor TP6 as an output transistor, and an NMOS transistor TN5 as a second power transistor. It is composed. The transistor TP5 is connected between the high-voltage power supply Vdd and the transistor TP6, and the transistor TN5 is connected between the transistor TP6 and the low-voltage power supply Vss. A control signal XCnt1 is supplied to the gate of the transistor TP5, and a control signal Cnt1 having a waveform complementary to the control signal XCnt1 is supplied to the gate of the transistor TN5.
このトランジスタＴＰ５及びＴＮ５は電源の遮断トランジスタとして機能する。すなわち、基板表面に電荷が蓄積してトランジスタ閾値がシフトしたとしても、差動増幅回路１２の非動作時にトランジスタＴＰ５又はトランジスタＴＮ５のいずれかを確実に遮断する。それにより、差動増幅回路１２の非動作時に出力増幅回路３０にリーク電流が流れることを防止する。 The transistors TP5 and TN5 function as power cutoff transistors. In other words, even if charges accumulate on the substrate surface and the transistor threshold value shifts, either the transistor TP5 or the transistor TN5 is surely cut off when the differential amplifier circuit 12 is not operating. This prevents leakage current from flowing through the output amplifier circuit 30 when the differential amplifier circuit 12 is not operating.
（実施例１４） (Example 14)
図１４は、本発明の第１４の実施例を示している。同図において、図１３と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 14 shows a fourteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 13 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例では、実施例８における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって演算増幅器の回路構成や制御が簡単になる利点がある。 In this operational amplifier example, the control signal generation XCnt2 in the eighth embodiment is replaced with a control signal XCnt1 having a similar signal waveform. Further, the control signal Cnt2 is replaced with a control signal XCnt1 having a similar signal waveform. Thereby, the control signal is reduced from four to two. Such a configuration has an advantage that the circuit configuration and control of the operational amplifier can be simplified.
（実施例１５） (Example 15)
図１５は、本発明の第１５の実施例を示している。同図において、図１４と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 15 shows a fifteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 14 are denoted by the same reference numerals, and description thereof will be omitted.
この演算増幅器の例においては、実施例１４における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例１４と同様である。 In this example of the operational amplifier, the control signal Cnt1 in the fourteenth embodiment is a signal complementary to the control signal XCnt1, and therefore the control signal XCnt1 is obtained from the control signal Cnt1 by an inverter. Other configurations are the same as those in the fourteenth embodiment.
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。 According to such a configuration, since the control signal supplied from the outside is only the control signal Cnt1, there is an advantage that the circuit configuration and control are simplified.
（実施例１６） (Example 16)
図１６は、本発明の第１６の実施例を示している。同図において、図１と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 16 shows a sixteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例は本発明をアナログバッファ回路として機能する演算増幅器に適用した例を示している。 In this embodiment, the present invention is applied to an operational amplifier functioning as an analog buffer circuit.
図１６に示されるように、演算増幅器は、カレントミラー負荷型の差動増幅回路１４と、イコライズ回路２０を含んで構成されている。 As shown in FIG. 16, the operational amplifier includes a current mirror load type differential amplifier circuit 14 and an equalize circuit 20.
差動増幅回路１４は、ＮＭＯＳトランジスタＴＮ１、ＴＮ２及びＴＮ４、ＰＭＯＳトランジスタＴＰ１及びＴＰ２によって構成されている。トランジスタＴＮ１及びＴＮ２の各ソースは共通に接続され、トランジスタＴＮ４のドレインに接続される。トランジスタＴＮ１のゲートは非反転入力端Ｖ＋となり、トランジスタＴＮ２のゲート（反転入力端Ｖ−）はそのドレインに接続され、ドレインの出力Ｖoutが反転入力端Ｖ−に入力される構成となっている。トランジスタＴＮ１のドレインはトランジスタＴＰ１のドレイン及び第二出力端（ノード２）に接続されている。トランジスタＴＮ２のドレインはトランジスタＴＰ２のドレイン、第一出力端（ノード１）及び上述したトランジスタＴＮ２のゲートに接続されている。トランジスタＴＮ１及びＴＮ２は差動トランジスタ対を構成する。 The differential amplifier circuit 14 includes NMOS transistors TN1, TN2, and TN4 and PMOS transistors TP1 and TP2. The sources of the transistors TN1 and TN2 are connected in common and connected to the drain of the transistor TN4. The gate of the transistor TN1 is a non-inverting input terminal V +, the gate of the transistor TN2 (inverting input terminal V−) is connected to the drain thereof, and the output Vout of the drain is input to the inverting input terminal V−. The drain of the transistor TN1 is connected to the drain of the transistor TP1 and the second output terminal (node 2). The drain of the transistor TN2 is connected to the drain of the transistor TP2, the first output terminal (node 1), and the gate of the transistor TN2 described above. Transistors TN1 and TN2 form a differential transistor pair.
既述のように、トランジスタＴＮ４のドレインはトランジスタＴＮ１及びＴＮ２の各ソースに接続され、そのソースは低圧側電源Ｖｓｓ（例えば、−５Ｖや接地電位）に接続され、そのゲートには制御信号Ｃｎｔ２が供給される。トランジスタＴＮ４は差動トランジスタ対の電流源トランジスタとして機能する。 As described above, the drain of the transistor TN4 is connected to the sources of the transistors TN1 and TN2, its source is connected to the low-voltage power supply Vss (for example, -5V or ground potential), and the control signal Cnt2 is connected to its gate. Supplied. The transistor TN4 functions as a current source transistor of the differential transistor pair.
トランジスタＴＰ１のソースは高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ１のドレイン（ノード２）に接続されている。トランジスタＴＰ２のソースも高圧側電源Ｖｄｄに接続され、ドレインはトランジスタＴＮ２のドレイン（ノード１）に接続されている。トランジスタＴＰ１及びＴＰ２の各ゲート同士が接続され、各ゲートはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１及びＴＰ２はカレントミラートランジスタ対を構成する。カレントミラートランジスタ対は差動トランジスタ対の負荷回路となっている。 The source of the transistor TP1 is connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 2) of the transistor TN1. The source of the transistor TP2 is also connected to the high-voltage power supply Vdd, and the drain is connected to the drain (node 1) of the transistor TN2. The gates of the transistors TP1 and TP2 are connected to each other, and each gate is connected to the drain of the transistor TP1. Transistors TP1 and TP2 constitute a current mirror transistor pair. The current mirror transistor pair is a load circuit for the differential transistor pair.
ノード１とノード２との相互間にイコライズ回路２０が接続されている。イコライズ回路２０は指令信号に応じてノード１及び２を接続して同電位にする。イコライズ回路２０は、ＮＭＯＳトランジスタＴＮ３及びＰＭＯＳトランジスタＴＰ３の直列回路によって構成される。トランジスタＴＰ３のゲートには制御信号Ｃｎｔ１が供給され、トランジスタＴＮ３のゲートには制御信号ＸＣｎｔ１が供給される。制御信号ＸＣｎｔ１は制御信号Ｃｎｔ１と逆相の信号（反転信号）である。 An equalize circuit 20 is connected between the node 1 and the node 2. The equalize circuit 20 connects the nodes 1 and 2 to the same potential in response to the command signal. The equalize circuit 20 is configured by a series circuit of an NMOS transistor TN3 and a PMOS transistor TP3. A control signal Cnt1 is supplied to the gate of the transistor TP3, and a control signal XCnt1 is supplied to the gate of the transistor TN3. The control signal XCnt1 is a signal (inverted signal) having a phase opposite to that of the control signal Cnt1.
かかる構成において、本発明の演算増幅器は、非反転入力端に供給された入力信号はこれと同相の出力信号として出力端Ｖoutから出力されるので、アナログバッファ回路として機能する。 In such a configuration, the operational amplifier of the present invention functions as an analog buffer circuit because the input signal supplied to the non-inverting input terminal is output from the output terminal Vout as an output signal in phase with the input signal.
この実施例においても、イコライズ回路は、ＰＭＯＳトランジスタＴＰ３とＮＭＯＳトランジスタＴＮ３とを直列に接続して構成しているので、基板表面への電荷蓄積によってトランジスタの閾値がシフトした場合であっても、トランジスタＴＰ３又はトランジスタＴＮ３のいずれかが確実に非導通となるので、ノード1及び２間を確実に遮断することができる。 Also in this embodiment, since the equalizing circuit is configured by connecting the PMOS transistor TP3 and the NMOS transistor TN3 in series, even if the threshold value of the transistor is shifted due to charge accumulation on the substrate surface, the transistor Since either TP3 or transistor TN3 is surely non-conductive, nodes 1 and 2 can be reliably disconnected.
（実施例１７） (Example 17)
図１７は、本発明の第１７の実施例を示している。同図において、図１６と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 17 shows a seventeenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 16 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例では、イコライズ回路２０のトランジスタＴＮ３のゲートにインバータを接続した構成とし、該インバータに制御信号Ｃｎｔ１を供給し、制御信号ＸＣｎｔ１を省略している。他の構成は図１６と同様である。 In this embodiment, an inverter is connected to the gate of the transistor TN3 of the equalizing circuit 20, the control signal Cnt1 is supplied to the inverter, and the control signal XCnt1 is omitted. Other configurations are the same as those in FIG.
実施例１におけるＸＣｎｔ１信号をＸＣｎｔ１信号と相補的に変化するＣｎｔ１信号をインバータで反転することによって得て、制御信号ＸＣｎｔ１を不要としている。本実施例の差動増幅器の動作は実施例１６と同じである。 The XCnt1 signal in the first embodiment is obtained by inverting the Cnt1 signal that changes complementarily with the XCnt1 signal by an inverter, and the control signal XCnt1 is unnecessary. The operation of the differential amplifier of this embodiment is the same as that of the sixteenth embodiment.
かかる構成とすることによって制御信号を減らすことができる利点がある。 With this configuration, there is an advantage that the control signal can be reduced.
（実施例１８） (Example 18)
図１８は、本発明の第１８の実施例を示している。同図において、図１６と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 18 shows an eighteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 16 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例では、電流ミラートランジスタ対の各ソースと電源Ｖｄｄとの間に第二の電流源トランジスタとしてＰＭＯＳトランジスタＴＰ４を設け、このトランジスタのゲートに制御信号ＸＣｎｔ２を供給している。制御信号ＸＣｎｔ２は第一の電流源であるトランジスタＴＮ４のゲートに供給される制御信号Ｃｎｔ２と相補的な波形の信号である。他の構成は図１６と同様である。 In this embodiment, a PMOS transistor TP4 is provided as a second current source transistor between each source of the current mirror transistor pair and the power supply Vdd, and a control signal XCnt2 is supplied to the gate of this transistor. The control signal XCnt2 is a signal having a waveform complementary to the control signal Cnt2 supplied to the gate of the transistor TN4 which is the first current source. Other configurations are the same as those in FIG.
この構成においては、差動増幅回路１４の電流源トランジスタＴＮ４に対して直列に電流源トランジスタＴＰ４が接続されているので、基板表面の電荷蓄積などによってトランジスタの閾値が変化したとしても、トランジスタＴＰ４及びＴＮ４のいずれかが確実に電源を遮断することができる。それにより、差動増幅回路１０の非動作時にリーク電流が発生することを防止することができる。 In this configuration, since the current source transistor TP4 is connected in series to the current source transistor TN4 of the differential amplifier circuit 14, the transistor TP4 and the transistor TP4 and the transistor TP4 Any one of TN4 can reliably shut off the power supply. Thereby, it is possible to prevent a leak current from occurring when the differential amplifier circuit 10 is not operating.
（実施例１９） (Example 19)
図１９は、本発明の第１９の実施例を示している。同図において、図１８と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 19 shows a nineteenth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 18 are denoted by the same reference numerals, and description thereof will be omitted.
この例では、第１８の実施例における制御信号作ＸＣｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。また、制御信号Ｃｎｔ２を同様の信号波形である制御信号ＸＣｎｔ１によって置き換えている。それによって、制御信号を４つから２つに減らしている。かかる構成とすることによって回路構成や制御が簡単になる利点がある。 In this example, the control signal XCnt2 in the eighteenth embodiment is replaced with a control signal XCnt1 having a similar signal waveform. Further, the control signal Cnt2 is replaced with a control signal XCnt1 having a similar signal waveform. Thereby, the control signal is reduced from four to two. Such a configuration has an advantage that the circuit configuration and control are simplified.
（実施例２０） (Example 20)
図２０は、本発明の第２０の実施例を示している。同図において、図１９と対応する部分には同一符号を付し、かかる部分の説明は省略する。 FIG. 20 shows a twentieth embodiment of the present invention. In the figure, parts corresponding to those in FIG. 19 are denoted by the same reference numerals, and description thereof will be omitted.
この実施例においては、第１９の実施例における制御信号Ｃｎｔ１は制御信号ＸＣｎｔ１と相補的な信号であることから、インバータによって制御信号Ｃｎｔ１から制御信号ＸＣｎｔ１を得る構成としている。他の構成は実施例１９と同様である。 In this embodiment, since the control signal Cnt1 in the nineteenth embodiment is complementary to the control signal XCnt1, the inverter obtains the control signal XCnt1 from the control signal Cnt1. Other configurations are the same as those in the nineteenth embodiment.
かかる構成によれば外部から供給される制御信号は制御信号Ｃｎｔ１のみであるので回路構成や制御が簡単になる利点がある。 According to such a configuration, since the control signal supplied from the outside is only the control signal Cnt1, there is an advantage that the circuit configuration and control are simplified.
以上説明したように、本発明の各実施例によれば、ノード１及びノード２間の導通、非導通を行うイコライズ回路をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの直列回路で構成しているので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じてもＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれかが確実に非導通になるのでイコライズ回路における動作不良や電流リークを防止することができる。 As described above, according to each embodiment of the present invention, the equalizing circuit for conducting and non-conducting between the node 1 and the node 2 is constituted by the series circuit of the PMOS transistor and the NMOS transistor. Even if a change in the threshold voltage of the transistor due to the accumulation or the like occurs, either the PMOS transistor or the NMOS transistor is surely turned off, so that an operation failure or current leakage in the equalization circuit can be prevented.
また、本発明の各実施例によれば、差動増幅回路の電流源をＰＭＯＳトランジスタ及びＮＭＯＳトランジスタの直列回路で構成するので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じても電流源の遮断を確実に行うことができる。 Further, according to each embodiment of the present invention, since the current source of the differential amplifier circuit is configured by a series circuit of a PMOS transistor and an NMOS transistor, a change in the threshold voltage of the transistor due to accumulation of substrate surface charge occurs. However, the current source can be reliably shut off.
また、本発明の各実施例によれば、差動増幅器の出力増幅回路（あるいは出力増幅段）をＰＭＯＳトランジスタ、出力トランジスタ及びＮＭＯＳトランジスタを直列に接続して構成するので、基板表面電荷の蓄積などに起因するトランジスタの閾値電圧の変化が生じてもＰＭＯＳトランジスタ、またはＮＭＯＳトランジスタのいずれかにより出力増幅回路の電流の遮断を確実に行うことができる。 Further, according to each embodiment of the present invention, the output amplifier circuit (or output amplifier stage) of the differential amplifier is configured by connecting a PMOS transistor, an output transistor and an NMOS transistor in series, so that accumulation of substrate surface charge, etc. Even if the threshold voltage of the transistor due to the change occurs, the current of the output amplifier circuit can be surely cut off by either the PMOS transistor or the NMOS transistor.
１０，１２，１４ 座同増幅回路、２０ イコライズ回路、３０ 出力増幅回路、ＴＰ１〜ＴＰ６ ＰＭＯＳトランジスタ（ＴＦＴ）、ＴＮ１〜ＴＮ６ ＮＭＯＳトランジスタ（ＴＦＴ） 10, 12 and 14 common amplifier circuit, 20 equalize circuit, 30 output amplifier circuit, TP1 to TP6 PMOS transistor (TFT), TN1 to TN6 NMOS transistor (TFT)
Claims (10)
前記差動増幅回路は差動出力を発生する第一及び第二出力端を有し、
前記イコライズ回路は、前記第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成される、差動増幅器。 A differential amplifier having a differential amplifier circuit and an equalizer circuit,
The differential amplifier circuit has first and second output terminals for generating a differential output,
The equalizing circuit is a differential amplifier configured by a series circuit of an NMOS TFT and a PMOS TFT connected between the first and second output terminals.
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。 The differential amplifier according to claim 1.
A differential amplifier in which two control signals of a normal phase and a negative phase are respectively supplied to the gates of the NMOS TFT and the PMOS TFT of the equalize circuit.
前記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、
前記カレントミラートランジスタ対は前記差動トランジスタ対に負荷回路として接続され、
前記第一電流源トランジスタは低電位側電源と前記差動トランジスタ対との間に接続される第一極性のトランジスタであり、前記第二電流源トランジスタは高電位側電源と前記カレントミラートランジスタ対との間に接続される第二極性のトランジスタである、差動増幅器。 A differential amplifier including a current mirror load type differential amplifier circuit,
The current mirror load type differential amplifier circuit includes first and second current source transistors, a current mirror transistor pair, and a differential transistor pair,
The current mirror transistor pair is connected to the differential transistor pair as a load circuit,
The first current source transistor is a first polarity transistor connected between a low potential side power source and the differential transistor pair, and the second current source transistor is a high potential side power source and the current mirror transistor pair. A differential amplifier, a second polarity transistor connected between the two.
前記第一及び第二電流源トランジスタの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。 The differential amplifier according to claim 3.
A differential amplifier, wherein two control signals of a positive phase and a negative phase are supplied to the gates of the first and second current source transistors, respectively.
前記カレントミラー負荷型差動増幅回路は、第一及び第二の電流源トランジスタと、カレントミラートランジスタ対と、差動トランジスタ対とを含み、
前記イコライズ回路は、前記差動トランジスタ対の第一及び第二出力端相互間に接続された、ＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの直列回路によって構成され、
前記カレントミラートランジスタ対は前記差動トランジスタ対に負荷回路として接続され、
前記第一電流源トランジスタは低電位側電源と前記差動トランジスタ対との間に接続されるＮＭＯＳ ＴＦＴであり、前記第二電流源トランジスタは高電位側電源と前記カレントミラートランジスタ対との間に接続されるＰＭＯＳ ＴＦＴである、差動増幅器。 A differential amplifier having a current mirror load type differential amplifier circuit and an equalize circuit,
The current mirror load type differential amplifier circuit includes first and second current source transistors, a current mirror transistor pair, and a differential transistor pair,
The equalizing circuit is configured by a series circuit of an NMOS TFT and a PMOS TFT connected between the first and second output terminals of the differential transistor pair,
The current mirror transistor pair is connected to the differential transistor pair as a load circuit,
The first current source transistor is an NMOS TFT connected between a low potential side power source and the differential transistor pair, and the second current source transistor is between a high potential side power source and the current mirror transistor pair. A differential amplifier, which is a connected PMOS TFT.
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、
前記第一電流源トランジスタのＮＭＯＳ ＴＦＴ及び前記第二電流源トランジスタのＰＭＯＳ ＴＦＴの各ゲートにも前記正相及び逆相の２つの制御信号がそれぞれ供給される、差動増幅器。 The differential amplifier according to claim 5,
Two control signals of normal phase and reverse phase are supplied to the gates of the NMOS TFT and PMOS TFT of the equalize circuit, respectively.
The differential amplifier, wherein the two control signals of the positive phase and the negative phase are supplied to the gates of the NMOS TFT of the first current source transistor and the PMOS TFT of the second current source transistor, respectively.
前記出力増幅回路は第一電源トランジスタ、前記差動増幅回路の出力をゲートの入力とする出力トランジスタ及び第二電源トランジスタの直列回路を含み、
前記第一電源トランジスタは高圧側電源と前記出力トランジスタとの間に接続されるＰＭＯＳ ＴＦＴであり、前記第二電源トランジスタは低圧側電源と前記出力トランジスタとの間に接続されたＮＭＯＳ ＴＦＴである、演算増幅器。 An operational amplifier having a current mirror load type differential amplifier circuit and an output amplifier circuit for amplifying the output of the differential amplifier circuit,
The output amplifier circuit includes a first power transistor, a series circuit of a second power transistor and an output transistor having an output of the differential amplifier circuit as a gate input,
The first power supply transistor is a PMOS TFT connected between a high-voltage power supply and the output transistor, and the second power supply transistor is an NMOS TFT connected between a low-voltage power supply and the output transistor. Operational amplifier.
前記演算増幅器は、更に、イコライズ回路を備え、
前記イコライズ回路は前記カレントミラー負荷型差動増幅回路の差動出力を発生する第一出力端と第二出力端間に直列に接続されたＮＭＯＳ ＴＦＴとＰＭＯＳ ＴＦＴとからなる、演算増幅器。 The operational amplifier according to claim 7,
The operational amplifier further includes an equalize circuit,
The equalizing circuit is an operational amplifier including an NMOS TFT and a PMOS TFT connected in series between a first output terminal and a second output terminal for generating a differential output of the current mirror load type differential amplifier circuit.
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには、正相及び逆相の２つの制御信号がそれぞれ供給される、演算増幅器。 The operational amplifier according to claim 8, wherein
An operational amplifier in which two control signals of a normal phase and a negative phase are respectively supplied to the gates of the NMOS TFT and the PMOS TFT of the equalize circuit.
前記イコライズ回路のＮＭＯＳ ＴＦＴ及びＰＭＯＳ ＴＦＴの各ゲートには正相及び逆相の２つの制御信号がそれぞれ供給され、
前記第一電源トランジスタのＰＭＯＳ ＴＦＴ及び前記第二電源トランジスタのＮＭＯＳ ＴＦＴの各ゲートにも前記正相及び逆相の２つの制御信号がそれぞれ供給される、演算増幅器。 The operational amplifier according to claim 8, wherein
Two control signals of normal phase and reverse phase are supplied to the gates of the NMOS TFT and PMOS TFT of the equalize circuit, respectively.
An operational amplifier in which the two control signals of the positive phase and the negative phase are supplied to the gates of the PMOS TFT of the first power transistor and the NMOS TFT of the second power transistor, respectively.
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