JP2010153897A - Method for producing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置の製造方法に関し、より詳しくは、キャパシタを有する半導体装置及びその製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a semiconductor device having a capacitor and a method for manufacturing the same.
近年、EEPROM（Electrically Erasable Programable Read Only memory）等の不揮発性メモリに代わり、強誘電体膜をキャパシタ誘電体膜に使用するFeRAM（Ferroelectric Random Access Memory）が実用化されている。EEPROMは、フローティングゲートにホットエレクトロンを注入することで書き込みを行っており、その書き込みに時間がかかり、しかも書き込み回数に制限があるという不都合がある。 In recent years, a FeRAM (Ferroelectric Random Access Memory) using a ferroelectric film as a capacitor dielectric film has been put into practical use in place of a nonvolatile memory such as an EEPROM (Electrically Erasable Programmable Read Only Memory). EEPROM is written by injecting hot electrons into the floating gate, and it takes time to write, and there is a disadvantage that the number of times of writing is limited.
これに対し、FeRAMは、強誘電体膜の分極方向をデータとして記憶し、その分極方向を電界の印加により変えることによりデータを書き込むので、EEPROMに比べて書き込み時間が速く、更にその書き込み回数も増大する。 In contrast, FeRAM stores the polarization direction of a ferroelectric film as data, and writes data by changing the polarization direction by applying an electric field. Therefore, the write time is faster than that of EEPROM, and the number of writes is also high. Increase.
FeRAMは、大別すると、プレーナー型とスタック型とに分けられるが、いずれの場合においても、キャパシタの上部電極はプレート線等の金属配線と電気的に接続される。その金属配線は、通常、層間絶縁膜上にアルミニウム膜を形成し、それをパターニングすることで形成される。 FeRAM is roughly classified into a planar type and a stack type. In either case, the upper electrode of the capacitor is electrically connected to a metal wiring such as a plate line. The metal wiring is usually formed by forming an aluminum film on an interlayer insulating film and patterning it.
ところで、今後FeRAMの微細化が進むと、その金属配線間の間隔も狭まるので、その金属配線間を絶縁膜で埋め込むプロセスとしては、絶縁膜の埋め込み特性が良くなるものを使用しなければならない。但し、金属配線の下にはキャパシタ誘電体膜があり、そのキャパシタ誘電体膜は還元性のある元素に触れるとその特性が劣化するので、上述のプロセスとしては、絶縁膜の埋め込み特性が良いだけでなく、キャパシタ誘電体膜に対して優しいものを使用する必要がある。 By the way, when the FeRAM is miniaturized in the future, the interval between the metal wirings is also narrowed. Therefore, as a process for filling the space between the metal wirings with an insulating film, a process that improves the filling characteristics of the insulating film must be used. However, there is a capacitor dielectric film under the metal wiring, and when the capacitor dielectric film touches a reducing element, its characteristics deteriorate. Therefore, the above-mentioned process has only good insulating film embedding characteristics. Instead, it is necessary to use a material that is gentle to the capacitor dielectric film.
本発明は係る従来例の問題点に鑑みて創作されたものであり、キャパシタ誘電体膜の劣化を防止しながら、金属配線間を絶縁膜で所望に埋め込むことができる半導体装置の製造方法を提供することを目的とする。 The present invention was created in view of the problems of the related art, and provides a method of manufacturing a semiconductor device that can embed a metal wiring with an insulating film as desired while preventing deterioration of a capacitor dielectric film. The purpose is to do.
上記した課題は、半導体基板の上方に下地絶縁膜を形成する工程と、下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、前記キャパシタを覆う第１層間絶縁膜を形成する工程と、配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、前記拡散防止膜上に銅膜を形成する工程と、大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させ、該銅膜により前記配線溝と前記第１ホールとを埋め込む工程と、水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、を有することを特徴とする半導体装置の製造方法によって解決する。 The above-described problems include a step of forming a base insulating film above a semiconductor substrate, a step of forming a capacitor formed by sequentially stacking a lower electrode, a capacitor dielectric film, and an upper electrode on the base insulating film, Forming a first interlayer insulating film covering the capacitor; forming a wiring groove and a first hole extending downward from a bottom of the wiring groove in the first interlayer insulating film; and Forming a diffusion barrier film on the inner surface of each of the first holes; forming a copper film on the diffusion barrier film; and placing the copper film in an atmosphere at a pressure higher than atmospheric pressure to form the copper film. Fluidizing and filling the wiring trench and the first hole with the copper film; and annealing the first conductor in a reducing gas not containing hydrogen. Solve by device manufacturing method .
次に、本発明の作用について説明する。 Next, the operation of the present invention will be described.
本発明によれば、第１層間絶縁膜を形成した後に、該第１層間絶縁膜の配線溝や第１ホールに第１導電体を埋め込むので、第１層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜に埋め込み特性の良い膜を使用する必要が無い。よって、例えば、第１層間絶縁膜を第１ホール形成用絶縁膜と配線溝形成用絶縁膜との積層膜で構成し、第１ホール形成用絶縁膜の平坦化された表面上に配線溝形成用絶縁膜を形成するようにすれば、配線溝形成用絶縁膜として埋め込み特性に優れたものを使用する必要が無く、HDPCVD法のように基板にバイアス電圧を印加する成膜方法で配線溝形成用絶縁膜を形成する必要が無い。 According to the present invention, after the first interlayer insulating film is formed, the first conductor is embedded in the wiring groove or the first hole of the first interlayer insulating film, so that the first interlayer insulating film is constituted by a plurality of insulating films. In this case, it is not necessary to use a film with good embedding characteristics for all the insulating films. Thus, for example, the first interlayer insulating film is composed of a laminated film of the first hole forming insulating film and the wiring groove forming insulating film, and the wiring groove is formed on the flattened surface of the first hole forming insulating film. If an insulating film is formed, it is not necessary to use an insulating film with excellent embedding characteristics as an insulating film for forming a wiring groove, and a wiring groove is formed by a film forming method that applies a bias voltage to the substrate like the HDPCVD method. There is no need to form an insulating film.
そのため、バイアス電圧を印加せずに第１層間絶縁膜を形成することができるようになるので、バイアス電圧によって水素イオン（H+）が半導体基板側に引き込まれてキャパシタ誘電体膜が劣化する恐れが無い。 Fear Therefore, since it is possible to form the first interlayer insulating film without applying a bias voltage, the hydrogen ions (H +) are drawn into the semiconductor substrate side by the bias voltage capacitor dielectric film is degraded There is no.
しかも、第１層間絶縁膜に第１導電体を埋め込んだ後、水素を含まない還元性ガス中において第１導電体をアニールするので、水素によってキャパシタ誘電体膜が劣化するのを防ぎつつ、第１導電体表面の自然酸化膜等を還元性ガスで除去することが可能となる。 In addition, since the first conductor is annealed in a reducing gas not containing hydrogen after the first conductor is embedded in the first interlayer insulating film, the capacitor dielectric film is prevented from being deteriorated by hydrogen, while the first conductor is annealed. It becomes possible to remove a natural oxide film or the like on the surface of one conductor with a reducing gas.
なお、そのような還元性ガスとしては、例えばCOガスやNOガスがある。これらのガスは、酸素原子を含む為、プラズマ化された状態で上記のアニールを行うと酸素によって第１導電体が酸化する恐れがある。そのため、これらのガスを使用する場合は、ガスがプラズマ化していない状態で上記のアニールを行うのが好ましい。 Examples of such reducing gas include CO gas and NO gas. Since these gases contain oxygen atoms, if the annealing is performed in a plasma state, the first conductor may be oxidized by oxygen. Therefore, when these gases are used, it is preferable to perform the above annealing in a state where the gas is not converted into plasma.
本発明によれば、第１層間絶縁膜を形成した後に、第１層間絶縁膜の配線溝や第１ホールに第１導電体を埋め込むので、第１層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜をHDPCVD法により形成する必要が無くなり、基板バイアスによってキャパシタ誘電体膜が劣化するのを防止することができる。 According to the present invention, since the first conductor is embedded in the wiring groove or the first hole of the first interlayer insulating film after the first interlayer insulating film is formed, the first interlayer insulating film is constituted by a plurality of insulating films. In this case, it is not necessary to form all the insulating films by the HDPCVD method, and it is possible to prevent the capacitor dielectric film from being deteriorated by the substrate bias.
しかも、第１導電体を埋め込んだ後、水素を含まない還元性ガス中においてその第１導電体をアニールするので、水素によってキャパシタ誘電体膜が劣化するのを防止しながら、第１導電体表面の自然酸化膜等を除去することができる。 Moreover, since the first conductor is annealed in a reducing gas not containing hydrogen after the first conductor is embedded, the surface of the first conductor is prevented while preventing the capacitor dielectric film from being deteriorated by hydrogen. The natural oxide film can be removed.
本実施形態の説明に先立ち、基礎となる検討事項を説明する。 Prior to the description of the present embodiment, basic considerations will be described.
図１〜図２は、スタック型のFeRAMの製造工程について示す断面図である。 1 to 2 are cross-sectional views showing a manufacturing process of a stack type FeRAM.
まず、図１（ａ）に示す断面構造を得るまでの工程について説明する。 First, steps required until a sectional structure shown in FIG.
n型のシリコン基板１の所定領域に素子分離絶縁膜２をSTI（Shallow Trench Isolation）法により埋め込み、その素子分離絶縁膜２で画定される領域内にp型不純物を選択的に導入してpウエル３を形成する。その後、このpウエル３上に公知の方法によりMOSトランジスタT1、T2を形成する。そのトランジスタT1、T2は、LDD（Lightly Doped Drain）構造を有する第１〜第３のn型不純物拡散領域５ａ〜５ｃをソース／ドレイン領域として使用し、第２のn型不純物拡散領域５ｂを共有している。各トランジスタT1、T2のゲート絶縁膜４上にはそれぞれゲート電極６ａ、６ｂが形成され、そのゲート電極６ａ、６ｂの側壁にはサイドウォールスペーサ７が形成される。なお、ゲート絶縁膜４はSiO2よりなり、ゲート電極６ａ、６ｂは非晶質のシリコン膜よりなり、サイドウォールスペーサ７はSiO2膜よりなる。
An element
その後、MOSトランジスタT1、T2を覆うカバー絶縁膜８として酸窒化シリコン（ＳｉＯＮ）膜を形成し、その上に下地絶縁膜９としてSiO2膜を形成する。そして、n型不純物拡散領域５ａ〜５ｃと電気的に接続される第１導電性プラグ１２ａ、１２ｃと第２導電性プラグ１２ｂとを、これら下地絶縁膜９及びカバー絶縁膜８に埋め込む。なお、各プラグ１２ａ〜１２ｃは、TiN膜とW（タングステン）膜との二層構造を有する。
Thereafter, a silicon oxynitride (SiON) film is formed as a
次いで、全面にIr（イリジウム）膜をスパッタ法により形成し、それをパターニングして第１導電性プラグ１２ａ、１２ｃ上に選択的に残し、それを導電性酸素バリア膜１４ａ、１４ｃとする。更に、この導電性酸素バリア膜１４ａ、１４ｃ周囲の下地絶縁膜９上に酸化防止絶縁膜１５ａとしてＳｉＯＮ膜を形成し、その上に絶縁性密着膜１５ｂとしてSiO2膜を形成して、その絶縁性密着膜１５ｂと酸化防止絶縁膜１５ａとの積層膜を絶縁性酸素バリア膜１５とする。
Next, an Ir (iridium) film is formed on the entire surface by sputtering, and is patterned to leave selectively on the first
その後、導電性酸素バリア絶縁膜１４ａ、１４ｃ上にキャパシタQ1、Q2を形成する。そのキャパシタQ1、Q2は、下部電極、キャパシタ誘電体膜、及び上部電極とをこの順に積層した構造を有し、第１導電性プラグ１２ａ、１２ｃと電気的に接続される。なお、キャパシタ誘電体膜は、ＰＺＴよりなる。
Thereafter, capacitors Q1 and Q2 are formed on the conductive oxygen
そして、各キャパシタQ1、Q2中のキャパシタ誘電体膜がプロセス時に受けるダメージを低減するため、そのキャパシタQ1、Q2を覆うキャパシタ保護絶縁膜９０としてアルミナ膜を全面に形成する。次いで、そのキャパシタ保護絶縁膜９０上に第１層間絶縁膜９１としてSiO2膜を形成し、第２導電性プラグ１２ｂに至る深さの第１ホール９１ａをその第１層間絶縁膜９１に形成して、その中にTiN膜とW膜との二層構造の第３導電性プラグ９２を埋め込む。
Then, an alumina film is formed on the entire surface as a capacitor protection insulating film 90 that covers the capacitors Q1 and Q2 in order to reduce damage to the capacitor dielectric films in the capacitors Q1 and Q2 during the process. Next, a SiO 2 film is formed as a first interlayer insulating film 91 on the capacitor protection insulating film 90, and a first hole 91a having a depth reaching the second
その後、キャパシタQ1、Q2の上部電極に至る第２ホール９１ｂを第１層間絶縁膜９１に形成し、その第２ホール９１ｂ内と第１絶縁膜９１上とにアルミニウム膜を主に構成される金属積層膜をスパッタ法により形成してそれをパターニングすることにより一層目金属配線９３とする。その一層目金属配線９３は、第１ホール９１ａを介してキャパシタQ1、Q2の上部電極と電気的に接続されることになる。
Thereafter, a
次いで、図１（ｂ）に示すように、一層目金属配線９３間のスペースを埋め込む第２層間絶縁膜９４を全面に形成する。
Next, as shown in FIG. 1B, a second interlayer insulating film 94 that fills the space between the first-
ここで、一層目金属配線９３間のスペースは、FeRAMの高集積化に伴い高アスペクト化が進んでいるので、第２層間絶縁膜９４としては、狭いスペースをボイドの生成無しに埋め込むことのできる埋め込み性の良い絶縁膜を使用する必要がある。
Here, the space between the first-
そのような埋め込み性の良い絶縁膜は、例えば、図１７に示すHDPCVD（High Density Plasma CVD）装置を使用するHDPCVD法により成膜される。そのHDPCVD法では、チャンバ７０内の下部電極７１上にシリコン基板１を載置し、SiH4、O2、及びArをチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ内を排気することによりチャンバ内を所定の圧力に保持する。その状態で、バイアス用高周波電源７４から発生した周波数２MHzの高周波電力を下部電極７１に供給し、シリコン基板１にバイアス電圧を印加する。更に、アンテナ用高周波電源７３から発生した周波数１３．５６MHzの高周波電力をコイル７２に供給して、チャンバ７０内に高密度のプラズマを発生させる。
Such an insulating film with good embedding property is formed by, for example, an HDPCVD method using an HDPCVD (High Density Plasma CVD) apparatus shown in FIG. In the HDPCVD method, the
このHDPCVD法においては、シリコン基板１にバイアス電圧を印加しているので、一層目金属配線９３の角部９３ａ（図１（ｂ））に電界が集中し、そこにAR+が引きこまれる。そのAR+のスパッタ作用により、膜の成膜とスパッタとが同時進行するので、一層目金属配線９３の角部９３ａに膜が厚く形成されず、ボイドの発生無しに一層目金属配線９３間の狭い空間をSiO2で埋め込むことが可能となる。
In this HDPCVD method, since a bias voltage is applied to the
以下、このHDPCVD法により形成されたSiO2を第２層間絶縁膜９４として使用する場合について説明する。このように第２層間絶縁膜９４を形成した後は、図２に示すように、第２層間絶縁膜９４の表面をCMP（化学機械研磨法）により平坦化する。そして、一層目金属配線９３に至る深さの第３ホール９４ａを第２層間絶縁膜９４に形成し、グルー膜とタングステン膜との二層構造の第４導電性プラグ９５をその第３ホールに埋め込む。
Hereinafter, a case where SiO 2 formed by the HDPCVD method is used as the second interlayer insulating film 94 will be described. After the second interlayer insulating film 94 is thus formed, the surface of the second interlayer insulating film 94 is planarized by CMP (Chemical Mechanical Polishing) as shown in FIG. A
この後は、特に明示はしないが、第４導電性プラグ９５と電気的に接続されるビット線が第２層間絶縁膜９４上に形成される。 Thereafter, although not specifically shown, a bit line electrically connected to the fourth conductive plug 95 is formed on the second interlayer insulating film 94.
ところで、図１（ｂ）の工程においては、埋め込み性の良い第２層間絶縁膜９４を形成すべくHDPCVD法を採用したが、そのHDPCVDの成膜ガス中には水素が含まれており、しかも基板にバイアス電圧を印加しているので、水素イオン（H+）がシリコン基板１側に引き込まれ、還元性のある水素によってキャパシタQ1、Q2が劣化する恐れがある。
By the way, in the process of FIG. 1B, the HDPCVD method is adopted to form the second interlayer insulating film 94 with good embeddability, but the HDPCVD film forming gas contains hydrogen, and since a bias voltage is applied to the substrate, hydrogen ions (H +) are drawn into the
この点を確かめるため、本発明者は、基板バイアスのパワー（バイアス用高周波電源７４（図１７）のパワー）を振った場合に、キャパシタQ1、Q2のImprint特性と、第２層間絶縁膜９４の配線間埋め込み特性とがどのように変化するかを確かめた。 In order to confirm this point, the present inventor considered that the imprint characteristics of the capacitors Q1 and Q2 and the second interlayer insulating film 94 when the substrate bias power (power of the bias high-frequency power supply 74 (FIG. 17)) was varied. We confirmed how the embedding characteristics between wirings changed.
なお、この例では、キャパシタのImprint特性を表す一つの指標としてQ3(88)を使用した。Q3(88)とは、キャパシタを１５０℃の磁界中に８８時間放置してキャパシタ誘電体膜の分極方向を一方の方向に焼き付けた後、分極の向きを反転させ、それにより反転したキャパシタ誘電体膜の分極量を言う。すなわち、Q3(88)が大きい方が分極方向のくせづけが軽度でありキャパシタの特性が優れていると言うことができ、Q3(88)が小さくなるほど分極方向が一方向にくせづいてしまってキャパシタの劣化が甚だしいことになる。 In this example, Q3 (88) is used as one index representing the Imprint characteristic of the capacitor. Q3 and the (88), after burning the polarization direction of the capacitor dielectric film is left for 88 hours a capacitor in a magnetic field of 0.99 ° C. in one direction, the polarization direction is reversed, the capacitor dielectric inverted thereby The amount of polarization of the film. In other words, it can be said that the larger Q3 (88), the lighter the polarization direction, and the better the capacitor characteristics, and the smaller Q3 (88) , the more difficult the polarization direction becomes in one direction. Capacitor deterioration will be severe.
また、第２層間絶縁膜９４の配線間埋め込み特性の良否は、一層目金属配線９３間にボイドが発生したか否かにより判断した。
Also, whether the inter-wiring embedding characteristic of the second interlayer insulating film 94 is good or not was determined based on whether or not a void was generated between the first-
その結果を表１に示す。 The results are shown in Table 1.
表１より理解されるように、基板バイアスを増加させると、配線間埋め込み特性は良くなる傾向にあるが、Q3(88)は小さくなる傾向にある。すなわち、HDPCVD法では、配線間埋め込み特性とキャパシタのImprint特性とがトレードオフの関係にあり、一方を良好にしようと思えば他方が悪化してしまう。 As understood from Table 1, when the substrate bias is increased, the inter-wiring embedding characteristic tends to be improved, but Q3 (88) tends to be reduced. That is, in the HDPCVD method, the inter-wiring embedding characteristic and the capacitor Imprint characteristic are in a trade-off relationship, and if one is improved, the other is deteriorated.
そのような矛盾を解決するため、本発明者は、次のようなFeRAMの製造方法に想達した。なお、以下ではスタック型のFeRAMについて説明するが、本発明はプレーナー型のFeRAMにも適用することができる。 In order to solve such a contradiction, the present inventor has conceived the following FeRAM manufacturing method. Although the stack type FeRAM will be described below, the present invention can also be applied to a planar type FeRAM.
まず、図３（ａ）に示す断面構造を形成するまでの工程を説明する。 First, steps required until a sectional structure shown in FIG.
図３（ａ）に示すように、n型のシリコン（半導体）基板１のトランジスタ形成領域の周囲にフォトリソグラフィー法により素子分離用溝を形成した後に、その中に酸化シリコン（SiO2）を埋め込んでSTI用の素子分離絶縁膜２を形成する。なお、LOCOS(Local Oxidation of Silicon)法により形成した絶縁膜を素子分離絶縁膜２として採用してもよい。
As shown in FIG. 3A, after an element isolation trench is formed around the transistor formation region of the n-type silicon (semiconductor)
続いて、シリコン基板１の所定のトランジスタ形成領域にp型不純物を選択的に導入してpウエル３を形成し、さらに、シリコン基板１のpウエル３の表面を熱酸化して、ゲート絶縁膜４となるシリコン酸化膜を形成する。
Subsequently, a p-type impurity is selectively introduced into a predetermined transistor formation region of the
次に、シリコン基板１の上側全面に非晶質又は多結晶のシリコン膜とタングステンシリサイド膜を順次形成する。その後に、シリコン膜とタングステンシリサイド膜をフォトリソグラフィー法によりパターニングして、ゲート絶縁膜４の上にゲート電極６ａ、６ｂとして残す。なお、それらのゲート電極６ａ、６ｂはワード線（WL）の一部を構成する。
Next, an amorphous or polycrystalline silicon film and a tungsten silicide film are sequentially formed on the entire upper surface of the
次に、ゲート電極６ａ、６ｂの両側のpウエル３にn型不純物、例えばリンをイオン注入してソース／ドレインとなる第１〜第３のn型不純物拡散領域５ａ〜５ｃを形成する。さらに、CVD法により絶縁膜、例えば酸化シリコン（SiO2）膜をシリコン基板１の全面に形成した後に、その絶縁膜をエッチバックしてゲート電極６ａ、６ｂの両側部分に絶縁性のサイドウォールスペーサ７として残す。
Next, n-type impurities, for example, phosphorus are ion-implanted into the p-
続いて、ゲート電極６ａ、６ｂとサイドウォールスペーサ７とをマスクに使用して、第１〜第３のn型不純物拡散領域５ａ〜５ｃに再びn型不純物をイオン注入する。これにより、第１〜第３のn型不純物拡散領域５ａ〜５ｃのそれぞれに高濃度不純物領域が形成され、該第１〜第３のn型不純物拡散領域５ａ〜５ｃはLDD構造となる。
Subsequently, n-type impurities are ion-implanted again into the first to third n-type
上記の拡散領域のうち、第１、第３のn型不純物拡散領域５ａ、５ｃは後述するキャパシタの下部電極に電気的に接続され、第２のn型不純物拡散領域５ｂは後述するビット線に電気的に接続される。
Of the diffusion regions, the first and third n-type
以上の工程により、pウエル３上にはゲート電極６ａ、６ｂとn型不純物拡散領域５ａ〜５ｃを有する２つのn型のMOSトランジスタT1、T2が１つのn型不純物拡散領域５ｂを共通にして形成されたことになる。
Through the above steps, two n-type MOS transistors T1 and T2 having
次いで、MOSトランジスタT1、T2を覆うカバー絶縁膜８として約２００nmの厚さの酸窒化シリコン（SiON）膜をプラズマCVD法によりシリコン基板１の全面に形成する。その後、TEOSガスを用いるプラズマCVD法により、下地絶縁膜９として厚さが１．０μｍ程度の酸化シリコン（SiO2）をカバー絶縁膜８の上に形成する。
Next, a silicon oxynitride (SiON) film having a thickness of about 200 nm is formed on the entire surface of the
続いて、下地絶縁膜９の上面を化学機械研磨（CMP）法により平坦化する。その後、N2雰囲気中、約６５０℃で下地絶縁膜９を約３０分間アニールすることにより、下地絶縁膜９の緻密化と脱水処理とを行う。
Subsequently, the upper surface of the
次に、図３（ｂ）に示す構造を得るまでの工程について説明する。 Next, steps required until a structure shown in FIG.
まず、フォトリソグラフィー法によりカバー絶縁膜８と下地絶縁膜９とをパターニングして、第１〜第３のn型不純物拡散領域５ａ〜５ｃに至る深さのコンタクトホール９ａ〜９ｃを形成する。
First, the
次いで、下地絶縁膜９の上面とコンタクトホール９ａ〜９ｃの内面にグルー膜１０として厚さ約２０nmのチタン（Ti）と厚さ約５０nmの窒化チタン（TiN）とをスパッタ法によりこの順に形成する。更に、六フッ化タングステン（WF6）を用いるCVD法によりタングステン（W）膜１１をグルー膜１０上に成長させて各コンタクトホール９ａ〜９ｃ内を完全に埋め込む。
Next, titanium (Ti) having a thickness of about 20 nm and titanium nitride (TiN) having a thickness of about 50 nm are formed in this order as a
次いで、図３（ｃ）に示すように、第１絶縁膜９を研磨ストッパー膜として使用しながら、タングステン膜１１とグルー膜１０とをCMP法により選択的に研磨して第１絶縁膜９の上面上から除去する。これにより、タングステン膜１１とグルー膜１０とがコンタクトホール９ａ〜９ｃ内に第１導電性プラグ１２ａ、１２ｃ、及び第２導電性プラグ１２ｂとして残されることになる。
Next, as shown in FIG. 3C, the
次に、図４（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、全面にIr膜をスパッタ法により厚さ約２００〜４００nm程度、例えば２５０nmに形成する。その後、そのIr膜上にスパッタ法によりTiN膜１３ａを厚さ約２００〜４００nm程度、例えば２００nmに全面に形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜１３ｂを厚さ約８００〜９００nm程度、例えば８００nmに全面に形成する。そして、このSiO2膜１３ｂ上に不図示のレジストパターンを形成し、そのレジストパターンをエッチングマスクにしてSiO2膜１３ｂとTiN膜１３ａとをパターニングし、それらをハードマスク１３とする。
First, an Ir film is formed on the entire surface by sputtering to a thickness of about 200 to 400 nm, for example, 250 nm. After that, a
その後、シリコン基板１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００W印加することにより、シリコン基板１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００W印加し、チャンバ内にHBr、O2、及びC4F8をそれぞれ１０sccm、４０sccm、５sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、チャンバ内はIrに対するエッチング雰囲気となる。なお、エッチング雰囲気中に上記のようにC4F8を添加するのは、エッチングプロセスを安定させるためである。
Thereafter, the
上記のエッチング雰囲気に対し、ハードマスク１３はエッチング耐性を有するので、ハードマスク１３がエッチングマスクとして機能し、その下のIr膜が選択的にエッチングされる。その結果、Ir膜よりなる導電性酸素バリア膜１４ａ、１４ｃが第１導電性プラグ１２ａ、１２ｃ上に選択的に残されることになる。
Since the
その導電性酸素バリア膜１４ａ、１４ｃは、酸素透過防止能力に優れているIr膜よりなるので、その下の第１導電性プラグ１２ａ、１２ｃが後で行われる種々の熱工程において酸化されてコンタクト不良を起こすのを防止することができる。
Since the conductive
ところで、上記ではハードマスク１３をSiO2膜１３ｂとTiN膜１３ａとの二層構造にしたが、場合によってはTiN膜のみでハードマスク１３を構成してもよい。但し、TiN膜は、エッチング雰囲気中のC4F8によりエッチングされ易いので、この点が懸念される場合は、上記のようにSiO2膜１３ｂを犠牲膜として形成するのが好ましい。なお、TiN膜のエッチング量を考慮して、TiN膜を厚く形成してそれのみでハードマスク１３を構成することも考えられるが、厚いTiN膜は加工し難いので、この場合もやはりSiO2膜１３ｂを形成するのが好ましい。TEOSを使用して成膜されたSiO2膜１３ｂは、TiN膜に比べて加工し易いので、そのような問題は生じない。
In the above description, the
次に、図４（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、酸化防止絶縁膜１５ａとしてＳｉＯＮ膜をプラズマCVD法により厚さ約１００nm程度に全面に形成する。その後、TEOSを使用するプラズマCVD法により、酸化防止絶縁膜１５ａ上に絶縁性密着膜１５ｂとしてSiO2膜を厚さ約４００nm程度に形成する。
First, an SiON film is formed as an anti-oxidation
続いて、この絶縁性密着膜１５ｂの上面上からCMP法（化学機械研磨法）により研磨を行い、TiN膜１３ａの表面上において研磨をストップさせる。これにより、図４（ｃ）に示すように、SiO2膜１３ｂが除去されてTiN膜１３ａの表面が露出することになる。
Subsequently, the upper surface of the insulating
その後、露出したTiN膜１３ａを過酸化アンモニア水溶液に曝すことにより、図５（ａ）に示すように、TiN膜１３ａを除去する。
Thereafter, the exposed
続いて、図５（ｂ）に示すように、犠牲膜１６としてレジストを約１０００nmの厚さに全面に塗布する。そのようなレジストとしては、エッチレートが酸化防止絶縁膜１５ａ及び絶縁性密着膜１５ｂのエッチレートと略同じものを使用する。そのような犠牲膜１６をプラズマエッチングによりエッチバックすることにより、被エッチング面が平坦なまま下に下がり、エッチバック終了後には、図５（ｃ）に示すように、エッチバック前の犠牲膜１６の平坦な上面が酸化防止絶縁膜１５ａ及び絶縁性密着膜１５ｂに転写されることになる。その後、残存する酸化防止絶縁膜１５ａと絶縁性密着膜１５ｂとを絶縁性酸素バリア膜１５として使用する。
Subsequently, as shown in FIG. 5B, a resist is applied over the entire surface to a thickness of about 1000 nm as the sacrificial film 16. As such a resist, one having an etching rate substantially the same as the etching rate of the
絶縁性酸素バリア膜１５中の酸化防止絶縁膜１５ａは、既述のようにSiON膜よりなり、その下の第２導電性プラグ１２ｂが種々の熱工程により酸化されるのを防ぐ役割を担う。
The oxidation-preventing
次に、図６（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、全面にIr膜とIrO2膜とをこの順にスパッタ法によりそれぞれ厚さ約２００nm、約３０nmに形成し、それらをIrO2／Ir膜１７とする。このIrO2／Ir膜１７のうち、最下層のIr膜は、その下の第１導電性プラグ１２ａの酸化を防止し、コンタクト特性が劣化するのを防止するように機能する。
First, an Ir film and an IrO 2 film are formed on the entire surface in this order by sputtering to a thickness of about 200 nm and about 30 nm, respectively, and these are used as an IrO 2 /
その後、IrO2／Ir膜１７上にPtO膜とPt膜とをこの順にスパッタ法によりそれぞれ厚さ約３０nm、約５０nmに形成し、それらをPt／PtO膜１８とする。Pt／PtO膜１８のうち、Pt膜は、その上に後で形成される強誘電体膜の配向を揃える役割を果たす。
Thereafter, a PtO film and a Pt film are formed on the IrO 2 /
そして、これらIrO2／Ir膜１７とPt／PtO膜１８とを下部電極用導電膜１９として使用する。
The IrO2 /
なお、下部電極用導電膜１９の形成前又は後に、例えば膜剥がれ防止のために絶縁性密着膜１５ｂをアニールしてもよい。そのアニール方法としては、例えば、アルゴン雰囲気中、７５０℃、６０秒間のRTA（Rapid Thermal Anneal）が採用され得る。
Note that before or after the formation of the lower electrode
次いで、下部電極用導電膜１９上に、強誘電体膜２０としてＰＺＴ膜をスパッタ法により約１８０nmの厚さに形成する。強誘電体膜２０の成膜方法としては、スパッタ法の他に、MOD法、MOCVD法、ゾル・ゲル法等がある。また、強誘電体膜２０の材料としては、PZT以外に、PLCSZT、PLZTのような他のPZT系材料や、SrBi2Ta2O9、SrBi2(Ta,Nb)2O9等のBi層状構造化合物材料、その他の金属酸化物強誘電体を採用してもよい。
Next, a PZT film as a
次いで、酸素含有雰囲気中で強誘電体膜２０をアニールにより結晶化する。そのアニールとして、例えはArとO2の混合ガス雰囲気中で基板温度６００℃、時間９０秒の条件を第１ステップ、酸素雰囲気中で基板温度７５０℃、時間６０秒の条件を第２ステップとする２ステップのRTA処理を採用する。
Next, the
続いて、強誘電体膜２０の上に、上部電極用導電膜２１として例えば厚さが２００nmのIrO2膜をスパッタ法により形成する。その後、この上部電極用導電膜２１の成膜時に強誘電体膜２０が受けたダメージを回復させるため、６５０℃の酸素雰囲気のファーネス（不図示）中でアニールを約６０分間行う。
Subsequently, an IrO 2 film having a thickness of, for example, 200 nm is formed on the
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、上部電極用導電膜２１の上にTiN膜４５をスパッタ法により形成し、更にその上にTEOSを使用するプラズマCVD法によりSiO2膜４６を形成する。その後、このTiN膜４５とSiO2膜４６とをフォトリソグラフィーによりキャパシタ形状にパターニングし、それらをハードマスク４７とする。
First, a
次いで、シリコン基板１をエッチングチャンバ（不図示）内の下部電極上に載置し、その下部電極に周波数６００kHzのバイアス用の高周波電力を７００W印加することによりシリコン基板１にバイアス電圧を印加する。更に、チャンバの周囲に設けられたコイルに周波数１３．５６MHzの高周波電力をアンテナパワーとして８００W印加し、チャンバ内にHBrとO2をそれぞれ１０sccm、４０sccmの流量で導入して、チャンバ内の圧力を０．４Paに保持すると共に、基板温度を４００℃にする。これにより、エッチングチャンバ内はIrO2に対するエッチング雰囲気となり、IrO2よりなる上部電極用導電膜２１がエッチングされる。そして、上部電極用導電膜２１が１０％オーバーエッチされたところでエッチングを終了することにより、上部電極用導電膜２１がハードマスク４７の形状にエッチングされて上部電極２１ａとなる。なお、１０％のオーバーエッチングとは、上部電極用導電膜２１の膜厚２００nmの１０％分、すなわち２０nmだけ上部電極用導電膜２１を過剰にエッチングすることを言う。
Next, the
続いて、バイアスパワーとアンテナパワーとをそのままにし、エッチングガスを４０sccmのCl2と１０sccmのArに変えることにより、チャンバ内をPZTに対するエッチング雰囲気にし、PZTよりなる強誘電体膜２０をハードマスク４７の形状にエッチングしていく。そして、終点検出器でエッチングの終点をモニターすることにより、エッチングを下部電極用導電膜１９上で停止させる。これにより、強誘電体膜２０はエッチングされてキャパシタ誘電体膜２０ａとなる。
Subsequently, the bias power and the antenna power are kept as they are, and the etching gas is changed to 40 sccm of Cl 2 and 10 sccm of Ar, whereby the chamber is made an etching atmosphere for PZT, and the
次いで、エッチングガスを再び１０sccmのHBrと４０sccmのO2にして下部電極用導電膜１９のエッチングを開始し、１０％のオーバーエッチングとなったところでエッチングを終了する。これにより、下部電極用導電膜１９は、ハードマスク４７の形状にエッチングされ、下部電極１９ａとなる。
Next, the etching gas is again changed to 10 sccm of HBr and 40 sccm of O 2 , and the etching of the lower electrode
この工程により、下部電極１９ａ、強誘電体膜２０ａ、及び上部電極２１ａをこの順に積層してなるキャパシタQ1、Q2が、導電性酸素バリア膜１４ａ、１４ｃと絶縁性酸素バリア膜１５とを介して下地絶縁膜９の上に形成されたことになる。そのキャパシタQ1、Q2は、導電性酸素バリア膜１４ａ、１４ｃと第１導電性プラグ１２ａ、１２ｃとを介して、それぞれ第１の拡散領域５ａ及び第３の拡散領域５ｃと電気的に接続される。
Through this step, the capacitors Q1 and Q2 formed by laminating the
このキャパシタQ1、Q2の一部は絶縁性酸素バリア膜１５上に形成されるが、絶縁性酸素バリア膜１５の最上層をSiO2よりなる絶縁性密着膜１５ｂとしたことで、キャパシタQ1、Q2の下部電極１９ａが絶縁性酸素バリア膜１５から剥がれるのを防止することができる。
A part of the capacitors Q1 and Q2 is formed on the insulating
続いて、エッチングによるキャパシタ誘電体膜２０ａのダメージを回復するために、回復アニールを行う。この場合の回復アニールは、例えば、基板温度６５０℃、６０分間の条件で酸素を含むファーネス内で行われる。
Subsequently, recovery annealing is performed to recover damage to the
そのような回復アニールを行っても、絶縁性酸素バリア膜１５によって第２導電性プラグ１２ｂの酸化を防ぐことができ、また、導電性酸素バリア膜１４ａ、１４ｃによって第１導電性プラグ１２ａ、１２ｃの酸化を防止することができる。
Even if such recovery annealing is performed, the insulating
次に、図７（ａ）に示すように、キャパシタQ1、Q2上、及び絶縁性酸素バリア膜１５上に、第１キャパシタ保護絶縁膜２３として厚さ約５０nmのアルミナをスパッタ法により形成する。この第１キャパシタ保護絶縁膜２３は、プロセスダメージからキャパシタQ1、Q2を保護するものであって、アルミナの他、PZTで構成してもよい。
Next, as shown in FIG. 7A, alumina having a thickness of about 50 nm is formed on the capacitors Q1, Q2 and the insulating
その後、TEOSを使用するプラズマCVD法により、この第１キャパシタ保護絶縁膜２３上に第２キャパシタ保護絶縁膜２２としてSiO2膜を厚さ約１００nmに形成する。
Thereafter, an SiO 2 film having a thickness of about 100 nm is formed on the first capacitor protective insulating
次に、図７（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、図１７に示すHDPCVD装置の下部電極７１上にシリコン基板１を載置し、SiH4、O2、及びＡｒをそれぞれ５０sccm、３７５sccm、３００sccmの流量でチャンバ７０内に供給すると共に、不図示の排気ポンプでチャンバ７０内を排気することにより、チャンバ７０内を圧力約１mTorrに保持する。なお、下部電極７１は、ヒータ等の不図示の加熱手段によって温度約３００℃に保持されている。
First, the
そして、バイアス用高周波電源７４から発生した周波数４MHz、パワー５００Wの高周波電力を下部電極７１に供給し、シリコン基板１にバイアス電圧を印加する。更に、アンテナ用高周波電源７３から発生した周波数１３．５６MHz、パワー３０００Wの高周波電力をコイル７２に供給して、チャンバ７０内に高密度のプラズマを発生させる。
Then, a high frequency power having a frequency of 4 MHz and a power of 500 W generated from the bias high
これにより、図７（ｂ）に示すように、第２キャパシタ絶縁膜２２上にSiO2よりなる第１絶縁膜２４がHDPCVD法により約１．５μｍの厚さに形成されることになる。そのようなHDPCVD法によれば、ボイドの発生無しに、高アスペクトレシオのキャパシタQ1、Q2間に埋め込み性の良い第１絶縁膜２４を形成することができる。
As a result, as shown in FIG. 7B, the first insulating
但し、上記のHDPCVD法では、還元性のある水素を有するSiH4を反応ガスとして使用しているので、その水素によってキャパシタ誘電体膜２０ａが劣化する恐れがある。そこで、O2をSiH4の流量の５倍以上供給することにより、雰囲気中の水素をできるだけ酸化し、水素によるキャパシタ誘電体膜２０ａの劣化を極力防ぐのが好ましい。
However, since the HDPCVD method uses SiH 4 having reducing hydrogen as a reaction gas, the
また、理由は不明であるが、TEOSを使用するプラズマCVD法で第２キャパシタ保護絶縁膜２２を形成すると、第１キャパシタ保護絶縁膜２３を単層で使用する場合よりもキャパシタQ1、Q2の劣化がより良好に防止することができる。
Although the reason is unknown, when the second capacitor protective insulating
その後、図８（ａ）に示すように、TEOSを使用するプラズマCVD法により、第１絶縁膜２４上にCMP用の犠牲膜２５としてSiO2膜を厚さ約５００nmに形成する。
Thereafter, as shown in FIG. 8A, a SiO2 film is formed as a CMP sacrificial film 25 to a thickness of about 500 nm on the first insulating
そして、犠牲膜２５をCMPで研磨することにより、図８（ｂ）に示すように、第１絶縁膜２４の表面を平坦化して、上部電極２１ａ上での第１絶縁膜２４の厚さを約５００nmとする。
Then, by polishing the sacrificial film 25 by CMP, as shown in FIG. 8B, the surface of the first insulating
先の例（図１〜図２）では、この工程後に一層目金属配線を形成し、その後HDPCVD法を使用してその一層目金属配線間を第２層間絶縁膜で埋め込んだ。しかし、この方法では既述のようにキャパシタQ1、Q2が劣化するという問題が生じる。 In the previous example (FIGS. 1 to 2), the first-layer metal wiring is formed after this step, and then the first-layer metal wiring is filled with the second interlayer insulating film using the HDPCVD method. However, this method has a problem that the capacitors Q1 and Q2 deteriorate as described above.
その問題を回避するため、本実施形態では、ダマシンプロセスにより銅配線を形成する。 In order to avoid this problem, in this embodiment, copper wiring is formed by a damascene process.
すなわち、図９（ａ）に示すように、平坦化された第１絶縁膜２４上に、第１低誘電率絶縁膜２６としてBN膜（誘電率：約２）を厚さ約２００nm程度に形成する。
That is, as shown in FIG. 9A, a BN film (dielectric constant: about 2) is formed as a first low dielectric constant insulating
第１低誘電率絶縁膜２６は、配線段差の無い平坦化された第１絶縁膜２４上に形成されるものであるから、その成膜方法として埋め込み性が良いもの、例えばHDPCVD法を採用する必要がない。よって、上記のBN膜も、シリコン基板１にバイアス電圧を印加しない（ノンバイアス）で成膜することができ、例えは、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により形成することができる。
Since the first low dielectric constant insulating
ノンバイアスなので、成膜ガス中の水素がシリコン基板１に引き込まれることがなく、水素によってキャパシタQ1、Q2が劣化してしまうのを防止することができる。
Since it is non-biased, hydrogen in the deposition gas is not drawn into the
なお、低誘電率絶縁膜２６としては、BN膜の他に、SOL−GEL法で形成されたものを使用してもよい。この場合は、低誘電率膜２６からの脱ガスをブロックするブロック膜（不図示）を第１絶縁膜２４上に形成し、このブロック膜上に第１低誘電率絶縁膜２６を形成するのが好ましい。そのようなブロック膜としては、例えは、Cat−CVD（Catalytic Chemical Vapor Deposition）法で形成されたSiN膜、SiO2膜、SiC膜、及びTiOx膜等が挙げられる。
In addition, as the low dielectric constant insulating
続いて、TEOSを使用するプラズマCVD法により、厚さ１００nmのSiO2膜を第１キャップ膜２７として第１低誘電率膜２６上に形成する。この第１キャップ膜２７は、第１低誘電率膜２６からの脱ガスが上方に拡散するのを防止する役割を担う。なお、第１キャップ膜２７としては、上述のCat−CVD法で形成した種々の膜を使用しても良い。そして、この第１キャップ膜２７も平坦な表面上に形成されるものであるからHDPCVD法で成膜する必要が無い。
Then, by the plasma CVD method using the TEOS, the SiO 2 film is formed with a thickness of 100nm as a
この工程により、各絶縁膜２２〜２４、２６〜２７で構成される第１層間絶縁膜６８が、キャパシタQ1、Q2を覆って形成されたことになる。
By this step, the first
次に、図９（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第１キャップ膜２７上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口２８ａを有する第１レジストパターン２８とする。次いで、この第１レジストパターン２８をエッチングマスクとして使用しながら、第１キャップ膜２７、第１低誘電率絶縁膜２６、第１絶縁膜２４、第２キャパシタ保護絶縁膜２２をエッチングし、各膜に第１ホール２２ａ、２４ａ、２６ａ、２７ａを形成する。
First, a photoresist is applied on the
この場合のエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。 As an etching gas in this case, for example, a mixed gas of CF 4 , C 4 F 8 , O 2 , and Ar is used.
このエッチングにおけるアルミナとSiO2とのエッチング選択比は、（アルミナ）：（SiO2）＝１：２〜３程度なので、アルミナよりなる第１キャパシタ保護絶縁膜２３がこのエッチングにおけるエッチングストッパ膜の役割を果たす。
Etching selectivity of alumina and SiO 2 in the etching (alumina) :( SiO 2) = 1: Since 2-3 degrees, the first capacitor protective insulating
このエッチングが終了後、第１レジストパターン２８を酸素プラズマによりアッシングして除去する。 After this etching is completed, the first resist pattern 28 is removed by ashing with oxygen plasma.
次に、図１０（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、ホール形状の第１レジスト開口２９ａと配線形状の第２レジスト開口２９ｂとを有する第２レジストパターン２９とする。次いで、この第２レジストパターン２９をエッチングマスクとして使用しながら、第１レジスト開口２９ａ下の第１キャップ膜２７、第１低誘電率絶縁膜２６、第１絶縁膜２４、第２キャパシタ保護絶縁膜２２をエッチングし、それぞれの膜に第３ホール２７ｃ、２６ｃ、及び第２ホール２４ｂ、２２ｂを形成する。このエッチングにおけるエッチングガスとしては、例えばCF4、C4F8、O2、及びArの混合ガスが使用される。
First, a photoresist is applied to the entire surface, and is exposed and developed to form a second resist pattern 29 having a hole-shaped first resist
なお、これらのホールを先のエッチング工程（図９（ｂ））において形成することも可能であるが、これらのホールを合わせた深さがキャパシタQ1、Q2上の各ホール２２ａ、２４ａ、２６ａ、２７ａの合計深さよりも深いため、キャパシタQ1、Q2上の第１キャパシタ保護絶縁膜２３がエッチングされ、キャパシタQ1、Q2がエッチング雰囲気に長時間曝されてダメージを受ける恐れがある。
Although these holes can be formed in the previous etching step (FIG. 9B), the combined depth of these holes is the
再び図１０（ａ）を参照する。上記のエッチングでは、第２レジスト開口２９ｂ下の第１キャップ膜２７と第１低誘電率絶縁膜２６もエッチングされ、それぞれの膜に第２ホール２７ｂ、２６ｂとが形成される。第１配線溝３０は、その第２ホール２７ａ、２６ｂにより構成される。
Reference is again made to FIG. In the etching described above, the
なお、このエッチングでは、第１ホール２２ａ下の第１キャパシタ保護絶縁膜２３がエッチングされ、そこに第１ホール２３ａが形成される。これにより、各ホール２２ａ〜２４ａで構成される第１コンタクトホール３１が第１配線溝３０の底部から下に延びて形成され、その第１コンタクトホール３１内にキャパシタQ1、Q2の上部電極２１ａが露出することになる。
In this etching, the first capacitor
この工程が終了後、第２レジストパターン２９は酸素プラズマによりアッシングされて除去される。 After this step is completed, the second resist pattern 29 is removed by ashing with oxygen plasma.
その後、キャパシタQ1、Q2の形成後からここまでの工程においてキャパシタQ1、Q2が受けたダメージを回復させるため、５５０℃の酸素雰囲気中で６０分間の酸素アニールを行う。この酸素アニールの際、第２導電性プラグ１２ｂの上に絶縁性酸素バリア膜１５を形成しているので、第２導電性プラグ１２ｂの酸化を防ぐことができる。
After that, oxygen annealing is performed for 60 minutes in an oxygen atmosphere at 550 ° C. in order to recover the damage received by the capacitors Q1 and Q2 in the steps up to here after the formation of the capacitors Q1 and Q2. At the time of this oxygen annealing, since the insulating
次に、図１０（ｂ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、全面にフォトレジストを塗布し、それを露光・現像することにより、配線形状のレジスト開口３２ａを有する第３レジストパターン３２とする。
First, a photoresist is applied on the entire surface, and is exposed and developed to form a third resist pattern 32 having a wiring-shaped resist
次いで、この第３レジストパターン３２をエッチングマスクに使用しながら、レジスト開口３２ａ下の第１キャップ膜２７と第１低誘電率絶縁膜２６とをエッチングし、それぞれの膜に第４ホール２７ｄ、２６ｄを形成してそれらを第２配線溝３３として使用する。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
Next, while using the third resist pattern 32 as an etching mask, the
また、このエッチングにおいては、第２ホール２２ｂ下の第１キャパシタ保護絶縁膜２３、絶縁性密着膜１５ｂ、及び酸化防止絶縁膜１５ａもエッチングされて、それぞれの膜に第２ホール２３ｂ、第１ホール１５ｄ、１５ｃが形成される。そして、各ホール２４ｂ、２２ｂ、２３ｂ、１５ｄ、１５ｃを第２コンタクトホール３４として使用する。
In this etching, the first capacitor protective insulating
なお、この工程が終了後、第３レジストパターン３２は酸素プラズマによりアッシングされて除去される。 After this process is completed, the third resist pattern 32 is removed by ashing with oxygen plasma.
次に、図１１（ａ）に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、上部電極２１ａと第２導電性プラグ１２ｂの各上面をＡｒプラズマにより約２０nmエッチングして清浄面を出す。その後、第１、第２コンタクトホール３１、３４、及び第１、第２配線溝３０、３３の各内面に、銅の拡散を防止するための第１拡散防止膜３５としてTaNをスパッタ法により厚さ約５０nmに形成する。
First, the upper surfaces of the
次に、図１１（ｂ）に示すように、各コンタクトホール３１、３４と各配線溝３０、３３を完全に埋め込む厚さの第１銅膜３６を第１拡散防止膜３５上にめっき法により形成する。そのめっき法においては、硫酸銅の他、銅の埋め込み性を良くするための有機物が添加されためっき液が使用される。めっき法では、基板１を加熱しないためサーマルバジェットが低下し、キャパシタQ1、Q2が熱によりダメージを受けるのを防ぐことができる。
Next, as shown in FIG. 11B, a first copper film 36 having a thickness that completely fills the contact holes 31 and 34 and the
上述のめっき法では、めっき液中の有機物が第１銅膜３６に取り込まれるが、この点が懸念される場合は、めっき法に代えてPVD法により第１銅膜３６を形成してもよい。そのPVD法においては、減圧されたチャンバ内において銅のターゲットをArプラズマ等によりスパッタし、銅を第１拡散防止膜３５上に堆積させる。その後、大気圧よりも高い圧力にチャンバ内を加圧し、銅を流動化させることにより、各コンタクトホール３１、３４と各配線溝３０、３３を銅により完全に埋め込む。
In the plating method described above, the organic substance in the plating solution is taken into the first copper film 36. However, if this point is a concern, the first copper film 36 may be formed by the PVD method instead of the plating method. . In the PVD method, a copper target is sputtered with Ar plasma or the like in a decompressed chamber, and copper is deposited on the first
或いは、PVD法に代えて、CVD法により第１銅膜３６を形成してもよい。そのCVD法においては、図１８に示すチャンバ７４内の基板載置台７５上にシリコン基板１を載置し、チャンバ７４の上方からCl2ガスを導入する。そして、高周波電源７８で発生した周波数１３．５６MHz、パワー３０００Wの高周波電力をコイル７６に供給することにより、チャンバ７４内にClプラズマを生成させ、そのＣｌプラズマを温度約３００℃に保持された銅板７７の開口７７ａに通す。このようにすると、銅板７７の銅がClプラズマに曝されてCuxClyなる銅の塩化物が生成し、それがシリコン基板１上に付着する。シリコン基板１は、Clプラズマよりも低い約２００℃に保持されているため、シリコン基板１とプラズマの温度差によってCuxCly中のClが脱離し、シリコン基板１上にはCuのみが堆積し、第１銅膜３６が形成されることになる。
Alternatively, the first copper film 36 may be formed by a CVD method instead of the PVD method. In the CVD method, the
なお、PVD法やCVD法で第１銅膜３６を形成する場合は、第１銅膜３６の表面に自然酸化膜が形成されるのを防ぐため、第１銅膜３６の形成後にそれを大気に曝すのは避けた方がよい。 When the first copper film 36 is formed by the PVD method or the CVD method, in order to prevent a natural oxide film from being formed on the surface of the first copper film 36, it is removed from the atmosphere after the formation of the first copper film 36. It is better to avoid exposure to
次に、図１２に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、第１キャップ膜２７よりも上にある第１銅膜３６及び第１拡散防止膜３５をCMP法により研磨して除去し、それらを第１、第２配線溝３０、３３、及び第１、第２コンタクトホール３１、３４内に残して、第１、第２銅配線３６ａ、３６ｃ及び第１、第２銅プラグ３６ｂ、３６ｄ（第１導電体）とする。なお、第１銅配線３６ａは、第１銅プラグ３６ｂを介してキャパシタQ1、Q2の上部電極２１ａと電気的に接続されて、プレート線として機能する。
First, the first copper film 36 and the first
そのような銅配線の形成方法は、デュアルダマシンプロセスと称される。このプロセスによれば、各絶縁膜２２〜２４の積層膜（第１ホール形成用絶縁膜）の表面を平坦化した後に、その配線段差の無い平坦な表面上に第１低誘電率絶縁膜２６と第１キャップ膜２７との積層膜（配線溝形成用絶縁膜）を形成するので、これら第１低誘電率絶縁膜２６と第１キャップ膜２７とに対して良好な埋め込み特性を要求する必要が無く、これらの膜をHDPCVD法を使用しなくても形成することができ、キャパシタQ1、Q2の劣化を防ぐことができる。
Such a method for forming a copper wiring is called a dual damascene process. According to this process, after the surface of the laminated film (first hole forming insulating film) of the insulating
次いで、銅の上方への拡散を防止するために、第２拡散防止膜３７を全面に形成する。この第２拡散防止膜３７としては、例えば厚さが７０nmのSiN膜が採用され得るが、キャパシタQ1、Q2のダメージを避けるため、ノンバイアスのプラズマCVD法によりSiN膜を形成するのが好ましい。或いは、SiN膜に代えて、BN膜、SiC膜、及びアルミナ膜を採用しても良い。更に、このような絶縁膜に代えて、スパッタ法で形成されたTa、TaN、Ti、TiN等の導電膜を第２拡散防止絶縁膜３７として採用しても良い。そのような導電膜を使用する場合は、各銅配線３６ａ、３６ｃが電気的に接続されるのを防止するため、導電膜を形成後にそれを各銅配線３６ａ、３６ｃの形状にパターニングする工程が行われる。
Next, in order to prevent copper from diffusing upward, a second
続いて、図１３に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、TEOSを使用するプラズマCVD法により、第２絶縁膜３８として厚さ約５００nmのSiO2膜を第２拡散防止膜３７上に形成する。その後、B2H6とN2とを反応ガスとして使用するノンバイアスのプラズマCVD法により、この第２絶縁膜３８上に第２低誘電率絶縁膜３９としてBN膜を厚さ約２００nm程度に形成する。続いて、TEOSを使用するプラズマCVD法により、厚さ１００nmのSiO2膜を第２キャップ膜４０として第２低誘電率膜３９上に形成する。この第２キャップ膜４０は、第２低誘電率膜３９からの脱ガスが上方に拡散するのを防止するように機能する。
First, an SiO 2 film having a thickness of about 500 nm is formed on the second
ここまでの工程により、各絶縁膜３７〜４０で構成される第２層間絶縁膜６９が形成されたことになる。
Through the steps so far, the second
更に、この第２層間絶縁膜６９上にフォトレジストを塗布し、それを露光・現像することにより、ホール形状のレジスト開口４１ａを有する第４レジストパターン４１とする。そして、この第４レジストパターンをエッチングマスクとして使用し、且つ、第２拡散防止膜３７をエッチングストッパー膜として使用しながら、第２キャップ膜４０、第２低誘電率絶縁膜３９、及び第２絶縁膜３８をエッチングし、それぞれの膜に第１ホール３８ａ〜４０ａを形成する。この工程が終了後、第４レジストパターン４１を酸素プラズマによりアッシングして除去する。
Further, a photoresist is applied on the second
次に、図１４に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、全面にフォトレジストを塗布し、それを露光・現像して、配線形状のレジスト開口４４ａを備えた第５レジストパターン４４とする。
First, a photoresist is applied to the entire surface, which is exposed and developed to form a fifth resist
そして、この第５レジストパターン４４をエッチングマスクとして使用し、第２キャップ膜４０と第２低誘電率絶縁膜３９とをエッチングしてそれぞれに第２ホール３９ｂ、４０ｂを形成し、それらを第３配線溝４２として使用する。これと同時に、第１ホール３８ａ下の第２拡散防止膜３７をエッチングしてそこに第１ホール３７ａを形成し、これら第１ホール３７ａ、３８ａを第３コンタクトホール４３として使用する。その第３コンタクトホール４３には、第２銅配線３６ｃが露出することになる。このエッチングにおけるエッチングガスとしては、例えば、CF4、C4F8、O2、及びArの混合ガスが使用される。
Then, using the fifth resist
なお、先のエッチング工程（図１３）において、エッチングを更に進めて、第１ホール３８ａ下の第２拡散防止膜３７に第１ホール３７ａを形成し、第２銅配線３６ｃを露出させることも考えられる。しかしながら、この方法では、次の第３配線溝４２のエッチング工程（図１４）において第２銅配線３６ｃがエッチング雰囲気に長時間曝され、それによってキャパシタQ1、Q2が劣化する恐れがある。これに対し、本実施形態のように、第３配線溝４２の形成と同時に第１ホール３７ａを形成すれば、キャパシタQ1、Q2が受けるダメージを極力低減することができる。
In the previous etching step (FIG. 13), the etching may be further advanced to form the first hole 37a in the second
この工程が終了後、第５レジストパターン４４は酸素プラズマによりアッシングされて除去される。
After this step is completed, the fifth resist
続いて、図１５に示すように、チャンバ（不図示）内の基板載置台上にシリコン基板１を置き、その基板載置台を加熱することによりシリコン基板１を約３５０℃程度に加熱して、その状態でチャンバ内にCO（一酸化炭素）を導入し、第２銅配線３６ｃに対してCOアニールを施す。
Subsequently, as shown in FIG. 15, the
COは、酸化してCO2になる方が安定であるため、還元性のあるガスである。従って、上記のようにCOをチャンバ内に導入すると、第３コンタクトホール４３を通じて第２銅配線３６ｃがCOガスに曝され、第２銅配線３６表面の自然酸化膜が除去される。
CO is a reducing gas because it is more stable when oxidized to CO 2 . Therefore, when CO is introduced into the chamber as described above, the
しかも、COは、キャパシタQ1、Q2を劣化させる水素を含有していないので、NH3ガス等のようにキャパシタQ1、Q2を劣化させてしまうことが無く、キャパシタQ1、Q2の劣化を防ぎつつ銅の自然酸化膜を除去することができる。 Moreover, since CO does not contain hydrogen that degrades capacitors Q1 and Q2, it does not degrade capacitors Q1 and Q2 like NH 3 gas, etc., while preventing deterioration of capacitors Q1 and Q2. The natural oxide film can be removed.
なお、COガスに代えてCOプラズマを使用することも考えられるが、COプラズマでは酸素原子が解離し、その酸素原子によって第２銅配線３６ｃが酸化される恐れがあるので、この方法は好ましくない。
Although it is conceivable to use CO plasma instead of CO gas, this method is not preferable because oxygen atoms are dissociated in CO plasma and the
また、水素を含まない還元性のあるガスとしては、COガスの他に、NOガスも使用し得る。そのNOガスは、例えばチャンバ内にNO2を導入し、チャンバ内でNO2に紫外線を照射することにより生成することができる。 Further, as the reducing gas that does not contain hydrogen, NO gas can be used in addition to CO gas. The NO gas can be generated, for example, by introducing NO 2 into the chamber and irradiating the NO 2 with ultraviolet rays in the chamber.
次に、図１６に示す断面構造を得るまでの工程について説明する。 Next, steps required until a sectional structure shown in FIG.
まず、デュアルダマシンプロセスを用いて、第３配線溝４２内と第３コンタクトホール４３内とに、それぞれ第３銅配線４８と第３銅プラグ４９（第２導電体）とを形成する。これらの第３銅配線４８と第３銅プラグ４９は、TiN膜と銅膜との二層構造を有する。また、第２導電性プラグ１２ｂ上の第３銅配線４８はビット線として機能する。
First, a
この工程の前に、COアニールにより第２銅配線３６ｃ表面の自然酸化膜を除去してあるので、第２銅配線３６ｃと第３銅プラグ４９との電気的なコンタクトを確実にとることができる。
Prior to this step, the natural oxide film on the surface of the
なお、第２銅配線３６ｃの表面に自然酸化膜が形成されるのを防ぐため、COアニール後に第２銅配線３６ａ、３６ｃを大気に曝すこと無しに、第３銅配線４８と第３銅プラグ４９とを形成するのが好ましい。
In order to prevent a natural oxide film from being formed on the surface of the
続いて、第３銅配線４８上と第２キャップ膜４０上とに、第３拡散防止膜５０として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。第３拡散防止膜５０をスパッタ法で形成することで、成膜雰囲気が還元雰囲気にならないので、還元雰囲気によってキャパシタQ1、Q2が劣化するのを防止することができる。
Subsequently, an alumina film or Ta film having a thickness of about 70 nm is formed on the
なお、Ta膜を第３拡散防止膜５０として使用する場合は、各第３銅配線４８同士がTa膜により電気的に接続されるのを防止するため、Ta膜を形成後にそれを第３銅配線４８の形状にパターニングする。
When the Ta film is used as the third diffusion preventing film 50, in order to prevent the
次いで、その第３拡散防止膜５０上に、TEOSを使用するプラズマCVD法により厚さ約１００nmのSiO2膜を形成し、第３絶縁膜５１とする。その後、この第３絶縁膜５１上に第３低誘電率絶縁膜５２としてBN膜を厚さ約２００nmに形成し、更にその上にTEOSを使用するプラズマCVD法により厚さ約１００nmのSiO2膜を形成し、第３キャップ膜５３とする。 Next, an SiO 2 film having a thickness of about 100 nm is formed on the third diffusion prevention film 50 by a plasma CVD method using TEOS to form a third insulating film 51. Thereafter, a BN film having a thickness of about 200 nm is formed as a third low dielectric constant insulating film 52 on the third insulating film 51, and further a SiO 2 film having a thickness of about 100 nm is formed thereon by plasma CVD using TEOS. To form a third cap film 53.
続いて、デュアルダマシンプロセスを使用して、これら第３拡散防止膜５０、第３絶縁膜５１、第３低誘電率絶縁膜５２、及び第３キャップ膜５３に第４銅プラグ５４と第４銅配線５５とを埋め込む。第４銅プラグ５４と第４銅配線５５は、いずれもTiN膜と銅膜との二層構造を有する。 Subsequently, a fourth copper plug 54 and a fourth copper are formed on the third diffusion barrier film 50, the third insulating film 51, the third low dielectric constant insulating film 52, and the third cap film 53 by using a dual damascene process. The wiring 55 is embedded. Each of the fourth copper plug 54 and the fourth copper wiring 55 has a two-layer structure of a TiN film and a copper film.
次に、この第４銅配線５５上と第３キャップ膜５３上とに、第４拡散防止膜５６として厚さ約７０nmのアルミナ膜又はTa膜をスパッタ法により形成する。Ta膜を第４拡散防止膜５６として使用する場合は、Ta膜を形成後にそれを第４銅配線５５の形状にパターニングする。 Next, an alumina film or Ta film having a thickness of about 70 nm is formed as a fourth diffusion preventing film 56 on the fourth copper wiring 55 and the third cap film 53 by sputtering. When the Ta film is used as the fourth diffusion prevention film 56, the Ta film is formed and then patterned into the shape of the fourth copper wiring 55.
その後、TEOSを使用するプラズマCVD法により、第４拡散防止膜５６上に第４絶縁膜５７としてSiO2膜を厚さ約５００nmに形成する。更に、この第４絶縁膜５７上にBN膜等の第４低誘電率絶縁膜５８を厚さ約２００nmに形成し、その上に、TEOSを使用するプラズマCVD法によりSiO2膜を形成し、それを第４キャップ膜５９とする。
Thereafter, a SiO 2 film having a thickness of about 500 nm is formed on the fourth diffusion prevention film 56 as the fourth insulating film 57 by plasma CVD using TEOS. Further, a fourth low dielectric constant insulating
そして、デュアルダマシンプロセスにより、これら第４拡散防止膜５６、第４絶縁膜５７、第４低誘電率絶縁膜５８、及び第４キャップ膜５９に第５銅プラグ６７と第５銅配線６０とを埋め込む。この第５銅プラグ６７と第５銅配線６０とは、いずれもTiN膜と銅膜との二層構造を有する。
Then, the fifth copper plug 67 and the
続いて、第５銅配線６０上と第４キャップ膜５９上とに、第５拡散防止膜６１としてアルミナ膜又はTa膜をスパッタ法により厚さ約７０nm程度に形成する。Ta膜を第５拡散防止膜６１として使用する場合は、Ta膜を形成後にそれを第５銅配線６０の形状にパターニングする。その後、TEOSを使用するプラズマCVD法により第５拡散防止膜６１上に厚さ約５００nmのSiO2膜を形成し、それを第５絶縁膜６２とする。そして、フォトリソグラフィー法により第５絶縁膜６２と第５拡散防止膜６１とにホールを形成し、そのホール内に第３導電性プラグ６３を形成する。その第３導電性プラグ６３は、例えば、下から順にTaN膜、TiN膜、及びタングステン膜を積層した構造を有する。
Subsequently, an alumina film or a Ta film is formed as a fifth diffusion prevention film 61 on the
その後、第３導電性プラグ６３上と第５絶縁膜６２上とに多層金属膜を形成する。その多層金属膜として、例えば、厚さ６０nmのTi膜、厚さ３０nmのTiN膜、厚さ４００nmのAl−Cu膜、厚さ５nmのTi膜、及び厚さ７０nmのTiN膜をスパッタ法により順に形成する。そして、フォトリソグラフィーによりその多層金属膜をパターニングして、最終金属配線６５とする。
Thereafter, a multilayer metal film is formed on the third
その最終金属配線６５は、下層の各銅配線に比べて配線間隔が広いので、それを覆う絶縁膜をHDPCVD法で形成する必要はない。そこで、本実施形態では、この最終金属配線６５を覆う第６絶縁膜６４として、TEOSを使用するプラズマCVD法により形成された厚さ約１．５μｍのSiO2膜を採用する。 Since the final metal wiring 65 has a wider wiring interval than the lower copper wirings, it is not necessary to form an insulating film covering it by the HDPCVD method. Therefore, in this embodiment, as a sixth insulating film 64 covering the final metal wires 65, to adopt a SiO 2 film having a thickness of approximately 1.5μm which is formed by the plasma CVD method using the TEOS.
そして最後に、デバイス表面を保護するための表面保護膜６６として、SiN膜を厚さ約５００nmに形成する。そのSiN膜は、キャパシタQ1、Q2にダメージを与えないために、ノンバイアスのプラズマCVD法で形成されるのが好ましい。 Finally, a SiN film having a thickness of about 500 nm is formed as a surface protective film 66 for protecting the device surface. The SiN film is preferably formed by a non-biased plasma CVD method so as not to damage the capacitors Q1 and Q2.
以上説明したように、本実施形態によれば、ダマシン法により銅配線を形成するので、その銅配線が埋め込まれる層間絶縁膜を複数の絶縁膜で構成する場合、その全ての絶縁膜に対して埋め込み性の良い膜を使用する必要が無く、HDPCVDを使用しなくても層間絶縁膜を形成することが可能となり、基板バイアスによってキャパシタが劣化するのを防止することが可能となる。 As described above, according to the present embodiment, since the copper wiring is formed by the damascene method, when the interlayer insulating film in which the copper wiring is embedded is constituted by a plurality of insulating films, all the insulating films are formed. It is not necessary to use a film with good embeddability, an interlayer insulating film can be formed without using HDPCVD, and the capacitor can be prevented from being deteriorated by the substrate bias.
以下に、本発明の特徴を付記する。 The features of the present invention are added below.
（付記１） 半導体基板と、
前記半導体基板の上方に形成された下地絶縁膜と、
前記下地絶縁膜の上に形成され、下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタと、
前記キャパシタを覆うと共に、配線溝と、該配線溝の底部から該キャパシタの前記上部電極に至るホールとが形成された層間絶縁膜と、
前記層間絶縁膜の前記配線溝と前記ホールとを埋める導電体と、
を有することを特徴とする半導体装置。
(Appendix 1) a semiconductor substrate;
A base insulating film formed above the semiconductor substrate;
A capacitor formed on the base insulating film and having a lower electrode, a capacitor dielectric film, and an upper electrode stacked in order;
An interlayer insulating film that covers the capacitor and has a wiring groove and a hole from the bottom of the wiring groove to the upper electrode of the capacitor;
A conductor filling the wiring trench and the hole of the interlayer insulating film;
A semiconductor device comprising:
（付記２） 前記導電体は銅膜を含むことを特徴とする付記１に記載の半導体装置。
(Supplementary note 2) The semiconductor device according to
（付記３） 半導体基板の上方に下地絶縁膜を形成する工程と、
下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、
前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、
前記配線溝と前記第１ホールとに第１導電体を埋め込む工程と、
水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。
(Appendix 3) Forming a base insulating film above the semiconductor substrate;
Forming a capacitor formed by sequentially laminating a lower electrode, a capacitor dielectric film, and an upper electrode on the base insulating film;
Forming a first interlayer insulating film covering the capacitor;
Forming a wiring groove and a first hole extending downward from the bottom of the wiring groove in the first interlayer insulating film;
Burying a first conductor in the wiring trench and the first hole;
Annealing the first conductor in a reducing gas containing no hydrogen;
A method for manufacturing a semiconductor device, comprising:
（付記４） 前記第１層間絶縁膜を形成する工程は、
前記キャパシタを覆う第１ホール形成用絶縁膜を形成する工程と、
前記第１ホール形成用絶縁膜の表面を平坦化する工程と、
前記半導体基板にバイアス電圧を印加しない状態で、前記第１ホール形成用絶縁膜の平坦化された表面上に配線溝形成用絶縁膜を形成する工程と、
を有することを特徴とする付記３に記載の半導体装置の製造方法。
(Supplementary Note 4) The step of forming the first interlayer insulating film includes:
Forming a first hole forming insulating film covering the capacitor;
Planarizing the surface of the first hole forming insulating film;
Forming a wiring trench forming insulating film on the planarized surface of the first hole forming insulating film without applying a bias voltage to the semiconductor substrate;
The method for manufacturing a semiconductor device according to
（付記５） 前記第１導電体を埋め込んだ後、
前記第１導電体を覆う第２層間絶縁膜を形成する工程と、
前記第１導電体に至る第２ホールを前記第２層間絶縁膜に形成する工程とを有し、
前記第１導電体の前記アニールを、前記第２ホールを通じて行うことを特徴とする付記３又は付記４に記載の半導体装置の製造方法。
(Appendix 5) After embedding the first conductor,
Forming a second interlayer insulating film covering the first conductor;
Forming a second hole reaching the first conductor in the second interlayer insulating film,
The method for manufacturing a semiconductor device according to
（付記６） 前記アニールの後、前記第１導電体を大気に曝すこと無しに、前記第２ホールに第２導電体を埋め込む工程を有することを特徴とする付記５に記載の半導体装置の製造方法。
(Supplementary note 6) The method of manufacturing a semiconductor device according to
（付記７） 前記第１ホールを形成する工程は、該第１ホールを前記キャパシタの前記上部電極に至る深さに形成し、
前記第１導電体を埋め込む工程は、前記上部電極と電気的に接続されるように前記第１導電体を前記第１ホールに埋め込むことを特徴とする付記３乃至付記６のいずれかに記載の半導体装置の製造方法。
(Appendix 7) In the step of forming the first hole, the first hole is formed to a depth reaching the upper electrode of the capacitor,
The step of embedding the first conductor includes embedding the first conductor in the first hole so as to be electrically connected to the upper electrode. A method for manufacturing a semiconductor device.
（付記８） 前記還元性ガスとして、COガス又はNOガスを使用することを特徴とする付記３乃至付記７のいずれかに記載の半導体装置の製造方法。
(Supplementary note 8) The semiconductor device manufacturing method according to any one of
（付記９） 前記COガス又は前記NOガスをプラズマ化させずに前記アニールを行うことを特徴とする付記８に記載の半導体装置の製造方法。
(Supplementary note 9) The method for manufacturing a semiconductor device according to
（付記１０） 前記第１層間絶縁膜の前記配線溝と前記第１ホールとに前記第１導電体を埋め込む工程は、
前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、
前記拡散防止膜上に銅膜を形成する工程と、
を有することを特徴とする付記３乃至付記９のいずれかに記載の半導体装置の製造方法。
(Supplementary Note 10) The step of embedding the first conductor in the wiring groove and the first hole of the first interlayer insulating film includes the steps of:
Forming a diffusion barrier film on the inner surface of each of the wiring trench and the first hole;
Forming a copper film on the diffusion barrier film;
10. A method for manufacturing a semiconductor device according to any one of
（付記１１） 前記銅膜を形成する工程はめっき法により行われることを特徴とする付記１０に記載の半導体装置の製造方法。
(Additional remark 11) The manufacturing method of the semiconductor device of
（付記１２） 前記銅膜を形成する工程は、
スパッタ法により前記拡散防止膜上に前記銅膜を形成する工程と、
大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させる工程と、
を有することを特徴とする付記１０に記載の半導体装置の製造方法。
(Supplementary Note 12) The step of forming the copper film includes:
Forming the copper film on the diffusion barrier film by sputtering;
Placing the copper film in an atmosphere higher than atmospheric pressure and fluidizing the copper film;
Item 14. The method for manufacturing a semiconductor device according to
（付記１３） 前記銅膜を形成する工程は、
前記半導体基板よりも高温の銅をハロゲンガスのプラズマに曝して銅のハロゲン化物を生成し、該ハロゲン化物を前記シリコン基板上に導いて前記拡散防止膜上に銅を析出させることにより行われることを特徴とする付記１０に記載の半導体装置の製造方法。
(Supplementary Note 13) The step of forming the copper film includes:
It is performed by exposing copper at a temperature higher than that of the semiconductor substrate to plasma of a halogen gas to generate a copper halide, and guiding the halide onto the silicon substrate to deposit copper on the diffusion prevention film. Item 14. The method for manufacturing a semiconductor device according to
１・・・シリコン基板、２・・・素子分離絶縁膜、３・・・pウエル、４・・・ゲート絶縁膜、５ａ〜５ｃ・・・第１〜第３のn型不純物拡散領域、６ａ、６ｂ・・・ゲート電極、７・・・サイドウォールスペーサ、８・・・カバー絶縁膜、９・・・下地絶縁膜、１０・・・グルー膜、１１・・・タングステン膜、１２ａ、１２ｃ・・・第１導電性プラグ、１２ｂ・・・第２導電性プラグ、１３ａ・・・TiN膜、１３ｂ・・・SiO2膜、１３・・・ハードマスク、１４ａ、１４ｃ・・・導電性酸素バリア膜、１５ａ・・・酸化防止絶縁膜、１５ｂ・・・絶縁性密着膜、１６・・・犠牲膜、１７・・・IrO2／Ir膜、１８・・・Pt／PtO膜、１９・・・下部電極用導電膜、１９ａ・・・下部電極、２０・・・強誘電体膜、２０ａ・・・キャパシタ誘電体膜、２１・・・上部電極用導電膜、２１ａ・・・上部電極、２２・・・第２キャパシタ保護絶縁膜、２３・・・第１キャパシタ保護絶縁膜、２４・・・第１絶縁膜、２５・・・犠牲膜、２６・・・第１低誘電率絶縁膜、２７・・・第１キャップ膜、１５ｃ、１５ｄ、２２ａ、２３ａ、２４ａ、２６ａ、２７ａ・・・第１ホール、２２ｂ、２３ｂ、２４ｂ、２６ｂ、２７ｂ・・・第２ホール、２６ｃ、２７ｃ・・・第３ホール、２６ｄ、２７ｄ・・・第４ホール、２８・・・第１レジストパターン、２８ａ・・・レジスト開口、２９・・・第２レジストパターン、２９ａ・・・第１レジスト開口、２９ｂ・・・第２レジスト開口、３０・・・第１配線溝、３１・・・第１コンタクトホール、３２・・・第３レジストパターン、３２ａ・・・レジスト開口、３３・・・第２配線溝、３４・・・第２コンタクトホール、３５・・・第１拡散防止膜、３６・・・第１銅膜、３６ａ・・・第１銅配線、３６ｂ・・・第１銅プラグ、３６ｃ・・・第２銅配線、３６ｄ・・・第２銅プラグ、３７・・・第２拡散防止膜、３８・・・第２絶縁膜、３９・・・第２低誘電率絶縁膜、４０・・・第２キャップ膜、４１・・・第４レジストパターン、３８ａ、３９ａ、４０ａ・・・第１ホール、３９ｂ、４０ｂ・・・第２ホール、４２・・・第３配線溝、４３・・・第３コンタクトホール、４４・・・第５レジストパターン、４４ａ・・・レジスト開口、４５・・・TiN膜、４６・・・SiO2膜、４７・・・ハードマスク、４８・・・第３銅配線、４９・・・第３銅プラグ、５０・・・第３拡散防止膜、５１・・・第３絶縁膜、５２・・・第３低誘電率絶縁膜、５３・・・第３キャップ膜、５４・・・第４銅プラグ、５５・・・第４銅配線、５６・・・第４拡散防止膜、５７・・・第５銅プラグ、５８・・・第４低誘電率絶縁膜、５９・・・第４低誘電率絶縁膜、６０・・・第５銅配線、６１・・・第５拡散防止膜、６２・・・第５絶縁膜、６３・・・第３導電性プラグ、６４・・・第６絶縁膜、６５・・・最終金属配線、６６・・・表面保護膜、６７・・・第５銅プラグ、６８・・・第１層間絶縁膜、６９・・・第２層間絶縁膜、７０、７４・・・チャンバ、７１・・・下部電極、７２、７６・・・コイル、７３・・・アンテナ用高周波電源、７４・・・バイアス用高周波電源、７５・・・基板載置台、７７・・・銅板、７７ａ・・・開口、７８・・・高周波電源、９０・・・キャパシタ保護絶縁膜、９１・・・第１層間絶縁膜、９２・・・第３導電性プラグ、９３・・・一層目金属配線、９３ａ・・・一層目金属配線の角部、９４・・・第２層間絶縁膜、９５・・・第５導電性プラグ。
DESCRIPTION OF
Claims (2)
下部電極とキャパシタ誘電体膜と上部電極とを順に積層してなるキャパシタを前記下地絶縁膜の上に形成する工程と、
前記キャパシタを覆う第１層間絶縁膜を形成する工程と、
配線溝と、該配線溝の底部から下に延びる第１ホールとを前記第１層間絶縁膜に形成する工程と、
前記配線溝と前記第１ホールの各々の内面に拡散防止膜を形成する工程と、
前記拡散防止膜上に銅膜を形成する工程と、
大気圧よりも高圧の雰囲気中に前記銅膜を置いて該銅膜を流動化させ、該銅膜により前記配線溝と前記第１ホールとを埋め込む工程と、
水素を含まない還元性ガス中において前記第１導電体をアニールする工程と、
を有することを特徴とする半導体装置の製造方法。 Forming a base insulating film above the semiconductor substrate;
Forming a capacitor formed by sequentially laminating a lower electrode, a capacitor dielectric film, and an upper electrode on the base insulating film;
Forming a first interlayer insulating film covering the capacitor;
Forming a wiring groove and a first hole extending downward from the bottom of the wiring groove in the first interlayer insulating film;
Forming a diffusion barrier film on the inner surface of each of the wiring trench and the first hole;
Forming a copper film on the diffusion barrier film;
Placing the copper film in an atmosphere at a pressure higher than atmospheric pressure, fluidizing the copper film, and burying the wiring trench and the first hole with the copper film;
Annealing the first conductor in a reducing gas containing no hydrogen;
A method for manufacturing a semiconductor device, comprising:
前記半導体基板よりも高温の銅をハロゲンガスのプラズマに曝して銅のハロゲン化物を生成し、該ハロゲン化物を前記シリコン基板上に導いて前記拡散防止膜上に銅を析出させることにより行われることを特徴とする請求項１に記載の半導体装置の製造方法。 The step of forming the copper film includes
It is performed by exposing copper at a temperature higher than that of the semiconductor substrate to a plasma of a halogen gas to produce a copper halide, and guiding the halide onto the silicon substrate to deposit copper on the diffusion barrier film. The method of manufacturing a semiconductor device according to claim 1.
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