JP2010118874A - 撮像素子 - Google Patents

Abstract

【課題】簡易な構成で撮像素子の黒化現象を防ぐ。
【解決手段】 画素２０はＰＤ２１、第１、第２のＦＤ２２ａ、２２ｂ、転送トランジスタ２３、分断トランジスタ２４、リセットトランジスタ２５、増幅トランジスタ２６、および行選択トランジスタ２７を有する。転送トランジスタ２３を介してＰＤ２１と第１のＦＤ２２ａを接続する。分断トランジスタ２４を介して第１、第２のＦＤ２２ａ、２２ｂを接続する。第１のＦＤ２２ａにリセットトランジスタ２５を接続する。増幅トランジスタ２６のゲートを第２のＦＤ２２ｂに接続する。行選択トランジスタ２７を介して増幅トランジスタ２６と垂直出力線２８とを接続する。
【選択図】図２

Description

本発明は、強い光が入射しても相関二重サンプリング後の信号レベルが黒レベルになることを防ぐＸＹアドレス方式の撮像素子に関する。

従来の撮像素子には、リセットノイズを除去するために相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路が設けられている。ＣＤＳ／ＳＨ回路では受光前に保持したリセット時の信号レベルを受光後の画素信号の信号レベルから引くことにより、ノイズ成分が除去される。したがって、ノイズを除去するためには、取得したリセット時の信号レベルが相関二重サンプリングに用いられるまで変動すること無く保持されることが必要である。

ＣＭＯＳ撮像素子などのＸＹアドレス方式の撮像素子における相関二重サンプリングについて図２７を用いて説明する。ＣＭＯＳ撮像素子の受光面には２次元状に画素２０”が設けられる。各画素２０”にはフォトダイオード（ＰＤ）２１”、フローティングディフュージョン（ＦＤ）２２”、転送トランジスタ２３”、リセットトランジスタ２５”、増幅トランジスタ２６”、および行選択トランジスタ２７”が設けられる。

ＰＤ２１”により、受光量に応じた信号電荷が生成され、蓄積される。蓄積された信号電荷は転送トランジスタ２３”を介してＦＤ２２”に転送される。ＦＤ２２”の電位は、転送された信号電荷により変化する。ＦＤ２２”に蓄積される信号電荷はリセットトランジスタ２５”により、電圧源Ｖｄｄに排出可能である。ＦＤ２２”のリセット時に、ＦＤ２２”の電位もリセットされる。

ＦＤ２２”は増幅トランジスタ２６”のゲートに接続され、ＦＤ２２”の電位が電位信号である画素信号として増幅トランジスタ２６”によって出力される。増幅トランジスタ２６”は行選択トランジスタ２７”に接続され、画素信号が画素から垂直出力線２８”に出力される。

垂直出力線２８”は、下端においてＣＤＳ／ＳＨ回路１３”に接続される。ＣＤＳ／ＳＨ回路１３”では、図２８に示すように各トランジスタが駆動されて、リセットノイズが除去される。

タイミングｔ１において、読出す画素を選択する前にリセットトランジスタ２５”がＯＮになっており（Φｒ参照）、ＦＤ２２”がリセットされる。タイミングｔ２において、画素信号を読出す画素の行選択トランジスタ２７”がＯＮに切替えられ（Φｓｌ参照）、選択された画素２０”から垂直出力線２８”を介してＣＤＳ／ＳＨ回路１３”までの間が導通される。

タイミングｔ３において、リセット時の電位信号であるリセット画素信号がＣＤＳ／ＳＨ回路１３”にサンプルホールドされる（Φｓｈｐ参照）。タイミングｔ４において、転送トランジスタがＯＮに切替えられ（Φｔ参照）、ＰＤ２１”に蓄積された信号電荷がＦＤ２２”に転送される。

信号電荷のＦＤ２２”への転送が終わった後のタイミングｔ５において、信号電荷を保持したＦＤ２２”の電位信号である混入画素信号がＣＤＳ／ＳＨ回路１３”にサンプルホールドされる（Φｓｈｄ参照）。ＣＤＳ／ＳＨ回路１３”ではサンプルホールドしているリセット画素信号を混入画素信号から減じることにより、相関二重サンプリングを実行し、混入画素信号からリセットノイズを除去したデータ画素信号が生成される。

このようなＣＭＯＳ撮像素子において、ＰＤ２１”において発生する信号電荷は転送トランジスタ２３”をＯＮにするまでの間ＰＤ２１”に蓄積され、保持される。しかし、ＰＤ２１”に入射する光の光量が極めて大きい場合に、転送トランジスタ２３”をＯＦＦにした状態において信号電荷がＦＤ２２”に漏れることがある。

信号電荷がＦＤ２２”に漏れると、本来のリセット画素信号に漏れた信号電荷による電位が混入するため、リセット画素信号の信号レベルが本来の信号レベルより大きくなる。この場合、本来の信号レベルより大きなリセット画素信号が混入画素信号から減じられるため、本来飽和レベルであるはずのデータ画素信号の信号レベルが本来の信号レベルより低下してゼロレベルになる黒化現象が発生することが問題であった。

このような問題に対して、リセット時の電位信号の信号レベルに応じてリセット画素信号を補正する構成が提案されている（特許文献１〜特許文献３参照）。しかし、リセット時の電位信号を監視する回路や補正する回路を設ける必要があるため、撮像素子が大型化または構成が複雑化することが問題であった。
特開２０００−２８７１３１号公報 特開２００１−２４９４９号公報 特開２００５−５７６１２号公報

したがって、本発明では、簡易な構成で黒化現象の発生を抑える撮像素子の提供を目的とする。

本発明の撮像素子は、受光量に応じた信号電荷を発生する光電変換素子と、光電変換素子から転送されてくる信号電荷を蓄積し蓄積した信号電荷に応じて電位の変わる第１のキャパシタと、第１のキャパシタを介して光電変換素子から転送されてくる信号電荷を蓄積し蓄積した信号電荷に応じて電位の変わる第２のキャパシタと、第１、第２のキャパシタの間に接続されＯＮのときに第１、第２のキャパシタ間を導通させＯＦＦのときに第１、第２のキャパシタ間を電気的に遮断する分断トランジスタと、第２のキャパシタの電位に基づいた画素信号を生成する増幅トランジスタと、第１のキャパシタに接続されＯＮのときに第１のキャパシタに蓄積された信号電荷および第１のキャパシタと分断トランジスタとを介して第２のキャパシタに蓄積された信号電荷をリセットするリセットトランジスタとを備えることを特徴としている。

なお、リセットトランジスタをＯＦＦにしているときの電位障壁が分断トランジスタをＯＦＦにしているときの電位障壁より低くなるように、リセットトランジスタと分断トランジスタが形成されることが好ましい。

また、光電変換素子から信号電荷を第１のキャパシタに転送する転送トランジスタ、光電変換素子、第１、第２のキャパシタ、分断トランジスタ、増幅トランジスタ、およびリセットトランジスタを有し受光面上に配置される複数の画素を備え、転送トランジスタ、分断トランジスタ、およびリセットトランジスタは基板上に半導体および電極を積層させることにより形成されるＭＯＳＦＥＴであり、転送トランジスタのゲート配線が延ばされ転送トランジスタに信号電荷の転送を実行させる転送制御信号を流す制御線としてゲート配線が用いられることが好ましい。

あるいは、光電変換素子から信号電荷を第１のキャパシタに転送する転送トランジスタおよび光電変換素子を有する４つの画素、４つの画素の転送トランジスタが並列に接続される単一の第１のキャパシタ、単一の第２のキャパシタ、単一の分断トランジスタ、単一のリセットトランジスタ、単一の増幅トランジスタ、および増幅トランジスタが生成した画素信号を出力する単一の選択トランジスタを有する複数の画素ブロックが受光面上に配置されることが好ましい。

また、単一の前記画素ブロックが占める領域を４分割した４つの画素領域それぞれに、分断トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタが分散されて配置されることが好ましい。

また、分断トランジスタ、リセットトランジスタ、増幅トランジスタ、および選択トランジスタは同じ方向に揃えられることが好ましい。

また、画素ブロック内において４つの前記画素は一列に並ぶように配置され、画素ブロック内の連続する３つの画素に分断トランジスタ、増幅トランジスタ、および選択トランジスタの順番に配置されることが好ましい。

本発明によれば、強い光を受光する場合であっても、第２のキャパシタに電荷が漏れ込まないのでリセット画素信号の信号レベルを本来の信号レベルのまま維持することが可能になる。したがって、黒化現象を防止することが可能になる。

以下、本発明の実施形態について図面を参照して説明する。
図１は、本発明の第１の実施形態を適用したＣＭＯＳ撮像素子の全体構成を模式的に示す構成図である。

ＣＭＯＳ撮像素子１０は、受光部１１、垂直シフトレジスタ１２、相関二重サンプリング／サンプルホールド（ＣＤＳ／ＳＨ）回路１３、水平シフトレジスタ１４、水平出力線１５によって構成される。受光部１１と垂直シフトレジスタ１２は直接接続され、水平出力線１５はＣＤＳ／ＳＨ回路１３を介して受光部１１に接続される。

受光部１１の撮像面には複数の画素２０がマトリックス状に配列される。個々の画素２０において信号電荷が生成される。被写体像全体の画像信号は撮像面すべての画素２０の信号電荷に相当する画素信号の集合により構成される。生成した画素信号の読出しは画素２０毎に行われる。読出しを行う画素２０は垂直シフトレジスタ１２及び水平シフトレジスタ１４により直接的あるいは間接的に選択される。

垂直シフトレジスタ１２により画素２０の行が選択される。選択された画素２０から出力される画素信号が、垂直出力線（図１において図示せず）を介してＣＤＳ／ＳＨ回路１３により相関二重サンプリングされる。

さらにＣＤＳ／ＳＨ回路１３に保持される画素信号は水平シフトレジスタ１４により選択され、水平出力線１５に出力される。水平出力線１５に出力された画素信号は、例えば、信号処理を行う信号処理回路（図示せず）に送られ、所定の処理が行われて被写体像全体の画像信号に加工される。

画素の構成についてさらに詳細に説明する。図２は受光部１１における画素２０の構成を示す回路図である。画素２０にはＰＤ２１（光電変換素子）、第１、第２のＦＤ２２ａ、２２ｂ（第１、第２のキャパシタ）、転送トランジスタ２３、分断トランジスタ２４、リセットトランジスタ２５、増幅トランジスタ２６、および行選択トランジスタ２７が設けられる。

ＰＤ２１は、転送トランジスタ２３を介して第１のＦＤ２２ａに接続される。また、第１のＦＤ２２ａは、分断トランジスタ２４を介して第２のＦＤ２２ｂに接続される。第２のＦＤ２２ｂは増幅トランジスタ２６のゲートに接続される。増幅トランジスタ２６のソースは、行選択トランジスタ２７を介して垂直出力線２８に接続される。

ＰＤ２１では画素２０毎の受光量に応じて電荷が発生し、発生した電荷が蓄積される。転送トランジスタ２３がＯＮになるときに、ＰＤ２１に蓄積された信号電荷が第１のＦＤ２２ａに転送される。また、分断トランジスタ２４がＯＮになるときに、第１のＦＤ２２ａに転送された信号電荷の一部が第２のＦＤ２２ｂに転送される。

なお、第１、第２のＦＤ２２ａ、２２ｂの電位は蓄積する電荷に応じて変わる。また、分断トランジスタ２４がＯＮになるとき、第１のＦＤ２２ａに転送または蓄積されていた信号電荷の一部が第２のＦＤ２２ｂに転送され、第１、第２のＦＤ２２ａ、２２ｂは等電位となる。

増幅トランジスタ２６によって、第２のＦＤ２２ｂの電位に応じた信号電位が画素信号として出力可能となる。行選択トランジスタ２７がＯＮになるときに、増幅トランジスタ２６によって出力可能となった画素信号が、垂直出力線２８に出力される。

転送トランジスタ２３、分断トランジスタ２４、および行選択トランジスタ２７のゲートは、それぞれ転送制御線（図２において図示せず）、分断制御線（図２において図示せず）、および行選択制御線（図２において図示せず）に接続される。転送制御線、分断制御線、および行選択制御線それぞれには、垂直シフトレジスタ１２からＨＩＧＨ、ＬＯＷが切替わる転送信号Φｔ、分断信号Φｓｐ、および行選択信号Φｓｌが流される。

なお、転送制御線、分断制御線、および行選択制御線は、画素２０が並ぶ行毎にそれぞれ設けられる。同じ行に配置される画素２０の転送トランジスタ２３、分断トランジスタ２４、および行選択トランジスタ２７のゲートは、それぞれ同じ転送制御線、分断制御線、および行選択制御線に接続され、同じタイミングでＯＮ／ＯＦＦが切替えられる。

第１のＦＤ２２ａは、リセットトランジスタ２５を介して電圧源Ｖｄｄに接続される。リセットトランジスタ２５がＯＮになるときに、第１のＦＤ２２ａに蓄積された電荷は電圧源Ｖｄｄに掃出されてリセットされる。また、分断トランジスタ２４をＯＮにしながらリセットトランジスタ２５をＯＮにすることにより、第２のＦＤ２２ｂに蓄積された電荷も電圧源Ｖｄｄに掃出されてリセットされる。

第１、第２のＦＤ２２ａ、２２ｂがリセットされることにより、第１、第２のＦＤ２２ａ、２２ｂの電位は電圧源Ｖｄｄの電位からリセットトランジスタ２５の閾値電圧を引いた電位にリセットされる。

リセットトランジスタ２５のＯＦＦ状態での電位障壁は、分断トランジスタ２４のＯＦＦ状態での電位障壁より低くなるように、形成される。なお、電位障壁の調整は、ゲート電極に対向するｐ型半導体にドープする不純物の濃度を変えることにより調整される。

リセットトランジスタ２５のゲートは、リセット信号線（図２において図示せず）に接続される。リセット信号線には、ＨＩＧＨ、ＬＯＷの切替わるリセット信号Φｒが垂直シフトレジスタ１２から流される。

リセット信号線は、画素２０が並ぶ行毎に設けられる。同じ行に配置される画素２０のリセットトランジスタ２５のゲートは、同じリセット信号線に接続され、同じタイミングでＯＮ／ＯＦＦが切替えられる。

垂直出力線２８は、受光部１１を垂直に延びる線であり、同じ列の複数の画素２０の行選択トランジスタ２７に接続される。垂直出力線２８は、受光面の上方において電流源Ｉｓｓに接続される。各行の垂直出力線２８は、受光面の下方において別々にＣＤＳ／ＳＨ回路１３に接続される。

ＣＤＳ／ＳＨ回路１３には、リセット時の画素信号であるリセット画素信号と信号電荷蓄積時の画素信号である混入画素信号を保持する別々のキャパシタ（図示せず）が設けられる。

ＣＤＳ／ＳＨ回路１３に入力されるプレホールド信号ΦｓｈｐがＨＩＧＨであるときに、リセット画素信号を保持するキャパシタ（図示せず）に垂直出力線２８の電位に相当する画素信号が保持される。ＣＤＳ／ＳＨ回路１３に入力されるデータホールド信号ΦｓｈｄがＨＩＧＨであるときに、混入画素信号を保持するキャパシタ（図示せず）に垂直出力線２８の電位に相当する画素信号が保持される。なお、プレホールド信号Φｓｈｐおよびデータホールド信号Φｓｈｄは垂直シフトレジスタ１２から出力される。

ＣＤＳ／ＳＨ回路１３の出力端子からは、混入画素信号からリセット画素信号を減じたデータ画素信号が出力される。ＣＤＳ／ＳＨ回路１３の出力端子は、列選択トランジスタ１６を介して水平出力線１５に接続される。したがって、列選択トランジスタ１６をＯＮにすることにより、データ画素信号が水平出力線１５を介してＣＭＯＳ撮像素子１０から出力される。

なお、列選択トランジスタ１６のゲートは、列選択信号線（図示せず）に接続される。列選択信号線にはＨＩＧＨ、ＬＯＷが切替わる列選択信号Φｓｃが接続される。各列選択トランジスタ１６には、水平シフトレジスタ１４から定められたタイミングで列選択信号Φｓｃが流される。

上述のような構成であるＣＭＯＳ撮像素子１０の撮像時の動作を図３のタイミングチャートを用いて説明する。併せて、各タイミングにおいてＰＤ２１、および第１、第２のＦＤ２２ａ、２２ｂに蓄積される電荷を図４〜図７のポテンシャルイメージを用いて説明する。

なお、図４〜図７において、ＰＤ２１と第１のＦＤ２２ａとを隔てる第１の壁部Ｗ１は転送トランジスタ２３のゲートを表している。また、第１のＦＤ２２ａと第２のＦＤ２２ｂとを隔てる第２の壁部Ｗ２は分断トランジスタ２４のゲートを表している。また、第１のＦＤ２２ａと電圧源Ｖｄｄとを隔てる第３の壁部Ｗ３はリセットトランジスタ２５のゲートを表している。

なお、図４は各トランジスタをＯＦＦにして受光していない状態におけるＰＤ２１、第１、第２のＦＤ２２ａ、２２ｂに蓄積される電荷を示している。前述のように、リセットトランジスタ２５の電位障壁が分断トランジスタ２４の電位障壁より低いことは、図４において第２の壁部Ｗ２が第３の壁部Ｗ３より高いことにより表される。

画素２０が選択される前、即ち行選択信号ΦｓｌがＬＯＷであるｔ１のタイミングにおいて、リセット信号Φｒおよび分断信号ΦｓｐがＨＩＧＨに維持される（図３参照）。この状態において、第１、第２のＦＤ２２ａ、２２ｂはリセットされ第１、第２のＦＤ２２ａ、２２ｂに蓄積されていた信号電荷は電圧源Ｖｄｄに排出される（図５参照）。このとき、第１、第２のＦＤ２２ａ、２２ｂの電位は電圧源Ｖｄｄの電位と略等電位である。なお、図５においてＰＤ２１は受光により生ずる信号電荷ＳＣを蓄積中である。

タイミングｔ２において、行選択信号ΦｓｌがＨＩＧＨに切替えられ、画素信号を出力させる画素２０が選択される（図３参照）。なお、行選択信号Φｓｌは、相関二重サンプリングが終了するまでＨＩＧＨに維持される。また、リセット信号Φｒおよび分断信号ΦｓｐがＬＯＷに切替えられ、第１、第２のＦＤ２２ａ、２２ｂの電位は電圧源Ｖｄｄの電位からリセットノイズに相当する電位を減じた電位となる（図６ノイズ電荷成分ＮＣ参照）。

タイミングｔ３において、プレホールド信号ΦｓｈｐがＨＩＧＨに切替えられる（図３参照）。分断トランジスタ２４はＯＦＦであるので、第２のＦＤ２２ｂの電位に応じた電位信号がノイズ画素信号としてＣＤＳ／ＳＨ回路１３に入力され、サンプルホールドされる。

タイミングｔ４において、分断信号ΦｓｐがＨＩＧＨに切替えられ、第１、第２のＦＤ２２ａ、２２ｂ間が導通される。また、転送信号ΦｔがＨＩＧＨに切替えられ、ＰＤ２１に蓄積された信号電荷ＳＣが第１のＦＤ２２ａ、および第１のＦＤ２２ａを介して第２のＦＤ２２ｂに転送される（図７参照）。

タイミングｔ５において、データホールド信号ΦｓｈｄがＨＩＧＨに切替えられ（図３参照）、第２のＦＤ２２ｂの電位に応じた電位信号が混入画素信号としてＣＤＳ／ＳＨ回路１３に入力されサンプルホールドされる。ＣＤＳ／ＳＨ回路１３により、サンプルホールドされた混入画素信号からノイズ画素信号が減じられ、データ画素信号が生成される。

タイミングｔ６では、１列目の列選択信号ΦｓｃがＨＩＧＨに切替えられ、データ画素信号がＣＤＳ／ＳＨ回路１３から読出され、ＣＭＯＳ撮像素子１０から出力される。また、ｔ６のタイミングの前に、行選択信号ΦｓｌはＬＯＷに切替えられる。以後、２、３、…、最終列の列選択信号Φｓｃが順番にＨＩＧＨに切替えられ、データ画素信号が順番にＣＭＯＳ撮像素子１０から出力される。

上述の図５のポテンシャルイメージは、ＰＤ２１が飽和しない程度の光量の光を受光したときのＰＤ２１、第１、第２のＦＤ２２ａ、２２ｂの電荷の蓄積状態を示している。ところで、ＰＤ２１に光量の極めて大きな光が入射するときのＰＤ２１および第１、第２のＦＤ２２ａ、２２ｂに蓄積される電荷について、図８を用いて説明する。

大きな光量の光を受光すると、ＰＤ２１から飽和する信号電荷ＳＣが転送トランジスタ２３から漏れ、すなわち第１の壁部Ｗ１を超えて、第１のＦＤ２２ａに侵入する。上述のタイミングｔ１では、第１のＦＤ２２ａに侵入する信号電荷はそのまま電圧源Ｖｄｄに排出されるので、第１、第２のＦＤ２２ａ、２２ｂの電位は電圧源Ｖｄｄと等電位となる。

次にｔ２においてリセット信号ΦｒをＬＯＷに切替えると、転送トランジスタ２３から漏れてくる信号電荷が排出されないので、第１のＦＤ２２ａに信号電荷が蓄積されていく。前述のようにＯＦＦの状態におけるリセットトランジスタ２５の電位障壁が分断トランジスタ２４の電位障壁より低いので、第１のＦＤ２２ａに蓄積された信号電荷ＳＣは、分断トランジスタ２４から漏れることと無く、リセットトランジスタ２５から電圧源Ｖｄｄに漏れ出される（図９参照）。

したがって、第２のＦＤ２２ｂの電位は、通常の光を受光するときと同様に、電圧源Ｖｄｄの電位からリセットノイズに相当する電位を減じた電位となる。したがって、リセット終了後の第２のＦＤ２２ｂの電位は受光する光の光量に影響されない。前述のようにリセット画素信号は第２のＦＤ２２ｂの電位信号なので、リセット画素信号も受光する光の光量に影響されずに、本来のリセット時の信号レベルのままＣＤＳ／ＳＨ回路１３に送信される。

以上のように第１の実施形態のＣＭＯＳ撮像素子１０によれば、リセット画素信号はリセット時の信号レベルを維持したままＣＤＳ／ＳＨ回路１３に送信されるので、黒化現象の発生が防止される。

また、従来のＣＭＯＳ撮像素子では、ＰＤから信号電荷が転送されるＦＤは１つであり、転送ゲート電極を挟んでＰＤに隣接させる必要があった。一方、本実施形態では、電位が画素信号として出力される第２のＦＤ２２ｂを、後述するように、ＰＤ２１に隣接しない構造で製造することが可能である。また、第２のＦＤ２２ｂの表面積を単一のＦＤを用いるときに比べて小さくすることが出来る。ＰＤ２１からの第２のＦＤ２２ｂの離間、および第２のＦＤ２２ｂの小型化により、第２のＦＤ２２ｂへの光漏れが防がれる。

次に、図１０〜図１５を用いて、画素２０の構造について説明する。図１０は受光部１１の厚さ方向の断面を示す。基板層ＢＬの受光面側に、第１、第２の配線層Ｌ１、Ｌ２を順番に重ねることによって、受光部１１が形成される。

基板層ＢＬは、基板３０、ゲートＧによって構成される。基板３０は、ｐ型半導体層３１、ｎ型半導体層３２、および素子分離領域３３によって構成される。ｐ型半導体層３１の受光面側の表面の一部に、複数の領域に分かれたｎ型半導体層３２が埋設される。一つの領域のｎ型半導体層３２の表面をｐ型半導体層３１によって覆うことにより、埋込みＰＤ２１が形成される。

また、２つの別の領域のｎ型半導体層３２の間における基板３０の表面が、ＳｉＯ_２などの絶縁膜（図示せず）を介してゲートＧに接合される。２つの異なるｎ型半導体層３２、これらのｎ型半導体層３２に挟まれるｐ型半導体層３１、及びゲートＧによってＭＯＳＦＥＴが形成される。

また、ｐ型半導体層３１は、受光面側から見てＰＤ２１、ｎ型半導体層３２、及びゲートＧが接合される領域以外の領域において素子分離領域３３に接合される。

図１１は単位画素に相当する基板３０の平面を示す。基板３０には画素２０毎に、埋込みＰＤ２１、およびｐ型半導体層３１にｎ型半導体層３２を埋設させて形成される第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６が設けられる。ＰＤ２１及び第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６は互いに離間するように配置される。なお、第２のｎ型半導体領域３４ｎ２は隣接する第６のｎ型半導体領域３４ｎ６と一体的に形成される。

なお、ＰＤ２１と第１のｎ型半導体領域３４ｎ１に挟まれる第１のｐ型半導体領域３５ｐ１、第１、第２のｎ型半導体領域３４ｎ１、３４ｎ２に挟まれる第２のｐ型半導体領域３５ｐ２、第１、第３のｎ型半導体領域３４ｎ１、３４ｎ３に挟まれる第３のｐ型半導体領域３５ｐ３、第４、第５のｎ型半導体領域３４ｎ４、３４ｎ５に挟まれる第４のｐ型半導体領域３５ｐ４、および第５、第６のｎ型半導体領域３４ｎ５、３４ｎ６に挟まれる第５のｐ型半導体領域３５ｐ５ではｐ型半導体層３１が露出しており、後述するようにゲートＧが設けられる領域である。また、基板３０において、ＰＤ２１、第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６、および第１〜第５のｐ型半導体領域３５ｐ１〜３５ｐ５以外の領域は、素子分離領域３３である（図１０参照）。

図１２は基板３０に対するゲートの配置を示す。なお、図１１において示したＰＤ２１、および第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６は、図１２において破線を用いて表示する。

第１〜第５のｐ型半導体領域３５ｐ１〜３５ｐ６それぞれに、ＳｉＯ２などの絶縁膜を介して転送ゲートＴＧ、リセットゲートＲＧ、分断ゲートＳＰＧ、行選択ゲートＳＬＧ、および増幅ゲートＡＭＰＧを配置することにより、転送トランジスタ２３、リセットトランジスタ２５、分断トランジスタ２４、行選択トランジスタ２７、および増幅トランジスタ２６が形成される。

なお、図１３に示すように、転送ゲートＴＧは垂直シフトレジスタ１２から行方向に沿って延ばされる。同じ行のすべての画素２０には同じ転送ゲートＴＧが配置される。転送ゲートＴＧは転送制御線として用いられ、前述の転送信号Φｔが流される。

なお、第１、第３のｎ型半導体領域３４ｎ１、３４ｎ３は、転送され蓄積される電荷に応じて電位が変わり、第１、第２のＦＤ２２ａ、２２ｂとして機能する。

図１４は、第１の配線層Ｌ１を構成する配線の配置を示す。なお、図１２において示したＰＤ２１、第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６、転送ゲートＴＧ、リセットゲートＲＧ、分断ゲートＳＰＧ、行選択ゲートＳＬＧ、および増幅ゲートＡＭＰＧ、は、図１４において破線を用いて表示する。

第１の配線層Ｌ１は、垂直出力線２８、電源線３６、および第１〜第３の層内接続線３７ｓ１〜３７ｓ３によって構成される。

垂直出力線２８は前述のように受光部１１の垂直方向に延びる出力線であって、各画素２０の行選択トランジスタ２７のソースである第４のｎ型半導体領域３４ｎ４に接続される。なお、垂直出力線２８と第４のｎ型半導体領域３４ｎ４とは、受光部１１の厚さ方向に延びる第１の層間接続線３８ｔ１によって接続される。

また、以下の説明における第２〜第９の層間接続線３８ｔ２〜３８ｔ９は、第１の層間接続線３８ｔ１と同様に、受光部１１の厚さ方向に延びる接続線であり、基板層ＢＬ、および第１、第２の配線層Ｌ１、Ｌ２を接続するために用いられる。

また、電源線３６は各列において垂直に延びるように設けられる。電源線３６は第２の層間接続線３８ｔ２によって第２のｎ型半導体領域３４ｎ２または第６のｎ型半導体領域３４ｎ６に接続される。なお、電源線３６の電位はＶｄｄに維持され、画素２０に対する電圧源Ｖｄｄとして用いられる。

また、第１の層内接続線３７ｓ１は、第３の層間接続線３８ｔ３によって第３のｎ型半導体領域３４ｎ３に、第４の層間接続線３８ｔ４によって増幅ゲートＡＭＰＧに接続される。

また、第２の層内接続線３７ｓ２は、第５の層間接続線３８ｔ５によってリセットゲートＲＧに接続される。なお、後述するように、第２の層内接続線３７ｓ２は、第２の配線層Ｌ２を構成するリセット制御線（図１４において図示せず）に接続される。

また、第３の層内接続線３７ｓ３は、第６の層間接続線３８ｔ６によって行選択ゲートＳＬＧに接続される。なお、後述するように、第３の層内接続線３７ｓ３は、第２の配線層Ｌ２を構成する行選択制御線（図１４において図示せず）に接続される。

図１５は、第２の配線層Ｌ２に設けられる配線の配置を示す。なお、図１４において示したＰＤ２１、第１〜第６のｎ型半導体領域３４ｎ１〜３４ｎ６、転送ゲートＴＧ、リセットゲートＲＧ、分断ゲートＳＰＧ、行選択ゲートＳＬＧ、増幅ゲートＡＭＰＧ、垂直出力線２８、電源線３６、および第１〜第３の層内接続線３７ｓ１〜３７ｓ３は、図１５において破線を用いて表示する。

第２の配線層Ｌ２は、リセット制御線３９ｒ、分断制御線３９ｓｐ、および行選択制御線３９ｓｌによって構成される。なお、リセット制御線３９ｒ、分断制御線３９ｓｐ、および行選択制御線３９ｓｌは、リセットトランジスタ２５、分断トランジスタ２４、および行選択トランジスタ２７それぞれに、前述のリセット信号Φｒ、分断信号Φｓｐ、および行選択信号Φｓｌを送信するための制御線である。

リセット制御線３９ｒは、第７の層間接続線３８ｔ７によって第２の層内接続線３７ｓ２に接続される。したがって、リセット制御線３９ｒは、第２の層内接続線３７ｓを介してリセットゲートＲＧに接続される。

また、分断制御線３９ｓｐは、第８の層間接続線３８ｔ８によって分断ゲートＳＰＧに接続される。

また、行選択制御線３９ｓｌは、第９の層間接続線３８ｔ９によって第３の層内接続線３７ｓ３に接続される。したがって、行選択制御線３９ｓｌは、第３の層内接続線３７ｓ３を介して行選択ゲートＳＬＧに接続される。

以上のようなＣＭＯＳ撮像素子１０の構造上の効果について、以下に説明する。通常のＣＭＯＳ撮像素子の各画素には、スイッチに用いられるトランジスタとして転送トランジスタ、リセットトランジスタ、および行選択トランジスタの３種類のトランジスタが設けられる。それゆえ、それぞれのトランジスタのＯＮ／ＯＦＦの切替をするための信号を流す制御線は１行毎に３本必要である。

一方、本実施形態では、上述のトランジスタに加えて、分断トランジスタ２４が各画素２０に設けられるため、分断トランジスタ２４の分断信号Φｓｐを流す制御線が必要となるため、１行毎に４本必要である。

受光面上に形成する制御線の太さおよび制御線同士の間隔は製造上の下限値がある。４本の制御線をすべて第２の配線層Ｌ２に配置すると、図１６に示すように、１本の制御線３９をＰＤ２１の上に設けざるを得なくなり、ＰＤ２１に十分な光量の光を受光させられなくなる点で問題となる。

しかし、第１の実施形態では、基板層ＢＬに形成される転送ゲートＴＧをそのまま転送制御線として用いるので、第２の配線層Ｌ２に設ける制御線を減らすことが可能であって、ＰＤ２１が光を受光する領域を広く維持することが可能となる。

次に、本発明の第２の実施形態を適用したＣＭＯＳ撮像素子について説明する。第２の実施形態では、第１、第２のＦＤ、リセットトランジスタ、分断トランジスタ、増幅トランジスタ、および行選択トランジスタを垂直方向に連続して並ぶ４画素に共用させる構成において、第１の実施形態と異なる。以下に、第１の実施形態と異なる点を中心に説明する。なお、第１の実施形態と同じ機能を有する部位には、同じ符号を付する。

図１７に示すように、第１の実施形態と異なり、第２の実施形態のＣＭＯＳ撮像素子１００には、受光部１１の受光面には複数の画素ブロック２００Ｂがマトリックス状に配列される。また、各画素ブロック２００ｂの内部には４つの画素が配置される。

第１の実施形態と異なり、第２の実施形態では全画素読出しだけでなく、加算読出しも可能である。なお、全画素読出しとは、生成した画素信号を画素２００毎に読出すことである。また、加算読出しとは、同じ画素ブロック２００Ｂ内の画素２００の画素信号を加算し、加算された画素信号を画素ブロック２００Ｂ毎に読出すことである。

読出しを行う画素２００は垂直シフトレジスタ１２および水平シフトレジスタ１４により選択される。また、加算読出しを行うときの加算動作および読出しを行なう画素ブロック２００Ｂの選択も垂直シフトレジスタ１２および水平シフトレジスタ１４により実行される。

受光部１１の構成についてさらに詳細に説明する。図１８は画素ブロック２００Ｂの回路構成を示す回路図である。前述のように、受光部１１には、複数の画素ブロック２００Ｂがマトリックス状に配置される。

また、画素ブロック２００Ｂ内部には、４個の画素２００が１列に並ぶように配置される。さらに、画素ブロック２００Ｂには、第１、第２のＦＤ２２ａ、２２ｂ、リセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が設けられる。

各画素２００には、ＰＤ２１と転送トランジスタ２３とが設けられる。転送トランジスタ２３を制御するための転送制御線（図示せず）は行毎に設けられる。例えば、上から１、２、３、４行目の画素２００の転送トランジスタ２３には、転送信号Φｔ１、Φｔ２、Φｔ３、Φｔ４が入力される。

同じ画素ブロック２００Ｂの各画素２００の４つの転送トランジスタ２３はＦＤ線２９に並列に接続される。ＦＤ線２９は、第１のＦＤ２２ａに接続される。また、第１のＦＤ２２ａは、分断トランジスタ２４を介して第２のＦＤ２２ｂに接続される。第２のＦＤ２２ｂは増幅トランジスタ２６のゲートに接続される。増幅トランジスタ２６のソースは、行選択トランジスタ２７を介して垂直出力線２８に接続される。

同じ画素ブロック２００Ｂの各画素２００におけるＰＤ２１が蓄積する信号電荷が、転送トランジスタ２３により第１のＦＤ２２ａに転送される。なお、転送トランジスタ２３を導通させる時期を調整することにより、各画素２００の信号電荷の個別読出しまたは加算読出しのいずれかを実行可能である。

なお、第１の実施形態と同様に、分断トランジスタ２４が導通するときに、第１のＦＤ２２ａに転送された信号電荷の一部が、第２のＦＤ２２ｂに転送される。また、第１の実施形態と同様に、第１、第２のＦＤ２２ａ、２２ｂの電位は蓄積する電荷に応じて変わる。

増幅トランジスタ２６によって、第２のＦＤ２２ｂの電位に応じた信号電位が画素信号として出力可能となる。行選択トランジスタ２７がＯＮになるときに、増幅トランジスタ２６によって出力可能となった画素信号が、垂直出力線２８に出力される。

分断トランジスタ２４および行選択トランジスタ２７のゲートは、それぞれ分断制御線（図示せず）および行選択制御線（図示せず）に接続される。分断制御線、および行選択制御線それぞれには、垂直シフトレジスタ１２からＨＩＧＨ、ＬＯＷが切替わる分断信号Φｓｐ、および行選択信号Φｓｌが流される。

なお、分断制御線および行選択制御線は、画素ブロック２００Ｂが並ぶ行毎にそれぞれ設けられる。同じ行に配置される画素ブロック２００Ｂの分断トランジスタ２４および行選択トランジスタ２７のゲートは、それぞれ同じ分断制御線および行選択制御線に接続され、同じタイミングでＯＮ／ＯＦＦが切替えられる。

ＦＤ線２９は、リセットトランジスタ２５を介して電圧源Ｖｄｄに接続される。第１の実施形態と同様に、リセットトランジスタ２５がＯＮになるときに、第１のＦＤ２２ａに蓄積された電荷は電圧源Ｖｄｄに掃き出されてリセットされる。また、第１の実施形態と同様に、分断トランジスタ２４をＯＮにしながらリセットトランジスタ２５をＯＮにすることにより、第２のＦＤ２２ｂに蓄積された電荷も電圧源Ｖｄｄに吐き出されてリセットされる。

なお、第１の実施形態と同様に、リセットトランジスタ２５の電位障壁は、分断トランジスタ２４の電位障壁より低くなるように、形成される。

リセットトランジスタ２５のゲートは、リセット制御線（図示せず）に接続される。リセット制御線には、ＨＩＧＨ、ＬＯＷの切替わるリセット信号Φｒが垂直シフトレジスタ１２から流される。リセット制御線は、画素ブロック２００Ｂが並ぶ行毎に設けられる。同じ行に配置される画素ブロック２００Ｂのリセットトランジスタ１５のゲートは、同じリセット制御線に接続され、同じタイミングでＯＮ／ＯＦＦが切替えられる。

垂直出力線２８は、受光部１１を垂直に延びる線であり、同じ列の複数の画素ブロック２００Ｂにおける行選択トランジスタ２７に接続される。垂直出力線２８は、受光面の上方において電流源Ｉｓｓに接続される。各行の垂直出力線２８は、受光面の下方において別々にＣＤＳ／ＳＨ回路１３に接続される。

第１の実施形態と同様に、ＣＤＳ／ＳＨ回路１３により、リセット画素信号と混入画素信号とに対して相関二重サンプリングが施される。相関二重サンプリングにより、データ画素信号が出力可能となる。第１の実施形態と同様に、データ画素信号は、列選択トランジスタ１６および水平出力線１５を介してＣＭＯＳ撮像素子１００から出力される。

上述のような構成であるＣＭＯＳ撮像素子１００の全画素読出し時の動作を図１９のタイミングチャートを用いて説明する。

画素ブロック２００Ｂが選択される前、即ち行選択信号ΦｓｌがＬＯＷであるｔ１のタイミングにおいて、リセット信号Φｒおよび分断信号ΦｓｐがＨＩＧＨに維持される。第１の実施形態と同じく、この状態において第１、第２のＦＤ２２ａ、２２ｂはリセットされ第１、第２のＦＤ２２ａ、２２ｂに蓄積されていた信号電荷は電圧源Ｖｄｄに排出される。

タイミングｔ２において、行選択信号ΦｓｌがＨＩＧＨに切替えられ、画素信号を出力させる画素ブロック２００Ｂが選択される。なお、行選択信号Φｓｌは、相関二重サンプリングが終了するまでＨＩＧＨに維持される。また、リセット信号Φｒおよび分断信号ΦｓｐがＬＯＷに切替えられる。

タイミングｔ３において、プレホールド信号ΦｓｈｐがＨＩＧＨに切替えられる。分断トランジスタ２４はＯＦＦであるので、第２のＦＤ２２ｂの電位に応じた電位信号がノイズ画素信号としてＣＤＳ／ＳＨ回路１３に入力され、サンプルホールドされる。

タイミングｔ４において、分断信号ΦｓｐがＨＩＧＨに切替えられ、第１、第２のＦＤ２２ａ、２２ｂ間が導通される。また、画素ブロック２００Ｂの第１行目の転送信号Φｔ１がＨＩＧＨに切替えられ、画素ブロック２００Ｂの第１行目の画素２００のＰＤ２１に蓄積された信号電荷が第１のＦＤ２２ａ、および第１のＦＤ２２ａを介して第２のＦＤ２２ｂに転送される。

タイミングｔ５において、データホールド信号ΦｓｈｄがＨＩＧＨに切替えられ、第２のＦＤ２２ｂの電位に応じた電位信号が混入画素信号としてＣＤＳ／ＳＨ回路１３に入力されサンプルホールドされる。ＣＤＳ／ＳＨ回路１３により、サンプルホールドされた混入画素信号からノイズ画素信号が減じられ、データ画素信号が生成される。

タイミングｔ６では、１列目の列選択信号ΦｓｃがＨＩＧＨに切替えられ、データ画素信号がＣＤＳ／ＳＨ回路１３から読出され、ＣＭＯＳ撮像素子１００から出力される。また、ｔ６のタイミングの前に、行選択信号Φｓｌは一旦ＬＯＷに切替えられる。以後、２、３、…、最終列の列選択信号Φｓｃが順番にＨＩＧＨに切替えられ、データ画素信号が順番にＣＭＯＳ撮像素子１００から出力される。

最終列の列選択信号ΦｓｃがＨＩＧＨからＬＯＷに切替えられた後のタイミングｔ７では、タイミングｔ２で選択された行と同じ画素ブロック２００Ｂの行の行選択信号ΦｓｌがＨＩＧＨに、リセット信号Φｒおよび分断信号ΦｓｐがＬＯＷに切替えられる。タイミングｔ８では、タイミングｔ３と同じく、プレホールド信号ΦｓｈｐがＨＩＧＨに切替えられる。

タイミングｔ９では、タイミングｔ４と同じく、分断信号ΦｓｐがＨＩＧＨに切替えられる。一方、タイミングｔ４と異なり、画素ブロック２００Ｂの第２行目の転送信号Φｔ２がＨＩＧＨに切替えられ、画素ブロック２００Ｂの第２行目の画素２００のＰＤ２１に蓄積された信号電荷が第１のＦＤ２２ａ、および第１のＦＤ２２ａを介して第２のＦＤ２２ｂに転送される。

以後は、タイミングｔ５、タイミングｔ６と同様にして、データ画素信号が順番にＣＭＯＳ撮像素子１００から出力される。

以後タイミングｔ２〜ｔ６と同様の動作を実行しながら、第３、第４行目の転送信号をＨＩＧＨに切替える（タイミングｔ１０、タイミングｔ１１参照）ことにより、単一の行の画素ブロック２００Ｂの４行に並ぶ画素２００からデータ画素信号が出力される。

上述のような構成であるＣＭＯＳ撮像素子２００の加算読出し時の動作を図２０のタイミングチャートを用いて説明する。

加算読出しにおいては、同じ画素ブロック２００Ｂの１、３行目の画素２００の信号電荷が同時に第１、第２のＦＤ２２ａ、２２ｂに転送され、１、３行目の画素２００の信号電荷の合計に応じたデータ画素信号が出力される。また、同じ画素ブロック２００Ｂの２、４行目の画素２００の信号電荷が第１、第２のＦＤ２２ａ、２２ｂに転送され、２、４行目の画素２００の信号電荷の合計に応じたデータ画素信号が出力される。

プレホールド信号をＨＩＧＨに切替えるまでは（図１９タイミングｔ１〜タイミングｔ３参照）、全画素読出しとまったく同じ動作が実行される。

プレホールド信号をＨＩＧＨに切替えた後のタイミングｔ１（図２０参照）において、分断信号ΦｓｐがＨＩＧＨに切替えられ、第１、第２のＦＤ２２ａ、２２ｂ間が導通される。また、画素ブロック２００Ｂの第１、第３行目の転送信号Φｔ１、Φｔ３がＨＩＧＨに切替えられ、画素ブロック２００Ｂの第１、第３行目の画素２００のＰＤ２１に蓄積された信号電荷が第１、第２のＦＤ２２ａ、２２ｂに転送される。

以後は、全画素読出しとまったく同じ動作が実行され、全列における加算されたデータ画素信号が順番にＣＭＯＳ撮像素子１００から出力される。同じ行の画素ブロック２００Ｂ内の第１、第３行目の画素２００からの加算化した画素信号の出力が終わると、またプレホールド信号をＨＩＧＨに切替えるまで、全画素読出しとまったく同じ動作が実行される（図１９タイミングｔ７、タイミングｔ８参照）。

プレホールド信号をＨＩＧＨに切替えた後のタイミングｔ２において、分断信号ΦｓｐがＨＩＧＨに切替えられ、第１、第２のＦＤ２２ａ、２２ｂ間が導通される。また、画素ブロック２００Ｂの第２、第４行目の転送信号Φｔ２、Φｔ４がＨＩＧＨに切替えられ、画素ブロック２００Ｂの第２、第４行目の画素２００のＰＤ２１に蓄積された信号電荷が第１、第２のＦＤ２２ａ、２２ｂに転送される。

以後は、全画素読出しとまったく同じ動作が実行され、全列における加算されたデータ画素信号が順番にＣＭＯＳ撮像素子１００から出力される。

以上のような構成である第２の実施形態のＣＭＯＳ撮像素子１００によっても、リセット画素信号はリセット時の信号レベルを維持したままＣＤＳ／ＳＨ回路１３に送信されるので、黒化現象の発生が防止される。

また、リセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７を４つの画素２００に対して、一つずつ共用させる構成なので、受光部１１の表面積に占めるＰＤ２１の開口の面積の割合を増加させることが可能である。

また、第１の実施形態と異なり、ＣＭＯＳ撮像素子１００に全画素読出し、または加算読出しを実行させることが可能となる。

次に、図２１〜図２４を用いて、画素ブロック２００Ｂの構造について説明する。第２の実施形態のＣＭＯＳ撮像素子１００の受光部１１も、第１の実施形態と同様に、基板層ＢＬ上に、第１、第２の配線層Ｌ１、Ｌ２を重ねることによって形成される（図１０参照）。

また、第１の実施形態と同じく、基板層ＢＬはｐ、ｎ型半導体層３１、３２および素子分離領域３３を有する基板３０とゲートＧとによって構成される。また、第１の実施形態と同じく、基板３０には埋込みＰＤ２１が形成される。

図２１は、画素ブロック２００Ｂに相当する基板３０の平面図である。画素ブロック２００Ｂは、列方向に連続する４つの単位画素領域４０上に形成される。単位画素領域４０内に単一の画素２００が形成される。

画素２００毎に埋込みＰＤ２１、およびｐ型半導体層３１にｎ型半導体層３２を埋設させて形成される第１のｎ型半導体領域３４０ｎ１が設けられる。また、ＰＤ２１と第１のｎ型半導体領域３４０ｐ１とに挟まれる第１のｐ型半導体領域３５０ｐ１はｐ型半導体層３１が露出しており、転送ゲート（図２１において図示せず）が設けられる。

また、画素ブロック２００Ｂにおける上から１行目の単位画素領域４０内には、第２、第３のｎ型半導体領域３４０ｎ２、３４０ｎ３、２行目の単位画素領域４０内には、第４、第５のｎ型半導体領域３４０ｎ４、３４０ｎ５、３行目の単位画素領域４０内には、第６、第７のｎ型半導体領域３４０ｎ６、３４０ｎ７、４行目の単位画素領域４０内には、第８、第９のｎ型半導体領域３４０ｎ８、３４０ｎ９が設けられる。

なお、第２〜第９のｎ型半導体領域３４０ｎ２〜３４０ｎ９は、画素２００の列方向に平行となるように配置される。また、第２、第４、第６、および第８のｎ型半導体領域３４０ｎ２、３４０ｎ４、３４０ｎ６、３４０ｎ８は、それぞれの単位画素領域４０の中で相対的に同じ位置に設けられる。また、第３、第５、第７、第９のｎ型半導体領域３４０ｎ３、３４０ｎ５、３４０ｎ７、３４０ｎ９は、それぞれの単位画素領域４０の中で相対的に同じ位置に設けられる。

また、第２、第３のｎ型半導体領域３４０ｎ２、３４０ｎ３に挟まれる第２のｐ型半導体領域３５０ｐ２、第４、第５のｎ型半導体領域３４０ｎ４、３４０ｎ５に挟まれる第３のｐ型半導体領域３５０ｐ３、第６、第７のｎ型半導体領域３４０ｎ６、３４０ｎ７に挟まれる第４のｐ型半導体領域３５０ｐ４、第８、第９のｎ型半導体領域３４０ｎ８、３４０ｎ９に挟まれる第５のｐ型半導体領域３５０ｐ５にはｐ型半導体層が露出しており、後述のようにゲートＧが設けられる。

基板３０表面において、ＰＤ２１、第１〜第９のｎ型半導体領域３４０ｎ１〜３４０ｎ９、および第１〜第５のｐ型半導体領域３５０ｐ１〜３５０ｐ５以外の領域は素子分離領域３３である。

図２２は、基板３０に対するゲートの配置を示す。前述のように、第１のｐ型半導体領域３５０ｐ１には、ＳｉＯ２などの絶縁膜を介して転送ゲートＴＧが設けられる。また、第２、第３、第４、第５のｐ型半導体領域３５０ｐ２、３５０ｐ３、３５０ｐ４、３５０ｐ５それぞれには、絶縁膜を介してリセットゲートＲＧ、分断ゲートＳＰＧ、増幅ゲートＡＭＰＧ、および行選択ゲートＳＬＧが配置される。

図２３は、第１の配線層Ｌ１を構成する配線の配置を示す。第１の配線層Ｌ１は、ＦＤ線２９、垂直出力線２８、第１〜第６の層内接続線３７０ｓ１〜３７０ｓ６によって構成される。

ＦＤ線２９は、列方向に延びる線であって、同じ画素ブロック２００Ｂの４つの画素２００の転送トランジスタ２３のソースである第１のｎ型半導体領域３４０ｎ１に接続される。なお、ＦＤ線２９と第１のｎ型半導体領域３４０ｎ１は、第１の層間接続線３８０ｔ１によって接続される。

また、以下の説明における第２〜第１６の層間接続線３８０ｔ２〜３８０ｔ１６は、第１の層間接続線３８０ｔ１と同様に、受光部１１の厚さ方向に延びる接続線であり、基板層ＢＬ、および第１、第２の配線層Ｌ１、Ｌ２を接続するために用いられる。また、ＦＤ線２９は、第２の層間接続線３８０ｔ２によりリセットトランジスタ２５のソースである第３のｎ型半導体領域３４０ｎ３に接続される。

垂直出力線２８も列方向に延びる線であって、同じ列に配置される画素ブロック２００Ｂの行選択トランジスタ２７のソースである第９のｎ型半導体領域３４０ｎ９に第３の層間接続線３８０ｔ３によって接続される。また、垂直出力線２８は、同じ列に配置される画素ブロック２００Ｂの分断トランジスタ２４のドレインである第４のｎ型半導体領域３４０ｎ４に第４の層間接続線３８０ｔ４によって接続される。

第１の層内接続線３７０ｓ１は、第５の層間接続線３８０ｔ５によって分断トランジスタ２４のソースである第５のｎ型半導体領域３４０ｎ５に、また第６の層間接続線３８０ｔ６によって増幅ゲートＡＭＰＧに接続される。

第２の層内接続線３７０ｓ２は、第７の層間接続線３８０ｔ７によって増幅トランジスタ２６のソースである第７のｎ型半導体領域３４０ｎ７に、また第８の層間接続線３８０ｔ８によって行選択トランジスタ２７のドレインである第８のｎ型半導体領域３４０ｎ８に接続される。

第３の層内接続線３７０ｓ３は、第９の層間接続線３８０ｔ９によって各画素２００の転送ゲートＴＧに接続される。第４の層内接続線３７０ｓ４は、第１０の層間接続線３８０ｔ１０によってリセットゲートＲＧに接続される。第５の層内接続線３７０ｓ５は、第１１の層間接続線３８０ｔ１１によって分断ゲートＳＰＧに接続される。第６の層内接続線３７０ｓ６は、第１２の層間接続線３８０ｔ１２によって行選択ゲートＳＬＧに接続される。

図２４は、第２の配線層Ｌ２を構成する配線の配置を示す。第２の配線層Ｌ２は、転送制御線３９ｔ、リセット制御線３９ｒ、分断制御線３９ｓｐ、および行選択制御線３９ｓｌによって構成される。なお、基板３０を接地するための接地線３９ｇ、およびＦＤ線２９と垂直出力線２８との間を遮光するための遮光板３９ｓｈも第２の配線層Ｌ２に配置される。

転送制御線３９ｔは行方向に延びる制御線であり、画素２００が並ぶ行毎に設けられ、第１３の層間接続線３８０ｔ１３によって第３の層内接続線３７０ｓ３に接続される。したがって、転送制御線３９ｔは第３の層内接続線３７０ｓ３を介して、転送ゲートＴＧに接続される。

リセット制御線３９ｒは行方向に延びる制御線であり、画素ブロック２００Ｂの１行目の画素２００が並ぶ行毎に設けられ、第１４の層間接続線３８０ｔ１４によって第４の層内接続線３７０ｓ４に接続される。したがって、リセット制御線３９ｒは第４の層内接続線３７０ｓ４を介してリセットゲートＲＧに接続される。

分断制御線３９ｓｐは行方向に延びる制御線であり、画素ブロック２００Ｂの２行目の画素２００が並ぶ行毎に設けられ、第１５の層間接続線３８０ｔ１５によって第５の層内接続線３７０ｓ５に接続される。したがって、分断制御線３９ｓｐは第５の層内接続線３７０ｓ５を介して分断ゲートＳＰＧに接続される。

行選択制御線３９ｓｌは行方向に延びる制御線であり、画素ブロック２００Ｂの４行目の画素２００が並ぶ行毎に設けられ、第１６の層間接続線３８０ｔ１６によって第６の層内接続線３７０ｓ６に接続される。したがって、行選択制御線３９ｓｌは第６の層内接続線３７０ｓ６を介して行選択ゲートＳＬＧに接続される。

なお、前述の接地線３９ｇは行方向に延び、画素ブロック２００Ｂの３行目の画素２００が並ぶ行毎に設けられる。基板３０と接地線３９ｇとを接続することにより、基板３０が接地される。

以上のような第２の実施形態のＣＭＯＳ撮像素子１００の構造によれば、リセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７を４つの画素２００で共用しながら、単位画素領域４０に設けられるトランジスタの個数を一致させることが可能になる。

例えば、画素ブロック２００Ｂの１行目の単位画素領域４０には転送トランジスタ２３とリセットトランジスタ２５とが、２行目の単位画素領域４０には転送トランジスタ２３と分断トランジスタ２４とが、３行目の単位画素領域４０には転送トランジスタ２３と増幅トランジスタ２６とが、４行目の単位画素領域４０には転送トランジスタ２３と行選択トランジスタ２７とが設けられる。

このように、単位画素領域４０に設けられるトランジスタの個数を一致させることにより、ＰＤ２１の開口率を増加させることが可能である。一部の単位画素領域４０に多くのトランジスタが形成されると、当該単位画素領域４０においてＰＤ２１を形成する領域が狭くなる。一方で、本実施形態では、共用するトランジスタが分散されるので、ＰＤ２１の開口率を増加可能となる。

また、単位画素領域４０に設けられるトランジスタの個数を一致させることにより、全画素２００に対して規則的なトランジスタの配置が可能となるため、各画素２００の特性のバラつきが改善される。

また、以上のような第２の実施形態のＣＭＯＳ撮像素子１００の構造によれば、第２〜第９のｎ型半導体領域３４０ｎ２〜３４０ｎ９が画素２００の列方向に平行となるように配置されることにより、４つの画素２００で共用されるリセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７は同じ向きになるように、形成される。

ＣＭＯＳ撮像素子の製造においては、層毎に異なるフォトマスクを用いて露光することにより各層が形成される。半導体基板形成時とゲート電極形成時との間にフォトマスクの位置ズレが生じるが、これらのトランジスタの向きが同じであれば位置ズレの影響も同じとなる。それゆえ、画素信号のばらつきの発生を防ぐことが可能になる。

また、以上のような第２の実施形態のＣＭＯＳ撮像素子１００の構造によれば、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が順番に連続して並ぶように形成されるので、ＰＤ２１の開口率が改善される。

前述のように、増幅トランジスタ２６は分断トランジスタ２４と行選択トランジスタ２７とに接続されるので、第１の配線層Ｌ１に増幅トランジスタ２６と分断トランジスタ２４とを接続する接続線および増幅トランジスタ２６と行選択トランジスタ２７とを接続する接続線が形成される必要がある。

したがって、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７の配置の順番の変更する場合には、図２５に示すように、増幅トランジスタ２６と分断トランジスタ２４とを接続する層内接続線３７０’、および増幅トランジスタ２６と行選択トランジスタ２７とを接続する層内接続線３７０”が２列に並ぶため、ＰＤ２１’の行方向の長さが短くなる。

また、これらの間にリセットトランジスタ２５などを配置する場合には、図２６に示すように、リセットトランジスタ２５とＦＤ線２９との接続点４１’、および増幅トランジスタ２６と分断トランジスタ３７と接続する層内接続線３７０”を重ねないようにするためにＦＤ線２９と垂直出力線２８との間隔を広げる必要がある。したがって、ＰＤ２１’の行方向の長さが短くなる。

一方、本実施形態では、前述のように分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が順番に連続して並ぶので、ＰＤ２１を行方向に長くすることが可能であり、開口率の増加が可能である。

なお、第１、第２の実施形態では、ＯＦＦにしているときの電位障壁がリセットトランジスタ２５より分断トランジスタ２４の方が低くなるように形成される。しかし、分断トランジスタ２４をＯＦＦにしているときの電位障壁をどのように定めてもよい。分断トランジスタ２４をＯＦＦにしているときの電位障壁は、リセットトランジスタ２５と同じでも、高くてもよい。

ＰＤ２１から漏れ出た信号電荷がさらに第１のＦＤ２２ａから溢れる前に、第２のＦＤ２２ｂからリセット画素信号を出力できれば黒化現象を防止することは可能である。ただし、ＰＤ２１から信号電荷が漏れ出す場合には、第１、第２のＦＤ２２ａ、２２ｂのリセット後からリセット画素信号を出力する前に第１のＦＤ２２ａから信号電荷が溢れる可能性が高い。したがって、第１、第２の実施形態のように、ＯＦＦにしているときの電位障壁がリセットトランジスタ２５より低くなるように、分断トランジスタ２４を形成することが好ましい。

また、第１の実施形態では転送ゲートＴＧを転送制御線として用いる構成であるが、図１６に示すように、転送制御線を第２の配線層Ｌ２に設ける構成であってもよい。転送制御線を第２の配線層Ｌ２に設けても、黒化現象を防ぐことは可能である。ただし、第１の実施形態のように転送ゲートＴＧを転送制御線として用いることが、開口率を増加させるために好ましい。

また、第２の実施形態では、リセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が同じ画素ブロック２００Ｂの４つの画素２００に別々に分散させて配置される構成であるが、分散させなくてもよい。分散させなくても、黒化現象を防ぐことは可能である。ただし、第２の実施形態のように、４つのトランジスタを画素ブロック２００Ｂの中で分散させて配置させることが、開口率を増加させるために好ましい。

また、第２の実施形態では、リセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が同じ向きとなるように形成される構成であるが、同じ向きでなくてもよい。同じ向きでなくても、黒化現象を防止することは可能である。ただし、第２の実施形態のように、同じ向きを向くようにリセットトランジスタ２５、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７を形成することが、画素信号のバラつきを防ぐために好ましい。

また、第２の実施形態において、分断トランジスタ２４、増幅トランジスタ２６、および行選択トランジスタ２７が順番に連続して並ぶように配置される構成であるが、順番が異なっていてもよいし、連続していなくてもよい。このような順番で連続して並ぶように配置されなくても、黒化現象を防ぐことは可能である。ただし、第２の実施形態のように、これらのトランジスタを順番に連続して並ぶように配置することが、開口率の増加のために好ましい。

また、第１、第２の実施形態において、画素２０、２００に第１、第２のＦＤ２２ａ、２２ｂを形成したが、フローティングゲートであってもよく、転送された信号電荷に応じて電位が変わるいかなるキャパシタであってもよい。

また、第１、第２の実施形態において、受光部１１の各トランジスタはＭＯＳＦＥＴであるが、他のいかなるトランジスタであってもよい。さらに、本実施形態において、受光部１１に設けられたトランジスタはｎチャンネル型であるが、ｐチャンネル型であってもよい。ただし、ｐチャンネル型である場合は、各トランジスタの接続において電圧の高低を入れ替える必要がある。

また、第１、第２の実施形態における撮像素子はＣＭＯＳ撮像素子であるが、他のＸＹアドレス方式の撮像素子にも適用可能である。

本発明の第１の実施形態を適用したＣＭＯＳ撮像素子の全体構成を模式的に示す構成図である。 第１の実施形態の画素の構成を示す回路図である。 第１の実施形態のＣＭＯＳ撮像素子の読出し時の動作について説明するためのタイミングチャートである。 各トランジスタをＯＦＦにしたまま、光を受光していない状態におけるＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 タイミングｔ１におけるＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 タイミングｔ２におけるＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 タイミングｔ４におけるＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 タイミングｔ１において、ＰＤに光量の極めて大きな光が入射するときのＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 タイミングｔ２において、ＰＤに光量の極めて大きな光が入射するときのＰＤ、第１、第２のＦＤに蓄積される電荷を示す概念図である。 受光部の厚さ方向の断面図である。 単位画素に相当する基板の平面図である。 図１１の基板に対するゲートの配置図である。 転送ゲートの形状を示す図である。 第１の実施形態における第１の配線層を構成する配線の配置図である。 第１の実施形態における第２の配線層を構成する配線の配置図である。 第２の配線層に４本の制御線を設ける場合におけるそれぞれの制御線の配置図である。 本発明の第２の実施形態を適用したＣＭＯＳ撮像素子の全体構成を模式的に示す構成図である。 第２の実施形態の画素ブロックの回路構成を示す回路図である。 全画素読出しを行うときのＣＭＯＳ撮像素子の動作を説明するためのタイミングチャートである。 加算読出しを行うときのＣＭＯＳ撮像素子の動作を説明するためのタイミングチャートである。 画素ブロックに相当する基板の平面図である。 図２１の基板に対するゲートの配置図である。 第２の実施形態における第１の配線層を構成する配線の配置図である。 第２の実施形態における第２の配線層を構成する配線の配置図である。 分断トランジスタ、増幅トランジスタ、行選択トランジスタの順番で配置しなかった場合の第１の配線層を構成する配線の配置図である。 分断トランジスタと増幅トランジスタとの間にリセットトランジスタを配置した場合の第１の配線層を構成する配線の配置図である。 従来のＣＭＯＳ撮像素子における画素の構成を示す回路図である。 従来のＣＭＯＳ撮像素子の撮像時の動作を説明するためのタイミングチャートである。

符号の説明

１０、１００ ＣＭＯＳ撮像素子
２０、２００、２０” 画素
２００Ｂ 画素ブロック
２１、２１” フォトダイオード（ＰＤ）
２２ａ、２２ｂ 第１、第２のフローティングディフュージョン（ＦＤ）
２４ 分断トランジスタ
２５、２５” リセットトランジスタ
２６、２６” 増幅トランジスタ
２７、２７” 行選択トランジスタ
２８、２８” 垂直出力線
２９ ＦＤ線
３４ｎ１〜３４ｎ６ 第１〜第６のｎ型半導体領域
３４０ｎ１〜３４０ｎ９ 第１〜第９のｎ型半導体領域
３５ｐ１〜３５ｐ６ 第１〜第５のｐ型半導体領域
３５０ｐ１〜３５０ｐ６ 第１〜第５のｐ型半導体領域
３９ｒ、３９ｓｌ、３９ｓｐ、３９ｔ リセット制御線、行選択制御線、分断制御線、転送制御線
４０ 単位画素領域
ＡＭＰＧ、ＲＧ、ＴＧ、ＳＬＧ、ＳＰＧ 増幅ゲート、リセットゲート、転送ゲート、行選択ゲート、分断ゲート
ＳＣ 信号電荷
Ｖｄｄ 電源線
Ｗ１、Ｗ２、Ｗ３ 第１、第２、第３の壁部

Claims (7)

1. 受光量に応じた信号電荷を発生する光電変換素子と、
   前記光電変換素子から転送されてくる前記信号電荷を蓄積し、蓄積した前記信号電荷に応じて電位の変わる第１のキャパシタと、
   前記第１のキャパシタを介して前記光電変換素子から転送されてくる前記信号電荷を蓄積し、蓄積した前記信号電荷に応じて電位の変わる第２のキャパシタと、
   前記第１、第２のキャパシタの間に接続され、ＯＮのときに前記第１、第２のキャパシタ間を導通させ、ＯＦＦのときに前記第１、第２のキャパシタ間を電気的に遮断する分断トランジスタと、
   前記第２のキャパシタの電位に基づいた画素信号を生成する増幅トランジスタと、
   前記第１のキャパシタに接続され、ＯＮのときに前記第１のキャパシタに蓄積された前記信号電荷および前記第１のキャパシタと前記分断トランジスタとを介して前記第２のキャパシタに蓄積された信号電荷をリセットするリセットトランジスタとを備える
   ことを特徴とする撮像素子。
2. 前記リセットトランジスタをＯＦＦにしているときの電位障壁が前記分断トランジスタをＯＦＦにしているときの電位障壁より低くなるように、前記リセットトランジスタと前記分断トランジスタが形成されることを特徴とする請求項１に記載の撮像素子。
3. 前記光電変換素子から前記信号電荷を前記第１のキャパシタに転送する転送トランジスタ、前記光電変換素子、前記第１、第２のキャパシタ、前記分断トランジスタ、前記増幅トランジスタ、および前記リセットトランジスタを有し、受光面上に配置される複数の画素を備え、
   前記転送トランジスタ、前記分断トランジスタ、および前記リセットトランジスタは基板上に半導体および電極を積層させることにより形成されるＭＯＳＦＥＴであり、
   前記転送トランジスタのゲート配線が延ばされ、前記転送トランジスタに前記信号電荷の転送を実行させる転送制御信号を流す制御線として前記ゲート配線が用いられる
   ことを特徴とする請求項１または請求項２に記載の撮像素子。
4. 前記光電変換素子から前記信号電荷を前記第１のキャパシタに転送する転送トランジスタおよび前記光電変換素子を有する４つの画素、前記４つの画素の前記転送トランジスタが並列に接続される単一の前記第１のキャパシタ、単一の前記第２のキャパシタ、単一の前記分断トランジスタ、単一の前記リセットトランジスタ、単一の前記増幅トランジスタ、および前記増幅トランジスタが生成した前記画素信号を出力する単一の選択トランジスタを有する複数の画素ブロックが、受光面上に配置されることを特徴とする請求項１または請求項２に記載の撮像素子。
5. 単一の前記画素ブロックが占める領域を４分割した４つの画素領域それぞれに、前記分断トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタが分散されて配置されることを特徴とする請求項４に記載の撮像素子。
6. 前記分断トランジスタ、前記リセットトランジスタ、前記増幅トランジスタ、および前記選択トランジスタは同じ方向に揃えられることを特徴とする請求項５に記載の撮像素子。
7. 前記画素ブロック内において４つの前記画素は一列に並ぶように配置され、前記画素ブロック内の連続する３つの画素に前記分断トランジスタ、前記増幅トランジスタ、および前記選択トランジスタの順番に配置されることを特徴とする請求項６に記載の撮像素子。

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