JP2010118730A - Piezoelectric device and method for manufacturing same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a piezoelectric device capable of improving sensitivity without reducing yield. <P>SOLUTION: The piezoelectric device is provided with a membrane 21 which includes: a base film 13A supported by a leg part 22 constituted so as to surround an aperture 19; a lower electrode 16 formed on the surface of the base film 13A; a piezoelectric film 17 formed on the lower electrode 16 and having no step; and an upper electrode 18 formed on the piezoelectric film 17. A support film for supporting the piezoelectric film 17 and the upper electrode 18 is configured by the base film 13A and the lower electrode 16, and trenches 14, in which one ends are communicatively connected to the aperture 19 and the other ends make the surface of the piezoelectric film 17 exposed, are formed on the support film. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、圧電デバイス及びその製造方法に関する。   The present invention relates to a piezoelectric device and a manufacturing method thereof.

近年、半導体プロセスを応用したＭＥＭＳ（Micro-Electro Mechanical System）技術による、様々な種類のデバイス（以下、ＭＥＭＳデバイスという。）が活発に研究開発されている。これらのデバイス群には、
（ａ）力学的な物理量を検出するセンシングデバイス
（ｂ）電気信号により微小構造体を機械的に変形させるデバイス
（ｃ）微小構造体の共振を用いたデバイスなどがある。 In recent years, various types of devices (hereinafter referred to as MEMS devices) based on MEMS (Micro-Electro Mechanical System) technology using semiconductor processes have been actively researched and developed. These devices include
There are (a) a sensing device that detects a mechanical physical quantity, (b) a device that mechanically deforms the microstructure by an electric signal, and (c) a device that uses resonance of the microstructure.

上記（ａ）のデバイスの具体例としては、加速度センサ、ジャイロセンサ、ショックセンサ、マイクロフォン及び圧力センサがある。上記（ｂ）のデバイスの具体例としては、スイッチ、可変容量素子、モータ、アクチュエータ及び可動ミラーがある。上記（ｃ）の具体例として、一つの共振器又は複数の組み合わされた共振器を利用したフィルタがある。このようにＭＥＭＳ技術により多様な機能を持つデバイスが実現されている。   Specific examples of the device (a) include an acceleration sensor, a gyro sensor, a shock sensor, a microphone, and a pressure sensor. Specific examples of the device (b) include a switch, a variable capacitance element, a motor, an actuator, and a movable mirror. As a specific example of the above (c), there is a filter using one resonator or a plurality of combined resonators. In this way, devices having various functions are realized by the MEMS technology.

これらのＭＥＭＳデバイスの動作原理は多様な物理現象に基づいている。そのような物理現象として、圧電効果及び逆圧電効果がある。   The operating principle of these MEMS devices is based on various physical phenomena. Such physical phenomena include a piezoelectric effect and an inverse piezoelectric effect.

上記逆圧電効果を利用したＭＥＭＳデバイスの一つとして、通信機用フィルタに使用される薄膜バルク波共振器（FBAR; thin film bulk acoustic resonator）が知られている。このＦＢＡＲは、圧電体に交流電界を印加することで発生するバルク波を利用するフィルタである。例えば、特許文献１に開示されたＦＢＡＲは、基板（１２）と、その上に形成された圧電積層構造体（１４）と、基板（１２）をエッチングして形成した振動用空間（２０）とを備える。この振動用空間（２０）は第１のビアホール（２１）と第２のビアホール（２２）からなり、共振器を構成している。   As one of the MEMS devices using the inverse piezoelectric effect, a thin film bulk acoustic resonator (FBAR) used for a filter for a communication device is known. This FBAR is a filter that uses a bulk wave generated by applying an alternating electric field to a piezoelectric body. For example, the FBAR disclosed in Patent Document 1 includes a substrate (12), a piezoelectric laminated structure (14) formed thereon, and a vibration space (20) formed by etching the substrate (12). Is provided. The vibration space (20) is composed of a first via hole (21) and a second via hole (22), and constitutes a resonator.

一方、圧電効果を利用して、超小型のマイクロフォンとして機能する圧電デバイス（以下、圧電ＭＥＭＳマイクロフォンという。）がある。この圧電デバイスは、圧電体膜と、この圧電体膜を上下から挟む上部電極及び下部電極とを有するメンブレンを備える。このメンブレンは脚体部に支持されている。外部から音波が伝搬すると、メンブレンは撓み振動する。この撓み振動に伴って圧電体膜が水平方向に伸縮することにより、この圧電体膜の表面に電荷が発生する。このため、上部電極と下部電極の間に電位差が生じる。この電位差を検出することにより、音波を検知することができる。この種の圧電デバイスは、主に携帯電話などに用いられており、高い歩留まりと感度の向上が求められている。
国際公開第Ｗ００４／０８８８４０号パンフレット On the other hand, there is a piezoelectric device (hereinafter referred to as a piezoelectric MEMS microphone) that functions as an ultra-small microphone using the piezoelectric effect. This piezoelectric device includes a membrane having a piezoelectric film and an upper electrode and a lower electrode that sandwich the piezoelectric film from above and below. This membrane is supported by the leg. When sound waves propagate from the outside, the membrane bends and vibrates. As the piezoelectric film expands and contracts in the horizontal direction along with the bending vibration, electric charges are generated on the surface of the piezoelectric film. For this reason, a potential difference is generated between the upper electrode and the lower electrode. By detecting this potential difference, a sound wave can be detected. This type of piezoelectric device is mainly used in mobile phones and the like, and high yield and improved sensitivity are required.
International Publication No. W004 / 088840 Pamphlet

本発明は、歩留まりが低下せず、感度を向上させることが可能な圧電デバイスを提供する。   The present invention provides a piezoelectric device capable of improving sensitivity without reducing yield.

本発明の一態様によれば、開口を囲うものとして構成された脚体部によって支えられたベース膜と、前記ベース膜の表面に形成された下部電極と、前記下部電極上に形成された、段差のない圧電体膜と、前記圧電体膜上に形成された上部電極と、を有するメンブレンを備え、前記ベース膜と前記下部電極とにより、前記圧電体膜と前記上部電極とを支持するための支持膜が構成されており、前記支持膜には、一端が前記開口に連通し、他端が前記圧電体膜の表面を露呈させるように前記支持膜が除去された領域が設けられている、ことを特徴とする圧電デバイスが提供される。   According to one aspect of the present invention, the base film supported by the leg portion configured to surround the opening, the lower electrode formed on the surface of the base film, and formed on the lower electrode, In order to support the piezoelectric film and the upper electrode by the base film and the lower electrode, comprising a membrane having a piezoelectric film without a step and an upper electrode formed on the piezoelectric film The support film is provided with a region from which the support film is removed so that one end communicates with the opening and the other end exposes the surface of the piezoelectric film. A piezoelectric device is provided.

本発明の別態様によれば、互いに向かい合う第１の面及び第２の面を有するシリコン基材の前記第１の面の上に、絶縁層、シリコン層が順次積層された基板を準備し、前記基板の前記シリコン層の所定の場所に、前記シリコン層の表面から前記絶縁層に達するトレンチを形成し、前記トレンチに埋込み酸化膜を形成し、前記シリコン層の所定の領域に第１導電型のドーパントをイオン注入することにより、前記シリコン層の少なくとも上層に下部電極を形成し、前記下部電極及び前記埋込み酸化膜上に、圧電体膜を形成し、前記圧電体膜の上に上部電極を形成し、前記シリコン層と前記絶縁層の境界面への射影が前記埋込み酸化膜を包含するように、前記基板の前記第２の面から前記絶縁層に達する開口を、前記シリコン基材に形成し、前記開口に露呈した前記絶縁層、及び前記埋込み酸化膜をエッチングにより除去する、ことを特徴とする圧電デバイスの製造方法が提供される。   According to another aspect of the present invention, a substrate in which an insulating layer and a silicon layer are sequentially laminated on the first surface of the silicon base material having the first surface and the second surface facing each other is prepared. A trench reaching the insulating layer from the surface of the silicon layer is formed at a predetermined location of the silicon layer of the substrate, a buried oxide film is formed in the trench, and a first conductivity type is formed in a predetermined region of the silicon layer. The dopant is ion-implanted to form a lower electrode on at least the upper layer of the silicon layer, a piezoelectric film is formed on the lower electrode and the buried oxide film, and an upper electrode is formed on the piezoelectric film. Forming an opening in the silicon base material from the second surface of the substrate to reach the insulating layer so that a projection onto a boundary surface between the silicon layer and the insulating layer includes the buried oxide film And said The insulating layer exposed in the mouth, and is removed by etching the buried oxide layer, the method for manufacturing a piezoelectric device, wherein provided that.

本発明によれば、歩留まりが低下せず、感度を向上させることできる。   According to the present invention, the yield can be reduced and the sensitivity can be improved.

本発明の実施形態を説明する前に、本発明者らが本発明をなすに至った経緯について説明する。   Before describing the embodiments of the present invention, the background of how the present inventors have made the present invention will be described.

まず、本発明者らは、前述の下部電極として、金属材料の代わりに、不純物をドーピングしたＳｉ基板等の半導体材料を用いる方法を採用した。而して、Ｓｉ基板の方が、金属材料で形成した膜に比べ、表面の平坦性に優れている。このため、Ｓｉ基板の上に圧電体を成長させることにより、高い配向性を有する圧電体膜を容易に得ることができる。さらに、金属膜のパターニングなどの加工プロセスが不要になるという製造上のメリットもある。   First, the present inventors adopted a method of using a semiconductor material such as a Si substrate doped with an impurity instead of the metal material as the aforementioned lower electrode. Thus, the Si substrate is superior in surface flatness as compared with a film formed of a metal material. For this reason, a piezoelectric film having high orientation can be easily obtained by growing a piezoelectric body on the Si substrate. Further, there is a manufacturing advantage that a processing process such as patterning of the metal film is not required.

ところで、一般に、非圧電層である上部電極及び下部電極で圧電層を上下から挟んだ構造（ユニモルフ構造）の圧電デバイスにおいては、圧電層よりも非圧電層の膜厚を厚くすることが多い。これは、メンブレンが撓んだ際に、水平方向に伸縮しない中立面が圧電層から離れているほど、圧電体の歪みが大きくなり、エネルギー変換効率が高まるからである。したがって、下部電極として不純物をドーピングしたＳｉ層を用いる場合、このＳｉ層は下部電極としてだけでなく非圧電層としての機能も持つものであるため、Ｓｉ層の膜厚は圧電層の膜厚よりも厚くすることが好ましい。   Incidentally, in general, in a piezoelectric device having a structure (unimorph structure) in which a piezoelectric layer is sandwiched from above and below by an upper electrode and a lower electrode, which are non-piezoelectric layers, the film thickness of the non-piezoelectric layer is often larger than that of the piezoelectric layer. This is because, as the neutral surface that does not expand or contract in the horizontal direction is further away from the piezoelectric layer when the membrane is bent, the distortion of the piezoelectric body increases and the energy conversion efficiency increases. Therefore, when a Si layer doped with impurities is used as the lower electrode, the Si layer functions not only as a lower electrode but also as a non-piezoelectric layer. It is preferable to increase the thickness.

次に、本発明者らは、圧電デバイスのエネルギー変換効率を高める方法の一つとして、メンブレンの一部の領域を薄化することを試みた。この理由は、薄化すれば剛性を低下させることができ、メンブレンが撓み振動する際、圧電体膜の歪みを所定の領域に集中させることや、圧電体膜を所望の形状に変形させることが容易になると考えたからである。   Next, the present inventors have attempted to thin a part of the membrane as one of the methods for increasing the energy conversion efficiency of the piezoelectric device. The reason for this is that if the film is thinned, the rigidity can be reduced. When the membrane bends and vibrates, the distortion of the piezoelectric film can be concentrated in a predetermined region, or the piezoelectric film can be deformed into a desired shape. This is because it was considered easy.

以下、本発明者らが考えた２つの比較例１，２について説明する。   Hereinafter, two comparative examples 1 and 2 considered by the present inventors will be described.

図１は、比較例１に係る圧電デバイス９０の断面図を示している。この図１からわかるように、圧電デバイス９０はメンブレン６１及び脚体部５１を備えている。   FIG. 1 shows a cross-sectional view of a piezoelectric device 90 according to Comparative Example 1. As can be seen from FIG. 1, the piezoelectric device 90 includes a membrane 61 and leg portions 51.

また、この図１からわかるように、本比較例１に係るメンブレン６１は、ベース膜であるシリコン層５３の上に、下部電極５６、圧電体膜５７、上部電極５８を順次形成したものとして構成されている。このメンブレン６１は脚体部５１で固定状態に支持されている。この脚体部５１は、シリコン基板５０の裏面（図中下側）からエッチングすることにより形成されたものである。   As can be seen from FIG. 1, the membrane 61 according to the first comparative example is configured by sequentially forming the lower electrode 56, the piezoelectric film 57, and the upper electrode 58 on the silicon layer 53 as the base film. Has been. The membrane 61 is supported by the leg portion 51 in a fixed state. The leg portion 51 is formed by etching from the back surface (lower side in the figure) of the silicon substrate 50.

下部電極５６は、シリコン基板５０にｎ型ドーパントをイオン注入することにより形成されたｎ型領域である。また、この図からわかるように、圧電体膜５７と上部電極５８は、その一部が下部電極５６が露呈するまで切り欠き状態に除去されて、トレンチ６４が形成されている。このトレンチ６４において、メンブレン６１は薄化され、剛性低下領域６０が形成されている。この剛性低下領域６０においてメンブレン６１の剛性の低下が図られている。   The lower electrode 56 is an n-type region formed by ion-implanting an n-type dopant into the silicon substrate 50. Further, as can be seen from this figure, the piezoelectric film 57 and the upper electrode 58 are partially removed to form the trench 64 until the lower electrode 56 is exposed. In the trench 64, the membrane 61 is thinned to form a rigidity reduction region 60. In this rigidity reduction region 60, the rigidity of the membrane 61 is reduced.

しかし、圧電体膜５７と上部電極５８のトータルの厚さは、例えば１〜１．５μｍである。これに対して、シリコン層５３と下部電極５６のトータルの厚さは、例えば３〜５μｍである。つまり、図１の比較例１では、メンブレン６１全体の厚さに占めるシリコン層５３と下部電極５６との厚さの割合を大きくすることにより、前述のユニモルフ構造におけるエネルギー変換効率を高める条件を満足させている。しかし、このメンブレン６１の構造では、薄くし得ないシリコン層５３と下部電極５６のトータルの厚さに起因して、圧電体膜５７の歪みを集中させる効果は限定的と言わざるを得ない。したがって、これ以上の大幅なエネルギー変換効率の向上は望めなかった。   However, the total thickness of the piezoelectric film 57 and the upper electrode 58 is, for example, 1 to 1.5 μm. On the other hand, the total thickness of the silicon layer 53 and the lower electrode 56 is, for example, 3 to 5 μm. That is, in Comparative Example 1 of FIG. 1, the condition of increasing the energy conversion efficiency in the unimorph structure is satisfied by increasing the ratio of the thickness of the silicon layer 53 and the lower electrode 56 in the total thickness of the membrane 61. I am letting. However, in the structure of the membrane 61, due to the total thickness of the silicon layer 53 and the lower electrode 56 that cannot be reduced, the effect of concentrating the distortion of the piezoelectric film 57 must be limited. Therefore, no significant improvement in energy conversion efficiency could be expected.

次に、比較例２について説明する。図２は、本比較例２に係る圧電デバイス９０Ａの断面図を示している。この図２からわかるように、圧電デバイス９０Ａはメンブレン６１Ａ及び脚体部５１Ａを備えている。   Next, Comparative Example 2 will be described. FIG. 2 is a cross-sectional view of the piezoelectric device 90A according to the second comparative example. As can be seen from FIG. 2, the piezoelectric device 90A includes a membrane 61A and leg portions 51A.

図２の比較例２が、図１の比較例１と異なる点は以下の通りである。   The comparative example 2 of FIG. 2 is different from the comparative example 1 of FIG. 1 as follows.

図１の比較例１においては、上部電極５８と圧電体膜５７のみを貫通するトレンチ６４を形成している。これに対し、図２の比較例２においては、一旦上部電極５８Ａからベース膜５３Ａまで貫通するトレンチ６４Ａを形成する。この後、このトレンチ６４Ａにその厚さの途中まで（圧電体膜５７Ａの厚さの途中まで）圧電体６５で埋め戻している。図２では、この圧電体６５の上方にあるトレンチ６４Ａの一部をトレンチ６４Ａ２としている。   In Comparative Example 1 of FIG. 1, a trench 64 penetrating only the upper electrode 58 and the piezoelectric film 57 is formed. On the other hand, in the comparative example 2 of FIG. 2, the trench 64A penetrating from the upper electrode 58A to the base film 53A is once formed. Thereafter, the trench 64A is backfilled with the piezoelectric body 65 to the middle of its thickness (to the middle of the thickness of the piezoelectric film 57A). In FIG. 2, a part of the trench 64A above the piezoelectric body 65 is a trench 64A2.

なお、図２において図１と対応する要素には同一の符号にサフィックスＡを付したものを用い、詳しい説明は省略する。   In FIG. 2, elements corresponding to those in FIG. 1 are denoted by the same reference numerals with a suffix A, and detailed description thereof is omitted.

図２のメンブレン６１Ａの構造を採った場合、図１の比較例１に比して、音波がメンブレン６１Ａに伝搬した際の圧電体の歪みは増大し、エネルギー変換効率が向上する。しかし、図２からわかるように、圧電体膜５７Ａは段差Ｓを有するため、メンブレン６１Ａの機械的強度が、比較例１に比して低下するのが避けられない。このため、メンブレン６１Ａの撓み振動に伴って、圧電体膜５７Ａにクラックが発生し、その結果メンブレン６１Ａが破断するに至ることも考えられる。このようなことが起これば、歩留まりが低下することになってしまう。   When the structure of the membrane 61A of FIG. 2 is adopted, as compared with the comparative example 1 of FIG. 1, the distortion of the piezoelectric body when the sound wave propagates to the membrane 61A increases, and the energy conversion efficiency is improved. However, as can be seen from FIG. 2, since the piezoelectric film 57A has the step S, it is inevitable that the mechanical strength of the membrane 61A is lower than that of the comparative example 1. For this reason, it is conceivable that a crack occurs in the piezoelectric film 57A with the bending vibration of the membrane 61A, and as a result, the membrane 61A breaks. If this happens, the yield will decrease.

本発明は、上記の認識に鑑みてなされたものであって、メンブレンの機械的強度を低下させることなしに、その剛性を低下させるようにしたものである。   The present invention has been made in view of the above recognition, and is intended to reduce its rigidity without reducing the mechanical strength of the membrane.

以下、本発明に係る２つの実施形態について図面を参照しながら説明する。第１の実施形態では、上記の課題を解決する圧電デバイス及びその製造方法を説明する。第２の実施形態では、撓み振動する際により大きな電気信号を取り出すために、上部電極と下部電極をパターニングした圧電デバイス及びその製造方法を説明する。   Hereinafter, two embodiments according to the present invention will be described with reference to the drawings. In the first embodiment, a piezoelectric device that solves the above problems and a method for manufacturing the piezoelectric device will be described. In the second embodiment, a piezoelectric device in which an upper electrode and a lower electrode are patterned in order to extract a larger electric signal when bending and vibrating and a manufacturing method thereof will be described.

なお、同等の機能を有する構成要素には同一の符号を付し、詳しい説明は省略する。   In addition, the same code | symbol is attached | subjected to the component which has an equivalent function, and detailed description is abbreviate | omitted.

（第１の実施形態）
本実施形態に係る圧電デバイスのメンブレンの製造方法を、図３Ａ〜図９Ｂを用いて説明する。図３Ａ〜図８Ｂは、本実施形態に係るメンブレンの工程断面図である。図３Ｂ〜図８Ｂは、それぞれ図３Ａ〜図９ＡのＢ−Ｂ線に沿う断面図である。 (First embodiment)
A method for manufacturing a membrane of a piezoelectric device according to the present embodiment will be described with reference to FIGS. 3A to 9B. 3A to 8B are process cross-sectional views of the membrane according to the present embodiment. 3B to 8B are cross-sectional views taken along the line BB in FIGS. 3A to 9A, respectively.

（１）まず、ＳＯＩ（Silicon On Insulator）基板１０を準備する。図３Ｂからわかるように、このＳＯＩ基板１０は、シリコン基材１１、絶縁体からなるＢＯＸ（Buried Oxide）層１２、及び単結晶シリコンからなるシリコン層１３が順次積層された構造を有する。シリコン層１３は、予め不純物がドープされてｐ型領域（第１導電型領域）となっている。このシリコン層１３の比抵抗値は、例えば１０Ω・ｃｍである。なお、このＳＯＩ基板１０の厚さは、例えば４００μｍ〜６００μｍである。このシリコン層１３の厚さは、例えば３μｍ〜５μｍである。 (1) First, an SOI (Silicon On Insulator) substrate 10 is prepared. As can be seen from FIG. 3B, the SOI substrate 10 has a structure in which a silicon substrate 11, a BOX (Buried Oxide) layer 12 made of an insulator, and a silicon layer 13 made of single crystal silicon are sequentially laminated. The silicon layer 13 is previously doped with impurities to form a p-type region (first conductivity type region). The specific resistance value of the silicon layer 13 is, for example, 10 Ω · cm. The thickness of the SOI substrate 10 is 400 μm to 600 μm, for example. The thickness of the silicon layer 13 is, for example, 3 μm to 5 μm.

（２）次に、図３Ａ及び図３Ｂに示すように、シリコン層１３の所定の場所にトレンチ１４を形成する。このトレンチ１４は、図３Ｂからわかるように、シリコン層１３の表面からＢＯＸ層１２に達するまで形成されており、トレンチ１４の底部にＢＯＸ層１２の一部が露呈している。このトレンチ１４の平面形状は図３Ａに示される。なお、トレンチ１４の幅は、例えば数十μｍ〜１００μｍである。 (2) Next, as shown in FIGS. 3A and 3B, a trench 14 is formed at a predetermined location in the silicon layer 13. As can be seen from FIG. 3B, the trench 14 is formed from the surface of the silicon layer 13 to the BOX layer 12, and a part of the BOX layer 12 is exposed at the bottom of the trench 14. The planar shape of the trench 14 is shown in FIG. 3A. The width of the trench 14 is, for example, several tens of μm to 100 μm.

（３）次に、図４Ａ及び図４Ｂに示すように、トレンチ１４に埋込み酸化膜１５を形成する。 (3) Next, as shown in FIGS. 4A and 4B, a buried oxide film 15 is formed in the trench 14.

なお、埋込み酸化膜１５は、上記の説明のようにＳＴＩ（Shallow Trench Isolation）法により形成する他、ＬＯＣＯＳ（Local Oxidation of Silicon）法により形成してもよい。   The buried oxide film 15 may be formed by the LOCOS (Local Oxidation of Silicon) method in addition to the STI (Shallow Trench Isolation) method as described above.

（４）次に、シリコン層１３の表面に下部電極１６を形成する。具体的には、シリコン層１３及び埋込み酸化膜１５の上にレジスト膜を形成しパターニングしてレジストマスクを形成する。このパターニングは、下部電極１６の所望の形状に基づいて行われる。その後、このレジストマスクを用いてシリコン層１３にｎ型ドーパントをイオン注入する。ｎ型ドーパントとして、例えばリン（Ｐ）を用いる。その場合のイオン注入の条件は、例えば、加速電圧２５０ｋＶ、ドーズ量１×１０^１５ｃｍ^―２である。 (4) Next, the lower electrode 16 is formed on the surface of the silicon layer 13. Specifically, a resist film is formed on the silicon layer 13 and the buried oxide film 15 and patterned to form a resist mask. This patterning is performed based on a desired shape of the lower electrode 16. Thereafter, an n-type dopant is ion-implanted into the silicon layer 13 using this resist mask. For example, phosphorus (P) is used as the n-type dopant. The ion implantation conditions in this case are, for example, an acceleration voltage of 250 kV and a dose amount of 1 × 10 ¹⁵ cm ⁻² .

（５）次に、レジストマスクを剥離し、その後、アニールを行うことでイオン注入したドーパント（Ｐ）を活性化させる。アニール温度は、例えば１１００℃の温度である。アニールの結果、ＳＯＩ基板１０の表面から約１μｍの深さにわたって、リンの濃度が１×１０^１９ｃｍ^−３のn型領域（第２導電型領域）が形成される。図５Ａ及び図５Ｂに示すように、このようにして形成されたｎ型領域が下部電極１６として機能する。なお、シリコン層１３のうち下部電極１６以外の部分はベース膜１３Ａとなる。 (5) Next, the resist mask is peeled off, and then annealing is performed to activate the ion-implanted dopant (P). The annealing temperature is, for example, 1100 ° C. As a result of the annealing, an n-type region (second conductivity type region) having a phosphorus concentration of 1 × 10 ¹⁹ cm ⁻³ is formed over a depth of about 1 μm from the surface of the SOI substrate 10. As shown in FIGS. 5A and 5B, the n-type region formed in this way functions as the lower electrode 16. Note that the portion of the silicon layer 13 other than the lower electrode 16 becomes the base film 13A.

上記のように下部電極１６はｐ型のシリコン層１３の中に埋め込まれたｎ型領域である。このため、下部電極１６とベース膜１３Ａの界面にｐｎ接合が形成される。よって、このｐｎ接合により、下部電極１６はベース膜１３Ａと電気的に絶縁されることになる。   As described above, the lower electrode 16 is an n-type region embedded in the p-type silicon layer 13. For this reason, a pn junction is formed at the interface between the lower electrode 16 and the base film 13A. Therefore, the lower electrode 16 is electrically insulated from the base film 13A by this pn junction.

（６）次に、図６Ａ及び図６Ｂに示すように、反応性マグネトロンスパッタ法により、下部電極１６及び埋込み酸化膜１５上に、窒化アルミニウム（ＡｌＮ）からなる圧電体膜１７を成長させる。この際、スパッタガスは、例えばアルゴン（Ａｒ）と窒素（Ｎ_２）の混合ガスとし、ターゲットパワーは例えば５ｋＷとする。この圧電体膜１７の厚さは、例えば０．５μｍ〜１．０μｍである。なお、圧電体膜１７の材料としては、他の強誘電体、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）、酸化亜鉛（ＺｎＯ）でもよい。 (6) Next, as shown in FIGS. 6A and 6B, a piezoelectric film 17 made of aluminum nitride (AlN) is grown on the lower electrode 16 and the buried oxide film 15 by reactive magnetron sputtering. At this time, the sputtering gas is, for example, a mixed gas of argon (Ar) and nitrogen (N ₂ ), and the target power is, for example, 5 kW. The thickness of the piezoelectric film 17 is, for example, 0.5 μm to 1.0 μm. The material of the piezoelectric film 17 may be another ferroelectric material such as lead zirconate titanate (PZT) or zinc oxide (ZnO).

（７）次に、図７Ａ及び図７Ｂに示すように、反応性マグネトロンスパッタ法により、圧電体膜１７の上にアルミニウム（Ａｌ）からなる上部電極１８を形成する。この上部電極１８の厚さは、例えば０．５μｍである。なお、この上部電極１８の材料は、他の金属（例えば、モリブデン（Ｍｏ）、チタン（Ｔｉ））のほか、合金（例えば、ＴｉＡｌ、ＡｌＮｉ、又はＡｌ−Ｓｉ系合金）又は導電性の化合物（例えば窒化チタン（ＴｉＮ））でもよい。 (7) Next, as shown in FIGS. 7A and 7B, an upper electrode 18 made of aluminum (Al) is formed on the piezoelectric film 17 by reactive magnetron sputtering. The thickness of the upper electrode 18 is, for example, 0.5 μm. The material of the upper electrode 18 is not only other metals (for example, molybdenum (Mo), titanium (Ti)), but also alloys (for example, TiAl, AlNi, or Al—Si alloys) or conductive compounds ( For example, titanium nitride (TiN) may be used.

（８）次に、図８Ａ及び図８Ｂに示すように、ディープＲＩＥ（Deep-RIE）法を用いて、ＳＯＩ基板１０の裏面（図中下側）からＢＯＸ層１２に達するまで、所定の場所のシリコン基材１１を除去し、開口１９を形成する。はこの開口１９の幅は、例えば数百μｍ〜１．５ｍｍである。図８Ｂからわかるように、シリコン基材１１を除去した領域において、ＢＯＸ層１２が露呈している。 (8) Next, as shown in FIG. 8A and FIG. 8B, a predetermined place is used from the back surface (lower side in the figure) of the SOI substrate 10 to the BOX layer 12 by using a deep RIE method. The silicon substrate 11 is removed, and an opening 19 is formed. The width of the opening 19 is, for example, several hundred μm to 1.5 mm. As can be seen from FIG. 8B, the BOX layer 12 is exposed in the region where the silicon substrate 11 is removed.

（９）次に、図９Ａに示すように、フッ素系ガスを用いたリアクティブイオンエッチング（ＲＩＥ）又はバッファードフッ酸（ＢＨＦ）溶液を用いたエッチングにより、開口１９の底部に露呈したＢＯＸ層１２及び埋込み酸化膜１５を除去する。 (9) Next, as shown in FIG. 9A, the BOX layer exposed at the bottom of the opening 19 by reactive ion etching (RIE) using a fluorine-based gas or etching using a buffered hydrofluoric acid (BHF) solution. 12 and the buried oxide film 15 are removed.

上記の工程により、本実施形態に係る圧電デバイス１００が得られる。図９Ａは、本実施形態に係る圧電デバイス１００の断面図を示している。   Through the above steps, the piezoelectric device 100 according to the present embodiment is obtained. FIG. 9A shows a cross-sectional view of the piezoelectric device 100 according to the present embodiment.

図９Ａからわかるように、メンブレン２１は、ベース膜１３Ａと下部電極１６から構成される支持膜と、この支持膜により支持された圧電体膜１７及び上部電極１８と、を有し、シリコン基材の残部１１ＡとＢＯＸ層の残部１２Ａからなる脚体部２２により支持されている。このメンブレン２１は、図９Ａの上側から到来する音波を受けて撓み振動する。脚体部２２は、図９Ａ及び図９Ｂからわかるように、開口１９を囲うものとして構成されている。この脚体部２２を構成するＢＯＸ層の残部１２Ａは、シリコン基材の残部１１Ａとベース膜１３Ａとの間に配置されている。   As can be seen from FIG. 9A, the membrane 21 has a support film composed of the base film 13A and the lower electrode 16, and a piezoelectric film 17 and an upper electrode 18 supported by the support film, and a silicon substrate. Is supported by a leg portion 22 composed of the remaining portion 11A and the remaining portion 12A of the BOX layer. The membrane 21 bends and vibrates in response to a sound wave coming from the upper side of FIG. 9A. As can be seen from FIGS. 9A and 9B, the leg portion 22 is configured to surround the opening 19. The remaining portion 12A of the BOX layer that constitutes the leg portion 22 is disposed between the remaining portion 11A of the silicon base material and the base film 13A.

次に、本実施形態のメンブレン２１と前述の２つの比較例のメンブレン６１，６１Ａを比較する。   Next, the membrane 21 of the present embodiment and the membranes 61 and 61A of the two comparative examples described above are compared.

図９Ａからわかるように、メンブレン２１は、シリコン層１３に形成されたトレンチ１４によって剛性の低下した剛性低下領域２０を有している。このトレンチ１４は、メンブレン２１の厚さに対して支配的なベース膜１３Ａ及び下部電極１６を削って形成されているため、前述の比較例１（図１参照）に比べて、メンブレン２１の剛性を低下させる効果が大きい。これにより、メンブレン２１が撓み振動した際、圧電体膜１７の歪みがより大きくなる。その結果、上部電極１８と下部電極１６の間に生じる電圧がより大きくなり、エネルギー変換効率が向上する。   As can be seen from FIG. 9A, the membrane 21 has a rigidity reduction region 20 whose rigidity is reduced by the trench 14 formed in the silicon layer 13. Since the trench 14 is formed by cutting the base film 13A and the lower electrode 16 that are dominant with respect to the thickness of the membrane 21, the rigidity of the membrane 21 is higher than that of the first comparative example (see FIG. 1). The effect of lowering is great. Thereby, when the membrane 21 bends and vibrates, the distortion of the piezoelectric film 17 becomes larger. As a result, the voltage generated between the upper electrode 18 and the lower electrode 16 becomes larger, and the energy conversion efficiency is improved.

さらに、本実施形態に係る圧電体膜１７は、前述の比較例２（図２参照）に係る圧電体膜５７Ａのように段差Ｓを有しないので、メンブレン２１の機械的強度は低下しない。よって、メンブレン２１が撓み振動してもクラックは発生せず、歩留まりは低下しない。   Further, the piezoelectric film 17 according to the present embodiment does not have the step S like the piezoelectric film 57A according to Comparative Example 2 (see FIG. 2) described above, and therefore the mechanical strength of the membrane 21 does not decrease. Therefore, even if the membrane 21 bends and vibrates, cracks do not occur and the yield does not decrease.

次に、メンブレン２１のさらに詳細な構成について図９Ｂを用いて説明する。図９Ｂは、図９ＡのＣ−Ｃに沿う断面図である。   Next, a more detailed configuration of the membrane 21 will be described with reference to FIG. 9B. FIG. 9B is a cross-sectional view taken along the line CC of FIG. 9A.

前述のように、ベース膜１３Ａと下部電極１６から構成される支持膜を含む平面に沿ってトレンチ１４が形成されている。図９Bからわかるように、このトレンチ１４により、支持膜には４つの片持ち梁２３ａ，２３ｂ，２３ｃ，２４ｄが形成されている。これらの片持ち梁２３ａ，２３ｂ，２３ｃ，２４ｄは、いずれも先端側が自由端であり基端側が脚体部２２に支持されており、先端側を突き合わせた位置関係に形成されている。このように、片持ち梁２３ａ，２３ｂ，２３ｃ，２４ｄの先端側が自由端であるため、メンブレン２１の中央領域における剛性が低下する。これにより、メンブレン２１が撓み振動する際に、中央領域における圧電体膜１７の自由度が大きくなる。よって、メンブレン２１が音波を受けて撓み振動する際、圧電体膜１７の歪みを、圧電体膜１７の中央領域に集中させることができる。   As described above, the trench 14 is formed along the plane including the support film composed of the base film 13 </ b> A and the lower electrode 16. As can be seen from FIG. 9B, the trench 14 forms four cantilever beams 23a, 23b, 23c, and 24d in the support film. These cantilever beams 23a, 23b, 23c, and 24d are all formed such that the distal end side is a free end and the proximal end side is supported by the leg portion 22, and the distal end side is abutted. Thus, since the tip ends of the cantilevers 23a, 23b, 23c, and 24d are free ends, the rigidity in the central region of the membrane 21 is reduced. Thereby, when the membrane 21 bends and vibrates, the degree of freedom of the piezoelectric film 17 in the central region increases. Therefore, when the membrane 21 receives a sound wave and bends and vibrates, the distortion of the piezoelectric film 17 can be concentrated in the central region of the piezoelectric film 17.

このため、少なくとも圧電体膜１７の中央領域に、上部電極及び下部電極を形成しておくことにより、上部電極と下部電極の間の電位差を効率的に増大させることができる。   Therefore, by forming the upper electrode and the lower electrode at least in the central region of the piezoelectric film 17, the potential difference between the upper electrode and the lower electrode can be efficiently increased.

なお、圧電体膜１７の中央領域に歪みを集中させる構造は上記のものに限られない。先端側が突き合うように片持ち梁が形成されていればよい。例えば、図１０Ａや図１０Ｂに示すようなトレンチ１４を形成して上記と同様の工程により圧電デバイスを作製してもよい。図１０Ａでは、３つの片持ち梁８０ａ，８０ｂ，８０ｃが、先端側が突き合うように形成されている。図１０Ｂでは、８つの片持ち梁８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈが、先端側が突き合うように形成されている。   The structure for concentrating strain on the central region of the piezoelectric film 17 is not limited to the above. The cantilever beam should just be formed so that the front end side may face. For example, a trench 14 as shown in FIGS. 10A and 10B may be formed, and a piezoelectric device may be manufactured by the same process as described above. In FIG. 10A, the three cantilever beams 80a, 80b, and 80c are formed so that the front end faces each other. In FIG. 10B, eight cantilever beams 81a, 81b, 81c, 81d, 81e, 81f, 81g, and 81h are formed so that the front end faces each other.

また、圧電体膜１７の中央領域ではなく、周辺領域に歪みを集中させたい場合、前述の支持膜の周辺部にトレンチ１４を形成し、上記と同様の工程により圧電デバイスを作製してもよい。図１１Ａ及び図１１Ｂに具体例を示す。図１１Ｂは、図１１ＡのＢ−Ｂ線に沿う断面図である。この図１１Ａからわかるように、トレンチ１４は輪状のものとして形成されている。このようなトレンチ１４を形成することで、圧電体膜の周辺領域に歪みを集中させることも可能である。   In addition, when it is desired to concentrate the strain not on the central region of the piezoelectric film 17 but on the peripheral region, the trench 14 may be formed on the peripheral portion of the support film, and the piezoelectric device may be manufactured by the same process as described above. . Specific examples are shown in FIGS. 11A and 11B. 11B is a cross-sectional view taken along line BB in FIG. 11A. As can be seen from FIG. 11A, the trench 14 is formed in a ring shape. By forming such a trench 14, it is possible to concentrate strain in the peripheral region of the piezoelectric film.

以上説明したように、支持膜にトレンチ１４を形成することでメンブレン２１の剛性を低下させ、メンブレン２１が撓み振動する際の圧電体膜１７の歪みを所望の領域に集中させることができる。   As described above, by forming the trench 14 in the support film, the rigidity of the membrane 21 can be reduced, and the distortion of the piezoelectric film 17 when the membrane 21 bends and vibrates can be concentrated in a desired region.

以上に述べたように、本実施形態によれば、歩留まりが低下せず、感度を向上させることの可能な圧電デバイスが得られる。   As described above, according to the present embodiment, it is possible to obtain a piezoelectric device capable of improving the sensitivity without reducing the yield.

（第２の実施形態）
次に、第２の実施形態について説明する。第１の実施形態と第２の実施形態の相違点の一つは、より大きな電位差を検出するために上部電極及び下部電極がパターニングされており、また、メンブレンを保護するための貫通孔が設けられている点である。 (Second Embodiment)
Next, a second embodiment will be described. One of the differences between the first embodiment and the second embodiment is that the upper electrode and the lower electrode are patterned in order to detect a larger potential difference, and a through hole is provided to protect the membrane. This is the point.

以下、本実施形態に係る圧電デバイスの製造方法を、図１２Ａ〜図１８を用いて説明する。図１２Ｂ〜図１６Ｂは、それぞれ図１２Ａ〜図１６ＡのＢ−Ｂ線に沿う断面図である。   Hereinafter, the manufacturing method of the piezoelectric device according to the present embodiment will be described with reference to FIGS. 12B to 16B are cross-sectional views taken along the line BB in FIGS. 12A to 16A, respectively.

（１）第１の実施形態と同様、シリコン基材１１、ＢＯＸ層１２及びシリコン層１３が順次積層された構造を有するＳＯＩ基板１０を準備し、シリコン層１３の所定の場所にトレンチ１４を形成する。 (1) As in the first embodiment, an SOI substrate 10 having a structure in which a silicon base material 11, a BOX layer 12, and a silicon layer 13 are sequentially stacked is prepared, and a trench 14 is formed at a predetermined position of the silicon layer 13. To do.

（２）次に、図１２Ａ及び図１２Ｂに示すように、トレンチ１４に埋込み酸化膜１５を形成する。 (2) Next, as shown in FIGS. 12A and 12B, a buried oxide film 15 is formed in the trench 14.

（３）次に、シリコン層１３及び埋込み酸化膜１５の上にレジスト膜を形成しパターニングしてレジストマスクを形成する。このパターニングは、下部電極の形状に基づいて行われる。その後、このレジストマスクを用いてシリコン層１３にｎ型ドーパント（Ｐ）をイオン注入する。 (3) Next, a resist film is formed on the silicon layer 13 and the buried oxide film 15 and patterned to form a resist mask. This patterning is performed based on the shape of the lower electrode. Thereafter, n-type dopant (P) is ion-implanted into the silicon layer 13 using this resist mask.

（４）次に、レジストマスクを剥離し、その後、アニールを行うことでイオン注入したリンを活性化させる。アニール温度は、例えば１１００℃の温度である。アニールの結果、ＳＯＩ基板１０の表面から約１μｍの深さにわたって、リンの濃度が１×１０^１９ｃｍ^−３のn型領域（第２導電型領域）が形成される。このようにして形成されたｎ型領域が下部電極として機能する。図１３Ａ及び図１３Ｂは、このようにして形成された下部電極を示している。この下部電極は、内側下部電極１６ａ、１６ｂ、１６ｃ、１６ｄと、外側下部電極１６ｅ、１６ｆ、１６ｇ及び１６ｈを有する。なお、シリコン層１３のうち下部電極１６以外の部分はベース膜１３Ａとなる。 (4) Next, the resist mask is peeled off, and then annealing is performed to activate the ion-implanted phosphorus. The annealing temperature is, for example, 1100 ° C. As a result of the annealing, an n-type region (second conductivity type region) having a phosphorus concentration of 1 × 10 ¹⁹ cm ⁻³ is formed over a depth of about 1 μm from the surface of the SOI substrate 10. The n-type region thus formed functions as a lower electrode. 13A and 13B show the lower electrode formed in this way. The lower electrode includes inner lower electrodes 16a, 16b, 16c, and 16d and outer lower electrodes 16e, 16f, 16g, and 16h. Note that the portion of the silicon layer 13 other than the lower electrode 16 becomes the base film 13A.

（５）次に、図１４Ａ及び図１４Ｂに示すように、反応性マグネトロンスパッタ法により、ベース膜１３Ａ、埋込み酸化膜１５、内側下部電極１６ａ、１６ｂ、１６ｃ、１６ｄ、及び外側下部電極１６ｅ、１６ｆ、１６ｇ及び１６ｈの上に圧電体膜１７を成長させる。 (5) Next, as shown in FIGS. 14A and 14B, the base film 13A, the buried oxide film 15, the inner lower electrodes 16a, 16b, 16c and 16d, and the outer lower electrodes 16e and 16f are formed by reactive magnetron sputtering. , 16g and 16h, the piezoelectric film 17 is grown.

（６）次に、塩素系ガスを使用するＲＩＥ法により、圧電体膜１７にビアホール（図示せず）を形成する。このビアホールは、メンブレンが撓み振動したときに圧電体１７の表面に現れる同じ極性の電荷を検出する、下部電極と上部電極を電気的に接続するためのものである。具体的には、内側下部電極１６ａ，１６ｂ，１６ｃ，１６ｄは、ビアホールを介して外側上部電極１８ｂ（後述）とそれぞれ電気的に接続される。同様に、外側下部電極１６ｅ，１６ｆ，１６ｇ，１６ｈは、ビアホールを介して内側上部電極１８ａ（後述）とそれぞれ電気的に接続される。 (6) Next, via holes (not shown) are formed in the piezoelectric film 17 by the RIE method using a chlorine-based gas. This via hole is for electrically connecting the lower electrode and the upper electrode, which detects the electric charge of the same polarity that appears on the surface of the piezoelectric body 17 when the membrane bends and vibrates. Specifically, the inner lower electrodes 16a, 16b, 16c, and 16d are electrically connected to the outer upper electrode 18b (described later) through via holes, respectively. Similarly, the outer lower electrodes 16e, 16f, 16g, and 16h are electrically connected to inner upper electrodes 18a (described later) through via holes, respectively.

なお、この工程において、必要に応じて、圧電体膜１７を所望の形状に加工してもよい。例えば、圧電体膜１７の周辺部分をエッチングして除去してもよい。   In this step, the piezoelectric film 17 may be processed into a desired shape as necessary. For example, the peripheral portion of the piezoelectric film 17 may be removed by etching.

（７）次に、反応性マグネトロンスパッタ法により、圧電体膜１７の上に上部電極１８を形成する。 (7) Next, the upper electrode 18 is formed on the piezoelectric film 17 by reactive magnetron sputtering.

（８）次に、塩素系ガスを用いたＲＩＥ又は薬液を用いたウェットエッチングにより、上部電極１８を所定の形状にパターニングする。具体的には、図１５Ａ及び図１５Ｂに示すように、上部電極１８は、中央領域の内側上部電極１８ａと、周辺領域の外側上部電極１８ｂにパターニングされる。図１５Ｂから分かるように、この内側上部電極１８ａは内側下部電極１６ａ，１６ｂ，１６ｃ，１６ｄとほぼ平面的に重なるように形成される。同様に、外側上部電極１８ｂは外側下部電極１６ｅ，１６ｆ，１６ｇ，１６ｈとほぼ平面的に重なるように形成される。 (8) Next, the upper electrode 18 is patterned into a predetermined shape by RIE using a chlorine-based gas or wet etching using a chemical solution. Specifically, as shown in FIGS. 15A and 15B, the upper electrode 18 is patterned into an inner upper electrode 18a in the central region and an outer upper electrode 18b in the peripheral region. As can be seen from FIG. 15B, the inner upper electrode 18a is formed so as to substantially overlap the inner lower electrodes 16a, 16b, 16c, and 16d. Similarly, the outer upper electrode 18b is formed so as to substantially overlap the outer lower electrodes 16e, 16f, 16g, and 16h in a planar manner.

（９）次に、図１６Ａ及び図１６Ｂに示すように、塩素系ガス又はフッ素系ガスを用いたＲＩＥにより、外側上部電極１８ｂからＢＯＸ層１２まで達する貫通孔２４，２４を形成する。この貫通孔２４は、圧電デバイスが基板などに実装された際、開口１９内の空気と外部の空気との圧力差をなくすためのものである。この貫通孔２４がない場合、開口１９内の密封された空気が温度の変化などに伴って膨張又は収縮することにより、メンブレンが破壊されることがある。 (9) Next, as shown in FIGS. 16A and 16B, through holes 24 and 24 extending from the outer upper electrode 18b to the BOX layer 12 are formed by RIE using a chlorine-based gas or a fluorine-based gas. The through hole 24 is for eliminating a pressure difference between the air in the opening 19 and the external air when the piezoelectric device is mounted on a substrate or the like. In the absence of the through hole 24, the sealed air in the opening 19 expands or contracts with a change in temperature or the like, so that the membrane may be destroyed.

なお、貫通孔２４が大きすぎると、伝搬した音波が貫通孔２４を通ってメンブレンの裏側からメンブレンに圧力を加えるため、特に周波数の低い音波に対する感度が低下してしまう。したがって、貫通孔２４はメンブレンに比べて十分小さく、その直径は例えば１０μｍである。また、この貫通孔２４は、内側上部電極１８ａからＢＯＸ層１２まで達するように形成してもよい。   If the through-hole 24 is too large, the propagated sound wave passes through the through-hole 24 and applies pressure to the membrane from the back side of the membrane, so that sensitivity to particularly low-frequency sound waves decreases. Therefore, the through hole 24 is sufficiently smaller than the membrane, and its diameter is, for example, 10 μm. Further, the through hole 24 may be formed so as to reach from the inner upper electrode 18 a to the BOX layer 12.

（１０）次に、図１７に示すように、ディープＲＩＥ法を用いて、ＳＯＩ基板１０の裏面（図中下側）からＢＯＸ層層１２に達するまで、所定の場所のシリコン基材１１を除去し、開口１９を形成する。 (10) Next, as shown in FIG. 17, the silicon substrate 11 in a predetermined place is removed from the back surface (lower side in the figure) of the SOI substrate 10 until the BOX layer layer 12 is reached using the deep RIE method. Then, the opening 19 is formed.

（１１）次に、図１８に示すように、フッ素系ガスを用いたＲＩＥ又はＢＨＦ溶液を用いたエッチングにより、開口１９の底部に露呈したＢＯＸ層１２及び埋込み酸化膜１５を除去する。 (11) Next, as shown in FIG. 18, the BOX layer 12 and the buried oxide film 15 exposed at the bottom of the opening 19 are removed by etching using an RIE or BHF solution using a fluorine-based gas.

上記の工程により、本実施形態に係る圧電デバイス１１０が得られる。図１８は、圧電デバイス１１０の断面図を示している。   Through the above steps, the piezoelectric device 110 according to the present embodiment is obtained. FIG. 18 shows a cross-sectional view of the piezoelectric device 110.

図１８からわかるように、メンブレン３１は、ベース膜１３Ａと下部電極１６ａ〜１６ｈから構成される支持膜と、この支持膜により支持された圧電体膜１７及び上部電極１８ａ，１８ｂと、を有し、シリコン基材の残部１１ＡとＢＯＸ層の残部１２Ａからなる脚体部２２により支持されている。このメンブレン３１は、図１８の上側から到来する音波を受けて撓み振動する。   As can be seen from FIG. 18, the membrane 31 has a support film composed of the base film 13A and the lower electrodes 16a to 16h, and the piezoelectric film 17 and the upper electrodes 18a and 18b supported by the support film. Further, it is supported by a leg portion 22 composed of the remaining portion 11A of the silicon substrate and the remaining portion 12A of the BOX layer. The membrane 31 bends and vibrates in response to a sound wave coming from the upper side of FIG.

本実施形態に係る圧電デバイス１１０は、前述の第１の実施形態に係る圧電デバイス１００と同様、エネルギー変換効率が高く、歩留まりも低下しないという効果が得られる。   Similar to the piezoelectric device 100 according to the first embodiment described above, the piezoelectric device 110 according to the present embodiment has an effect that energy conversion efficiency is high and a yield does not decrease.

さらに、前述のように、上部電極と下部電極をパターニングしているため、より大きな電位差を検出することができる。このことについて詳細に説明する。ここでは、メンブレン３１がある方向に撓んだことにより、圧電体膜１７が中央領域において水平方向に圧縮され、周辺領域において伸張される場合を考える。この場合、圧電体膜１７は、中央領域の上面が正に帯電し下面が負に帯電する一方、周辺領域の上面は負に帯電し下面は正に帯電する。このとき、内側上部電極１８ａと外側下部電極１６ｅ，１６ｆ，１６ｇ，１６ｈは同じ極性（＋）の電荷を検出し、一方、外側上部電極１８ｂと内側下部電極１６ａ，１６ｂ，１６ｃ，１６ｄは同じ極性の電荷（−）を検出することになる。前述のように、本実施形態ではビアホールによって同じ極性の電荷が発生する領域に設けられた電極を電気的に接続している。よって、より大きな電位差を検出することができる。   Furthermore, as described above, since the upper electrode and the lower electrode are patterned, a larger potential difference can be detected. This will be described in detail. Here, a case is considered where the piezoelectric film 17 is compressed in the horizontal direction in the central region and expanded in the peripheral region due to the membrane 31 being bent in a certain direction. In this case, in the piezoelectric film 17, the upper surface of the central region is positively charged and the lower surface is negatively charged, while the upper surface of the peripheral region is negatively charged and the lower surface is positively charged. At this time, the inner upper electrode 18a and the outer lower electrodes 16e, 16f, 16g, and 16h detect charges having the same polarity (+), while the outer upper electrode 18b and the inner lower electrodes 16a, 16b, 16c, and 16d have the same polarity. The electric charge (-) of is detected. As described above, in the present embodiment, electrodes provided in regions where charges having the same polarity are generated by via holes are electrically connected. Therefore, a larger potential difference can be detected.

また、本実施形態では、貫通孔２４が設けられているので、圧電デバイス１１０の脚体部２２を基板等に実装した際、開口１９内の空気が密封されることがない。このため、気温や気圧などの変化により開口１９内の空気の体積が増減しても、貫通孔２４を通して空気が出し入れされる。これによりメンブレン３１に過大な圧力がかからないようにし、メンブレン３１の破壊を防止することができる。   Further, in the present embodiment, since the through hole 24 is provided, the air in the opening 19 is not sealed when the leg portion 22 of the piezoelectric device 110 is mounted on a substrate or the like. For this reason, even if the volume of air in the opening 19 increases or decreases due to changes in temperature, atmospheric pressure, etc., air is taken in and out through the through holes 24. As a result, excessive pressure is not applied to the membrane 31, and the membrane 31 can be prevented from being broken.

ところで、実際に、本発明者らが圧電デバイス１１０を用いた圧電ＭＥＭＳマイクロフォンを試作・評価したところ、周波数２００Ｈｚ〜１０ｋＨｚまでの音波に対してほぼ平坦な感度特性を示した。例えば周波数１ｋＨｚの音波に対する音圧感度は、実用上の性能を満足する−４０ｄＢであった。   By the way, when the inventors actually made a prototype MEMS MEMS microphone using the piezoelectric device 110 and evaluated it, it showed a substantially flat sensitivity characteristic with respect to a sound wave having a frequency of 200 Hz to 10 kHz. For example, the sound pressure sensitivity with respect to a sound wave having a frequency of 1 kHz was −40 dB satisfying practical performance.

さらに、１０００個の試作品を製造したところ、メンブレンの破断又は亀裂などの構造要因に起因する不良が発生したものは０個であった。   Furthermore, when 1000 prototypes were manufactured, no defects were generated due to structural factors such as breakage or cracks in the membrane.

また、インピーダンスアナライザを用いてインピーダンスの周波数依存性を評価したところ、最も低次の撓み振動の共振の結合係数は理論値とほぼ一致し、圧電体として用いた窒化アルミニウムが良好な圧電性を示していることについても確認した。   In addition, when the frequency dependence of impedance was evaluated using an impedance analyzer, the coupling coefficient of resonance of the lowest-order flexural vibration was almost the same as the theoretical value, and aluminum nitride used as a piezoelectric material showed good piezoelectricity. I also confirmed that.

以上説明したように、本実施形態によれば、歩留まりが低下せず、感度を向上させることの可能な圧電デバイスが得られる。   As described above, according to the present embodiment, a piezoelectric device capable of improving the sensitivity without reducing the yield can be obtained.

以上、本発明に係る２つの実施形態について説明した。   Heretofore, two embodiments according to the present invention have been described.

なお、本発明に係る圧電デバイスは、音波を受信するものに限られず、例えば加速度などの力学的な力を受けて動作するデバイスも含む。   The piezoelectric device according to the present invention is not limited to a device that receives a sound wave, and includes a device that operates by receiving a mechanical force such as acceleration.

また、トレンチ１４は、支持膜を除去して形成されたものであればよい。よって、トレンチ１４のアスペクト比は図示したものに限らず任意である。また、トレンチ１４の断面は垂直に限らず、例えばテーパ形状であってもよい。   The trench 14 may be formed by removing the support film. Therefore, the aspect ratio of the trench 14 is not limited to that shown in the figure and is arbitrary. Further, the cross section of the trench 14 is not limited to a vertical shape, and may be, for example, a tapered shape.

また、上記の説明では、ＳＯＩ基板１０のシリコン層１３はｐ型としたが、ｎ型のシリコン層でもよい。この場合、下部電極１６はｐ型ドーパントをイオン注入することにより形成されたｐ型領域となる。また、シリコン層１３は不純物を含まない真性半導体でもよい。この場合、下部電極１６はｎ型領域でもｐ型領域のどちらでもよい。   In the above description, the silicon layer 13 of the SOI substrate 10 is p-type, but may be an n-type silicon layer. In this case, the lower electrode 16 becomes a p-type region formed by ion implantation of a p-type dopant. The silicon layer 13 may be an intrinsic semiconductor that does not contain impurities. In this case, the lower electrode 16 may be either an n-type region or a p-type region.

また、上記の説明ではＳＯＩ基板１０を用いたが、この代わりに、例えば、Ｓｉ基板上にシリコン酸化膜（ＳｉＯ_２）形成し、その上に多結晶シリコン（Ｐｏｌｙ−Ｓｉ）を形成したものを基板としても用いてもよい。 In the above description, the SOI substrate 10 is used. Instead, for example, a silicon oxide film (SiO ₂ ) is formed on a Si substrate and polycrystalline silicon (Poly-Si) is formed thereon. It may also be used as a substrate.

比較例１に係る圧電デバイスの断面図である。6 is a cross-sectional view of a piezoelectric device according to Comparative Example 1. FIG. 比較例２に係る圧電デバイスの断面図である。6 is a cross-sectional view of a piezoelectric device according to Comparative Example 2. FIG. 第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 1st Embodiment. 図３ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 3A. 図３Ａに続く、第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 1st Embodiment following FIG. 3A. 図４ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 4A. 図４Ａに続く、第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 1st Embodiment following FIG. 4A. 図５ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 5A. 図５Ａに続く、第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 1st Embodiment following FIG. 5A. 図６ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 6A. 図６Ａに続く、第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。FIG. 6B is a plan view illustrating manufacturing steps of the piezoelectric device according to the first embodiment, following FIG. 6A. 図７ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 7A. 図７Ａに続く、第１の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 1st Embodiment following FIG. 7A. 図８ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 8A. 第１の実施形態に係る圧電デバイスの断面図である。It is sectional drawing of the piezoelectric device which concerns on 1st Embodiment. 図９ＡのＣ−Ｃ線に沿う断面図である。It is sectional drawing which follows the CC line of FIG. 9A. ＳＯＩ基板のシリコン層に形成されたトレンチの変形例を示す図である。It is a figure which shows the modification of the trench formed in the silicon layer of an SOI substrate. ＳＯＩ基板のシリコン層に形成されたトレンチの別の変形例を示す図である。It is a figure which shows another modification of the trench formed in the silicon layer of an SOI substrate. ＳＯＩ基板のシリコン層に形成されたトレンチのさらに別の変形例を示す図である。It is a figure which shows another modification of the trench formed in the silicon layer of an SOI substrate. 図１１ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 11A. 第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 2nd Embodiment. 図１２ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 12A. 図１２Ａに続く、第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 2nd Embodiment following FIG. 12A. 図１３ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 13A. 図１３Ａに続く、第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 2nd Embodiment following FIG. 13A. 図１４ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 14A. 図１４Ａに続く、第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。FIG. 14B is a plan view showing manufacturing steps of the piezoelectric device according to the second embodiment, following FIG. 14A. 図１５ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 15A. 図１５Ａに続く、第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 2nd Embodiment following FIG. 15A. 図１６ＡのＢ−Ｂ線に沿う断面図である。It is sectional drawing which follows the BB line of FIG. 16A. 図１６Ａに続く、第２の実施形態に係る圧電デバイスの製造工程を示す平面図である。It is a top view which shows the manufacturing process of the piezoelectric device which concerns on 2nd Embodiment following FIG. 16A. 第２の実施形態に係る圧電デバイスを示す断面図である。It is sectional drawing which shows the piezoelectric device which concerns on 2nd Embodiment.

符号の説明Explanation of symbols

１０・・・ＳＯＩ基板
１１・・・シリコン基材
１１Ａ・・・シリコン基材の残部
１２・・・ＢＯＸ層
１２Ａ・・・ＢＯＸ層の残部
１３・・・シリコン層
１３Ａ・・・ベース膜
２２，５１，５１Ａ・・・脚体部
５３，５３Ａ・・・シリコン層
１４，６４・・・トレンチ
１５・・・埋込み酸化膜
１６，５６，５６Ａ・・・下部電極
１６ａ，１６ｂ，１６ｃ，１６ｄ・・・内側下部電極
１６ｅ，１６ｆ，１６ｇ，１６ｈ・・・外側下部電極
１７，５７，５７Ａ・・・圧電体膜
１８，５８，５８Ａ・・・上部電極
１８ａ・・・内側上部電極
１８ｂ・・・外側上部電極
１９・・・開口
２０，６０，６０Ａ・・・剛性低下領域
２１，３１，６１，６１Ａ・・・メンブレン
２３ａ，２３ｂ，２３ｃ，２３ｄ・・・片持ち梁
２４・・・貫通孔
５０，５０Ａ・・・シリコン基板
６５・・・圧電体
８０ａ，８０ｂ，８０ｃ・・・片持ち梁
８１ａ，８１ｂ，８１ｃ，８１ｄ，８１ｅ，８１ｆ，８１ｇ，８１ｈ・・・片持ち梁
９０，９０Ａ，１００，１１０・・・圧電デバイス 10 ... SOI substrate 11 ... Silicon substrate 11A ... Remaining part of silicon substrate
12 ... BOX layer 12A ... remainder of BOX layer 13 ... silicon layer 13A ... base films 22, 51, 51A ... leg portions 53, 53A ... silicon layers 14, 64 ... Trenches 15 ... buried oxide films 16, 56, 56A ... lower electrodes 16a, 16b, 16c, 16d ... inner lower electrodes 16e, 16f, 16g, 16h ... outer lower electrodes 17, 57, 57A ... Piezoelectric films 18, 58, 58A ... Upper electrode 18a ... Inner upper electrode 18b ... Outer upper electrode 19 ... Openings 20, 60, 60A ... Stiffness reduction regions 21, 31, 61, 61A ... membranes 23a, 23b, 23c, 23d ... cantilever 24 ... through hole 50, 50A ... silicon substrate 65 ... piezoelectric bodies 80a, 80b, 80c ... cantilever Beam 81a 81b, 81c, 81d, 81e, 81f, 81g, 81h ··· cantilever 90,90A, 100,110 ··· piezoelectric device

Claims (5)

開口を囲うものとして構成された脚体部によって支えられたベース膜と、
前記ベース膜の表面に形成された下部電極と、
前記下部電極上に形成された、段差のない圧電体膜と、
前記圧電体膜上に形成された上部電極と、
を有するメンブレンを備え、
前記ベース膜と前記下部電極とにより、前記圧電体膜と前記上部電極とを支持するための支持膜が構成されており、
前記支持膜には、一端が前記開口に連通し、他端が前記圧電体膜の表面を露呈させるように前記支持膜が除去された領域が設けられている、
ことを特徴とする圧電デバイス。 A base membrane supported by legs that are configured to surround the opening;
A lower electrode formed on the surface of the base film;
A piezoelectric film without a step formed on the lower electrode;
An upper electrode formed on the piezoelectric film;
Comprising a membrane having
The base film and the lower electrode constitute a support film for supporting the piezoelectric film and the upper electrode,
The support film is provided with a region where the support film is removed so that one end communicates with the opening and the other end exposes the surface of the piezoelectric film.
A piezoelectric device characterized by that. 開口を囲うものとして構成された脚体部によって支えられたベース膜と、
前記ベース膜の表面に形成された下部電極と、
前記下部電極上に形成された、段差のない圧電体膜と、
前記圧電体膜上に形成された上部電極と、
を有するメンブレンを備え、
前記ベース膜と前記下部電極とにより、前記圧電体膜と前記上部電極とを支持するための支持膜が構成されており、
前記支持膜には、前記支持膜を含む平面に沿ってトレンチが形成されており、
前記トレンチにより、前記支持膜には、先端側が自由端で、基端側が前記脚体部に支持された複数の片持ち梁が、前記メンブレンの中央領域における剛性を低下させるように、前記先端側を突き合わせた位置関係に形成されている、
ことを特徴とする圧電デバイス。 A base membrane supported by legs that are configured to surround the opening;
A lower electrode formed on the surface of the base film;
A piezoelectric film without a step formed on the lower electrode;
An upper electrode formed on the piezoelectric film;
Comprising a membrane having
The base film and the lower electrode constitute a support film for supporting the piezoelectric film and the upper electrode,
In the support film, a trench is formed along a plane including the support film,
Due to the trench, the support film has a free end on the distal end side and a plurality of cantilevers supported on the leg body portion on the proximal end side to reduce rigidity in the central region of the membrane. It is formed in the positional relationship that matched
A piezoelectric device characterized by that. 前記上部電極は、前記圧電体膜の内側部分に形成された内側上部電極と、前記圧電体膜の外側部分に形成された外側上部電極と、を備え、
前記下部電極は、前記圧電体膜の内側部分に形成された内側下部電極と、前記圧電体膜の外側部分に形成された外側下部電極と、を備え、
前記内側上部電極と前記外側下部電極とが電気的に接続され、前記外側上部電極と前記内側下部電極とが電気的に接続されている、
ことを特徴とする請求項２に記載の圧電デバイス。 The upper electrode includes an inner upper electrode formed on an inner portion of the piezoelectric film, and an outer upper electrode formed on an outer portion of the piezoelectric film,
The lower electrode includes an inner lower electrode formed on an inner portion of the piezoelectric film, and an outer lower electrode formed on an outer portion of the piezoelectric film,
The inner upper electrode and the outer lower electrode are electrically connected, and the outer upper electrode and the inner lower electrode are electrically connected;
The piezoelectric device according to claim 2. 前記開口を、前記上部電極側の外側の空間と連通させる、貫通孔を備えることを特徴とする請求項１乃至３のいずれかに記載の圧電デバイス。   4. The piezoelectric device according to claim 1, further comprising a through hole that allows the opening to communicate with an outer space on the upper electrode side. 5. 互いに向かい合う第１の面及び第２の面を有するシリコン基材の前記第１の面の上に、絶縁層、シリコン層が順次積層された基板を準備し、
前記基板の前記シリコン層の所定の場所に、前記シリコン層の表面から前記絶縁層に達するトレンチを形成し、
前記トレンチに埋込み酸化膜を形成し、
前記シリコン層の所定の領域に第１導電型のドーパントをイオン注入することにより、前記シリコン層の少なくとも上層に下部電極を形成し、
前記下部電極及び前記埋込み酸化膜上に、圧電体膜を形成し、
前記圧電体膜の上に上部電極を形成し、
前記シリコン層と前記絶縁層の境界面への射影が前記埋込み酸化膜を包含するように、前記基板の前記第２の面から前記絶縁層に達する開口を、前記シリコン基材に形成し、
前記開口に露呈した前記絶縁層、及び前記埋込み酸化膜をエッチングにより除去する、
ことを特徴とする圧電デバイスの製造方法。 Preparing a substrate in which an insulating layer and a silicon layer are sequentially laminated on the first surface of the silicon base material having the first surface and the second surface facing each other;
Forming a trench reaching the insulating layer from the surface of the silicon layer at a predetermined position of the silicon layer of the substrate;
Forming a buried oxide film in the trench;
By ion-implanting a first conductivity type dopant into a predetermined region of the silicon layer, a lower electrode is formed on at least the upper layer of the silicon layer,
Forming a piezoelectric film on the lower electrode and the buried oxide film;
Forming an upper electrode on the piezoelectric film;
An opening reaching the insulating layer from the second surface of the substrate is formed in the silicon base so that a projection onto a boundary surface between the silicon layer and the insulating layer includes the buried oxide film,
Removing the insulating layer exposed to the opening and the buried oxide film by etching;
A method for manufacturing a piezoelectric device.

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