JP2010118659A - 垂直型半導体装置 - Google Patents

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Abstract

【課題】集積度及び電流を向上させることのできる複層構造の垂直型半導体装置を提供する。
【解決手段】半導体基板上に配置される第１垂直半導体装置と、前記第１垂直半導体装置上に配置される第２垂直半導体装置と、前記第１垂直半導体装置と前記第２垂直半導体装置との間に介在し、両者を相互接続する配線とを有する。
【選択図】 図１

Description

本発明は、半導体装置に関し、より詳細には、集積度及び電流を向上させることのできる垂直型メモリ装置に関する。
消費者が要求する優秀な性能及び低廉な価格を満足させるために半導体装置の集積度を増加させることが要求されている。半導体メモリ装置の場合、その集積度は、製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。
従来の２次元、又は平面的な半導体メモリ装置の場合、その集積度は、単位メモリセルが占有する面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには、超高価な設備、装置が必要なので、２次元メモリ半導体装置の集積度は増加してはいるが、相変らず制約的である。
このような限界を解決するための代案として、メモリセルを３次元的に形成する技術が提案されてきた。例えば、“Ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ ｔｈｅｒｅｏｆ”という題目の特許文献１は、垂直型半導体の柱（ｖｅｒｔｉｃａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐｉｌｌａｒｓ）を活性領域に使用する３次元メモリ半導体装置を開示している。
このような技術によれば、メモリセルが３次元的な垂直型に形成されるので、半導体基板の面積を効率的に活用することができ、その結果、集積度は、従来の２次元的な平面形半導体メモリ装置に比べて大きく増加させることができる。又、この技術は、メモリセルを平面的に形成する工程を反復する方法に基づいたものではなく、垂直積層された複数のワードラインを貫通して配置された半導体構造体を利用することで、ビット当たりの製造費用が大きく節減されることができるが、近年さらに集積度を増大させる要求が生じているという問題がある。
米国特許出願公開第２００７−０２５２２０１号明細書 特開平６−３３８６０２号公報
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ、２００７．ＩＥＤＭ２００７．ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ、ｐｐ．４４９−４５２ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ、２００７．ＩＥＥＥ Ｓｙｍｐｏｓｉｕｍｏｎ、ｐｐ．１４−１５
そこで、本発明は上記従来の垂直型半導体における問題点に鑑みてなされたものであって、本発明の目的は、集積度及び電流を向上させることのできる複層構造の垂直半導体装置を提供することにある。
上記目的を達成するためになされた本発明による垂直型半導体装置は、半導体基板上に配置される第１垂直半導体装置と、前記第１垂直半導体装置上に配置される第２垂直半導体装置と、前記第１垂直半導体装置と前記第２垂直半導体装置との間に介在し、両者を相互接続する配線とを有することを特徴とする。
前記配線は、ビットラインであり、該ビットラインは、前記第１垂直半導体装置と前記第２垂直半導体装置とで共有することが好ましい。
前記配線は、共通ソースラインであり、該共通ソースラインは、前記第１垂直半導体装置と前記第２垂直半導体装置とで共有することが好ましい。
前記第１垂直半導体装置は、垂直に積層された第１ワードライン構造体と、該第１ワードライン構造体を貫通して配置される第１半導体構造体とを含み、前記第２垂直半導体装置は、垂直に積層された第２ワードライン構造体と、該第２ワードライン構造体を貫通して配置される第２半導体構造体とを含み、前記第１半導体構造体と前記第２半導体構造体は、互いにオフセットされることが好ましい。
前記第１ワードライン構造体及び前記第２ワードライン構造体は、少なくともその一側に階段形状部分を有することが好ましい。
前記第１ワードライン構造体の階段形状部分と前記第２ワードライン構造体の階段形状部分は、互いに反対側に配置されることが好ましい。
前記第１垂直半導体装置は、第１ストリング選択ライン構造体と、第１接地選択ライン構造体とをさらに含むことが好ましい。
前記第２垂直半導体装置は、第２ストリング選択ライン構造体と、第２接地選択ライン構造体とをさらに含むことが好ましい。
前記配線は、複層構造を有することが好ましい。
前記配線は、ドーピングされた半導体、金属、及び金属化合物の内から選択される少なくとも一つを含むことが好ましい。
本発明に係る垂直型半導体装置によれば、共通ソースライン又はビットラインに対して対称的な半導体構造体を配置して、集積度及び電流を向上させることができるという効果がある。
本発明の一実施形態による垂直型半導体装置の回路図である。 本発明の他の実施形態による垂直型半導体装置の回路図である。 本発明の一実施形態による垂直型半導体装置の平面図である。 図３のＩ‐Ｉ’線の沿って切断された断面図である。 図３のＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。 本発明の一実施形態による垂直型半導体装置の平面図である。 図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図である。 図２２のＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 本発明の他の実施形態による垂直型半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。 発明のさらに他の実施形態による垂直型半導体装置の平面図である。 図４１のＶ‐Ｖ’線に沿って切断された断面図である。 図４１のＶＩ‐ＶＩ’線に沿って切断された断面図である。 本発明によるフラッシュメモリ装置を具備するメモリカードの一例を簡略的に示すブロック図である。 本発明によるフラッシュメモリシステムを装着する情報処理システムを簡略的に示すブロック図である。
次に、本発明に係る垂直型半導体装置を実施するための形態の具体例を図面を参照しながら説明する。
本発明の目的、他の目的、特徴及び利点は、添付した図面に関する以下の望ましい実施形態を通じて容易に理解されるはずである。しかし、本発明は、ここで説明される実施形態に限定されなくで他の形態に具体化されることができる。さって、ここで紹介される実施形態は、開示された内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝えられるようにするために提供されることである。
本明細書で、何の膜が異なる膜又は基板上にあると言及される場合に、それは異なる膜又は基板上に直接形成されることができる、或いはこれらの間に第３の膜が介在されるということを意味する。又、図面において、膜及び領域の厚さは、技術的な内容の効果的な説明のために誇張されることがある。又、本明細書の多様な実施形態で、第１、第２、第３などの用語が多様な領域、膜などを記術するために使われるが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、但し、何の所定領域又は膜を異なる領域又は膜と区別させるために使われただけである。従って、何の一実施形態の第一膜質に言及された膜質が他の実施形態では第２膜質に言及されることができる。ここに説明され、例示される各実施形態は、それの相補的な実施形態も含む。
垂直型半導体の柱（ｐｉｌｌａｒ）を使用する垂直型半導体装置は、複数のワードラインを垂直に積層する。垂直型半導体の柱は、抵抗を有することができる。積層されたワードラインの数が増加すると、垂直型半導体の柱を通じて流れるメモリセル電流は減少することができる。メモリセル電流は、高集積化を妨害する可能性がある。
本発明の一実施形態による垂直型半導体装置は、下層と上層の二層構造を有する。
下層に第１垂直半導体装置が配置され、上層に第２垂直半導体装置が配置される。第１、第２垂直半導体装置の共通ソースライン又はビットラインは、互いに共有することができる。これによって、垂直型半導体装置は、セル電流の減少を最小化することができる。
図１は、本発明の一実施形態による垂直型半導体装置の回路図である。
図１を参照すると、本発明の一実施形態による垂直型半導体装置は、第１垂直半導体装置１０と、第２垂直半導体装置２０とを含む。第１垂直半導体装置１０と第２垂直半導体装置２０との間にそれらを相互接続させる配線が介在する。
第１垂直半導体装置１０で半導体基板上に積層された複数の第１ワードラインＷＬ１ａ、ＷＬ２ａが配置される。第１ワードラインの各々は、板型の構造であることができ、第１ワードラインの数は、２の倍数であることができる。
垂直に連続的に配置された第１メモリセルＭＴｍｎａは、互いに直列接続される。直列接続された第１メモリセルＭＴｍｎａは、第１ストリング５ａを構成する。第１ストリング５ａの一端は、第１接地選択トランジスタＧＳＴｍｎａの一端に接続される。第１接地選択トランジスタＧＳＴｍｎａの他端は、半導体基板に形成された第１共通ソースラインＣＳＬａに接続される。第１ストリング５ａの他端は、第１ストリング選択トランジスタＳＳＴｍｎａの一端と接続される。
第１ストリング選択トランジスタＳＳＴｍｎａの他端は、相互接続させる配線と電気的に接続される。この配線は、ビットラインＢＬｍであることができる。第１垂直半導体装置１０の第１ストリング５ａの第１メモリセルＭＴｍｎａのうち、一つは第１ワードラインＷＬ１ａと、一つの第１ストリング選択ラインＳＳＬｎａ、及び一つのビットラインＢＬｍによって選択される。
第２垂直半導体装置２０は、第１垂直半導体装置１０上に積層される。第２垂直半導体装置２０は、複数の第２ワードラインＷＬ１ｂ、ＷＬ２ｂを含むことができる。第２ワードラインの各々は、板型の構造であることができ、第２ワードラインの数は、２の倍数であることができる。
垂直に連続的に配置された第２メモリセルＭＴｍｎｂは、互いに直列接続される。直列接続された第２メモリセルＭＴｍｎｂは、第２ストリング５ｂを構成する。第２ストリング５ｂの一端は、第２接地選択トランジスタＧＳＴｍｎｂの一端に接続される。第２接地選択トランジスタの他端は、第２共通ソースラインＣＳＬｂに接続される。
第２ストリング５ｂの他端は、第２ストリング選択トランジスタＳＳＴｍｎｂの一端に接続される。第２ストリング選択トランジスタＳＳＴｍｎｂの他端は、ビットラインＢＬに電気的に接続される。第２垂直半導体装置２０の第２ストリング５ｂの第２メモリセルＭＴｍｎｂのうちの一つは、一つの第２ワードラインＷＬ１ｂと、一つの第２ストリング選択ラインＳＳＬｎｂ、及び一つのビットラインＢＬｍによって選択される。
図２は、本発明の他の実施形態による垂直型半導体装置の回路図である。
図２を参照すると、本発明の他の実施形態による垂直型半導体装置は、第１垂直半導体装置１０と、第２垂直半導体装置２０とを含む。第１垂直半導体装置１０と第２垂直半導体装置２０との間にそれらを相互接続させる配線が介在する。
第１垂直半導体装置１０で半導体基板上に積層された複数の第１ワードラインＷＬ１ａ、ＷＬ２ａが配置される。第１ワードラインの各々は、板型の構造であることができ、第１ワードラインの数は、２の倍数であることができる。
垂直に連続的に配置された第１メモリセルＭＴｍｎａは、互いに直列接続される。直列接続された第１メモリセルＭＴｍｎａは、第１ストリング５ａを構成する。
第１ストリングの一端は、第１接地選択トランジスタＧＳＴｍｎａの一端に接続される。第１接地選択トランジスタの他端は、相互接続させる配線と電気的に接続される。この配線は、共通ソースラインＣＳＬであることができる。
第１ストリング５ａの他端は、第１ストリング選択トランジスタＳＳＴｍｎａの一端に接続される。第１ストリング選択トランジスタＳＳＴｍｎａの他端は、第１ビットラインＢＬｍａに電気的に接続される。第１垂直半導体装置１０の第１ストリング５ａの第１メモリセルＭＴｍｎのうちの一つは、一つの第１ワードラインＷＬ１ａと、一つの第１ストリング選択ラインＳＳＬｎａ、及び一つの第１ビットラインＢＬｍａによって選択される。
第１垂直半導体装置１０上に第２垂直半導体装置２０が配置される。
第２垂直半導体装置２０は、積層された複数の第２ワードラインＷＬ１ｂ、ＷＬ２ｂを含む。第２ワードラインの各々は、板型の構造であることができ、第２ワードラインの数は、２の倍数であることができる。
垂直に連続的に配置された第２メモリセルＭＴｍｎｂは、互いに直列接続される。直列接続された第２メモリセルＭＴｍｎｂは、第２ストリング５ｂを構成する。第２ストリング５ｂの一端は、第２接地選択トランジスタＧＳＴｍｎｂの一端に接続される。第２接地選択トランジスタの他端は、共通ソースラインＣＳＬに接続される。
第２ストリング５ｂの他端は、第２ストリング選択トランジスタＳＳＴｍｎｂの一端に接続される。第２ストリング選択トランジスタＳＳＴｍｎｂの他端は、第２ビットラインＢＬｂに電気的に接続される。第２垂直半導体装置２０の第２ストリング５ｂのメモリセルＭＴｍｎｂのうちの一つは、一つの第２ワードラインＷＬ１ｂと、一つの第２ストリング選択ラインＳＳＬｎｂ、及び一つの第２ビットラインＢＬｍｂによって選択される。
図３〜図５は、本発明の一実施形態による垂直型半導体装置の平面図及び断面図であり、図３は、本発明の一実施形態による垂直型半導体装置の平面図であり、図４は、図３のＩ‐Ｉ’線の沿って切断された断面図であり、図５は、図３のＩＩ‐ＩＩ’線に沿って切断された断面図である。
図３〜図５を参照すると、半導体基板１００に素子分離膜１０２が配置される。素子分離膜１０２は、活性領域を定義する。素子分離膜１０２の上部面は、半導体基板１００と実質的に同一の高さを有する。素子分離膜１０２は、薄いトレンチ素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏａｌｔｉｏｎ ｐｒｏｃｅｓｓ）によって実行することができ、素子分離膜１０２は、例えば、シリコン酸化膜である。
活性領域は、ドーピングされる。ドーピングされた活性領域は、共通ソースライン１０３になることができる。共通ソースライン１０３は、導電層として機能することができ、共通ソースライン１０３は、板型の構造で配置される。
半導体基板１００上に第１層間絶縁膜１０４が配置される。第１層間絶縁膜１０４は、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の内より選択される少なくとも一つを含むことができる。第１層間絶縁膜１０４上に第１接地選択構造体１１０が配置される。
第１接地選択構造体１１０は、共通ソースライン１０３上に配置される。第１接地選択構造体１１０は、接地選択トランジスタを含むことができる。第１接地選択トランジスタＧＳＴｍｎａ（図１、図２参照）は、板型の第１接地選択ライン１１２と、第１接地選択ライン１１２を貫通して配置される第１接地選択半導体構造体１１６と、第１接地選択半導体構造体１１６と第１接地選択ライン１１２との間に配置された第１接地選択ゲート絶縁膜１１８とを含むことができる。
第１接地選択ライン１１２は、ドーピングされた半導体により形成される。第１接地選択ライン１１２上に第１接地選択ラインキャッピングパターン１１４が配置される。第１接地選択ライン１１２は、板型の構造で配置される。第１接地選択ラインキャッピングパターン１１４は、シリコン窒化膜、シリコン酸化窒化膜、シリコン酸化膜の内から選択される少なくとも一つを含むことができる。
第１接地選択ラインキャッピングパターン１１４と第１接地選択ライン１１２の側面は、位置合わせして整合される。第１接地選択ラインキャッピングパターン１１４、第１接地選択ライン１１２、及び第１層間絶縁膜１０４を貫通して、第１接地選択半導体構造体１１６が配置される。第１接地選択半導体構造体１１６は、単結晶又は多結晶の半導体であることができ、第１接地選択半導体構造体１１６は、ドーピングされる。第１接地選択半導体構造体１１６の一端は、共通ソースライン１０３と接触する。第１接地選択半導体構造体１１６は、第１接地選択ライン１１２を貫通してマトリックス形態に配置される。
第１接地選択ライン１１２及び第１接地選択ラインキャッピングパターン１１４の側面は、第２層間絶縁膜１２３に満たされる。第２層間絶縁膜１２３の上部面は、接地選択ラインキャッピングパターン１１４の上部面の高さと同一であるようにする。
第１接地選択ラインキャッピングパターン１１４上に第３層間絶縁膜１３２が配置される。第３層間絶縁膜１３２は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
第３層間絶縁膜１３２上に第１ワードライン構造体１４０が配置される。第１ワードライン構造体１４０は、順次に積層された第１下部ワードライン１４２と、第１下部ワードライン絶縁パターン１４３と、第２下部ワードライン１４４と、第２下部ワードライン絶縁パターン１４５と、を含む。第１及び第２下部ワードライン１４２、１４４は、２階層以上に積層させることができる。
第１ワードライン構造体１４０は、少なくともその一側が階段型構造を有する。階段型構造部分で、第１下部ワードライン絶縁パターン１４３と第１下部ワードライン１４２の側面は、互いに位置合わせされ整合される。階段型構造部分で、第２下部ワードライン絶縁パターン１４５と第２下部ワードライン１４４の側面は、互いに整合される。
第１及び第２下部ワードライン絶縁パターン１４３、１４５は、シリコン酸化膜であることができ、第１及び第２下部ワードライン１４２、１４４は、ドーピングされたシリコンであることができる。第１及び第２下部ワードライン１４２、１４４の厚さは、第１及び第２下部ワードライン絶縁パターン１４３、１４５の厚さより厚くあり得、第１及び第２下部ワードライン１４２、１４４は、板型の構造であり得る。
第１下部ワードライン構造体１４０を貫通して第１半導体構造体１６０が提供される。第１半導体構造体１６０は、第１下部ワードラインが提供される平面を貫通してマトリックス形態に配置される。第１半導体構造体１６０は、第１接地選択半導体構造体１１６に整合される。第１ゲート絶縁膜１５２は、第１半導体構造体１６０と第１及び第２下部ワードライン１４２、１４４との間に配置される。
第１ゲート絶縁膜１５２は、電荷格納膜を含むことができる。一つのワードラインと第１半導体構造体１６０は、一つのメモリセルを提供する。第１半導体構造体１６０は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第１半導体構造体１６０は、第３層間絶縁膜１３２を貫通して配置されるように延長される。第１半導体構造体１６０の一端は、第１接地選択半導体構造体１１６と接続される。第１半導体構造体１６０は、例えば、単結晶又は多結晶半導体であり、第１半導体構造体１６０は、ピラー（柱状）形態であることができる。
或いは、本発明の変形された実施形態として第１半導体構造体１６０は、円筒形態又はマカロニ形態を取り得ることもできる。
第１ワードライン構造体１４０上に第１ストリング選択構造体１４８が配置される。第１ストリング選択構造体１４８は、第１ストリング選択ライン１４６と、第１ストリング選択キャッピングパターン１４７と、第１ストリング選択ゲート絶縁膜１４９とを含む。第１ストリング選択ライン１４６は、ライン（線状）形態に第１方向に延長される。
第１ストリング選択ライン１４６、及び第１ストリング選択キャッピングパターン１４７の側面は、互いに位置あわせされ整合される。第１半導体構造体１６０は、第１ストリング選択ライン１４６及び第１ストリング選択キャッピングパターン１４７を貫通するように延長される。第１半導体構造体１６０と第１ストリング選択ライン１４６との間に第１ストリング選択ゲート絶縁膜１４９が配置される。
第１ワードライン構造体１４０及び第１ストリング選択構造体１４８の側面には、第４層間絶縁膜１６２が配置される。第４層間絶縁膜１６２の上部面は、第１ストリング選択キャッピングパターン１４７の上部面の高さと同一であるようにする。接した第１ストリング選択ライン１４６とストリング選択キャッピングパターン１４７との間に第５層間絶縁膜１６３が配置される。第５層間絶縁膜１６３の上部面はストリング選択キャッピングパターン１４７の上部面と一致させる。
第１ワードライン構造体１４０の階段型構造部分の周辺に第１下部コンタクトプラグ（１７２、１７４、１７６、１７８）が配置される。第１下部コンタクトプラグは、第１共通ソースラインプラグ１７２と、第１接地選択ラインプラグ１７４と、第１下部ワードラインプラグ１７６、１７８とを含む。第１下部コンタクトプラグは、第４層間絶縁膜１６２を全部又は一部貫通して配置される。第１下部コンタクトプラグの上部面は、第４層間絶縁膜１６２の上部面と同一の高さである。
第１共通ソースラインプラグ１７２は、第３層間絶縁膜１３２、第２層間絶縁膜１２３、及び第１層間絶縁膜１０４を貫通して配置されるように延長される。第１共通ソースラインプラグ１７２は、第１共通ソースライン１０３と電気的に接続される。第１下部コンタクトプラグは、金属、ドーピングされたシリコン、金属化合物の内から選択される少なくとも一つを含むことができる。第１接地選択ラインプラグ１７４は、第３層間絶縁膜１３２を貫通して配置されるように延長される。第１接地選択ラインプラグ１７４は、第１接地選択ライン１１２と電気的に接続される。第１下部ワードラインプラグ１７６、１７８は、各々第４層間絶縁膜１６２の一部を貫通して第１下部ワードライン１４２及び第２下部ワードライン１４４と電気的に接続される。
第１半導体構造体１６０の他端は、ビットラインＢＬと電気的に接続される。第１ストリング選択ライン１４６、第１ストリング選択ゲート絶縁膜１４９、及び第１半導体構造体１６０は、第１ストリング選択トランジスタＳＳＴｍｎａを構成する（図１に示す）。
第１ストリング選択ライン１４６は、第１方向に延長される。近接した第１ストリング選択ライン１４６は、互いに電気的に分離される。ビットラインＢＬは、ライン形態にパターニングされて、第１方向と直交する第２方向に延長される。ビットライン上にビットラインキャッピングパターン１６７が配置される。ビットラインキャッピングパターン１６７とビットラインＢＬの側面は、互いに整合される。
ビットラインキャッピングパターン１６７は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。ビットラインＢＬは、ドーピングされたポリシリコン、金属化合物、金属の内から選択される少なくとも一つを含むことができる。ビットラインＢＬは、金属シリサイド／ポリシリコンの積層構造、又はポリシリコン／金属シリサイド／ポリシリコンの積層構造を有することができる。ビットラインＢＬの側面は、第６層間絶縁膜１６５で満たされる。第６層間絶縁膜１６５の上部面は、ビットラインキャッピングパターン１６７の上部面と同一の高さである。
第４層間絶縁膜１６２上に配線パッド１６９が配置される。配線パッド１６９の各々は、第１共通ソースラインプラグ１７２、第１接地選択ラインプラグ１７４、第１下部ワードラインプラグ１７６、１７８と電気的に接続される。
ビットラインキャッピングパターン１６７上に第２ストリング選択構造体１８０が配置される。
第２ストリング選択構造体１８０は、第２ストリング選択ライン１８２と、第２ストリング選択キャッピングパターン１８４と、第２ストリング選択半導体構造体１８８と、を含む。第２ストリング選択ライン１８２は、ライン形態に第１方向に延長される。第２ストリング選択ライン１８２、及び第２ストリング選択キャッピングパターン１８４の側面は、互いに整合される。第２ストリング選択半導体構造体１８８は、第２ストリング選択ライン１８２を貫通して配置される。
第２ストリング選択半導体構造体１８８と第２ストリング選択ライン１８２との間に第２ストリング選択ゲート絶縁膜１８６が配置される。第７層間絶縁膜１８９は、第２ストリング選択ライン１８２の側面と第２ストリング選択ライン１８２間の空間を満たす。第７層間絶縁膜１８９は、上部面は前記第２ストリング選択キャッピングパターン１８４の上部面と一致する。
第７層間絶縁膜１８９上に順次に第２ワードライン構造体１９０、第２接地選択ライン構造体１９８が積層される。第２ワードライン構造体１９０は、順次に積層された第１上部ワードライン１９２と、第１上部ワードライン絶縁パターン１９３と、第２上部ワードライン１９４と、第２上部ワードライン絶縁パターン１９５と、を含む。上部ワードラインは、２階層以上に積層させることができる。
第２ワードライン構造体１９０は、少なくとも一側が階段型構造を有する。階段型構造部分で、第１上部ワードライン絶縁パターン１９３と第１上部ワードライン１９２の側面は、互いに整合される。また、階段型構造部分で、第２上部ワードライン絶縁パターン１９５と第２上部ワードライン１９４の側面は、互いに整合される。第１及び第２上部ワードライン絶縁パターン１９３、１９５は、例えば、シリコン酸化膜であり、第１及び第２上部ワードライン１９２、１９４は、例えば、ドーピングされたシリコンであり、第１及び第２上部ワードライン１９２、１９４は、板型であり得る。
第２接地選択ライン構造体１９８は、順次に積層された板型の第２接地選択ライン１９６と、第２接地選択ラインキャッピングパターン１９７とを含む。第２ワードライン構造体１９０及び接地選択ライン構造体１９８は、その一側に階段型構造部分を含む。
第２接地選択ライン構造体１９８及び第２ワードライン構造体１９０を貫通して第２半導体構造体２０６が提供される。第２半導体構造体２０６は、第１及び第２上部ワードライン１９２、１９４が提供される平面を貫通するマトリックス形態に配置される。第２ゲート絶縁膜２０２は、第２半導体構造体２０６と第１及び第２上部ワードライン１９２、１９４との間に配置される。又、第２ゲート絶縁膜２０２は、第２半導体構造体２０６と第２ワードライン構造体１９０との間に配置される。第２接地選択ゲート絶縁膜２０４は、第２接地選択ライン１９６と第２半導体構造体２０６との間に介在する。
第２ゲート絶縁膜２０２は、電荷格納膜を含むことができる。一つのワードラインと第２半導体構造体２０６は、一つのメモリセルを提供する。第２半導体構造体２０６は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第２半導体構造体２０６は、第２接地選択ラインキャッピングパターン１９７を貫通して配置されるように延長される。第２半導体構造体２０６は、例えば、単結晶又は多結晶半導体であることができ、半導体構造体２０６は、ピラー（柱状）形態であり得る。
第８層間絶縁膜２１２は、第２ワードライン構造体１９０及び第２接地選択ライン構造体１９８の側面を満たす。第８層間絶縁膜２１２の上部面は、第２接地選択ライン構造体１９８の上部面と同一の高さである。
第２接地選択ライン構造体１９８上に第２共通ソースライン２１０が配置される。第２半導体構造体２０６の一端は、第２ストリング選択半導体構造体１８８と接続される。第２半導体構造体２０６の他端は、第２共通ソースライン２１０と接続される。第２共通ソースライン２１０は、導電体である。
第２共通ソースライン２１０の側面及び上部は、第９層間絶縁膜２１６で満たされる。第９層間絶縁膜２１６の上部面は、平坦化することができる。第９層間絶縁膜２１６及びその下部の第８層間絶縁膜２１２を貫通する第２コンタクトプラグ（２４２、２４６、２４７、２４８、２４９）が配置される。第２コンタクトプラグは、ビットラインコンタクトプラグ２４９と、第２ストリング選択ラインコンタクトプラグ２４７と、第２ワードラインコンタクトプラグ２４８、２４６と、第２接地選択ラインコンタクトプラグ２４４と、第２共通ソースラインコンタクトプラグ２４２とを含む。
第１ワードライン構造体１４０の階段型構造部分上に第１上部コンタクトプラグ（２２２、２２４、２２６、２２８）が配置される。第１上部コンタクトプラグ（２２２、２２４、２２６、２２８）は、各々第１下部コンタクトプラグ（１７２、１７４、１７６、１７８）と電気的に接続される。第１上部コンタクトプラグ（２２２、２２４、２２６、２２）及び第２コンタクトプラグ（２４２、２４６、２４７、２４８、２４９）は、金属配線２３２と電気的に接続される。
本発明の一実施形態による垂直半導体装置の形成方法を以下に説明する。
図６〜図２１は、本発明の一実施形態による垂直半導体装置の形成方法を説明するための断面図であり、（ａ）は図３のＩ‐Ｉ’線に沿って切断された断面図であり、（ｂ）はＩＩ‐ＩＩ’線に沿って切断された断面図である。
図６（ａ）、（ｂ）を参照すると、バッファ酸化膜（図示せず）及びシリコン窒化膜（図示せず）を半導体基板１００上に形成する。バッファ酸化膜、シリコン酸化膜、及び半導体基板１００を連続的にパターニングしてバッファ酸化パターン（図示せず）、シリコン窒化パターン（図示せず）、及びトレンチ（図示せず）を形成する。
トレンチは、プラズマ化学気相蒸着法を利用して、素子分離膜１０２によって充填する。シリコン窒化パターンが露出するように素子分離膜１０２を平坦化する。シリコン窒化パターン及びバッファ酸化パターンを除去する。即ち、素子分離膜１０２は、浅い素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）によって形成される。
半導体基板１００上に犠牲酸化膜（図示せず）を形成し、フォトレジストを利用してパターニングし、イオン注入して共通ソースライン１０３を形成する。犠牲酸化膜のみは除去することができる。
共通ソースライン１０３上に第１層間絶縁膜１０４を形成する。第１層間絶縁膜１０４は、例えば、シリコン酸化膜である。シリコン酸化膜の上部面は、平坦化することができる。
第１層間絶縁膜１０４上に第１接地選択導電膜１１２ａを形成する。第１接地選択導電膜１１２ａ上に第１接地選択キャッピング膜１１４ａを形成する。接地選択導電膜１１２ａは、例えば、単結晶又は多結晶シリコンであり、あるいは、第１接地選択導電膜１１２ａは、アモルファスシリコンで形成し後処理して多結晶又は単結晶化させることもできる。第１接地選択キャッピング膜１１４ａは、例えば、シリコン窒化膜、又はシリコン酸化窒化膜であり得る。
図７（ａ）、（ｂ）を参照すると、第１接地選択キャッピング膜１１４ａ、第１接地選択導電膜１１２ａ、及び第１層間絶縁膜１０４を連続的にパターニングして、第１接地選択孔１１７を形成する。第１接地選択孔１１７は、マトリックス形態に２次元的に配列される。第１接地選択孔１１７が形成された半導体基板１００を熱処理して、第１接地選択孔１１７の側面に第１接地選択ゲート絶縁膜１１８を形成する。第１接地選択ゲート絶縁膜１１８は、例えば、シリコン酸化膜である。
図８（ａ）、（ｂ）を参照すると、第１接地選択ゲート絶縁膜１１８が形成された半導体基板１００上に第１接地選択スペーサ膜（図示せず）をコンフォーマル（ｃｏｎｆｏｒｍａｌ）に形成する。第１接地選択スペーサ膜は、例えば、シリコン酸化窒化膜、又はシリコン膜であることができる。第１接地選択スペーサ膜を異方性エッチングして、第１接地選択孔１１７の内部側面に第１接地選択スペーサ１２０を形成する。続いて、異方性エッチングして、第１接地選択孔１１７の下部に位置する第１層間絶縁膜１０４を除去して共通ソースライン１０３を露出させる。
図９（ａ）、（ｂ）を参照すると、第１接地選択スペーサ１２０は、等方性エッチングを利用して選択的に除去する。第１接地選択孔１１７の内部は、第１接地選択半導体構造体１１６によって満たされる。第１接地選択半導体構造体１１６は、選択的にエピタキシャル成長技術を利用して形成する。又は、第１接地選択半導体構造体１１６は、半導体基板１００上に半導体膜を化学気相蒸着方法によって形成して、平坦化工程を通じて形成することもできる。
第１接地選択キャッピング膜１１４ａ及び第１接地選択導電膜１１２ａをパターニングして、第１接地選択キャッピングパターン１１４、及び第１接地選択ライン１１２を形成する。第１接地選択ライン１１２は、板型であることができる。第１接地選択構造体１１０（図３、４参照）は、第１接地選択ライン１１２と、第１接地選択半導体構造体１１６と、第１接地選択ゲート絶縁膜１１８とを含む。第１接地選択構造体１１０は、第１接地選択トランジスタＧＳＴｍｎａを構成する。第１接地選択構造体１１０が形成された半導体基板１００上に第２層間絶縁膜１２３を形成する。第２層間絶縁膜１２３の上部面は、平坦化される。第２層間絶縁膜１２３の上部面は、第１接地選択キャッピングパターン１１４の上部面の高さと同一であるようにする。
図１０（ａ）、（ｂ）を参照すると、第１接地選択キャッピングパターン１１４上に第３層間絶縁膜１３２を形成する。第３層間絶縁膜１３２は、例えば、シリコン酸化膜である。第３層間絶縁膜１６０上に第１下部ワードライン導電膜１４２ａ、第１下部ワードライン絶縁膜１４３ａ、第２下部ワードライン導電膜１４４ａ、及び第２下部ワードライン絶縁膜１４５ａを順次に積層する。第１、第２下部ワードライン導電膜１４２ａ、１４４ａは、例えば、ドーピングされたシリコンである。第１、第２ワードライン絶縁膜１４３ａ、１４５ａは、例えば、シリコン酸化膜である。
第２下部ワードライン絶縁膜１４５ａ上に第１ストリング選択導電膜１４６ａ、及び第１ストリング選択キャッピング膜１４７ａを積層する。ストリング選択導電膜１４６ａは、例えば、ドーピングされたシリコンである。第１ストリング選択キャッピング膜１４７ａは、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
図１１（ａ）、（ｂ）を参照すると、第１ストリング選択キャッピング膜１４７ａ以下の下部構造物をパターニングして、第１ストリングコンタクト孔１５０を形成する。第１ストリングコンタクト孔１５０は、マトリックス形態に形成される。第１ストリングコンタクト孔１５０は、下部ワードライン導電膜１４２ａ、１４４ａ及び下部ワードライン絶縁膜１４３ａ、１４５ａを貫通する。
第１ストリングコンタクト孔１５０は、第３層間絶縁膜１３２を貫通するように延長される。第１ストリングコンタクト孔１５０は、第１接地選択半導体構造体１１６の上部面を露出させる。第１ストリングコンタクト孔１５０は、第１接地選択半導体構造体１１６と整合するように形成する。
図１２（ａ）、（ｂ）を参照すると、第１ストリングコンタクト孔１５０が形成された半導体基板１００上に第１ゲート絶縁膜１５２をコンフォーマルに形成する。第１ゲート絶縁膜１５２は、電荷格納膜を含むことができる。第１ゲート絶縁膜１５２は、例えば、トンネル絶縁膜／電荷格納膜／ブロッキング絶縁膜の複層構造である。或いは、第１ゲート絶縁膜１５２は、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ複層構造を有することもできる。電荷格納膜は、例えば、シリコン窒化膜である。電荷格納膜は、電荷をトラップすることができる。トンネル絶縁膜は、例えば、熱酸化膜である。第１ゲート絶縁膜１５２の構造及び物質は、多様に変形することができる。
図１３（ａ）、（ｂ）を参照すると、第１ゲート絶縁膜１５２が形成された半導体基板１００上にフォトレジスト１５４を形成し、エッチバックして、フォトレジスト１５４の上部面が第２下部ワードライン導電膜１４４ａの上部面と実質的に一致するようにする。
続いて、半導体基板１００を湿式エッチングして、露出した第１ゲート絶縁膜１５２を除去する。
図１４（ａ）、（ｂ）を参照すると、第１ストリングコンタクト孔１５０に満たされたフォトレジスト１５４を除去する。第１ストリング選択導電膜１４６ａを熱酸化させて第１ストリング選択ゲート絶縁膜１４９を形成する。
図１５（ａ）、（ｂ）を参照すると、第１ストリングスペーサ膜（図示せず）を半導体基板１００上にコンフォーマルに形成する。第１ストリングスペーサ膜は、例えば、シリコン窒化膜、シリコン酸化窒化膜、又はシリコンなどである。第１ストリングスペーサ膜を異方性エッチングして、第１ストリングコンタクト孔１５０の側面にストリングスペーサ１５８を形成する。続いて、追加的なエッチングによって、第１ゲート絶縁膜１５２の下部面を除去する。これは、第１ストリングスペーサ１５８及び第１ストリング選択キャッピング膜１４７ａをマスクにエッチングして、第１接地選択半導体構造体１１６上に配置された第１ゲート絶縁膜１５２を除去することができる。これによって、第１接地選択半導体構造体１１６が露出される。
図１６（ａ）、（ｂ）を参照すると、第１ストリングスペーサ１５８は、選択的に等方性エッチングを利用して除去する。選択的にエピタキシャル成長工程を利用して、第１接地選択半導体構造体１１６上の第１ストリングコンタクト孔１５０に第１半導体構造体１６０をピラー（柱状）形態に成長させる。半導体構造体１６０は、例えば、ドーピングされた、或いはドーピングされないシリコンである。第１半導体構造体１６０は、第１ストリングコンタクト孔１５０を満たすように延長される。続いて、第１半導体構造体１６０が形成された半導体基板１００の上部を平坦化する。
図１７（ａ）、（ｂ）を参照すると、第１ストリング選択キャッピング膜１４７ａ以下の構造物をパターニングして、第１予備ストリング選択ライン構造体１４８ｐ、及び第１ワードライン構造体１４０を形成する。パターニングは、複数のマスクを使用して実行することができる。
第１ワードライン構造体１４０は、第１下部ワードライン１４２と、第１下部ワードライン絶縁パターン１４３と、第２下部ワードライン１４４と、第２下部ワードライン絶縁パターン１４５とを含む。
第１ワードライン構造体１４０上に第１予備ストリング選択ライン構造体１４８ｐが形成配置される。第１予備ストリング選択ライン構造体１４８ｐは、第１予備ストリング選択ライン１４６ｐと、第１予備ストリング選択キャッピングパターン１４７ｐとを含む。第１予備ストリング選択ライン１４６ｐ及び第１予備ストリング選択キャッピングパターン１４７ｐの側面は、互いに整合される。
第１ワードライン構造体１４０の階段型構造部分で、第１下部ワードライン１４２、第１下部ワードライン絶縁パターン１４３の側面は、整合させる。第２下部ワードライン１４４、及び第２下部ワードライン絶縁パターン１４５の側面も、整合させる。第１ストリング選択ライン構造体１４８は、第１ワードライン構造体１４０と階段型構造部分から連続的に階段形態を有して形成する。
第１ワードライン構造体１４０及び第１予備ストリング選択ライン構造体１４８ｐの側面に第４層間絶縁膜１６２を形成する。第４層間絶縁膜１６２の上部面を、平坦化する。
図１８（ａ）、（ｂ）を参照すると、第１予備ストリング選択キャッピングパターン１４７ｐ及び第１予備ストリング選択ライン１４６ｐをパターニングして、第１方向に延長する第１ストリング選択キャッピングパターン１４７及び第１ストリング選択ライン１４６を形成する。
第１ストリング選択構造体１４８は、第１ストリング選択ライン１４６と、第１ストリング選択キャッピングパターン１４７と、第１ストリング選択ゲート絶縁膜１４９とを含む。
第１ストリング選択ライン１４６が形成された半導体基板１００上に第５層間絶縁膜１６３を形成し、第１ストリング選択キャッピングパターン１４７が露出するように平坦化する。第５層間絶縁膜１６３は、例えば、シリコン酸化膜である。
第４層間絶縁膜１６２及び／又は第５層間絶縁膜１６３をパターニングして、第１下部ワードライン１４２を露出させる第１下部ワードラインコンタクト孔（図示せず）、及び第２下部ワードライン１４４を露出させる第２下部ワードラインコンタクト孔（図示せず）を形成する。
第４層間絶縁膜１６２及び第３層間絶縁膜１３２をパターニングして、第１接地選択ライン１１２を露出させる第１接地選択コンタクト孔（図示せず）を形成する。第４層間絶縁膜１６２、第３層間絶縁膜１３２、第２層間絶縁膜１２３、第１層間絶縁膜１０４を連続的にパターニングして、第１共通ソースライン１１２を露出させる第１共通ソースコンタクト孔（図示せず）を形成する。
第１及び２下部ワードラインコンタクト孔、第１接地選択コンタクト孔、第１共通ソースコンタクト孔を満たすように導電膜を形成する。導電膜は、第４層間絶縁膜１６２が露出されるように平坦化されて、第１下部コンタクトプラグ（１７２、１７４、１７６、１７８）を形成する。第１下部コンタクトプラグ（１７２、１７４、１７６、１７８）は、第１及び第２下部ワードラインプラグ１７６、１７８と、第１接地選択ラインプラグ１７４と、第１共通ソースラインプラグ１７２と、を含む。
第１、第２下部ワードラインプラグ１７６、１７８が形成された半導体基板１００上にビットライン導電膜（図示せず）及びビットラインキャッピング膜（図示せず）を形成する。ビットラインキャッピング膜及びビットライン導電膜をパターニングして、第２方向に延長されるビットラインキャッピングパターン１６５、及びビットラインＢＬを形成する。第１下部コンタクトプラグ上に配線パッド１６９を形成する。
ビットラインＢＬが形成された半導体基板１００上に第６層間絶縁膜１６６を形成する。第６層間絶縁膜１６６は、例えば、シリコン酸化膜である。第６層間絶縁膜１６６は、ビットラインＢＬ間の空間を満たす。第６層間絶縁膜１６６の上部面を平坦化する。第６層間絶縁膜１６６の上部面は、ビットラインキャッピングパターン１６５の上部面と同一の高さを有するようにする。
図１９（ａ）、（ｂ）を参照すると、第６層間絶縁膜１６６上に第２ストリング選択導電膜１８２ａを形成する。第２ストリング選択導電膜１８２ａ上に第２ストリング選択キャッピング膜１８４ａを形成する。第２ストリング選択導電膜１８２ａは、例えば、単結晶又は多結晶シリコンである。又は、第２ストリング選択導電膜１８２ａは、アモルファスシリコンを形成し後処理して、多結晶又は単結晶化させることもできる。第１ストリング選択キャッピング膜１８４ａは、例えば、シリコン窒化膜、又はシリコン酸化窒化膜である。
第２ストリング選択キャッピング膜１８４ａ及び第２ストリング選択導電膜１８２ａを連続的にパターニングして、ストリング選択コンタクト孔１８１を形成する。ストリング選択コンタクト孔１８１は、マトリックス形態に２次元的に配列される。ストリング選択コンタクト孔１８１が形成された半導体基板１００を熱処理して、ストリング選択コンタクト孔１８１の内側面に第２ストリング選択ゲート絶縁膜１８６を形成する。第２ストリング選択ゲート絶縁膜１８６は、例えば、シリコン酸化膜である。
第２ストリング選択ゲート絶縁膜１８６が形成された半導体基板１００上に第２ストリング選択スペーサ膜（図示せず）をコンフォーマルに形成する。第２ストリング選択スペーサ膜は、例えば、シリコン酸化窒化膜又はシリコン膜である。第２ストリング選択スペーサ膜を異方性エッチングして、第２ストリング選択孔１８１の内部側面に第２ストリング選択スペーサ（図示せず）を形成する。続いて、第２ストリング選択スペーサが形成された第２ストリング選択孔１８１を異方性エッチングして、第２ストリング選択孔１８１の下部に配置されたビットラインキャッピングパターン１６５を除去してビットラインＢＬを露出させる。
第２ストリング選択スペーサは、等方性エッチングを利用して選択的に除去する。第２ストリング選択孔１８１の内部に、第２ストリング選択半導体構造体１８８を満たす。第２ストリング選択半導体構造体１８８は、選択的にエピタキシャル成長技術を利用して形成する。又は、第２ストリング選択半導体構造体１８８は、半導体基板１００上に半導体膜を化学気相蒸着方法に形成し、平坦化工程を通じて形成することもできる。
図２０（ａ）、（ｂ）を参照すると、第２ストリング選択キャッピング膜１８４ａ及び第２ストリング選択導電膜１８２ａをパターニングして、第２ストリング選択キャッピングパターン１８４、及び第２ストリング選択ライン１８２を形成する。第２ストリング選択ライン１８２は、第１方向に延長されるライン形態である。第２ストリング選択構造体１８０は、第２ストリング選択ライン１８２と、第２ストリング選択半導体構造体１８８と、第２ストリング選択ゲート絶縁膜１８６とを含む。第２ストリング選択構造体１８０は、第２ストリング選択トランジスタＳＳＴｍｎｂを構成する。
第２ストリング選択構造体１８０が形成された半導体基板１００上に第７層間絶縁膜１８９を形成する。第７層間絶縁膜１８９の上部面を、平坦化する。第７層間絶縁膜１８９の上部面は、第２ストリング選択キャッピングパターン１８４の上部面の高さと同一であるようにする。
図２１（ａ）、（ｂ）を参照すると、第７層間絶縁膜１８９上に第１上部ワードライン導電膜（図示せず）、第１上部ワードライン絶縁膜（図示せず）、第２上部ワードライン導電膜（図示せず）、及び第２上部ワードライン絶縁膜（図示せず）を順次に積層する。第１、第２上部ワードライン導電膜は、例えば、ドーピングされたシリコンである。第１、第２上部ワードライン絶縁膜は、例えば、シリコン酸化膜である。
第２上部ワードライン絶縁膜上に第２接地選択導電膜、及び第２接地選択キャッピング膜を積層する。接地選択導電膜は、例えば、ドーピングされたシリコンである。接地選択キャッピング膜は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
第２接地選択キャッピング膜以下の下部構造物をパターニングして、第２ストリングコンタクト孔２０１を形成する。第２ストリングコンタクト孔２０１は、マトリックス形態に形成される。第２ストリングコンタクト孔２０１は、上部ワードライン導電膜及びワードライン絶縁膜を貫通する。第２ストリングコンタクト孔２０１は、第２ストリング選択半導体構造体１８８の上部面を露出させる。第２ストリングコンタクト孔２０１は、第２ストリング選択半導体構造体１８８と整合して形成する。
第２ストリングコンタクト孔２０１が形成された半導体基板１００上に第２ゲート絶縁膜２０２をコンフォーマルに形成する。第２ゲート絶縁膜２０２は、電荷格納膜を含む。第２ゲート絶縁膜２０２は、例えば、トンネル絶縁膜／電荷格納膜／ブロッキング絶縁膜の複層構造である。あるいは、第２ゲート絶縁膜２０２は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ複層構造を有することもできる。電荷格納膜は、例えば、シリコン窒化膜である。電荷格納膜は、電荷をトラップする。トンネル絶縁膜は、例えば、熱酸化膜である。ゲート絶縁膜の構造及び物質は、多様に変形が可能である。
第２ゲート絶縁膜２０２が形成された半導体基板１００上にフォトレジスト（図示せず）を形成しエッチバックして、フォトレジストの上部面が第２上部ワードライン導電膜の上部面と実質的に一致するようにする。続いて、半導体基板１００を湿式エッチングして、露出された第２ゲート絶縁膜２０２を除去する。
第２ストリングコンタクト孔２０１に満たされたフォトレジストを除去する。第２接地選択導電膜を熱酸化させて、第２接地選択ゲート絶縁膜２０４を形成する。
第２ストリングスペーサ膜（図示せず）を半導体基板１００上にコンフォーマルに形成する。第２ストリングスペーサ膜は、例えば、シリコン窒化膜、シリコン酸化窒化膜、又はシリコンである。第２ストリングスペーサ膜を異方性エッチングして、第２ストリングコンタクト孔２０１の側面にストリングスペーサ（図示せず）を形成する。続いて、追加的なエッチングによって、第２ゲート絶縁膜２０２の下部面を除去する。ストリングスペーサ及び接地選択キャッピング膜をマスクにエッチングして、第２ストリング選択半導体構造体１８８上に形成配置された第２ゲート絶縁膜２０２を除去する。これによって、第２ストリング選択半導体構造体１８８が露出する。
第２ストリングスペーサは、選択的に等方性エッチングを利用して除去する。選択的にエピタキシャル成長工程を利用して第２ストリング選択半導体構造体１８８上の第２ストリングコンタクト孔２０１に第２半導体構造体２０６をピラー（柱状）形態に成長させる。第２半導体構造体２０６は、例えば、ドーピングされた、或いはドーピングされないシリコンである。第２半導体構造体２０６は、第２ストリングコンタクト孔２０１を満たすように延長される。続いて、第２半導体構造体２０６が形成された半導体基板１００の上部を平坦化する。
第２接地選択キャッピング膜以下の構造物をパターニングして、第２接地選択ライン構造体１９８、及び第２ワードライン構造体１９０を形成する。パターニングは、複数のマスクを使用して実行することができる。
第２ワードライン構造体１９０は、第１上部ワードライン１９２と、第１上部ワードライン絶縁パターン１９３と、第２上部ワードライン１９４と、第２上部ワードライン絶縁パターン１９５とを含む。第２ワードライン構造体１９０上に第２接地選択ライン構造体１９８を形成配置する。第２接地選択ライン構造体１９８は、第２ストリング選択ライン１９６と、第２ストリング選択キャッピングパターン１９７と、を含む。第２接地選択ライン１９６及び第２接地選択キャッピングパターン１９７の側面は、互いに整合するようにする。
第２ワードライン構造体１９０の階段型構造部分で、第１上部ワードライン１９２、第１上部ワードライン絶縁パターン１９３の側面は、整合するようにする。第２接地選択ライン構造体１９８は、第２ワードライン構造体１９０の階段型構造部分で連続的に階段形態を形成する。第２上部ワードライン１９４、及び第２上部ワードライン絶縁パターン１９５の側面は、整合するようにする。
第２ワードライン構造体１９０及び第２接地選択ライン構造体１９８の側面に第８層間絶縁膜２１２を形成する。第８層間絶縁膜２１２の上部面を平坦化する。第８層間絶縁膜２１２の上部面は、第２接地選択キャッピングパターン１９７の上部面と同一の高さであるようにする。
再び、図３〜図５を参照すると、第２接地選択キャッピングパターン１９７上に共通ソース導電膜を形成する。共通ソース導電膜をパターニングして、第２共通ソースライン２１０を形成する。第２共通ソースライン上に第９層間絶縁膜２１６を形成する。第９層間絶縁膜２１６の上部面を平坦化する。
第９層間絶縁膜２１６以下の構造物をパターニングして、第２コンタクトプラグ及び第１上部コンタクトプラグを形成する。
第２コンタクトプラグ（２４２、２４４、２４６、２４８、２４９、２５４、２４７）は、第２共通ソースラインコンタクトプラグ２４２と、第２接地選択ラインコンタクトプラグ２４４と、第２上部ワードラインコンタクトプラグ２４６と、第１上部ワードラインコンタクトプラグ２４８と、ビットラインコンタクトプラグ２４９と、第１ストリング選択ラインコンタクトプラグ２４７と、第２ストリング選択コンタクトプラグ２５４とを含む。
第１上部コンタクトプラグ（２２２、２２４、２２６、２２８）は、第１及び第２上部ワードラインコンタクトプラグ２２６、２２８と、第１上部接地選択コンタクトプラグ２２４と、第１上部共通ソースコンタクトプラグ２２２とを含む。
第２コンタクトプラグが形成された半導体基板１００上に金属配線２３２を形成配置する。
図２２〜図２４は、本発明の他の実施形態による垂直型半導体装置の平面図及び断面図であり、図２２は、本発明の他の実施形態による垂直型半導体装置の平面図であり、図２３は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、図２４は、図２２のＩＶ‐ＩＶ’線に沿って切断された断面図である。
図２２〜図２４を参照すると、半導体基板１１００に素子分離膜１１０２が配置される。素子分離膜１１０２は、活性領域を定義する。素子分離膜１１０２の上部面は、半導体基板１１００と実質的に同一の高さを有する。素子分離膜１１０２は、浅いトレンチ素子分離工程によって実行することができる。素子分離膜１１０２は、例えば、シリコン酸化膜である。
活性領域は、ドーピングされる。ドーピングされた活性領域は、第１ビットラインＢＬａになることができる。半導体基板は、第１方向及び第１方向と直交する第２方向によって定義される平面に配置される。第１ビットラインＢＬａは、導電層として機能することができる。第１ビットラインＢＬａは、ライン形態で第２方向に延長される。第１ビットラインＢＬａは、素子分離膜１１０２によって互いに分離される。第１ビットラインＢＬａは、例えば、ドーピングされたシリコン、金属化合物、金属の内から選択される少なくとも一つを含むことができる。あるいは、ビットラインＢＬａは、例えば、金属シリサイド／シリコン、又はシリコン／金属シリサイド／シリコンの積層構造を有することもできる。
半導体基板１１００上に第１層間絶縁膜１１０４が配置される。第１層間絶縁膜１１０４は、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。第１層間絶縁膜１１０４上に第１ストリング選択構造体１１１０が配置される。第１ストリング選択構造体１１１０は、第１ビットラインＢＬａ上で第１方向へ延長される。
第１ストリング選択構造体１１１０は、第１ストリング選択トランジスタＳＳＴｍｎａを含む。第１ストリング選択トランジスタＳＳＴｍｎａは、第１ストリング選択ライン１１１２と、第１ストリング選択ライン１１１２を貫通して配置される第１ストリング選択半導体構造体１１１６と、第１ストリング選択半導体構造体１１１６と第１ストリング選択ライン１１１２との間に配置される第１ストリング選択ゲート絶縁膜１１１８とを含む。
第１ストリング選択ライン１１１２は、ドーピングされた半導体によって形成される。第１ストリング選択ライン１１１２上に第１ストリング選択ラインキャッピングパターン１１１４が配置される。第１ストリング選択ラインキャッピングパターンは、例えば、シリコン窒化膜、シリコン酸化窒化膜、シリコン酸化膜の内から選択される少なくとも一つを含むことができる。第１ストリング選択ラインキャッピングパターン１１１４と第１ストリング選択ライン１１１２の側面は、整合される。
第１ストリング選択ラインキャッピングパターン１１１４、第１ストリング選択ライン１１１２、及び第１層間絶縁膜１１０４を貫通して、第１ストリング選択半導体構造体１１１６が配置される。第１ストリング選択半導体構造体１１１６は、例えば、単結晶又は多結晶の半導体である。第１ストリング選択半導体構造体１１１６は、ドーピングされる。第１ストリング選択半導体構造体１１１６の一端は、第１ビットラインＢＬａと接続される。第１ストリング選択半導体構造体１１１６は、第１ストリング選択ライン１１１２を貫通してマトリックス形態に配置される。
第１ストリング選択ライン及び第１ストリング選択ラインキャッピングパターンの側面は、第２層間絶縁膜１１２３によって満たされる。第２層間絶縁膜１１２３の上部面は、第１ストリング選択ラインキャッピングパターン１１１４の上部面の高さと同一である。
第１ストリング選択ラインキャッピングパターン１１１４上に第３層間絶縁膜１１３２が配置される。第３層間絶縁膜１１３２は、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
第３層間絶縁膜１１３２上に第１ワードライン構造体１１４０が配置される。第１ワードライン構造体１１４０は、順次に積層された第１下部ワードライン１１４２と、第１下部ワードライン絶縁パターン１１４３と、第２下部ワードライン１１４４と、第２下部ワードライン絶縁パターン１１４５とを含む。第１及び第２下部ワードライン１１４２、１１４４は、２階層以上に積層することができる。第１ワードライン構造体１１４０は、少なくともその一側が階段型構造である。
階段型構造部分で、第１下部ワードライン絶縁パターン１１４３と第１下部ワードライン１１４２の側面は、互いに整合される。階段型構造部分で、第２下部ワードライン絶縁パターン１１４５と第２下部ワードライン１１４４の側面は、互いに整合される。第１及び第２下部ワードライン絶縁パターン１１４３、１１４５は、例えば、シリコン酸化膜である。第１及び第２下部ワードライン１１４２、１１４４は、例えば、ドーピングされたシリコンである。第１及び第２下部ワードライン１１４２、１１４４の厚さは、第１及び第２下部ワードライン絶縁パターン１１４３、１１４５の厚さより厚くあり得、第１及び第２下部ワードライン１１４２、１１４４は、板型の構造であり得る。
第１ワードライン構造体１１４０を貫通して第１半導体構造体１１６０が提供される。第１半導体構造体１１６０は、第１下部ワードラインが提供される平面を貫通してマトリックス形態に配置される。第１半導体構造体１１６０は、第１ストリング選択半導体構造体１１１６と整合される。第１ゲート絶縁膜１１５２は、第１半導体構造体１１６０と第１及び第２下部ワードライン１１４２、１１４４との間に配置される。又は、第１ゲート絶縁膜１１５２は、第１半導体構造体１１６０と第１ワードライン構造体１１４０との間に配置される。
第１ゲート絶縁膜１１５２は、電荷格納膜を含むことができる。一つのワードラインと第１半導体構造体１１６０は、一つのメモリセルを提供する。第１半導体構造体１１６０は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第１半導体構造体１１６０は、第３層間絶縁膜１１３２を貫通して配置されるように延長される。第１半導体構造体１１６０の一端は、第１ストリング選択半導体構造体１１１６と接続される。第１半導体構造体１１６０は、例えば、単結晶又は多結晶半導体であり、半導体構造体１１６０は、ピラー形態（柱状）であることができる。
或いは、本発明の変形された実施形態として第１半導体構造体１１６０は、円筒形態又はマカロニ形態を取り得ることもできる。
第１ワードライン構造体１１４０上に第１接地選択構造体１１４８が配置される。第１接地選択構造体１１４８は、第１接地選択ライン１１４６と、第１接地選択キャッピングパターン１１４７とを含む。第１接地選択ライン１１４６は、板型であることができる。第１接地選択ライン１１４６、及び第１接地選択キャッピングパターン１１４７の側面は、互いに整合される。第１半導体構造体１１６０は、第１接地選択ライン１１４６及び第１接地選択キャッピングパターン１１４７を貫通するように延長される。
第１半導体構造体１１６０と第１接地選択ライン１１４６との間に第１接地選択ゲート絶縁膜１１４９が配置される。第１ワードライン構造体１１４０及び第１接地選択構造体１１４８の側面に第４層間絶縁膜１１６２が配置される。第４層間絶縁膜１１６２の上部面は、第１接地選択キャッピングパターン１１４７の上部面の高さと同一であるようにする。
第１ワードライン構造体１１４０の周辺に第１下部コンタクトプラグ（１１７１、１１７２、１１７４、１１７６、１１７８）が配置される。第１下部コンタクトプラグは、第１下部ビットラインコンタクトプラグ１１７１と、第１下部ストリング選択ラインコンタクトプラグ１１７２と、第１下部ワードラインコンタクトプラグ１１７４、１１７６と、第１下部接地選択ラインコンタクトプラグ１１７８とを含む。
第１下部コンタクトプラグは、第４層間絶縁膜１１６２を全部又は一部貫通して配置される。第１下部コンタクトプラグの上部面は、第４層間絶縁膜１１６２の上部面と同一の高さであるようにする。第１下部コンタクトプラグは、例えば、金属、ドーピングされたシリコン、金属化合物の内から選択される少なくとも一つを含むことができる。
第１半導体構造体１１６０の他端は、共通ソースラインＣＳＬと電気的に接続される。共通ソースラインＣＳＬは、板型であることができる。
共通ソースラインＣＳＬは、例えば、ドーピングされたポリシリコン、金属化合物、金属の内から選択される少なくとも一つを含むことができる。或いは、共通ソースラインＣＳＬは、金属シリサイド／ポリシリコン、又はポリシリコン／金属シリサイド／ポリシリコンの積層構造を有することもできる。第４層間絶縁膜１１６２上に配線パッド１１６９が配置される。配線パッド１１６９の各々は、第１下部コンタクトプラグと電気的に接続される。共通ソースラインＣＳＬ上に第５層間絶縁膜１１６５が配置される。第５層間絶縁膜１１６５の上部面は、平坦化される。
第５層間絶縁膜１１６５上に第２接地選択構造体１１８０が配置される。第２接地選択構造体１１８０は、第２接地選択ライン１１８２と、第２接地選択キャッピングパターン１１８４とを含む。第２接地選択ライン１１８２は、板型であることができる。第２接地選択ライン１１８２、及び第２接地選択キャッピングパターン１１８４の側面は、互いに整合される。第２接地選択半導体構造体１１８８は、第２接地選択ライン１１８２及び第２接地選択キャッピングパターン１１８４を貫通して配置される。第２接地選択半導体構造体１１８８と第２接地選択ライン１１８２との間に第２接地選択ゲート絶縁膜１１８６が配置される。第６層間絶縁膜１１８９は、第２接地選択ライン１１８２の側面に配置される。第６層間絶縁膜１１８９の上部面は、第２接地選択キャッピングパターン１１８４の上部面と一致させる。
第６層間絶縁膜１１８９上に順次に第２ワードライン構造体１１９０及び接地選択ライン構造体１１９８が積層される。第２ワードライン構造体１１９０は、順次に積層された第１上部ワードライン１１９２と、第１上部ワードライン絶縁パターン１１９３と、第２上部ワードライン１１９４と、第２上部ワードライン絶縁パターン１１９５とを含む。ワードラインは、２階層以上に積層することもできる。第２上部ワードライン構造体１１９０は、少なくともその一側で階段型構造を有する。
階段型構造部分で、第１上部ワードライン絶縁パターン１１９３と第１上部ワードライン１１９２の側面は、互いに整合される。また、階段型構造部分で、第２上部ワードライン絶縁パターン１１９５と第２上部ワードライン１１９４の側面は、互いに整合される。第１及び第２上部ワードライン絶縁パターン１１９３、１１９５は、例えば、シリコン酸化膜である。第１及び第２上部ワードライン１１９２、１１９４は、例えば、ドーピングされたシリコンである。第１及び第２上部ワードライン１１９２、１１９４は、板型であることができる。
第２ストリング選択ライン構造体１１９８は、順次に積層された第２ストリング選択ライン１１９６と、第２ストリング選択ラインキャッピングパターン１１９７とを含む。第２ワードライン構造体１１９０及び接地選択ライン構造体１１９８は、その一側に階段型構造部分を含む。第２ストリング選択ライン１１９６は、第１方向にライン形態に延長される。
第２ストリング選択ライン構造体１１９８及び第２ワードライン構造体１１９０を貫通して第２半導体構造体１２０６が提供される。第２半導体構造体１２０６は、第１及び第２上部ワードライン１１９２、１１９４が提供される平面を貫通するマトリックス形態に配置される。第２ゲート絶縁膜１２０２は、第２半導体構造体１２０６と第１及び第２上部ワードライン１１９２、１１９４との間に配置される。又は、第２ゲート絶縁膜１２０２は、第２半導体構造体１２０６と第２ワードライン構造体１１９０との間に配置される。第２ストリング選択ゲート絶縁膜１２０４は、第２接地選択ライン１１９６と第２半導体構造体１２０６との間に介在する。
第２ゲート絶縁膜１２０２は、電荷格納膜を含むことができる。一つのワードラインと第２半導体構造体１２０６の交点は、一つのメモリセルを提供する。第２半導体構造体１２０６は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第２半導体構造体１２０６は、第２ストリング選択ラインキャッピングパターンを貫通して配置されるように延長される。第２半導体構造体１２０６は、例えば、単結晶又は多結晶半導体であることができ、半導体構造体２０６は、ピラー（柱状）形態であることができる。
第７層間絶縁膜１２１２は、第２ワードライン構造体１１９０及び第２ストリング選択ライン構造体１１９８の側面を満たす。第７層間絶縁膜１２１２の上部面は、第２ストリング選択ライン絶縁パターン１１９７の上部面と同一の高さであるようにする。第２ストリング選択ライン１１９６間の空間は、第８層間絶縁膜１２１１によって満たされる。また、第８層間絶縁膜１２１１の上部面は、平坦化される。第８層間絶縁膜１２１１の上部面は、第２ストリング選択ラインキャッピングパターン１１９７の上部面と同一の高さであるようにする。
第２ストリング選択構造体１１９８上に第２ビットラインＢＬｂが配置される。第２半導体構造体１２０６の一端は、第２接地選択半導体構造体１１８８と接続される。第２半導体構造体１２０６の他端は、第２ビットラインＢＬｂと接続される。第２ビットラインＢＬｂは、導電体である。第２ビットラインＢＬｂは、ライン形態に第２方向に延長される。第２ビットラインＢＬｂが形成された半導体基板上に第９層間絶縁膜１２１６が配置される。第９層間絶縁膜１２１６の上部面は、平坦化される。
第９層間絶縁膜１２１６の下部の層間絶縁膜を貫通する第２コンタクトプラグ（１２４２、１２４４、１２４６、１２４８、１２４９、１２５４）が配置される。第２コンタクトプラグは、第２ビットラインコンタクトプラグ１２４２と、第２ストリング選択ラインコンタクトプラグ１２５４と、第２ワードラインコンタクトプラグ１２４４、１２４６と、第２接地選択ラインコンタクトプラグ１２４８と、共通ソースラインコンタクトプラグ１２４９とを含む。
第１下部コンタクトプラグ上に第１上部コンタクトプラグ（１２２２、１２２４、１２２６、１２２８、１２２３）が配置される。第１上部コンタクトプラグ（１２２２、１２２４、１２２６、１２２８、１２２３）は、各々第１下部コンタクトプラグ（１１７２、１１７４、１１７６、１１７８、１１７１）と電気的に接続される。第１上部コンタクトプラグ及び第２コンタクトプラグは、金属配線１２３２で電気的に接続される。
以下、本発明の他の実施形態による垂直半導体装置の形成方法を説明する。
図２５〜図４０は、本発明の他の実施形態による垂直半導体装置の形成方法を説明するための断面図であり、（ａ）は図２２のＩＩＩ‐ＩＩＩ’線に沿って切断された断面図であり、（ｂ）はＩＶ‐ＩＶ’線に沿って切断された断面図である。
図２５（ａ）、（ｂ）を参照すると、バッファ酸化膜（図示せず）及びシリコン窒化膜（図示せず）を半導体基板１１００上に形成する。バッファ酸化膜、シリコン酸化膜、及び半導体基板１１００を連続的にパターニングして、バッファ酸化パターン（図示せず）、シリコン窒化パターン（図示せず）、及びトレンチ（図示せず）を形成する。
トレンチは、プラズマ化学気相蒸着法を利用して素子分離膜１１０２によって充填する。シリコン窒化パターンが露出するように素子分離膜１１０２を平坦化する。シリコン窒化パターン及びバッファ酸化パターンを除去する。即ち、素子分離膜１０２は、浅い素子分離工程によって形成される。
半導体基板１１００上に犠牲酸化膜（図示せず）を形成し、フォトレジストを利用してパターニングし、イオン注入して第１ビットラインＢＬａを形成する。第１ビットラインＢＬａは、第２方向に延長される。第１ビットラインＢＬａの間に素子分離膜１１０２を介在させる。
第１ビットラインＢＬａ上に第１層間絶縁膜１１０４を形成する。第１層間絶縁膜１１０４は、例えば、シリコン酸化膜である。シリコン酸化膜の上部面を平坦化する。
第１層間絶縁膜１１０４上に第１ストリング選択導電膜１１１２ａを形成する。第１ストリング選択導電膜１１１２ａ上に第１ストリング選択キャッピング膜１１１４ａを形成する。第１ストリング選択導電膜１１１２ａは、例えば、単結晶又は多結晶シリコンである。又は、第１ストリング選択導電膜１１１２ａは、アモルファスシリコンを形成し後処理して多結晶又は単結晶化させることもできる。第１ストリング選択キャッピング膜１１１４ａは、例えば、シリコン窒化膜又はシリコン酸化窒化膜である。
図２６（ａ）、（ｂ）を参照すると、第１ストリング選択キャッピング膜１１１４ａ、第１ストリング選択導電膜１１１２ａを連続的にパターニングして、第１ストリング選択孔１１１７を形成する。第１ストリング選択孔１１１７は、マトリックス形態に２次元的に配列される。第１ストリング選択孔１１１７が形成された半導体基板１１００を熱処理して、第１ストリング選択孔１１１７の側面に第１ストリング選択ゲート絶縁膜１１１８を形成する。第１ストリング選択ゲート絶縁膜１１１８は、例えば、シリコン酸化膜である。
図２７（ａ）、（ｂ）を参照すると、第１ストリング選択ゲート絶縁膜１１８が形成された半導体基板１１００上に第１ストリング選択スペーサ膜（図示せず）をコンフォーマルに形成する。第１ストリング選択スペーサ膜は、例えば、シリコン酸化窒化膜又はシリコン膜である。第１ストリング選択スペーサ膜を異方性エッチングして、第１ストリング選択孔１１１７の内部側面に第１ストリング選択スペーサ１１２０を形成する。続いて、第１ストリング選択スペーサ１１２０が配置された第１ストリング選択孔１１１７を異方性エッチングして、第１ストリング選択孔１１１７の下部に配置された第１層間絶縁膜１１０４を除去して第１ビットラインＢＬａを露出させる。
図２８（ａ）、（ｂ）を参照すると、第１ストリング選択スペーサ１１２０は、等方性エッチングを利用して選択的に除去する。第１ストリング選択孔１１１７の内部は、第１ストリング選択半導体構造体１１１６によって満たされる。第１ストリング選択半導体構造体１１１６は、選択的にエピタキシャル成長技術を利用して形成する。又は、第１ストリング選択半導体構造体１１１６は、半導体基板１１００上に半導体膜を化学気相蒸着方法によって形成し、平坦化工程を通じて形成することもできる。
第１ストリング選択キャッピング膜１１１４ａ及び第１ストリング選択導電膜１１１２ａをパターニングして、第１ストリング選択キャッピングパターン１１１４、及び第１ストリング選択ライン１１１２を形成する。第１ストリング選択ライン１１１２は、第１方向に延長される。第１ストリング選択構造体１１１０は、第１ストリング選択ライン１１１２と、第１ストリング選択半導体構造体１１１６と、第１ストリング選択ゲート絶縁膜１１１８とを含む。
第１ストリング選択構造体１１１０は、第１ストリング選択トランジスタＳＳＴｍｎａを構成する。第１ストリング選択構造体１１１０が形成された半導体基板１１００上に第２層間絶縁膜１１２３を形成する。第２層間絶縁膜１１２３の上部面を平坦化する。第２層間絶縁膜１１２３の上部面は、第１ストリング選択キャッピングパターンの上部面の高さと同一であるようにする。
図２９（ａ）、（ｂ）を参照すると、第１ストリング選択キャッピングパターン１１１４上に第３層間絶縁膜１１３２を形成する。第３層間絶縁膜１１３２は、例えば、シリコン酸化膜である。第３層間絶縁膜１１３２上に第１下部ワードライン導電膜１１４２ａ、第１下部ワードライン絶縁膜１１４３ａ、第２下部ワードライン導電膜１１４４ａ、及び第２下部ワードライン絶縁膜１１４５ａを順次に積層する。第１、第２下部ワードライン導電膜１１４２ａ、１１４４ａは、例えば、ドーピングされたシリコンである。第１、第２ワードライン絶縁膜１１４３ａ、１１４５ａは、例えば、シリコン酸化膜である。
第２下部ワードライン絶縁膜１１４５ａ上に第１接地選択導電膜１１４６ａ、及び第１接地選択キャッピング膜１１４７ａを積層する。第１接地選択導電膜１１４６ａは、例えば、ドーピングされたシリコンである。第１ストリング選択キャッピング膜１１４７ａは、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
図３０（ａ）、（ｂ）を参照すると、第１接地選択キャッピング膜１１４７ａ以下の下部構造物をパターニングして、第１ストリングコンタクト孔１１５０を形成する。第１ストリングコンタクト孔１１５０は、マトリックス形態に形成される。第１ストリングコンタクト孔１１５０は、下部ワードライン導電膜１１４２ａ、１１４４ａ及びワードライン絶縁膜１１４３ａ、１１４５ａを貫通する。
第１ストリングコンタクト孔１１５０は、第３層間絶縁膜１１３２を貫通するように延長される。第１ストリングコンタクト孔１１５０は、第１ストリング選択半導体構造体１１１６の上部面を露出させる。第１ストリングコンタクト孔１１５０は、第１ストリング選択半導体構造体１１１６と整合するように形成する。
図３１（ａ）、（ｂ）を参照すると、第１ストリングコンタクト孔１１５０が形成された半導体基板１１００上に第１ゲート絶縁膜１１５２をコンフォーマルに形成する。第１ゲート絶縁膜１１５２は、電荷格納膜を含むことができる。第１ゲート絶縁膜１１５２は、例えば、トンネル絶縁膜／電荷格納膜／ブロッキング絶縁膜の複層構造である。或いは、第１ゲート絶縁膜１１５２は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ複層構造を有することもできる。電荷格納膜は、例えば、シリコン窒化膜である。電荷格納膜は、電荷をトラップすることができる。トンネル絶縁膜は、例えば、熱酸化膜である。第１ゲート絶縁膜１１５２の構造及び物質は、多様に変形することができる。
図３２（ａ）、（ｂ）を参照すると、第１ゲート絶縁膜１１５２が形成された半導体基板１１００上にフォトレジスト１１５４を形成し、エッチバックして、フォトレジスト１１５４の上部面が第２下部ワードライン導電膜１１４４ａの上部面と実質的に一致するようにする。続いて、半導体基板１１００を湿式エッチングして、露出した第１ゲート絶縁膜１１５２を除去する。
図３３（ａ）、（ｂ）を参照すると、第１ストリングコンタクト孔１１５０に満たされたフォトレジスト１１５４を除去する。第１ストリング選択導電膜１１４６ａを熱酸化させて、第１ストリング選択ゲート絶縁膜１１４９を形成する。
図３４（ａ）、（ｂ）を参照すると、第１ストリングスペーサ膜（図示せず）を半導体基板１１００上にコンフォーマルに形成する。第１ストリングスペーサ膜は、例えば、シリコン窒化膜、シリコン酸化窒化膜、又はシリコンである。第１ストリングスペーサ膜を異方性エッチングして、第１ストリングコンタクト孔１１５０の側面にストリングスペーサ１１５８を形成する。続いて、追加的なエッチングによって、第１ゲート絶縁膜１１５２の下部面を除去する。これは、第１ストリングスペーサ１１５８及びストリング選択キャッピング膜１１４７ａをマスクにエッチングして、第１ストリング選択半導体構造体１１１６上に配置された第１ゲート絶縁膜１１５２を除去することができる。これによって、第１ストリング選択半導体構造体１１１６が露出される。
図３５（ａ）、（ｂ）を参照すると、第１ストリングスペーサ１１５８は、選択的に等方性エッチングを利用して除去する。選択的にエピタキシャル成長工程を利用して、第１ストリング選択半導体構造体１１１６上の第１ストリングコンタクト孔１１５０に第１半導体構造体１１６０をピラー（柱状）形態に成長させる。半導体構造体１１６０は、例えば、ドーピングされた、或いはドーピングされないシリコンである。第１半導体構造体１１６０は、第１ストリングコンタクト孔１１５０を満たすように延長される。続いて、第１半導体構造体１１６０が形成された半導体基板１１００の上部を平坦化する。
図３６（ａ）、（ｂ）を参照すると、第１接地選択キャッピング膜１１４７ａ以下の構造物をパターニングして、第１接地選択ライン構造体１１４８、及び第１ワードライン構造体１１４０を形成する。パターニングは、複数のマスクを使用して実行することができる。第１接地選択ライン構造体１１４８、及び第１ワードライン構造体１１４０は、一側で階段型構造部分を有する。
第１ワードライン構造体１１４０は、第１下部ワードライン１１４２と、第１下部ワードライン絶縁パターン１１４３と、第２下部ワードライン１１４４と、第２下部ワードライン絶縁パターン１１４５とを含む。第１ワードライン構造体１１４０上に第１接地選択ライン構造体１１４８が形成配置される。第１接地選択ライン構造体１１４８は、第１接地選択ライン１１４６と、第１接地選択キャッピングパターン１１４７とを含む。第１接地選択ライン１１４６は、板型であることができる。
第１ワードライン構造体１１４０の階段型構造部分で第１下部ワードライン１１４２、第１下部ワードライン絶縁パターン１１４３の側面を整合させる。接地選択ライン構造体１１４８は、第１ワードライン構造体１１４０と階段型構造部分で連続的に階段形態を形成する。第２下部ワードライン１１４４、及び第２下部ワードライン絶縁パターン１１４５の側面は整合させる。第１ワードライン構造体１１４０の側面に第４層間絶縁膜１１６２を形成する。第４層間絶縁膜１１６２の上部面を平坦化する。
図３７（ａ）、（ｂ）を参照すると、第４層間絶縁膜１１６２をパターニングして、第１下部ワードライン１１４２を露出させる第１下部ワードラインコンタクト孔（図示せず）、及び第２下部ワードライン１１４４を露出させる第２下部ワードラインコンタクト孔（図示せず）を形成する。第４層間絶縁膜１１６２をパターニングして第１接地選択ラインを露出させる第１接地選択コンタクト孔（図示せず）を形成する。
第４層間絶縁膜１１６２及び第３層間絶縁膜１１３２をパターニングして、第１ストリング選択ライン１１１２を露出させる第１ストリング選択コンタクト孔（図示せず）を形成する。
第４層間絶縁膜１１６２、第３層間絶縁膜１１３２、第２層間絶縁膜１１２３、及び第１層間絶縁膜１１０４を連続的にパターニングして、第１ビットラインＢＬａを露出させる第１ビットラインコンタクト孔（図示せず）を形成する。
第１及び第２下部ワードラインコンタクト孔、第１接地選択コンタクト孔、第１ストリング選択コンタクト孔、第１ビットラインコンタクト孔を満たすように導電膜を形成する。
導電膜は、第４層間絶縁膜１１６２が露出するように平坦化されて、第１下部コンタクトプラグ（１１７１、１１７２、１１７４、１１７６、１１７８）を形成する。第１下部コンタクトプラグ（１１７１、１１７２、１１７４、１１７６、１１７８）は、第１及び第２下部ワードラインコンタクトプラグ１１７４、１１７６と、第１接地選択コンタクトプラグ１１７８と、第１ビットラインコンタクトプラグ１１７１と、第１ストリング選択ラインコンタクトプラグ１１７２とを含む。
第１及び第２下部ワードラインコンタクトプラグ１１７４、１１７６が形成された半導体基板１１００上に共通ソース導電膜（図示せず）を形成する。共通ソース導電膜をパターニングして共通ソースラインＣＳＬを形成する。共通ソースラインＣＳＬは、板型であることができる。第１下部コンタクトプラグ上に配線パッド１１６９が形成配置される。
共通ソースラインＣＳＬが形成された半導体基板１１００上に第５層間絶縁膜１１６５を形成する。第５層間絶縁膜１１６５は、例えば、シリコン酸化膜である。第５層間絶縁膜１１６５の上部面を平坦化する。
図３８（ａ）、（ｂ）を参照すると、第５層間絶縁膜１１６５上に第２接地選択導電膜１１８２ａを形成する。第２接地選択導電膜１１８２ａ上に第２接地選択キャッピング膜１１８４ａを形成配置する。第２接地選択導電膜１１８２ａは、例えば、単結晶又は多結晶シリコンである。又は、第２接地選択導電膜１１８２ａは、アモルファスシリコンを形成して後処理して、多結晶又は単結晶化させることもできる。第１接地選択キャッピング膜１１８４ａは、例えば、シリコン窒化膜、又はシリコン酸化窒化膜である。
第２接地選択キャッピング膜１１８４ａ及び第２接地選択導電膜１１８２ａを連続的にパターニングして、第２接地選択コンタクト孔１１８１を形成する。接地選択コンタクト孔１１８１は、マトリックス形態に２次元的に配列される。接地選択コンタクト孔１１８１が形成された半導体基板１１００を熱処理して、接地選択コンタクト孔の内側面に第２接地選択ゲート絶縁膜１１８６を形成する。第２接地選択ゲート絶縁膜１１８６は、例えば、シリコン酸化膜である。
第１接地選択ゲート絶縁膜１１８６が形成された半導体基板１１００上に第２接地選択スペーサ膜（図示せず）をコンフォーマルに形成する。第２ストリング選択スペーサ膜は、例えば、シリコン酸化窒化膜又はシリコン膜である。第２ストリング選択スペーサ膜を異方性エッチングして、第２接地選択孔１１８１の内部側面に第２接地選択スペーサ（図示せず）を形成する。続いて、第２接地選択スペーサが配置された第２接地選択孔１１８１を異方性エッチングして、第２接地選択孔１１８１の下部に配置された第５層間絶縁膜１１６５を除去して共通ソースラインＣＳＬを露出させる。
第２接地選択スペーサは、等方性エッチングを利用して選択的に除去する。第２接地選択孔１１８１の内部は、第２接地選択半導体構造体１１８８に満たされる。
第２接地選択半導体構造体１１８８は、選択的にエピタキシャル成長技術を利用して形成する。又は、第２接地選択半導体構造体１１８８は、半導体基板１１００上に半導体膜を化学気相蒸着方法に形成して平坦化工程を通じて形成することもできる。
図３９（ａ）、（ｂ）を参照すると、第２接地選択キャッピング膜１１８４ａ及び第２接地選択導電膜１１８２ａをパターニングして、第２接地選択キャッピングパターン１１８４、及び第２接地選択ライン１１８２を形成する。第２接地選択ライン１１８２は、板型であることができる。第２接地選択構造体１１８０は、第２接地選択ライン１１８２と、第２接地選択半導体構造体１１８８と、第２接地選択ゲート絶縁膜１１８６とを含む。
第２接地選択構造体１１８０は、第２接地選択トランジスタＧＳＴｍｎｂを構成する。
第２接地選択構造体１１８０が形成された半導体基板１１００上に第６層間絶縁膜１１８９を形成する。第６層間絶縁膜１１８９の上部面を平坦化する。第６層間絶縁膜１１８９の上部面は、第２接地選択キャッピングパターン１１８４の上部面の高さと同一であるようにする。
図４０（ａ）、（ｂ）を参照すると、第６層間絶縁膜１１８９上に第１上部ワードライン導電膜（図示せず）、第１上部ワードライン絶縁膜（図示せず）、第２上部ワードライン導電膜（図示せず）、第２上部ワードライン絶縁膜（図示せず）を順次に積層する。第１、第２上部ワードライン導電膜は、例えば、ドーピングされたシリコンである。第１、第２上部ワードライン絶縁膜は、例えば、シリコン酸化膜である。
第２上部ワードライン絶縁膜上に第２ストリング選択導電膜、及び第２ストリング選択キャッピング膜を積層する。第２ストリング選択導電膜は、例えば、ドーピングされたシリコンである。第２ストリング選択キャッピング膜は、例えば、シリコン窒化膜、シリコン酸化膜、シリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
第２ストリング選択キャッピング膜以下の下部構造物をパターニングして、第２ストリングコンタクト孔１２０１を形成する。第２ストリングコンタクト孔１２０１は、マトリックス形態に形成される。第２ストリングコンタクト孔１２０１は、上部ワードライン導電膜及び上部ワードライン絶縁膜を貫通する。第２ストリングコンタクト孔１２０１は、第２接地選択半導体構造体１１８８の上部面を露出させる。第２ストリングコンタクト孔１２０１は、第２ストリング選択半導体構造体１１８８と整合して形成配置する。
第２ストリングコンタクト孔１２０１が形成された半導体基板１１００上に第２ゲート絶縁膜１２０２をコンフォーマルに形成する。第２ゲート絶縁膜１２０２は、電荷格納膜を含む。第２ゲート絶縁膜１２０２は、例えば、トンネル絶縁膜／電荷格納膜／ブロッキング絶縁膜の複層構造である。あるいは、第２ゲート絶縁膜は、例えば、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜のＯＮＯ複層構造を有することもできる。電荷格納膜は、例えば、シリコン窒化膜である。電荷格納膜は、電荷をトラップする。トンネル絶縁膜は、例えば、熱酸化膜である。ゲート絶縁膜の構造及び物質は、多様にが可能である。
第２ゲート絶縁膜１２０２が形成された半導体基板１１００上にフォトレジスト（図示せず）を形成しエッチバックして、フォトレジストの上部面が前記第２上部ワードライン導電膜の上部面と実質的に一致するようにする。続いて、半導体基板１１００を湿式エッチングして、露出された第２ゲート絶縁膜１２０２を除去する。
第２ストリングコンタクト孔１２０１に満たされたフォトレジストを除去する。第２ストリング選択導電膜を熱酸化させて、第２ストリング選択ゲート絶縁膜１２０４を形成する。
第２ストリングスペーサ膜（図示せず）を半導体基板１１００上にコンフォーマルに形成する。第２ストリングスペーサ膜は、例えば、シリコン窒化膜、シリコン酸化窒化膜、又はシリコンである。第２ストリングスペーサ膜を異方性エッチングして、第２ストリングコンタクト孔１２０１の側面にストリングスペーサ（図示せず）を形成する。続いて、追加的なエッチングによって、第２ゲート絶縁膜１２０２の下部面を除去する。ストリングスペーサ及びストリング選択キャッピング膜をマスクにエッチングして、第２接地選択半導体構造体１１８８上に形成配置された第２ゲート絶縁膜１２０２を除去する。これによって、第２接地選択半導体構造体１１８８が露出する。
第２ストリングスペーサは、選択的に等方性エッチングを利用して除去する。選択的にエピタキシャル成長工程を利用して第２接地選択半導体構造体１１８８上の第２ストリングコンタクト孔１２０１に第２半導体構造体１２０６をピラー（柱状）形態に成長させる。第２半導体構造体１２０６は、例えば、ドーピングされた、或いはドーピングされないシリコンである。第２半導体構造体１２０６は、第２ストリングコンタクト孔１２０１を満たすように延長される。続いて、第２半導体構造体１２０６が形成された半導体基板１１００の上部を平坦化する。
第２ストリング選択キャッピング膜以下の構造物をパターニングして、第２ストリング選択ライン構造体１１９８、及び第２ワードライン構造体１１９０を形成する。パターニングは、複数のマスクを使用して実行することができる。
第２ワードライン構造体１１９０は、第１上部ワードライン１１９２と、第１上部ワードライン絶縁パターン１１９３と、第２上部ワードライン１１９４と、第２上部ワードライン絶縁パターン１１９５とを含む。
第２ワードライン構造体１１９０上に第２ストリング選択ライン構造体１１９８を形成配置する。第２ストリング選択ライン構造体１１９８は、第２予備ストリング選択ライン（図示せず）と、第２予備ストリング選択キャッピングパターン（図示せず）とを含む。第２予備ストリング選択ライン及び第２予備ストリング選択キャッピングパターンの側面は、互いに整合するようにする。第２予備ストリング選択ラインは、板型であることができる。
第２ワードライン構造体１１９０の階段型構造部分で、第１上部ワードライン１１９２、第１上部ワードライン絶縁パターン１１９３の側面は、整合するようにする。第２接地選択ライン構造体１１９８は、第２ワードライン構造体１１９０の階段型構造部分で連続的に階段形態を形成する。第２上部ワードライン１１９４、及び第２上部ワードライン絶縁パターン１１９５の側面は、整合するようにする。
第２ワードライン構造体１９０の側面に第７層間絶縁膜１２１２を形成配置する。第７層間絶縁膜１２１２の上部面を平坦化する。第７層間絶縁膜１２１２の上部面は、第２予備ストリング選択キャッピングパターンの上部面と同一の高さであるようにする。
第２予備ストリング選択キャッピングパターン及び第２予備ストリング選択ラインをパターニングして、第１方向に延長される第２ストリング選択ライン１１９６及び第２ストリング選択キャッピングパターン１１９７を形成する。第２ストリング選択ライン１１９６間の空間は、第８層間絶縁膜１２１１によって満たす。第８層間絶縁膜の上部面を平坦化する。第８層間絶縁膜１２１１の上部面は、第２ストリング選択キャッピングパターン１１９７の上部面と同一の高さを有するようにする。
再び、図２２〜図２４を参照すると、第２半導体構造体１２０６上に第２ビットライン導電膜を形成する。第２ビットライン導電膜をパターニングして、第２ビットラインＢＬｂを形成する。第２ビットラインＢＬｂは、第２方向に延長される。第２ビットラインＢＬｂが形成された半導体基板上に第９層間絶縁膜１２１６を形成する。第９層間絶縁膜１２１６の上部面を平坦化する。
第９層間絶縁膜１２１６以下の構造物をパターニングして、第２コンタクトプラグ及び第１上部コンタクトプラグを形成する。
第２コンタクトプラグ（１２４２、１２４４、１２４６、１２４８、１２４９、１２５４）は、共通ソースラインコンタクトプラグ１２４９と、第２接地選択ラインコンタクトプラグ１２４８と、第２上部ワードラインコンタクトプラグ１２４４と、第１上部ワードラインコンタクトプラグ１２４６と、第２ビットラインコンタクトプラグ１２４２と、第２ストリング選択ラインコンタクトプラグ１２５４とを含む。
第１上部コンタクトプラグ（１２２２、１２２３、１２２４、１２４６、１２４８）は、第１及び第２上部ワードラインコンタクトプラグ１２２４、１２２６と、第１上部ストリング選択コンタクトプラグ１２２２と、第１上部接地選択コンタクトプラグ１２２８と、第１ビットラインコンタクトプラグ１２２３とを含む。
第２コンタクトプラグが形成された半導体基板１１００上に金属配線１２３２を形成配置する。
図４１〜図４３は、本発明のさらに他の実施形態による垂直型半導体装置の平面図及び断面図である。
図４１は、本発明のさらに他の実施形態による垂直型半導体装置の平面図であり、図４２は、図４１のＶ‐Ｖ’線に沿って切断された断面図であり、図４３は、図４１のＶＩ‐ＶＩ’線に沿って切断された断面図である。
図４１〜図４３を参照すると、半導体基板２１００に素子分離膜２１０２が配置される。素子分離膜２１０２は、活性領域を定義する。素子分離膜２１０２の上部面は、半導体基板２１００と実質的に同一の高さを有する。素子分離膜２１０２は、浅いトレンチ素子分離工程によって実行することができる。素子分離膜２１０２は、例えば、シリコン酸化膜である。
活性領域は、ドーピングされる。ドーピングされた活性領域は、第１ビットラインＢＬａになることができる。半導体基板は、第１方向及び前記第１方向と直交する第２方向によって定義される平面に配置される。第１ビットラインＢＬａは、導電層として機能することができる。第１ビットラインＢＬａは、ライン形態で第２方向に延長される。第１ビットラインＢＬａは、素子分離膜２１０２によって互いに分離される。第１ビットラインＢＬａは、例えば、ドーピングされたシリコン、金属化合物、金属の内から選択される少なくとも一つを含むことができる。ビットラインＢＬａは、例えば、金属シリサイド／シリコン、又はシリコン／金属シリサイド／シリコンの積層構造を有することもできる。
半導体基板２１００上に第１層間絶縁膜２１０４が配置される。第１層間絶縁膜２１０４は、例えば、シリコン酸化膜、シリコン窒化膜、又はシリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。第１層間絶縁膜２１０４上に第１ストリング選択構造体２１１０が配置される。第１ストリング選択構造体２１１０は、第１ビットラインＢＬａ上で第１方向へ延長される。
第１ストリング選択構造体２１１０は、ストリング選択トランジスタＳＳＴｍｎａを含む。第１ストリング選択トランジスタＳＳＴｍｎａは、第１ストリング選択ライン２１１２、及び第１ストリング選択ライン２１１２を貫通して配置される第１ストリング選択半導体構造体２１１６と、第１ストリング選択半導体構造体２１１６と第１ストリング選択ライン２１１２との間に配置される第１ストリング選択ゲート絶縁膜２１１８とを含む。
第１ストリング選択ライン２１１２は、ドーピングされた半導体によって形成される。第１ストリング選択ライン２１１２上に第１ストリング選択ラインキャッピングパターン２１１４が配置される。第１ストリング選択ラインキャッピングパターンは、例えば、シリコン窒化膜、シリコン酸化窒化膜、シリコン酸化膜の内から選択される少なくとも一つを含むことができる。第１ストリング選択ラインキャッピングパターン２１１４と第１ストリング選択ライン２１１２の側面は、整合される。
第１ストリング選択ラインキャッピングパターン２１１４、第１ストリング選択ライン２１１２、及び前記第１層間絶縁膜２１０４を貫通して第１ストリング選択半導体構造体２１１６が配置される。第１ストリング選択半導体構造体２１１６は、例えば、単結晶又は多結晶の半導体である。第１ストリング選択半導体構造体２１１６は、ドーピングされる。第１ストリング選択半導体構造体２１１６の一端は、第１ビットラインＢＬａと接続される。第１ストリング選択半導体構造体２１１６は、第１ストリング選択ライン２１１２を貫通してマトリックス形態に配置される。
第１ストリング選択ライン及び第１ストリング選択ラインキャッピングパターンの側面は、第２層間絶縁膜２１２３によって満たされる。第２層間絶縁膜２１２３の上部面は、第１ストリング選択ラインキャッピングパターン２１１４の上部面の高さと同一である。
第１ストリング選択ラインキャッピングパターン２１１４上に第３層間絶縁膜２１３２が配置される。第３層間絶縁膜２１３２は、例えば、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化窒化膜の内から選択される少なくとも一つを含むことができる。
第３層間絶縁膜２１３２上に第１ワードライン構造体２１４０が配置される。第１ワードライン構造体２１４０は、順次に積層された第１下部ワードライン２１４２と、第１下部ワードライン絶縁パターン２１４３と、第２下部ワードライン２１４４と、第２下部ワードライン絶縁パターン２１４５とを含む。第１及び第２下部ワードライン２１４２、２１４４は、２階層以上に積層することができる。第１ワードライン構造体２１４０は、少なくともその一側で階段型構造である。
階段型構造部分で、第１下部ワードライン絶縁パターン２１４３と第１下部ワードライン２１４２の側面は、互いに整合される。階段型構造部分で、第２下部ワードライン絶縁パターン２１４５と第２下部ワードライン２１４４の側面は、互いに整合される。第１及び第２下部ワードライン絶縁パターン２１４３、２１４５は、例えば、シリコン酸化膜である。第１及び第２下部ワードライン１１４２、１１４４は、例えば、ドーピングされたシリコンである。第１及び第２下部ワードライン２１４２、２１４４の厚さは、第１及び第２下部ワードライン絶縁パターン２１４３、２１４５の厚さより厚くあり得、第１及び第２下部ワードライン２１４２、２１４４は、板型の構造であり得る。
第１ワードライン構造体２１４０を貫通して第１半導体構造体２１６０が提供される。第１半導体構造体２１６０は、第１下部ワードラインが提供される平面を貫通してマトリックス形態に配置される。第１半導体構造体２１６０は、第１ストリング選択半導体構造体２１１６と整合される。第１ゲート絶縁膜２１５２は、第１半導体構造体２１６０と第１及び第２下部ワードライン２１４２、２１４４との間に配置される。又は、第１ゲート絶縁膜２１５２は、第１半導体構造体２１６０と第１ワードライン構造体２１４０との間に配置される。
第１ゲート絶縁膜２１５２は、電荷格納膜を含むことができる。一つのワードラインと第１半導体構造体２１６０の交点は、一つのメモリセルを提供する。第１半導体構造体２１６０は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第１半導体構造体２１６０は、第３層間絶縁膜２１３２を貫通して配置されるように延長される。第１半導体構造体２１６０の一端は、第１ストリング選択半導体構造体２１１６と接続される。第１半導体構造体２１６０は、例えば、単結晶又は多結晶半導体である。半導体構造体２１６０は、ピラー（柱状）形態であることができる。
或いは、本発明の変形された実施形態として第１半導体構造体２１６０は、円筒形態又はマカロニ形態を取り得ることもできる。
第１ワードライン構造体２１４０上に第１接地選択構造体２１４８が配置される。第１接地選択構造体２１４８は、第１接地選択ライン２１４６と、第１接地選択キャッピングパターン２１４７とを含む。第１接地選択ライン２１４６は、板型であることができる。第１接地選択ライン２１４６、及び第１接地選択キャッピングパターン２１４７の側面は、互いに整合される。第１半導体構造体２１６０は、第１接地選択ライン２１４６及び第１接地選択キャッピングパターン２１４７を貫通するように延長される。
第１半導体構造体２１６０と第１接地選択ライン２１４６との間に第１接地選択ゲート絶縁膜２１４９が配置される。第１ワードライン構造体２１４０及び第１接地選択構造体２１４８の側面に第４層間絶縁膜２１６２が配置される。第４層間絶縁膜２１６２の上部面は、第１接地選択キャッピングパターン２１４７の上部面の高さと同一であるようにする。
第１ワードライン構造体２１４０の周辺に第１下部コンタクトプラグ（２１７２、２１７４、２１７６、２１７８）が配置される。第１下部コンタクトプラグは、第１下部ビットラインコンタクトプラグ（図示せず）と、第１下部ストリング選択ラインコンタクトプラグ２１７２と、第１下部ワードラインコンタクトプラグ２１７４、２１７６と、第１下部接地選択ラインコンタクトプラグ２１７８とを含む。
第１下部コンタクトプラグは、第４層間絶縁膜２１６２を全部又は一部貫通して配置される。第１下部コンタクトプラグの上部面は、第４層間絶縁膜２１６２の上部面と同一の高さであるようにする。第１下部コンタクトプラグは、例えば、金属、ドーピングされたシリコン、金属化合物の内から選択される少なくとも一つを含むことができる。
第１半導体構造体２１６０の他端は、共通ソースラインＣＳＬと電気的に接続される。共通ソースラインＣＳＬは、板型であることができる。
共通ソースラインＣＳＬは、例えば、ドーピングされたポリシリコン、金属化合物、金属の内から選択される少なくとも一つを含むことができる。或いは、共通ソースラインＣＳＬは、金属シリサイド／ポリシリコン、又はポリシリコン／金属シリサイド／ポリシリコンの積層構造を有することもできる。第４層間絶縁膜２１６２上に配線パッド２１６９が配置される。配線パッド２１６９の各々は、第１下部コンタクトプラグと電気的に接続される。共通ソースラインＣＳＬ上に第５層間絶縁膜２１６５が配置される。第５層間絶縁膜２１６５の上部面は、平坦化される。
第５層間絶縁膜２１６５上に第２接地選択構造体２１８０が配置される。第２接地選択構造体２１８０は、第２接地選択ライン２１８２と、第２接地選択キャッピングパターン２１８４とを含む。第２接地選択ライン２１８２は、板型であることができる。第２接地選択ライン２１８２、及び第２接地選択キャッピングパターン２１８４の側面は、互いに整合される。第２接地選択半導体構造体２１８８は、第２接地選択ライン２１８２及び第２接地選択キャッピングパターン２１８４を貫通して配置される。第２接地選択半導体構造体２１８８と第２接地選択ライン２１８２との間に第２接地選択ゲート絶縁膜２１８６が配置される。
第２接地選択半導体構造体２１８８は、第１方向にオフセットされて配置される。あるいは、第２接地選択半導体構造体２１８８は、第１半導体構造体２１６０と整合されなくて、第１方向にオフセットされて配置することもできる。
第６層間絶縁膜２１８９は、第２接地選択ライン２１８２の側面に配置される。第６層間絶縁膜２１８９の上部面は、第２接地選択キャッピングパターン２１８４の上部面と一致させる。
第６層間絶縁膜２１８９上に順次に第２ワードライン構造体２１９０及び接地選択ライン構造体２１９８が積層される。第２ワードライン構造体２１９０は、順次に積層された第１上部ワードライン２１９２と、第１上部ワードライン絶縁パターン２１９３と、第２上部ワードライン２１９４と、第２上部ワードライン絶縁パターン２１９５とを含む。ワードラインは、２階層以上に積層することもできる。第２上部ワードライン構造体２１９０は、少なくともその一側で階段型構造を有する。
階段型構造部分で、第１上部ワードライン絶縁パターン２１９３と第１上部ワードライン２１９２の側面は、互いに整合される。また、階段型構造部分で、第２上部ワードライン絶縁パターン２１９５と第２上部ワードライン２１９４の側面は、互いに整合される。第１及び第２上部ワードライン絶縁パターン２１９３、２１９５は、例えば、シリコン酸化膜である。第１及び第２上部ワードライン２１９２、２１９４は、例えば、ドーピングされたシリコンである。第１及び第２上部ワードライン２１９２、２１９４は、板型であることができる。
第２ストリング選択ライン構造体２１９８は、順次に積層された第２ストリング選択ライン２１９６と、第２ストリング選択ラインキャッピングパターン２１９７とを含む。第２ワードライン構造体２１９０及び接地選択ライン構造体２１９８は、その一側で階段型構造部分を含む。第２ストリング選択ライン２１９６は、第１方向にライン形態に延長される。
第２ストリング選択ライン構造体２１９８及び第２ワードライン構造体２１９０を貫通して、第２半導体構造体２２０６が提供される。第２半導体構造体２２０６は、第１及び第２上部ワードライン２１９２、２１９４が提供される平面を貫通するマトリックス形態に配置される。第２ゲート絶縁膜２２０２は、第２半導体構造体２２０６と第１及び第２上部ワードライン２１９２、２１９４との間に配置される。又は、第２ゲート絶縁膜２２０２は、第２半導体構造体２２０６と第２ワードライン構造体２１９０との間に配置される。第２ストリング選択ゲート絶縁膜２２０４は、第２接地選択ライン２１９６と第２半導体構造体２２０６との間に介在する。
第２ゲート絶縁膜２２０２は、電荷格納膜を含むことができる。一つのワードラインと第２半導体構造体２２０６の交点は、一つのメモリセルを提供する。第２半導体構造体２２０６は、メモリセルのチャンネル領域、ソース領域、及びドレイン領域を提供する。第２半導体構造体２２０６は、第２ストリング選択ラインキャッピングパターンを貫通して配置されるように延長される。第２半導体構造体２２０６は、例えば、単結晶又は多結晶半導体であることができ、半導体構造体２２０６は、ピラー（柱状）形態であることができる。
第７層間絶縁膜２２１２は、第２ワードライン構造体２１９０及び第２ストリング選択ライン構造体２１９８の側面を満たす。第７層間絶縁膜２２１２の上部面は、第２ストリング選択ライン絶縁パターン２１９７の上部面と同一の高さであるようにする。第２ストリング選択ライン２１９６間の空間は、第８層間絶縁膜２２１１によって満たされる。また、第８層間絶縁膜２２１１の上部面は、平坦化される。第８層間絶縁膜２２１１の上部面は、第２ストリング選択ラインキャッピングパターン２１９７の上部面と同一の高さであるようにする。
第２ストリング選択構造体２１９８上に第２ビットラインＢＬｂが配置される。第２半導体構造体２２０６の一端は、第２接地選択半導体構造体２１８８と接続される。第２半導体構造体２２０６の他端は、第２ビットラインＢＬｂと接続される。第２ビットラインＢＬｂは、導電体である。第２ビットラインＢＬｂは、ライン形態に第２方向に延長される。第２ビットラインＢＬｂが形成された半導体基板上に第９層間絶縁膜２２１６が配置される。第９層間絶縁膜２２１６の上部面は、平坦化される。
第９層間絶縁膜２２１６の下部の層間絶縁膜を貫通する第２コンタクトプラグ（２２４２、２２５４、２２２９、２２４４、２２４６、２２４８）が配置される。第２コンタクトプラグは、第２ビットラインコンタクトプラグ２２４２と、第２ストリング選択ラインコンタクトプラグ２２５４と、共通ソースラインコンタクトプラグ２２２９と、第２ワードラインコンタクトプラグ２２４４、２２４６と、第２接地選択ラインコンタクトプラグ２２４８とを含む。
第１下部コンタクトプラグ上に第１上部コンタクトプラグ（２２２２、２２２４、２２２６、２２２８）が配置される。第１上部コンタクトプラグ（２２２２、２２２４、２２２６、２２２８）は、各々第１下部コンタクトプラグ（２１７２、２１７４、２１７６、２１７８）と電気的に接続される。第１上部コンタクトプラグ及び第２コンタクトプラグは、金属配線２２３２で電気的に接続される。
図４４は、本発明によるフラッシュメモリ装置を具備するメモリカードの一例を簡略的に示すブロック図である。
図４４を参照すると、大容量のデータ格納能力を支援するためのメモリカード３２００は、本発明によるフラッシュメモリ装置３２１０を装着する。本発明によるメモリカード３２００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置３２１０との間の諸般データ交換を制御するメモリコントローラ３２２０を含む。
ＳＲＡＭ３２２１は、プロセッシングユニット３２２２の作業メモリとして使われる。ホストインタフェース３２２３は、メモリカード３２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック３２２４は、マルチビットのフラッシュメモリ装置３２１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２２５は、本発明に係るフラッシュメモリ装置３２１０とのインタフェーシングする。プロセッシングユニット３２２２は、メモリコントローラ３２２０のデータ交換のための諸般制御動作を実行する。たとえば、図面には示さなかったが、本発明によるメモリカード３２００は、ホストとのインタフェーシングのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供されることができるのは、この分野の通常的な知識を習得した者には自明である。
以上の本発明によるフラッシュメモリ装置及びメモリカード又はメモリシステムによれば、ダミーセルの消去特性が改善されたフラッシュメモリ装置３２１０を通じて信頼性が高いメモリシステムを提供することができる。特に、最近、活発に進展している半導体ディスク装置ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）のようなメモリシステムに本発明によるフラッシュメモリ装置を提供することができる。この場合、ダミーセルから発生する読み出しエラーを遮断することによって、信頼性が高いメモリシステムを具現することができる。
図４５は、本発明によるフラッシュメモリシステム３３１０を装着する情報処理システム３３００を簡略的に示すブロック図である。
図４５を参照すると、モバイル機器又はデスクトップコンピュータのような情報処理システムに本発明によるフラッシュメモリシステム３３１０が装着される。本発明による情報処理システム３３００は、フラッシュメモリシステム３３１０と各々にシステムバス３３６０に電気的に接続されたモデム３３２０と、中央処理処置３３３０と、ＲＡＭ３３４０と、ユーザインタフェース３３５０とを含む。
フラッシュメモリシステム３３１０は、上述したメモリシステム又はフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリシステム３３１０には、中央処理処置３３３０によって処理されたデータ又は外部から入力されたデータが格納される。
ここで、上述したフラッシュメモリシステム３３１０が半導体ディスク装置ＳＳＤで構成することができ、この場合に情報処理システム３３００は、大容量のデータをフラッシュメモリシステム３３１０に安定的に格納することができる。そして、信頼性の増大によって、フラッシュメモリシステム３３１０は、エラー訂正に必要とする資源を節減することができて、高速のデータ交換機能を情報処理システム３３００に提供する。
図示しなかったが、本発明による情報処理システム３３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）、カメライメージプロセッサＣＩＳ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）、入出力装置などがさらに提供されることができるのは、この分野の通常的な知識を習得した者には自明である。
又、本発明によるフラッシュメモリ装置又はメモリシステムは、多様な形態のパッケージに実装することができる。例えば、本発明によるフラッシュメモリ装置又はメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ‐Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式にパッケージ化されて実装することができる。
一方、３次元なフラッシュメモリ素子を具現するために、垂直型半導体の柱を活性領域に使用する技術は、“半導体記憶装置及びその製造方法”という題目の特許文献２と、“Ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ ｔｈｅｒｅｏｆ”という題目の特許文献１と、Ｙ．Ｆｕｋｕｚｕｍｉなどが書いた“Ｏｐｔｉｍａｌ Ｉｎｔｅｇｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｖｅｒｔｉｃａｌ Ａｒｒａｙ Ｄｅｖｉｃｅｓ ｆｏｒ Ｕｌｔｒａ‐Ｈｉｇｈ Ｄｅｎｓｉｔｙ、Ｂｉｔ‐Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ”という題目の非特許文献１と、Ｈ．Ｔａｎａｋａなどが書いた“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”という題目の非特許文献２などで説明されている。説明の簡潔のために、これら特許文献及び非特許文献の各々に開示された内容は、ここで重複説明はしない。しかし、これら特許文献及び非特許文献の各々に開示された内容は本発明に含まれる。
尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
１０ 第１垂直半導体装置
２０ 第２垂直半導体装置
１００ 半導体基板
１０２ 素子分離膜
１０３ 共通ソースライン
１０４ 第１層間絶縁膜
１１０ 第１接地選択構造体
１１２ 第１接地選択ライン
１１４ 第１接地選択ラインキャッピングパターン
１１６ 第１接地選択半導体構造体
１１８ 第１接地選択ゲート絶縁膜
１２３ 第２層間絶縁膜
１３２ 第３層間絶縁膜
１４０ 第１ワードライン構造体
１４２ 第１下部ワードライン
１４３ 第１下部ワードライン絶縁パターン
１４４ 第２下部ワードライン
１４５ 第２下部ワードライン絶縁パターン
１４６ 第１ストリング選択ライン
１４７ 第１ストリング選択キャッピングパターン
１４８ 第１ストリング選択構造体
１４９ 第１ストリング選択ゲート絶縁膜
１５２ 第１ゲート絶縁膜
１６０ 第１半導体構造体
１６２ 第４層間絶縁膜
１６３ 第５層間絶縁膜
１６５、１６７ ビットラインキャッピングパターン
１６６ 第６層間絶縁膜
１６９ 配線パッド
１７２ 第１共通ソースラインプラグ
１７４ 第１接地選択ラインプラグ
１７６、１７８ 第１下部ワードラインプラグ
１８０ 第２ストリング選択構造体
１８２ 第２ストリング選択ライン
１８４ 第２ストリング選択キャッピングパターン
１８６ 第２ストリング選択ゲート絶縁膜
１８８ 第２ストリング選択半導体構造体
１８９ 第７層間絶縁膜
１９０ 第２ワードライン構造体
１９２ 第１上部ワードライン
１９３ 第１上部ワードライン絶縁パターン
１９４ 第２上部ワードライン
１９５ 第２上部ワードライン絶縁パターン
１９６ 第２接地選択ライン
１９７ 第２接地選択ラインキャッピングパターン
１９８ 第２接地選択ライン構造体
２０２ 第２ゲート絶縁膜
２０４ 第２接地選択ゲート絶縁膜
２０６ 第２半導体構造体
２１０ 第２共通ソースライン
２１２ 第８層間絶縁膜
２１６ 第９層間絶縁膜
２２２ 第１上部共通ソースコンタクトプラグ
２２４ 第１上部接地選択コンタクトプラグ
２２６、２２８ 第１及び第２上部ワードラインコンタクトプラグ
２３２ 金属配線
２４２ 第２共通ソースラインコンタクトプラグ
２４４ 第２接地選択ラインコンタクトプラグ
２４６、２４８ 第２ワードラインコンタクトプラグ
２４７ 第２ストリング選択ラインコンタクトプラグ
２４９ ビットラインコンタクトプラグ
２５４ 第２ストリング選択コンタクトプラグ

Claims (10)

  1. 半導体基板上に配置される第１垂直半導体装置と、
    前記第１垂直半導体装置上に配置される第２垂直半導体装置と、
    前記第１垂直半導体装置と前記第２垂直半導体装置との間に介在し、両者を相互接続する配線とを有することを特徴とする垂直型半導体装置。
  2. 前記配線は、ビットラインであり、該ビットラインは、前記第１垂直半導体装置と前記第２垂直半導体装置とで共有することを特徴とする請求項１に記載の垂直型半導体装置。
  3. 前記配線は、共通ソースラインであり、該共通ソースラインは、前記第１垂直半導体装置と前記第２垂直半導体装置とで共有することを特徴とする請求項１に記載の垂直型半導体装置。
  4. 前記第１垂直半導体装置は、垂直に積層された第１ワードライン構造体と、該第１ワードライン構造体を貫通して配置される第１半導体構造体とを含み、
    前記第２垂直半導体装置は、垂直に積層された第２ワードライン構造体と、該第２ワードライン構造体を貫通して配置される第２半導体構造体とを含み、
    前記第１半導体構造体と前記第２半導体構造体は、互いにオフセットされることを特徴とする請求項１に記載の垂直型半導体装置。
  5. 前記第１ワードライン構造体及び前記第２ワードライン構造体は、少なくともその一側に階段形状部分を有することを特徴とする請求項４に記載の垂直型半導体装置。
  6. 前記第１ワードライン構造体の階段形状部分と前記第２ワードライン構造体の階段形状部分は、互いに反対側に配置されることを特徴とする請求項５に記載の垂直型半導体装置。
  7. 前記第１垂直半導体装置は、第１ストリング選択ライン構造体と、第１接地選択ライン構造体とをさらに含むことを特徴とする請求項４に記載の垂直型半導体装置。
  8. 前記第２垂直半導体装置は、第２ストリング選択ライン構造体と、第２接地選択ライン構造体とをさらに含むことを特徴とする請求項４に記載の垂直型半導体装置。
  9. 前記配線は、複層構造を有することを特徴とする請求項１に記載の垂直型半導体装置。
  10. 前記配線は、ドーピングされた半導体、金属、及び金属化合物の内から選択される少なくとも一つを含むことを特徴とする請求項１に記載の垂直型半導体装置。
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