JP2010108567A - Shift register circuit - Google Patents
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Abstract
Description
本発明は、走査線駆動回路に関するものであり、特に、例えば画像表示装置やイメージセンサなどの電気光学装置に使用される、同一導電型の電界効果トランジスタのみを用いて構成される走査線駆動回路に適用可能なシフトレジスタ回路に関するものである。
BACKGROUND OF THE
液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状に配列された表示パネルの画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。 In an image display device such as a liquid crystal display device (hereinafter “display device”), a gate line (scanning line) is provided for each pixel row (pixel line) of a display panel in which a plurality of pixels are arranged in a matrix, and a display signal is displayed. The display image is updated by sequentially selecting and driving the gate lines in the period of one horizontal period. As such a gate line driving circuit (scanning line driving circuit) for sequentially selecting and driving pixel lines, that is, gate lines, a shift register that performs a shift operation that makes a round in one frame period of a display signal can be used. .
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば特許文献１〜４）。
The shift register used in the gate line driver circuit is preferably composed of only field effect transistors of the same conductivity type in order to reduce the number of steps in the manufacturing process of the display device. For this reason, various shift registers composed only of N-type or P-type field effect transistors and display devices equipped with the shift registers have been proposed (for example,
ゲート線駆動回路としてのシフトレジスタは、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。即ち、ゲート線駆動回路を構成する個々の単位シフトレジスタの出力端子は、その次段あるいは後段の単位シフトレジスタの入力端子に接続される。 A shift register as a gate line driving circuit is configured by cascading a plurality of shift register circuits provided for each pixel line, that is, for each gate line. In this specification, for convenience of explanation, each of the plurality of shift register circuits constituting the gate line driving circuit is referred to as a “unit shift register”. That is, the output terminal of each unit shift register constituting the gate line driving circuit is connected to the input terminal of the next stage or subsequent unit shift register.
例えば特許文献１の図１に代表される単位シフトレジスタは、その出力段に、出力端子（特許文献１における第１ゲート電圧信号端子ＧＯＵＴ）とクロック端子（第１パワークロックＣＫＶ）との間に接続する第１トランジスタ（プルアップ用ＭＯＳトランジスタＱ１）と、出力端子と基準電圧端子（ゲートオフ電圧端子ＶＯＦＦ）との間に接続する第２トランジスタ（プルダウンＭＯＳトランジスタＱ２）とを備えている。単位シフトレジスタの出力信号は、第１トランジスタがオン、第２トランジスタがオフとなった状態で、クロック端子に入力されるクロック信号が出力端子に伝達されることによって出力される。
For example, the unit shift register represented by FIG. 1 of
特に、ゲート線駆動回路を構成する各単位シフトレジスタは、その出力信号を用いてゲート線を高速に充電して活性化させる必要があるため、第１トランジスタに高い駆動能力（電流を流す能力）が要求される。よって、出力端子すなわち第１トランジスタのソースがハイ（Ｈ）レベルになる間も、第１トランジスタのゲート・ソース間電圧は大きく保たれることが望ましい。そのため特許文献１の単位シフトレジスタには、第１トランジスタのゲート・ソース間に昇圧容量（容量素子Ｃ）が設けられており、出力端子がＨレベルになったときに、第１トランジスタのゲートも昇圧されるよう構成されている。
In particular, each unit shift register constituting the gate line driving circuit needs to be activated by charging the gate line at high speed using the output signal, so that the first transistor has high driving ability (ability to flow current). Is required. Therefore, it is desirable that the gate-source voltage of the first transistor is kept large even while the output terminal, that is, the source of the first transistor is at a high (H) level. Therefore, the unit shift register of
その昇圧の程度が大きい程、第１トランジスタのゲート・ソース間電圧が大きくなるため、第１トランジスタの駆動能力を大きくすることができる。逆に言えば、単位シフトレジスタがゲート線を高速に充電できるようにするためには、第１トランジスタのゲートがより大きく昇圧される必要がある。 As the degree of boosting increases, the gate-source voltage of the first transistor increases, so that the driving capability of the first transistor can be increased. In other words, in order for the unit shift register to charge the gate line at high speed, the gate of the first transistor needs to be boosted more greatly.
本発明は以上のような課題を解決するためになされたものであり、シフトレジスタ回路の駆動能力の向上、および動作の高速化を図ることを目的とする。 The present invention has been made to solve the above-described problems, and an object thereof is to improve the driving capability of the shift register circuit and to increase the operation speed.
本発明に係るシフトレジスタ回路は、入力端子、出力端子およびクロック端子と、前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、第３トランジスタを介して前記第１ノードに接続した制御電極を有する第４トランジスタとを備え、前記第３トランジスタの制御電極は、所定の電源電位が供給される電源端子に接続されているものである。 The shift register circuit according to the present invention includes an input terminal, an output terminal, a clock terminal, a first transistor that supplies a clock signal input to the clock terminal to the output terminal, and an input signal input to the input terminal. A second transistor that charges a first node connected to the control electrode of the first transistor in response to activation, and a fourth transistor that has a control electrode connected to the first node via a third transistor. The control electrode of the third transistor is connected to a power supply terminal to which a predetermined power supply potential is supplied.
本発明に係るシフトレジスタ回路によれば、出力信号の活性化に伴い第１ノードが所定の電位以上に昇圧されると、第１ノードと第４トランジスタのゲートとの間が第３トランジスタによって電気的に分離される。よってそのときの当該第１ノードの寄生容量に第４トランジスタの寄生容量（ゲート容量）が寄与しなくなり、第１ノードの寄生容量が低減される。従って、出力信号の活性化時における第１ノードの昇圧量が大きくなり、その結果、第１トランジスタに高い駆動能力が得られる。従って、当該単位シフトレジスタはゲート線を高速に充電することができるようになる。 According to the shift register circuit of the present invention, when the first node is boosted to a predetermined potential or higher with the activation of the output signal, the third transistor electrically connects the first node and the gate of the fourth transistor. Separated. Therefore, the parasitic capacitance (gate capacitance) of the fourth transistor does not contribute to the parasitic capacitance of the first node at that time, and the parasitic capacitance of the first node is reduced. Therefore, the amount of boosting of the first node when the output signal is activated increases, and as a result, high driving capability is obtained for the first transistor. Therefore, the unit shift register can charge the gate line at high speed.
また第３トランジスタの制御電極が一定電位に維持されるので、第４トランジスタの制御電極を放電する際に、そのオン抵抗は上昇しない。つまり第４トランジスタの制御電極の放電速度の低下が防止される。 Further, since the control electrode of the third transistor is maintained at a constant potential, the on-resistance does not increase when the control electrode of the fourth transistor is discharged. That is, a decrease in the discharge rate of the control electrode of the fourth transistor is prevented.
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。 Embodiments of the present invention will be described below with reference to the drawings. In addition, in order to avoid duplication and redundant description, elements having the same or corresponding functions are denoted by the same reference symbols in the respective drawings.
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。 The transistor used in each embodiment is an insulated gate field effect transistor. In the insulated gate field effect transistor, the electric conductivity between the drain region and the source region in the semiconductor layer is controlled by the electric field in the gate insulating film. As a material of the semiconductor layer in which the drain region and the source region are formed, an organic semiconductor such as polysilicon, amorphous silicon, or pentacene, an oxide semiconductor such as single crystal silicon or IGZO (In-Ga-Zn-O), or the like is used. be able to.
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。 As is well known, each transistor has a control electrode (gate (electrode) in the narrow sense), one current electrode (drain (electrode) or source (electrode) in the narrow sense)), and the other current electrode (in the narrow sense, the drain (electrode) or the source (electrode)). In a narrow sense, it is an element having at least three electrodes including a source (electrode) or a drain (electrode). The transistor functions as a switching element in which a channel is formed between the drain and the source by applying a predetermined voltage to the gate. The drain and source of the transistor have basically the same structure, and their names are interchanged depending on the applied voltage condition. For example, in the case of an N-type transistor, an electrode having a relatively high potential (hereinafter also referred to as “level”) is called a drain, and a low electrode is called a source (in the case of a P-type transistor, the opposite is true).
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。 Unless otherwise specified, these transistors may be formed on a semiconductor substrate, or may be a thin film transistor (TFT) formed on an insulating substrate such as glass. The substrate over which the transistor is formed may be a single crystal substrate or an insulating substrate such as SOI, glass, or resin.
本発明のゲート線駆動回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。 The gate line driving circuit of the present invention is configured using only a single conductivity type transistor. For example, an N-type transistor becomes active (on state, conductive state) when the gate-source voltage becomes H (high) level higher than the threshold voltage of the transistor, and L ( At a low level, it becomes inactive (off state, non-conductive state). Therefore, in a circuit using an N-type transistor, the H level of the signal is “active level” and the L level is “inactive level”. In addition, each node of a circuit configured using an N-type transistor is charged to become an H level, thereby causing a change from an inactive level to an active level, and being discharged to an L level. A change from to inactive level occurs.
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。 Conversely, a P-type transistor becomes active (on state, conductive state) when the gate-source voltage becomes L level lower than the threshold voltage of the transistor (a negative value with respect to the source). It becomes inactive (OFF state, non-conducting state) at an H level higher than the voltage. Therefore, in a circuit using a P-type transistor, the L level of the signal is “active level” and the H level is “inactive level”. In addition, each node of the circuit configured using the P-type transistor has a charge / discharge relationship opposite to that in the case of the N-type transistor, and is charged to the L level, so that the inactive level changes from the inactive level to the active level. When the change occurs and is discharged to the H level, a change from the active level to the inactive level occurs.
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。 In this specification, “connection” between two elements, between two nodes, or between one element and one node is a connection through other elements (elements, switches, etc.). In the following description, it is assumed to include a state that is substantially equivalent to a direct connection. For example, even if two elements are connected via a switch, if they can function in the same way as when they are directly connected, the two elements are “connected”. Express.
本発明においては、各々位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図４、図６のΔｔ）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がり（ＨレベルからＬレベルへの変化）タイミングとその次に活性化するクロック信号の立ち上がり（ＬレベルからＨレベルへの変化）タイミングとが同時であってもよい。 In the present invention, clock signals (multiphase clock signals) having different phases are used. In the following, for the sake of simplicity, a certain interval is provided between the active period of one clock signal and the active period of the clock signal to be activated next (Δt in FIGS. 4 and 6). However, in the present invention, it is sufficient that the active periods of the clock signals do not substantially overlap, and the above-described interval may not be provided. For example, if the activation level is H level, the timing of the fall of one clock signal (change from H level to L level) and the timing of the rise of the clock signal activated next (change from L level to H level) May be simultaneous.
＜実施の形態＞
図１は、本発明の実施の形態に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置１００の全体構成を示している。なお、本発明のゲート線駆動回路は、液晶表示装置への適用に限定されるものではなく、エレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ、イメージセンサなどの電気光学装置に広く適用することが可能である。
<Embodiment>
FIG. 1 is a schematic block diagram showing a configuration of a display device according to an embodiment of the present invention, and shows an overall configuration of a liquid
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路（走査線駆動回路）３０と、ソースドライバ４０とを備える。後の説明により明らかになるが、本実施の形態に係るシフトレジスタは、ゲート線駆動回路３０に搭載される。
The liquid
液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
The liquid
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮＣの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮＣとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮＣとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
Each
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
The gate
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
The
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
As shown in FIG. 1, the
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
In the display signal SIG, display signal bits DB0 to DB5 corresponding to the display luminance of each
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
The
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
The latch signal LT input to the
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
The gradation
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
The
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
As a result, at the decode output node Nd, a display voltage (one of the gradation voltages V1 to V64) corresponding to the display signal SIG for one pixel line held in the
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2…に出力する。
The
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2…を順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像の表示が成される。
The
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０については、液晶アレイ部１０の外部回路として設けることも可能である。
1 illustrates the configuration of the liquid
図２は、ゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は、縦続接続（カスケード接続）した複数の単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，ＳＲ4…で構成されるシフトレジスタから成っている（説明の便宜上、縦続接続するシフトレジスタ回路ＳＲ1，ＳＲ2…を「単位シフトレジスタＳＲ」と総称する）。各単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに設けられる。
FIG. 2 is a diagram illustrating a configuration of the gate
また図２に示すクロック発生器３１は、各々位相が異なる（活性期間が重ならない）３相のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３をゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３は、表示装置の走査周期に同期したタイミングで、繰り返し順番に（即ち、ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１…の順に）活性化するようクロック信号発生器３１によって制御されている（図４）。
Further, the
各単位シフトレジスタＳＲは、入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴを有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫにはクロック信号ＣＬＫ１〜ＣＬＫ３のうちの何れかが供給され、リセット端子ＲＳＴには次段の出力信号Ｇが供給される。 Each unit shift register SR has an input terminal IN, an output terminal OUT, a clock terminal CK, and a reset terminal RST. As shown in FIG. 2, one of the clock signals CLK1 to CLK3 is supplied to the clock terminal CK of each unit shift register SR, and the output signal G of the next stage is supplied to the reset terminal RST.
各単位シフトレジスタＳＲの出力端子ＯＵＴには、それぞれゲート線ＧＬが接続する。つまり各単位シフトレジスタＳＲの出力信号Ｇは、垂直（又は水平）走査パルスとしてゲート線ＧＬへと出力される。 A gate line GL is connected to the output terminal OUT of each unit shift register SR. That is, the output signal G of each unit shift register SR is output to the gate line GL as a vertical (or horizontal) scanning pulse.
また第１段目（第１ステージ）の単位シフトレジスタＳＲ1の入力端子ＩＮには、画像信号の各フレーム期間の先頭に対応するスタートパルスＳＰが入力信号として入力される。第２段以降の単位シフトレジスタＳＲの入力端子ＩＮには、その前段の出力端子ＯＵＴから出力される出力信号Ｇが、入力信号として入力される。 Further to the input terminal IN of the unit shift register SR 1 of the first stage (first stage), a start pulse SP corresponding to the head of each frame period of the image signal is input as an input signal. The output signal G output from the output terminal OUT of the preceding stage is input as an input signal to the input terminal IN of the second and subsequent unit shift registers SR.
ゲート線駆動回路３０の単位シフトレジスタＳＲの各々は、クロック信号ＣＬＫ１〜ＣＬＫ３に同期して、入力端子ＩＮに入力される信号（スタートパルスＳＰあるいは自身の前段の出力信号）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに自身の後段の単位シフトレジスタＳＲへと伝達する。その結果、図４に示すように、各単位シフトレジスタＳＲの出力信号Ｇは、Ｇ1，Ｇ2，Ｇ3…と順番に活性化される（単位シフトレジスタＳＲの動作の詳細は後述する）。それにより一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
Each of the unit shift registers SR of the gate
ここで、本発明の説明を容易にするために従来の単位シフトレジスタについて説明する。図３は、従来の単位シフトレジスタＳＲの構成を示す回路図である。ゲート線駆動回路３０においては、縦続接続した各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、ここでは代表的に第ｋ段目の単位シフトレジスタＳＲkの構成について説明する。またこの単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここではＮ型ＴＦＴが用いられている。
Here, in order to facilitate the description of the present invention, a conventional unit shift register will be described. FIG. 3 is a circuit diagram showing a configuration of a conventional unit shift register SR. In the gate
図３の如く、従来の単位シフトレジスタＳＲkは、図２で示した入力端子ＩＮ、出力端子ＯＵＴ、クロック端子ＣＫおよびリセット端子ＲＳＴの他に、低電位側電源電位（ロー側電源電位）ＶＳＳが供給される第１電源端子Ｓ１、高電位側電源電位（ハイ側電源電位）ＶＤＤ１，ＶＤＤ２がそれぞれ供給される第２および第３電源端子Ｓ２，Ｓ３を有している。ハイ側電源電位ＶＤＤ１，ＶＤＤ２は、互いに同一レベルであってもよい。以下の説明では、ロー側電源電位ＶＳＳを回路の基準電位そしているが（ＶＳＳ＝０）、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤ１，ＶＤＤ２は１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。 As shown in FIG. 3, the conventional unit shift register SR k has a low potential side power supply potential (low side power supply potential) VSS in addition to the input terminal IN, output terminal OUT, clock terminal CK and reset terminal RST shown in FIG. Has a first power supply terminal S1 and second and third power supply terminals S2 and S3 to which a high potential power supply potential (high power supply potential) VDD1 and VDD2 are respectively supplied. The high-side power supply potentials VDD1 and VDD2 may be at the same level. In the following description, the low-side power supply potential VSS is set to the circuit reference potential (VSS = 0). However, in actual use, the reference potential is set based on the voltage of data written to the pixel. For example, the high-side power supply potential VDD1 , VDD2 is set to 17V, and the low-side power supply potential VSS is set to -12V.
単位シフトレジスタＳＲkの出力段は、ゲート線ＧＬkの選択期間に出力信号Ｇkを活性状態（Ｈレベル）にするトランジスタＱ１（出力プルアップトランジスタ）と、ゲート線ＧＬkの非選択期間に出力信号Ｇkを非活性状態（Ｌレベル）に維持するためのトランジスタＱ２（出力プルダウントランジスタ）とから構成されている。 Output stage of the unit shift register SR k is the output signal G k in the selection period of the gate line GL k and transistor Q1 to the active state (H level) (output pull-up transistor), the non-selection period of the gate line GL k It is constructed from a transistor Q2 to maintain an output signal G k inactive (L level) (output pulldown transistor).
トランジスタＱ１は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続しており、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給することによって出力信号Ｇkを活性化させる。またトランジスタＱ２は、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続しており、出力端子ＯＵＴを放電して電位ＶＳＳにすることで、出力信号Ｇkを非活性レベルに維持する。ここで、トランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」とそれぞれ定義する。 Transistor Q1 is connected between the output terminal OUT and the clock terminal CK, and activates the output signal G k by supplying the clock signal input to the clock terminal CK to the output terminal OUT. The transistor Q2 is connected between the output terminal OUT and the first power supply terminal S1, and maintains the output signal Gk at an inactive level by discharging the output terminal OUT to the potential VSS. Here, a node to which the gate (control electrode) of the transistor Q1 is connected is defined as “node N1”, and a node to which the gate of the transistor Q2 is connected is defined as “node N2”.
トランジスタＱ１のゲート・ソース間（即ち出力端子ＯＵＴとノードＮ１との間）には容量素子Ｃ（昇圧容量）が設けられている。この容量素子Ｃは、出力端子ＯＵＴとノードＮ１との間を容量結合し、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。 A capacitive element C (step-up capacitor) is provided between the gate and source of the transistor Q1 (that is, between the output terminal OUT and the node N1). The capacitive element C is for capacitively coupling between the output terminal OUT and the node N1 to enhance the boosting effect of the node N1 accompanying the increase in the level of the output terminal OUT.
ノードＮ１と第２電源端子Ｓ２との間にはトランジスタＱ３が接続しており、そのゲートは入力端子ＩＮに接続している。トランジスタＱ３は、入力端子ＩＮに供給される信号（入力信号）の活性化に応じてノードＮ１を充電するよう機能する。 A transistor Q3 is connected between the node N1 and the second power supply terminal S2, and its gate is connected to the input terminal IN. The transistor Q3 functions to charge the node N1 in response to activation of a signal (input signal) supplied to the input terminal IN.
ノードＮ１と第１電源端子Ｓ１との間には、ゲートがリセット端子ＲＳＴに接続したトランジスタＱ４が接続される。トランジスタＱ４は、リセット端子ＲＳＴに供給される信号（リセット信号）の活性化に応じてノードＮ１を放電するよう機能する。またノードＮ１と第１電源端子Ｓ１との間には、ゲートがノードＮ２に接続したトランジスタＱ５も接続されている。トランジスタＱ５は、ノードＮ２が活性レベル（Ｈレベル）の期間、ノードＮ１を放電して当該ノードＮ２を非活性レベル（Ｌレベル）に維持するよう機能する。 A transistor Q4 whose gate is connected to the reset terminal RST is connected between the node N1 and the first power supply terminal S1. The transistor Q4 functions to discharge the node N1 in response to activation of a signal (reset signal) supplied to the reset terminal RST. A transistor Q5 whose gate is connected to the node N2 is also connected between the node N1 and the first power supply terminal S1. The transistor Q5 functions to discharge the node N1 and maintain the node N2 at the inactive level (L level) while the node N2 is at the active level (H level).
これらトランジスタＱ３，Ｑ４，Ｑ５から成る回路は、ノードＮ１を充放電することによってトランジスタＱ１（出力プルアップトランジスタ）を駆動する「プルダウン駆動回路」を構成している。 The circuit composed of these transistors Q3, Q4, and Q5 constitutes a “pull-down drive circuit” that drives the transistor Q1 (output pull-up transistor) by charging and discharging the node N1.
ノードＮ２と第３電源端子Ｓ３との間には、ゲートが第３電源端子Ｓ３に接続したトランジスタＱ６が接続される（即ちトランジスタＱ６はダイオード接続されている）。ノードＮ２と第１電源端子Ｓ１との間には、ゲートがノードＮ１に接続したトランジスタＱ７が接続される。 A transistor Q6 whose gate is connected to the third power supply terminal S3 is connected between the node N2 and the third power supply terminal S3 (that is, the transistor Q6 is diode-connected). A transistor Q7 having a gate connected to the node N1 is connected between the node N2 and the first power supply terminal S1.
トランジスタＱ７は、トランジスタＱ６よりもオン抵抗が充分小さく（つまり駆動能力が大きく）設定されている。よって、トランジスタＱ７のゲート（ノードＮ１）がＨレベルになりトランジスタＱ７がオンするとノードＮ２は放電されてＬレベルになり、逆にノードＮ１のＬレベルになりトランジスタＱ７がオフするとノードＮ２はＨレベルになる。即ちトランジスタＱ６，Ｑ７は、ノードＮ１を入力端、ノードＮ２を出力端とするレシオ型インバータを構成している。このインバータにおいては、トランジスタＱ６は負荷素子、トランジスタＱ７は駆動素子として機能する。 The transistor Q7 is set to have a sufficiently smaller on-resistance than the transistor Q6 (that is, the driving capability is large). Therefore, when the gate (node N1) of the transistor Q7 becomes H level and the transistor Q7 is turned on, the node N2 is discharged and becomes L level. Conversely, when the node N1 becomes L level and the transistor Q7 is turned off, the node N2 becomes H level. become. That is, the transistors Q6 and Q7 constitute a ratio type inverter having the node N1 as an input end and the node N2 as an output end. In this inverter, the transistor Q6 functions as a load element and the transistor Q7 functions as a drive element.
当該インバータは、ノードＮ２を充放電することによってトランジスタＱ２（出力プルダウントランジスタ）を駆動する「プルダウン駆動回路」を構成している。 The inverter constitutes a “pull-down drive circuit” that drives the transistor Q2 (output pull-down transistor) by charging and discharging the node N2.
続いて、図３の単位シフトレジスタＳＲkの動作を説明する。ここでは当該単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫ１が入力され、リセット端子ＲＳＴに次段の出力信号Ｇk+1が入力されるものとして説明を行う。 Next, the operation of the unit shift register SR k in FIG. 3 will be described. Here, description will be made assuming that the clock signal CLK1 is input to the clock terminal CK of the unit shift register SR k and the output signal G k + 1 of the next stage is input to the reset terminal RST.
説明の簡単のため、以下では特に示さない限り、クロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＨレベルは全て等しいと仮定し、その電位をＶＤＤとする。またハイ側電源電位ＶＤＤ１，ＶＤＤ２は互いに等しく、そのレベルもＶＤＤであるとする（即ち、ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ）。 For simplicity of explanation, unless otherwise indicated below, it is assumed that the H levels of the clock signals CLK1 to CLK3 and the start pulse SP are all equal, and the potential is VDD. Further, it is assumed that the high-side power supply potentials VDD1 and VDD2 are equal to each other and the level is also VDD (that is, VDD1 = VDD2 = VDD).
またクロック信号ＣＬＫ１〜ＣＬＫ３およびスタートパルスＳＰのＬレベルの電位はロー側電源電位ＶＳＳと等しいものとし、その電位を０Ｖとする（ＶＳＳ＝０）。さらに、各トランジスタのしきい値電圧は全て等しいと仮定し、その値をＶｔｈとする。なお、クロック信号ＣＬＫ１〜ＣＬＫ３は、図４に示されるように、それぞれ１水平期間（１Ｈ）ずつの位相差を持つ繰り返し信号である。 The L level potentials of the clock signals CLK1 to CLK3 and the start pulse SP are equal to the low-side power supply potential VSS, and the potential is set to 0 V (VSS = 0). Further, it is assumed that the threshold voltages of the transistors are all equal, and the value is Vth. The clock signals CLK1 to CLK3 are repetitive signals each having a phase difference of one horizontal period (1H), as shown in FIG.
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルであると仮定する。このときトランジスタＱ１はオフ（遮断状態）、トランジスタＱ２はオン（導通状態）であるので、出力端子ＯＵＴ（出力信号Ｇk）はクロック端子ＣＫ（クロック信号ＣＬＫ１）のレベルに関係なくＬレベルに保たれる（以下、この状態を「リセット状態」と称す）。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態である。また初期状態では、クロック信号ＣＬＫ１〜ＣＬＫ３および前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1は、何れもＬレベルであるとする。 First, as an initial state of the unit shift register SR k , it is assumed that the node N1 is at L level and the node N2 is at H level. At this time, since the transistor Q1 is off (cut-off state) and the transistor Q2 is on (conduction state), the output terminal OUT (output signal G k ) is kept at the L level regardless of the level of the clock terminal CK (clock signal CLK1). (Hereinafter, this state is referred to as a “reset state”). That is, the gate line GL k to which the unit shift register SR k is connected is in a non-selected state. In the initial state, it is assumed that the clock signals CLK1 to CLK3 and the output signal G k-1 of the previous stage (unit shift register SR k-1 ) are all at the L level.
その状態から、クロック信号ＣＬＫ３の立ち上がりと共に、前段の出力信号Ｇk-1がＨレベルになると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＬレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく（駆動能力が充分大きく）設定されているため、ノードＮ１のレベルが上昇する。 From this state, when the output signal G k−1 of the previous stage becomes H level with the rise of the clock signal CLK3, the transistor Q3 is turned on in the unit shift register SR k . At this time, since the node N2 is at the L level, the transistor Q5 is also turned on. However, since the on-resistance of the transistor Q3 is set to be sufficiently smaller (the driving capability is sufficiently larger) than the transistor Q5, the level of the node N1 rises.
それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、トランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、ノードＮ１はＨレベル（ＶＤＤ−Ｖｔｈ）になる。 As a result, the transistor Q7 starts to conduct, and the level of the node N2 decreases. Then, since the resistance value of the transistor Q5 increases, the level of the node N1 rapidly increases and the transistor Q7 is sufficiently turned on. As a result, the node N2 becomes L level (VSS). Accordingly, the transistor Q5 is turned off, and the node N1 becomes H level (VDD-Vth).
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。但しこの時点ではクロック信号ＣＬＫ１はＬレベルであるため、出力信号ＧkはＬレベルに維持されている。 Thus, when the node N1 becomes H level and the node N2 becomes L level, the transistor Q1 is turned on and the transistor Q2 is turned off (hereinafter, this state is referred to as “set state”). However, since the clock signal CLK1 is at the L level at this time, the output signal Gk is maintained at the L level.
そしてクロック信号ＣＬＫ３の立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態（フローティング状態）でＨレベルに維持される。 When the output signal G k-1 in the previous stage returns to the L level with the fall of the clock signal CLK3, the transistor Q3 is turned off. However, since the transistors Q4 and Q5 are also off, the node N1 is maintained at the H level in the high impedance state (floating state).
続いてクロック信号ＣＬＫ１が立ち上がりＨレベルになると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート・チャネル間容量を介する結合のため、出力信号Ｇkのレベル上昇に応じてノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。 When the clock signal CLK1 becomes a rising H level subsequently, the increased level is transmitted to the output terminal OUT through the transistor Q1 in the ON state, the level of the output signal G k is increased. At this time, because of coupling through the gate-channel capacitance of the capacitor C and the transistor Q1, the potential of the node N1 is boosted by a predetermined amount (increased amount of pressure [Delta] V) in response to elevated levels of the output signal G k. Therefore, even when the level of the output terminal OUT rises, the gate-source voltage of the transistor Q1 is kept higher than the threshold voltage (Vth), and the transistor Q1 is maintained at a low impedance.
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫ１と同じ電位ＶＤＤまで上昇する。このように出力信号ＧkがＨレベルになると、ゲート線ＧＬkが選択状態になる。 Therefore, the output signal G k quickly becomes H level following the rise of the clock signal CLK. Also for charging the output terminal OUT at this time the transistor Q1 is operated in unsaturated, the level of the output signal G k is to the same potential VDD and the clock signal CLK1 without loss corresponding to the threshold voltage of the transistor Q1 To rise. Thus, when the output signal G k becomes H level, the gate line GL k is selected.
その後クロック信号ＣＬＫ１が立ち下がってＬレベルに戻ると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。 Thereafter, when the clock signal CLK1 falls and returns to the L level, the output terminal OUT is discharged by the transistor Q1 in the on state. Therefore, the output signal G k becomes L level (VSS), and the gate line GL k returns to the non-selected state.
続いてクロック信号ＣＬＫ２が立ち上がりＨレベルになると、次段の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。 Subsequently, when the clock signal CLK2 rises and becomes H level, the output signal G k + 1 of the next stage becomes H level. Then, in the unit shift register SR k , the transistor Q4 is turned on, so that the node N1 becomes L level. Accordingly, transistor Q7 is turned off, so that node N2 becomes H level. That is, the unit shift register SR k returns to the reset state in which the transistor Q1 is off and the transistor Q2 is on.
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。 Thereafter, until the output signal G k-1 of the previous stage is activated in the next frame period, the half latch circuit including the transistors Q5 to Q7 holds the node N1 at the L level and the node N2 at the H level. Shift register SR k is maintained in the reset state. Therefore, during the non-selection period of the gate line GL k , the output signal G k is maintained at the L level with low impedance.
以上のように、単位シフトレジスタＳＲkは、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇk-1）に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ１）の活性期間に自己の出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴに入力される信号の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。 As described above, the unit shift register SR k is set according to the signal (start pulse SP or the previous stage output signal G k-1 ) input to the input terminal IN, and is then input to the clock terminal CK. that signal activates the output signal G k self active period (clock signal CLK1). Then, the process returns to the reset state in response to activation of signal inputted to the reset terminal RST, thereafter maintains the output signal G k to L level.
よってゲート線駆動回路３０においては、図４のように、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ１〜ＣＬＫ３に同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。それによって、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3…を順番に駆動することができる。
Therefore, in the gate
なお、上では単位シフトレジスタＳＲkが３相クロックに基づいて動作する例を示したが、当該単位シフトレジスタＳＲkは２相クロック信号を使用して動作させることも可能である。 In the above example, the unit shift register SR k operates based on a three-phase clock. However, the unit shift register SR k can also be operated using a two-phase clock signal.
図５は、２相クロック信号に基づいて動作するゲート線駆動回路３０の構成を示している。この場合も、ゲート線駆動回路３０は、縦続接続した複数の単位シフトレジスタＳＲにより構成される。即ち、単位シフトレジスタＳＲkの入力端子ＩＮには、その前段の単位シフトレジスタＳＲk-1の前段の出力信号Ｇk-1が入力される（第１段目の単位シフトレジスタＳＲ1の入力端子ＩＮには、スタートパルスＳＰが入力される）。
FIG. 5 shows a configuration of the gate
図５のクロック発生器３１は、互いに位相の異なる（活性期間が重ならない）クロック信号ＣＬＫ，／ＣＬＫからなる２相クロックを出力するものである。このクロック信号ＣＬＫ，／ＣＬＫは互いに逆相であり、表示装置の走査周期に同期したタイミングで、交互に活性化するよう制御されている。各単位シフトレジスタＳＲのクロック端子ＣＫには、クロック信号ＣＬＫ，／ＣＬＫのいずれかが供給される。具体的には、クロック信号ＣＬＫは奇数段の単位シフトレジスタＳＲ1，ＳＲ3，ＳＲ5…に供給され、クロック信号／ＣＬＫは偶数段の単位シフトレジスタＳＲ2，ＳＲ4，ＳＲ6…に供給される。
The
図５のように構成されたゲート線駆動回路３０における単位シフトレジスタＳＲの動作を説明する。ここでも代表的に単位シフトレジスタＳＲkの動作を説明する。単位シフトレジスタＳＲkのクロック端子ＣＫにクロック信号ＣＬＫが入力されるものとする（図５における単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。
The operation of the unit shift register SR in the gate
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル、ノードＮ２がＨレベルのリセット状態を仮定する。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。 First, as an initial state of the unit shift register SR k, the node N1 is at the L level, the node N2 is assumed reset state of the H level. The clock terminal CK (clock signal CLK), the reset terminal RST (next stage output signal G k + 1 ), and the input terminal IN (previous stage output signal G k−1 ) are all at L level.
その状態から、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇk-1がＨレベルになると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになり、ノードＮ１はＨレベルになる。応じてトランジスタＱ７がオンになり、ノードＮ２はＬレベルになる。このときトランジスタＱ５がオフするので、ノードＮ１のＨレベルの電位はＶＤＤ−Ｖｔｈになる。 From this state, when the output signal G k-1 of the previous stage becomes H level with the rise of the clock signal / CLK, the transistor Q3 is turned on in the unit shift register SR k and the node N1 becomes H level. Responsively, transistor Q7 is turned on, and node N2 goes to L level. At this time, since the transistor Q5 is turned off, the H-level potential of the node N1 becomes VDD-Vth.
この結果、単位シフトレジスタＳＲkは、トランジスタＱ１がオン、トランジスタＱ２がオフのセット状態になる。但しこの時点ではクロック信号ＣＬＫはＬレベルであるため、出力信号ＧkはＬレベルに維持されている。 As a result, the unit shift register SR k is in a set state in which the transistor Q1 is on and the transistor Q2 is off. However, since the clock signal CLK is at the L level at this time, the output signal G k is maintained at the L level.
そしてクロック信号／ＣＬＫの立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１は高インピーダンス状態でＨレベルに維持される。 When the output signal G k-1 at the previous stage returns to the L level as the clock signal / CLK falls, the transistor Q3 is turned off. However, since transistors Q4 and Q5 are also off, node N1 is maintained at the H level in a high impedance state.
続いてクロック信号ＣＬＫが立ち上がると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このときノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのためトランジスタＱ１は非飽和領域で動作する。よって出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早く電位ＶＤＤのＨレベルになる。その結果、ゲート線ＧＬkが選択状態になる。 Subsequently, when the clock signal CLK rises, the elevated levels is transmitted to the output terminal OUT through the transistor Q1 in the ON state, the level of the output signal G k is increased. At this time, the potential of the node N1 is boosted by a certain amount (boost amount ΔV). Therefore, the transistor Q1 operates in the non-saturated region. Therefore, the output signal G k quickly becomes the H level of the potential VDD following the rise of the clock signal CLK. As a result, the gate line GL k is selected.
その後クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。 Thereafter, when the clock signal CLK falls, the output terminal OUT is discharged by the transistor Q1 in the on state. Therefore, the output signal G k becomes L level (VSS), and the gate line GL k returns to the non-selected state.
続いてクロック信号／ＣＬＫが立ち上がると、次段の出力信号Ｇk+1がＨレベルになる。すると単位シフトレジスタＳＲkでは、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。応じてトランジスタＱ７がオフするのでノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。 Subsequently, when the clock signal / CLK rises, the output signal G k + 1 at the next stage becomes H level. Then, in the unit shift register SR k , the transistor Q4 is turned on, so that the node N1 becomes L level. Accordingly, transistor Q7 is turned off, so that node N2 becomes H level. That is, the unit shift register SR k returns to the reset state in which the transistor Q1 is off and the transistor Q2 is on.
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＬレベル、ノードＮ２をＨレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。 Thereafter, until the output signal G k-1 of the previous stage is activated in the next frame period, the half latch circuit including the transistors Q5 to Q7 holds the node N1 at the L level and the node N2 at the H level. Shift register SR k is maintained in the reset state. Thus during the non-selection period of the gate line GL k, the output signal G k is kept at the L level at a low impedance.
このように、ゲート線駆動回路３０が図５のように構成されている場合においても、単位シフトレジスタＳＲkの動作は、図２の場合と同じである。
Thus, even when the gate
つまり図５の単位シフトレジスタＳＲkも、入力端子ＩＮに入力される信号（スタートパルスＳＰまたは前段の出力信号Ｇk-1）に応じてセット状態になり、そのときクロック端子ＣＫに入力される信号（クロック信号ＣＬＫ）の活性期間に自己の出力信号Ｇkを活性化させる。そして、リセット端子ＲＳＴに入力される信号（クロック信号／ＣＬＫ）の活性化に応じてリセット状態に戻り、以降は出力信号ＧkをＬレベルに維持する。 That is, the unit shift register SR k in FIG. 5 is also set according to a signal (start pulse SP or preceding stage output signal G k−1 ) input to the input terminal IN, and then input to the clock terminal CK. activates the output signal G k self active period of the signal (clock signal CLK). Then, the process returns to the reset state in response to activation of signal inputted to the reset terminal RST (clock signal / CLK), thereafter maintains the output signal G k to L level.
よってゲート線駆動回路３０においては、図６のように、単位シフトレジスタＳＲ1に入力されるスタートパルスＳＰの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3…が順に活性化される。
Therefore, in the gate
但し、図２および図５の構成では、単位シフトレジスタＳＲkは、リセット端子ＲＳＴに次段の出力信号Ｇk+1が入力されるので、次段の出力信号Ｇk+1が少なくとも一度活性化しなければリセット状態（すなわち上記の初期状態）にならない。単位シフトレジスタＳＲは、リセット状態を経なければ図６のような通常動作を行うことができないので、通常動作に先立って、ダミーのスタートパルスＳＰを発生させ、それを単位シフトレジスタＳＲの第１段目から最後段まで伝達させるダミー動作を行わせる必要がある。 However, in the configuration of FIGS. 2 and 5, the unit shift register SR k, so the next stage output signal G k + 1 to the reset terminal RST is input, the next stage of the output signal G k + 1 at least once active If not, the reset state (that is, the initial state described above) is not achieved. Since the unit shift register SR cannot perform the normal operation as shown in FIG. 6 unless it has passed through the reset state, a dummy start pulse SP is generated prior to the normal operation, and is generated as the first shift of the unit shift register SR. It is necessary to perform a dummy operation for transmitting from the stage to the last stage.
あるいは、単位シフトレジスタＳＲkのノードＮ２と第３電源端子Ｓ３（ハイ側電源電位ＶＤＤ２）との間にリセット用のトランジスタを別途設け、通常動作の前に強制的にノードＮ２を充電するリセット動作を行ってもよい。但し、その場合はリセット用の信号ラインが別途必要になる。 Alternatively, separately provided a resetting transistor between the node N2 of the unit shift register SR k and the third power supply terminal S3 (high power supply potential VDD2), force a reset operation of charging the node N2 before the normal operation May be performed. In this case, however, a reset signal line is required separately.
ここで、単位シフトレジスタＳＲkにおける、出力信号Ｇkの活性化によって昇圧されるノードＮ１の昇圧量ΔＶについて説明する。 Here, in the unit shift register SR k, the the boost amount ΔV of node N1 is boosted explained by the activation of the output signal G k.
図３の単位シフトレジスタＳＲkにおいて、クロック端子ＣＫに入力されるクロック信号ＣＬＫの振幅をＡｃ、容量素子Ｃの容量値をＣ０、トランジスタＱ１のゲート容量をＣ１、ノードＮ１の寄生容量（トランジスタＱ１のゲート容量を除く）をＣｐとすると、昇圧量ΔＶは、
ΔＶ＝Ａｃ×（Ｃ０＋Ｃ１）／（Ｃ０＋Ｃ１＋Ｃｐ） …（１）
として求められる。
In the unit shift register SR k of FIG. 3, the amplitude of the clock signal CLK input to the clock terminal CK is Ac, the capacitance value of the capacitive element C is C0, the gate capacitance of the transistor Q1 is C1, and the parasitic capacitance of the node N1 (transistor Q1 ) Is Cp, the boost amount ΔV is
ΔV = Ac × (C0 + C1) / (C0 + C1 + Cp) (1)
As required.
図３の回路の場合、寄生容量ＣｐはトランジスタＱ７のゲート容量Ｃ７と、ノードＮ１の配線に付随する容量成分（配線容量）ＣＬとの和に相当する。式（１）から分かるように、Ｃｐの値を小さくすれば、昇圧量ΔＶは大きくなる。 In the case of the circuit of FIG. 3, the parasitic capacitance Cp corresponds to the sum of the gate capacitance C7 of the transistor Q7 and the capacitance component (wiring capacitance) CL associated with the wiring of the node N1. As can be seen from equation (1), if the value of Cp is decreased, the boost amount ΔV increases.
単位シフトレジスタＳＲkは、出力信号Ｇkによってゲート線ＧＬkを高速に充電して活性化させる必要があるため、トランジスタＱ１には大きな駆動能力が要求される。昇圧量ΔＶが大きければ、出力信号Ｇkの活性化時におけるトランジスタＱ１のゲート・ソース間電圧が大きくなるのでそのオン抵抗は小さくなる。よって昇圧量ΔＶを大きくできれば、単位シフトレジスタＳＲkはその駆動能力が向上し、ゲート線ＧＬkをより高速に充電可能になるため好ましい。 Since the unit shift register SR k needs to be activated by charging the gate line GL k at high speed by the output signal G k , the transistor Q1 is required to have a large driving capability. If the boost amount ΔV is large, the on-resistance is reduced since the gate-source voltage of the transistor Q1 increases during activation of the output signal G k. Therefore, if the boost amount ΔV can be increased, the unit shift register SR k is preferable because its driving capability is improved and the gate line GL k can be charged at higher speed.
特許文献３の図８に、本発明者が考案した、ノードＮ１の寄生容量Ｃｐを低減した単位シフトレジスタＳＲが開示されている。同図８の回路は、本明細書の図３に対し、トランジスタＱ７のゲート（以下「ノードＮ３」）とノードＮ１との間にダイオード接続されたトランジスタＱ８を介在させ、さらに入力端子ＩＮとノードＮ３との間にダイオード接続されたトランジスタＱ９を接続させたものである。 FIG. 8 of Patent Document 3 discloses a unit shift register SR devised by the present inventor and having a reduced parasitic capacitance Cp of the node N1. The circuit of FIG. 8 is different from FIG. 3 of the present specification in that a transistor Q8 that is diode-connected is interposed between the gate of the transistor Q7 (hereinafter referred to as “node N3”) and the node N1, and further the input terminal IN and the node A transistor Q9 that is diode-connected is connected to N3.
特許文献３の図８では、ダイオード接続されたトランジスタＱ８は、ノードＮ３をアノード、ノードＮ１をカソードとしているので、ノードＮ１が昇圧されるとき当該トランジスタＱ８はオフになる。つまりノードＮ１とノードＮ３とが分離され、トランジスタＱ７のゲート容量Ｃ７がノードＮ１の寄生容量Ｃｐに寄与しなくなる。よって本明細書の図３よりも、ノードＮ１の昇圧時における寄生容量Ｃｐが小さくなり、ノードＮ１の昇圧量ΔＶが大きくなる（∵式（１））。 In FIG. 8 of Patent Document 3, since the diode-connected transistor Q8 has the node N3 as the anode and the node N1 as the cathode, the transistor Q8 is turned off when the node N1 is boosted. That is, the node N1 and the node N3 are separated, and the gate capacitance C7 of the transistor Q7 does not contribute to the parasitic capacitance Cp of the node N1. Therefore, as compared with FIG. 3 of this specification, the parasitic capacitance Cp at the time of boosting the node N1 becomes smaller, and the boosting amount ΔV of the node N1 becomes larger (formula (1)).
なお、特許文献３の図８の回路では、ノードＮ１からトランジスタＱ７のゲート（ノードＮ３）への電流が遮断されるため、前段の出力信号Ｇk-1の活性化時にトランジスタＱ７がオンするように、ノードＮ３を充電するトランジスタＱ９が設けられている。 In the circuit of FIG. 8 of Patent Document 3, the current from the node N1 to the gate of the transistor Q7 (node N3) is cut off, so that the transistor Q7 is turned on when the output signal G k-1 in the previous stage is activated. In addition, a transistor Q9 for charging the node N3 is provided.
また特許文献３の図８の回路では、リセット状態に移行する際、ノードＮ３の電荷はトランジスタＱ８を通してノードＮ１へと放出される。ノードＮ３にはトランジスタＱ８のドレインだけでなくゲートも接続しているので、ノードＮ３の放電が進むにつれ、トランジスタＱ８のゲート・ソース間の電圧が小さくなり、そのオン抵抗が高くなるのでノードＮ３の放電速度が低下する。つまりノードＮ３のレベルの立ち上がり速度が低下するため、リセット状態に移行する際におけるトランジスタＱ６，Ｑ７から成るインバータの応答速度が遅くなる。このことは動作高速化の妨げとなり得るため問題となる。 Further, in the circuit of FIG. 8 of Patent Document 3, when shifting to the reset state, the charge of the node N3 is discharged to the node N1 through the transistor Q8. Since not only the drain of the transistor Q8 but also the gate is connected to the node N3, as the discharge of the node N3 proceeds, the voltage between the gate and the source of the transistor Q8 decreases and the on-resistance increases. The discharge rate decreases. That is, since the rising speed of the level of the node N3 is reduced, the response speed of the inverter composed of the transistors Q6 and Q7 is slowed when shifting to the reset state. This is a problem because it can hinder the speeding up of the operation.
以下においては、ノードＮ１の寄生容量Ｃｐを小さくして駆動能力を向上させると共に、動作の高速化にも対応可能な、本発明に係る単位シフトレジスタＳＲについて説明する。 Hereinafter, a unit shift register SR according to the present invention, which can reduce the parasitic capacitance Cp of the node N1 to improve the driving capability and can cope with the high-speed operation, will be described.
図７は、本発明の実施の形態に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図３の回路に対し、トランジスタＱ７のゲート（制御電極）とノードＮ１との間にトランジスタＱ８を介在させたものである。トランジスタＱ８のゲートは、ハイ側電源電位ＶＤＤ３が供給される第４電源端子Ｓ４に接続されている。ここで、ノードＮ１から分離されたトランジスタＱ７のゲートが接続するノード（すなわちトランジスタＱ７のゲートとトランジスタＱ８の一方の電流電極との接続ノード）を「ノードＮ３」と定義する。 FIG. 7 is a circuit diagram of the unit shift register SR k according to the embodiment of the present invention. The unit shift register SR k is obtained by interposing the transistor Q8 between the gate (control electrode) of the transistor Q7 and the node N1 in the circuit of FIG. The gate of the transistor Q8 is connected to the fourth power supply terminal S4 to which the high-side power supply potential VDD3 is supplied. Here, a node to which the gate of the transistor Q7 separated from the node N1 is connected (that is, a connection node between the gate of the transistor Q7 and one current electrode of the transistor Q8) is defined as “node N3”.
トランジスタＱ８は、そのゲートとノードＮ１との間の電圧、もしくは当該ゲートとノードＮ３との間の電位差が、しきい値電圧Ｖｔｈを超えるとオンになる。トランジスタＱ８のゲートは一定の電位ＶＤＤ３に固定されているので、ノードＮ１，Ｎ３の少なくとも片方のレベルがＶＤＤ３−Ｖｔｈより低くなればオンになり、ノードＮ１，Ｎ３が両方とも電位ＶＤＤ３−Ｖｔｈより高ければオフになるスイッチング素子（伝達／分離素子）として機能する。 The transistor Q8 is turned on when the voltage between the gate and the node N1 or the potential difference between the gate and the node N3 exceeds the threshold voltage Vth. Since the gate of the transistor Q8 is fixed at a constant potential VDD3, the transistor Q8 is turned on when the level of at least one of the nodes N1 and N3 is lower than VDD3-Vth, and both the nodes N1 and N3 are higher than the potential VDD3-Vth. It functions as a switching element (transmission / separation element) that is turned off.
トランジスタＱ８のゲートが接続する第４電源端子Ｓ４には一定の電位ＶＤＤ３が供給されている。そのためトランジスタＱ８は、ノードＮ１およびノードＮ３の少なくとも片方といずれかの間にしきい値電圧以上の電位差がある場合オンし、ノードＮ１およびノードＮ３の間の電位差がＶｔｈ以下の場合オフする伝達／分離素子として機能する。 A constant potential VDD3 is supplied to the fourth power supply terminal S4 to which the gate of the transistor Q8 is connected. Therefore, the transistor Q8 is turned on when there is a potential difference equal to or higher than the threshold voltage between at least one of the node N1 and the node N3, and is turned off when the potential difference between the node N1 and the node N3 is equal to or lower than Vth. Functions as an element.
以下、本実施の形態に係る単位シフトレジスタＳＲの動作を説明する。ここでは当該単位シフトレジスタＳＲが図５のように接続し、２相のクロック信号ＣＬＫ，／ＣＬＫに基づいて動作するものとする。 Hereinafter, the operation of the unit shift register SR according to the present embodiment will be described. Here, it is assumed that the unit shift register SR is connected as shown in FIG. 5 and operates based on the two-phase clock signals CLK and / CLK.
ここでも、ゲート線駆動回路３０を構成する複数の単位シフトレジスタＳＲのうち、代表的に第ｋ段目の単位シフトレジスタＳＲkの動作を説明する。当該単位シフトレジスタＳＲkのクロック端子ＣＫには、クロック信号ＣＬＫが入力されているものと仮定する。また第４電源端子Ｓ４に供給されるハイ側電源電位ＶＤＤ３のレベルは、ハイ側電源電位ＶＤＤ１〜ＶＤＤ３と等しいものとする（ＶＤＤ１＝ＶＤＤ２＝ＶＤＤ３＝ＶＤＤ）。
Here again, the operation of the unit shift register SR k at the k-th stage among the plurality of unit shift registers SR constituting the gate
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）、ノードＮ２がＨレベル（ＶＤＤ−Ｖｔｈ）のリセット状態を仮定する。このときトランジスタＱ８はオン状態であるので、ノードＮ３もＬレベル（ＶＳＳ）になっている。また、クロック端子ＣＫ（クロック信号ＣＬＫ）、リセット端子ＲＳＴ（次段の出力信号Ｇk+1）、入力端子ＩＮ（前段の出力信号Ｇk-1）は何れもＬレベルであるとする。 First, as an initial state of the unit shift register SR k, a reset state in which the node N1 is at the L level (VSS) and the node N2 is at the H level (VDD−Vth) is assumed. At this time, since the transistor Q8 is in the on state, the node N3 is also at the L level (VSS). The clock terminal CK (clock signal CLK), the reset terminal RST (next stage output signal G k + 1 ), and the input terminal IN (previous stage output signal G k−1 ) are all at L level.
その状態から、クロック信号／ＣＬＫの立ち上がりと共に、前段の出力信号Ｇk-1がＨレベルになると、当該単位シフトレジスタＳＲkではトランジスタＱ３がオンになる。このときノードＮ２はＨレベルなのでトランジスタＱ５もオンしているが、トランジスタＱ３はトランジスタＱ５よりもオン抵抗が充分小さく設定されているため、ノードＮ１のレベルが上昇する。 From this state, when the output signal G k-1 of the previous stage becomes H level with the rise of the clock signal / CLK, the transistor Q3 is turned on in the unit shift register SR k . At this time, since the node N2 is at the H level, the transistor Q5 is also turned on. However, since the on-resistance of the transistor Q3 is set sufficiently smaller than that of the transistor Q5, the level of the node N1 rises.
ノードＮ１のレベルが上昇すると、オン状態のトランジスタＱ８を通してノードＮ１からノードＮ３へと電荷が供給され、ノードＮ３の電位が上昇する。それによりトランジスタＱ７が導通し始め、ノードＮ２のレベルが下がる。するとトランジスタＱ５の抵抗値が上がるためノードＮ１のレベルが急速に上昇し、それに伴いノードＮ３のレベルも上昇するためトランジスタＱ７は充分にオンになる。その結果ノードＮ２はＬレベル（ＶＳＳ）になる。応じてトランジスタＱ５がオフになり、最終的にノードＮ１，Ｎ３は共に電位ＶＤＤ−ＶｔｈのＨレベルになる。 When the level of the node N1 rises, charge is supplied from the node N1 to the node N3 through the transistor Q8 in the on state, and the potential of the node N3 rises. As a result, the transistor Q7 starts to conduct, and the level of the node N2 decreases. Then, since the resistance value of the transistor Q5 increases, the level of the node N1 rapidly increases, and the level of the node N3 also increases accordingly, so that the transistor Q7 is sufficiently turned on. As a result, the node N2 becomes L level (VSS). Accordingly, the transistor Q5 is turned off, and finally the nodes N1 and N3 both become the H level of the potential VDD-Vth.
その結果トランジスタＱ８のゲートとソース（ノードＮ３）との間の電位差は、しきい値電圧Ｖｔｈに等しくなり、トランジスタＱ８はオンとオフの境界状態になる。この状態では、ノードＮ１の電位がこれ以上高くなっても、ノードＮ１からノードＮ３へは電流が流れないので、トランジスタＱ８は実質的にオフ状態であると言える。 As a result, the potential difference between the gate and source (node N3) of the transistor Q8 becomes equal to the threshold voltage Vth, and the transistor Q8 enters an on / off boundary state. In this state, even if the potential of the node N1 becomes higher than this, no current flows from the node N1 to the node N3, so that it can be said that the transistor Q8 is substantially in an off state.
このようにノードＮ１がＨレベル、ノードＮ２がＬレベルになると、単位シフトレジスタＳＲはトランジスタＱ１がオン、トランジスタＱ２がオフのセット状態となる。但しこの時点ではクロック信号ＣＬＫはＬレベルであるため、出力信号ＧkはＬレベルに維持されている。 Thus, when the node N1 becomes H level and the node N2 becomes L level, the unit shift register SR is set to a set state in which the transistor Q1 is on and the transistor Q2 is off. However, since the clock signal CLK is at the L level at this time, the output signal G k is maintained at the L level.
そしてクロック信号／ＣＬＫの立ち下がりと共に前段の出力信号Ｇk-1がＬレベルに戻ると、トランジスタＱ３はオフになる。しかしトランジスタＱ４，Ｑ５もオフ状態であるため、ノードＮ１，Ｎ３は高インピーダンス状態でＨレベルに維持される。 When the output signal G k-1 at the previous stage returns to the L level as the clock signal / CLK falls, the transistor Q3 is turned off. However, since transistors Q4 and Q5 are also off, nodes N1 and N3 are maintained at the H level in a high impedance state.
続いてクロック信号ＣＬＫが立ち上がると、そのレベル上昇がオン状態のトランジスタＱ１を通して出力端子ＯＵＴに伝達され、出力信号Ｇkのレベルが上昇する。このとき、容量素子Ｃ並びにトランジスタＱ１のゲート・チャネル間容量を介する結合のため、出力信号Ｇkのレベル上昇に応じてノードＮ１の電位が一定量（昇圧量ΔＶ）だけ昇圧される。そのため出力端子ＯＵＴのレベルが上昇しても、トランジスタＱ１のゲート・ソース間電圧はしきい値電圧（Ｖｔｈ）よりも大きく保たれ、当該トランジスタＱ１は低インピーダンスに維持される。 Subsequently, when the clock signal CLK rises, the elevated levels is transmitted to the output terminal OUT through the transistor Q1 in the ON state, the level of the output signal G k is increased. At this time, because of coupling through the gate-channel capacitance of the capacitor C and the transistor Q1, the potential of the node N1 is boosted by a predetermined amount (increased amount of pressure [Delta] V) in response to elevated levels of the output signal G k. For this reason, even when the level of the output terminal OUT rises, the gate-source voltage of the transistor Q1 is kept larger than the threshold voltage (Vth), and the transistor Q1 is maintained at a low impedance.
従って、出力信号Ｇkは、クロック信号ＣＬＫの立ち上がりに追随して素早くＨレベルになる。またこのときトランジスタＱ１は非飽和領域で動作して出力端子ＯＵＴを充電するため、出力信号Ｇkのレベルは、トランジスタＱ１のしきい値電圧分の損失を伴わずクロック信号ＣＬＫと同じ電位ＶＤＤまで上昇する。このように出力信号ＧkがＨレベルになると、ゲート線ＧＬkが選択状態になる。 Therefore, the output signal G k quickly becomes H level following the rise of the clock signal CLK. Also for charging the output terminal OUT at this time the transistor Q1 is operated in unsaturated, the level of the output signal G k is to the same potential VDD and the clock signal CLK without loss corresponding to the threshold voltage of the transistor Q1 To rise. Thus the output signal G k becomes the H level, the gate line GL k is selected.
上記したように、トランジスタＱ８は、ノードＮ１が昇圧される前から実質的にオフ状態になっており、ノードＮ１が昇圧されその電位がノードＮ３の電位（ＶＤＤ−Ｖｔｈ）より高くなっても、ノードＮ１からノードＮ３への電荷の移動は生じない。ノードＮ１の昇圧時、ノードＮ１とノードＮ３との間は電気的に分離された状態となっている。 As described above, the transistor Q8 is substantially in an off state before the node N1 is boosted, and even when the node N1 is boosted and its potential becomes higher than the potential of the node N3 (VDD−Vth), There is no charge transfer from node N1 to node N3. When the node N1 is boosted, the node N1 and the node N3 are electrically separated.
よってノードＮ１の昇圧時には、当該ノードＮ１の寄生容量ＣｐにトランジスタＱ７のゲート容量Ｃ７が寄与せず、図３の場合よりも寄生容量Ｃｐは小さくなる。式（１）から分かるように、寄生容量Ｃｐが小さくなると昇圧量ΔＶは大きくなり、出力信号Ｇkの活性化時におけるトランジスタＱ１の駆動能力が大きくなる。よって、単位シフトレジスタＳＲkはゲート線ＧＬkを高速に充電することができる。 Therefore, when the node N1 is boosted, the gate capacitance C7 of the transistor Q7 does not contribute to the parasitic capacitance Cp of the node N1, and the parasitic capacitance Cp becomes smaller than that in the case of FIG. As can be seen from equation (1), a boost amount ΔV parasitic capacitance Cp is small increases, the driving capability of the transistor Q1 increases during activation of the output signal G k. Therefore, the unit shift register SR k can charge the gate line GL k at high speed.
その後、クロック信号ＣＬＫが立ち下がると、オン状態のトランジスタＱ１によって出力端子ＯＵＴが放電される。従って出力信号ＧkはＬレベル（ＶＳＳ）になり、ゲート線ＧＬkは非選択状態に戻る。 Thereafter, when the clock signal CLK falls, the output terminal OUT is discharged by the transistor Q1 in the on state. Therefore, the output signal G k becomes L level (VSS), and the gate line GL k returns to the non-selected state.
続いてクロック信号／ＣＬＫが立ち上がると、トランジスタＱ４がオンするためノードＮ１はＬレベルになる。するとトランジスタＱ８のゲートとソース（ノードＮ１）との間の電位差がそのしきい値電圧Ｖｔｈよりも大きくなるので、トランジスタＱ８がオンになる。よってノードＮ１のレベルが低下するのに従って、ノードＮ３の電荷がトランジスタＱ８を通してノードＮ１へと放電される。その結果ノードＮ３はノードＮ１と共にＬレベルになる。 Subsequently, when the clock signal / CLK rises, the transistor Q4 is turned on, so that the node N1 becomes L level. Then, the potential difference between the gate and the source (node N1) of the transistor Q8 becomes larger than the threshold voltage Vth, so that the transistor Q8 is turned on. Therefore, as the level of node N1 decreases, the charge at node N3 is discharged to node N1 through transistor Q8. As a result, the node N3 becomes the L level together with the node N1.
よってトランジスタＱ７はオフになり、ノードＮ２はＨレベルになる。即ち、単位シフトレジスタＳＲkは、トランジスタＱ１がオフ、トランジスタＱ２がオンのリセット状態に戻る。 Therefore, the transistor Q7 is turned off, and the node N2 becomes H level. That is, the unit shift register SR k returns to the reset state in which the transistor Q1 is off and the transistor Q2 is on.
先に述べたように特許文献３の図８の回路では、トランジスタＱ８のゲートがノードＮ３に接続されていたため、リセット状態に移行する際、ノードＮ３の放電が進むにつれトランジスタＱ８のオン抵抗が大きくなり、ノードＮ３の放電速度が低下する問題が生じていた。それに対し図７の回路では、トランジスタＱ８のゲート電位がハイ側電源電位ＶＤＤ３（＝ＶＤＤ）に固定されているため、ノードＮ３の電荷がノードＮ１へと放出される過程で、トランジスタＱ８のオン抵抗が増大することはない。 As described above, in the circuit of FIG. 8 of Patent Document 3, since the gate of the transistor Q8 is connected to the node N3, the on-resistance of the transistor Q8 increases as the discharge of the node N3 progresses when shifting to the reset state. Thus, there has been a problem that the discharge rate of the node N3 is reduced. On the other hand, in the circuit of FIG. 7, since the gate potential of the transistor Q8 is fixed to the high-side power supply potential VDD3 (= VDD), the on-resistance of the transistor Q8 is released in the process of discharging the charge of the node N3 to the node N1. Will not increase.
以降、次のフレーム期間に前段の出力信号Ｇk-1が活性化されるまでは、トランジスタＱ５〜Ｑ７から成るハーフラッチ回路がノードＮ１をＨレベル、ノードＮ２をＬレベルに保持するため、単位シフトレジスタＳＲkはリセット状態に維持される。よってゲート線ＧＬkの非選択期間の間は、出力信号Ｇkは低インピーダンスでＬレベルに維持される。 Thereafter, until the output signal G k-1 of the previous stage is activated in the next frame period, the half latch circuit including the transistors Q5 to Q7 holds the node N1 at the H level and the node N2 at the L level. Shift register SR k is maintained in the reset state. Therefore, during the non-selection period of the gate line GL k , the output signal G k is maintained at the L level with low impedance.
このように図７の単位シフトレジスタＳＲkは、図３に示した従来の回路と同様の動作を行うことが可能である。また当該単位シフトレジスタＳＲkでは、出力信号Ｇkの活性化時、すなわちノードＮ１（トランジスタＱ１のゲート）の昇圧時において、ノードＮ１とノードＮ３とがトランジスタＱ８によって分離される。よってそのときのノードＮ１の寄生容量Ｃｐに、トランジスタＱ７のゲート容量Ｃ７が寄与しないため、寄生容量Ｃｐが低減される。従って、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなり、ゲート線を高速に充電することができる。 As described above, the unit shift register SR k of FIG. 7 can perform the same operation as the conventional circuit shown in FIG. In the unit shift register SR k , when the output signal G k is activated, that is, when the node N1 (gate of the transistor Q1) is boosted, the node N1 and the node N3 are separated by the transistor Q8. Therefore, since the gate capacitance C7 of the transistor Q7 does not contribute to the parasitic capacitance Cp of the node N1 at that time, the parasitic capacitance Cp is reduced. Therefore, the driving capability of the transistor Q1 at the time of boosting the node N1 increases, and the gate line can be charged at high speed.
単位シフトレジスタＳＲkのトランジスタＱ８のゲート電位は、一定のハイ側電源電位ＶＤＤ３（＝ＶＤＤ）に固定されている。よって当該単位シフトレジスタＳＲがリセット状態に移行するとき、ノードＮ３（トランジスタＱ７のゲート）の電荷がトランジスタＱ８を通してノードＮ１へと放出される過程で、トランジスタＱ８のオン抵抗が増大することはない。つまりノードＮ３の放電速度の低下が防止され、トランジスタＱ６，Ｑ７から成るインバータの応答速度の低下を防止できる。 The gate potential of the transistor Q8 of the unit shift register SR k is fixed to a constant high power supply potential VDD3 (= VDD). Therefore, when the unit shift register SR shifts to the reset state, the on-resistance of the transistor Q8 does not increase in the process in which the charge of the node N3 (the gate of the transistor Q7) is discharged to the node N1 through the transistor Q8. That is, a decrease in the discharge speed of the node N3 is prevented, and a decrease in the response speed of the inverter composed of the transistors Q6 and Q7 can be prevented.
従って本実施の形態に係る単位シフトレジスタＳＲkによれば、それを用いて構成されるゲート線駆動回路３０の動作の高速化を図ることができ、液晶表示装置１０の高解像度化に寄与できる。
Therefore, according to the unit shift register SR k according to the present embodiment, it is possible to increase the speed of operation of the composed gate
ここで、トランジスタＱ８のゲートに供給する電位ＶＤＤ３の値について説明する。クロック信号ＣＬＫ，／ＣＬＫのＨレベル（＝出力信号ＧのＨレベル）の電位をＶＤＤとすると、ノードＮ１が昇圧される直前（ノードＮ１がトランジスタＱ３により充電（プリチャージ）された段階）では、ノードＮ１，Ｎ３の電位はＶＤＤ−Ｖｔｈになる。よって電位ＶＤＤ３がＶＤＤに等しく設定されていれば（ＶＤＤ３＝ＶＤＤ）、トランジスタＱ８はオンとオフの境界状態になり、上記したとおりの動作が行われる。 Here, the value of the potential VDD3 supplied to the gate of the transistor Q8 will be described. When the potential of the H level of the clock signals CLK and / CLK (= the H level of the output signal G) is VDD, immediately before the node N1 is boosted (at the stage where the node N1 is charged (precharged) by the transistor Q3) The potentials of the nodes N1 and N3 are VDD-Vth. Therefore, if the potential VDD3 is set equal to VDD (VDD3 = VDD), the transistor Q8 enters the on / off boundary state, and the operation as described above is performed.
一方、電位ＶＤＤ３がＶＤＤよりも高く設定されている場合（ＶＤＤ３＞ＶＤＤ）、トランジスタＱ８は非飽和領域で動作する。しかしノードＮ１，Ｎ３が、プリチャージにより電位ＶＤＤ−Ｖｔｈになっても、トランジスタＱ８はオン状態である。よってノードＮ１が昇圧されるとき（ノードＮ１の電位がＶＤＤ３−Ｖｔｈを越えるまでの間）、ノードＮ１からノードＮ３へと電荷の移動が生じ、その分だけノードＮ１の昇圧効率が低下することになる。 On the other hand, when the potential VDD3 is set higher than VDD (VDD3> VDD), the transistor Q8 operates in the non-saturated region. However, even when the nodes N1 and N3 are set to the potential VDD-Vth by precharging, the transistor Q8 is in the on state. Therefore, when the node N1 is boosted (until the potential of the node N1 exceeds VDD3-Vth), the charge is transferred from the node N1 to the node N3, and the boosting efficiency of the node N1 is reduced accordingly. Become.
逆に、電位ＶＤＤ３がＶＤＤよりも低く設定されている場合（ＶＤＤ３＜ＶＤＤ）、トランジスタＱ８は飽和領域で動作する。但し、ノードＮ１がプリチャージされてＶＤＤ−Ｖｔｈの電位になっても、ノードＮ３の電位はそれよりも低いＶＤＤ３−Ｖｔｈまでしか上昇しない。トランジスタＱ６，Ｑ７はレシオ型インバータを構成するため、トランジスタＱ７のオン抵抗は十分低く設定される必要があるが、そのようにノードＮ３の電位が低くなるとトランジスタＱ７のオン抵抗が高くなるため好ましくない。この問題を回避するにはトランジスタＱ７のサイズ（ゲート幅）を大きくすればよいが、回路の占有面積が増大するという別の問題が生じる。 Conversely, when the potential VDD3 is set lower than VDD (VDD3 <VDD), the transistor Q8 operates in the saturation region. However, even if the node N1 is precharged and becomes the potential of VDD-Vth, the potential of the node N3 rises only to VDD3-Vth lower than that. Since the transistors Q6 and Q7 constitute a ratio-type inverter, the on-resistance of the transistor Q7 needs to be set sufficiently low. However, if the potential of the node N3 becomes low in this way, the on-resistance of the transistor Q7 increases, which is not preferable. . In order to avoid this problem, the size (gate width) of the transistor Q7 may be increased. However, another problem that the occupied area of the circuit increases occurs.
このようにハイ側電源電位ＶＤＤ３は、ノードＮ１の昇圧効率および回路の占有面積の観点から、プリチャージされたときのノードＮ１の電位（ＶＤＤ−Ｖｔｈ）よりも、トランジスタＱ８のしきい値電圧（Ｖｔｈ）だけ高いレベル（ＶＤＤ）であることが好ましい。言い換えれば、電位ＶＤＤ３は、クロック信号ＣＬＫ，／ＣＬＫのＨレベル（＝出力信号ＧのＨレベル）の電位と等しいことが好ましい。 Thus, the high-side power supply potential VDD3 is higher than the potential of the node N1 (VDD−Vth) when precharged from the viewpoint of the boosting efficiency of the node N1 and the area occupied by the circuit (VDD−Vth). The level (VDD) is preferably higher by (Vth). In other words, the potential VDD3 is preferably equal to the H level potential of the clock signals CLK and / CLK (= H level of the output signal G).
ところで先に述べたように、昇圧量ΔＶを決定する因子であるノードＮ１の寄生容量Ｃｐには、ノードＮ１の配線容量ＣＬも寄与している。従って、ノードＮ１の配線容量ＣＬをより小さくすることができれば、昇圧量ΔＶをさらに大きくすることが可能になる。配線容量ＣＬは、ノードＮ１となる配線の長さに依存するため、その長さを短くするとよい。即ち、単位シフトレジスタＳＲkを構成する各素子をレイアウトする際に、トランジスタＱ１および容量素子Ｃと、トランジスタＱ８（即ち伝達／分離素子）とをできるだけ近接させて配置すると、ノードＮ１の配線容量ＣＬを小さくできる。 By the way, as described above, the wiring capacitance CL of the node N1 also contributes to the parasitic capacitance Cp of the node N1, which is a factor that determines the boost amount ΔV. Therefore, if the wiring capacitance CL of the node N1 can be further reduced, the boost amount ΔV can be further increased. Since the wiring capacitance CL depends on the length of the wiring serving as the node N1, it is preferable to shorten the length. That is, when laying out each element constituting the unit shift register SR k , if the transistor Q1 and the capacitive element C and the transistor Q8 (that is, the transmission / separation element) are arranged as close as possible, the wiring capacitance CL of the node N1 Can be reduced.
また本実施の形態に係る単位シフトレジスタＳＲkでは、ノードＮ１の昇圧時に、ノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３の配線容量は昇圧量ΔＶに影響を与えない。従ってノードＮ３となる配線が多少長くなっても、それによって昇圧量ΔＶが小さくなることはない。よって配線のレイアウトの際には、トランジスタＱ１のゲートとトランジスタＱ８のソース（ドレイン）との間の配線長、および、容量素子ＣとトランジスタＱ８のソース（ドレイン）との配線長の少なくとも片方（望ましくは両方）を、トランジスタＱ７のゲートとトランジスタＱ８のドレイン（ソース）との間の配線長よりも短くなるようにするとよい。 In the unit shift register SR k according to the present embodiment, since the node N3 is electrically isolated from the node N1 when the node N1 is boosted, the wiring capacitance of the node N3 does not affect the boost amount ΔV. Therefore, even if the wiring to be the node N3 is somewhat longer, the boost amount ΔV is not reduced thereby. Therefore, when wiring is laid out, at least one of the wiring length between the gate of the transistor Q1 and the source (drain) of the transistor Q8 and the wiring length between the capacitor C and the source (drain) of the transistor Q8 (preferably Is preferably shorter than the wiring length between the gate of the transistor Q7 and the drain (source) of the transistor Q8.
また、従来の単位シフトレジスタＳＲk（図３）では、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および容量素子ＣとトランジスタＱ７との間をできるだけ近接させて配置する必要があった。しかしトランジスタＱ７は、トランジスタＱ６と共にレシオ型インバータを構成しており、トランジスタＱ６よりも充分大きな駆動能力が必要であるため、そのサイズ（ゲート幅）が一定以上大きくなければならない。よってトランジスタＱ７のレイアウトには制限が多く、トランジスタＱ７をトランジスタＱ１および容量素子Ｃに近づけてレイアウトすることが困難であった。 Further, in the conventional unit shift register SR k (FIG. 3), in order to reduce the wiring capacitance CL of the node N1, it is necessary to arrange the transistors Q1 and C and the transistor Q7 as close as possible. It was. However, the transistor Q7 constitutes a ratio type inverter together with the transistor Q6, and needs a sufficiently larger driving capability than the transistor Q6. Therefore, its size (gate width) must be larger than a certain value. Therefore, there are many restrictions on the layout of the transistor Q7, and it is difficult to lay out the transistor Q7 close to the transistor Q1 and the capacitor C.
それに対し、本実施の形態の単位シフトレジスタＳＲkでは、ノードＮ１の配線容量ＣＬを小さくするためには、トランジスタＱ１および容量素子ＣとトランジスタＱ８（伝達／分離素子）とを近接させて配置すればよい。トランジスタＱ８は、ノードＮ３に充電された電荷を放電する素子として動作しさえすればよいので、駆動能力は比較的小さくてよく、サイズも小さくてよい。よってトランジスタＱ８はレイアウトの自由度が高い。従って、本発明によれば、トランジスタＱ１および容量素子Ｃに近接させて配置することを容易に行え、ノードＮ１の配線容量ＣＬを容易に小さくすることができるという効果も得られる。 On the other hand, in the unit shift register SR k of the present embodiment, in order to reduce the wiring capacitance CL of the node N1, the transistor Q1, the capacitive element C, and the transistor Q8 (transmission / separation element) are arranged close to each other. That's fine. Since the transistor Q8 only needs to operate as an element that discharges the electric charge charged in the node N3, the driving capability may be relatively small and the size may be small. Therefore, the transistor Q8 has a high degree of freedom in layout. Therefore, according to the present invention, it is possible to easily dispose the transistor Q1 and the capacitive element C close to each other, and it is also possible to easily reduce the wiring capacitance CL of the node N1.
以上の説明では本発明に係る単位シフトレジスタＳＲを図５のように接続した場合の動作を示したが、図２のように接続させた場合に対しても適用可能である。 In the above description, the operation when the unit shift register SR according to the present invention is connected as shown in FIG. 5 is shown, but the present invention can also be applied to the case where they are connected as shown in FIG.
［第１の変更例］
図８は、本実施の形態の変更例１に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図７の回路に対し、トランジスタＱ３のドレインを、第２電源端子Ｓ２ではなく入力端子ＩＮに接続させたものである。
[First change example]
FIG. 8 is a circuit diagram of the unit shift register SR k according to the first modification of the present embodiment. The unit shift register SR k is obtained by connecting the drain of the transistor Q3 to the input terminal IN instead of the second power supply terminal S2 in the circuit of FIG.
本変更例によれば、第２電源端子Ｓ２およびそれにハイ側電源電位ＶＤＤ２を供給するための配線が不要になるため、回路面積の縮小に寄与できる。また回路のレイアウト設計が容易になるという利点もある。 According to this modified example, the second power supply terminal S2 and the wiring for supplying the high-side power supply potential VDD2 to the second power supply terminal S2 are not necessary, which can contribute to a reduction in circuit area. There is also an advantage that circuit layout design becomes easy.
但し、単位シフトレジスタＳＲkの出力端子ＯＵＴに、次段の入力端子ＩＮが接続されるため、単位シフトレジスタＳＲkの出力段への負荷が大きくなる。そのため回路動作の速度が劣化する場合もあることに留意すべきである。 However, the output terminal OUT of the unit shift register SR k, since the next stage of the input terminal IN is connected, the load of the output stage of the unit shift register SR k increases. Therefore, it should be noted that the speed of circuit operation may deteriorate.
本変更例は、以下の変更例のいずれにも適用可能である。 This modification example can be applied to any of the following modification examples.
［第２の変更例］
図９は、上記特許文献２の図１４に開示されている従来の単位シフトレジスタの回路図である。この単位シフトレジスタＳＲkは、トランジスタＱ６，Ｑ７から成るインバータ（プルダウン駆動回路）の出力が、トランジスタＱ９，Ｑ１０から成るバッファ回路を介してトランジスタＱ２のゲート（ノードＮ２）に印加されるよう構成されている。トランジスタＱ６，７から成るインバータの出力端はノードＮ２から分離される。
[Second modification]
FIG. 9 is a circuit diagram of a conventional unit shift register disclosed in FIG. The unit shift register SR k is configured such that the output of the inverter (pull-down drive circuit) composed of the transistors Q6 and Q7 is applied to the gate (node N2) of the transistor Q2 via the buffer circuit composed of the transistors Q9 and Q10. ing. The output terminal of the inverter composed of transistors Q6 and Q7 is isolated from node N2.
ノードＮ２から分離されたインバータの出力端（トランジスタＱ６，Ｑ７間の接続ノード）を「ノードＮ４」と定義すると、トランジスタＱ９は、ノードＮ４に接続したゲートを有し、第３電源端子Ｓ３とノードＮ２との間に接続している。トランジスタＱ１０は、ノードＮ１に接続したゲートを有し、第１電源端子Ｓ１とノードＮ２との間に接続している。即ち、トランジスタＱ１０は、インバータの入力信号の活性化に応じてノードＮ２を放電し、トランジスタＱ９は、インバータの出力信号の活性化に応じてノードＮ２を充電する。 When an output terminal of the inverter separated from the node N2 (a connection node between the transistors Q6 and Q7) is defined as “node N4”, the transistor Q9 has a gate connected to the node N4, and is connected to the third power supply terminal S3 and the node. Connected to N2. The transistor Q10 has a gate connected to the node N1, and is connected between the first power supply terminal S1 and the node N2. That is, the transistor Q10 discharges the node N2 in response to the activation of the input signal of the inverter, and the transistor Q9 charges the node N2 in response to the activation of the output signal of the inverter.
このバッファ回路は、インバータの出力（ノードＮ４の信号）の駆動能力を高めてノードＮ２に供給するよう機能する。当該バッファ回路はレシオレス回路であり、トランジスタＱ９，Ｑ１０を通して第３電源端子Ｓ３から第１電源端子Ｓ１へと流れる貫通電流を生じさせない。よって、その駆動能力（トランジスタＱ９の駆動能力）をより高く設定しても消費電力の増大を抑制することができる。 This buffer circuit functions to increase the drive capability of the output of the inverter (the signal at the node N4) and supply it to the node N2. The buffer circuit is a ratioless circuit and does not generate a through current that flows from the third power supply terminal S3 to the first power supply terminal S1 through the transistors Q9 and Q10. Therefore, an increase in power consumption can be suppressed even if the drive capability (drive capability of transistor Q9) is set higher.
図９の回路では、トランジスタＱ１のゲートが接続するノードＮ１の寄生容量Ｃｐは、トランジスタＱ７のゲート容量Ｃ７と、トランジスタＱ１０のゲート容量Ｃ１０と、ノードＮ１となる配線に付随する容量（配線容量）ＣＬとの和に相当する。即ち、図３の回路と比較すると、図９の回路ではトランジスタＱ１０のゲート容量Ｃ１０の分だけノードＮ１の寄生容量Ｃｐが大きくなり、式（１）から得られる昇圧量ΔＶは小さくなる。 In the circuit of FIG. 9, the parasitic capacitance Cp of the node N1 to which the gate of the transistor Q1 is connected is the capacitance (wiring capacitance) associated with the gate capacitance C7 of the transistor Q7, the gate capacitance C10 of the transistor Q10, and the wiring that becomes the node N1. Corresponds to the sum of CL. That is, as compared with the circuit of FIG. 3, in the circuit of FIG. 9, the parasitic capacitance Cp of the node N1 is increased by the gate capacitance C10 of the transistor Q10, and the boost amount ΔV obtained from the equation (1) is decreased.
本変更例では、図９のようにプルダウン駆動回路の出力がバッファ回路を介してノードＮ２に印加されるタイプの単位シフトレジスタＳＲkに対して本発明を適用する。その回路図を図１０に示す。当該単位シフトレジスタＳＲは、図７の回路に対し、図９に示したものと同様のバッファ回路（トランジスタＱ９，Ｑ１０）を設けたものである。但し、トランジスタＱ１０のゲートはノードＮ３に接続される。 In this modification, the present invention is applied to a unit shift register SR k of the type in which the output of the pull-down drive circuit is applied to the node N2 via the buffer circuit as shown in FIG. The circuit diagram is shown in FIG. The unit shift register SR is obtained by providing buffer circuits (transistors Q9 and Q10) similar to those shown in FIG. 9 with respect to the circuit of FIG. However, the gate of the transistor Q10 is connected to the node N3.
本変更例の単位シフトレジスタＳＲkにおいて、そのゲートがトランジスタＱ８を介してノードＮ１に接続するトランジスタは、トランジスタＱ７，Ｑ１０の２つである。しかし本発明の単位シフトレジスタＳＲkでは、ノードＮ１の昇圧時にノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３に接続したトランジスタＱ７，Ｑ１０のゲート容量は、共にノードＮ１の寄生容量Ｃｐに寄与しない。つまり図１０の回路におけるノードＮ１の寄生容量Ｃｐは、図７の場合と同等になる。 In the unit shift register SR k of this modification, the transistors having a gate connected to the node N1 through the transistor Q8 is two transistors Q7, Q10. However, in the unit shift register SR k of the present invention, since the node N3 is electrically separated from the node N1 when the node N1 is boosted, the gate capacitances of the transistors Q7 and Q10 connected to the node N3 are both parasitic capacitances of the node N1. Does not contribute to Cp. That is, the parasitic capacitance Cp of the node N1 in the circuit of FIG. 10 is equivalent to that in FIG.
よって昇圧量ΔＶが大きくなり、ノードＮ１昇圧時におけるトランジスタＱ１の駆動能力が大きくなる。従って、当該単位シフトレジスタＳＲkはゲート線を高速に充電できるようになる。 Therefore, the boost amount ΔV increases, and the driving capability of the transistor Q1 when the node N1 is boosted increases. Therefore, the unit shift register SR k can charge the gate line at high speed.
［第３の変更例］
図１１は、本実施の形態の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、実施の形態の第３の変更例に係る単位シフトレジスタＳＲkの回路図である。当該単位シフトレジスタＳＲkは、図７の回路に対し、プルダウン駆動回路としてトランジスタＱ６，Ｑ７Ａ，Ｑ７Ｂ，Ｑ７Ｃから構成されるシュミットトリガ型のインバータを用いたものである。
[Third Modification]
FIG. 11 is a circuit diagram of a unit shift register SR k according to a third modification of the present embodiment. The unit shift register SR k is a circuit diagram of the unit shift register SR k according to the third modification of the embodiment. The unit shift register SR k uses a Schmitt trigger type inverter composed of transistors Q6, Q7A, Q7B, and Q7C as a pull-down drive circuit with respect to the circuit of FIG.
図１１の如く、トランジスタＱ６は、ノードＮ２と第３電源端子Ｓ３との間に接続し、そのゲートは第３電源端子Ｓ３に接続している（つまりトランジスタＱ６はダイオード接続している）。トランジスタＱ７Ａ，Ｑ７Ｂは、ノードＮ２と第１電源端子Ｓ１との間に直列に接続し、それらのゲートは共にノードＮ１に接続される。トランジスタＱ７Ｃは、第３電源端子Ｓ３とトランジスタＱ７Ａ，Ｑ７Ｂ間の接続ノードとの間に接続し、そのゲートはノードＮ３に接続される。 As shown in FIG. 11, the transistor Q6 is connected between the node N2 and the third power supply terminal S3, and its gate is connected to the third power supply terminal S3 (that is, the transistor Q6 is diode-connected). The transistors Q7A and Q7B are connected in series between the node N2 and the first power supply terminal S1, and their gates are both connected to the node N1. The transistor Q7C is connected between the third power supply terminal S3 and a connection node between the transistors Q7A and Q7B, and its gate is connected to the node N3.
同様のシュミットトリガ回路を備える単位シフトレジスタＳＲは、特許文献４の図７にも開示されている。特許文献４の図７の回路では、トランジスタＱ７Ａ，Ｑ７Ｂの両方のゲートがノードＮ１（トランジスタＱ１のゲート）に接続されるため、ノードＮ１の寄生容量Ｃｐが大きくなる場合がある。 A unit shift register SR having a similar Schmitt trigger circuit is also disclosed in FIG. In the circuit of FIG. 7 of Patent Document 4, since both gates of the transistors Q7A and Q7B are connected to the node N1 (the gate of the transistor Q1), the parasitic capacitance Cp of the node N1 may increase.
シュミットトリガ回路もレシオ回路であり、その出力のＬレベル（ノードＮ２のＬレベル）の電位はトランジスタＱ６のオン抵抗とトランジスタＱ７Ａ，Ｑ７Ｂを合わせたオン抵抗との比によって決まる。例えばノードＮ２のＬレベルの電位を、図７の場合と同じにするためには、トランジスタＱ７Ａ，Ｑ７Ｂそれぞれのオン抵抗を図７のトランジスタＱ７の１／２にする必要がある。すなわちトランジスタＱ７Ａ，Ｑ７Ｂそれぞれのゲート幅を、図７のトランジスタＱ７の２倍にする必要がある。この場合、トランジスタＱ７Ａ、Ｑ７Ｂのゲート容量の和は、図７のトランジスタＱ７のゲート容量の４倍となる。 The Schmitt trigger circuit is also a ratio circuit, and the L level potential (L level of the node N2) of the output is determined by the ratio of the on resistance of the transistor Q6 to the on resistance of the transistors Q7A and Q7B. For example, in order to make the L level potential of the node N2 the same as in the case of FIG. 7, the on-resistances of the transistors Q7A and Q7B need to be ½ of the transistor Q7 of FIG. That is, the gate width of each of the transistors Q7A and Q7B needs to be twice that of the transistor Q7 in FIG. In this case, the sum of the gate capacitances of the transistors Q7A and Q7B is four times the gate capacitance of the transistor Q7 in FIG.
しかし図１１の単位シフトレジスタＳＲkでは、ノードＮ１の昇圧時にノードＮ３がノードＮ１から電気的に分離されるので、ノードＮ３に接続したトランジスタＱ７Ａ，Ｑ７Ｂのゲート容量は、共にノードＮ１の寄生容量Ｃｐに寄与しない。つまり図１１の回路におけるノードＮ１の寄生容量Ｃｐは、図７の場合と同等になる。このように本発明は、プルダウン駆動回路としてシュミットトリガ回路を用いた単位シフトレジスタに適用すると、ノードＮ１の寄生容量Ｃｐの低減効果が大きい。 However, in the unit shift register SR k of FIG. 11, the node N3 during the boost of the node N1 is electrically isolated from node N1, transistor Q7A connected to the node N3, the gate capacitance of Q7B are both parasitic capacitance of the node N1 Does not contribute to Cp. That is, the parasitic capacitance Cp of the node N1 in the circuit of FIG. 11 is equivalent to that in FIG. Thus, when the present invention is applied to a unit shift register using a Schmitt trigger circuit as a pull-down drive circuit, the effect of reducing the parasitic capacitance Cp of the node N1 is great.
［第４の変更例］
ＴＦＴをはじめとする電界効果トランジスタは、ゲートにしきい値電圧以上の電圧が印加されたときに、ゲート絶縁膜を介したゲート電極の直下に形成される導電性チャネルによってドレイン・ソース間が電気的に接続されることにより導通する素子である。従って、導通状態の電界効果トランジスタは、ゲートとチャネルを両電極とし、ゲート絶縁膜を誘電体層とする容量素子（ゲート容量）としても機能することができる。
[Fourth modification]
In a field effect transistor such as a TFT, when a voltage higher than a threshold voltage is applied to the gate, the drain-source is electrically connected by a conductive channel formed immediately below the gate electrode through the gate insulating film. It is an element that conducts when connected to. Accordingly, the conductive field effect transistor can also function as a capacitor element (gate capacitor) having both the gate and channel as electrodes and the gate insulating film as a dielectric layer.
図１２は本実施の形態の第４の変更例に係る単位シフトレジスタＳＲkの回路図である。以上に示した単位シフトレジスタＳＲkでは、トランジスタＱ１のドレイン・ソース間に容量素子Ｃを設けていたが、本変更例ではそれをトランジスタＱ１のゲート容量に置き換えている。その場合、図１２の如く容量素子Ｃは省略できる。 FIG. 12 is a circuit diagram of a unit shift register SR k according to a fourth modification of the present embodiment. In the unit shift register SR k described above , the capacitive element C is provided between the drain and source of the transistor Q1, but in this modification, it is replaced with the gate capacitance of the transistor Q1. In that case, the capacitive element C can be omitted as shown in FIG.
通常、半導体集積回路内に形成される容量素子の誘電体層となる絶縁膜の厚さは、トランジスタのゲート絶縁膜の厚さと同じになるので、容量素子をトランジスタのゲート容量に置き換える場合には、その容量素子と同一面積のトランジスタで代替することができる。即ち、図１２においてトランジスタＱ１のゲート幅を相当分広くすることで、図７の回路と同等の昇圧動作を実現できる。またトランジスタＱ１のゲート幅を広くすることによりその駆動能力が高くなるので、結果として出力信号の立ち上がりおよび立ち下がり速度が速くなり、動作の高速化を図ることができるという利点もある。 Usually, the thickness of the insulating film that becomes the dielectric layer of the capacitive element formed in the semiconductor integrated circuit is the same as the thickness of the gate insulating film of the transistor. Therefore, when replacing the capacitive element with the gate capacitance of the transistor, A transistor having the same area as the capacitor element can be substituted. That is, in FIG. 12, by increasing the gate width of the transistor Q1 considerably, a boosting operation equivalent to that of the circuit of FIG. 7 can be realized. Further, since the driving capability is increased by widening the gate width of the transistor Q1, as a result, the rising and falling speeds of the output signal are increased, and there is an advantage that the operation can be speeded up.
ＳＲ 単位シフトレジスタ、３０ ゲート線駆動回路、３１ クロック信号発生器、３２ スタート信号発生器。 SR unit shift register, 30 gate line drive circuit, 31 clock signal generator, 32 start signal generator.
Claims (9)
前記クロック端子に入力されるクロック信号を前記出力端子に供給する第１トランジスタと、
前記入力端子に入力される入力信号の活性化に応じて、前記第１トランジスタの制御電極が接続する第１ノードを充電する第２トランジスタと、
第３トランジスタを介して前記第１ノードに接続した制御電極を有する第４トランジスタとを備え、
前記第３トランジスタの制御電極は、
所定の電源電位が供給される電源端子に接続されている
ことを特徴とするシフトレジスタ回路。 Input terminal, output terminal and clock terminal;
A first transistor for supplying a clock signal input to the clock terminal to the output terminal;
A second transistor that charges a first node to which a control electrode of the first transistor is connected in response to activation of an input signal input to the input terminal;
A fourth transistor having a control electrode connected to the first node via a third transistor;
The control electrode of the third transistor is
A shift register circuit which is connected to a power supply terminal to which a predetermined power supply potential is supplied.
前記電源電位は、前記クロック信号の活性レベルの電位と同じである
ことを特徴とするシフトレジスタ回路。 The shift register circuit according to claim 1,
The shift register circuit, wherein the power supply potential is the same as an active level potential of the clock signal.
前記出力端子を放電する第５トランジスタをさらに備え、
前記第４トランジスタは、
前記第５トランジスタの制御電極が接続する第２ノードを放電するものである
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 1 or 2,
A fifth transistor for discharging the output terminal;
The fourth transistor includes:
A shift register circuit for discharging a second node to which the control electrode of the fifth transistor is connected.
前記第４トランジスタを駆動素子として含み、当該第４トランジスタの制御電極が接続する第３ノードを入力端、前記第２ノードを出力端とするインバータを備える
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 3,
A shift register circuit comprising: an inverter including the fourth transistor as a drive element and having a third node connected to a control electrode of the fourth transistor as an input end and the second node as an output end.
前記第４トランジスタを駆動素子として含み、当該第４トランジスタの制御電極が接続する第３ノードを入力端とするインバータと、
前記インバータの出力信号の駆動能力を高めて前記第２ノードへ供給するバッファ回路とを備え、
前記バッファ回路は、
前記第３ノードに接続した制御電極を有し、前記第２ノードを放電する第６トランジスタを含んでいる
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 3,
An inverter including the fourth transistor as a driving element and having a third node connected to a control electrode of the fourth transistor as an input terminal;
A buffer circuit for increasing the drive capability of the output signal of the inverter and supplying the output signal to the second node;
The buffer circuit is
A shift register circuit having a control electrode connected to the third node and including a sixth transistor for discharging the second node.
前記インバータはシュミットトリガ型インバータである
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 4 or 5, wherein
The shift register circuit is characterized in that the inverter is a Schmitt trigger type inverter.
前記第１トランジスタの制御電極と前記第３トランジスタの一方の電流電極とを接続する配線の長さは、前記第３トランジスタの他方の電流電極と前記第４トランジスタの制御電極とを接続する配線の長さよりも短い
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to any one of claims 1 to 6,
The length of the wiring connecting the control electrode of the first transistor and one current electrode of the third transistor is the length of the wiring connecting the other current electrode of the third transistor and the control electrode of the fourth transistor. A shift register circuit which is shorter than a length.
前記第１ノードと前記出力端子との間に接続する容量素子をさらに備える
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to any one of claims 1 to 7,
A shift register circuit further comprising a capacitor connected between the first node and the output terminal.
前記容量素子と前記第３トランジスタの一方の電流電極とを接続する配線の長さは、前記第３トランジスタの他方の電流電極と前記第４トランジスタとを接続する配線の長さよりも短い
ことを特徴とするシフトレジスタ回路。 A shift register circuit according to claim 8,
The length of the wiring connecting the capacitive element and one current electrode of the third transistor is shorter than the length of the wiring connecting the other current electrode of the third transistor and the fourth transistor. A shift register circuit.
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