JP2010090402A - Plating deposited article - Google Patents

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芳則 江尻
Kiyoshi Hasegawa
清 長谷川
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a plated body having an electroless-plated palladium film with uniform thickness formed thereon. <P>SOLUTION: A plating deposited article has a body to be plated, an electroless-plated nickel film, an electroless-plated nickel-palladium film, the electroless-plated palladium film and a displacement-plated gold film. The films are stacked in order of the electroless-plated nickel film, the electroless-plated nickel-palladium film, the electroless-plated palladium film and the displacement-plated gold film. The displacement-plated gold film is positioned in the outermost surface layer. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、めっき析出物、半導体パッケージおよびその製造方法に関する。   The present invention relates to a plating deposit, a semiconductor package, and a manufacturing method thereof.

近年の情報化社会の発展は目覚しく、民生機器ではパソコン、携帯電話などの小型化、軽量化、高性能化、高機能化が進められ、産業用機器としては無線基地局、光通信装置、サーバ、ルータなどのネットワーク関連機器など、大型、小型を問わず、同じように機能の向上が求められている。また、情報伝達量の増加に伴い、年々扱う信号の高周波化が進む傾向にあり、高速処理および高速伝送技術の開発が進められている。実装関係についてみると、ＣＰＵ、ＤＳＰや各種のメモリなどのＬＳＩの高速化、高機能化と共に、新たな高密度実装技術としてシステムオンチップ（ＳｏＣ）、システムインパッケージ（ＳｉＰ）などの開発が盛んに行われている。   The development of the information society in recent years has been remarkable, and consumer devices have been reduced in size, weight, performance, and functionality, such as personal computers and mobile phones. Industrial equipment includes wireless base stations, optical communication devices, and servers. In addition, there is a demand for improvement in functions in the same way regardless of whether it is large or small, such as routers and other network-related devices. In addition, with the increase in the amount of information transmitted, the frequency of signals handled tends to increase year by year, and high-speed processing and high-speed transmission technology are being developed. With regard to mounting relations, the development of system-on-chip (SoC), system-in-package (SiP), etc., as new high-density mounting technologies, as well as higher-speed and higher-performance LSIs such as CPUs, DSPs, and various types of memory are actively developed. Has been done.

このために、半導体チップ搭載基板やマザーボードも、高周波化、高密度配線化、高機能化に対応するために、ビルドアップ方式の多層配線基板が使用されるようになってきた。電子機器メーカ各社は、製品の小型・薄型・軽量化を実現するために競って高密度実装に取り組み、パッケージの多ピン狭ピッチ化の急速な技術進歩がなされ、プリント配線板への実装は従来のＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）からエリア表面実装のＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）／ＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）実装へと進化した。   For this reason, build-up type multilayer wiring boards have come to be used for semiconductor chip mounting boards and motherboards in order to cope with high frequency, high density wiring, and high functionality. Electronic device manufacturers have been competing in high-density packaging to achieve smaller, thinner, and lighter products, and rapid technological progress has been made in narrowing the multi-pin pitch of packages. From QFP (Quad Flat Package) to BGA (Ball Grid Array) / CSP (Chip Size Package) mounting on the surface.

半導体チップは、例えば、金線ボンディングによって半導体チップ搭載基板と接続され、半導体パッケージは、はんだボールによって配線板（マザーボード）と接続される。半導体チップ接続端子やはんだボールの接続端子は良好な金属結合を確保するため、多くの場合、金めっきが施されている。半導体パッケージは、小型化、配線の高密度化が急速に進行し、電解金めっきプロセスではパッド表面の金めっきに特別な配線の引き回しが必要であり、その適用が困難になりつつある。この問題を解決する方法として金めっき用配線が不要な無電解金めっきプロセスが注目され始めている。   The semiconductor chip is connected to the semiconductor chip mounting substrate by, for example, gold wire bonding, and the semiconductor package is connected to the wiring board (mother board) by solder balls. In many cases, the semiconductor chip connection terminal and the connection terminal of the solder ball are plated with gold in order to ensure a good metal bond. Semiconductor packages are rapidly becoming smaller and higher in wiring density, and in the electrolytic gold plating process, special wiring is required for gold plating on the pad surface, and its application is becoming difficult. As a method for solving this problem, an electroless gold plating process requiring no gold plating wiring has begun to attract attention.

無電解めっき技術を用いた場合、半導体チップ接続端子やはんだボールの接続端子の銅の表面に、無電解ニッケルめっき皮膜、置換金めっき皮膜、あるいはさらに無電解金めっきの順に形成（無電解ニッケル／金とする）するのが一般的な方法である。   When the electroless plating technology is used, an electroless nickel plating film, a displacement gold plating film, or even an electroless gold plating is formed on the copper surface of the semiconductor chip connection terminal or the solder ball connection terminal (electroless nickel / It is common practice to use gold.

しかしながら、無電解ニッケルめっき皮膜を形成した後に置換金めっき皮膜を形成すると、無電解ニッケルめっき皮膜が置換金めっき液により腐食され、接続強度が低下することから、無電解ニッケルめっき皮膜、置換金めっき皮膜との間に無電解パラジウムめっき皮膜を形成させることにより無電解ニッケルめっき皮膜の腐食を抑制し、接続強度を向上させる方法がある。近年、無電解パラジウムめっき皮膜として、次亜リン酸や亜リン酸を還元剤にした無電解パラジウムめっき液を用い、リンを含んだ無電解パラジウム−リン合金皮膜を形成し、無電解ニッケル／無電解パラジウム−リン／金めっき皮膜の構成とする技術が報告されている（例えば、非特許文献１参照）。   However, if the displacement gold plating film is formed after the electroless nickel plating film is formed, the electroless nickel plating film is corroded by the displacement gold plating solution and the connection strength is reduced. There is a method of improving the connection strength by suppressing the corrosion of the electroless nickel plating film by forming an electroless palladium plating film between the film and the film. In recent years, an electroless palladium-phosphorus alloy film containing hypophosphorous acid or phosphorous acid as a reducing agent has been used as an electroless palladium plating film to form an electroless palladium-phosphorus alloy film containing phosphorus. A technique for forming an electrolytic palladium-phosphorus / gold plating film has been reported (for example, see Non-Patent Document 1).

特許第３５９６３３５号公報Japanese Patent No. 3596335 表面技術；５８，３５（２００７）Surface technology; 58, 35 (2007)

無電解ニッケルめっき皮膜を形成した後に、次亜リン酸や亜リン酸を還元剤とした無電解パラジウムめっき液を用い、リンを含んだ無電解パラジウム−リンめっき合金皮膜を形成する場合、次亜リン酸や亜リン酸を還元剤にした無電解パラジウムめっき液では活性が低く、析出が起こりづらいために、無電解パラジウムめっき反応の開始が遅れる導体の端子があるため、導体の端子それぞれ全てに均一な厚みで析出が起こらず、無電解パラジウム−リンめっき合金皮膜が形成されない導体の端子や、無電解パラジウム−リンめっき合金皮膜の厚みが薄い導体の端子が形成される場合があり、無電解パラジウム−リンめっき合金皮膜が無電解ニッケルめっき合金皮膜の保護層として機能せず、接続強度が低い接続端子が形成される場合がある。   When forming an electroless palladium-phosphorous plating alloy film containing phosphorous using an electroless palladium plating solution containing hypophosphorous acid or phosphorous acid as a reducing agent after forming the electroless nickel plating film, The electroless palladium plating solution using phosphoric acid or phosphorous acid as a reducing agent has low activity and is difficult to precipitate, so there are conductor terminals that delay the start of the electroless palladium plating reaction. There is a case where a terminal of a conductor in which no electroless palladium-phosphorus plating alloy film is formed or a terminal of a conductor in which the electroless palladium-phosphorous plating alloy film is thin is formed. In some cases, the palladium-phosphorus plating alloy film does not function as a protective layer for the electroless nickel plating alloy film, and a connection terminal having low connection strength is formed.

また、活性が高く無電解ニッケルめっき皮膜への析出が起こりやすい、ギ酸などを還元剤とした無電解パラジウムめっき液を用いたとしても、めっき面積の縮小化に伴い、次亜リン酸や亜リン酸を還元剤にした無電解パラジウムめっき液と同様に、無電解パラジウムめっき反応の開始が遅れ、無電解パラジウムめっき皮膜が形成されない端子や厚みが薄い導体の端子が形成され、無電解パラジウムめっき皮膜が無電解ニッケルめっき合金皮膜の保護層として機能せず、接続強度が低い接続端子が形成される場合がある。
無電解ニッケルめっき皮膜上に、無電解パラジウムめっきの析出が起こりづらい理由として、ニッケルとパラジウムの電位差が考えられ、電位差の違いによって無電解パラジウムの反応が起こりづらいと考える。 Even when electroless palladium plating solution using formic acid or the like as a reducing agent, which is highly active and easily deposits on the electroless nickel plating film, is used, as the plating area is reduced, hypophosphorous acid and phosphorous acid are used. As with the electroless palladium plating solution using acid as the reducing agent, the start of the electroless palladium plating reaction is delayed, and terminals with no electroless palladium plating film formed or terminals with thin conductors are formed. May not function as a protective layer for the electroless nickel plating alloy film, and a connection terminal having low connection strength may be formed.
As a reason why the electroless palladium plating is difficult to deposit on the electroless nickel plating film, a potential difference between nickel and palladium can be considered, and the electroless palladium reaction is unlikely to occur due to the difference in potential difference.

そこで、本発明の目的は、上記従来技術の問題点を改善するためになされたものであり、厚みの均一な無電解パラジウムめっき皮膜が形成された被めっき体を提供することにある。   Therefore, an object of the present invention is to improve the above-mentioned problems of the prior art, and to provide an object to be plated on which an electroless palladium plating film having a uniform thickness is formed.

被めっき体に、無電解ニッケルめっき皮膜を形成した後に、無電解ニッケル−パラジウムめっき皮膜を形成することで皮膜にパラジウムを含有させ、あらかじめパラジウムの電位に近づけ、被めっき体における無電解パラジウムめっき反応開始時間を極力短くすることで、被めっき体の全箇所での無電解パラジウムめっき皮膜の厚みを均一化し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を、この順序に形成することで、接続信頼性の高い被めっき体を作製することができる。   After the electroless nickel plating film is formed on the object to be plated, the electroless nickel-palladium plating film is formed so that the film contains palladium, and the electroless palladium plating reaction in the object to be plated is brought close to the potential of palladium in advance. By making the start time as short as possible, the thickness of the electroless palladium plating film at all locations of the object to be plated is made uniform, and further, a displacement gold plating is formed, or further an electroless gold plating film is formed in this order. Thus, an object to be plated with high connection reliability can be manufactured.

すなわち、本発明は以下に関する。
１．被めっき体と、無電解ニッケルめっき皮膜と、無電解ニッケル−パラジウムめっき皮膜と、無電解パラジウムめっき皮膜と、置換金めっき皮膜と、を有し、前記無電解ニッケルめっき皮膜、前記無電解ニッケル−パラジウムめっき皮膜、前記無電解パラジウムめっき皮膜及び前記置換金めっき皮膜の順序に積層され、前記置換金めっき皮膜が最表層に位置してなることを特徴とするめっき析出物。
２．前記置換金めっき皮膜の膜厚が０．００５μｍ以上である前記のめっき析出物。
３．前記置換金めっき皮膜上に積層された無電解金めっき皮膜を更に有し、該無電解金めっき皮膜が被めっき体とは反対側の最表層に位置している、前記のめっき析出物。
４．前記置換金めっき皮膜及び前記無電解金めっき皮膜の膜厚の和が０．００５μｍ以上である前記のめっき析出物。
５．前記被めっき体が電気絶縁体あるいは導体であることを特徴とする前記のめっき析出物。
６．前記電気絶縁体が有機材料、セラミック、シリコン、ガラスの内いずれかであることを特徴とする前記のめっき析出物。
７．前記導体が銅、タングステン、モリブデン、アルミニウムの内いずれかの金属からなることを特徴とする前記のめっき析出物。
８．被めっき体が、ワイヤボンディング用接続端子である、前記のめっき析出物。
９．被めっき体が、はんだ接続用接続端子である、前記のめっき析出物。
１０．前記被めっき体の表面積が１ｍｍ２以下であることを特徴とする前記のめっき析出物。
１１．前記無電解ニッケル−パラジウムめっき皮膜の純度が８０質量％以上である、前記のめっき析出物。
１２．前記無電解ニッケル−パラジウムめっき皮膜における、パラジウムに対するニッケルの質量比が、０．２５〜９の範囲内であることを特徴とする、前記のめっき析出物。
１３．前記無電解パラジウムめっき皮膜の純度が９０質量％以上である、前記のめっき析出物。
１４．前記無電解ニッケルめっき皮膜の純度が８０質量％以上である、前記のめっき析出物。
１５．前記無電解ニッケルめっき皮膜の膜厚が０．１〜２０μｍである、前記のめっき析出物。
１６．被めっき体である導体の端子に、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっき皮膜を形成し、あるいはさらに無電解金めっき皮膜を形成する無電解めっき方法で形成された接続端子と、該導体を支持する基板と、半導体チップと、該半導体チップと該導体を接続する接続導体とからなる半導体パッケージ。
１７．基板の表面に被めっき体である導体の端子を形成する工程、該導体の端子の表面に無電解ニッケルめっき皮膜を形成する工程、無電解ニッケル−パラジウムめっき皮膜を形成する工程、無電解パラジウムめっき皮膜を形成する工程、置換金めっき皮膜を形成する工程、あるいはさらに無電解金めっき皮膜を形成する工程により、導体上にめっき皮膜を形成し、その上にはんだを溶着し接続端子を形成する工程と、該接続端子のはんだの上に半導体チップを搭載する工程と、半導体チップと導体を接続する接続導体を形成する工程とを有する半導体パッケージの製造方法。 That is, the present invention relates to the following.
1. A body to be plated, an electroless nickel plating film, an electroless nickel-palladium plating film, an electroless palladium plating film, and a displacement gold plating film, the electroless nickel plating film, the electroless nickel A plating deposit comprising: a palladium plating film, the electroless palladium plating film, and the displacement gold plating film, which are laminated in this order, and the displacement gold plating film being located on the outermost layer.
2. Said plating deposit whose film thickness of said substitution gold plating film is 0.005 micrometer or more.
3. The plating deposit as described above, further comprising an electroless gold plating film laminated on the displacement gold plating film, wherein the electroless gold plating film is located on the outermost layer on the side opposite to the object to be plated.
4). The said plating deposit whose sum of the film thickness of the said displacement gold plating film and the said electroless gold plating film is 0.005 micrometer or more.
5). The plating deposit as described above, wherein the object to be plated is an electrical insulator or a conductor.
6). The plating deposit as described above, wherein the electrical insulator is one of an organic material, ceramic, silicon, and glass.
7). The plating deposit as described above, wherein the conductor is made of any one of copper, tungsten, molybdenum, and aluminum.
8). The said plating deposit whose to-be-plated body is a connecting terminal for wire bonding.
9. Said plating deposit whose to-be-plated body is a connecting terminal for solder connection.
10. Said plating deposit characterized by the surface area of the said to-be-plated body being 1 mm < 2 > or less.
11. The plating deposit, wherein the electroless nickel-palladium plating film has a purity of 80% by mass or more.
12 The said plating deposit characterized by the mass ratio of nickel with respect to palladium in the said electroless nickel-palladium plating film | membrane being in the range of 0.25-9.
13. Said plating deposit whose purity of said electroless palladium plating membrane is 90 mass% or more.
14 Said plating deposit whose purity of said electroless nickel plating film is 80 mass% or more.
15. Said plating deposit whose film thickness of said electroless nickel plating film is 0.1-20 micrometers.
16. An electroless nickel plating film is formed on a conductor terminal to be plated, an electroless nickel-palladium plating film is formed, an electroless palladium plating film is formed, and a displacement gold plating film is further formed. A semiconductor package comprising a connection terminal formed by an electroless plating method for forming an electroless gold plating film, a substrate that supports the conductor, a semiconductor chip, and a connection conductor that connects the semiconductor chip and the conductor.
17. A step of forming a terminal of a conductor as a body to be plated on the surface of the substrate, a step of forming an electroless nickel plating film on the surface of the terminal of the conductor, a step of forming an electroless nickel-palladium plating film, electroless palladium plating A process of forming a plating film on a conductor by a process of forming a film, a process of forming a displacement gold plating film, or a process of further forming an electroless gold plating film, and forming a connection terminal by welding solder thereon And a method of manufacturing a semiconductor package, comprising: mounting a semiconductor chip on the solder of the connection terminal; and forming a connection conductor connecting the semiconductor chip and the conductor.

被めっき体に、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物、さらには前記一連の方法を特徴とする。   An electroless nickel plating film is formed on the object to be plated, an electroless nickel-palladium plating film is formed, an electroless palladium plating film is formed, a displacement gold plating is further formed, or an electroless gold plating film is further formed. The present invention is characterized by a plating deposit plated by a forming method and the series of methods described above.

本発明で用いる被めっき体としての電気絶縁体は、有機材料、セラミック、シリコン、ガラス等で電気絶縁性があればよく、特に限定はしない。有機材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。また、ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２ ６５〜７５質量％、Ａｌ２Ｏ３ ０．５〜４質量％、ＣａＯ ５〜１５質量％、ＭｇＯ ０．５〜４質量％、Ｎａ２Ｏ １０〜２０質量％）、ホウ珪酸ガラス（成分例：ＳｉＯ２ ６５〜８０質量％、Ｂ２Ｏ３ ５〜２５質量％、Ａｌ２Ｏ３ １〜５質量％、ＣａＯ ５〜８質量％、ＭｇＯ ０．５〜２質量％、Ｎａ２Ｏ ６〜１４質量％、Ｋ２Ｏ １〜６質量％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。 The electrical insulator as the object to be plated used in the present invention is not particularly limited as long as it has electrical insulation properties such as an organic material, ceramic, silicon, and glass. As the organic material, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used, but a thermosetting organic insulating material is preferable. Thermosetting resins include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, A xylene resin, a thermosetting resin containing a condensed polycyclic aromatic, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer. Further, as the non-photosensitive glass out of a glass, soda lime glass (component example: SiO 2 65 to 75 wt%, Al 2 O 3 0.5~4 wt%, CaO 5 to 15 wt%, MgO 0.5 to 4 wt%, Na 2 O 10 to 20 wt%), borosilicate glass (component example: SiO 2 65-80 mass%, B 2 O 3 5 to 25 wt%, Al 2 O 3 1 to 5 wt%, CaO 5 to 8 wt%, MgO 0.5 to 2 mass%, Na 2 O having 6 to 14 wt%, K 2 O 1 to 6% by weight), and the like. Also, it includes those containing gold ions and silver ions as a photosensitive agent into Li 2 O-SiO 2 based crystallized glass as photosensitive glass.

本発明で用いる被めっき体としての導体は銅、タングステン、モリブデン、アルミニウム等の金属もしくはそれらの合金からなるものでよく、無電解ニッケルめっき合金皮膜を形成できるものであれば良い。   The conductor to be plated used in the present invention may be made of a metal such as copper, tungsten, molybdenum, aluminum, or an alloy thereof, as long as it can form an electroless nickel plating alloy film.

本発明で用いる被めっき体の形状は、球状、扁平状、繊維状、平面でもよく、形状は特に限定しない。   The shape of the object to be plated used in the present invention may be spherical, flat, fibrous, or flat, and the shape is not particularly limited.

被めっき体の表面積は特に限定しないが、１ｍｍ２以下であることが好ましい。表面積が１ｍｍ２以下と、小さくなればなるほど無電解ニッケルめっき上への無電解パラジウムめっき皮膜の析出は起こりづらくなるため、面積が小さいほど、無電解ニッケルめっき皮膜と無電解パラジウムめっき皮膜の間に無電解ニッケル−パラジウムめっき皮膜を析出させる効果が顕著に現れる。 Although the surface area of a to-be-plated body is not specifically limited, It is preferable that it is 1 mm < 2 > or less. As the surface area becomes smaller than 1 mm 2 , it becomes more difficult for the electroless palladium plating film to deposit on the electroless nickel plating. Therefore, the smaller the surface area, the smaller the area between the electroless nickel plating film and the electroless palladium plating film. The effect of depositing an electroless nickel-palladium plating film appears significantly.

本発明の無電解ニッケルめっきは、めっき液中のニッケルイオンをニッケルイオンの還元剤の動きによって、銅、タングステン、モリブデン、アルミニウム等の導体の端子を活性化した表面にニッケルを析出させたものであり、無電解ニッケルめっき皮膜の組成は、還元剤に起因する元素（燐、ホウ素、窒素等）を含有してニッケルとの合金になるのが通常で、無電解ニッケル／燐合金めっき皮膜、無電解ニッケル／ホウ素合金めっき皮膜等である。この無電解ニッケルめっき皮膜は、８０質量％以上の純度のニッケルであることが好ましく、８０質量％未満であれば、接続の信頼性が低下する場合もある。また、９０質量％以上の純度であればより好ましい。無電解ニッケルめっき皮膜の膜厚は、０．１〜２０μｍであることが好ましく、０．１μｍ未満では、めっきの効果がなく接続の信頼性が向上せず、２０μｍを越えると、効果がそれ以上に向上せず、経済的でないので好ましくない。さらには、この無電解ニッケルの厚さは、０．５〜１０μｍの範囲であることがより好ましい。   In the electroless nickel plating of the present invention, nickel ions in a plating solution are deposited on the surface of a conductor terminal made of copper, tungsten, molybdenum, aluminum or the like activated by movement of a reducing agent of nickel ions. Yes, the electroless nickel plating film usually contains an element (phosphorus, boron, nitrogen, etc.) derived from a reducing agent and becomes an alloy with nickel. The electroless nickel / phosphorus alloy plating film, Electrolytic nickel / boron alloy plating film. The electroless nickel plating film is preferably nickel having a purity of 80% by mass or more. If the electroless nickel plating film is less than 80% by mass, connection reliability may be lowered. Moreover, it is more preferable if it is 90 mass% or more of purity. The film thickness of the electroless nickel plating film is preferably from 0.1 to 20 μm. If the thickness is less than 0.1 μm, the plating effect is not improved and the reliability of connection is not improved. It is not preferable because it is not economical and is not economical. Furthermore, the thickness of the electroless nickel is more preferably in the range of 0.5 to 10 μm.

本発明で用いる、無電解ニッケル−パラジウムめっき液の錯化剤としては、アンモニアまたはアミン類、またはカルボン酸またはその誘導体からなる化合物を用いることができる。アミン類としては、飽和アルキルアミン化合物あるいは不飽和アルキルアミン化合物を使用することができる。飽和アルキルアミン化合物としては、メチルアミン、エチルアミン、プロピルアミン、ジメチルアミン、トリメチルアミン、メチルエチルアミン、イソプロピルアミン等のモノアミン類、メチレンジアミン、エチレンジアミン、プロピレンジアミン、ブチレンジアミン等のジアミン類、ジメチレントリアミン、ジエチレントリアミン、トリエチレンテトラミン、テトラエチレンペンタミン、ペンタエチレンヘキサミン等のポリアミン類が挙げられ、さらにはエチレンジアミン四酢酸、ジエチレントリアミン五酢酸、Ｎ−ヒドロキシエチルエチレンジアミン三酢酸、ニトリロトリ酢酸等とこれらのアルカリ金属塩、グリシン、Ｎ−メチルグリシン等の各種アミン酸類も含まれる。不飽和アルキルアミン化合物としては、モノエチニルアミン、ジエチニルアミン、モノビニルアミン、ジビニルアミン、モノアリルアミン、ジアリルアミン、プロペニルアミン、イソプロペニルアミン、アニリン等のモノアミン類、Ｎ−モノエチニルエチレンジアミン、Ｎ−モノビニルエチレンジアミン、Ｎ−モノアリルエチレンジアミン、Ｎ，Ｎ´−ジアリルエチレンジアミン、Ｎ−イソプロペニルエチレンジアミン、Ｎ−フェニルエチレンジアミン等のジアミン類、Ｎ−アリルジエチレントリアミン、Ｎ，Ｎ´−ジアリルジエチレントリアミン、Ｎ−ビニルトリエチレンテトラミン等のポリアミン類の各種不飽和アルキルアミン等が挙げられる。   As the complexing agent for the electroless nickel-palladium plating solution used in the present invention, ammonia or amines, or a compound composed of carboxylic acid or a derivative thereof can be used. As amines, a saturated alkylamine compound or an unsaturated alkylamine compound can be used. Saturated alkylamine compounds include monoamines such as methylamine, ethylamine, propylamine, dimethylamine, trimethylamine, methylethylamine, isopropylamine, diamines such as methylenediamine, ethylenediamine, propylenediamine, butylenediamine, dimethylenetriamine, and diethylenetriamine. And polyamines such as triethylenetetramine, tetraethylenepentamine, pentaethylenehexamine, and ethylenediaminetetraacetic acid, diethylenetriaminepentaacetic acid, N-hydroxyethylethylenediaminetriacetic acid, nitrilotriacetic acid, and their alkali metal salts, glycine Various amine acids such as N-methylglycine are also included. Examples of unsaturated alkylamine compounds include monoethynylamine, diethynylamine, monovinylamine, divinylamine, monoallylamine, diallylamine, propenylamine, isopropenylamine, monolines such as aniline, N-monoethynylethylenediamine, N-monovinylethylenediamine N-monoallylethylenediamine, N, N′-diallylethylenediamine, N-isopropenylethylenediamine, N-phenylethylenediamine and other diamines, N-allyldiethylenetriamine, N, N′-diallyldiethylenetriamine, N-vinyltriethylenetetramine, etc. And various unsaturated alkylamines of the polyamines.

カルボン酸またはその誘導体からなる化合物は、特に限定されるものではないが、例えば、蟻酸、酢酸、プロピオン酸、酪酸、吉草酸、カプロン酸等の脂肪族飽和カルボン酸、アクリル酸、メタクリル酸、クロトン酸、イロクロトン酸等の脂肪族不飽和カルボン酸、マレイン酸等の脂肪族不飽和ジカルボン酸、安息香酸、フタル酸、桂皮酸等の芳香族カルボン酸、グリコール酸、乳酸、リンゴ酸、酒石酸、クエン酸等のオキシカルボン酸、スルファミン酸、β−クロロプロピオン酸、ニコチン酸、アスコルビン酸、ヒドロキシピバリン酸、レブリン酸等の置換基を有するカルボン酸、グリシン、アスパラギン酸等のカルボキシル基を有するアミノカルボン酸、及びこれらの誘導体等を挙げることができる。   The compound comprising a carboxylic acid or a derivative thereof is not particularly limited, but examples thereof include aliphatic saturated carboxylic acids such as formic acid, acetic acid, propionic acid, butyric acid, valeric acid, and caproic acid, acrylic acid, methacrylic acid, and croton. Acids, aliphatic unsaturated carboxylic acids such as icrotrotonic acid, aliphatic unsaturated dicarboxylic acids such as maleic acid, aromatic carboxylic acids such as benzoic acid, phthalic acid, cinnamic acid, glycolic acid, lactic acid, malic acid, tartaric acid, citric acid Oxycarboxylic acid such as acid, sulfamic acid, β-chloropropionic acid, nicotinic acid, ascorbic acid, hydroxypivalic acid, carboxylic acid having a substituent such as levulinic acid, aminocarboxylic acid having a carboxyl group such as glycine, aspartic acid And derivatives thereof.

こられのアンモニアまたはアミン類、またはカルボン酸またはその誘導体からなる化合物は、単独または２種類以上を混合して使用することも可能である。特に、アンモニアまたはアミン類と、カルボン酸またはその誘導体からなる化合物を２種類以上混合して使用することが好ましい。アンモニアまたはアミン類、またはカルボン酸またはその誘導体からなる化合物の濃度は、０．００５〜５モル／Ｌであることが好ましく、０．０１〜３モル／Ｌの範囲がより好ましく、０．０５〜１モル／Ｌの範囲であることが特に好ましい。０．００５モル／Ｌ未満では、無電解パラジウムめっき反応の開始を促進する効果が得られない。５モル／Ｌを超えると、効果がそれ以上に向上せず、経済的でないので好ましくない。   These compounds composed of ammonia or amines, or carboxylic acids or derivatives thereof can be used alone or in admixture of two or more. In particular, it is preferable to use a mixture of two or more compounds comprising ammonia or amines and a carboxylic acid or derivative thereof. The concentration of the compound consisting of ammonia or amines, or carboxylic acid or a derivative thereof is preferably 0.005 to 5 mol / L, more preferably 0.01 to 3 mol / L, and 0.05 to A range of 1 mol / L is particularly preferable. If it is less than 0.005 mol / L, the effect of promoting the start of the electroless palladium plating reaction cannot be obtained. If it exceeds 5 mol / L, the effect is not improved further and it is not economical, which is not preferable.

本発明で用いる、無電解ニッケル−パラジウムめっき液の還元剤としては、次亜リン酸、次亜リン酸ナトリウムなどの次亜リン酸塩、亜リン酸、亜リン酸ナトリウム等の亜リン酸塩、水素化ホウ素ナトリウム等の水素化ホウ素化合物、ジメチルアミンボラン、ジエチルアミンボラン等のアミンボラン類、蟻酸、酢酸、プロピオン酸、酪酸、イソ酪酸、酢酸、しゅう酸、マロン酸、コハク酸、リンゴ酸、酒石酸、クエン酸、アジピン酸、フマル酸、マレイン酸およびこれらのアンモニウム塩、カリウム塩、ナトリウム塩等の脂肪族カルボン酸は、単独または２種類以上を混合して使用することも可能である。その濃度は、０．００１〜５モル／Ｌであることが好ましく、０．０１〜３モル／Ｌの範囲がより好ましく、０．０５〜１モル／Ｌの範囲であることが特に好ましい。０．００１モル／Ｌ未満では、無電解ニッケル−パラジウムめっき反応が開始しない。５モル／Ｌを超えると、効果がそれ以上に向上せず、経済的でないので好ましくない。   As a reducing agent for the electroless nickel-palladium plating solution used in the present invention, hypophosphorous acid, hypophosphite such as sodium hypophosphite, phosphorous acid, phosphorous acid such as sodium phosphite Boron hydride compounds such as sodium borohydride, amine boranes such as dimethylamine borane and diethylamine borane, formic acid, acetic acid, propionic acid, butyric acid, isobutyric acid, acetic acid, oxalic acid, malonic acid, succinic acid, malic acid, tartaric acid Citric acid, adipic acid, fumaric acid, maleic acid and aliphatic carboxylic acids such as ammonium salts, potassium salts and sodium salts thereof can be used alone or in admixture of two or more. The concentration is preferably 0.001 to 5 mol / L, more preferably 0.01 to 3 mol / L, and particularly preferably 0.05 to 1 mol / L. If it is less than 0.001 mol / L, the electroless nickel-palladium plating reaction does not start. If it exceeds 5 mol / L, the effect is not improved further and it is not economical, which is not preferable.

本発明で用いる、無電解ニッケル−パラジウムめっき液のｐＨ調整剤としては、酸またはアルカリであればよく特に限定しない。酸としては、塩酸、硫酸、硝酸などが使用でき、アルカリとしては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム、等のアルカリ金属やアルカリ土類金属の水酸化物溶液が使用でき特に限定はしない。   The pH adjuster for the electroless nickel-palladium plating solution used in the present invention is not particularly limited as long as it is an acid or an alkali. As the acid, hydrochloric acid, sulfuric acid, nitric acid and the like can be used. As the alkali, hydroxide solutions of alkali metals and alkaline earth metals such as sodium hydroxide, potassium hydroxide and sodium carbonate can be used. .

本発明で用いる、無電解ニッケル−パラジウムめっき液には、錯化剤、還元剤、ｐＨ調整剤のほかにホウ酸、ホウ酸カリウムなどのホウ酸塩等の緩衝剤を加えることも可能である。また、１価、２価、３価アルコールおよび多価アルコールを１種以上添加することも可能である。   In the electroless nickel-palladium plating solution used in the present invention, a buffering agent such as boric acid such as boric acid or potassium borate can be added in addition to the complexing agent, the reducing agent, and the pH adjusting agent. . It is also possible to add one or more monovalent, divalent, trivalent alcohol and polyhydric alcohol.

本発明で用いる、無電解ニッケル−パラジウムめっき液のニッケルの供給源としては、特に限定されず、硫酸ニッケル、硫酸ニッケルアンモニウム、塩化ニッケル、塩化ニッケルアンモニウム、臭化ニッケル、ヨウ化ニッケル、硝酸ニッケル、炭酸ニッケル、スルファミン酸ニッケル、安息香酸ニッケル、クエン酸ニッケル、蟻酸ニッケル、酒石酸ニッケル、シュウ酸ニッケル、酢酸ニッケル、などが挙げられ、ニッケルを含むものであればよく特に限定はしない。   The source of nickel in the electroless nickel-palladium plating solution used in the present invention is not particularly limited, and nickel sulfate, nickel ammonium sulfate, nickel chloride, nickel ammonium chloride, nickel bromide, nickel iodide, nickel nitrate, Examples thereof include nickel carbonate, nickel sulfamate, nickel benzoate, nickel citrate, nickel formate, nickel tartrate, nickel oxalate, nickel acetate, and the like, as long as it contains nickel, and is not particularly limited.

本発明で用いる、無電解ニッケル−パラジウムめっき液のパラジウムの供給源としては、特に限定されず、塩化パラジウム、塩化パラジウムナトリウム、塩化パラジウムアンモニウム、硫酸パラジウム、硝酸パラジウム、酢酸パラジウム、酸化パラジウム等のパラジウム化合物であればよく、具体的には酸性塩化パラジウム「ＰｄＣｌ２／ＨＣｌ」、硫酸テトラアンミンパラジウム「Ｐｄ（ＮＨ３）４ＮＯ２」、硝酸パラジウムナトリウム塩「Ｐｄ（ＮＯ３）２／Ｈ２ＳＯ４」、ジニトロジアンミンパラジウム「Ｐｄ（ＮＨ３）２（ＮＯ２）２」、ジシアノジアンミンパラジウム「Ｐｄ（ＣＮ）２（ＮＨ３）２」、ジクロロテトラアンミンパラジウム「Ｐｄ（ＮＨ３）４Ｃｌ２」、スルファミン酸パラジウム「Ｐｄ（ＮＨ２ＳＯ３）２」、硫酸ジアンミンパラジウム「Ｐｄ（ＮＨ３）２ＳＯ４」、シュウ酸テトラアンミンパラジウム「Ｐｄ（ＮＨ３）４Ｃ２Ｏ４」、硫酸パラジウム「ＰｄＳＯ４」などが上げられるが特に限定はしない。 The source of palladium for the electroless nickel-palladium plating solution used in the present invention is not particularly limited, and palladium such as palladium chloride, sodium palladium chloride, ammonium palladium chloride, palladium sulfate, palladium nitrate, palladium acetate, palladium oxide, etc. Any compound may be used. Specifically, acidic palladium chloride “PdCl 2 / HCl”, tetraammine palladium sulfate “Pd (NH 3 ) 4 NO 2 ”, palladium nitrate sodium salt “Pd (NO 3 ) 2 / H 2 SO 4 ”, Dinitrodiammine palladium“ Pd (NH 3 ) 2 (NO 2 ) 2 ”, dicyanodiammine palladium“ Pd (CN) 2 (NH 3 ) 2 ”, dichlorotetraammine palladium“ Pd (NH 3 ) 4 Cl 2 ”, sulfamine Palladium acid “Pd NH 2 SO 3) 2 ', sulfate diammine palladium "Pd (NH 3) 2 SO 4", oxalate tetraamminepalladium "Pd (NH 3) 4 C 2 O 4 ", can be listed such as palladium sulfate "PdSO 4" There is no particular limitation.

本発明で用いる、無電解ニッケル−パラジウムめっき液のパラジウムの安定剤としては、鉛、クロム、鉄、コバルト、マンガン、ビスマス、及びスズからなる群より選ばれる少なくとも一種の金属成分を有する錯体もしくはチオール、スルフィド、ジスルフィドなどの有機硫黄化合物を用いることも可能であり、少なくとも一種以上含んでいることが好ましく、その種類については特に限定しない。   The palladium stabilizer of the electroless nickel-palladium plating solution used in the present invention is a complex or thiol having at least one metal component selected from the group consisting of lead, chromium, iron, cobalt, manganese, bismuth, and tin. It is also possible to use organic sulfur compounds such as sulfide and disulfide, and it is preferable to contain at least one kind, and the kind is not particularly limited.

本発明で用いる、無電解ニッケル−パラジウムめっき皮膜における、パラジウムに対するニッケルの質量比は、０．１５〜９の範囲内が好ましく、さらに０．４〜４の範囲が好ましく、さらには０．６〜２の範囲が好ましい。パラジウムに対するニッケルの質量比が０．１５未満だと、無電解ニッケルめっき皮膜上への無電解ニッケル−パラジウムめっき皮膜の析出が起こりづらく、ほとんど析出が起こらないため、続いて無電解パラジウムめっきを行っても、無電解パラジウムめっき皮膜が形成されない場合や厚みが薄い場合がある。パラジウムに対するニッケルの質量比が９よりも大きいと、無電解ニッケルめっき皮膜上への無電解ニッケル−パラジウムめっき皮膜の析出は起こるが、皮膜中のパラジウムの含有率が低いために、電位はほぼニッケルのままであり、続いて無電解パラジウムめっきを行っても、無電解パラジウムの析出反応がおこりづらく、無電解パラジウムめっき皮膜が形成されない場合や厚みが薄い場合がある。   The mass ratio of nickel to palladium in the electroless nickel-palladium plating film used in the present invention is preferably in the range of 0.15 to 9, more preferably in the range of 0.4 to 4, and even more preferably in the range of 0.6 to A range of 2 is preferred. If the mass ratio of nickel to palladium is less than 0.15, it is difficult for the electroless nickel-palladium plating film to deposit on the electroless nickel plating film, and almost no precipitation occurs. However, the electroless palladium plating film may not be formed or the thickness may be thin. When the mass ratio of nickel to palladium is larger than 9, the electroless nickel-palladium plating film is deposited on the electroless nickel plating film, but the potential is almost nickel because the content of palladium in the film is low. Even if electroless palladium plating is subsequently performed, the electroless palladium deposition reaction is difficult to occur, and the electroless palladium plating film may not be formed or may be thin.

本発明で用いる、無電解ニッケル−パラジウムめっき皮膜の純度は８０質量％以上であることが好ましく、さらに８８質量％以上がより好ましく、さらには９２質量％以上であることが特に好ましい。ここでいう無電解ニッケル−パラジウムめっき皮膜の純度とは、無電解ニッケル−パラジウムめっき皮膜全体にしめるニッケルとパラジウムの合計の質量％を示している。無電解ニッケル−パラジウムめっき皮膜の純度が８０質量％未満になると、無電解パラジウムの析出反応がおこりづらく、無電解パラジウムめっき皮膜が形成されない場合や厚みが薄い場合がある。また、ニッケルとパラジウム以外に含まれる物質として、燐、ホウ素、窒素などが挙げられるが特に限定はしない。   The purity of the electroless nickel-palladium plating film used in the present invention is preferably 80% by mass or more, more preferably 88% by mass or more, and particularly preferably 92% by mass or more. The purity of the electroless nickel-palladium plating film here refers to the mass% of the total of nickel and palladium that fills the entire electroless nickel-palladium plating film. When the purity of the electroless nickel-palladium plating film is less than 80% by mass, the electroless palladium deposition reaction is difficult to occur, and the electroless palladium plating film may not be formed or may be thin. Examples of substances contained in addition to nickel and palladium include phosphorus, boron, and nitrogen, but are not particularly limited.

被めっき体に、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムを形成した後に形成する、無電解パラジウムめっき皮膜としては、純度９０質量％以上の一層の無電解パラジウムめっき皮膜、あるいは純度９９質量％以上の無電解パラジウムめっき皮膜の上部に純度９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜が二層で形成されていればよい。   As an electroless palladium plating film formed after forming an electroless nickel plating film on an object to be plated and forming electroless nickel-palladium, the electroless palladium plating film having a purity of 90% by mass or more, or purity It is only necessary that an electroless palladium plating film having a purity of 90% by mass or more and less than 99% by mass is formed in two layers on top of 99% by mass or more of the electroless palladium plating film.

純度９０質量％以上の一層の無電解パラジウムめっき皮膜の膜厚は、０．００１μｍ〜０．４μｍの範囲が好ましく、０．０１μｍ〜０．２μｍの範囲がより好ましく、０．０３μｍ〜０．１５μｍの範囲であることが特に好ましい。０．４μｍを超えると、経済的でないので好ましくない。０．００１μｍよりも薄いと、パラジウムめっき皮膜が析出していない端子がある場合があり、全ての被めっき体に均一に析出されない場合があり、接続信頼性が低下する場合がある。また、パラジウムの純度が９０質量％未満になると接続信頼性が低下する場合があるため好ましくない。   The film thickness of the electroless palladium plating film having a purity of 90% by mass or more is preferably in the range of 0.001 μm to 0.4 μm, more preferably in the range of 0.01 μm to 0.2 μm, and 0.03 μm to 0.15 μm. It is particularly preferable that the range is If it exceeds 0.4 μm, it is not preferable because it is not economical. If it is thinner than 0.001 μm, there may be a terminal on which the palladium plating film is not deposited, and it may not be uniformly deposited on all the objects to be plated, and the connection reliability may be lowered. Moreover, since the connection reliability may fall when the purity of palladium will be less than 90 mass%, it is unpreferable.

純度９９質量％以上の無電解パラジウムめっき皮膜の上部に純度９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜が二層で形成された無電解パラジウムめっき皮膜では、純度９９質量％以上の無電解パラジウムめっき皮膜は０．００１μｍ〜０．４μｍの範囲が好ましく、０．０１μｍ〜０．２μｍの範囲がより好ましく、０．０３μｍ〜０．１μｍの範囲であることが特に好ましい。０．００１μｍよりも薄いと、パラジウムめっき皮膜が析出していない端子がある場合があり、パラジウムめっき皮膜が析出していない端子がある場合があり、全ての被めっき体に均一に析出されない場合があり、接続信頼性が低下する場合がある。純度９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜は、０．０３μｍ〜０．３μｍの範囲が好ましく、０．０４μｍ〜０．２μｍの範囲がより好ましく、０．０６μｍ〜０．１５μｍの範囲であることが特に好ましい。０．３μｍを超えると、経済的でないので好ましくない。   In the electroless palladium plating film in which the electroless palladium plating film having a purity of 90% by mass or more and less than 99% by mass is formed on the upper part of the electroless palladium plating film having a purity of 99% by mass or more, the purity is 99% by mass or more. The electrolytic palladium plating film is preferably in the range of 0.001 μm to 0.4 μm, more preferably in the range of 0.01 μm to 0.2 μm, and particularly preferably in the range of 0.03 μm to 0.1 μm. If it is thinner than 0.001 μm, there may be a terminal where the palladium plating film is not deposited, there may be a terminal where the palladium plating film is not deposited, and it may not be uniformly deposited on all the objects to be plated. Yes, connection reliability may be reduced. The electroless palladium plating film having a purity of 90% by mass or more and less than 99% by mass is preferably in the range of 0.03 μm to 0.3 μm, more preferably in the range of 0.04 μm to 0.2 μm, and 0.06 μm to 0.15 μm. A range is particularly preferred. If it exceeds 0.3 μm, it is not preferable because it is not economical.

パラジウムの純度が９９質量％以上の無電解パラジウムめっき皮膜とパラジウムの純度が９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜の膜厚の和は、０．０３１〜０．５μｍの範囲が好ましく、０．０４〜０．３μｍの範囲がより好ましく、０．０６〜０．２μｍの範囲であることが特に好ましい。   The sum of the film thicknesses of the electroless palladium plating film having a palladium purity of 99% by mass or more and the electroless palladium plating film having a palladium purity of 90% by mass or more and less than 99% by mass is in the range of 0.031 to 0.5 μm. The range of 0.04 to 0.3 μm is more preferable, and the range of 0.06 to 0.2 μm is particularly preferable.

置換金めっきは、下地の、パラジウムの純度が９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜と溶液中の金イオンとの置換反応によってパラジウムの純度が９０質量％以上９９質量％未満の無電解パラジウムめっき皮膜表面に金皮膜を形成するものであり、めっき液には、シアン化合物を含むものと含まないものがあるが、いずれのめっき液でも使用できる。   In the displacement gold plating, the purity of palladium is 90% by mass or more and less than 99% by mass by a substitution reaction between an electroless palladium plating film having a palladium purity of 90% by mass or more and less than 99% by mass and gold ions in the solution. A gold film is formed on the surface of the electroless palladium plating film, and some plating solutions contain a cyanide compound and some do not contain a cyanide compound, but any plating solution can be used.

無電解金めっき皮膜は、還元型の無電解金めっき皮膜であり、９９質量％以上の純度の金であることが好ましく、９９質量％未満であれば、接続の信頼性が低下する場合もある。さらに、この無電解金めっき皮膜の純度は、９９．５質量％以上であることがより好ましい。   The electroless gold plating film is a reduction-type electroless gold plating film, preferably gold having a purity of 99% by mass or more, and if it is less than 99% by mass, connection reliability may be lowered. . Furthermore, the purity of the electroless gold plating film is more preferably 99.5% by mass or more.

金めっきは、置換還元タイプの金めっき液も使用することが可能である。   For the gold plating, a substitution reduction type gold plating solution can also be used.

ワイヤボンディング性を考慮した場合の置換金めっき皮膜と無電解金めっき皮膜の厚さの和は、０．００５μｍ以上であることが好ましく、０．０４〜３μｍであることがより好ましく、０．０６〜１．５μｍの範囲が特に好ましく、０．１μｍ〜０．８μｍの範囲であることが最も好ましい。０．００５μｍ未満では、ワイヤボンディングの成功率が低下する。３μｍを超えると、効果がそれ以上に向上せず、経済的でないので好ましくない。   The sum of the thicknesses of the displacement gold plating film and the electroless gold plating film in consideration of wire bonding properties is preferably 0.005 μm or more, more preferably 0.04 to 3 μm, and 0.06 A range of ˜1.5 μm is particularly preferred, and a range of 0.1 μm to 0.8 μm is most preferred. If it is less than 0.005 μm, the success rate of wire bonding decreases. If it exceeds 3 μm, the effect is not improved further and it is not economical, which is not preferable.

はんだ接続信頼性を考慮した場合、置換金めっきのみでもよいがさらに無電解金めっきを行ってもよい。置換金めっき皮膜と無電解金めっき皮膜の厚さの和は、０．００５μｍ以上であることが好ましく、０．００５〜３μｍであることがより好ましく、０．０１〜０．５μｍの範囲が特に好ましく、０．０４μｍ〜０．２μｍの範囲であることが最も好ましい。０．００５μｍ未満では、はんだ接続信頼性が低下する。３μｍを超えると、効果がそれ以上に向上せず、経済的でないので好ましくない。   In consideration of solder connection reliability, only replacement gold plating may be used, but electroless gold plating may be further performed. The sum of the thickness of the displacement gold plating film and the electroless gold plating film is preferably 0.005 μm or more, more preferably 0.005 to 3 μm, and particularly preferably in the range of 0.01 to 0.5 μm. Preferably, it is most preferable that it is the range of 0.04 micrometer-0.2 micrometer. If it is less than 0.005 μm, the solder connection reliability is lowered. If it exceeds 3 μm, the effect is not improved further and it is not economical, which is not preferable.

はんだには、はんだボール用はんだ、表面実装用電子部品や配線板に用いるはんだ、半導体チップ上のはんだ、はんだバンプ用はんだ、等であればどのようなものでも使用することができ、その形状も、球状、半球状、立方体状、直方体状、突起状等のはんだが使用できる。また、さらに、６０％錫と４０％鉛の共晶はんだ、鉛を含まない錫、さらに銀、銅、亜鉛、ビスマス、ゲルマニウム、パラジウム、ニッケル、インジウム等の一元素以上を含む錫合金でも使用できる。具体例を上げると、Ｓｎ−３．０Ａｇ−０．５Ｃｕを用いることができる。   Any solder can be used as long as it is solder for solder balls, solder for surface mount electronic components and wiring boards, solder on semiconductor chips, solder for solder bumps, etc. A solder having a spherical shape, a hemispherical shape, a cubic shape, a rectangular parallelepiped shape, or a protruding shape can be used. Furthermore, eutectic solder of 60% tin and 40% lead, tin containing no lead, and tin alloy containing one or more elements such as silver, copper, zinc, bismuth, germanium, palladium, nickel, and indium can also be used. . As a specific example, Sn-3.0Ag-0.5Cu can be used.

以下、図面を用いて本発明の無電解パラジウムめっき用前処理液および前処理方法および前処理を施した被めっき体に関する。被めっき体を半導体チップ搭載基板にした場合の実施の形態を取り上げて詳細に説明する。   Hereinafter, the present invention relates to a pretreatment liquid for electroless palladium plating, a pretreatment method, and an object to be plated subjected to the pretreatment, according to the present invention. An embodiment when the object to be plated is a semiconductor chip mounting substrate will be described in detail.

（金属コート）
銅配線形成後に、配線表面に表面粗さがＲａで０．０１〜０．４μｍの形状を形成した後、膜厚が５ｎｍ以上、０．４μｍ以下である、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属及び前記金属を含む合金からなる金属を連続的もしくは離散的に前記配線表面にコーティングすることによって、表面粗さがＲａで０．０１〜０．４μｍの配線を形成できる。最も好ましい状態は、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト及び前記の金属の合金が、付与中または付与後、自然に若しくは故意に、酸化物、水酸化物またはこれらの組み合わせに変換させられることにより、回路上に上記多価金属の酸化物、水酸化物またはこれらの組み合わせの層が形成されていることである。前記金属以外に、モリブデン、チタン、タングステン、鉛、鉄、インジウム、タリウム、ビスマス、ルテニウム、ロジウム、ガリウム、ゲルマニウム等の金属を使用することも可能で、これらを少なくとも一種類以上含む合金を用いることもできる。前記金属類を配線表面に付着させる方法としては、無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布、パッタリング法、蒸着法等がある。 (Metal coat)
After forming the copper wiring, after forming a surface roughness Ra of 0.01 to 0.4 μm on the wiring surface, the film thickness is 5 nm or more and 0.4 μm or less, copper, tin, chromium, nickel, zinc By coating the surface of the wiring with a metal selected from aluminum, cobalt, gold, platinum, silver, palladium and a metal made of an alloy containing the metal continuously or discretely, the surface roughness is set to Ra. A wiring of 01 to 0.4 μm can be formed. The most preferred state is that copper, tin, chromium, nickel, zinc, aluminum, cobalt and alloys of the above metals are converted into oxides, hydroxides, or combinations thereof, either during or after application, either spontaneously or deliberately. As a result, a layer of the above polyvalent metal oxide, hydroxide or a combination thereof is formed on the circuit. In addition to the metal, metals such as molybdenum, titanium, tungsten, lead, iron, indium, thallium, bismuth, ruthenium, rhodium, gallium, germanium can be used, and an alloy containing at least one of these metals should be used. You can also. Examples of methods for attaching the metals to the wiring surface include electroless plating, electroplating, substitution reaction, spray spraying, coating, sputtering, and vapor deposition.

（配線表面の凹凸形成法）
配線表面の凹凸の形成方法としては、酸性溶液を用いる方法、アルカリ性溶液を用いる方法、酸化剤または還元剤を有する処理液を用いる方法がある。
（酸性溶液）
本発明に用いる酸性溶液としては、塩酸、硫酸、硝酸、リン酸、酢酸、蟻酸、塩化第二銅、硫酸第二鉄などの鉄化合物、アルカリ金属塩化物、過硫酸アンモニウムなどから選ばれる化合物、またはこれらを組み合わせた水溶液、または、クロム酸、クロム酸−硫酸、クロム酸−フッ酸、重クロム酸、重クロム酸−ホウフッ酸などの酸性の６価クロムを含む水溶液で処理してもよい。これらの処理液の濃度および処理時間については、表面粗さがＲａで０．０１〜０．４μｍとなるように適宜条件を選択して用いることが好ましい。 (Method of forming irregularities on the wiring surface)
As a method for forming irregularities on the wiring surface, there are a method using an acidic solution, a method using an alkaline solution, and a method using a treatment liquid having an oxidizing agent or a reducing agent.
(Acid solution)
The acidic solution used in the present invention is a compound selected from hydrochloric acid, sulfuric acid, nitric acid, phosphoric acid, acetic acid, formic acid, cupric chloride, ferric sulfate and other iron compounds, alkali metal chlorides, ammonium persulfate, and the like, or You may process by the aqueous solution which combined these, or the aqueous solution containing acidic hexavalent chromium, such as chromic acid, chromic acid-sulfuric acid, chromic acid-hydrofluoric acid, dichromic acid, dichromic acid-borofluoric acid. Regarding the concentration and the treatment time of these treatment liquids, it is preferable to select and use conditions appropriately so that the surface roughness Ra is 0.01 to 0.4 μm.

（アルカリ性溶液）
本発明に用いるアルカリ性溶液としては、水酸化ナトリウム、水酸化カリウム、炭酸ナトリウム、等のアルカリ金属やアルカリ土類金属の水酸化物溶液が使用でき、また、これらの溶液は、有機酸、キレート剤等を加えて用いることも可能である。これらの処理液の濃度および処理時間については、表面粗さがＲａで０．０１〜０．４μｍとなるように適宜条件を選択して用いることが好ましい。 (Alkaline solution)
As the alkaline solution used in the present invention, hydroxide solutions of alkali metals and alkaline earth metals such as sodium hydroxide, potassium hydroxide and sodium carbonate can be used, and these solutions are organic acids, chelating agents. It is also possible to add them. Regarding the concentration and the treatment time of these treatment liquids, it is preferable to select and use conditions appropriately so that the surface roughness Ra is 0.01 to 0.4 μm.

（酸化剤または還元剤を有する処理液）
酸化剤を含む水溶液に銅配線を浸漬し、銅表面に酸化銅皮膜を形成し、次いで、還元処理により酸化銅皮膜を還元し、銅配線表面に微細な凹凸形状を形成しても良い。その場合、前記酸性もしくはアルカリ性溶液を用いて処理を行った後に、組み合わせて処理を行うことが可能であり、表面粗さがＲａで０．０１〜０．４μｍとなるように処理をすればよい。前記酸化剤を含む水溶液としては、亜塩素酸ナトリウムなどの酸化剤が使用でき、更にＯＨ陰イオン源およびリン酸三ナトリウムなどの緩衝剤を含むものが好ましい。また、還元処理を行う水溶液としては、ｐＨ９．０から１３．５に調整したアルカリ性溶液中にホルムアルデヒド、パラホルムアルデヒド、パラホルムアルデヒド、芳香族アルデヒド化合物を添加した水溶液、または次亜リン酸および次亜リン酸塩などを含んだ水溶液が使用できる。また、これらの処理の前処理として、溶剤、酸性水溶液またはアルカリ性水溶液を用いて配線表面の清浄化を行う脱脂処理を行うことが好ましい。脱脂処理は、アルカリ性および酸性の水溶液を用いればよく、特に限定はしないが、前記の酸性水溶液またはアルカリ性水溶液であることが好ましい。さらに１〜５Ｎの硫酸水溶液で配線表面を洗浄することが好ましい。脱脂処理及び硫酸洗浄は適宜組み合わせて行っても良い。 (Treatment liquid with oxidizing agent or reducing agent)
The copper wiring may be immersed in an aqueous solution containing an oxidizing agent to form a copper oxide film on the copper surface, and then the copper oxide film may be reduced by a reduction treatment to form a fine uneven shape on the copper wiring surface. In that case, after processing using the said acidic or alkaline solution, it is possible to process in combination and it is sufficient to perform processing so that the surface roughness is 0.01 to 0.4 μm in Ra. . As the aqueous solution containing the oxidizing agent, an oxidizing agent such as sodium chlorite can be used, and an aqueous solution containing an OH anion source and a buffering agent such as trisodium phosphate is preferable. The aqueous solution for the reduction treatment is an aqueous solution in which formaldehyde, paraformaldehyde, paraformaldehyde, an aromatic aldehyde compound is added to an alkaline solution adjusted to pH 9.0 to 13.5, or hypophosphorous acid and hypophosphorous acid. An aqueous solution containing an acid salt or the like can be used. Moreover, it is preferable to perform the degreasing process which cleans the wiring surface using a solvent, acidic aqueous solution, or alkaline aqueous solution as pre-processing of these processes. The degreasing treatment is not particularly limited as long as alkaline and acidic aqueous solutions are used, but the acidic aqueous solution or the alkaline aqueous solution is preferable. Furthermore, it is preferable to clean the wiring surface with a 1-5 N sulfuric acid aqueous solution. The degreasing treatment and the sulfuric acid cleaning may be appropriately combined.

（Ｓｉ−Ｏ−Ｓｉの形成）
Ｓｉ−Ｏ−Ｓｉ結合を有する化合物としては、シリカガラス、ラダー構造を含む化合物などが好ましい。
（シリカガラス）
本発明で用いるシリカガラス（ＳｉＯ２）は、厚さが、通常０．００２μｍ〜５μｍ、好ましくは０．００５μｍ〜１μｍ、さらに０．０１μｍ〜０．２μｍであることがより好ましい。シリカガラスの厚みが５．０μｍ超では、バイアホール形成工程のレーザー等によるビア加工が困難であり、０．００２μｍより薄くなると、シリカガラス層の形成が困難になる。 (Formation of Si-O-Si)
As the compound having a Si—O—Si bond, silica glass, a compound having a ladder structure, and the like are preferable.
(Silica glass)
Silica glass (SiO 2 ) used in the present invention has a thickness of usually 0.002 μm to 5 μm, preferably 0.005 μm to 1 μm, and more preferably 0.01 μm to 0.2 μm. If the thickness of the silica glass exceeds 5.0 μm, it is difficult to perform via processing using a laser or the like in the via hole forming step. If the thickness is less than 0.002 μm, it is difficult to form the silica glass layer.

（ラダー構造を含む化合物）
本発明で用いる、ラダー構造を含む化合物は、水素原子、反応性基、親水性基、疎水性基を有しており、反応性基としては、アミノ基、ヒドロキシル基、カルボキシル基、エポキシ基、メルカプト基、チオール基、オキサゾリン基、環状エステル基、環状エーテル基、イソシアネ−ト基、酸無水物基、エステル基、アミノ基、ホルミル基、カルボニル基、ビニル基、ヒドロキシ置換シリル基、アルコキシ置換シリル基、ハロゲン置換シリル基等があげられる。親水性基としては、多糖基、ポリエーテル基、ヒドロキシル基、カルボキシル基、硫酸基、スルホン酸基、リン酸基、ホスホニウム塩基、複素環基、アミノ基、これらの塩およびエステル等があげられる。疎水性基としては、炭素数が１〜６０の脂肪族炭化水素基、炭素数が６〜６０の芳香族炭化水素基、複素環基およびポリシロキサン残渣から選択された化合物等があげられる。これらの中で、反応性基であることが最も好ましい。 (Compound containing ladder structure)
The compound containing a ladder structure used in the present invention has a hydrogen atom, a reactive group, a hydrophilic group, and a hydrophobic group. Examples of the reactive group include an amino group, a hydroxyl group, a carboxyl group, an epoxy group, Mercapto group, thiol group, oxazoline group, cyclic ester group, cyclic ether group, isocyanate group, acid anhydride group, ester group, amino group, formyl group, carbonyl group, vinyl group, hydroxy substituted silyl group, alkoxy substituted silyl group Group, halogen-substituted silyl group and the like. Examples of hydrophilic groups include polysaccharide groups, polyether groups, hydroxyl groups, carboxyl groups, sulfuric acid groups, sulfonic acid groups, phosphoric acid groups, phosphonium bases, heterocyclic groups, amino groups, salts and esters thereof. Examples of the hydrophobic group include compounds selected from an aliphatic hydrocarbon group having 1 to 60 carbon atoms, an aromatic hydrocarbon group having 6 to 60 carbon atoms, a heterocyclic group, and a polysiloxane residue. Of these, a reactive group is most preferred.

（カップリング剤）
更に、前記のＳｉ−Ｏ−Ｓｉ結合を有する化合物を配線表面に形成した後、カップリング剤を含む溶液を用いて処理を行うことが可能である。前記カップリング剤の含有量は、溶液全体に対して、０．０１質量％〜５質量％が好ましく、０．１質量％〜１．０質量％がさらに好ましい。カップリング剤を用いることによって、配線と層間絶縁層（ビルドアップ層）との密着強度が向上できる。使用するカップリング剤はシラン系カップリング剤、アルミニウム系カップリング剤、チタン系カップリング剤、ジルコニウム系カップリング剤が挙げられ、中でもシラン系カップリング剤が好ましく、例えば、シラン系カップリング剤は、エポキシ基、アミノ基、メルカプト基、イミダゾール基、ビニル基、またはメタクリル基等の官能基を分子中に有し、これらのシラン系カップリング剤の少なくとも１種もしくは２種以上の混合物を含有する溶液を使用することができる。シラン系カップリング剤溶液の調整に使用される溶媒は、水或いはアルコール、ケトン類等を用いることが可能である。また、カップリング剤の加水分解を促進するために、少量の酢酸や塩酸等の酸を添加することもできる。前記カップリング剤の含有量は、溶液全体に対して、０．０１質量％〜５質量％が好ましく、０．１質量％〜１．０質量％がさらに好ましい。カップリング剤による処理は、前記のように調整したカップリング剤溶液に浸漬、スプレー噴霧、塗布等の方法により処理を行うことができる。前記のシラン系カップリング剤で処理した基板は、自然乾燥、加熱乾燥、または真空乾燥により乾燥を行うが、使用するカップリング剤の種類によって、乾燥前に水洗または超音波洗浄を行うことも可能である。 (Coupling agent)
Furthermore, after the compound having the Si—O—Si bond is formed on the wiring surface, the treatment can be performed using a solution containing a coupling agent. The content of the coupling agent is preferably 0.01% by mass to 5% by mass and more preferably 0.1% by mass to 1.0% by mass with respect to the entire solution. By using the coupling agent, the adhesion strength between the wiring and the interlayer insulating layer (build-up layer) can be improved. Examples of the coupling agent to be used include a silane coupling agent, an aluminum coupling agent, a titanium coupling agent, and a zirconium coupling agent. Among them, a silane coupling agent is preferable, for example, a silane coupling agent is , Having a functional group such as an epoxy group, amino group, mercapto group, imidazole group, vinyl group, or methacryl group in the molecule, and containing at least one of these silane coupling agents or a mixture of two or more thereof A solution can be used. As the solvent used for preparing the silane coupling agent solution, water, alcohol, ketones, or the like can be used. A small amount of acid such as acetic acid or hydrochloric acid can be added to promote hydrolysis of the coupling agent. The content of the coupling agent is preferably 0.01% by mass to 5% by mass and more preferably 0.1% by mass to 1.0% by mass with respect to the entire solution. The treatment with the coupling agent can be carried out by a method such as immersion, spray spraying, coating, etc. in the coupling agent solution prepared as described above. The substrate treated with the above silane coupling agent is dried by natural drying, heat drying, or vacuum drying. Depending on the type of coupling agent used, it may be washed with water or ultrasonically before drying. It is.

（光触媒粒子）
前記記載のＳｉ−Ｏ−Ｓｉ結合を有する化合物が形成された後、ＴｉＯ２，ＺｎＯ，ＳｒＴｉＯ３，ＣｄＳ，ＧａＰ，ＩｎＰ，ＧａＡｓ，ＢａＴｉＯ３，ＢａＴｉ４Ｏ９，Ｋ２ＮｂＯ３，Ｎｂ２Ｏ５，Ｆｅ２Ｏ３，Ｔａ２Ｏ５，Ｋ３Ｔａ３Ｓｉ２Ｏ３，ＷＯ３，ＳｎＯ２，Ｂｉ２Ｏ３，ＢｉＶＯ４，ＮｉＯ，Ｃｕ２Ｏ，ＳｉＣ，ＭｏＳ２，ＩｎＰｂ，ＲｕＯ２，ＣｅＯ２等、さらにはＴｉ，Ｎｂ，Ｔａ，Ｖから選ばれた少なくとも一種類の元素を有する層状酸化物である光触媒粒子を塗布することも可能である。これらの触媒の中で、無害であり、なおかつ化学的安定性にも優れるＴｉＯ２が最も好ましい。ＴｉＯ２としては、アナタ−ゼ、ルチル、ブルッカイトのいずれも使用することが可能である。ラダー構造を含む化合物においては、前記の光触媒粒子を混合して塗布することも可能である。また、前記の光触媒粒子を前記シランカップリング剤による処理の前、後、若しくは前後、さらにはシランカップリング剤中に混合して用いることも可能である。光触媒粒子を塗布し、乾燥した後、必要に応じて熱処理、さらには光照射することが可能である。光照射の種類としては、紫外光、可視光、赤外光が使用できるが、紫外光を用いるのが最も好ましい。 (Photocatalyst particles)
After the compound having the Si—O—Si bond described above is formed, TiO 2 , ZnO, SrTiO 3 , CdS, GaP, InP, GaAs, BaTiO 3 , BaTi 4 O 9 , K 2 NbO 3 , Nb 2 O 5 , Fe 2 O 3 , Ta 2 O 5 , K 3 Ta 3 Si 2 O 3 , WO 3 , SnO 2 , Bi 2 O 3 , BiVO 4 , NiO, Cu 2 O, SiC, MoS 2 , InPb, RuO 2 , CeO 2 or the like, and further it is also possible to apply Ti, Nb, Ta, photocatalyst particles are layered oxide containing at least one kind of element selected from V. Of these catalysts, TiO 2 which is harmless and excellent in chemical stability is most preferable. As TiO 2 , any of anatase, rutile and brookite can be used. In a compound containing a ladder structure, the photocatalyst particles can be mixed and applied. Further, the photocatalyst particles can be used before, after, or before and after the treatment with the silane coupling agent, or further mixed in the silane coupling agent. After the photocatalyst particles are applied and dried, heat treatment and light irradiation can be performed as necessary. As the type of light irradiation, ultraviolet light, visible light, and infrared light can be used, but it is most preferable to use ultraviolet light.

（密着性改良剤）
密着性改良剤としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が主成分であることが好ましい。密着性改良剤としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂、フッ素樹脂、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が使用できる。 (Adhesion improver)
As the adhesion improving agent, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used, but a thermosetting organic insulating material is preferably a main component. Adhesion improvers include phenol resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, A xylene resin, a thermosetting resin containing a condensed polycyclic aromatic, a benzocyclobutene resin, a fluorine resin, a polyimide resin, a polyphenylene oxide resin, a polyphenylene sulfide resin, an aramid resin, a liquid crystal polymer, or the like can be used.

（腐食抑制剤）
配線表面の少なくとも一部に、腐食抑制剤を塗布することが可能であり、前記腐食抑制剤は、Ｓ含有有機化合物またはＮ含有有機化合物を少なくとも１種以上含んでいるものであればよい。ここでいう腐食抑制剤を具体的にあげると、メルカプト基、スルフィド基、又はジスルフィド基のようなイオウ原子を含有する化合物もしくは、分子内に−Ｎ＝またはＮ＝Ｎまたは−ＮＨ２を含むＮ含有有機化合物を少なくとも１種以上含む化合物であり、前記記載の酸性溶液またはアルカリ性溶液またはカップリング剤溶液に加えて用いることも可能であり、カップリング剤を含む溶液による処理の前または後に、前記腐食抑制剤を含む溶液を用いて処理を行うことが可能である。 (Corrosion inhibitor)
A corrosion inhibitor can be applied to at least a part of the wiring surface, and the corrosion inhibitor only needs to contain at least one S-containing organic compound or N-containing organic compound. Specific examples of the corrosion inhibitor herein include compounds containing a sulfur atom such as a mercapto group, sulfide group, or disulfide group, or N containing —N═, N═N, or —NH 2 in the molecule. It is a compound containing at least one organic compound, and can be used in addition to the acidic solution, the alkaline solution or the coupling agent solution described above, before or after the treatment with the solution containing the coupling agent, It is possible to perform the treatment using a solution containing a corrosion inhibitor.

（メルカプト基、スルフィド基、又はジスルフィド基のようなイオウ原子を含有する化合物）
メルカプト基、スルフィド基、又はジスルフィド基のようなイオウ原子を含有する化合物としては、脂肪族チオール（ＨＳ−（ＣＨ２）ｎ−Ｒ（但し、式中、ｎは１から２３までの整数、Ｒは一価の有機基、水素基またはハロゲン原子を表す）で表される構造を有し、Ｒはアミノ基、アミド基、カルボキシル基、カルボニル基、ヒドロキシル基のいずれかであることが好ましいが、これに限定したものではなく、炭素数１〜１８のアルキル基、炭素数１〜８のアルコキシ基、アシルオキシ基、ハロアルキル基、ハロゲン原子、水素基、チオアルキル基、チオール基、置換されていても良いフェニル基、ビフェニル基、ナフチル基、複素環などが挙げられる。また、Ｒ中のアミノ基、アミド基、カルボキシル基、ヒドロキシル基は、１個あればよく、好ましくは１個以上、他に上記のアルキル基等の置換基を有していても良い。式中、ｎが１から２３までの整数で示される化合物を用いることが好ましく、さらに、ｎが４から１５までの整数で示される化合物がより好ましく、またさらに６から１２までの整数で示される化合物であることが特に好ましい。）、チアゾール誘導体（チアゾール、２−アミノチアゾール、２−アミノチアゾール−４−カルボン酸、アミノチオフェン、ベンゾチアゾール、２−メルカプトベンゾチアゾール、２−アミノベンゾチアゾール、２−アミノ−４−メチルベンゾチアゾール、２−ベンゾチアゾロール、２，３−ジヒドロイミダゾ〔２，１−ｂ〕ベンゾチアゾール−６−アミン、２−（２−アミノチアゾール−４−イル）−２−ヒドロキシイミノ酢酸エチル、２−メチルベンゾチアゾール、２−フェニルベンゾチアゾール、２−アミノ−４−メチルチアゾール等）、チアジアゾール誘導体（１，２，３−チアジアゾール、１，２，４−チアジアゾール、１，２，５−チアジアゾール、１，３，４−チアジアゾール、２−アミノ−５−エチル−１，３，４−チアジアゾール、５−アミノ−１，３，４−チアジアゾール−２−チオール、２，５−メルカプト−１，３，４−チアジアゾール、３−メチルメルカプト−５−メルカプト−１，２，４−チアジアゾール、２−アミノ−１，３，４−チアジアゾール、２−（エチルアミノ）−１，３，４−チアジアゾール、２−アミノ−５−エチルチオ−１，３，４−チアジアゾール等）、メルカプト安息香酸、メルカプトナフトール、メルカプトフェノール、４−メルカプトビフェニル、メルカプト酢酸、メルカプトコハク酸、３−メルカプトプロピオン酸、チオウラシル、３−チオウラゾール、２−チオウラミル、４−チオウラミル、２−メルカプトキノリン、チオギ酸、１−チオクマリン、チオクモチアゾン、チオクレゾール、チオサリチル酸、チオチアヌル酸、チオナフトール、チオトレン、チオナフテン、チオナフテンカルボン酸、チオナフテンキノン、チオバルビツル酸、チオヒドロキノン、チオフェノール、チオフェン、チオフタリド、チオフテン、チオールチオン炭酸、チオルチドン、チオールヒスチジン、３−カルボキシプロピルジスルフィド、２−ヒドロキシエチルジスルフィド、２−アミノプロピオン酸、ジチオジグリコール酸、Ｄ−システイン、ジ−ｔ−ブチルジスルフィド、チオシアン、チオシアン酸等があげられる。 (Compounds containing sulfur atoms such as mercapto groups, sulfide groups, or disulfide groups)
Examples of the compound containing a sulfur atom such as a mercapto group, a sulfide group, or a disulfide group include aliphatic thiols (HS— (CH 2 ) n —R (wherein n is an integer from 1 to 23, R Represents a monovalent organic group, a hydrogen group or a halogen atom), and R is preferably an amino group, an amide group, a carboxyl group, a carbonyl group or a hydroxyl group, It is not limited to this, C1-C18 alkyl group, C1-C8 alkoxy group, acyloxy group, haloalkyl group, halogen atom, hydrogen group, thioalkyl group, thiol group, and may be substituted. Phenyl group, biphenyl group, naphthyl group, heterocyclic ring, etc. In addition, there is one amino group, amide group, carboxyl group and hydroxyl group in R. Preferably, it may have one or more and other substituents such as the above alkyl group, etc. In the formula, it is preferable to use a compound in which n is an integer from 1 to 23. A compound in which n is an integer of 4 to 15 is more preferable, and a compound of an integer of 6 to 12 is particularly preferable.), thiazole derivatives (thiazole, 2-aminothiazole, 2-amino Thiazole-4-carboxylic acid, aminothiophene, benzothiazole, 2-mercaptobenzothiazole, 2-aminobenzothiazole, 2-amino-4-methylbenzothiazole, 2-benzothiazolol, 2,3-dihydroimidazo [2 , 1-b] benzothiazol-6-amine, 2- (2-aminothiazol-4-yl) -2-hydroxyimino Acid ethyl, 2-methylbenzothiazole, 2-phenylbenzothiazole, 2-amino-4-methylthiazole, etc.), thiadiazole derivatives (1,2,3-thiadiazole, 1,2,4-thiadiazole, 1,2,5) -Thiadiazole, 1,3,4-thiadiazole, 2-amino-5-ethyl-1,3,4-thiadiazole, 5-amino-1,3,4-thiadiazole-2-thiol, 2,5-mercapto-1 , 3,4-thiadiazole, 3-methylmercapto-5-mercapto-1,2,4-thiadiazole, 2-amino-1,3,4-thiadiazole, 2- (ethylamino) -1,3,4-thiadiazole 2-amino-5-ethylthio-1,3,4-thiadiazole, etc.), mercaptobenzoic acid, mercaptonaphthol, mercaptofu Nord, 4-mercaptobiphenyl, mercaptoacetic acid, mercaptosuccinic acid, 3-mercaptopropionic acid, thiouracil, 3-thiourazole, 2-thiouramil, 4-thiouramil, 2-mercaptoquinoline, thioformic acid, 1-thiocoumarin, thiocoumothiazone, thiocresol , Thiosalicylic acid, thiothianuric acid, thionaphthol, thiotolene, thionaphthene, thionaphthenecarboxylic acid, thionaphthenequinone, thiobarbituric acid, thiohydroquinone, thiophenol, thiophene, thiophthalide, thiobutene, thiolthione carbonate, thiolutidone, thiol histidine, 3-carboxy Propyl disulfide, 2-hydroxyethyl disulfide, 2-aminopropionic acid, dithiodiglycolic acid, D-cysteine, di-t-butyldis Examples include rufide, thiocyan, and thiocyanic acid.

（分子内に−Ｎ＝またはＮ＝Ｎまたは−ＮＨ２を含むＮ含有有機化合物を少なくとも１種以上含む化合物）
分子内に−Ｎ＝またはＮ＝Ｎまたは−ＮＨ２を含むＮ含有有機化合物を少なくとも１種以上含む化合物として好ましい化合物は、トリアゾール誘導体（１Ｈ−１，２，３−トリアゾール、２Ｈ−１，２，３−トリアゾール、１Ｈ−１，２，４−トリアゾール、４Ｈ−１，２，４−トリアゾール、ベンゾトリアゾール、１−アミノベンゾトリアゾール、３−アミノ−５−メルカプト−１，２，４−トリアゾール、３−アミノ−１Ｈ−１，２，４−トリアゾール、３，５−ジアミノ−１，２，４−トリアゾール、３−オキシ−１，２，４−トリアゾール、アミノウラゾール等）、テトラゾール誘導体（テトラゾリル、テトラゾリルヒドラジン、１Ｈ−１，２，３，４−テトラゾール、２Ｈ−１，２，３，４−テトラゾール、５−アミノ−１Ｈ−テトラゾール、１−エチル−１，４−ジヒドロキシ５Ｈ−テトラゾール−５−オン、５−メルカプト−１−メチルテトラゾール、テトラゾールメルカプタン等）、オキサゾール誘導体（オキサゾール、オキサゾリル、オキサゾリン、ベンゾオキサゾール、３−アミノ−５−メチルイソオキサゾール、２−メルカプトベンゾオキサゾール、２−アミノオキサゾリン、２−アミノベンゾオキサゾール等）、オキサジアゾール誘導体（１，２，３−オキサジアゾール、１，２，４−オキサジアゾール、１，２，５−オキサジアゾール、１，３，４−オキサジアゾール、１，２，４−オキサジアゾロン−５、１，３，４−オキサジアゾロン−５等）、オキサトリアゾール誘導体（１，２，３，４−オキサトリアゾール、１，２，３，５−オキサトリアゾール等）、プリン誘導体（プリン、２−アミノ−６−ヒドロキシ−８−メルカプトプリン、２−アミノ−６−メチルメルカプトプリン、２−メルカプトアデニン、メルカプトヒポキサンチン、メルカプトプリン、尿酸、グアニン、アデニン、キサンチン、テオフィリン、テオブロミン、カフェイン等）、イミダゾール誘導体（イミダゾール、ベンゾイミダゾール、２−メルカプトベンゾイミダゾール、４−アミノ−５−イミダゾールカルボン酸アミド、ヒスチジン等）、インダゾール誘導体（インダゾール、３−インダゾロン、インダゾロール等）、ピリジン誘導体（２−メルカプトピリジン、アミノピリジン等）、ピリミジン誘導体（２−メルカプトピリミジン、２−アミノピリミジン、４−アミノピリミジン、２−アミノ−４，６−ジヒドロキシピリミジン、４−アミノ−６−ヒドロキシ−２−メルカプトピリミジン、２−アミノー４−ヒドロキシ−６−メチルピリミジン、４−アミノ−６−ヒドロキシ−２−メチルピリミジン、４−アミノ−６−ヒドロキシピラゾロ［３，４−ｄ］ピリミジン、４−アミノ−６−メルカプトピラゾロ［３，４−ｄ］ピリミジン、２−ヒドロキシピリミジン、４−メルカプト−１Ｈ−ピラゾロ［３，４−ｄ］ピリミジン、４−アミノ−２，６−ジヒドロキシピリミジン、２，４−ジアミノ−６−ヒドロキシピリミジン、２，４，６−トリアミノピリミジン等）、チオ尿素誘導体（チオ尿素、エチレンチオ尿素、２−チオバルビツール酸等）、アミノ酸（グリシン、アラニン、トリプトファン、プロリン、オキシプロリン等）、１，３，４−チオオキサジアゾロン−５、チオクマゾン、２−チオクマリン、チオサッカリン、チオヒダントイン、チオピリン、γ−チオピリン、グアナジン、グアナゾール、グアナミン、オキサジン、オキサジアジン、メラミン、２，４，６−トリアミノフェノール、トリアミノベンゼン、アミノインドール、アミノキノリン、アミノチオフェノール、アミノピラゾール等があげられる。 (Compound containing at least one N-containing organic compound containing —N═ or N═N or —NH 2 in the molecule)
Preferred compounds as the compound containing at least one N-containing organic compound containing —N═, N═N, or —NH 2 in the molecule are triazole derivatives (1H-1,2,3-triazole, 2H-1,2, , 3-triazole, 1H-1,2,4-triazole, 4H-1,2,4-triazole, benzotriazole, 1-aminobenzotriazole, 3-amino-5-mercapto-1,2,4-triazole, 3-amino-1H-1,2,4-triazole, 3,5-diamino-1,2,4-triazole, 3-oxy-1,2,4-triazole, aminourazole, etc.), tetrazole derivatives (tetrazolyl) Tetrazolylhydrazine, 1H-1,2,3,4-tetrazole, 2H-1,2,3,4-tetrazole, 5-amino-1H-te Tolazole, 1-ethyl-1,4-dihydroxy-5H-tetrazol-5-one, 5-mercapto-1-methyltetrazole, tetrazole mercaptan, etc., oxazole derivatives (oxazole, oxazolyl, oxazoline, benzoxazole, 3-amino-5 -Methylisoxazole, 2-mercaptobenzoxazole, 2-aminooxazoline, 2-aminobenzoxazole, etc.), oxadiazole derivatives (1,2,3-oxadiazole, 1,2,4-oxadiazole, 1 , 2,5-oxadiazole, 1,3,4-oxadiazole, 1,2,4-oxadiazolone-5, 1,3,4-oxadiazolone-5, etc.), oxatriazole derivatives (1 , 2,3,4-oxatriazole, 1,2,3,5-oxatriazo ), Purine derivatives (purine, 2-amino-6-hydroxy-8-mercaptopurine, 2-amino-6-methylmercaptopurine, 2-mercaptoadenine, mercaptohypoxanthine, mercaptopurine, uric acid, guanine, adenine, Xanthine, theophylline, theobromine, caffeine, etc.), imidazole derivatives (imidazole, benzimidazole, 2-mercaptobenzimidazole, 4-amino-5-imidazolecarboxylic acid amide, histidine, etc.), indazole derivatives (indazole, 3-indazolone, indazolol) ), Pyridine derivatives (2-mercaptopyridine, aminopyridine, etc.), pyrimidine derivatives (2-mercaptopyrimidine, 2-aminopyrimidine, 4-aminopyrimidine, 2-amino-4,6-dihi Roxypyrimidine, 4-amino-6-hydroxy-2-mercaptopyrimidine, 2-amino-4-hydroxy-6-methylpyrimidine, 4-amino-6-hydroxy-2-methylpyrimidine, 4-amino-6-hydroxypyrazolo [3,4-d] pyrimidine, 4-amino-6-mercaptopyrazolo [3,4-d] pyrimidine, 2-hydroxypyrimidine, 4-mercapto-1H-pyrazolo [3,4-d] pyrimidine, 4- Amino-2,6-dihydroxypyrimidine, 2,4-diamino-6-hydroxypyrimidine, 2,4,6-triaminopyrimidine, etc.), thiourea derivatives (thiourea, ethylenethiourea, 2-thiobarbituric acid, etc.) , Amino acids (glycine, alanine, tryptophan, proline, oxyproline, etc.), 1,3,4-thioo Oxadiazolone-5, thiocoumazone, 2-thiocoumarin, thiosaccharin, thiohydantoin, thiopyrine, γ-thiopyrine, guanazine, guanazole, guanamine, oxazine, oxadiazine, melamine, 2,4,6-triaminophenol, triaminobenzene, aminoindole Aminoquinoline, aminothiophenol, aminopyrazole and the like.

（腐食抑制剤の溶液）
本発明で使用する腐食抑制剤を含む溶液の調整には、水および有機溶媒を使用することができる。有機溶媒の種類は、特に限定はしないが、メタノール、エタノール、ｎ−プロピルアルコール、ｎ−ブチルアルコールなどのアルコール類、ジ−ｎ−プロピルエーテル、ジ−ｎ−ブチルエーテル、ジアリルエーテルなどのエーテル類、ヘキサン、ヘプタン、オクタン、ノナンなどの脂肪族炭化水素、ベンゼン、トルエン、フェノールなどの芳香族炭化水素などを用いることができ、これらの溶媒を１種類ないし２種類以上組み合わせて用いることもできる。 (Corrosion inhibitor solution)
Water and an organic solvent can be used for the preparation of the solution containing the corrosion inhibitor used in the present invention. The type of the organic solvent is not particularly limited, but alcohols such as methanol, ethanol, n-propyl alcohol and n-butyl alcohol, ethers such as di-n-propyl ether, di-n-butyl ether and diallyl ether, Aliphatic hydrocarbons such as hexane, heptane, octane, and nonane, and aromatic hydrocarbons such as benzene, toluene, and phenol can be used. One or more of these solvents can be used in combination.

（腐食抑制剤溶液の濃度および処理時間）
本発明で用いる腐食抑制剤溶液の濃度は、０．１〜５０００ｐｐｍの濃度が好ましい。さらに、０．５〜３０００ｐｐｍがより好ましく、またさらに１〜１０００ｐｐｍであることが特に好ましい。腐食抑制剤の濃度が０．１ｐｐｍ未満では、マイグレーション抑制効果が十分でなく、また配線と絶縁樹脂との十分な密着強度を得ることもできない。腐食抑制剤の濃度が５０００ｐｐｍを超えると、マイグレーション抑制効果は得られるが、配線と絶縁樹脂との十分な密着強度を得ることができない。配線表面を、腐食抑制剤を含んだ溶液により処理を行う時間については特に限定はせず、腐食抑制剤の種類および濃度に応じて適宜変化させることが好ましい。 (Corrosion inhibitor concentration and treatment time)
The concentration of the corrosion inhibitor solution used in the present invention is preferably from 0.1 to 5000 ppm. Furthermore, 0.5 to 3000 ppm is more preferable, and 1 to 1000 ppm is particularly preferable. When the concentration of the corrosion inhibitor is less than 0.1 ppm, the migration suppressing effect is not sufficient, and sufficient adhesion strength between the wiring and the insulating resin cannot be obtained. When the concentration of the corrosion inhibitor exceeds 5000 ppm, a migration suppressing effect can be obtained, but sufficient adhesion strength between the wiring and the insulating resin cannot be obtained. There is no particular limitation on the time during which the wiring surface is treated with the solution containing the corrosion inhibitor, and it is preferable that the wiring surface be appropriately changed according to the type and concentration of the corrosion inhibitor.

（Ｌ／Ｓ）
セミアディティブ法により配線を形成する場合において、薄い金属層（シード層）上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成し、さらにめっきレジストを剥離した状態における電気銅めっき層と電気銅めっき層の下層のシード層とを含んだ配線部分の断面積（Ｓ）と、シード層をエッチング等により除去し、または、配線表面に表面粗さがＲａで０．００１〜０．４μｍとなる処理を施し、カップリング剤もしくは腐食抑制剤を少なくとも一種以上含む絶縁膜を形成した後の、電気銅めっき層と電気銅めっき層の下層のシード層とを含んだ配線部分の断面積（Ｓ´）との面積比（＝Ｓ´／Ｓ）が、０．５〜１．０であることが好ましく、０．７〜１．０であることがより好ましい。 (L / S)
When wiring is formed by the semi-additive method, a plating resist is formed in a required pattern on a thin metal layer (seed layer), wiring is formed by electrolytic copper plating through the seed layer, and then the plating resist is peeled off. The cross-sectional area (S) of the wiring portion including the electrolytic copper plating layer and the seed layer under the electrolytic copper plating layer in the finished state and the seed layer are removed by etching or the like, or the surface roughness Ra And after forming an insulating film containing at least one coupling agent or corrosion inhibitor, a copper plating layer and a seed layer below the copper plating layer The area ratio (= S ′ / S) to the cross-sectional area (S ′) of the included wiring portion is preferably 0.5 to 1.0, more preferably 0.7 to 1.0. .

（無電解ニッケルめっき皮膜、無電解ニッケル−パラジウムめっき皮膜、無電解パラジウムめっき皮膜、さらに置換金めっき皮膜、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物）
図１及び図８に、本発明の、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板の一実施例（片面ビルドアップ層２層）の断面模式図を示した。ここでは、ビルドアップ層を片面にのみ形成した実施形態で説明するが、必要に応じて図８に示すようにビルドアップ層は両面に形成しても良い。 (Electroless nickel plating film, electroless nickel-palladium plating film, electroless palladium plating film, displacement gold plating film, or plating deposit plated by a method of forming an electroless gold plating film)
1 and 8, the electroless nickel plating film of the present invention is formed, the electroless nickel-palladium plating film is formed, the electroless palladium plating film is formed, and the displacement gold plating is further formed. The cross-sectional schematic diagram of one Example (2 single-sided buildup layers) of the semiconductor chip mounting board | substrate which is the plating deposit plated by the method of forming an electroless gold plating film was shown. Here, an embodiment in which the build-up layer is formed only on one side will be described, but the build-up layer may be formed on both sides as shown in FIG. 8 if necessary.

本発明の無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板は、図１に示すように、半導体チップが搭載される側の絶縁層であるコア基板１００上に、半導体チップ接続端子及び第１の層間接続端子１０１を含む第１の配線１０６ａが形成される。コア基板の他方の側には、第２の層間接続端子１０３を含む第２の配線１０６ｂが形成され、第１の層間接続端子と第２の層間接続端子は、コア基板の第１の層間接続用ＩＶＨ（インタースティシャルバイアホール）１０２を介して電気的に接続される。コア基板の第２の配線側には、ビルドアップ層１０４が形成され、ビルドアップ層上には第３の層間接続端子を含む第３の配線１０６ｃが形成され、第２の層間接続端子と第３の層間接続端子は、第２の層間接続用ＩＶＨ１０８を介して電気的に接続される。   The electroless nickel plating film of the present invention is formed, the electroless nickel-palladium plating film is formed, the electroless palladium plating film is formed, the displacement gold plating is further formed, or the electroless gold plating film is further formed. As shown in FIG. 1, the semiconductor chip mounting substrate, which is a plating deposit plated by the method, has a semiconductor chip connection terminal and a first interlayer on the core substrate 100 which is an insulating layer on the side where the semiconductor chip is mounted. A first wiring 106 a including the connection terminal 101 is formed. A second wiring 106b including the second interlayer connection terminal 103 is formed on the other side of the core substrate, and the first interlayer connection terminal and the second interlayer connection terminal are connected to the first interlayer connection of the core substrate. It is electrically connected via an IVH (interstitial via hole) 102. A buildup layer 104 is formed on the second wiring side of the core substrate, and a third wiring 106c including a third interlayer connection terminal is formed on the buildup layer. The three interlayer connection terminals are electrically connected via the second interlayer connection IVH 108.

ビルドアップ層が複数形成される場合は、同様の構造を積層し、最外層のビルドアップ層上には、マザーボードと接続される外部接続端子１０７が形成される。配線の形状や各々の接続端子の配置等は特に制限されず、搭載する半導体チップや目的とする半導体パッケージを製造するために、適宜設計可能である。また、半導体チップ接続端子と第１の層間接続端子等を共用することも可能である。更に、最外層のビルドアップ層上には、必要に応じてソルダレジスト等の絶縁被覆１０９を設けることもできる。   When a plurality of buildup layers are formed, the same structure is stacked, and external connection terminals 107 connected to the motherboard are formed on the outermost buildup layer. The shape of the wiring, the arrangement of each connection terminal, and the like are not particularly limited, and can be appropriately designed for manufacturing a semiconductor chip to be mounted and a target semiconductor package. Further, the semiconductor chip connection terminal and the first interlayer connection terminal can be shared. Furthermore, an insulating coating 109 such as a solder resist can be provided on the outermost buildup layer as necessary.

（コア基板）
コア基板の材質は特に問わないが、有機基材、セラミック基材、シリコン基材、ガラス基材などが使用できる。熱膨張係数や絶縁性を考慮すると、セラミックや、ガラスを用いることが好ましい。ガラスのうち非感光性ガラスとしては、ソーダ石灰ガラス（成分例：ＳｉＯ２ ６５〜７５質量％、Ａｌ２Ｏ３ ０．５〜４質量％、ＣａＯ ５〜１５質量％、ＭｇＯ ０．５〜４質量％、Ｎａ２Ｏ １０〜２０質量％）、ホウ珪酸ガラス（成分例：ＳｉＯ２ ６５〜８０質量％、Ｂ２Ｏ３ ５〜２５質量％、Ａｌ２Ｏ３ １〜５質量％、ＣａＯ ５〜８質量％、ＭｇＯ ０．５〜２質量％、Ｎａ２Ｏ ６〜１４質量％、Ｋ２Ｏ １〜６質量％）等が挙げられる。また、感光性ガラスとしてはＬｉ２Ｏ−ＳｉＯ２系結晶化ガラスに感光剤として金イオン及び銀イオンを含むものが挙げられる。 (Core substrate)
The material of the core substrate is not particularly limited, but an organic substrate, a ceramic substrate, a silicon substrate, a glass substrate, or the like can be used. In consideration of the thermal expansion coefficient and insulation, it is preferable to use ceramic or glass. Among the non-photosensitive glasses, soda lime glass (component example: SiO 2 65 to 75% by mass, Al 2 O 3 0.5 to 4% by mass, CaO 5 to 15% by mass, MgO 0.5 to 4). wt%, Na 2 O 10 to 20 wt%), borosilicate glass (component example: SiO 2 65-80 mass%, B 2 O 3 5 to 25 wt%, Al 2 O 3 1 to 5 wt%, CaO 5 8 wt%, MgO 0.5 to 2 mass%, Na 2 O having 6 to 14 wt%, K 2 O 1 to 6% by weight), and the like. Also, it includes those containing gold ions and silver ions as a photosensitive agent into Li 2 O-SiO 2 based crystallized glass as photosensitive glass.

有機基板としては、ガラス布に樹脂を含浸させた材料を積層した基板や樹脂フィルムが使用できる。使用する樹脂としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性の有機絶縁材料が好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。   As the organic substrate, a substrate or a resin film obtained by laminating a material in which a glass cloth is impregnated with a resin can be used. As the resin to be used, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used, but a thermosetting organic insulating material is preferable. Thermosetting resins include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, A xylene resin, a thermosetting resin containing a condensed polycyclic aromatic, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer.

これらの樹脂には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。   A filler may be added to these resins. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.

コア基板の厚さは１００〜８００μｍであるのが、ＩＶＨ形成性の点で好ましく、更に１５０〜５００μｍであるのがより好ましい。   The thickness of the core substrate is preferably 100 to 800 μm from the viewpoint of IVH formation, and more preferably 150 to 500 μm.

（ビルドアップ層）
層間絶縁層（ビルドアップ層）１０４は、絶縁材料からなり、絶縁材料としては、熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できる。またビルドアップ層は熱硬化性の有機絶縁材料を主成分とするのが好ましい。熱硬化性樹脂としては、フェノール樹脂、尿素樹脂、メラミン樹脂、アルキド樹脂、アクリル樹脂、不飽和ポリエステル樹脂、ジアリルフタレート樹脂、エポキシ樹脂、ポリベンゾイミダゾール樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、シリコーン樹脂、シクロペンタジエンから合成した樹脂、トリス（２−ヒドロキシエチル）イソシアヌラートを含む樹脂、芳香族ニトリルから合成した樹脂、３量化芳香族ジシアナミド樹脂、トリアリルトリメタリレートを含む樹脂、フラン樹脂、ケトン樹脂、キシレン樹脂、縮合多環芳香族を含む熱硬化性樹脂、ベンゾシクロブテン樹脂等を用いることができる。熱可塑性樹脂としては、ポリイミド樹脂、ポリフェニレンオキサイド樹脂、ポリフェニレンサルファイド樹脂、アラミド樹脂、液晶ポリマ等が挙げられる。 (Build-up layer)
The interlayer insulating layer (build-up layer) 104 is made of an insulating material, and a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used as the insulating material. The build-up layer preferably contains a thermosetting organic insulating material as a main component. Thermosetting resins include phenolic resin, urea resin, melamine resin, alkyd resin, acrylic resin, unsaturated polyester resin, diallyl phthalate resin, epoxy resin, polybenzimidazole resin, polyamide resin, polyamideimide resin, silicone resin, cyclohexane Resin synthesized from pentadiene, resin containing tris (2-hydroxyethyl) isocyanurate, resin synthesized from aromatic nitrile, trimerized aromatic dicyanamide resin, resin containing triallyl trimetallate, furan resin, ketone resin, A xylene resin, a thermosetting resin containing a condensed polycyclic aromatic, a benzocyclobutene resin, or the like can be used. Examples of the thermoplastic resin include polyimide resin, polyphenylene oxide resin, polyphenylene sulfide resin, aramid resin, and liquid crystal polymer.

絶縁材料には充填材を添加しても良い。充填材としては、シリカ、タルク、水酸化アルミニウム、ホウ酸アルミニウム、窒化アルミニウム、アルミナ等が挙げられる。   A filler may be added to the insulating material. Examples of the filler include silica, talc, aluminum hydroxide, aluminum borate, aluminum nitride, and alumina.

（熱膨張係数）
半導体チップの熱膨張係数とコア基板の熱膨張係数とが近似していて、かつコア基板の熱膨張係数とビルドアップ層の熱膨張係数とが近似していることが好ましいが、これに限定したものではない。さらに、半導体チップ、コア基板、ビルドアップ層の各々の熱膨張係数をα１、α２、α３（ｐｐｍ／℃）としたとき、α１≦α２≦α３であることがより好ましい。 (Coefficient of thermal expansion)
It is preferable that the thermal expansion coefficient of the semiconductor chip and the thermal expansion coefficient of the core substrate are approximated, and that the thermal expansion coefficient of the core substrate and the thermal expansion coefficient of the buildup layer are approximated. It is not a thing. Further, when the thermal expansion coefficients of the semiconductor chip, the core substrate, and the buildup layer are α1, α2, and α3 (ppm / ° C.), it is more preferable that α1 ≦ α2 ≦ α3.

具体的には、コア基板の熱膨張係数α２は、７〜１３ｐｐｍ／℃が好ましく、更に好ましくは９〜１１ｐｐｍ／℃である。ビルドアップ層の熱膨張係数α３は１０〜４０ｐｐｍ／℃であるのが好ましく、更に好ましくは１０〜２０ｐｐｍ／℃であり、１１〜１７ｐｐｍ／℃が特に好ましい。   Specifically, the thermal expansion coefficient α2 of the core substrate is preferably 7 to 13 ppm / ° C, more preferably 9 to 11 ppm / ° C. The thermal expansion coefficient α3 of the buildup layer is preferably 10 to 40 ppm / ° C, more preferably 10 to 20 ppm / ° C, and particularly preferably 11 to 17 ppm / ° C.

（ヤング率）
ビルドアップ層のヤング率は、１〜５ＧＰａであるのが熱ストレスに対する応力緩和の点で好ましい。ビルドアップ層中の充填材は、ビルドアップ層の熱膨張係数が１０〜４０ｐｐｍ／℃、ヤング率が１〜５ＧＰａになるように添加量を適宜調整して添加するのが好ましい。 (Young's modulus)
The Young's modulus of the buildup layer is preferably 1 to 5 GPa in terms of stress relaxation against thermal stress. It is preferable to add the filler in the buildup layer by appropriately adjusting the addition amount so that the thermal expansion coefficient of the buildup layer is 10 to 40 ppm / ° C. and the Young's modulus is 1 to 5 GPa.

（本発明の、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板の製造方法）
本発明の無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板は、以下の製造方法の組み合わせで製造することができる。製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。 (The electroless nickel plating film of the present invention is formed, the electroless nickel-palladium plating film is formed, the electroless palladium plating film is formed, the displacement gold plating is further formed, or the electroless gold plating film is further formed. Semiconductor chip mounting substrate manufacturing method, which is a plating deposit plated by the forming method)
The electroless nickel plating film of the present invention is formed, the electroless nickel-palladium plating film is formed, the electroless palladium plating film is formed, the displacement gold plating is further formed, or the electroless gold plating film is further formed. The semiconductor chip mounting substrate, which is a plating deposit plated by the method, can be manufactured by a combination of the following manufacturing methods. The order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.

（配線形成方法）
配線の形成方法としては、コア基板表面またはビルドアップ層上に金属箔を形成し、金属箔の不要な箇所をエッチングで除去する方法（サブトラクト法）、コア基板表面またはビルドアップ層上の必要な箇所にのみめっきにより配線を形成する方法（アディティブ法）、コア基板表面またはビルドアップ層上に薄い金属層（シード層）を形成し、その後、電解めっきで必要な配線を形成した後、薄い金属層をエッチングで除去する方法（セミアディティブ法）がある。 (Wiring formation method)
As a method of forming wiring, a metal foil is formed on the core substrate surface or build-up layer, and unnecessary portions of the metal foil are removed by etching (subtract method). A method of forming wiring by plating only at locations (additive method), forming a thin metal layer (seed layer) on the core substrate surface or build-up layer, and then forming the necessary wiring by electrolytic plating, then thin metal There is a method of removing the layer by etching (semi-additive method).

（エッチングによる配線形成）
金属箔の配線となる箇所にエッチングレジストを形成し、エッチングレジストから露出した箇所に、化学エッチング液をスプレー噴霧して、不要な金属箔をエッチング除去し、配線を形成することができる。例えば、金属箔として銅箔を用いる場合、エッチングレジストは、通常の配線板に用いることのできるエッチングレジスト材料を使用できる。例えばレジストインクをシルクスクリーン印刷してエッチングレジストを形成したり、またエッチングレジスト用ネガ型感光性ドライフィルムを銅箔の上にラミネートして、その上に配線形状に光を透過するフォトマスクを重ね、紫外線で露光し、露光しなかった箇所を現像液で除去してエッチングレジストを形成する。化学エッチング液には、塩化第二銅と塩酸の溶液、塩化第二鉄溶液、硫酸と過酸化水素の溶液、過硫酸アンモニウム溶液など、通常の配線板に用いる化学エッチング液を用いることができる。 (Wiring formation by etching)
An etching resist is formed in a portion that becomes a wiring of the metal foil, and a chemical etching solution is sprayed and sprayed on a portion exposed from the etching resist, and unnecessary metal foil is removed by etching to form a wiring. For example, when a copper foil is used as the metal foil, an etching resist material that can be used for an ordinary wiring board can be used as the etching resist. For example, a resist ink is silk-screen printed to form an etching resist, or a negative photosensitive dry film for etching resist is laminated on a copper foil, and a photomask that transmits light is superimposed on the wiring shape. Then, an etching resist is formed by exposing with ultraviolet light and removing the unexposed portion with a developer. As the chemical etching solution, a chemical etching solution used for a normal wiring board, such as a solution of cupric chloride and hydrochloric acid, a ferric chloride solution, a solution of sulfuric acid and hydrogen peroxide, and an ammonium persulfate solution can be used.

（めっきによる配線形成）
また、配線は、コア基板またはビルドアップ層上の必要な箇所にのみ、めっきを行うことで形成することも可能であり、通常のめっきによる配線形成技術を用いることができる。例えば、コア基板に無電解めっき用触媒を付着させた後、めっきが行われない表面部分にめっきレジストを形成して、無電解めっき液に浸漬し、めっきレジストに覆われていない箇所にのみ、無電解めっきを行い配線を形成する。 (Wiring formation by plating)
Further, the wiring can be formed by plating only at a necessary portion on the core substrate or the build-up layer, and a wiring forming technique by normal plating can be used. For example, after depositing the electroless plating catalyst on the core substrate, forming a plating resist on the surface portion where plating is not performed, immersing in an electroless plating solution, and only in locations not covered by the plating resist, Electroless plating is performed to form wiring.

（セミアディティブ法による配線形成）
コア基板表面またはビルドアップ層上に、セミアディティブ法のシード層を形成する方法は、蒸着またはめっきによる方法と、金属箔を貼り合わせる方法がある。また同様の方法で、サブトラクト法の金属箔を形成することもできる。 (Wiring formation by semi-additive method)
There are two methods for forming the seed layer of the semi-additive method on the surface of the core substrate or the build-up layer, such as vapor deposition or plating, and a method of bonding a metal foil. Also, a subtractive metal foil can be formed by the same method.

（蒸着またはめっきによるシード層の形成）
コア基板表面またはビルドアップ層上に蒸着またはめっきによってシード層を形成することができる。例えば、シード層として、スパッタリングにより下地金属と薄膜銅層を形成する場合、薄膜銅層を形成するために使用されるスパッタリング装置は、２極スパッタ、３極スパッタ、４極スパッタ、マグネトロンスパッタ、ミラートロンスパッタ等を用いることができる。スパッタに用いるターゲットは、密着を確保するために、例えばＣｒ、Ｎｉ、Ｃｏ、Ｐｄ、Ｚｒ、Ｎｉ／Ｃｒ、Ｎｉ／Ｃｕ等の金属を下地金属として用い、５〜５０ｎｍスパッタリングする。その後、銅をターゲットにして２００〜５００ｎｍスパッタリングしてシード層を形成できる。 (Formation of seed layer by vapor deposition or plating)
The seed layer can be formed on the core substrate surface or the build-up layer by vapor deposition or plating. For example, when a base metal and a thin film copper layer are formed by sputtering as a seed layer, the sputtering apparatus used to form the thin film copper layer is a bipolar sputtering, a three-pole sputtering, a four-pole sputtering, a magnetron sputtering, a mirror. Tron sputtering or the like can be used. A target used for sputtering is sputtered 5 to 50 nm using, for example, a metal such as Cr, Ni, Co, Pd, Zr, Ni / Cr, or Ni / Cu as a base metal in order to ensure adhesion. Thereafter, a seed layer can be formed by sputtering 200 to 500 nm using copper as a target.

また、コア基板表面またはビルドアップ層上にめっき銅を、０．５〜３μｍ無電解銅めっきし、形成することもできる。   Alternatively, the plated copper can be formed by electroless copper plating of 0.5 to 3 μm on the surface of the core substrate or the build-up layer.

（金属箔を貼り合わせる方法）
コア基板またはビルドアップ層に接着機能がある場合は、金属箔をプレスやラミネートによって貼り合わせることによりシード層を形成することもできる。しかし、薄い金属層を直接貼り合わせるのは非常に困難であるため、厚い金属箔を張り合わせた後にエッチング等により薄くする方法や、キャリア付金属箔を貼り合わせた後にキャリア層を剥離する方法などがある。例えば前者としてはキャリア銅／ニッケル／薄膜銅の三層銅箔があり、キャリア銅をアルカリエッチング液で、ニッケルをニッケルエッチング液で除去し、後者としてはアルミ、銅、絶縁樹脂などをキャリアとしたピーラブル銅箔などが使用でき、５μｍ以下のシード層を形成できる。また、厚み９〜１８μｍの銅箔を貼り付け、５μｍ以下になるように、エッチングにより均一に薄くし、シード層を形成してもかまわない。 (Method of bonding metal foil)
When the core substrate or the buildup layer has an adhesive function, the seed layer can also be formed by bonding metal foils together by pressing or laminating. However, since it is very difficult to directly bond a thin metal layer, there are a method of thinning a metal foil with a carrier after laminating a thick metal foil, a method of peeling a carrier layer after laminating a metal foil with a carrier, etc. is there. For example, the former has a three-layer copper foil of carrier copper / nickel / thin film copper, the carrier copper is removed with an alkaline etching solution, nickel is removed with a nickel etching solution, and the latter is made of aluminum, copper, insulating resin or the like as a carrier. A peelable copper foil or the like can be used, and a seed layer of 5 μm or less can be formed. Alternatively, a 9 to 18 μm thick copper foil may be attached, and the seed layer may be formed by etching so that the thickness is 5 μm or less.

（セミアディティブによる配線形成）
前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、配線が形成できる。 (Semi-additive wiring formation)
A plating resist is formed in a necessary pattern on the seed layer formed by the above-described method, and wiring is formed by electrolytic copper plating through the seed layer. Thereafter, the plating resist is peeled off, and finally the seed layer is removed by etching or the like to form a wiring.

（配線の形状）
配線の形状は特に問わないが、少なくとも半導体チップが搭載される側には半導体チップ接続端子１６（ワイヤボンド端子等）、その反対面にはマザーボードと電気的に接続される外部接続続端子（はんだボール等が搭載される箇所）及びそれらを繋ぐ展開配線、層間接続端子等から構成される。また、配線の配置も特に問わないが、図３に示したように（内層配線、層間接続端子等は省略）、半導体チップ接続端子より内側に外部接続端子を形成したファン−インタイプや、図４に示したような半導体チップ接続端子の外側に外部接続端子を形成したファン−アウトタイプ、またはこれらを組み合わせたタイプでもよい。図５に、ファン−インタイプ半導体チップ搭載基板の平面図を、図６にファン−アウトタイプ半導体チップ搭載基板の平面図を示した。なお、半導体チップ接続端子１６の形状は、ワイヤボンド接続やフリップチップ接続などが、可能であれば、特に問わない。また、ファン−アウト、ファン−インどちらのタイプでも、ワイヤボンド接続やフリップチップ接続などは、可能である。さらに必要に応じて、半導体チップと電気的に接続されないダミーパターン２１（図６参照）を形成してもかまわない。ダミーパターンの形状や配置も特には問わないが、半導体搭載領域に均一に配置するのが好ましい。これによって、ダイボンド接着剤で半導体チップを搭載する際に、ボイドが発生しにくくなり、信頼性を向上できる。 (Wiring shape)
The shape of the wiring is not particularly limited, but at least a semiconductor chip connection terminal 16 (wire bond terminal or the like) is provided on the side on which the semiconductor chip is mounted, and an external connection connection terminal (solder) electrically connected to the mother board on the opposite side. A place where a ball or the like is mounted), a developed wiring that connects them, an interlayer connection terminal, and the like. The wiring arrangement is not particularly limited, but as shown in FIG. 3 (inner layer wiring, interlayer connection terminals, etc. are omitted), a fan-in type in which external connection terminals are formed inside the semiconductor chip connection terminals, 4 may be a fan-out type in which external connection terminals are formed outside the semiconductor chip connection terminals as shown in FIG. 4, or a combination of these. FIG. 5 is a plan view of the fan-in type semiconductor chip mounting substrate, and FIG. 6 is a plan view of the fan-out type semiconductor chip mounting substrate. The shape of the semiconductor chip connection terminal 16 is not particularly limited as long as wire bond connection or flip chip connection is possible. Moreover, wire-bond connection and flip-chip connection are possible for both fan-out and fan-in types. Further, if necessary, a dummy pattern 21 (see FIG. 6) that is not electrically connected to the semiconductor chip may be formed. The shape and arrangement of the dummy pattern are not particularly limited, but it is preferable to arrange the dummy pattern uniformly in the semiconductor mounting region. As a result, voids are less likely to occur when a semiconductor chip is mounted with a die bond adhesive, and reliability can be improved.

（バイアホール）
本発明の半導体チップ搭載基板は、複数の配線層を有するため、各層の配線を電気的に接続するためのバイアホールを設けることができる。バイアホールは、コア基板またはビルドアップ層に接続用の穴を設け、この穴を導電性ペーストやめっき等で充填し形成できる。穴の加工方法としては、パンチやドリルなどの機械加工、レーザ加工、薬液による化学エッチング加工、プラズマを用いたドライエッチング法などがある。 (Bahia Hall)
Since the semiconductor chip mounting substrate of the present invention has a plurality of wiring layers, via holes for electrically connecting the wirings of the respective layers can be provided. The via hole can be formed by providing a hole for connection in the core substrate or the build-up layer and filling the hole with a conductive paste or plating. Examples of the hole processing method include mechanical processing such as punching and drilling, laser processing, chemical etching processing using a chemical solution, and dry etching using plasma.

また、ビルドアップ層のバイアホール形成方法としては、予めビルドアップ層に導電性ペーストやめっきなどで導電層を形成し、これをコア基板にプレス等で積層する方法などもある。   In addition, as a method for forming a via hole in the buildup layer, there is a method in which a conductive layer is formed in advance on the buildup layer with a conductive paste or plating, and this is laminated on a core substrate by pressing or the like.

（絶縁被覆の形成）
半導体チップ搭載基板の外部接続端子側には絶縁被覆を形成することができる。パターン形成は、ワニス状の材料であれば印刷で行うことも可能であるが、より精度を確保するためには、感光性のソルダレジスト、カバーレイフィルム、フィルム状レジストを用いるのが好ましい。材質としては、エポキシ系、ポリイミド系、エポキシアクリレート系、フルオレン系の材料を用いることができる。 (Formation of insulation coating)
An insulating coating can be formed on the external connection terminal side of the semiconductor chip mounting substrate. The pattern can be formed by printing if it is a varnish-like material, but it is preferable to use a photosensitive solder resist, a coverlay film, or a film-like resist in order to ensure higher accuracy. As a material, an epoxy-based material, a polyimide-based material, an epoxy acrylate-based material, or a fluorene-based material can be used.

このような絶縁被覆は硬化時の収縮があるため、片面だけに形成すると基板に大きな反りを生じやすい。そこで、必要に応じて半導体チップ搭載基板の両面に絶縁被覆を形成することもできる。さらに、反りは絶縁被覆の厚みによって変化するため、両面の絶縁被覆の厚みは、反りが発生しないように調整することがより好ましい。その場合、予備検討を行い、両面の絶縁被覆の厚みを決定することが好ましい。また、薄型の半導体パッケージとするには、絶縁被覆の厚みが５０μｍ以下であることが好ましく、３０μｍ以下がより好ましい。   Since such an insulating coating has shrinkage at the time of curing, if it is formed only on one side, a large warp tends to occur on the substrate. Therefore, an insulating coating can be formed on both surfaces of the semiconductor chip mounting substrate as necessary. Furthermore, since the warpage varies depending on the thickness of the insulating coating, it is more preferable to adjust the thickness of the insulating coating on both sides so that no warpage occurs. In that case, it is preferable to conduct preliminary examination and determine the thicknesses of the insulating coatings on both sides. In order to obtain a thin semiconductor package, the thickness of the insulating coating is preferably 50 μm or less, and more preferably 30 μm or less.

（端子のめっき）
半導体チップ接続端子１６（ワイヤボンド端子等）および外部接続続端子（はんだボール等が搭載される箇所）として形成された銅の表面に、鉛の濃度が０．０１質量％以下の無電解ニッケルめっき皮膜、置換パラジウムめっき皮膜または無電解パラジウムめっき皮膜、置換金めっき皮膜、無電解金めっき皮膜の順序で形成する。 (Terminal plating)
Electroless nickel plating with a lead concentration of 0.01% by mass or less on the surface of copper formed as semiconductor chip connection terminals 16 (wire bond terminals, etc.) and external connection terminals (locations where solder balls etc. are mounted) A film, a substituted palladium plating film or an electroless palladium plating film, a replacement gold plating film, and an electroless gold plating film are formed in this order.

（無電解ニッケルめっき皮膜、無電解ニッケル−パラジウムめっき皮膜、無電解パラジウムめっき皮膜、さらに置換金めっき皮膜、あるいはさらに無電解金めっき皮膜を形成する方法を適用しためっき析出物の製造方法）
無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板は、以下のような工程で製造することができる。図２の（ａ）〜（ｇ）に、本発明の、無電解ニッケルめっき皮膜を形成し、無電解ニッケル−パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を形成する方法によりめっきしためっき析出物である、半導体チップ搭載基板の製造方法の実施形態の一例を断面模式図で示した。ただし、製造工程の順番は、本発明の目的を逸脱しない範囲では、特に限定しない。 (Production method of plating deposit by applying electroless nickel plating film, electroless nickel-palladium plating film, electroless palladium plating film, displacement gold plating film, or further method of forming electroless gold plating film)
Forming an electroless nickel plating film, forming an electroless nickel-palladium plating film, forming an electroless palladium plating film, further forming a displacement gold plating, or further forming an electroless gold plating film The semiconductor chip mounting substrate, which is the plated deposit, can be manufactured by the following process. 2 (a) to 2 (g), the electroless nickel plating film of the present invention is formed, the electroless nickel-palladium plating film is formed, the electroless palladium plating film is formed, and the replacement gold plating is further performed. An example of an embodiment of a method for manufacturing a semiconductor chip mounting substrate, which is a plating deposit formed by a method of forming or further forming an electroless gold plating film, is shown in a schematic cross-sectional view. However, the order of the manufacturing process is not particularly limited as long as it does not depart from the object of the present invention.

（工程ａ）
（工程ａ）は、図２（ａ）に示したようにコア基板１００上に第１の配線１０６ａを作製する工程である。 (Process a)
(Step a) is a step of forming the first wiring 106a on the core substrate 100 as shown in FIG.

例えば片面に銅層が形成されたコア基板に第１の配線形状にエッチングレジストを形成し、塩化銅や塩化鉄などのエッチング液を用いて配線を作製することができる。基板上に銅層を作製するには、スパッタリング、蒸着、めっき等により薄膜を形成した後、電気銅めっきで膜厚を所望の厚みまでめっきすることにより、銅層を得ることができる。   For example, an etching resist can be formed in a first wiring shape on a core substrate having a copper layer formed on one side, and wiring can be produced using an etching solution such as copper chloride or iron chloride. In order to produce a copper layer on a substrate, a copper layer can be obtained by forming a thin film by sputtering, vapor deposition, plating or the like and then plating the film to a desired thickness by electrolytic copper plating.

なお、第１の配線１０６ａは、第１の層間接続端子１０１及び半導体チップ接続端子（半導体チップと電気的に接続される部分）を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。   Note that the first wiring 106a includes the first interlayer connection terminal 101 and the semiconductor chip connection terminal (portion electrically connected to the semiconductor chip), and a semi-additive method is used as a method for forming the fine wiring. May be.

（工程ｂ）
（工程ｂ）は、図２（ｂ）に示したように、前記第１の層間接続端子１０１と、後述する第２の配線とを接続するための第１の層間接続用ＩＶＨ１０２（バイアホール）を形成する工程である。 (Process b)
In step (b), as shown in FIG. 2B, a first interlayer connection IVH 102 (via hole) for connecting the first interlayer connection terminal 101 and a second wiring to be described later. Is a step of forming.

バイアホールの形成は、コア基板が非感光性基材の場合、レーザ光を用いることができる。非感光性基材としては、前述した非感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、使用するレーザ光は限定されるものではなく、ＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができる。また、コア基板が感光性基材の場合、バイアホール以外の領域をマスクし、バイアホール部に紫外光を照射する。なお感光性基材としては、前述した感光性ガラスなどが挙げられるが、これに限定したものではない。この場合、紫外光を照射後、熱処理とエッチングによりバイアホールを形成する。また、コア基板が、有機溶剤等の薬液による化学エッチング加工が可能な基材の場合は、化学エッチングによってバイアホールを形成することもできる。形成されたバイアホールは層間を電気的に接続するために、導電性のペーストやめっきなどで充填して層間接続のための導電層を形成することができる。 The via hole can be formed by using laser light when the core substrate is a non-photosensitive substrate. Examples of the non-photosensitive substrate include the non-photosensitive glass described above, but are not limited thereto. In this case, the laser beam to be used is not limited, and a CO 2 laser, a YAG laser, an excimer laser, or the like can be used. When the core substrate is a photosensitive base material, a region other than the via hole is masked, and the via hole portion is irradiated with ultraviolet light. Examples of the photosensitive base material include the above-described photosensitive glass, but are not limited thereto. In this case, via holes are formed by heat treatment and etching after irradiation with ultraviolet light. Further, when the core substrate is a base material that can be chemically etched by a chemical solution such as an organic solvent, a via hole can be formed by chemical etching. The formed via hole can be filled with a conductive paste or plating to form an electrically conductive layer for interlayer connection in order to electrically connect the interlayer.

（工程ｃ）
（工程ｃ）は、図２（ｃ）に示したように、コア基板の第１の配線１０６ａと反対側の面に第２の配線１０６ｂを形成する工程である。コア基板の第１の配線と反対の面に（工程ａ）と同様に銅層を形成し、その銅層を必要な配線形状にエッチングレジストを形成し、塩化銅や塩化鉄等のエッチング液を用いて第２の配線を形成する。銅層の形成方法としては、（工程ａ）と同様にスパッタリング、蒸着、無電解めっきなどで銅薄膜を形成した後、電気銅めっきを用いて所望の厚みまで銅めっきすることにより銅層が得られる。 (Process c)
Step (c) is a step of forming the second wiring 106b on the surface of the core substrate opposite to the first wiring 106a, as shown in FIG. 2 (c). A copper layer is formed on the surface opposite to the first wiring of the core substrate in the same manner as in the step (a), an etching resist is formed on the copper layer in a necessary wiring shape, and an etching solution such as copper chloride or iron chloride is added. The second wiring is formed by using this. As a method for forming a copper layer, a copper layer is obtained by forming a copper thin film by sputtering, vapor deposition, electroless plating, etc. in the same manner as in (Step a) and then copper plating to a desired thickness using electrolytic copper plating. It is done.

なお、第２の配線は第２の層間接続端子１０３を含んでおり、微細配線の形成方法としてはセミアディティブ法を用いても良い。   Note that the second wiring includes the second interlayer connection terminal 103, and a semi-additive method may be used as a method for forming the fine wiring.

（工程ｄ）
（工程ｄ）は、図２（ｄ）に示すように前記第２の配線を形成した面にビルドアップ層（層間絶縁層）１０４を形成する工程である。まず、第２の配線表面を、前記脱脂処理または硫酸洗浄を行う。酸性あるいはアルカリ性あるいは酸化剤を含む水溶液に浸漬し、銅配線表面のＲａ（平均粗さ）が０．０１〜０．４μｍとなるように処理を行う。酸化剤を含む水溶液に浸漬した場合は、さらに、還元剤を含む水溶液に浸漬し、前記酸化銅皮膜を還元処理することによって、銅配線表面のＲａが０．０１〜０．４μｍとなるように処理を行う。さらに、銅、スズ、クロム、ニッケル、亜鉛、アルミニウム、コバルト、金、白金、銀、パラジウムから選択される金属または前記金属を含む合金を無電解めっき、電気めっき、置換反応、スプレー噴霧、塗布する等の方法によって、配線表面のＲａが０．０１〜０．４μｍとなるように処理を行う。その表面上にＳｉ−Ｏ−Ｓｉ結合を有する化合物を形成し、続いてカップリング剤もしくは密着性改良剤を少なくとも一種以上含む溶液による処理を行い第２の配線表面に極薄の絶縁膜を形成する。 (Process d)
(Step d) is a step of forming a buildup layer (interlayer insulating layer) 104 on the surface on which the second wiring is formed as shown in FIG. First, the degreasing treatment or sulfuric acid cleaning is performed on the second wiring surface. It is immersed in an aqueous solution containing an acid, an alkali or an oxidizing agent, and the treatment is carried out so that the Ra (average roughness) of the copper wiring surface becomes 0.01 to 0.4 μm. When immersed in an aqueous solution containing an oxidizing agent, the surface of the copper wiring surface is set to 0.01 to 0.4 μm by further immersion in an aqueous solution containing a reducing agent and reducing the copper oxide film. Process. Furthermore, a metal selected from copper, tin, chromium, nickel, zinc, aluminum, cobalt, gold, platinum, silver, palladium or an alloy containing the metal is electrolessly plated, electroplated, substitution reaction, spray sprayed, applied. By such a method, the processing is performed so that the Ra of the wiring surface becomes 0.01 to 0.4 μm. A compound having a Si—O—Si bond is formed on the surface, followed by treatment with a solution containing at least one coupling agent or adhesion improver to form a very thin insulating film on the second wiring surface. To do.

次に、コア基板１００表面及び第２の配線１０６ｂ表面に、ビルドアップ層１０４を形成する。ビルドアップ層１０４の絶縁材料としては、前記したように熱硬化性樹脂、熱可塑性樹脂、またはそれらの混合樹脂が使用できるが、熱硬化性材料を主成分とするのが好ましい。ワニス状の材料の場合、印刷やスピンコートで、またはフィルム状の絶縁材料の場合、ラミネートやプレスなどの手法を用いてビルドアップ層を得ることができる。絶縁材料が熱硬化性材料を含む場合は、さらに加熱硬化させることが望ましい。   Next, the buildup layer 104 is formed on the surface of the core substrate 100 and the surface of the second wiring 106b. As the insulating material for the build-up layer 104, a thermosetting resin, a thermoplastic resin, or a mixed resin thereof can be used as described above, but it is preferable to use a thermosetting material as a main component. In the case of a varnish-like material, the build-up layer can be obtained by printing or spin coating, or in the case of a film-like insulating material, using a technique such as laminating or pressing. When the insulating material includes a thermosetting material, it is desirable to further heat and cure.

（工程ｅ）
（工程ｅ）は、図２（ｅ）に示したように、前記ビルドアップ層に第２の層間接続用のＩＶＨ（バイアホール）１０８を形成する工程であり、バイアホールの形成手段としては、一般的なレーザ穴あけ装置を使用することができる。レーザ穴あけ機で用いられるレーザの種類はＣＯ２レーザ、ＹＡＧレーザ、エキシマレーザ等を用いることができるが、ＣＯ２レーザが生産性及び穴品質の点で好ましい。また、ＩＶＨ径が３０μｍ未満の場合は、レーザ光を絞ることが可能なＹＡＧレーザが適している。また、ビルドアップ層が有機溶剤等の薬液による化学エッチング加工が可能な材料の場合は、化学エッチングによってバイアホールを形成することもできる。 (Process e)
(Step e) is a step of forming a second interlayer connection IVH (via hole) 108 in the build-up layer as shown in FIG. 2 (e). As a via hole forming means, A general laser drilling device can be used. A CO 2 laser, a YAG laser, an excimer laser, or the like can be used as the type of laser used in the laser drilling machine, but a CO 2 laser is preferable in terms of productivity and hole quality. Further, when the IVH diameter is less than 30 μm, a YAG laser capable of focusing the laser beam is suitable. Further, when the build-up layer is a material that can be chemically etched by a chemical solution such as an organic solvent, a via hole can be formed by chemical etching.

（工程ｆ）
（工程ｆ）は、図２（ｆ）に示したように、前記第２のバイアホールが形成されたビルドアップ層上に、第３の配線１０６ｃを形成する工程である。またＬ／Ｓ＝３５μｍ／３５μｍ以下の微細な配線を形成するプロセスとしては、前記したセミアディティブ法が好ましい。ビルドアップ層上に、蒸着またはめっきによる方法や金属箔を貼り合わせる方法などにより、シード層を形成する。前述の方法で形成されたシード層上に、めっきレジストを必要なパターンに形成し、シード層を介して電解銅めっきにより配線を形成する。その後、めっきレジストを剥離し、最後にシード層をエッチング等により除去し、微細な配線が形成できる。 (Process f)
(Step f) is a step of forming the third wiring 106c on the buildup layer in which the second via hole is formed, as shown in FIG. 2 (f). Further, as a process for forming a fine wiring of L / S = 35 μm / 35 μm or less, the above-described semi-additive method is preferable. A seed layer is formed on the build-up layer by a method such as vapor deposition or plating or a method of bonding a metal foil. A plating resist is formed in a necessary pattern on the seed layer formed by the above-described method, and wiring is formed by electrolytic copper plating through the seed layer. Thereafter, the plating resist is peeled off, and finally the seed layer is removed by etching or the like to form fine wiring.

（工程ｄ）から（工程ｆ）までを繰り返して、図２（ｇ）に示すようにビルドアップ層１０４を２層以上作製してもよい。この場合、最外のビルドアップ層に形成された層間接続端子が、外部接続端子１０７となる。   (Step d) to (Step f) may be repeated to produce two or more buildup layers 104 as shown in FIG. 2 (g). In this case, the interlayer connection terminal formed in the outermost buildup layer becomes the external connection terminal 107.

（工程ｇ）
（工程ｇ）は、図２（ｇ）に示したように、外部接続端子以外の配線等を保護するための絶縁被覆１０９を形成する工程および半導体チップ接続端子１６（ワイヤボンド端子等）および外部接続続端子（はんだボール等が搭載される箇所）として形成された銅の表面に、鉛の濃度が０．０１質量％以下の無電解ニッケルめっき皮膜、置換パラジウムめっき皮膜または無電解パラジウムめっき皮膜、置換金めっき皮膜、無電解金めっき皮膜の順序で形成する工程である。絶縁被覆材としては、ソルダレジストが一般的に用いられ、熱硬化型や紫外線硬化型のものが使用できるが、レジスト形状を精度良く仕上げることができる紫外線硬化型のものが好ましい。 (Process g)
As shown in FIG. 2G, (step g) includes a step of forming an insulating coating 109 for protecting wirings and the like other than the external connection terminals, the semiconductor chip connection terminals 16 (wire bond terminals, etc.) and the external An electroless nickel plating film having a lead concentration of 0.01% by mass or less, a substituted palladium plating film or an electroless palladium plating film on the surface of copper formed as a connection terminal (location where a solder ball or the like is mounted), In this step, the replacement gold plating film and the electroless gold plating film are formed in this order. As the insulating coating material, a solder resist is generally used, and a thermosetting type or an ultraviolet curing type can be used, but an ultraviolet curing type capable of finishing the resist shape with high accuracy is preferable.

（半導体チップ搭載基板の形状）
半導体チップ搭載基板２２の形状は、特に問わないが、図７に示したようなフレーム形状にすることが好ましい。半導体チップ搭載基板の形状をこのようにすることで、半導体パッケージの組立てを効率よく行うことができる。以下、好ましいフレーム形状について詳細に説明する。 (Shape of semiconductor chip mounting substrate)
The shape of the semiconductor chip mounting substrate 22 is not particularly limited, but is preferably a frame shape as shown in FIG. By making the shape of the semiconductor chip mounting substrate in this way, it is possible to efficiently assemble the semiconductor package. Hereinafter, a preferable frame shape will be described in detail.

図７に示したように、半導体パッケージ領域１３（１個の半導体パッケージとなる部分）を行及び列に各々複数個等間隔で格子状に配置したブロック２３を形成する。さらに、このようなブロックを複数個行及び列に形成する。図７では、２個のブロックしか記載していないが、必要に応じて、ブロックも格子状に配置してもよい。ここで、半導体パッケージ領域間のスペース部の幅は、５０〜５００μｍが好ましく、１００〜３００μｍがより好ましい。さらに、後に半導体パッケージを切断するときに使用するダイサーのブレード幅と同じにするのが最も好ましい。   As shown in FIG. 7, a block 23 is formed in which a plurality of semiconductor package regions 13 (parts to be a single semiconductor package) are arranged in rows and columns at regular intervals. Further, such a block is formed in a plurality of rows and columns. Although only two blocks are shown in FIG. 7, the blocks may be arranged in a lattice shape as necessary. Here, the width of the space between the semiconductor package regions is preferably 50 to 500 μm, and more preferably 100 to 300 μm. Furthermore, it is most preferable that the blade width of the dicer used when the semiconductor package is cut later is made the same.

このように半導体パッケージ領域を配置することで、半導体チップ搭載基板の有効利用が可能になる。また、半導体チップ搭載基板の端部には、位置決めのマーク等１１を形成することが好ましく、貫通穴によるピン穴であることがより好ましい。ピン穴の形状や配置は、形成方法や半導体パッケージの組立て装置に合うように選択すればよい。   By arranging the semiconductor package region in this way, the semiconductor chip mounting substrate can be effectively used. Further, a positioning mark 11 or the like is preferably formed at the end of the semiconductor chip mounting substrate, and more preferably a pin hole by a through hole. The shape and arrangement of the pin holes may be selected so as to match the forming method and the semiconductor package assembly apparatus.

さらに、前記半導体パッケージ領域間のスペース部や前記ブロックの外側には補強パターン２４を形成することが好ましい。補強パターンは、別途作製し半導体チップ搭載基板と貼り合わせてもよいが、半導体パッケージ領域に形成される配線と同時に形成された金属パターンであることが好ましく、さらに、その表面には、配線と同様のニッケル、金などのめっきが施すか、絶縁被覆をすることがより好ましい。補強パターンが、このような金属の場合は、電解めっきの際のめっきリードとして利用することも可能である。また、ブロックの外側には、ダイサーで切断する際の切断位置合わせマーク２５を形成することが好ましい。このようにして、フレーム形状の半導体チップ搭載基板を作製することができる。   Furthermore, it is preferable to form a reinforcing pattern 24 in the space between the semiconductor package regions or outside the block. The reinforcing pattern may be prepared separately and bonded to the semiconductor chip mounting substrate, but is preferably a metal pattern formed at the same time as the wiring formed in the semiconductor package region, and the surface thereof is similar to the wiring. More preferably, nickel, gold, or the like is plated or an insulating coating is applied. When the reinforcing pattern is such a metal, it can be used as a plating lead for electrolytic plating. Moreover, it is preferable to form the cutting position alignment mark 25 at the time of cutting with a dicer outside the block. In this way, a frame-shaped semiconductor chip mounting substrate can be manufactured.

（半導体パッケージ）
図３に、本発明のフリップチップタイプ半導体パッケージの実施形態の一例を断面模式図で示す。図３に示したように本発明の半導体パッケージは、上記本発明の半導体チップ搭載基板に、さらに半導体チップ１１１が搭載されているもので、半導体チップと半導体チップ接続端子とを接続バンプ１１２を用いてフリップチップ接続することによって電気的に接続して得ることができる。 (Semiconductor package)
FIG. 3 is a schematic cross-sectional view showing an example of an embodiment of the flip chip type semiconductor package of the present invention. As shown in FIG. 3, the semiconductor package of the present invention is such that the semiconductor chip 111 is further mounted on the semiconductor chip mounting substrate of the present invention, and the connection bumps 112 are used to connect the semiconductor chip and the semiconductor chip connection terminals. Then, it can be obtained by electrical connection by flip-chip connection.

さらに、これらの半導体パッケージには、図示するように、半導体チップと半導体チップ搭載基板の間をアンダーフィル材１１３で封止することが好ましい。アンダーフィル材の熱膨張係数は、半導体チップ及びコア基板１００の熱膨張係数と近似していることが好ましいがこれに限定したものではない。さらに好ましくは（半導体チップの熱膨張係数）≦（アンダーフィル材の熱膨張係数）≦（コア基板の熱膨張係数）である。さらに、半導体チップの搭載には異方導電性フィルム（ＡＣＦ）や導電性粒子を含まない接着フィルム（ＮＣＦ）を用いて行うこともできる。この場合は、アンダーフィル材で封止する必要がないため、より好ましい。さらに、半導体チップを搭載する際に超音波を併用すれば、電気的な接続が低温でしかも短時間で行えるため特に好ましい。   Further, in these semiconductor packages, it is preferable to seal between the semiconductor chip and the semiconductor chip mounting substrate with an underfill material 113 as shown in the figure. The thermal expansion coefficient of the underfill material is preferably close to the thermal expansion coefficient of the semiconductor chip and the core substrate 100, but is not limited thereto. More preferably, (thermal expansion coefficient of the semiconductor chip) ≦ (thermal expansion coefficient of the underfill material) ≦ (thermal expansion coefficient of the core substrate). Furthermore, the semiconductor chip can be mounted using an anisotropic conductive film (ACF) or an adhesive film (NCF) that does not contain conductive particles. In this case, since it is not necessary to seal with an underfill material, it is more preferable. Furthermore, it is particularly preferable to use ultrasonic waves together with the semiconductor chip because electrical connection can be made at a low temperature and in a short time.

また、図４には、ワイヤボンドタイプ半導体パッケージの実施形態の断面図を示す。半導体チップの搭載には、一般のダイボンドペーストも使用できるが、ダイボンドフィルム１１７を用いるのがより好ましい。半導体チップと半導体チップ接続端子との電気的な接続は金ワイヤ１１５を用いたワイヤボンドで行うのが一般的である。半導体チップの封止は、半導体用封止樹脂１１６をトランスファモールドで行うことができる。その場合、半導体チップの少なくともフェース面を半導体用封止樹脂で封止するが、封止領域は、必要な部分だけを封止しても良いが、図４のように半導体パッケージ領域全体を封止するのが、より好ましい。これは、半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板において、基板と封止樹脂を同時にダイサー等で切断する場合、特に有効な方法である。   FIG. 4 shows a cross-sectional view of an embodiment of a wire bond type semiconductor package. Although a general die bond paste can be used for mounting the semiconductor chip, it is more preferable to use a die bond film 117. The electrical connection between the semiconductor chip and the semiconductor chip connection terminal is generally performed by wire bonding using a gold wire 115. The semiconductor chip can be sealed by transfer molding using a semiconductor sealing resin 116. In that case, at least the face surface of the semiconductor chip is sealed with a semiconductor sealing resin, but only a necessary portion of the sealing region may be sealed, but the entire semiconductor package region is sealed as shown in FIG. It is more preferable to stop. This is a particularly effective method in the case where a plurality of semiconductor package regions are arranged in rows and columns and the substrate and the sealing resin are cut simultaneously with a dicer or the like.

また、マザーボードとの電気的な接続を行うために、外部接続端子には、例えば、はんだボール１１４を搭載することができる。はんだボールには、共晶はんだやＰｂフリーはんだが用いられる。はんだボールを外部接続端子に固着する方法としては、Ｎ２リフロー装置を用いるのが一般的であるがこれに限定したものではない。 For example, solder balls 114 can be mounted on the external connection terminals for electrical connection with the motherboard. For the solder balls, eutectic solder or Pb-free solder is used. As a method for fixing the solder balls to the external connection terminals, an N 2 reflow device is generally used, but the method is not limited to this.

半導体パッケージ領域を行及び列に複数個配列した半導体チップ搭載基板においては、最後に、ダイサー等を用いて個々の半導体パッケージに切断する。   In a semiconductor chip mounting substrate in which a plurality of semiconductor package regions are arranged in rows and columns, the semiconductor package region is finally cut into individual semiconductor packages using a dicer or the like.

以下に、本発明を実施例に基づいて詳細に説明するが、本発明はこれに限定されるものではない。
実施例１
（工程ａ）
コア基板１００として０．４ｍｍ厚のソーダガラス基板（熱膨張係数１１ｐｐｍ／℃）を用意し、片面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。なおスパッタリングは、日本真空技術株式会社製装置型番ＭＬＨ−６３１５を用いて、以下に示した条件１で行った。その後、第１の配線１０６ａとなる部分にエッチングレジストを形成し、塩化第二鉄エッチング液を用いてエッチングして第１の配線１０６ａ（第１の層間接続端子１０１及び半導体チップ接続端子を含む）を形成した。
条件１
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒 Hereinafter, the present invention will be described in detail based on examples, but the present invention is not limited thereto.
Example 1
(Process a)
A 0.4 mm thick soda glass substrate (thermal expansion coefficient: 11 ppm / ° C.) was prepared as the core substrate 100, a 200 nm copper thin film was formed on one side by sputtering, and then plated to a thickness of 10 μm by electrolytic copper plating. In addition, sputtering was performed on condition 1 shown below using the apparatus model number MLH-6315 by Nippon Vacuum Technology Co., Ltd. Thereafter, an etching resist is formed in a portion to be the first wiring 106a, and etching is performed using a ferric chloride etchant, thereby the first wiring 106a (including the first interlayer connection terminal 101 and the semiconductor chip connection terminal). Formed.
Condition 1
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 5 nm / second

（工程ｂ）
第１の配線が形成されたガラス基板の第１の配線と反対面から第１の層間接続端子に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数５０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。 (Process b)
An IVH hole having a hole diameter of 50 μm was formed with a laser until it reached the first interlayer connection terminal from the surface opposite to the first wiring of the glass substrate on which the first wiring was formed. YAG laser LAVIA-UV2000 (manufactured by Sumitomo Heavy Industries, Ltd., trade name) was used as the laser, and IVH holes were formed under the conditions of a frequency of 4 kHz, a shot number of 50, and a mask diameter of 0.4 mm.

得られたＩＶＨの穴に導電性ペーストＭＰ−２００Ｖ（日立化成工業株式会社製、商品名）を充填して、１６０℃３０分で硬化し、ガラス基板の第１の層間接続端子と電気的に接続し、第１の層間接続用ＩＶＨ（バイアホール）を形成した。   The obtained IVH hole was filled with conductive paste MP-200V (trade name, manufactured by Hitachi Chemical Co., Ltd.), cured at 160 ° C. for 30 minutes, and electrically connected to the first interlayer connection terminal of the glass substrate. The first interlayer connection IVH (via hole) was formed.

（工程ｃ）
（工程ｂ）で形成された第１の層間接続用ＩＶＨ（第１のバイアホール）と電気的に接続するために、ガラス基板の、第１の配線と反対側の面にスパッタリングにより２００ｎｍの銅薄膜を形成した後、電気銅めっきで１０μｍの厚さまでめっきを行った。スパッタリングは、（工程ａ）と同様に行った。さらに、（工程ａ）と同様に第２の配線の形状にエッチングレジストを形成し、塩化第二鉄エッチング液を用い、エッチングして第２の配線１０６ｂ（第２の層間接続端子１０３を含む）を形成した。 (Process c)
In order to electrically connect with the first interlayer connection IVH (first via hole) formed in (Step b), 200 nm copper is sputtered on the surface of the glass substrate opposite to the first wiring. After forming the thin film, plating was performed to a thickness of 10 μm by electrolytic copper plating. Sputtering was performed in the same manner as in (Step a). Further, as in (Step a), an etching resist is formed in the shape of the second wiring, and etching is performed using a ferric chloride etchant to perform the second wiring 106b (including the second interlayer connection terminal 103). Formed.

（工程ｄ）
（工程ｃ）で形成した第２の配線側の面に、２００ｍｌ／ｌに調整した酸性脱脂液Ｚ−２００（ワールドメタル社製、商品名）に、液温５０℃で２分間浸漬した後、液温５０℃の水に２分間浸漬することにより湯洗し、さらに１分間水洗した。次いで、１００ｍｌ／ｌの硫酸水溶液に１分間浸漬し、１分間水洗した。以上に示した前処理を行った後、次に、酢酸によりｐＨ５に調整した水溶液に、イミダゾールシランカップリング剤ＩＳ−１０００（ジャパンエナジー株式会社製、商品名）の濃度が０．５％となるように調整した水溶液に１０分間浸漬した。さらに１分間水洗を行った後に、常温（２５℃）にて乾燥を行った。次に、ビルドアップ層１０４を次のように形成した。すなわち、シアネ―トエステル系樹脂組成物の絶縁ワニスをスピンコート法により１５００ｒｐｍで１０μｍ形成した後、常温（２５℃）から６℃・ｍｉｎ−１の昇温速度で２３０℃まで過熱し、２３０℃で１時間保持することにより熱硬化し、ビルドアップ層を形成した。 (Process d)
After immersing in the acid degreasing solution Z-200 (trade name, manufactured by World Metal Co., Ltd.) adjusted to 200 ml / l on the second wiring side surface formed in (Step c) at a liquid temperature of 50 ° C. for 2 minutes, It was washed with hot water by immersing it in water at a liquid temperature of 50 ° C. for 2 minutes, and further washed with water for 1 minute. Subsequently, it was immersed in a 100 ml / l sulfuric acid aqueous solution for 1 minute and washed with water for 1 minute. After performing the pretreatment shown above, the concentration of imidazole silane coupling agent IS-1000 (trade name, manufactured by Japan Energy Co., Ltd.) is 0.5% in an aqueous solution adjusted to pH 5 with acetic acid. It was immersed in the prepared aqueous solution for 10 minutes. After further washing with water for 1 minute, drying was performed at room temperature (25 ° C.). Next, the buildup layer 104 was formed as follows. That is, an insulating varnish of a cyanate ester resin composition was formed by spin coating at 10 μm at 1500 rpm, and then heated from room temperature (25 ° C.) to 230 ° C. at a temperature increase rate of 6 ° C./min −1 at 230 ° C. By being held for 1 hour, it was thermoset to form a build-up layer.

（工程ｅ）
ビルドアップ層１０４の表面から第２の層間接続用端子１０３に到達するまで、レーザで穴径５０μｍのＩＶＨ穴を形成した。レーザにはＹＡＧレーザＬＡＶＩＡ−ＵＶ２０００（住友重機械工業株式会社製、商品名）を使用し、周波数４ｋＨｚ、ショット数２０、マスク径０．４ｍｍの条件でＩＶＨ穴の形成を行った。 (Process e)
An IVH hole having a hole diameter of 50 μm was formed with a laser until reaching the second interlayer connection terminal 103 from the surface of the buildup layer 104. YAG laser LAVIA-UV2000 (manufactured by Sumitomo Heavy Industries, Ltd., trade name) was used as the laser, and IVH holes were formed under the conditions of a frequency of 4 kHz, a shot number of 20 and a mask diameter of 0.4 mm.

（工程ｆ）
第３の配線形成及び第２のバイアホール形成のために、スパッタリングにより、シード層となる下地金属Ｎｉ層２０ｎｍを形成し、さらに薄膜銅層２００ｎｍを形成した。スパッタリングは、日本真空技術株式会社製ＭＬＨ−６３１５を用いて以下に示した条件２で行った。
条件２
（ニッケル）
電流：５．０Ａ
電流：３５０Ｖ
電圧アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：０．３ｎｍ／秒
（銅）
電流：３．５Ａ
電圧：５００Ｖ
アルゴン流量：３５ＳＣＣＭ
圧力：５×１０−３Ｔｏｒｒ（４．９×１０−２Ｐａ）
成膜速度：５ｎｍ／秒 (Process f)
In order to form the third wiring and the second via hole, a base metal Ni layer 20 nm serving as a seed layer was formed by sputtering, and a thin film copper layer 200 nm was further formed. Sputtering was performed under the condition 2 shown below using MLH-6315 manufactured by Nippon Vacuum Technology Co., Ltd.
Condition 2
(nickel)
Current: 5.0A
Current: 350V
Voltage argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 0.3 nm / second (copper)
Current: 3.5A
Voltage: 500V
Argon flow rate: 35 SCCM
Pressure: 5 × 10 −3 Torr (4.9 × 10 −2 Pa)
Deposition rate: 5 nm / second

次に、めっきレジストＰＭＥＲ Ｐ−ＬＡ９００ＰＭ（東京応化工業株式会社製、商品名）を用いスピンコート法で、シード層上に、膜厚２０μｍのめっきレジスト層を形成した。１０００ｍＪ／ｃｍ２の条件で露光し、ＰＭＥＲ現像液Ｐ−７Ｇを用いて２３℃で６分間浸漬揺動し、Ｌ／Ｓ＝１０μｍ／１０μｍのレジストパターンを形成した。その後、硫酸銅めっき液を用いてパターン銅めっきを約５μｍ行った。めっきレジストの剥離は、メチルエチルケトンを用いて室温（２５℃）で１分間浸漬し除去した。シード層のクイックエッチングには、ＣＰＥ−７００（三菱瓦斯化学株式会社製、商品名）の５倍希釈液を用いて、３０℃で３０秒間浸漬揺動することにより、これらをエッチング除去し、配線を形成した。 Next, a plating resist layer having a thickness of 20 μm was formed on the seed layer by spin coating using a plating resist PMER P-LA900PM (trade name, manufactured by Tokyo Ohka Kogyo Co., Ltd.). Exposure was performed at 1000 mJ / cm 2 , and immersion rocking was performed at 23 ° C. for 6 minutes using PMER developer P-7G to form a resist pattern of L / S = 10 μm / 10 μm. Then, pattern copper plating was performed about 5 micrometers using the copper sulfate plating solution. The plating resist was removed by dipping for 1 minute at room temperature (25 ° C.) using methyl ethyl ketone. For quick etching of the seed layer, a 5-fold diluted solution of CPE-700 (manufactured by Mitsubishi Gas Chemical Co., Ltd., trade name) is used for etching removal by immersing and shaking at 30 ° C. for 30 seconds, and wiring. Formed.

（工程ｇ）
この後、（工程ｄ）〜（工程ｆ）までを再度繰り返し、ビルドアップ層及び外部接続端子１０７を含む最外層の配線をさらに一層形成し、最後にソルダーレジスト１０９を形成して、図１（１パッケージ分の断面図）、図５（１パッケージ分の平面図）、及び図７（半導体チップ搭載基板全体図）に示すようなファン−インタイプＢＧＡ用半導体チップ搭載基板を作製した。
また、このとき、ソルダーレジスト１０９が被覆された後に露光・現像し除去することにより開口した、外部接続端子１０７上部の開口径の直径が６００μｍの第１のＢＧＡ用半導体チップ搭載基板、直径が３００μｍの第２のＢＧＡ用半導体チップ搭載基板、直径が２００μｍの第３のＢＧＡ用半導体チップ搭載基板、直径が１００μｍの第４のＢＧＡ用半導体チップ搭載基板、直径が７５μｍの第５のＢＧＡ用半導体チップ搭載基板を作製した。 (Process g)
Thereafter, the steps (d) to (step f) are repeated again to further form the outermost layer wiring including the build-up layer and the external connection terminal 107, and finally the solder resist 109 is formed. A fan-in type BGA semiconductor chip mounting substrate as shown in FIG. 5 (sectional view of one package), FIG. 5 (plan view of one package), and FIG. 7 (overall view of the semiconductor chip mounting substrate) was produced.
At this time, the first BGA semiconductor chip mounting substrate having an opening diameter of 600 μm above the external connection terminal 107 opened by exposure, development, and removal after being coated with the solder resist 109, has a diameter of 300 μm. The second BGA semiconductor chip mounting substrate, the third BGA semiconductor chip mounting substrate having a diameter of 200 μm, the fourth BGA semiconductor chip mounting substrate having a diameter of 100 μm, and the fifth BGA semiconductor chip having a diameter of 75 μm A mounting substrate was produced.

（工程ｈ）
上記第１〜５のＢＧＡ用半導体チップ搭載基板を、脱脂液Ｚ−２００（株式会社ワールドメタル製、商品名）に、５０℃で３分間浸漬し、２分間水洗し、その後、１００ｇ／ｌの過硫酸アンモニウム溶液に１分間浸漬し、２分間水洗し、１０％の硫酸で１分間浸漬し、２分間水洗した。続いて、めっき活性処理液であるＳＡ−１００（日立化成工業株式会社製、商品名）に、２５℃で５分間、浸漬処理し、２分間水洗した。 (Process h)
The first to fifth BGA semiconductor chip mounting substrates are immersed in a degreasing solution Z-200 (trade name, manufactured by World Metal Co., Ltd.) at 50 ° C. for 3 minutes, washed with water for 2 minutes, and then 100 g / l. It was immersed in an ammonium persulfate solution for 1 minute, washed with water for 2 minutes, immersed in 10% sulfuric acid for 1 minute, and washed with water for 2 minutes. Subsequently, immersion treatment was performed at 25 ° C. for 5 minutes in SA-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is a plating activation treatment solution, and washed with water for 2 minutes.

（工程ｉ）
続いて、無電解ニッケルめっき液であるＮＩＰＳ−１００（日立化成工業株式会社製、商品名）に、８５℃で２５分間、浸漬処理し、１分間水洗した。 (Process i)
Subsequently, it was immersed in NIPS-100 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is an electroless nickel plating solution, for 25 minutes at 85 ° C. and washed with water for 1 minute.

（工程ｊ）
続いて、下記組成の無電解ニッケル−パラジウムめっき液に、５０℃で１分間浸漬処理した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０１ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：０．１８ (Process j)
Subsequently, it was immersed in an electroless nickel-palladium plating solution having the following composition at 50 ° C. for 1 minute.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.01 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 0.18

（工程ｋ）
続いて、無電解パラジウムめっき液であるＴＰＤ−３０（上村工業株式会社、商品名）に５０℃で１２分３０秒、浸漬処理し、１分間水洗した。このときのパラジウムの純度はほぼ９５．５質量％（パラジウム：９５．５質量％，リン：４．５質量％）であり、膜厚は０．１５μｍであった。 (Process k)
Subsequently, it was immersed in TPD-30 (Uemura Kogyo Co., Ltd., trade name) which is an electroless palladium plating solution at 50 ° C. for 12 minutes and 30 seconds, and washed with water for 1 minute. The purity of palladium at this time was approximately 95.5% by mass (palladium: 95.5% by mass, phosphorus: 4.5% by mass), and the film thickness was 0.15 μm.

（工程ｌ）
続いて、置換金めっき液であるＨＧＳ−１００（日立化成工業株式会社、商品名）に８５℃で１０分間浸漬処理し、１分間水洗した。 (Process l)
Then, it immersed in HGS-100 (Hitachi Chemical Industry Co., Ltd., a brand name) which is a substitution gold plating solution for 10 minutes at 85 degreeC, and washed with water for 1 minute.

（工程ｍ）
続いて、無電解金めっき液であるＨＧＳ−２０００（日立化成工業株式会社製、商品名）に７０℃で３０分間浸漬処理し、５分間水洗した。このときの置換金めっきと無電解金めっき皮膜の厚みの合計は０．３μｍであった。 (Process m)
Subsequently, it was immersed in HGS-2000 (trade name, manufactured by Hitachi Chemical Co., Ltd.), which is an electroless gold plating solution, at 70 ° C. for 30 minutes and washed with water for 5 minutes. The total thickness of the displacement gold plating and electroless gold plating film at this time was 0.3 μm.

＜はんだ接続信頼性＞
上記で得られた半導体チップ搭載基板について、下記の基準により接続端子の接続信頼性を評価した。
開口径の直径が６００μｍの第１の半導体チップ搭載基板については、φ０．７６ｍｍのＳｎ−３．０Ａｇ−０．５Ｃｕはんだボールを、開口径の直径が３００μｍの第２の半導体チップ搭載基板については、φ０．４５ｍｍのＳｎ−３．０Ａｇ−０．５Ｃｕはんだボールを、開口径の直径が２００μｍの第１の半導体チップ搭載基板については、φ０．３０ｍｍのＳｎ−３．０Ａｇ−０．５Ｃｕはんだボールを、開口径の直径が１００μｍの第２の半導体チップ搭載基板については、φ０．１５ｍｍのＳｎ−３．０Ａｇ−０．５Ｃｕはんだボールを、開口径の直径が７５μｍの第１の半導体チップ搭載基板については、φ０．１２ｍｍのＳｎ−３．０Ａｇ−０．５Ｃｕはんだボールを用い、第１〜５のそれそれの基板の１０００箇所のはんだ接続端子に、リフリー炉で接続させ（ピーク温度２５２℃）、耐衝撃性ハイスピードボンドテスター ４０００ＨＳ（デイジ社製 商品名）を用いて、約２００ｍｍ／秒の条件ではんだボールのシェア（剪断）試験を施し、下記の基準によりはんだ接続強度について評価した。結果を表１に示した。
Ａ：１０００箇所の接続端子のすべてにおいてはんだボール内での剪断による破壊である。
Ｂ：はんだボール内での剪断による破壊以外のモードによる破壊が１箇所以上１０個所以内ある。
Ｃ：はんだボール内での剪断による破壊以外のモードによる破壊が１１箇所以上５０個所以内ある。
Ｄ：はんだボール内での剪断による破壊以外のモードによる破壊が５１個所以上ある。 <Solder connection reliability>
About the semiconductor chip mounting substrate obtained above, the connection reliability of the connection terminals was evaluated according to the following criteria.
For the first semiconductor chip mounting substrate having an opening diameter of 600 μm, the Sn-3.0Ag-0.5Cu solder ball of φ0.76 mm is used, and for the second semiconductor chip mounting substrate having an opening diameter of 300 μm. , 0.45-mm Sn-3.0Ag-0.5Cu solder ball, and for the first semiconductor chip mounting substrate having an opening diameter of 200 μm, a Sn-3.0Ag-0.5Cu solder ball of φ0.30 mm As for the second semiconductor chip mounting substrate having an opening diameter of 100 μm, an Sn-3.0Ag-0.5Cu solder ball having a diameter of 0.15 mm is used as the first semiconductor chip mounting substrate having an opening diameter of 75 μm. , Using Sn-3.0Ag-0.5Cu solder balls with a diameter of 0.12 mm, and 1000 solder connections on the first to fifth substrates. The solder ball was connected to the core using a Refree furnace (peak temperature: 252 ° C.), and using an impact resistant high speed bond tester 4000HS (trade name, manufactured by Daisy), a solder ball shear (shear) test was performed at a condition of about 200 mm / sec. The solder connection strength was evaluated according to the following criteria. The results are shown in Table 1.
A: Breakage due to shearing in the solder balls at all 1000 connection terminals.
B: There are 1 or more and 10 or less breaks in a mode other than shear breakage in a solder ball.
C: There are 11 or more and 50 or less breaks in modes other than shear breakage in the solder balls.
D: There are 51 or more breaks due to modes other than shear breakage in the solder balls.

＜無電解パラジウムめっき膜厚＞
作製した第１〜５のそれぞれの半導体チップ搭載基板の外部接続端子１０７における無電解パラジウムめっき皮膜の厚みを蛍光Ｘ線膜厚測定装置により測定した。なお、測定箇所数は１０００箇所である。１ｃｍ×１ｃｍのハルセル試験用銅板（山本鍍金試験器株式会社製 商品名）を用い、工程ｈ〜ｍと同様の工程を行い、この銅板における無電解パラジウムめっきの膜厚を１００％とした場合の外部接続端子における膜厚を下記評価基準により評価し、外部接続端子における析出性について調べた。結果を表１に示した。
Ａ：１０００箇所の接続端子のすべてにおいて膜厚が９０％以上である。
Ｂ：９０％よりも低い端子が１箇所以上１０箇所以内ある。
Ｃ：９０％よりも低い端子が１１箇所以上５０箇所以内ある。
Ｄ：９０％よりも低い端子が５１箇所以上ある。 <Electroless palladium plating film thickness>
The thickness of the electroless palladium plating film at the external connection terminal 107 of each of the produced semiconductor chip mounting substrates 1 to 5 was measured with a fluorescent X-ray film thickness measuring device. In addition, the number of measurement locations is 1000 locations. Using a 1 cm × 1 cm hull cell test copper plate (trade name, manufactured by Yamamoto Metal Tester Co., Ltd.), the same steps as steps hm were performed, and the film thickness of electroless palladium plating on this copper plate was 100%. The film thickness at the external connection terminal was evaluated according to the following evaluation criteria, and the precipitation at the external connection terminal was examined. The results are shown in Table 1.
A: The film thickness is 90% or more in all 1000 connection terminals.
B: There are 1 to 10 terminals lower than 90%.
C: There are 11 or more and 50 or less terminals that are lower than 90%.
D: There are 51 or more terminals lower than 90%.

（実施例２）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０２ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：０．４３ (Example 2)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.02 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 0.43

（実施例３）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０３ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：１ (Example 3)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.03 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 1

（実施例４）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０５ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：４ Example 4
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.05 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 4

（実施例５）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００３ｍｏｌ／ｌ
硫酸ニッケル：０．０５ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：８．２ (Example 5)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.003 mol / l
Nickel sulfate: 0.05 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 8.2

（比較例１）
実施例１に示した工程ｊを行わなかったこと以外は全て実施例１と同様の工程を行った結果を表１に示した。 (Comparative Example 1)
Table 1 shows the results of performing the same steps as in Example 1 except that Step j shown in Example 1 was not performed.

（比較例２）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０１ｍｏｌ／ｌ
トリエチレンテトラミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：０．０１ (Comparative Example 2)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.01 mol / l
Triethylenetetramine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 0.01

（比較例３）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００５ｍｏｌ／ｌ
硫酸ニッケル：０．０３ｍｏｌ／ｌ
トリエチレンテトラミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：０．１ (Comparative Example 3)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.005 mol / l
Nickel sulfate: 0.03 mol / l
Triethylenetetramine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 0.1

（比較例４）
実施例１の工程ｊに示した無電解ニッケル−パラジウムめっき液に代えて、下に示した組成のめっき液に変更したこと以外は実施例１と同様にした。結果を表１に示した。
塩化パラジウム：０．００１５ｍｏｌ／ｌ
硫酸ニッケル：０．０５ｍｏｌ／ｌ
エチレンジアミン：０．１ｍｏｌ／ｌ
ＤＬ−りんご酸：０．１ｍｏｌ／ｌ
次亜リン酸ソーダ：０．０５ｍｏｌ／ｌ
硝酸鉛：１ｐｐｍ
ｐＨ：８
（ｐＨはＮａＯＨまたはＨＣｌにより調整）
パラジウムに対するニッケルの質量比：１０ (Comparative Example 4)
Instead of the electroless nickel-palladium plating solution shown in step j of Example 1, the procedure was the same as Example 1 except that the plating solution was changed to the composition shown below. The results are shown in Table 1.
Palladium chloride: 0.0015 mol / l
Nickel sulfate: 0.05 mol / l
Ethylenediamine: 0.1 mol / l
DL-malic acid: 0.1 mol / l
Sodium hypophosphite: 0.05 mol / l
Lead nitrate: 1ppm
pH: 8
(PH is adjusted with NaOH or HCl)
Mass ratio of nickel to palladium: 10

Figure 2010090402
Figure 2010090402

無電解パラジウムめっき皮膜の膜厚は、蛍光Ｘ線膜厚測定装置ＳＦＴ９５００（エスアイアイ・ナノテクノロジー株式会社製、商品名）を用いて測定した。   The film thickness of the electroless palladium plating film was measured using a fluorescent X-ray film thickness measuring apparatus SFT9500 (trade name, manufactured by SII Nano Technology Co., Ltd.).

実施例１から５に示したように、本発明の場合、被めっき体に、無電解ニッケルめっき皮膜を形成した後に、本発明の無電解ニッケル−パラジウムめっき皮膜を形成した後に無電解パラジウムめっき皮膜を形成することで、被めっき体における無電解パラジウムめっき反応開始時間を極力短くすることで、被めっき体の全箇所での無電解パラジウムめっき皮膜の厚みを均一化し、さらに置換金めっきを形成し、あるいはさらに無電解金めっき皮膜を、この順序に形成することで、接続信頼性の高いめっき析出物を提供することができる。   As shown in Examples 1 to 5, in the case of the present invention, after forming the electroless nickel plating film on the object to be plated, and then forming the electroless nickel-palladium plating film of the present invention, the electroless palladium plating film By making the electroless palladium plating reaction start time in the body to be plated as short as possible, the thickness of the electroless palladium plating film at all locations of the body to be plated is made uniform, and further, substitutional gold plating is formed. Alternatively, by forming the electroless gold plating film in this order, a plating deposit with high connection reliability can be provided.

本発明の一実施形態が適用される半導体チップ搭載基板の断面図である。It is sectional drawing of the semiconductor chip mounting substrate to which one Embodiment of this invention is applied. （ａ）〜（ｇ）は本発明の半導体チップ搭載基板の製造方法の一実施形態を示す工程図である。(A)-(g) is process drawing which shows one Embodiment of the manufacturing method of the semiconductor chip mounting substrate of this invention. 本発明の一実施形態が適用されるフリップチップタイプ半導体パッケージの断面図である。1 is a cross-sectional view of a flip chip type semiconductor package to which an embodiment of the present invention is applied. 本発明の一実施形態が適用されるワイヤボンドタイプ半導体パッケージの断面図である。1 is a cross-sectional view of a wire bond type semiconductor package to which an embodiment of the present invention is applied. 本発明のファン−インタイプ半導体チップ搭載基板の平面図である。It is a top view of the fan-in type semiconductor chip mounting board | substrate of this invention. 本発明のファン−アウトタイプ半導体チップ搭載基板の平面図である。It is a top view of the fan-out type semiconductor chip mounting substrate of the present invention. 本発明の半導体チップ搭載基板のフレーム形状を表す平面図である。It is a top view showing the frame shape of the semiconductor chip mounting substrate of this invention. 本発明の一実施形態が適用される半導体チップ搭載基板の断面図である。It is sectional drawing of the semiconductor chip mounting substrate to which one Embodiment of this invention is applied.

符号の説明Explanation of symbols

１１．位置決めマーク（位置合わせ用ガイド穴）
１３．半導体パッケージ領域
１４．ダイボンドフィルム接着領域（フリップチップタイプ）
１５．半導体チップ搭載領域（フリップチップタイプ）
１６．半導体チップ接続端子
１７．ダイボンドフィルム接着領域（ワイヤボンドタイプ）
１８．半導体チップ搭載領域（ワイヤボンドタイプ）
１９．外部接続端子
２０．展開配線
２１．ダミーパターン
２２．半導体チップ搭載基板
２３．ブロック
２４．補強パターン
２５．切断位置合わせマーク
１００ コア基板
１０１ 第１の層間接続端子
１０２ 第１の層間接続用ＩＶＨ（バイアホール）
１０３ 第２の層間接続端子
１０４ 層間絶縁層（ビルドアップ層）
１０５ 第３の層間接続用ＩＶＨ（バイアホール）
１０６ａ 第１の配線
１０６ｂ 第２の配線
１０６ｃ 第３の配線
１０７ 外部接続端子
１０８ 第２の層間接続用ＩＶＨ（バイアホール）
１０９ 絶縁被覆（ソルダレジスト）
１１１ 半導体チップ
１１２ 接続バンプ
１１３ アンダーフィル材
１１４ はんだボール
１１５ 金ワイヤ
１１６ 半導体用封止樹脂
１１７ ダイボンドフィルム 11. Positioning mark (guide hole for alignment)
13. Semiconductor package region 14. Die bond film bonding area (flip chip type)
15. Semiconductor chip mounting area (flip chip type)
16. Semiconductor chip connection terminal 17. Die bond film bonding area (wire bond type)
18. Semiconductor chip mounting area (wire bond type)
19. External connection terminal 20. Expanded wiring 21. Dummy pattern 22. Semiconductor chip mounting substrate 23. Block 24. Reinforcing pattern 25. Cutting alignment mark 100 Core substrate 101 First interlayer connection terminal 102 IVH (via hole) for first interlayer connection
103 Second interlayer connection terminal 104 Interlayer insulating layer (build-up layer)
105 Third layer connection IVH (via hole)
106a First wiring 106b Second wiring 106c Third wiring 107 External connection terminal 108 Second interlayer connection IVH (via hole)
109 Insulation coating (solder resist)
111 Semiconductor chip 112 Connection bump 113 Underfill material 114 Solder ball 115 Gold wire 116 Sealing resin for semiconductor 117 Die bond film

Claims (17)

被めっき体と、無電解ニッケルめっき皮膜と、無電解ニッケル-パラジウムめっき皮膜と、無電解パラジウムめっき皮膜と、置換金めっき皮膜と、を有し、前記無電解ニッケルめっき皮膜、前記無電解ニッケル-パラジウムめっき皮膜、前記無電解パラジウムめっき皮膜及び前記置換金めっき皮膜の順序に積層され、前記置換金めっき皮膜が最表層に位置してなることを特徴とするめっき析出物。   A body to be plated, an electroless nickel plating film, an electroless nickel-palladium plating film, an electroless palladium plating film, and a displacement gold plating film, the electroless nickel plating film, the electroless nickel- A plating deposit comprising: a palladium plating film, the electroless palladium plating film, and the displacement gold plating film, which are laminated in this order, and the displacement gold plating film being located on the outermost layer. 置換金めっき皮膜の膜厚が０．００５μｍ以上である請求項１に記載のめっき析出物。   The plating deposit according to claim 1, wherein the thickness of the displacement gold plating film is 0.005 μm or more. 置換金めっき皮膜上に積層された無電解金めっき皮膜を更に有し、該無電解金めっき皮膜が被めっき体とは反対側の最表層に位置している、請求項１に記載のめっき析出物。   The plating deposition according to claim 1, further comprising an electroless gold plating film laminated on the displacement gold plating film, wherein the electroless gold plating film is located on the outermost layer opposite to the object to be plated. object. 置換金めっき皮膜及び無電解金めっき皮膜の膜厚の和が０．００５μｍ以上である請求項３に記載のめっき析出物。   The plating deposit according to claim 3, wherein the sum of the thicknesses of the displacement gold plating film and the electroless gold plating film is 0.005 µm or more. 被めっき体が、電気絶縁体あるいは導体であることを特徴とする請求項１〜４いずれかに記載のめっき析出物。   The plating deposit according to claim 1, wherein the object to be plated is an electrical insulator or a conductor. 電気絶縁体が、有機材料、セラミック、シリコン、ガラスの内いずれかであることを特徴とする請求項５に記載のめっき析出物。   The plating deposit according to claim 5, wherein the electrical insulator is one of an organic material, ceramic, silicon, and glass. 導体が、銅、タングステン、モリブデン、アルミニウムの内いずれかの金属からなることを特徴とする請求項５に記載のめっき析出物。   The plating deposit according to claim 5, wherein the conductor is made of any one of copper, tungsten, molybdenum, and aluminum. 被めっき体が、ワイヤボンディング用接続端子である、請求項１〜４いずれかに記載のめっき析出物。   The plating deposit in any one of Claims 1-4 whose to-be-plated body is a connecting terminal for wire bonding. 被めっき体が、はんだ接続用接続端子である、請求項１〜４いずれかに記載のめっき析出物。   The plating deposit in any one of Claims 1-4 whose to-be-plated body is a connecting terminal for solder connection. 被めっき体の表面積が１ｍｍ２以下であることを特徴とする請求項１〜９いずれかに記載のめっき析出物。 The surface area of a to-be-plated body is 1 mm < 2 > or less, The plating deposit in any one of Claims 1-9 characterized by the above-mentioned. 無電解ニッケル-パラジウムめっき皮膜の純度が８０質量％以上である、請求項１〜１０いずれかに記載のめっき析出物。   The plating deposit in any one of Claims 1-10 whose purity of an electroless nickel-palladium plating film is 80 mass% or more. 無電解ニッケル-パラジウムめっき皮膜における、パラジウムに対するニッケルの質量比が、０．１５〜９の範囲内であることを特徴とする、請求項１〜１１いずれかに記載のめっき析出物。   The plating deposit according to any one of claims 1 to 11, wherein the mass ratio of nickel to palladium in the electroless nickel-palladium plating film is in the range of 0.15 to 9. 無電解パラジウムめっき皮膜の純度が９０質量％以上である、請求項１〜１２いずれかに記載のめっき析出物。   The plating deposit in any one of Claims 1-12 whose purity of an electroless palladium plating film | membrane is 90 mass% or more. 無電解ニッケルめっき皮膜の純度が８０質量％以上である、請求項１〜１３いずれかに記載のめっき析出物。   The plating deposit in any one of Claims 1-13 whose purity of an electroless nickel plating film is 80 mass% or more. 無電解ニッケルめっき皮膜の膜厚が０．１〜２０μｍである請求項１〜１４いずれかに記載のめっき析出物。   The plating deposit according to claim 1, wherein the electroless nickel plating film has a thickness of 0.1 to 20 μm. 被めっき体である導体の端子に、無電解ニッケルめっき皮膜を形成し、無電解ニッケル-パラジウムめっき皮膜を形成し、無電解パラジウムめっき皮膜を形成し、さらに置換金めっき皮膜を形成し、あるいはさらに無電解金めっき皮膜を形成する無電解めっき方法で形成された接続端子と、該導体を支持する基板と、半導体チップと、該半導体チップと該導体を接続する接続導体とからなる半導体パッケージ。   An electroless nickel plating film is formed on a conductor terminal to be plated, an electroless nickel-palladium plating film is formed, an electroless palladium plating film is formed, and a displacement gold plating film is further formed. A semiconductor package comprising a connection terminal formed by an electroless plating method for forming an electroless gold plating film, a substrate that supports the conductor, a semiconductor chip, and a connection conductor that connects the semiconductor chip and the conductor. 基板の表面に被めっき体である導体の端子を形成する工程、該導体の端子の表面に無電解ニッケルめっき皮膜を形成する工程、無電解ニッケル-パラジウムめっき皮膜を形成する工程、無電解パラジウムめっき皮膜を形成する工程、置換金めっき皮膜を形成する工程、あるいはさらに無電解金めっき皮膜を形成する工程により、導体上にめっき皮膜を形成し、その上にはんだを溶着し接続端子を形成する工程と、該接続端子のはんだの上に半導体チップを搭載する工程と、半導体チップと導体を接続する接続導体を形成する工程とを有する半導体パッケージの製造方法。   A step of forming a terminal of a conductor as a body to be plated on the surface of the substrate, a step of forming an electroless nickel plating film on the surface of the terminal of the conductor, a step of forming an electroless nickel-palladium plating film, electroless palladium plating A process of forming a plating film on a conductor by a process of forming a film, a process of forming a displacement gold plating film, or a process of further forming an electroless gold plating film, and forming a connection terminal by welding solder thereon And a method of manufacturing a semiconductor package, comprising: mounting a semiconductor chip on the solder of the connection terminal; and forming a connection conductor connecting the semiconductor chip and the conductor.
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