JP2010087130A - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor device Download PDFInfo
- Publication number
- JP2010087130A JP2010087130A JP2008253014A JP2008253014A JP2010087130A JP 2010087130 A JP2010087130 A JP 2010087130A JP 2008253014 A JP2008253014 A JP 2008253014A JP 2008253014 A JP2008253014 A JP 2008253014A JP 2010087130 A JP2010087130 A JP 2010087130A
- Authority
- JP
- Japan
- Prior art keywords
- trench
- insulating film
- interlayer insulating
- silicon layer
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Element Separation (AREA)
Abstract
Description
本発明は、トレンチ内にポリシリコンが充填されており、トレンチ内のポリシリコンの上部が酸化シリコンによって覆われた構造を有する半導体装置の製造方法に関する。 The present invention relates to a method of manufacturing a semiconductor device having a structure in which a trench is filled with polysilicon and the upper portion of the polysilicon in the trench is covered with silicon oxide.
例えば、特許文献１に開示されているように、トレンチ内にポリシリコンが充填されており、トレンチ内のポリシリコンの上部が酸化シリコンによって覆われた構造（以下では、この構造をトレンチ構造という場合がある）を有する半導体装置が知られている。トレンチ構造は、例えば、半導体基板中の素子分離等に用いられる。トレンチ構造の代表的な形成方法は、以下の通りである。
図１２に示すように、シリコン層１１２と埋め込み絶縁層１１３（酸化シリコン（ＳｉＯ２）層）とシリコン層１１４が積層されたＳＯＩ基板１１１を用意する。このＳＯＩ基板１１１のシリコン層１１２上に、層間絶縁膜１１６（酸化シリコン膜）と第１マスク層１１８（窒化シリコン（ＳｉＮ）層）と第２マスク層１２０（酸化シリコン層）を積層する。次に、第２マスク層１２０、第１マスク層１１８、層間絶縁膜１１６、及び、シリコン層１１２をそれぞれ選択的にエッチングすることによって、図１４に示すように、基板１１１にトレンチ１３０を形成する。
トレンチ１３０を形成したら、第２マスク層１２０をウェットエッチングする。これによって、図１５に示すように、第２マスク層１２０を除去する。この際、層間絶縁膜１１６も、トレンチ１３０内に露出している壁面１１６ａからエッチングされる。したがって、エッチング後には、図１５に示すように、層間絶縁膜１１６の壁面１１６ａが後退する。また、トレンチ１３０の底面の埋め込み絶縁膜１１３も所定量エッチングされる。
第２マスク層１２０を除去したら、シリコン層１１２をエッチングする。これによって、シリコン層１１２の上面とトレンチ壁面との境界の角部１３４（図１５参照）を緩やかな曲面状に成形する。その後、熱酸化法によって、トレンチ１３０内に露出しているシリコン層１１２の表面を酸化させる。これによって、図１６に示すように、その露出している表面にトレンチ絶縁膜１３２を形成する。シリコンは、酸化時に体積膨張する。このため、トレンチ１３０の幅は狭くなる。この体積膨張は、トレンチ１３０の深さ方向（すなわち、図１６の上下方向）にも起こる。このため、トレンチ１３０近傍の層間絶縁膜１１６が、成長したトレンチ絶縁膜１３２によって押し上げられて変形する。これによって、層間絶縁膜１１６の上面に凸部１１６ｂが形成されるとともに、層間絶縁膜１１６の壁面１１６ａが上側に向かうに従ってトレンチ幅が広がるテーパ形状となる。この結果、トレンチ１３０はその上部において上側に向かうほど幅が広がる形状となる。
トレンチ絶縁膜１３２を形成したら、基板１１１上にポリシリコンを堆積させるとともに、堆積させたポリシリコンをエッチバックする。これによって、図１７に示すように、トレンチ１３０内にポリシリコン層１３６を形成する。ポリシリコン層１３６は、その上面の高さが層間絶縁膜１１６の上面の高さと近い高さとなるように、かつ、その上面が第１マスク層１１８と接触しないように形成する。
ポリシリコン層１３６を形成したら、熱酸化法によって、ポリシリコン層１３６の上面を酸化させる。これによって、図１８に示すように、ポリシリコン層１３６上にキャップ絶縁膜１３８を形成する。キャップ絶縁膜１３８を形成したら、第１マスク層１１８をエッチングにより除去する。これによって、図１９に示すトレンチ構造が完成する。
For example, as disclosed in Patent Document 1, a trench is filled with polysilicon, and the upper portion of the polysilicon in the trench is covered with silicon oxide (hereinafter, this structure is referred to as a trench structure). There is known a semiconductor device having The trench structure is used, for example, for element isolation in a semiconductor substrate. A typical method for forming the trench structure is as follows.
As shown in FIG. 12, an
After the
After the
After the
After the
上述したトレンチ構造の形成方法では、図１６に示すように、トレンチ絶縁膜１３２形成後に、トレンチ１３０の上部の形状が、上側に向かうほど幅が広がる形状に形成される。このため、その後にポリシリコン層１３６を充填したときに、図１７に示すように、ポリシリコン層１３６の上端部に、トレンチ１３０の幅方向に広がる幅広部１３６ａが形成される。幅広部１３６ａは、トレンチ１３０の幅方向の端部（図１７の左右方向の端部）に向かうほど、厚みが薄くなるように形成される。その後、ポリシリコン層１３６の上面を酸化させると、図１８に示すように、幅方向の位置によって厚さが異なるキャップ絶縁膜１３８が形成される。すなわち、幅広部１３６ａの端部の近傍では、ポリシリコンの厚みが薄いため、酸化シリコンが厚く形成されない。一方、幅広部１３６ａの中央部（図１７の左右方向の中央部）の近傍では、ポリシリコンの厚みが厚いため、酸化シリコンが厚く形成される。したがって、キャップ絶縁膜１３８は、図１８に示すように、幅広部１３６ａの端部近傍で薄く、幅広部１３６ａの中央部近傍で厚くなる。一方、キャップ絶縁膜１３８近傍の層間絶縁膜１１６の上面には、凸部１１６ｂが形成されている。このため、図１９に示すように、トレンチ構造形成後の基板１１１の上面（キャップ絶縁膜１３８と層間絶縁膜１１６の境界部）に微小な溝１４０が形成される。基板１１１の上面に溝１４０が存在すると、その後に基板１１１上に金属配線を形成する際に問題が生じる。すなわち、金属配線は、基板１１１上の略全面に金属層を形成した後に、形成した金属層の不要な部分をエッチングして除去することによって形成される。上記のように、基板１１１の上面に溝１４０が存在していると、金属層のエッチング後に、溝１４０内に金属層の残渣が残存してしまうという問題が生じる。
In the trench structure forming method described above, as shown in FIG. 16, after the
本発明は、上述した実情に鑑みて創作されたものであり、基板の表面に微小な溝を形成することなく、トレンチ構造を形成することが可能な半導体装置の製造方法を提供することを目的とする。 The present invention was created in view of the above-described circumstances, and an object thereof is to provide a method for manufacturing a semiconductor device capable of forming a trench structure without forming a minute groove on the surface of a substrate. And
本発明の製造方法では、トレンチ内にポリシリコンが充填されており、トレンチ内のポリシリコンの上部が酸化シリコンによって覆われた構造を有する半導体装置を製造する。この製造方法は、シリコン層と、シリコン層上に積層されており、酸化シリコンからなる層間絶縁膜と、層間絶縁膜上に積層されており、酸化シリコンに対してエッチング選択比を有する材質からなるマスク層を有する基板に対して、トレンチ形成工程と、荷電粒子打ち込み工程と、エッチング工程と、シリコン層エッチング工程と、トレンチ絶縁膜形成工程と、ポリシリコン充填工程と、キャップ絶縁膜形成工程を実施する。トレンチ形成工程では、マスク層、層間絶縁膜、及び、シリコン層をそれぞれエッチングすることによって、基板にマスク層の表面からシリコン層内部に達するトレンチを形成する。荷電粒子打ち込み工程では、トレンチ形成工程後に、層間絶縁膜のトレンチ内に露出している壁面に荷電粒子を打ち込む。層間絶縁膜エッチング工程では、荷電粒子打ち込み工程後に、層間絶縁膜をトレンチ内に露出している壁面からエッチングする。シリコン層エッチング工程では、層間絶縁膜エッチング工程後に、シリコン層をトレンチ内に露出している壁面からエッチングすることによって、シリコン層に対応する範囲のトレンチの幅を層間絶縁膜の下端におけるトレンチの幅より広くする。トレンチ絶縁膜形成工程では、シリコン層エッチング工程後に、トレンチ内に露出しているシリコン層の表面を酸化させることによって、トレンチ内に酸化シリコンからなるトレンチ絶縁膜を形成する。ポリシリコン充填工程では、トレンチ絶縁膜形成工程後に、トレンチ内にポリシリコンを充填する。キャップ絶縁膜形成工程では、ポリシリコン充填工程後に、ポリシリコンの表面を酸化させることによって、ポリシリコンの表面に酸化シリコンからなるキャップ絶縁膜を形成する。
この半導体装置の製造方法では、荷電粒子打ち込み工程において、層間絶縁膜のトレンチ内に露出している壁面に荷電粒子を打ち込む。トレンチ内に露出している層間絶縁膜の壁面に荷電粒子を打ち込むには、トレンチが形成されている表面側から基板に対して斜めに荷電粒子を打ち込む。層間絶縁膜の壁面に荷電粒子を打ち込むと、その壁面近傍の層間絶縁膜にダメージを与えることができる（例えば、結晶の結合が切断されたり、結晶欠陥が形成されたりする）。また、壁面に対して表面側から斜めに荷電粒子が打ち込まれるので、層間絶縁膜は、シリコン層に近い側の方が、マスク層に近い側よりも広い範囲でダメージを受ける。層間絶縁膜エッチング工程では、層間絶縁膜をトレンチ内に露出している壁面（荷電粒子を打ち込んだ壁面）からエッチングする。層間絶縁膜のうちの荷電粒子の打ち込みによりダメージを受けている範囲では、エッチングレートが高くなる。層間絶縁膜は、シリコン層に近い側の方が、マスク層に近い側よりも広い範囲でダメージを受けているので、シリコン層に近い側でエッチングが速く進行する。このため、層間絶縁膜エッチング工程を実施すると、層間絶縁膜の壁面が、シリコン層に近い側ほどトレンチ幅が広がる逆テーパ形状に成形される。シリコン層エッチング工程では、シリコン層に対応する範囲のトレンチの幅を層間絶縁膜の下端におけるトレンチの幅より広くする。トレンチ絶縁膜形成工程では、トレンチ内に露出しているシリコン層の表面を酸化させることによって、トレンチ内に酸化シリコンからなるトレンチ絶縁膜を形成する。シリコンは酸化する際に体積膨張する。このため、トレンチ近傍の層間絶縁膜は、成長したトレンチ絶縁膜に押されて変形する。このとき、層間絶縁膜は、マスク層側のトレンチ幅が拡大するように変形する。一方、上述したように、層間絶縁膜の壁面は、シリコン層側ほどトレンチ幅が広い逆テーパ形状に形成されている。このため、トレンチ絶縁膜の成長による変形によって、層間絶縁膜の壁面が、成長したトレンチ絶縁膜と略平行となる。すなわち、マスク層を除くトレンチの壁面が、略一様な平面となる。トレンチ絶縁膜形成工程を終了したら、トレンチ内にポリシリコンを充填する。上述したように、トレンチの壁面が略一様な平面であるので、充填したポリシリコンに幅広部（図１７参照）が形成されない。このため、その後のキャップ酸化膜形成工程において、キャップ酸化膜を均一な厚さに形成することができる。このため、基板の表面に微小な溝が形成されることが防止される。このように、本発明の製造方法によれば、基板の表面に微小な溝を形成することなく、トレンチ構造を形成することができる。
In the manufacturing method of the present invention, a semiconductor device having a structure in which a trench is filled with polysilicon and the upper portion of the polysilicon in the trench is covered with silicon oxide is manufactured. This manufacturing method is formed of a silicon layer, an interlayer insulating film made of silicon oxide, and a material having an etching selectivity with respect to silicon oxide, stacked on the interlayer insulating film. A trench formation process, a charged particle implantation process, an etching process, a silicon layer etching process, a trench insulating film forming process, a polysilicon filling process, and a cap insulating film forming process are performed on a substrate having a mask layer. To do. In the trench formation step, a trench reaching the inside of the silicon layer from the surface of the mask layer is formed in the substrate by etching the mask layer, the interlayer insulating film, and the silicon layer. In the charged particle implantation step, charged particles are implanted into the wall surface exposed in the trench of the interlayer insulating film after the trench formation step. In the interlayer insulating film etching step, the interlayer insulating film is etched from the wall surface exposed in the trench after the charged particle implantation step. In the silicon layer etching step, after the interlayer insulating film etching step, the silicon layer is etched from the wall surface exposed in the trench so that the width of the trench corresponding to the silicon layer is reduced to the width of the trench at the lower end of the interlayer insulating film. Make it wider. In the trench insulating film formation step, a trench insulating film made of silicon oxide is formed in the trench by oxidizing the surface of the silicon layer exposed in the trench after the silicon layer etching step. In the polysilicon filling step, the trench is filled with polysilicon after the trench insulating film forming step. In the cap insulating film forming step, a cap insulating film made of silicon oxide is formed on the surface of the polysilicon by oxidizing the surface of the polysilicon after the polysilicon filling step.
In this method of manufacturing a semiconductor device, charged particles are implanted into the wall surface exposed in the trench of the interlayer insulating film in the charged particle implantation step. In order to implant charged particles into the wall surface of the interlayer insulating film exposed in the trench, charged particles are implanted obliquely with respect to the substrate from the surface side where the trench is formed. When charged particles are implanted into the wall surface of the interlayer insulating film, the interlayer insulating film in the vicinity of the wall surface can be damaged (for example, crystal bonds are broken or crystal defects are formed). Further, since charged particles are implanted obliquely from the surface side with respect to the wall surface, the interlayer insulating film is damaged in a wider range on the side closer to the silicon layer than on the side closer to the mask layer. In the interlayer insulating film etching step, the interlayer insulating film is etched from the wall surface (wall surface into which charged particles are implanted) exposed in the trench. The etching rate is high in the range of the interlayer insulating film damaged by the charged particle implantation. In the interlayer insulating film, the side closer to the silicon layer is damaged in a wider range than the side closer to the mask layer, so that the etching proceeds faster on the side closer to the silicon layer. For this reason, when the interlayer insulating film etching step is performed, the wall surface of the interlayer insulating film is formed into an inversely tapered shape in which the trench width increases toward the side closer to the silicon layer. In the silicon layer etching step, the width of the trench corresponding to the silicon layer is made wider than the width of the trench at the lower end of the interlayer insulating film. In the trench insulating film forming step, a trench insulating film made of silicon oxide is formed in the trench by oxidizing the surface of the silicon layer exposed in the trench. When silicon oxidizes, it expands in volume. For this reason, the interlayer insulating film in the vicinity of the trench is pushed and deformed by the grown trench insulating film. At this time, the interlayer insulating film is deformed so that the trench width on the mask layer side is enlarged. On the other hand, as described above, the wall surface of the interlayer insulating film is formed in an inversely tapered shape having a wider trench width toward the silicon layer side. For this reason, the wall surface of the interlayer insulating film becomes substantially parallel to the grown trench insulating film due to the deformation caused by the growth of the trench insulating film. That is, the wall surface of the trench excluding the mask layer becomes a substantially uniform plane. When the trench insulating film forming step is finished, the trench is filled with polysilicon. As described above, since the wall surface of the trench is a substantially uniform plane, the wide portion (see FIG. 17) is not formed in the filled polysilicon. Therefore, the cap oxide film can be formed in a uniform thickness in the subsequent cap oxide film formation step. This prevents the formation of minute grooves on the surface of the substrate. Thus, according to the manufacturing method of the present invention, a trench structure can be formed without forming minute grooves on the surface of the substrate.
以上に説明したように、本発明の半導体装置の製造方法によれば、基板の表面に微小な溝を形成することなく、トレンチ構造を形成することができる。したがって、その後に基板の表面に金属配線を形成する際に、金属の残渣が基板表面に残留することを抑制できる。 As described above, according to the method for manufacturing a semiconductor device of the present invention, a trench structure can be formed without forming a minute groove on the surface of the substrate. Therefore, when metal wiring is subsequently formed on the surface of the substrate, it is possible to suppress the metal residue from remaining on the substrate surface.
下記に詳細に説明する実施例の構成を最初に列記する。
（特徴１）荷電粒子打ち込み工程では、基板のトレンチが形成されている表面側から基板に荷電粒子を打ち込む。その際、少なくとも一部の荷電粒子を、基板に対して斜めに入射させる。
（特徴２）シリコン層エッチング工程では、後退量（すなわち、トレンチの幅方向における、層間絶縁膜の下端からシリコン層の壁面までの距離）が、０より大きく、トレンチ絶縁膜の厚さの半分の距離より小さくなるようにシリコン層をエッチングする。すなわち、シリコン層に対応する範囲のトレンチの幅を、層間絶縁膜の下端におけるトレンチの幅より広く、かつ、層間絶縁膜の下端におけるトレンチの幅にトレンチ絶縁膜の厚さを加算した幅より狭くする。
The structure of the Example described in detail below is listed first.
(Feature 1) In the charged particle implantation step, charged particles are implanted into the substrate from the surface side where the trench of the substrate is formed. At that time, at least some charged particles are incident on the substrate obliquely.
(Feature 2) In the silicon layer etching step, the amount of receding (that is, the distance from the lower end of the interlayer insulating film to the wall surface of the silicon layer in the width direction of the trench) is greater than 0 and half the thickness of the trench insulating film The silicon layer is etched so as to be smaller than the distance. That is, the width of the trench corresponding to the silicon layer is wider than the width of the trench at the lower end of the interlayer insulating film, and narrower than the width of the trench at the lower end of the interlayer insulating film plus the thickness of the trench insulating film. To do.
（実施例）
実施例に係る半導体装置の製造方法について説明する。本実施例では、図１に示す素子分離用のトレンチ構造を有する半導体装置を製造する。なお、本実施例の製造方法は、トレンチ構造の形成方法に特徴を有しているため、その他の半導体素子構造の詳細については説明を省略する。また、本実施例では、図１のシリコン層１２にトレンチ構造を形成するので、シリコン層１２の詳細を説明するために実際よりシリコン層１２を厚く記述している。その他の図についても同様にシリコン層１２を厚く記述している。
(Example)
A method of manufacturing a semiconductor device according to the example will be described. In this embodiment, the semiconductor device having the element isolation trench structure shown in FIG. 1 is manufactured. In addition, since the manufacturing method of a present Example has the characteristics in the formation method of a trench structure, description is abbreviate | omitted about the detail of another semiconductor element structure. In this embodiment, since the trench structure is formed in the
（積層工程）
本実施例では、図２に示すように、シリコン層１２と、埋め込み絶縁層１３（酸化シリコン層）と、シリコン層１４の積層構造を有するＳＯＩ基板１１から半導体装置を製造する。まず、図３に示すように、ＳＯＩ基板１１のシリコン層１２上に、層間絶縁膜１６（酸化シリコン膜）、第１マスク層１８（窒化シリコン層）、及び、第２マスク層２０（酸化シリコン層）の積層構造を形成する。すなわち、最初に、熱酸化法によって、シリコン層１２の上面に層間絶縁膜１６を形成する。次に、ＣＶＤ法によって、層間絶縁膜１６上に第１マスク層１８を堆積する。次に、ＣＶＤ法によって、第１マスク層１８上に第２マスク層２０を堆積する。なお、以下では、ＳＯＩ基板１１とＳＯＩ基板１１上に形成されている各層を含んで基板１０という。
(Lamination process)
In this embodiment, as shown in FIG. 2, a semiconductor device is manufactured from an
（トレンチ形成工程）
積層工程が終了したら、図４に示すように、層間絶縁膜１６、第１マスク層１８、及び、第２マスク層２０からなる積層構造に開口部４０を形成する。すなわち、最初に、第２マスク層２０上に開口を有するフォトレジストを形成する。そして、フォトレジストをマスクとして、第２マスク層２０を第１マスク層１８に達するまでエッチングする。次に、フォトレジストをマスクとして、第１マスク層１８を層間絶縁膜１６に達するまでエッチングする。次に、フォトレジストをマスクとして、層間絶縁膜１６をシリコン層１２に達するまでエッチングする。層間絶縁膜１６のエッチングが終了したら、フォトレジストを除去する。これによって、図４に示すように、シリコン層１２に達する開口部４０が形成される。
開口部４０を形成したら、ＲＩＥ法によって、開口部４０内に露出している表面からシリコン層１２をエッチングする。これによって、図５に示すように、第２マスク層２０の上面からシリコン層１２の下端（すなわち、埋め込み絶縁層１３）にまで達するトレンチ３０を形成する。なお、ＲＩＥ法によるエッチングの際には、第２マスク層２０も低いエッチングレートで物理的なエッチングを受ける。したがって、図５では、第２マスク層２０が薄くなっている。
(Trench formation process)
When the stacking process is completed, an
After the
（荷電粒子打ち込み工程）
トレンチ形成工程が終了したら、イオン注入装置を用いて、基板１０の上面（すなわち、トレンチ３０が形成されている表面）に荷電粒子を打ち込む。本実施例では、荷電粒子として、ボロンイオンを打ち込む。なお、打ち込む荷電粒子は、リンイオン、砒素イオン、または、アルゴンイオンであってもよい。
図５の矢印７０に示すように、イオン注入装置からボロンイオンが打ち出される角度にはばらつきがある。すなわち、基板１０に対して斜めに打ち出されるボロンイオンが多数存在する。トレンチ３０が形成されている領域では、基板１０に対して斜めに打ち出されたボロンイオンがトレンチ３０の壁面に打ち込まれる。ここで、第１マスク層１８（窒化シリコン層）はボロンイオンが通過し難い。このため、層間絶縁膜１６では、図５の領域１６ｂに多くのボロンイオンが打ち込まれる。これによって、領域１６ｂ内の層間絶縁膜１６はダメージを受ける（すなわち、結晶の結合が切れたり、結晶欠陥が形成されたりする）。言い換えると、層間絶縁膜１６は、シリコン層１２に近い位置ほど広い範囲（図５の横方向の範囲）でダメージを受ける。また、シリコン層１２は、トレンチ３０内の壁面１２ａにボロンイオンが打ち込まれ、壁面１２ａ近傍で略一様にダメージを受ける。
一方、トレンチ３０が形成されていない領域では、第２マスク層２０にボロンイオンが打ち込まれる。
(Charged particle implantation process)
When the trench formation step is completed, charged particles are implanted into the upper surface of the substrate 10 (that is, the surface where the
As shown by an
On the other hand, boron ions are implanted into the
（酸化シリコンエッチング工程）
荷電粒子打ち込み工程が終了したら、基板１０を酸化シリコン用のエッチング液に浸漬して、酸化シリコン（すなわち、層間絶縁膜１６と第２マスク層２０）をウェットエッチング（等方性エッチング）する。
これによって、図６に示すように、第２マスク層２０が除去される。
また、層間絶縁膜１６は、トレンチ３０内に露出している壁面１６ａからエッチングされる。上述したように、層間絶縁膜１６は、シリコン層１２に近い位置ほど広い範囲でダメージを受けている。したがって、層間絶縁膜１６は、シリコン層１２に近い位置ほどエッチングが速く進行する。したがって、層間絶縁膜１６の壁面１６ａは、図６に示すように、層間絶縁膜１６に対応する範囲のトレンチ３０の幅がシリコン層１２に近い位置ほど広くなる逆テーパ形状に成形される。
また、酸化シリコンエッチング工程では、トレンチ３０の底面（埋め込み絶縁層１３）も若干量、エッチングされる。
(Silicon oxide etching process)
When the charged particle implantation step is completed, the
Thereby, as shown in FIG. 6, the
The
In addition, in the silicon oxide etching process, a slight amount of the bottom surface (buried insulating layer 13) of the
（シリコン層エッチング工程）
酸化シリコンエッチング工程が終了したら、シリコン層１２をドライエッチング（等方性エッチング）する。すなわち、シリコン層１２をトレンチ３０内に露出している壁面１２ａからエッチングする。これによって、シリコン層１２の壁面１２ａ近傍のダメージを受けている部分を除去する。シリコン層エッチング工程では、図７に示すように、層間絶縁膜１６の壁面１６ａの下端（逆テーパ形状のうちトレンチ３０の幅が最も広い部分）よりもシリコン層１２の壁面１２ａを後退させる（すなわち、層間絶縁膜１６の下端におけるトレンチ３０の幅より、シリコン層１２に対応する範囲のトレンチ３０の幅を広くする）。本実施例では、図７の後退量Ｘ１（すなわち、トレンチ３０の幅方向（図７の横方向）における壁面１６ａの下端と壁面１２ａとの位置ずれ）が約３００ｎｍとなるように、シリコン層１２をエッチングする。後述するが、後退量Ｘ１（すなわち、約３００ｎｍ）は、この後に形成するトレンチ絶縁膜３２の厚さ（約６００ｎｍ）の約半分の距離である。
(Silicon layer etching process)
When the silicon oxide etching process is completed, the
（トレンチ絶縁膜形成工程）
シリコン層エッチング工程が終了したら、熱酸化法によって、図８に示すようにトレンチ３０内に露出しているシリコン層１２の壁面１２ａ上にトレンチ絶縁膜３２（酸化シリコン膜）を形成する。本実施例では、約６００ｎｍの厚さのトレンチ絶縁膜３２を形成する。シリコンは、酸化時に体積膨張する。通常、６００ｎｍの厚さのトレンチ絶縁膜３２を形成する場合、その厚さの約半分である約３００ｎｍだけ体積膨張する。したがって、トレンチ絶縁膜３２を形成することで、トレンチ３０の幅が狭くなる。また、この体積膨張は、トレンチ３０の深さ方向（図８の上下方向）においても生じる。トレンチ絶縁膜３２が深さ方向に膨張しながら成長するので、トレンチ３０近傍の層間絶縁膜１６がトレンチ絶縁膜３２に押し上げられて盛り上がる。このとき、トレンチ絶縁膜３２は、第１マスク層１８側ほどトレンチ３０の幅が広がるように変形する。この変形によって、逆テーパ形状であった層間絶縁膜１６の壁面１６ａが、図８に示すように、基板１０に対して略垂直（成長したトレンチ絶縁膜３２の表面と略平行）となる。また、上述した後退量Ｘ１（すなわち、トレンチ絶縁膜３２の厚さの約半分の距離であり、シリコン酸化時の体積膨張量に応じた距離）だけシリコン層１２を後退させておくことで、トレンチ絶縁膜３２の表面と変形後の層間絶縁膜１６の壁面１６ａとが略連続する平坦な面となる。
(Trench insulation film formation process)
When the silicon layer etching step is completed, a trench insulating film 32 (silicon oxide film) is formed on the
（ポリシリコン充填工程）
トレンチ絶縁膜形成工程が終了したら、ＣＶＤ法によって、基板１０の上面側にポリシリコンを堆積させる。これによって、図９に示すように、ポリシリコン層３６を形成する。ポリシリコン層３６を形成したら、ポリシリコン層３６を上面側からドライエッチングする。これによって、図１０に示すように、トレンチ３０内にのみポリシリコン層３６を残存させ、その他の領域のポリシリコン層３６を除去する。トレンチ３０の壁面が基板１０に対して略垂直な平面に形成されているので、ポリシリコン層３６には薄い箇所が形成されない。
(Polysilicon filling process)
When the trench insulating film forming step is completed, polysilicon is deposited on the upper surface side of the
（キャップ絶縁膜形成工程）
ポリシリコン除去工程が終了したら、熱酸化法によって、図１１に示すようにポリシリコン層３６の上面にキャップ絶縁膜３８（酸化シリコン膜）を形成する。上述したように、ポリシリコン層３６には薄い箇所がないので、キャップ絶縁膜３８を略均一な厚さで形成することができる。
(Cap insulation film formation process)
When the polysilicon removal step is completed, a cap insulating film 38 (silicon oxide film) is formed on the upper surface of the
（第１マスク層エッチング工程）
キャップ絶縁膜形成工程が終了したら、エッチングによって第１マスク層１８を除去する。これによって、図１に示すトレンチ構造が完成する。
(First mask layer etching step)
When the cap insulating film forming step is completed, the
以上のようにしてトレンチ構造を形成し、その他の必要な構造を従来公知の方法によって形成することで、トレンチ構造を備えた半導体装置が製造される。 By forming the trench structure as described above and forming other necessary structures by a conventionally known method, a semiconductor device having the trench structure is manufactured.
以上に説明したように、本実施例の半導体装置の製造方法では、荷電粒子の打ち込みによって層間絶縁膜１６の壁面１６ａ近傍にダメージを与え（図５参照）、その後、壁面１６ａから層間絶縁膜１６をエッチングすることによって、壁面１６ａを逆テーパ形状に成形する（図６参照）。そして、シリコン層１２の壁面１２ａをエッチングによって後退させ（図７参照）、その後、トレンチ絶縁膜３２を形成する（図８参照）。このため、トレンチ絶縁膜３２形成前においては逆テーパ形状であった壁面１６ａが、トレンチ絶縁膜３２の形成後に基板１０に対して略垂直となり、トレンチ絶縁膜３２の表面と壁面１６ａが略同一平面となる。すなわち、トレンチ３０の壁面を基板１０に対して垂直な平面形状に形成することができる（図８参照）。したがって、ポリシリコン層３６を充填したときに、ポリシリコン層３６に図１７に示すような幅広部１３６ａが形成されない（図１０参照）。このため、キャップ絶縁膜３８を略一定の厚さで形成することができる（図１１参照）。したがって、基板１０の上面に微小な溝を形成しないで、トレンチ構造を形成することができる（図１参照）。基板１０の上面に微小な溝が形成されないので、その後に基板１０の上面に金属配線を形成する際に、基板１０の上面に金属層の残渣が残存することが防止される。なお、図１に示すように、本発明の製造方法では、基板１０の上面にトレンチ３０と幅が略等しい溝４５が形成される。しかしながら、溝４５は、従来問題となっている溝（図１９の溝１４０）と比べて幅が遥かに大きいため、金属層の残渣が問題となることはない。なお、キャップ絶縁膜３８を層間絶縁膜１６の上面近くまで形成することで、溝４５を形成しないこともできる。
As described above, in the manufacturing method of the semiconductor device of this embodiment, the vicinity of the
なお、上述した実施例では、酸化シリコンからなる第２マスク層２０を形成した。しかしながら、トレンチ３０の形成時のエッチング等において第２マスク層２０を必要としない場合には、第２マスク層２０は形成しなくてもよい。また、第２マスク層２０は、他の材質で形成してもよい。
また、上述した実施例では、第１マスク層１８を窒化シリコンにより形成した。しかしながら、第１マスク層１８は、層間絶縁膜１６（すなわち、酸化シリコン膜）とのエッチング選択比を有していれば、他の材質で形成してもよい。
また、上述した実施例では、素子分離用のトレンチ構造について説明したが、他の用途のトレンチ構造に対して上記の製造方法を適用してもよい。
In the embodiment described above, the
In the embodiment described above, the
In the above-described embodiments, the element isolation trench structure has been described. However, the above manufacturing method may be applied to a trench structure for other purposes.
また、上述した実施例では、シリコン層エッチング工程において、シリコン層を後退量Ｘ１となる位置までエッチングした。この際、後退量Ｘ１を、トレンチ絶縁膜３２の厚さの約半分としていた。しかしながら、後退量Ｘ１は、トレンチ３０の形状等に応じて適宜変更することができる。なお、後退量Ｘ１によっては、トレンチ絶縁膜３２形成後において、層間絶縁膜１６の壁面１６ａが基板１０に対して完全に垂直とはならず、若干傾斜した形状（テーパ形状、または、逆テーパ形状）となる場合がある。また、後退量Ｘ１によっては、トレンチ絶縁膜３２形成後において、壁面１６ａとトレンチ絶縁膜３２の表面との間に段差が形成される場合がある。しかしながら、このような場合であっても、従来の製造方法におけるトレンチ幅が基板上面側に向かうにつれて拡大するという傾向を抑制することはできる。すなわち、基板の上面に微小な溝が形成されることを抑制することができる。なお、後退量Ｘ１は、少なくとも０ｎｍ（すなわち、図７の壁面１６ａの下端と壁面１２ａの位置（トレンチ３０の幅方向の位置、すなわち、図７の横方向の位置）が等しい状態）より大きく、トレンチ絶縁膜３２の厚さの半分以下であることが好ましい。この範囲内であれば、キャップ絶縁膜３８を均一な厚さで形成することが可能であり、基板１０の上面に微小な溝は形成されない。
In the above-described embodiment, the silicon layer is etched to the position where the receding amount X1 in the silicon layer etching step. At this time, the receding amount X1 is set to about half of the thickness of the
以上、本発明の具体例を詳細に説明したが、これらは例示にすぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例をさまざまに変形、変更したものが含まれる。
本明細書または図面に説明した技術要素は、単独であるいは各種の組み合わせによって技術的有用性を発揮するものであり、出願時請求項記載の組み合わせに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
Specific examples of the present invention have been described in detail above, but these are merely examples and do not limit the scope of the claims. The technology described in the claims includes various modifications and changes of the specific examples illustrated above.
The technical elements described in this specification or the drawings exhibit technical usefulness alone or in various combinations, and are not limited to the combinations described in the claims at the time of filing. In addition, the technology illustrated in the present specification or the drawings achieves a plurality of objects at the same time, and has technical utility by achieving one of the objects.
１０：基板
１１：ＳＯＩ基板
１２：シリコン層
１２ａ：壁面
１３：埋め込み絶縁層
１４：シリコン層
１６：層間絶縁膜
１６ａ：壁面
１６ｂ：領域
１８：第１マスク層
２０：第２マスク層
３０：トレンチ
３２：トレンチ絶縁膜
３６：ポリシリコン層
３８：キャップ絶縁膜
４０：開口部
10: substrate 11: SOI substrate 12:
Claims (1)
シリコン層と、シリコン層上に積層されており、酸化シリコンからなる層間絶縁膜と、層間絶縁膜上に積層されており、酸化シリコンに対してエッチング選択比を有する材質からなるマスク層を有する基板に対して、
マスク層、層間絶縁膜、及び、シリコン層をそれぞれエッチングすることによって、基板にマスク層の表面からシリコン層内部に達するトレンチを形成するトレンチ形成工程と、
トレンチ形成工程後に、層間絶縁膜のトレンチ内に露出している壁面に荷電粒子を打ち込む荷電粒子打ち込み工程と、
荷電粒子打ち込み工程後に、層間絶縁膜をトレンチ内に露出している壁面からエッチングする層間絶縁膜エッチング工程と、
層間絶縁膜エッチング工程後に、シリコン層をトレンチ内に露出している壁面からエッチングすることによって、シリコン層に対応する範囲のトレンチの幅を層間絶縁膜の下端におけるトレンチの幅より広くするシリコン層エッチング工程と、
シリコン層エッチング工程後に、トレンチ内に露出しているシリコン層の表面を酸化させることによって、トレンチ内に酸化シリコンからなるトレンチ絶縁膜を形成するトレンチ絶縁膜形成工程と、
トレンチ絶縁膜形成工程後に、トレンチ内にポリシリコンを充填するポリシリコン充填工程と、
ポリシリコン充填工程後に、ポリシリコンの表面を酸化させることによって、ポリシリコンの表面に酸化シリコンからなるキャップ絶縁膜を形成するキャップ絶縁膜形成工程と、
を実施することを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device having a structure in which polysilicon is filled in a trench, and an upper portion of the polysilicon in the trench is covered with silicon oxide,
A substrate having a silicon layer, an interlayer insulating film made of silicon oxide and laminated on the silicon layer, and a mask layer made of a material laminated on the interlayer insulating film and having an etching selectivity with respect to silicon oxide Against
A trench formation step of forming a trench reaching the inside of the silicon layer from the surface of the mask layer on the substrate by etching the mask layer, the interlayer insulating film, and the silicon layer, respectively;
A charged particle implantation step of implanting charged particles into a wall surface exposed in the trench of the interlayer insulating film after the trench formation step;
After the charged particle implantation process, an interlayer insulating film etching process for etching the interlayer insulating film from the wall surface exposed in the trench;
After the interlayer insulating film etching step, the silicon layer is etched from the wall surface exposed in the trench, so that the width of the trench corresponding to the silicon layer is wider than the width of the trench at the lower end of the interlayer insulating film. Process,
A trench insulating film forming step of forming a trench insulating film made of silicon oxide in the trench by oxidizing the surface of the silicon layer exposed in the trench after the silicon layer etching step;
After the trench insulating film formation step, a polysilicon filling step for filling the trench with polysilicon,
A cap insulating film forming step of forming a cap insulating film made of silicon oxide on the surface of the polysilicon by oxidizing the surface of the polysilicon after the polysilicon filling step;
The manufacturing method of the semiconductor device characterized by implementing.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008253014A JP2010087130A (en) | 2008-09-30 | 2008-09-30 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008253014A JP2010087130A (en) | 2008-09-30 | 2008-09-30 | Method for manufacturing semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010087130A true JP2010087130A (en) | 2010-04-15 |
Family
ID=42250829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008253014A Pending JP2010087130A (en) | 2008-09-30 | 2008-09-30 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2010087130A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125967A1 (en) | 2010-04-05 | 2011-10-13 | 塩野義製薬株式会社 | Cephem compound having catechol group |
| JP2016139693A (en) * | 2015-01-27 | 2016-08-04 | トヨタ自動車株式会社 | Semiconductor device |
| CN113394084A (en) * | 2020-03-11 | 2021-09-14 | 铠侠股份有限公司 | Method for manufacturing semiconductor device |
-
2008
- 2008-09-30 JP JP2008253014A patent/JP2010087130A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011125967A1 (en) | 2010-04-05 | 2011-10-13 | 塩野義製薬株式会社 | Cephem compound having catechol group |
| JP2016139693A (en) * | 2015-01-27 | 2016-08-04 | トヨタ自動車株式会社 | Semiconductor device |
| CN113394084A (en) * | 2020-03-11 | 2021-09-14 | 铠侠股份有限公司 | Method for manufacturing semiconductor device |
| CN113394084B (en) * | 2020-03-11 | 2024-03-29 | 铠侠股份有限公司 | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110767655B (en) | Method for manufacturing three-dimensional memory | |
| CN108538848B (en) | Semiconductor structure and forming method thereof | |
| CN109755252B (en) | Memory device and manufacturing method thereof | |
| JPH10335444A (en) | Manufacture of semiconductor device | |
| CN108615733B (en) | Semiconductor structure and forming method thereof | |
| EP2933829B1 (en) | Method for reducing defects in shallow trench isolation | |
| CN109273359B (en) | Etching method | |
| JP2010087130A (en) | Method for manufacturing semiconductor device | |
| CN107994031B (en) | 3D NAND manufacturing method | |
| US20120122303A1 (en) | Semiconductor structure having wide and narrow deep trenches with different materials | |
| TW201604961A (en) | Method of controlling recess depth and bottom ECD in over-etching | |
| CN112992910B (en) | Three-dimensional memory and preparation method thereof | |
| CN105405809A (en) | Method of manufacturing flash memory | |
| CN109671716B (en) | Three-dimensional memory and manufacturing method thereof and manufacturing method of semiconductor device | |
| TWI574386B (en) | Method for forming a semiconductor structure | |
| JP2006041397A (en) | Manufacturing method of semiconductor device | |
| TWI520351B (en) | Stack capcaitor and manufacturing method thereof | |
| CN107994033B (en) | 3D NAND channel hole forming method based on oxide-polycrystalline silicon thin film stacking | |
| JP2010087373A (en) | Manufacturing method of semiconductor device | |
| CN102693910A (en) | Dry etching method for grooves | |
| CN113035700B (en) | Preparation method of three-dimensional memory | |
| US20070262476A1 (en) | Method for providing STI structures with high coupling ratio in integrated circuit manufacturing | |
| JP5970761B2 (en) | Manufacturing method of semiconductor device | |
| KR100652311B1 (en) | Method for manufacturing isolation film of semiconductor device | |
| JP2008118100A (en) | Method of fabricating flash memory device |