JP2010079984A

JP2010079984A - 半導体記憶装置の駆動方法

Info

Publication number: JP2010079984A
Application number: JP2008246577A
Authority: JP
Inventors: Yasuyuki Takahashi; 康之高橋
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2008-09-25
Filing date: 2008-09-25
Publication date: 2010-04-08

Abstract

【課題】製造以外でも情報の書込みが可能なアンチヒューズ型の半導体記憶装置を提供することを目的の１つとする。また、半導体記憶装置の小型化及び大容量化を図ることを目的の１つとする。
【解決手段】半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイを有し、ビット線駆動回路とワード線駆動回路から構成されている。ｍ×ｎ個のメモリセル１０３（ＭＣ（１，１）〜Ｍ（ｍ，ｎ））がマトリクス状に配置されたメモリセルの例において、メモリセルはビット線とワード線の交差部に設けられている。ビット線駆動回路と１０１ワード線駆動回路１０２をより少ない部品点数で構成することにより記憶装置の小型化と大容量化につながる。ビット線駆動回路とワード線駆動回路の部品点数が少なくてすむ記憶装置の駆動方法を提供する。
【選択図】図１

Description

本発明は、半導体記憶装置、及び半導体装置に関する。特にアンチヒューズ型の半導体記憶装置を具備するアンチヒューズ型の半導体記憶装置、及び半導体装置に関する。

なお本細書中において半導体装置とは、半導体特性を利用することで機能しうる装置を指すものである。また本明細書において半導体記憶装置とは、半導体特性を利用することで機能しうる記憶装置を指すものである。

電子機器が具備する記憶装置（メモリともいう）に電気的または物理的な作用を施すことにより、一時的（揮発性メモリ）または半永久的（不揮発性メモリ）に保持させるデバイスに関する技術開発は、盛んである。また近年では、機能性の向上、または微細化等による低価格化を図るための新たな記憶装置の設計開発も盛んである。なお、揮発性メモリとは、データを保持した後であってもデータが消えてしまう記憶装置をいう。また不揮発性メモリとは、データを保持した後でそのデータを半永久的に保持できる記憶装置をいう。

不揮発性メモリの中で、読み出しを専用とするＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）には、マスクＲＯＭ、と、ＰＲＯＭ（ＰｒｏｇｒａｍｍａｂｌｅＲＯＭ）に分類される。ＰＲＯＭは、ＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌｌｙＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍｍａｂｌｅＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ヒューズ型ＲＯＭ、及びアンチヒューズ型ＲＯＭは、ＰＲＯＭに属するものである。

マスクＲＯＭは、製造工程で、フォトマスクまたはレーザ直描装置を用いて情報を書き込むＲＯＭである。ヒューズ型ＲＯＭは、製造時は導通状態であるヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によりヒューズを切断し、ヒューズの電極と電極の電気的な接続を遮断することにより情報を記憶するＲＯＭである（以下、ヒューズ型の記憶装置という）。他方、アンチヒューズ型ＲＯＭは、製造時は非導通状態であるアンチヒューズをメモリ素子に用いたＲＯＭであり、製造後に電流によってアンチヒューズの電極と電極とを電気的に接続することで、情報を書き込むＲＯＭである（以下、アンチヒューズ型の記憶装置という）。例えば、特許文献１には、ＰＮ接合型ダイオードにアンチヒューズ型の記憶素子が電気的に直列に接続されたアンチヒューズ型の記憶装置について記載されている。

本発明は、製造以外でも情報の書込みが可能なアンチヒューズ型の半導体記憶装置を提供することを目的の１つとする。また、本発明は半導体記憶装置の小型化及び大容量化を図ることを目的の１つとする。

本発明の半導体記憶装置は、メモリセルがマトリクス状に配置されたメモリセルアレイを有し、ビット線駆動回路とワード線駆動回路から構成されている。図１では一例として、ｍ×ｎ個のメモリセルアレイ１０３（ＭＣ（１，１）〜Ｍ（ｍ，ｎ））がマトリクス状に配置されたメモリセルの例を示している。なお、メモリセルはビット線とワード線の交差部に設けられている。ビット線駆動回路と１０１ワード線駆動回路１０２をより少ない部品点数で構成することにより記憶装置の小型化と大容量化につながる。本発明ではビット線駆動回路とワード線駆動回路の部品点数が少なくてすむ記憶装置の駆動方法を提供する。

上記課題を解決するための本発明の半導体記憶装置の駆動方法における構成の一は、ダイオード素子とメモリ素子とを有するメモリセルと、ビット線およびワード線からなる複数の信号線と、を有するアンチヒューズ型の半導体記憶装置の駆動方法において、書き込み動作中に書き込みが非選択のビット線およびワード線を浮遊状態にすることを特徴とする。

上記課題を解決するための本発明の半導体記憶装置の駆動方法における構成の一は、ダイオード素子とメモリ素子とを有するメモリセルと、ビット線およびワード線からなる複数の信号線と、を有するアンチヒューズ型の半導体記憶装置の駆動方法において、書き込み動作中に書き込みを選択しているビット線を正電位にし、書き込みを選択しているワード線をグラウンド電位にし、書き込みを非選択にしているビット線およびワード線を浮遊状態にすることを特徴とする。

上記課題を解決するための本発明の半導体記憶装置の駆動方法における構成の一は、ダイオード素子とメモリ素子とを有するメモリセルと、ビット線およびワード線からなる複数の信号線と、を有するアンチヒューズ型の半導体記憶装置の駆動方法において、書き込み動作中に書き込みを選択しているビット線を正電位にし、書き込みを選択しているワード線を負電位にし、書き込みを非選択にしているビット線およびワード線を浮遊状態にすることを特徴とする。

本発明のダイオード素子はｐｉｎ型ダイオードもしくはｐｎ型ダイオードであることを特徴とする。

本発明の半導体記憶装置は、可撓性基板上に形成されていることを特徴とする。

本発明の半導体記憶装置は、無線チップに用いられることを特徴とする。

本発明により、半導体記憶装置を小型化することができ、大容量化・低コスト化した半導体記憶装置を提供することができる。

本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。

（実施の形態１）
本実施の形態では、本発明の半導体記憶装置について説明する。

半導体記憶装置が有するメモリセルアレイ及び周辺駆動回路の構成例を図１（Ａ）に示す。また、メモリセルアレイを構成するメモリセルの回路図を図１（Ｂ）に示す。また、図１１に図１（Ｂ）のメモリセル１０６の上面図を示す。

半導体記憶装置１００は、ビット線駆動回路１０１と、ワード線駆動回路１０２と、メモリセルアレイ１０３と、から構成されている。図１（Ａ）では、一例として、ｍ×ｎ個のメモリセル１０６（ＭＣ（１，１）〜ＭＣ（ｍ，ｎ））が縦ｍ個×横ｎ個のマトリクス状に配置されたメモリセルアレイ１０３の例を示している。なお、メモリセル１０６は、ビット線、ワード線の交差部毎に設けられている。なお半導体記憶装置１００は、ビット線駆動回路１０１及びワード線駆動回路１０２より各メモリセルに複数の電圧レベルを生成するものである。

なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。

なお本明細書において、ＡとＢとが接続されている、とは、ＡとＢとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、ＡとＢとが電気的に接続されているとは、ＡとＢとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してＡとＢとが概略同一ノードとなる場合を表すものとする。

具体的には、トランジスタのようなスイッチング素子を介してＡとＢとが接続され、該スイッチング素子の導通によって、ＡとＢとが概略同電位となる場合や、抵抗素子を介してＡとＢとが接続され、該抵抗素子の両端に発生する電位差が、ＡとＢとを含む回路の動作に影響しない程度となっている場合など、回路動作を考えた場合、ＡとＢとが同一ノードとして捉えて差し支えない状態である場合を表す。

なお、半導体記憶装置とは、半導体特性を利用することで機能しうる記憶装置のことを言う。なお、半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを含む。なお、半導体記憶装置は、複数のメモリセルを駆動させる周辺駆動回路であるビット線駆動回路、ワード線駆動回路、及びインターフェース部を含んでいても良い。なお、複数のメモリセルを駆動させる周辺駆動回路は、複数のメモリセルと同一基板上に形成されてもよい。周辺駆動回路と、複数のメモリセルとをガラス基板等の同一基板上に形成することにより、単結晶シリコン基板を用いて作製する場合に比べ、安価に作製することができるといった利点がある。

なお、本明細書において、ｐｉｎ型ダイオードは、ｐｎ型ダイオードなど他のダイオード素子を用いても適用することができる。動作させる際に電位（電圧）の高いビット線側を陽極とし、動作させる際に電位（電圧）の低いアンチヒューズ側を陰極として説明する。また、アンチヒューズはｐｉｎ型ダイオードの陰極に電気的に接続される側の端子を第１端子とし、ワード線側を第２端子として説明するものとする。またｐｉｎ型ダイオードを構成するｐ型、ｉ型、ｎ型の半導体領域を、それぞれｐ型半導体領域、真性半導体領域、及びｎ型半導体領域と呼ぶものとする。

なお、本明細書において、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第１端子、第２端子と表記することもある。またゲートとして機能する端子については、ゲート端子と表記することもある。

なお本明細書で説明する各配線での電圧とは、グラウンド電位ＧＮＤ（グラウンド電圧ＧＮＤ、ＶＧＮＤ、または０ともいう）を基準電位とした場合の、電位差に相当する。そのため、電圧のことを電位、または電位のことを電圧と呼ぶこともある。

次に本実施形態において、図１（Ａ）、（Ｂ）で示した半導体記憶装置１００の動作について図２乃至図５を用いて説明する。

なお、図３、図４、図５、図６では、説明のため、第１のビット線Ｂ１または第２のビット線Ｂ２、第１のワードＷ１または第２のワード線Ｗ２によってデータの書き込み及び読み出しが行われるメモリセルＭＣ（１，１）、メモリセルＭＣ（１，２）、メモリセルＭＣ（２，１）、メモリセルＭＣ（２，２）を示している。

上述したように本発明で用いるアンチヒューズは、製造時は非導通状態（抵抗Ｒ_Ｏ）であり、製造後に電流を流すことによってアンチヒューズの第１端子と第２端子とを電気的に接続状態とすることで導通状態（抵抗Ｒ_Ｗ）にし、情報を書き込むものである。なお、抵抗Ｒ_Ｏと抵抗Ｒ_Ｗとの抵抗値の大きさの関係は、抵抗Ｒ_Ｏ≫抵抗Ｒ_Ｗとなるとする。そのためアンチヒューズの第１端子と第２端子間に高い電圧を印加して電流を流すことにより、情報を書き込む。

具体的には、メモリセルＭＣ（１，１）に電流を流してデータを書き込む場合、図２（Ａ）に示すように第１のビット線Ｂ１を書き込み電圧Ｖｗ、第１のワード線Ｗ１をＧＮＤ、第２のビット線と第２のワード線Ｗ２を浮遊状態にする。すると図２（Ａ）中の矢印２０１で示すように、第１のビット線Ｂ１からｐｉｎ型ダイオード、アンチヒューズを経由して第１のワード線Ｗ１側に電流が流れることとなる。すなわち、アンチヒューズの第１端子及び第２端子間に高い電圧を印加され、情報を書き込まれた導通状態となる。なお、ビット線・ワード線の電圧は書込み状態となる前は全てＧＮＤとなっている。

図２（Ｂ）においてメモリセルＭＣ（２、１）が未書込みの場合について説明する。Ｗ２の電圧はアンチヒューズの第１端子と第２端子間に発生する容量結合によってＶｗに近い値まで変化する。そのためメモリセルＭＣ（２，１）のアンチヒューズの第１端子と第２端子間には書込みに必要な電圧が発生しない為、アンチヒューズは非導通状態を保つ。

メモリセルＭＣ（２，２）が未書込みの場合について説明する。他のメモリセルに発生した容量結合によりＷ２がＶｗ１に近い値まで変化するが、どの場合においてもアンチヒューズの第１端子と第２端子間に書き込みに必要な電圧がかかることはなく。アンチヒューズは非導通状態を保つ。

図２において４つのメモリセルの位置関係はメモリセルアレイにおける相対的な位置関係を表すことになる。メモリセルＭＣ（１，１）は選択メモリセル、メモリセルＭＣ（１，２）は同列メモリセル、メモリセルＭＣ（２，１）は同行メモリセル、メモリセルＭＣ（２，２）は非選択メモリセルと呼ぶことができ。メモリセルアレイにおいて任意のメモリセルＭＣ（ｍ，ｎ）を書き込む場合でも上記の関係がそれぞれ成り立つ。

（実施の形態２）

本実施形態における書込み動作を図３（Ａ）を用いて説明する。メモリセルＭＣ（１，１）に電流を流してデータを書き込む場合、第１のビット線Ｂ１を書き込み電圧Ｖｗ１、第１のワード線Ｗ１をＶｗ２、第２のビット線と第２のワード線Ｗ２を浮遊状態にする。すると図３（Ａ）中の矢印３０１で示すように、第１のビット線Ｂ１からｐｉｎ型ダイオード、アンチヒューズを経由して第１のワード線Ｗ１側に電流が流れることとなる。すなわち、アンチヒューズの第１端子及び第２端子間に高い電圧を印加され、情報を書き込まれた導通状態となる。

図３（Ａ）において第２のビット線Ｂ２と第２のワード線Ｗ２は浮遊状態としておく。第１の電圧Ｖｗ１は正の電圧、第２の書込み電圧Ｖｗ２は負の電圧であり、Ｖｗ１とＶｗ２の電圧の差がアンチヒューズの書込み電圧となるようそれぞれ設定されている。なお、ビット線・ワード線の電圧は書込み状態となる前は全てＧＮＤとなっている。

図３（Ｂ）においてメモリセルＭＣ（２、１）が未書込みの場合について説明する。Ｗ２の電圧はアンチヒューズの第１端子と第２端子間に発生する容量結合によってＶｗ１に近い値まで変化する。そのためメモリセルＭＣ（１，２）のアンチヒューズの第１端子と第２端子間には書込みに必要な電圧が発生しない為、アンチヒューズは非導通状態を保つ。

図３（Ｃ）においてメモリセルＭＣ（１、２）が未書込みの場合について説明する。第２の書込み電圧Ｖｗ２はｐｉｎ型ダイオードの順方向電圧となり、アンチヒューズの第２端子にはＶｗ２が印加される。するとアンチヒューズの第１端子は第２端子との容量結合によりＶｗ２に近い値まで変化し、アンチヒューズは非導通状態を保つ。

メモリセルＭＣ（２，２）が未書込みの場合について説明する。他のメモリセルにて発生した容量結合によりＢ２がＶｗ２に、Ｗ２がＶｗ１に近い値まで変化するが、アンチヒューズの第１端子と第２端子間の電位差はアンチヒューズの端子間の容量Ｃ１とｐｉｎ型ダイオードのアノードとカソード間の容量Ｃ２によって分圧され、書込みに必要な電圧に至らない為、アンチヒューズは非導通状態を保つ。

（実施の形態３）

本実施の形態では、上記実施の形態１で説明した記憶装置について具体的な構成を図面を用いて説明する。

図４はビット線駆動回路１０１とワード線駆動回路１０２の回路構成を示す。ビット線駆動回路１０１とワード線駆動回路１０２はメモリセルのビット線とワード線それぞれに１つづつ接続されている。ビット線駆動回路はビット線の選択・非選択を制御する信号であるビットアドレス選択信号４０１とビットアドレス選択信号の電圧振幅を書込み電圧Ｖｗ１に変換するレベルシフト回路４０２とビット線を駆動させるスイッチ４０３で構成されている。ワード線駆動回路はワード線の選択・非選択を制御する信号であるワードアドレス選択信号４０４とワード線を駆動させるスイッチ４０５にて構成されている。

図４においてビット線駆動回路のスイッチのゲート端子にレベルシフタを介して選択信号が入力されるとビット線４０６にＶｗ１を充電させる。逆に非選択信号が入力されるとスイッチは非導通状態となりビット線４０８は浮遊状態となる。ワード線駆動回路のスイッチもゲート端子に選択信号入力されるとワード線４０７をＧＮＤ状態とし、非選択信号が入力されるとワード線４０９を浮遊状態とする。

図４におけるビット線駆動回路にはメモリのデータを読み出す読出し回路が接続されている場合もある。

なお本明細書において、スイッチは、一方の端子と他方の端子との導通または非導通を制御できるものであればよく、特定のものに限定されない。スイッチとしては、電気的スイッチや機械的なスイッチなどがあり、一例として薄膜トランジスタを用いてアナログスイッチ等を構成すればよい。

（実施の形態４）

本実施の形態では、上記実施の形態２で説明した記憶装置について具体的な構成を図面を用いて説明する。

図５はビット線駆動回路１０１とワード線駆動回路１０２の回路構成を示す。ビット線駆動回路１０１とワード線駆動回路１０２はメモリセルのビット線とワード線それぞれに１つづつ接続されている。ビット線駆動回路１０１はビットアドレス選択信号５０１とビット線を駆動させるスイッチ５０２で構成されている。ワード線駆動回路１０２はワードアドレス選択信号５０３とビットアドレス選択信号の電圧振幅を書込み電圧Ｖｗ２に変換するレベルシフト回路５０４とワード線を駆動させるスイッチ５０５にて構成されている。

図５においてビット線駆動回路１０１のスイッチ５０２のゲート端子に選択信号が入力されるとビット線５０６にＶｗ１を充電させ、非選択信号が入力されるとスイッチ５０２は非導通状態となりビット線５０８は浮遊状態となる。ワード線駆動回路１０２のスイッチ５０５もゲート端子に選択信号入力されるとワード線５０７にＶｗ２を充電させ、非選択信号が入力されるとワード線５０９を浮遊状態とする。

図５におけるビット線駆動回路にはメモリのデータを読み出す読出し回路が接続されている場合もある。

比較の為、非選択のビット線・ワード線を浮遊状態としない動作を行う記憶装置について図６を用いて説明する。ビット線駆動回路１０１とワード線駆動回路１０２の回路構成を示す。ビット線駆動回路１０１とワード線駆動回路１０２はメモリセルのビット線とワード線それぞれに１つづつ接続されている。ビット線駆動回路１０１はビットアドレス選択信号６０１とビットアドレス選択信号の電圧振幅を書込み電圧Ｖｗ１に変換するレベルシフト回路６０２ビット線を駆動させるスイッチ６０３・６０４で構成されている。ワード線駆動回路１０２はワードアドレス選択信号６０５とビットアドレス選択信号の電圧振幅を書込み電圧Ｖｗ２に変換するレベルシフト回路６０６とワード線を駆動させるスイッチ６０７・６０８にて構成されている。実施の形態３と４に示す構成よりレベルシフト回路とスイッチの数が多いため記憶装置は大型化してしまう。

（実施の形態５）
本実施の形態では、本発明の半導体記憶装置の適用例として、半導体記憶装置を備えた半導体装置について説明する。

本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。

本実施の形態における半導体装置の構成について図７を用いて説明する。図７は、本実施の形態における半導体装置の構成を示すブロック図である。

図７に示すように半導体装置７００は、リーダ／ライタ７０１（無線通信装置、または質問器という）に接続されたアンテナ７０２から送信される無線信号７０３を受信するアンテナ７０４を有する。また半導体装置７００は、整流回路７０５、定電圧回路７０６、復調回路７０７、変調回路７０８、論理回路７０９、半導体記憶装置７１０、ＲＯＭ７１１により構成されている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別され、本実施の形態ではいずれの方式でも適用することができる。

次に各回路の構成について説明する。アンテナ７０４は、リーダ／ライタ７０１に接続されたアンテナ７０２と無線信号７０３の送受信を行うためのものである。また整流回路７０５は、アンテナ７０４で無線信号を受信することにより生成される入力交流信号を整流、例えば半端２倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお整流回路７０５の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合、ある電力以上は後段の回路に入力しないように制御するための回路である。また定電圧回路７０６は、入力電位から安定した電源電圧を生成し、各ブロックに供給するための回路である。また定電圧回路７０６は内部に、リセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路７０９のリセット信号を生成するための回路である。また復調回路７０７は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また論理回路７０９は復調信号を解析し、処理を行うための回路である。半導体記憶装置７１０は、上記実施の形態で説明した回路構成を有し、処理に応じて一回のみデータの書き込みが出来る半導体記憶装置である。またＲＯＭ７１１は、固有番号（ＩＤ）を格納し、処理に応じて出力を行うための回路である。なお、ＲＯＭ７１１は、必要に応じて設ければよい。また変調回路７０８は、アンテナ７０４より出力されるデータに応じて変調をおこなうための回路である。

本実施の形態では、本発明の半導体記憶装置を半導体装置７００の半導体記憶装置７１０として搭載することができる。本発明の半導体記憶装置を具備する構成とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。

なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法について、図８（Ａ）〜図８（Ｄ）及び図９（Ａ）〜図９（Ｃ）を用いて以下に説明する。ここでは、同一基板上に論理回路部１５５０と、半導体記憶回路部１５５２と、アンテナ部１５５４と、を設けた半導体装置を製造する一例を示す。論理回路部１５５０は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部１５５２は複数のｐｉｎ型ダイオード及びアンチヒューズによりメモリセルが構成される。なお、便宜上、論理回路部１５５０を構成する２つの薄膜トランジスタ、半導体記憶回路部１５５２を構成する１つのｐｉｎ型ダイオード及び１つのアンチヒューズ、並びにアンテナ部１５５４を構成する１つの容量及び１つの薄膜トランジスタの断面図を示している。なお本実施の形態における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。

なお本実施の形態において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。

まず、支持基板１５０１上に剥離層となる金属層１５０２を形成する。支持基板１５０１としてはガラス基板を用いる。また、金属層１５０２としては、スパッタリング法により得られる３０ｎｍ〜２００ｎｍのタングステン層、窒化タングステン層、またはモリブデン層を用いる。

次に、金属層１５０２の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層１５０２表面を酸化して形成してもよいし、酸素プラズマで金属層１５０２表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層１５０２上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマＣＶＤ法で形成する際に、金属層１５０２表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。

次に、金属層１５０２上に第１絶縁層１５０３を形成する。第１絶縁層１５０３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第１絶縁層１５０３の一例としては、プラズマＣＶＤ法によりＳｉＨ_４、ＮＨ_３、及びＮ_２Ｏを反応ガスとして成膜される膜厚５０ｎｍ〜１００ｎｍの窒化酸化シリコン層と、ＳｉＨ_４、及びＮ_２Ｏを反応ガスとして成膜される膜厚１００ｎｍ〜１５０ｎｍの酸化窒化シリコン層と、の２層の積層構造が挙げられる。また、第１絶縁層１５０３を積層構造とする場合、少なくとも１層は膜厚１０ｎｍ以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した３層構造を形成してもよい。第１絶縁層１５０３は下地絶縁層として機能するが、特に必要なければ設けなくともよい。また、剥離層（ここでは金属層１５０２）と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。

次に、第１絶縁層１５０３上に半導体層を形成する。半導体層は、アモルファス構造を有する半導体層をＬＰＣＶＤ法或いはプラズマＣＶＤ法などのＣＶＤ法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマＣＶＤ法により成膜すれば、第１絶縁層１５０３及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚２５ｎｍ〜８０ｎｍ（好ましくは３０ｎｍ〜７０ｎｍ）で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。

また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ：ＹＶＯ_４レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ_４レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ_４結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は０．０１ＭＷ／ｃｍ^２〜１００ＭＷ／ｃｍ^２程度（好ましくは０．１ＭＷ／ｃｍ^２〜１０ＭＷ／ｃｍ^２）が必要である。そして、１０ｃｍ／ｓｅｃ〜２０００ｃｍ／ｓｅｃ程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。

なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素（ボロンまたはリン）を半導体層に対して添加する。ここでは、ジボラン（Ｂ_２Ｈ_６）を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する。

次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第２絶縁層を形成する。第２絶縁層はＣＶＤ法またはスパッタリング法を用い、膜厚を１ｎｍ〜２００ｎｍとする。好ましくは膜厚を１０ｎｍ〜５０ｎｍと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第２絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。

なお、後に容量とする領域の半導体層を導電体として機能させるため、高濃度の不純物元素（ボロンまたはリン）を半導体層に対して添加する。このとき、容量とする領域以外はレジストマスクで覆っておけばよい。またｐｉｎ型ダイオードとなる半導体層にも、レジストマスク等を用いてｐ型不純物領域、真性半導体領域、ｎ型不純物領域を形成する。

次に、第２絶縁層上にゲート電極１５０４、ゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びアンチヒューズの下部電極となる第１の電極１５０９を形成する。スパッタリング法により得られた膜厚１００ｎｍ〜５００ｎｍの導電層を選択的にエッチングして、所望の形状に加工してゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を得る。

ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極１５０４〜１５０７、及び第１の電極１５０９を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第１の電極１５０９は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。

次に、ｐチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードを覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、ｎ型を付与する不純物元素又はｐ型を付与する不純物元素を用いることができる。ｎ型を示す不純物元素としては、リン（Ｐ）やヒ素（Ａｓ）等を用いることができる。ここでは、ｎチャネルトランジスタとする領域の半導体層にリンを１×１０^１５／ｃｍ^３〜１×１０^１９／ｃｍ^３の濃度で含まれるように導入することによりｎ型を示す不純物領域を形成する。

次に、レジストマスクを除去して、ｎチャネルトランジスタとする半導体層及びｐｉｎ型ダイオードの一部を覆うようにレジストマスクを形成し、ｐチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードのｐ型不純物領域となる領域にゲート電極１５０４をマスクとして不純物元素を導入することによりｐ型を示す不純物領域を形成する。ｐ型を示す不純物元素としては、ボロン（Ｂ）やアルミニウム（Ａｌ）やガリウム（Ｇａ）等を用いることができる。ここでは、ｐチャネルトランジスタとする領域の半導体層にボロン（Ｂ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｐ型を示す不純物領域を形成することができる。その結果、ｐチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域１５１６ａ、及び一対のｐ型不純物領域１５１４ａ、並びにｐｉｎ型ダイオードとする領域の半導体層にｐ型半導体領域１５１４ｂが形成される。ｐ型不純物領域１５１４ａは、ソース領域又はドレイン領域として機能する。

次に、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面にサイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１を形成する。サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１の作製方法としては、まず、第２絶縁層、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９を覆うように、プラズマＣＶＤ法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第３絶縁層を形成する。次に、第３絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極１５０４〜ゲート電極１５０７、及び第１の電極１５０９の側面に接する絶縁層（サイドウォール絶縁層１５１０、サイドウォール絶縁層１５１１）を形成する。なお、サイドウォール絶縁層１５１０の形成と同時に、第２絶縁層の一部をエッチングして除去する。第２絶縁層の一部が除去されることによって、ゲート電極１５０４〜１５０７及びサイドウォール絶縁層１５１０の下方にゲート絶縁層１５１２が形成される。また、第２絶縁層の一部が除去されることによって、第１の電極１５０９の下方及びサイドウォール絶縁層１５１１の下方に絶縁層１５１３が残存する。

次に、ｐチャネルトランジスタとする半導体層及びｐｉｎ型ダイオードの一部を覆うようにレジストマスクを形成し、ｎチャネルトランジスタとする領域の半導体層にゲート電極１５０５、ゲート電極１５０６、ゲート電極１５０７、及びサイドウォール絶縁層１５１０をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。ここでは、ｎチャネルトランジスタとする領域の半導体層及びｐｉｎ型ダイオードとする領域の半導体層にリン（Ｐ）を１×１０^１９／ｃｍ^３〜１×１０^２０／ｃｍ^３の濃度で含まれるように導入することによって、ｎ型を示す高濃度不純物領域及びｎ型不純物領域を形成することができる。その結果、ｎチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域１５２１ａ又はチャネル形成領域１５２１ｃと、ＬＤＤ領域として機能する一対の低濃度不純物領域１５１９ａ又は一対の低濃度不純物領域１５１９ｃと、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１５１７ａ又は高濃度不純物領域１５１７ｃと、が形成される。同時に、容量とする領域の半導体層に、自己整合的に第１不純物領域１５２１ｂと、第２不純物領域１５１９ｂと、第３不純物領域１５１７ｂと、が形成される。同時に、ｐｉｎ型ダイオードとする領域の半導体層に、ｎ型不純物領域１５１５ａと、真性半導体領域１５１６ｂが形成される。第１不純物領域１５２１ｂは、ゲート絶縁層を介してゲート電極１５０６と重なる領域に形成される。なお、第１不純物領域１５２１ｂには、ゲート電極１５０６を形成する前までに、選択的に高濃度の不純物元素が添加されている。したがって、第１不純物領域１５２１ｂは、チャネル形成領域１５２１ａ及びチャネル形成領域１５２１ｃよりも不純物濃度が大きくなっている。なお、ＬＤＤ領域として機能する低濃度不純物領域１５１９ａ及び低濃度不純物領域１５１９ｃ、並びに第２不純物領域１５１９ｂは、サイドウォール絶縁層１５１０の下方に形成される。

なお、ここでは、ｎチャネルトランジスタに含まれる半導体層にＬＤＤ領域を形成し、ｐチャネルトランジスタに含まれる半導体層にＬＤＤ領域を設けない構造を示したが、もちろんこれに限られず、ｎチャネルトランジスタ及びｐチャネルトランジスタの両方の半導体層にＬＤＤ領域を形成してもよい。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、水素を含む第４絶縁層１５２２を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理（３００℃〜５５０℃で１時間〜１２時間の熱処理）または、ランプ光源を用いたＲＴＡ法を用いる。水素を含む第４絶縁層１５２２は、例えばプラズマＣＶＤ法により得られる窒化酸化シリコン層を用いる。ここでは、水素を含む第４絶縁層１５２２の膜厚は、５０ｎｍ〜２００ｎｍとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第４絶縁層１５２２は、層間絶縁層の１層目である。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて層間絶縁層の２層目となる第５絶縁層１５２３を形成する。第５絶縁層１５２３としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第５絶縁層１５２３の膜厚は３００ｎｍ〜８００ｎｍとする。

次に、第５絶縁層１５２３上にレジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして第１の電極１５０９に達する第１の開口１５２０を形成する。そして、エッチング後にレジストマスクを除去する。第１の開口１５２０の直径は、約１μｍ〜約６μｍとすればよく、本実施の形態では、第１の開口１５２０の直径を２μｍとする。

ここまでの工程を経た半導体装置の断面図が図８（Ａ）に相当する。

次に、スパッタリング法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等を用いて、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施の形態では、プラズマＣＶＤ法を用いて、膜厚１５ｎｍのアモルファスシリコン層と、膜厚６ｎｍの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第１の開口１５２０と重なるアモルファスシリコン層１５２４ａ、及び酸化窒化シリコン層１５２４ｂを形成する。アモルファスシリコン層１５２４ａ、酸化窒化シリコン層１５２４ｂは、アンチヒューズ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図８（Ｂ）に相当する。

次に、レジストマスクを形成し、選択的に第４絶縁層１５２２及び第５絶縁層１５２３をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第１の電極１５０９に達する第２の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図８（Ｃ）に相当する。

次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第１の電極１５０９表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第１の電極１５０９表面を洗浄する。

次に、アンチヒューズの上部電極、ｐｉｎ型ダイオードの電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との３層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との３層構造を用いる。本実施の形態では、膜厚１００ｎｍのチタン層と、膜厚３５０ｎｍの純アルミニウム層と、膜厚１００ｎｍのチタン層との３層積層とする。また、本実施の形態では、アンチヒューズの下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。

次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層１５２５、導電層１５２６、導電層１５２７、導電層１５２８、導電層１５３１、導電層１５３２、導電層１５３３、導電層１５３４、ｐｉｎ型ダイオード素子の電極となる配線１５２９、配線１５３０、ゲート引出配線となる配線１５３５、配線１５３６、配線１５３７、配線１５３８、配線１５３９、半導体記憶回路部の第２の電極１５４０及び第３の電極１５４１、アンテナ部の第４の電極１５４２を形成する。第２の電極１５４０は第１の開口１５２０と重なりアンチヒューズの上部電極となる。また、第３の電極１５４１は、第２の開口と重なり、第１の電極１５０９と電気的に接続する。なお、ここでは図示しないが、第４の電極１５４２は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図８（Ｄ）に相当する。本実施の形態では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード１５５９及びアンチヒューズ１５６０と、アンテナ部１５５４の薄膜トランジスタとを形成することができる。ここでは、論理回路部１５５０に設けられたｐチャネルトランジスタとｎチャネルトランジスタ、半導体記憶回路部１５５２に設けられたｐｉｎ型ダイオード１５５９とアンチヒューズ１５６０、アンテナ部１５５４に設けられた容量とｎチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部１５５２に設ける薄膜トランジスタはｐチャネルトランジスタとしてもよい。また、アンテナ部１５５４にはｐチャネルトランジスタが設けられていてもよく、ここでは便宜的に１つのｎチャネルトランジスタを示しているものとする。

次に、論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード及びアンチヒューズ素子と、アンテナ部１５５４の薄膜トランジスタを覆う第６絶縁層１５４３を形成する。第６絶縁層１５４３は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第６絶縁層１５４３を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部１５５０及び半導体記憶回路部１５５２と重なる領域まで形成されてもよい。この場合、第６絶縁層１５４３は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状（例えば、ループアンテナ）又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第６絶縁層１５４３を設けることが好ましい。ただし、マイクロ波方式を適用し、線状（例えば、ダイポールアンテナ）、平坦な形状（例えば、パッチアンテナ）等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第６絶縁層１５４３は特に設けなくともよい。

次に、レジストマスクを形成し、選択的に第６絶縁層１５４３をエッチングして、第３の電極１５４１に達する第３の開口と、第４の電極１５４２に達する第４の開口を形成する。そして、エッチング後にレジストマスクを除去する。

ここまでの工程を経た半導体装置の断面図が図９（Ａ）に相当する。

次に、第６絶縁層１５４３上に金属層を形成する。金属層としては、Ｔｉ、Ｎｉ、Ａｕから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第１の電極１５０９の引出配線部１５６２に引出配線１５４４と、アンテナの下地層１５４５を形成する。なお、ここでの引出配線１５４４及び下地層１５４５は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層１５４５を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線１５４４を形成しなくともよい。

ここまでの工程を経た半導体装置の断面図が図９（Ｂ）に相当する。

次に、アンテナ下地層１５４５上にアンテナ１５４６を形成する。アンテナ１５４６はスパッタリング法を用いてＡｌまたはＡｇなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。

ここまでの工程を経た半導体装置の断面図が図９（Ｃ）に相当する。本実施例では、同一基板上に論理回路部１５５０の薄膜トランジスタと、半導体記憶回路部１５５２のｐｉｎ型ダイオード及びアンチヒューズと、アンテナ部１５５４の薄膜トランジスタ及びアンテナとを形成することができる。

次に、剥離を行って金属層１５０２及び支持基板１５０１を除去する。剥離は、金属酸化物層内、第１絶縁層１５０３と金属酸化物層の界面、又は金属酸化物層と金属層１５０２との界面で生じさせることができ、比較的小さな力で半導体装置となる第１の絶縁層１５０３より上層側を支持基板１５０１から引き剥がすことができる。また、金属層１５０２及び支持基板１５０１を除去する際にアンテナを設ける側に固定基板を接着してもよい。

次に、複数の半導体装置が形成された１枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。

次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。２枚のシート状の基体に半導体装置を挟むように固定してもよいし、１枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、１枚の紙の内部に半導体装置を設けることもできる。

上記のように、半導体装置をシート状の基板に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、シート状の基板は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板１５０１を再利用することにより、より安価に半導体装置を提供することができる。

また作製時に使用した基板１５０１を残すこともできる。この場合、基板が撓むように、基板を研磨する又は研削することで、基板を薄くすればよい。

以上の工程を経た半導体装置のメモリは、本発明に係る半導体記憶装置で構成されている。本発明の半導体記憶装置を具備する半導体装置とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。

本実施形態の半導体装置は、無線チップとして機能し、小型、薄型、軽量であると共に、フレキシブルである。よって半導体装置を物品に取り付けても、外観、美観、品質を損なわないようにすることができる。

なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。。

（実施の形態７）

本実施の形態では、上記実施の形態５及び６で説明した本発明の半導体記憶装置を具備する半導体装置の使用形態の一例について説明する。

図１０に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１０（Ａ）参照）、包装用容器類（包装紙やボトル等、図１０（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１０（Ｂ）参照）、乗り物類（自転車等、図１０（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器（液晶表示装置、ＥＬ表示装置、テレビジョン装置、または携帯電話）等の物品、若しくは各物品に取り付ける荷札（図１０（Ｅ）、図１０（Ｆ）参照）等に設けて使用することができる。

本発明の半導体装置１７００は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置１７００は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置１７００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。

以上のように、本発明の半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。

実施の形態１について説明する図。実施の形態１について説明する図。実施の形態２について説明する図。実施の形態３について説明する図。実施の形態４について説明する図。比較となる駆動方法を説明する図実施の形態５について説明する図。実施の形態６について説明する図。実施の形態６について説明する図。実施の形態７について説明する図。メモリセル１０６の上面図。

符号の説明

１００半導体記憶装置
１０１ビット線駆動回路
１０２ワード線駆動回路
１０３メモリセルアレイ
１０４ｐｉｎ型ダイオード
１０５アンチヒューズ
１０６メモリセル
２０１矢印
３０１矢印
４０１ビットアドレス選択信号
４０２レベルシフト回路
４０３スイッチ
４０４ワードアドレス選択信号
４０５スイッチ
４０６ビット線
４０７ワード線
４０８ビット線
４０９ワード線
５０１ビットアドレス選択信号
５０２スイッチ
５０３ワードアドレス選択信号
５０４レベルシフト回路
５０５スイッチ
５０６ビット線
５０７ワード線
５０８ビット線
５０９ワード線
６０１ビットアドレス選択信号
６０２レベルシフト回路
６０３スイッチ
６０４スイッチ
６０５ワードアドレス選択信号
６０６レベルシフト回路
６０７スイッチ
６０８スイッチ
６０９ビット線
６１０ワード線
６１１ビット線
６１２ワード線
７００半導体装置
７０１リーダ／ライタ
７０２アンテナ
７０３無線信号
７０４アンテナ
７０５整流回路
７０６定電圧回路
７０７復調回路
７０８変調回路
７０９論理回路
７１０半導体記憶装置
７１１ＲＯＭ
１５０１支持基板
１５０２金属層
１５０３絶縁層
１５０４ゲート電極
１５０５ゲート電極
１５０６ゲート電極
１５０７ゲート電極
１５０９電極
１５１０サイドウォール絶縁層
１５１１サイドウォール絶縁層
１５１２ゲート絶縁層
１５１３絶縁層
１５２０開口
１５２２絶縁層
１５２３絶縁層
１５２５導電層
１５２６導電層
１５２７導電層
１５２８導電層
１５２９配線
１５３０配線
１５３１導電層
１５３２導電層
１５３３導電層
１５３４導電層
１５３５配線
１５３６配線
１５３７配線
１５３８配線
１５３９配線
１５４０電極
１５４１電極
１５４２電極
１５４３絶縁層
１５４４引出配線
１５４５下地層
１５４６アンテナ
１５５０論理回路部
１５５２半導体記憶回路部
１５５４アンテナ部
１５５９ｐｉｎ型ダイオード
１５６０アンチヒューズ
１５６２引出配線部
１７００半導体装置
１５１４ａｐ型不純物領域
１５１４ｂｐ型半導体領域
１５１５ａｎ型不純物領域
１５１６ａチャネル形成領域
１５１６ｂ真性半導体領域
１５１７ａ高濃度不純物領域
１５１７ｂ不純物領域
１５１７ｃ高濃度不純物領域
１５１９ａ低濃度不純物領域
１５１９ｂ不純物領域
１５１９ｃ低濃度不純物領域
１５２１ａチャネル形成領域
１５２１ｂ不純物領域
１５２１ｃチャネル形成領域
１５２４ａアモルファスシリコン層
１５２４ｂ酸化窒化シリコン層

Claims

ダイオード素子とメモリ素子とを有するメモリセルと、
ビット線およびワード線からなる複数の信号線と、
を有するアンチヒューズ型の半導体記憶装置の駆動方法において、
書き込み動作中に書き込みが非選択の前記ビット線および前記ワード線を浮遊状態にすることを特徴とする半導体記憶装置の駆動方法。
ダイオード素子とメモリ素子とを有するメモリセルと、
ビット線およびワード線からなる複数の信号線と、
を有するアンチヒューズ型の半導体記憶装置の駆動方法において、
書き込み動作中に書き込みを選択している前記ビット線を正電位にし、書き込みを選択している前記ワード線をグラウンド電位にし、書き込みを非選択にしている前記ビット線および前記ワード線を浮遊状態にすることを特徴とする半導体記憶装置の駆動方法。
ダイオード素子とメモリ素子とを有するメモリセルと、
ビット線およびワード線からなる複数の信号線と、
を有するアンチヒューズ型の半導体記憶装置の駆動方法において、
書き込み動作中に書き込みを選択している前記ビット線を正電位にし、書き込みを選択している前記ワード線を負電位にし、書き込みを非選択にしている前記ビット線および前記ワード線を浮遊状態にすることを特徴とする半導体記憶装置の駆動方法。
請求項１乃至請求項３のいずれか一項において、前記ダイオード素子はｐｉｎ型ダイオードであることを特徴とする半導体記憶装置の駆動方法。
請求項１乃至請求項３のいずれか一項において、前記ダイオード素子はｐｎ型ダイオードであることを特徴とする半導体記憶装置の駆動方法。
請求項１乃至請求項５のいずれか一項において、前記半導体記憶装置は、可撓性基板上に形成されていることを特徴とする半導体記憶装置の駆動方法。
請求項１乃至請求項６のいずれか一項において、前記半導体記憶装置は、無線チップに用いられることを特徴とする半導体記憶装置の駆動方法。