本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではないとする。
(実施の形態1)
本実施の形態では、本発明の半導体記憶装置について説明する。
半導体記憶装置が有するメモリセルアレイ及び周辺駆動回路の構成例を図1(A)に示す。また、メモリセルアレイを構成するメモリセルの回路図を図1(B)に示す。また、図11に図1(B)のメモリセル106の上面図を示す。
半導体記憶装置100は、ビット線駆動回路101と、ワード線駆動回路102と、メモリセルアレイ103と、から構成されている。図1(A)では、一例として、m×n個のメモリセル106(MC(1,1)〜MC(m,n))が縦m個×横n個のマトリクス状に配置されたメモリセルアレイ103の例を示している。なお、メモリセル106は、ビット線、ワード線の交差部毎に設けられている。なお半導体記憶装置100は、ビット線駆動回路101及びワード線駆動回路102より各メモリセルに複数の電圧レベルを生成するものである。
なお本明細書にて用いる第1、第2、第3、乃至第N(Nは自然数)という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されているものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的に接続されているとは、AとBとの間に何らかの電気的作用を有する対象物が存在するとき、対象物を介してAとBとが概略同一ノードとなる場合を表すものとする。
具体的には、トランジスタのようなスイッチング素子を介してAとBとが接続され、該スイッチング素子の導通によって、AとBとが概略同電位となる場合や、抵抗素子を介してAとBとが接続され、該抵抗素子の両端に発生する電位差が、AとBとを含む回路の動作に影響しない程度となっている場合など、回路動作を考えた場合、AとBとが同一ノードとして捉えて差し支えない状態である場合を表す。
なお、半導体記憶装置とは、半導体特性を利用することで機能しうる記憶装置のことを言う。なお、半導体記憶装置は、複数のメモリセルを含むメモリセルアレイを含む。なお、半導体記憶装置は、複数のメモリセルを駆動させる周辺駆動回路であるビット線駆動回路、ワード線駆動回路、及びインターフェース部を含んでいても良い。なお、複数のメモリセルを駆動させる周辺駆動回路は、複数のメモリセルと同一基板上に形成されてもよい。周辺駆動回路と、複数のメモリセルとをガラス基板等の同一基板上に形成することにより、単結晶シリコン基板を用いて作製する場合に比べ、安価に作製することができるといった利点がある。
なお、本明細書において、pin型ダイオードは、pn型ダイオードなど他のダイオード素子を用いても適用することができる。動作させる際に電位(電圧)の高いビット線側を陽極とし、動作させる際に電位(電圧)の低いアンチヒューズ側を陰極として説明する。また、アンチヒューズはpin型ダイオードの陰極に電気的に接続される側の端子を第1端子とし、ワード線側を第2端子として説明するものとする。またpin型ダイオードを構成するp型、i型、n型の半導体領域を、それぞれp型半導体領域、真性半導体領域、及びn型半導体領域と呼ぶものとする。
なお、本明細書において、トランジスタは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領域とチャネル領域とソース領域とを介して電流を流すことができる。ここで、ソースとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまたはドレインであるかを限定することが困難な場合もある。そこで、本実施の形態においては、ソース及びドレインとして機能する領域のそれぞれを、第1端子、第2端子と表記することもある。またゲートとして機能する端子については、ゲート端子と表記することもある。
なお本明細書で説明する各配線での電圧とは、グラウンド電位GND(グラウンド電圧GND、VGND、または0ともいう)を基準電位とした場合の、電位差に相当する。そのため、電圧のことを電位、または電位のことを電圧と呼ぶこともある。
次に本実施形態において、図1(A)、(B)で示した半導体記憶装置100の動作について図2乃至図5を用いて説明する。
なお、図3、図4、図5、図6では、説明のため、第1のビット線B1または第2のビット線B2、第1のワードW1または第2のワード線W2によってデータの書き込み及び読み出しが行われるメモリセルMC(1,1)、メモリセルMC(1,2)、メモリセルMC(2,1)、メモリセルMC(2,2)を示している。
上述したように本発明で用いるアンチヒューズは、製造時は非導通状態(抵抗RO)であり、製造後に電流を流すことによってアンチヒューズの第1端子と第2端子とを電気的に接続状態とすることで導通状態(抵抗RW)にし、情報を書き込むものである。なお、抵抗ROと抵抗RWとの抵抗値の大きさの関係は、抵抗RO≫抵抗RWとなるとする。そのためアンチヒューズの第1端子と第2端子間に高い電圧を印加して電流を流すことにより、情報を書き込む。
具体的には、メモリセルMC(1,1)に電流を流してデータを書き込む場合、図2(A)に示すように第1のビット線B1を書き込み電圧Vw、第1のワード線W1をGND、第2のビット線と第2のワード線W2を浮遊状態にする。すると図2(A)中の矢印201で示すように、第1のビット線B1からpin型ダイオード、アンチヒューズを経由して第1のワード線W1側に電流が流れることとなる。すなわち、アンチヒューズの第1端子及び第2端子間に高い電圧を印加され、情報を書き込まれた導通状態となる。なお、ビット線・ワード線の電圧は書込み状態となる前は全てGNDとなっている。
図2(B)においてメモリセルMC(2、1)が未書込みの場合について説明する。W2の電圧はアンチヒューズの第1端子と第2端子間に発生する容量結合によってVwに近い値まで変化する。そのためメモリセルMC(2,1)のアンチヒューズの第1端子と第2端子間には書込みに必要な電圧が発生しない為、アンチヒューズは非導通状態を保つ。
メモリセルMC(2,2)が未書込みの場合について説明する。他のメモリセルに発生した容量結合によりW2がVw1に近い値まで変化するが、どの場合においてもアンチヒューズの第1端子と第2端子間に書き込みに必要な電圧がかかることはなく。アンチヒューズは非導通状態を保つ。
図2において4つのメモリセルの位置関係はメモリセルアレイにおける相対的な位置関係を表すことになる。メモリセルMC(1,1)は選択メモリセル、メモリセルMC(1,2)は同列メモリセル、メモリセルMC(2,1)は同行メモリセル、メモリセルMC(2,2)は非選択メモリセルと呼ぶことができ。メモリセルアレイにおいて任意のメモリセルMC(m,n)を書き込む場合でも上記の関係がそれぞれ成り立つ。
(実施の形態2)
本実施形態における書込み動作を図3(A)を用いて説明する。メモリセルMC(1,1)に電流を流してデータを書き込む場合、第1のビット線B1を書き込み電圧Vw1、第1のワード線W1をVw2、第2のビット線と第2のワード線W2を浮遊状態にする。すると図3(A)中の矢印301で示すように、第1のビット線B1からpin型ダイオード、アンチヒューズを経由して第1のワード線W1側に電流が流れることとなる。すなわち、アンチヒューズの第1端子及び第2端子間に高い電圧を印加され、情報を書き込まれた導通状態となる。
図3(A)において第2のビット線B2と第2のワード線W2は浮遊状態としておく。第1の電圧Vw1は正の電圧、第2の書込み電圧Vw2は負の電圧であり、Vw1とVw2の電圧の差がアンチヒューズの書込み電圧となるようそれぞれ設定されている。なお、ビット線・ワード線の電圧は書込み状態となる前は全てGNDとなっている。
図3(B)においてメモリセルMC(2、1)が未書込みの場合について説明する。W2の電圧はアンチヒューズの第1端子と第2端子間に発生する容量結合によってVw1に近い値まで変化する。そのためメモリセルMC(1,2)のアンチヒューズの第1端子と第2端子間には書込みに必要な電圧が発生しない為、アンチヒューズは非導通状態を保つ。
図3(C)においてメモリセルMC(1、2)が未書込みの場合について説明する。第2の書込み電圧Vw2はpin型ダイオードの順方向電圧となり、アンチヒューズの第2端子にはVw2が印加される。するとアンチヒューズの第1端子は第2端子との容量結合によりVw2に近い値まで変化し、アンチヒューズは非導通状態を保つ。
メモリセルMC(2,2)が未書込みの場合について説明する。他のメモリセルにて発生した容量結合によりB2がVw2に、W2がVw1に近い値まで変化するが、アンチヒューズの第1端子と第2端子間の電位差はアンチヒューズの端子間の容量C1とpin型ダイオードのアノードとカソード間の容量C2によって分圧され、書込みに必要な電圧に至らない為、アンチヒューズは非導通状態を保つ。
(実施の形態3)
本実施の形態では、上記実施の形態1で説明した記憶装置について具体的な構成を図面を用いて説明する。
図4はビット線駆動回路101とワード線駆動回路102の回路構成を示す。ビット線駆動回路101とワード線駆動回路102はメモリセルのビット線とワード線それぞれに1つづつ接続されている。ビット線駆動回路はビット線の選択・非選択を制御する信号であるビットアドレス選択信号401とビットアドレス選択信号の電圧振幅を書込み電圧Vw1に変換するレベルシフト回路402とビット線を駆動させるスイッチ403で構成されている。ワード線駆動回路はワード線の選択・非選択を制御する信号であるワードアドレス選択信号404とワード線を駆動させるスイッチ405にて構成されている。
図4においてビット線駆動回路のスイッチのゲート端子にレベルシフタを介して選択信号が入力されるとビット線406にVw1を充電させる。逆に非選択信号が入力されるとスイッチは非導通状態となりビット線408は浮遊状態となる。ワード線駆動回路のスイッチもゲート端子に選択信号入力されるとワード線407をGND状態とし、非選択信号が入力されるとワード線409を浮遊状態とする。
図4におけるビット線駆動回路にはメモリのデータを読み出す読出し回路が接続されている場合もある。
なお本明細書において、スイッチは、一方の端子と他方の端子との導通または非導通を制御できるものであればよく、特定のものに限定されない。スイッチとしては、電気的スイッチや機械的なスイッチなどがあり、一例として薄膜トランジスタを用いてアナログスイッチ等を構成すればよい。
(実施の形態4)
本実施の形態では、上記実施の形態2で説明した記憶装置について具体的な構成を図面を用いて説明する。
図5はビット線駆動回路101とワード線駆動回路102の回路構成を示す。ビット線駆動回路101とワード線駆動回路102はメモリセルのビット線とワード線それぞれに1つづつ接続されている。ビット線駆動回路101はビットアドレス選択信号501とビット線を駆動させるスイッチ502で構成されている。ワード線駆動回路102はワードアドレス選択信号503とビットアドレス選択信号の電圧振幅を書込み電圧Vw2に変換するレベルシフト回路504とワード線を駆動させるスイッチ505にて構成されている。
図5においてビット線駆動回路101のスイッチ502のゲート端子に選択信号が入力されるとビット線506にVw1を充電させ、非選択信号が入力されるとスイッチ502は非導通状態となりビット線508は浮遊状態となる。ワード線駆動回路102のスイッチ505もゲート端子に選択信号入力されるとワード線507にVw2を充電させ、非選択信号が入力されるとワード線509を浮遊状態とする。
図5におけるビット線駆動回路にはメモリのデータを読み出す読出し回路が接続されている場合もある。
比較の為、非選択のビット線・ワード線を浮遊状態としない動作を行う記憶装置について図6を用いて説明する。ビット線駆動回路101とワード線駆動回路102の回路構成を示す。ビット線駆動回路101とワード線駆動回路102はメモリセルのビット線とワード線それぞれに1つづつ接続されている。ビット線駆動回路101はビットアドレス選択信号601とビットアドレス選択信号の電圧振幅を書込み電圧Vw1に変換するレベルシフト回路602ビット線を駆動させるスイッチ603・604で構成されている。ワード線駆動回路102はワードアドレス選択信号605とビットアドレス選択信号の電圧振幅を書込み電圧Vw2に変換するレベルシフト回路606とワード線を駆動させるスイッチ607・608にて構成されている。実施の形態3と4に示す構成よりレベルシフト回路とスイッチの数が多いため記憶装置は大型化してしまう。
(実施の形態5)
本実施の形態では、本発明の半導体記憶装置の適用例として、半導体記憶装置を備えた半導体装置について説明する。
本実施の形態における半導体装置は、内部に記憶回路を有し、記憶回路に必要な情報を記憶し、非接触手段、例えば無線通信を用いて外部と情報のやりとりを行うものである。この特徴を利用して、本実施の形態における半導体装置は、物品などの個体情報を記憶させておき、その情報を読み取ることにより物品の認識をさせる個体認証システムなどの用途があり、これらの用途に用いるには、個体情報のデータを記憶して物品の識別などを行うため、より高い信頼性が要求される。
本実施の形態における半導体装置の構成について図7を用いて説明する。図7は、本実施の形態における半導体装置の構成を示すブロック図である。
図7に示すように半導体装置700は、リーダ/ライタ701(無線通信装置、または質問器という)に接続されたアンテナ702から送信される無線信号703を受信するアンテナ704を有する。また半導体装置700は、整流回路705、定電圧回路706、復調回路707、変調回路708、論理回路709、半導体記憶装置710、ROM711により構成されている。なお、データの伝送形式は、一対のコイルを対向配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の3つに大別され、本実施の形態ではいずれの方式でも適用することができる。
次に各回路の構成について説明する。アンテナ704は、リーダ/ライタ701に接続されたアンテナ702と無線信号703の送受信を行うためのものである。また整流回路705は、アンテナ704で無線信号を受信することにより生成される入力交流信号を整流、例えば半端2倍圧整流し、後段に設けられた容量素子により、整流された信号を平滑化することで入力電位を生成するための回路である。なお整流回路705の入力側または出力側には、リミッタ回路を設けてもよい。リミッタ回路は、入力交流信号の振幅が大きく、内部生成電圧が大きい場合、ある電力以上は後段の回路に入力しないように制御するための回路である。また定電圧回路706は、入力電位から安定した電源電圧を生成し、各ブロックに供給するための回路である。また定電圧回路706は内部に、リセット信号生成回路を有していてもよい。リセット信号生成回路は、安定した電源電圧の立ち上がりを利用して、論理回路709のリセット信号を生成するための回路である。また復調回路707は、入力交流信号を包絡線検出することにより復調し、復調信号を生成するための回路である。また論理回路709は復調信号を解析し、処理を行うための回路である。半導体記憶装置710は、上記実施の形態で説明した回路構成を有し、処理に応じて一回のみデータの書き込みが出来る半導体記憶装置である。またROM711は、固有番号(ID)を格納し、処理に応じて出力を行うための回路である。なお、ROM711は、必要に応じて設ければよい。また変調回路708は、アンテナ704より出力されるデータに応じて変調をおこなうための回路である。
本実施の形態では、本発明の半導体記憶装置を半導体装置700の半導体記憶装置710として搭載することができる。本発明の半導体記憶装置を具備する構成とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。
(実施の形態6)
本実施例では、アンチヒューズ型の半導体記憶装置を具備する半導体装置の製造方法について、図8(A)〜図8(D)及び図9(A)〜図9(C)を用いて以下に説明する。ここでは、同一基板上に論理回路部1550と、半導体記憶回路部1552と、アンテナ部1554と、を設けた半導体装置を製造する一例を示す。論理回路部1550は薄膜トランジスタを用いた回路が集積される。半導体記憶回路部1552は複数のpin型ダイオード及びアンチヒューズによりメモリセルが構成される。なお、便宜上、論理回路部1550を構成する2つの薄膜トランジスタ、半導体記憶回路部1552を構成する1つのpin型ダイオード及び1つのアンチヒューズ、並びにアンテナ部1554を構成する1つの容量及び1つの薄膜トランジスタの断面図を示している。なお本実施の形態における断面図に示す各素子は、構造を明確に記すために、誇張した縮尺により表記するものとする。
なお本実施の形態において、半導体装置とは、半導体特性を利用して機能しうる装置全般を指すものとして説明する。
まず、支持基板1501上に剥離層となる金属層1502を形成する。支持基板1501としてはガラス基板を用いる。また、金属層1502としては、スパッタリング法により得られる30nm〜200nmのタングステン層、窒化タングステン層、またはモリブデン層を用いる。
次に、金属層1502の表面を酸化させて金属酸化物層を形成する。金属酸化物層の形成方法は、純水やオゾン水を用いて金属層1502表面を酸化して形成してもよいし、酸素プラズマで金属層1502表面を酸化して形成してもよい。また、酸素を含む雰囲気で加熱を行うことで金属酸化物層を形成してもよい。また、金属酸化物層は、後の剥離層となる金属層1502上に形成する絶縁層の形成工程で形成してもよい。例えば、絶縁層として酸化シリコン層や酸化窒化シリコン層をプラズマCVD法で形成する際に、金属層1502表面が酸化されて金属酸化物層が形成される。なお、ここでは金属酸化物層は図示しない。
次に、金属層1502上に第1絶縁層1503を形成する。第1絶縁層1503としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層等の絶縁層を形成する。第1絶縁層1503の一例としては、プラズマCVD法によりSiH4、NH3、及びN2Oを反応ガスとして成膜される膜厚50nm〜100nmの窒化酸化シリコン層と、SiH4、及びN2Oを反応ガスとして成膜される膜厚100nm〜150nmの酸化窒化シリコン層と、の2層の積層構造が挙げられる。また、第1絶縁層1503を積層構造とする場合、少なくとも1層は膜厚10nm以下の窒化シリコン層、或いは酸化窒化シリコン層を形成することが好ましい。また、窒化酸化シリコン層と、酸化窒化シリコン層と、窒化シリコン層とを順次積層した3層構造を形成してもよい。第1絶縁層1503は下地絶縁層として機能するが、特に必要なければ設けなくともよい。また、剥離層(ここでは金属層1502)と基板との間に、酸化シリコン層や窒化シリコン層などの下地絶縁層を設けてもよい。
次に、第1絶縁層1503上に半導体層を形成する。半導体層は、アモルファス構造を有する半導体層をLPCVD法或いはプラズマCVD法などのCVD法、又はスパッタリング法により成膜した後、結晶化を行って得られた結晶質半導体層を選択的にエッチングして所望の形状に加工する。結晶化方法としては、レーザ結晶化法、RTA又はファーネスアニール炉を用いた熱結晶化法、ニッケルなどの結晶化を助長する金属元素を用いる結晶化法などを用いればよい。なお、半導体層をプラズマCVD法により成膜すれば、第1絶縁層1503及びアモルファス構造を有する半導体層を大気に触れることなく連続成膜することができる。半導体層は、膜厚25nm〜80nm(好ましくは30nm〜70nm)で形成する。半導体層の材料は特に限定されないが、好ましくはシリコン又はシリコンゲルマニウムなどで形成する。
また、アモルファス構造を有する半導体層の結晶化には連続発振のレーザを利用することもできる。アモルファス構造を有する半導体層の結晶化に際し、大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、該固体レーザの第2高調波〜第4高調波を適用するのが好ましい。代表的には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を適用すればよい。連続発振のレーザを用いる場合には、出力10Wの連続発振のYVO4レーザから射出されたレーザビームを非線形光学素子により高調波に変換する。また、共振器の中にYVO4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザビームに成形して、被処理体に照射する。このときのエネルギー密度は0.01MW/cm2〜100MW/cm2程度(好ましくは0.1MW/cm2〜10MW/cm2)が必要である。そして、10cm/sec〜2000cm/sec程度の速度で、レーザビームに対して相対的に半導体層を移動させて照射すればよい。
なお、必要があれば、後に完成する薄膜トランジスタのしきい値を制御するために、微量な不純物元素(ボロンまたはリン)を半導体層に対して添加する。ここでは、ジボラン(B2H6)を質量分離しないでプラズマ励起したイオンドープ法を用いてボロンを添加する。
次に、フッ酸を含むエッチャントで半導体層表面の酸化膜を除去すると同時に半導体層の表面を洗浄する。そして、半導体層を覆う第2絶縁層を形成する。第2絶縁層はCVD法またはスパッタリング法を用い、膜厚を1nm〜200nmとする。好ましくは膜厚を10nm〜50nmと薄くしたシリコンを含む絶縁層の単層または積層構造を形成した後に、マイクロ波により励起されたプラズマを用いて表面窒化処理を行う。第2絶縁層は、後に形成される薄膜トランジスタのゲート絶縁層として機能する。
なお、後に容量とする領域の半導体層を導電体として機能させるため、高濃度の不純物元素(ボロンまたはリン)を半導体層に対して添加する。このとき、容量とする領域以外はレジストマスクで覆っておけばよい。またpin型ダイオードとなる半導体層にも、レジストマスク等を用いてp型不純物領域、真性半導体領域、n型不純物領域を形成する。
次に、第2絶縁層上にゲート電極1504、ゲート電極1505、ゲート電極1506、ゲート電極1507、及びアンチヒューズの下部電極となる第1の電極1509を形成する。スパッタリング法により得られた膜厚100nm〜500nmの導電層を選択的にエッチングして、所望の形状に加工してゲート電極1504〜ゲート電極1507、及び第1の電極1509を得る。
ゲート電極1504〜ゲート電極1507、及び第1の電極1509の材料としては、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。好ましくはシリコンと反応してシリサイド形成する材料を用いる。ただし、薄膜トランジスタのゲート電極としては高融点金属が好ましく、具体的にはタングステンまたはモリブデンが挙げられる。ゲート電極1504〜1507、及び第1の電極1509を積層構造とする場合には、上層となる材料層が上述した材料であればよく、ゲート絶縁層側である下層となる材料層は、リン等の不純物元素を添加したポリシリコン層としてもよい。また、第1の電極1509は、アモルファスシリコンと接するアンチヒューズの電極に用いるため、シリコンと反応する材料を用いることが好ましい。
次に、pチャネルトランジスタとする領域の半導体層及びpin型ダイオードを覆うようにレジストマスクを形成し、nチャネルトランジスタとする領域の半導体層にゲート電極1505、ゲート電極1506、ゲート電極1507をマスクとして不純物元素を導入することにより低濃度不純物領域を形成する。不純物元素としては、n型を付与する不純物元素又はp型を付与する不純物元素を用いることができる。n型を示す不純物元素としては、リン(P)やヒ素(As)等を用いることができる。ここでは、nチャネルトランジスタとする領域の半導体層にリンを1×1015/cm3〜1×1019/cm3の濃度で含まれるように導入することによりn型を示す不純物領域を形成する。
次に、レジストマスクを除去して、nチャネルトランジスタとする半導体層及びpin型ダイオードの一部を覆うようにレジストマスクを形成し、pチャネルトランジスタとする領域の半導体層及びpin型ダイオードのp型不純物領域となる領域にゲート電極1504をマスクとして不純物元素を導入することによりp型を示す不純物領域を形成する。p型を示す不純物元素としては、ボロン(B)やアルミニウム(Al)やガリウム(Ga)等を用いることができる。ここでは、pチャネルトランジスタとする領域の半導体層にボロン(B)を1×1019/cm3〜1×1020/cm3の濃度で含まれるように導入することによって、p型を示す不純物領域を形成することができる。その結果、pチャネルトランジスタとする領域の半導体層に自己整合的にチャネル形成領域1516a、及び一対のp型不純物領域1514a、並びにpin型ダイオードとする領域の半導体層にp型半導体領域1514bが形成される。p型不純物領域1514aは、ソース領域又はドレイン領域として機能する。
次に、ゲート電極1504〜ゲート電極1507、及び第1の電極1509の側面にサイドウォール絶縁層1510、サイドウォール絶縁層1511を形成する。サイドウォール絶縁層1510、サイドウォール絶縁層1511の作製方法としては、まず、第2絶縁層、ゲート電極1504〜ゲート電極1507、及び第1の電極1509を覆うように、プラズマCVD法やスパッタリング法等により、シリコン、シリコンの酸化物、又はシリコンの窒化物を含む層や、有機樹脂等の有機材料を含む層を単層又は積層して第3絶縁層を形成する。次に、第3絶縁層を、垂直方向を主体とした異方性エッチングにより選択的にエッチングすることによって、ゲート電極1504〜ゲート電極1507、及び第1の電極1509の側面に接する絶縁層(サイドウォール絶縁層1510、サイドウォール絶縁層1511)を形成する。なお、サイドウォール絶縁層1510の形成と同時に、第2絶縁層の一部をエッチングして除去する。第2絶縁層の一部が除去されることによって、ゲート電極1504〜1507及びサイドウォール絶縁層1510の下方にゲート絶縁層1512が形成される。また、第2絶縁層の一部が除去されることによって、第1の電極1509の下方及びサイドウォール絶縁層1511の下方に絶縁層1513が残存する。
次に、pチャネルトランジスタとする半導体層及びpin型ダイオードの一部を覆うようにレジストマスクを形成し、nチャネルトランジスタとする領域の半導体層にゲート電極1505、ゲート電極1506、ゲート電極1507、及びサイドウォール絶縁層1510をマスクとして不純物元素を導入することにより高濃度不純物領域を形成する。不純物元素の導入後、レジストマスクは除去する。ここでは、nチャネルトランジスタとする領域の半導体層及びpin型ダイオードとする領域の半導体層にリン(P)を1×1019/cm3〜1×1020/cm3の濃度で含まれるように導入することによって、n型を示す高濃度不純物領域及びn型不純物領域を形成することができる。その結果、nチャネルトランジスタとする領域の半導体層に、自己整合的に、チャネル形成領域1521a又はチャネル形成領域1521cと、LDD領域として機能する一対の低濃度不純物領域1519a又は一対の低濃度不純物領域1519cと、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域1517a又は高濃度不純物領域1517cと、が形成される。同時に、容量とする領域の半導体層に、自己整合的に第1不純物領域1521bと、第2不純物領域1519bと、第3不純物領域1517bと、が形成される。同時に、pin型ダイオードとする領域の半導体層に、n型不純物領域1515aと、真性半導体領域1516bが形成される。第1不純物領域1521bは、ゲート絶縁層を介してゲート電極1506と重なる領域に形成される。なお、第1不純物領域1521bには、ゲート電極1506を形成する前までに、選択的に高濃度の不純物元素が添加されている。したがって、第1不純物領域1521bは、チャネル形成領域1521a及びチャネル形成領域1521cよりも不純物濃度が大きくなっている。なお、LDD領域として機能する低濃度不純物領域1519a及び低濃度不純物領域1519c、並びに第2不純物領域1519bは、サイドウォール絶縁層1510の下方に形成される。
なお、ここでは、nチャネルトランジスタに含まれる半導体層にLDD領域を形成し、pチャネルトランジスタに含まれる半導体層にLDD領域を設けない構造を示したが、もちろんこれに限られず、nチャネルトランジスタ及びpチャネルトランジスタの両方の半導体層にLDD領域を形成してもよい。
次に、スパッタリング法、LPCVD法、またはプラズマCVD法等を用いて、水素を含む第4絶縁層1522を成膜した後、半導体層に添加された不純物元素の活性化処理および水素化処理を行う。不純物元素の活性化処理および水素化処理は、炉での熱処理(300℃〜550℃で1時間〜12時間の熱処理)または、ランプ光源を用いたRTA法を用いる。水素を含む第4絶縁層1522は、例えばプラズマCVD法により得られる窒化酸化シリコン層を用いる。ここでは、水素を含む第4絶縁層1522の膜厚は、50nm〜200nmとする。加えて、結晶化を助長する金属元素、代表的にはニッケルを用いて半導体層を結晶化させている場合、活性化と同時にチャネル形成領域におけるニッケルの低減を行うゲッタリングをも行うことができる。なお、水素を含む第4絶縁層1522は、層間絶縁層の1層目である。
次に、スパッタリング法、LPCVD法、またはプラズマCVD法等を用いて層間絶縁層の2層目となる第5絶縁層1523を形成する。第5絶縁層1523としては、酸化シリコン層、窒化シリコン層または酸化窒化シリコン層などの絶縁層の単層または積層を用いる。ここでは第5絶縁層1523の膜厚は300nm〜800nmとする。
次に、第5絶縁層1523上にレジストマスクを形成し、選択的に第4絶縁層1522及び第5絶縁層1523をエッチングして第1の電極1509に達する第1の開口1520を形成する。そして、エッチング後にレジストマスクを除去する。第1の開口1520の直径は、約1μm〜約6μmとすればよく、本実施の形態では、第1の開口1520の直径を2μmとする。
ここまでの工程を経た半導体装置の断面図が図8(A)に相当する。
次に、スパッタリング法、LPCVD法、またはプラズマCVD法等を用いて、酸化窒化シリコン層とアモルファスシリコン層を積層形成する。本実施の形態では、プラズマCVD法を用いて、膜厚15nmのアモルファスシリコン層と、膜厚6nmの酸化窒化シリコン層と、を順に積層形成する。次に、レジストマスクを形成し、選択的にアモルファスシリコン層と酸化窒化シリコン層をエッチングして、第1の開口1520と重なるアモルファスシリコン層1524a、及び酸化窒化シリコン層1524bを形成する。アモルファスシリコン層1524a、酸化窒化シリコン層1524bは、アンチヒューズ素子の抵抗材料層となる。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図8(B)に相当する。
次に、レジストマスクを形成し、選択的に第4絶縁層1522及び第5絶縁層1523をエッチングして、半導体層に達するコンタクトホール、ゲート電極に達するコンタクトホール、第1の電極1509に達する第2の開口をそれぞれ形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図8(C)に相当する。
次に、フッ酸を含むエッチャントで露呈している半導体層表面及び露呈している第1の電極1509表面の酸化膜を除去すると同時に露呈している半導体層の表面及び露呈している第1の電極1509表面を洗浄する。
次に、アンチヒューズの上部電極、pin型ダイオードの電極、並びに薄膜トランジスタのソース電極及びドレイン電極などを形成するため、スパッタリング法を用いて導電層を形成する。この導電層は、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物の単層、またはこれらの積層で形成する。ただし、この導電層は、薄膜トランジスタのソース電極及びドレイン電極に用いるため、薄膜トランジスタを構成する半導体層との接触抵抗値が比較的低い材料を用いることが好ましい。例えば、チタン層と、微量なシリコンを含むアルミニウム層と、チタン層との3層構造、或いはチタン層と、ニッケルと炭素を含むアルミニウム合金層と、チタン層との3層構造を用いる。本実施の形態では、膜厚100nmのチタン層と、膜厚350nmの純アルミニウム層と、膜厚100nmのチタン層との3層積層とする。また、本実施の形態では、アンチヒューズの下部電極の材料としてタングステン層を用い、上部電極としてチタン層を用いた例を示したが、抵抗材料層を高抵抗から低抵抗へと変化させることが可能であれば材料は特に限定されず、アンチヒューズの下部電極及び上部電極に同じ材料を用いてもよい。アンチヒューズの下部電極及び上部電極に同じ材料を用いる場合、タングステン、チタン、アルミニウム、ニッケル、クロム、モリブデン、タンタル、コバルト、ジルコニウム、バナジウム、パラジウム、ハフニウム、白金、鉄などの単体、又はこれらの合金或いは化合物から選ばれる材料の単層、又は積層構造で形成する。
次に、レジストマスクを形成し、選択的に導電層をエッチングして、ソース電極またはドレイン電極として機能する導電層1525、導電層1526、導電層1527、導電層1528、導電層1531、導電層1532、導電層1533、導電層1534、pin型ダイオード素子の電極となる配線1529、配線1530、ゲート引出配線となる配線1535、配線1536、配線1537、配線1538、配線1539、半導体記憶回路部の第2の電極1540及び第3の電極1541、アンテナ部の第4の電極1542を形成する。第2の電極1540は第1の開口1520と重なりアンチヒューズの上部電極となる。また、第3の電極1541は、第2の開口と重なり、第1の電極1509と電気的に接続する。なお、ここでは図示しないが、第4の電極1542は、アンテナ部の薄膜トランジスタと電気的に接続している。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図8(D)に相当する。本実施の形態では、同一基板上に論理回路部1550の薄膜トランジスタと、半導体記憶回路部1552のpin型ダイオード1559及びアンチヒューズ1560と、アンテナ部1554の薄膜トランジスタとを形成することができる。ここでは、論理回路部1550に設けられたpチャネルトランジスタとnチャネルトランジスタ、半導体記憶回路部1552に設けられたpin型ダイオード1559とアンチヒューズ1560、アンテナ部1554に設けられた容量とnチャネルトランジスタの断面図を示している。なお、本発明は特に限定されず、半導体記憶回路部1552に設ける薄膜トランジスタはpチャネルトランジスタとしてもよい。また、アンテナ部1554にはpチャネルトランジスタが設けられていてもよく、ここでは便宜的に1つのnチャネルトランジスタを示しているものとする。
次に、論理回路部1550の薄膜トランジスタと、半導体記憶回路部1552のpin型ダイオード及びアンチヒューズ素子と、アンテナ部1554の薄膜トランジスタを覆う第6絶縁層1543を形成する。第6絶縁層1543は、酸化シリコンを含む絶縁層または有機樹脂でなる絶縁層を用いることができるが、半導体装置の信頼性を向上させる上では酸化シリコンを含む絶縁層を用いることが好ましい。また、後に形成するアンテナをスクリーン印刷法で形成する場合には平坦面を有していることが望ましいため、塗布法を用いる有機樹脂でなる絶縁層を用いることが好ましい。第6絶縁層1543を形成する材料は、実施者が適宜選択すればよい。また、後に形成するアンテナは論理回路部1550及び半導体記憶回路部1552と重なる領域まで形成されてもよい。この場合、第6絶縁層1543は、アンテナとの絶縁を図る層間絶縁層としても機能する。輪状(例えば、ループアンテナ)又はらせん状のアンテナとする場合には、アンテナの両端のうち一方を下層に形成する配線で引き回すため、第6絶縁層1543を設けることが好ましい。ただし、マイクロ波方式を適用し、線状(例えば、ダイポールアンテナ)、平坦な形状(例えば、パッチアンテナ)等のアンテナとする場合には、後に形成するアンテナが論理回路部及び半導体記憶回路部と重ならないように配置できるため、第6絶縁層1543は特に設けなくともよい。
次に、レジストマスクを形成し、選択的に第6絶縁層1543をエッチングして、第3の電極1541に達する第3の開口と、第4の電極1542に達する第4の開口を形成する。そして、エッチング後にレジストマスクを除去する。
ここまでの工程を経た半導体装置の断面図が図9(A)に相当する。
次に、第6絶縁層1543上に金属層を形成する。金属層としては、Ti、Ni、Auから選ばれる単層またはそれらの積層を用いる。次に、レジストマスクを形成し、選択的に金属層をエッチングして、第1の電極1509の引出配線部1562に引出配線1544と、アンテナの下地層1545を形成する。なお、ここでの引出配線1544及び下地層1545は、レジストマスクを用いることなく、メタルマスクを用いたスパッタリング法で選択的に形成することもできる。アンテナの下地層1545を設けることで、アンテナとの接触面積を広く確保することができる。また、回路設計のレイアウトによっては、特に引出配線1544を形成しなくともよい。
ここまでの工程を経た半導体装置の断面図が図9(B)に相当する。
次に、アンテナ下地層1545上にアンテナ1546を形成する。アンテナ1546はスパッタリング法を用いてAlまたはAgなど金属層を形成した後、選択的にエッチングして所望の形状に加工する方法、或いはスクリーン印刷法を用いることができる。スクリーン印刷法とは、金属あるいは高分子化合物繊維のメッシュによりなるベースに、所定のパターンが感光性樹脂にて形成されたスクリーン版上に載せたインキもしくはペーストを、スキージと呼ばれるゴム、プラスチック、或いは金属のブレードを用いて、スクリーン版の反対側に置かれたワークに転写する方法である。スクリーン印刷法は、比較的大面積でのパターン形成が低コストで実現することができるメリットを有している。
ここまでの工程を経た半導体装置の断面図が図9(C)に相当する。本実施例では、同一基板上に論理回路部1550の薄膜トランジスタと、半導体記憶回路部1552のpin型ダイオード及びアンチヒューズと、アンテナ部1554の薄膜トランジスタ及びアンテナとを形成することができる。
次に、剥離を行って金属層1502及び支持基板1501を除去する。剥離は、金属酸化物層内、第1絶縁層1503と金属酸化物層の界面、又は金属酸化物層と金属層1502との界面で生じさせることができ、比較的小さな力で半導体装置となる第1の絶縁層1503より上層側を支持基板1501から引き剥がすことができる。また、金属層1502及び支持基板1501を除去する際にアンテナを設ける側に固定基板を接着してもよい。
次に、複数の半導体装置が形成された1枚のシートをカッター、ダイジング等により分割して個々の半導体装置に切り分ける。また、剥離の際に、半導体装置を一つ一つピックアップして剥離する方法を用いれば、この分断の工程は特に不要である。
次に、半導体装置をシート状の基体に固定する。シート状の基体としては、プラスチック、紙、プリプレグ、セラミックシートなどを用いることができる。2枚のシート状の基体に半導体装置を挟むように固定してもよいし、1枚のシート状の基体に接着層で固定してもよい。接着層としては、反応硬化型接着剤、熱硬化型接着剤、紫外線硬化型接着剤等の光硬化型接着剤、嫌気型接着剤などの各種硬化型接着剤を用いることができる。また、紙の形成途中に半導体装置を配置して、1枚の紙の内部に半導体装置を設けることもできる。
上記のように、半導体装置をシート状の基板に貼り合わせて半導体装置を作製することにより、薄くて軽く、落下した場合にも壊れにくい半導体装置を提供することができる。また、シート状の基板は可撓性を有する基板を適用するため、曲面や異形の形状上に貼り合わせることが可能となり、多種多様の用途が実現する。また、基板1501を再利用することにより、より安価に半導体装置を提供することができる。
また作製時に使用した基板1501を残すこともできる。この場合、基板が撓むように、基板を研磨する又は研削することで、基板を薄くすればよい。
以上の工程を経た半導体装置のメモリは、本発明に係る半導体記憶装置で構成されている。本発明の半導体記憶装置を具備する半導体装置とすることにより、配線数を削減し、小型化を図ることができ、また、データの書き込みまたは読み出しの際の誤動作が少なくすることができる。
本実施形態の半導体装置は、無線チップとして機能し、小型、薄型、軽量であると共に、フレキシブルである。よって半導体装置を物品に取り付けても、外観、美観、品質を損なわないようにすることができる。
なお、本実施の形態は他の実施の形態と適宜組み合わせることができる。。
(実施の形態7)
本実施の形態では、上記実施の形態5及び6で説明した本発明の半導体記憶装置を具備する半導体装置の使用形態の一例について説明する。
図10に示すように、半導体装置の用途は広範囲にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図10(A)参照)、包装用容器類(包装紙やボトル等、図10(C)参照)、記録媒体(DVDソフトやビデオテープ等、図10(B)参照)、乗り物類(自転車等、図10(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図10(E)、図10(F)参照)等に設けて使用することができる。
本発明の半導体装置1700は、プリント基板に実装、表面に貼る、または埋め込むことにより、物品に固定される。例えば、本であれば紙に埋め込む、または有機樹脂からなるパッケージであれば当該有機樹脂に埋め込み、各物品に固定される。本発明の半導体装置1700は、小型、薄型、軽量を実現するため、物品に固定した後もその物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、または証書類等に本発明の半導体装置1700を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、または電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。また、乗り物類であっても、本発明の半導体装置を取り付けることにより、盗難などに対するセキュリティ性を高めることができる。
以上のように、本発明の半導体記憶装置を備えた半導体装置を本実施の形態に挙げた各用途に用いることにより、情報のやりとりに用いられるデータを正確の値のまま維持することができるため、物品の認証性、またはセキュリティ性の信頼性を高めることができる。
なお、本実施の形態は、他の実施の形態と適宜組み合わせることができる。