JP2010074705A - トランスコーディング装置 - Google Patents
トランスコーディング装置 Download PDFInfo
- Publication number
- JP2010074705A JP2010074705A JP2008242121A JP2008242121A JP2010074705A JP 2010074705 A JP2010074705 A JP 2010074705A JP 2008242121 A JP2008242121 A JP 2008242121A JP 2008242121 A JP2008242121 A JP 2008242121A JP 2010074705 A JP2010074705 A JP 2010074705A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- output
- input
- supplied
- input terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Images
Landscapes
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
【課題】メモリアクセスの負荷を軽減する。
【解決手段】トランスコーディング装置1は、デコーダ部10、エンコーダ部20、外部メモリアクセスユニット30、40を含む。デコーダ部10はデコーダ11、逆量子化器・逆変換器12、動き補償ユニット13を含み、エンコーダ部20は動き補償ユニット22、変換器・量子化器23、逆量子化器・逆変換器24、エンコーダ26を含み、ユニット30、40は減算器34と加算器33を含む。減算器34にデコーダ部10の第1復号画像信号901とエンコーダ部20の第2復号画像信号911とが供給され、減算器34の出力の差分値912が外部メモリ5に格納される。加算器33にデコーダ部10の第1参照画像信号903と外部メモリ5からの差分情報921とが供給され、加算器33の出力の加算値が第2参照画像信号923としてエンコーダ部20の動き補償ユニット22に供給される。
【選択図】図1
【解決手段】トランスコーディング装置1は、デコーダ部10、エンコーダ部20、外部メモリアクセスユニット30、40を含む。デコーダ部10はデコーダ11、逆量子化器・逆変換器12、動き補償ユニット13を含み、エンコーダ部20は動き補償ユニット22、変換器・量子化器23、逆量子化器・逆変換器24、エンコーダ26を含み、ユニット30、40は減算器34と加算器33を含む。減算器34にデコーダ部10の第1復号画像信号901とエンコーダ部20の第2復号画像信号911とが供給され、減算器34の出力の差分値912が外部メモリ5に格納される。加算器33にデコーダ部10の第1参照画像信号903と外部メモリ5からの差分情報921とが供給され、加算器33の出力の加算値が第2参照画像信号923としてエンコーダ部20の動き補償ユニット22に供給される。
【選択図】図1
Description
本発明は、動画符号化入力ビットストリームのフォーマットを異なるフォーマットに変換して動画符号化出力ビットストリームを生成するトランスコーディング装置に関するもので、特にメモリアクセスの負荷を軽減するのに好適な技術に関する。
動画像符号化方式としては、現在MPEGによるMPEG−2やMPEG−4による動画像符号化方式が世界的に普及している。ITU−Tの勧告H.264として承認されるとともにISO/IECによって国際基準14496―10(MPEG part 10) Advanced Video Coding(AVC)として承認されたH.264/AVCが最新の国際標準のビデオ符号化である。尚、MPEGは、Moving Picture Expert Groupの略である。また、ITU−Tは、International Telecommunication Union、 Telecommunication Standardization Sectorの略である。尚ISO/IECは、International Organization for Standardization/ International Electrotechnical Commissionの略である。
勧告H.264/AVCによるビデオコーディングは、ビデオコーディング層(Video Coding Layer)と、ネットワーク抽象層(Network Abstraction Layer)とから構成されている。尚、ビデオコーディング層はビデオコンテキストを有効に表現するように設計されたものであり、ネットワーク抽象層はビデオのVCL表現をフォーマットするとともに種々の転送層や記憶媒体による転送のために適切な方法でのヘッダ情報を与えるものである。
また、H.264/AVCによるビデオコーディング層(VCL)は、ブロックベースドハイブリッドビデオコーディングと呼ばれるアプローチに従っている。VCL設計は、マクロブロック、スライス、スライスブロックから構成されており、各ピクチャーは固定サイズの複数のマクロブロックに分割され、各マクロブロックは輝度成分で16×16サンプルの四角形ピクチャー領域とそれに対応する2つの色差成分のそれぞれに四角形サンプル領域とを含んでいる。
また、下記非特許文献1には、MPEG2動画信号のビットストリームを異なるビットレート、レベルもしくはプロファイルにトランスコーディングすることが記載されている。更に、下記非特許文献1には、トランスコーディングのためのトランスコーダーは、2種類存在することも記載されている。1種類目は、デコーダとエンコーダとのカスケード接続により構成されたフル(完全)トランスコーダーである。前段のデコーダは、可変長デコーダ(VLD)、逆量子化器(IQ)、逆離散コサイン変換器(IDCT)、デコーダ予測ループで構成されている。後段のエンコーダは、エンコーダ予測ループ、離散コサイン変換器(DCT)、量子化器(Q)、逆量子化器(IQ)、逆離散コサイン変換器(IDCT)、可変長エンコーダ(VLC)から構成されている。2種類目は、1種類目のフル(完全)トランスコーダーから逆離散コサイン変換器(IDCT)と離散コサイン変換器(DCT)とエンコーダ予測ループとデコーダ予測ループとが省略されたドリフティー(漂流性)トランスコーダーである。
更に、下記非特許文献2には、ディジタルTV、DVD、HDTVで広く使用されているMPEG−2による圧縮映像をより良好なH.264標準のフォーマットにトランスコードすることが記載されている。H.264はMPEG−2には含まれていなかったイントラ予測を可能とし、イントラ予測は遅い動きで高い空間的相関によりマクロブロックの大きなビット節約が可能となる。MPEG−2のビットストリームからH.264のビットストリームへのトランスコーディングは、カスケーディッドクローズドループトランスコーディングアーキテクチャーにより可能である。このアーキテクチャーの前段は、可変長デコーダ(VLD)、逆量子化器(Q−1)、逆離散コサイン変換器(DCT−1)、MPEG−2動き補償ループで構成されている。アーキテクチャーの後段は、H.264整数変換器(HT)、量子化器(Q)、逆量子化器(Q−1)、H.264整数逆変換器(HT−1)、H.264動き補償ループで構成されている。
また、下記非特許文献3には、下記非特許文献2に記載されたトランスコーディングアーキテクチャーと同一のアーキテクチャーがインター・フレームに使用されることが記載されている。また、この下記非特許文献3には、イントラ・フレームに使用されるトランスコーディングアーキテクチャーも記載されている。イントラ・フレームに使用されるアーキテクチャーの可変長デコーダ(VLD)、逆量子化器(Q−1)、逆離散コサイン変換器(DCT−1)で構成されている。アーキテクチャーの後段は、H.264整数変換器(HT)、量子化器(Q)、逆量子化器(Q−1)、H.264整数逆変換器(HT−1)、ピクセルバッファ、イントラ予測部で構成されている。
Mike Knee et al、 "SEAMLESS CONCATENATION−A 21st CENTURY DREAM",http://www.bbc.co.uk/atlantic/pdf−files/montpap.pdf[平成19年2月15日検索]
Tuanjie Qian et al, "Trasform Domain Transcording From MPEG−2 to H.264 With Interpolation Drift−Error Compensation", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS FOR VIDEO TECHNOLOGY、 VOL.16, NO.4, APRIL 2006, PP.523−534.
Tuanjie Qian et al, "Trasform Domain Transcording From MPEG−2 to H.264 With Interpolation Drift Error Compensation", Proc. IEEE Workshop Signal Process. Syst. (SIPS)、 Nov. 2005, PP.635−640.
本発明者等は本発明に先立って、ディジタル放送のハードディスク記録装置への長時間を可能とするためディジタル放送によって受信したHDTV(高精細テレビジョン)のMPEG2動画符号化入力ビットストリームをH.264標準のフォーマットに変換するためのトランスコードLSIの研究・開発に従事した。
NTSC方式の標準アナログテレビジョン放送と比較してHDTVのMPEG2動画符号化入力ビットストリーム方式のディジタルテレビジョン放送をH.264標準のフォーマットに変換するためのトランスコードLSIは、上記非特許文献1に記載の前段のデコーダと後段のエンコーダとのカスケード接続によって構成されることができる。
しかし、実際のトランスコードLSIでは、前段のデコーダによる外部メモリのメモリアクセスと後段のエンコーダによる外部メモリのメモリアクセスとが必要であり、メモリアクセスの負荷が大きいことが明らかとされた。前段のデコーダと後段のエンコーダとで、それぞれ動き補償が必要であるので、動き補償用の復号画像信号の外部メモリの格納と動き補償用の参照画像信号の外部メモリからの読み出しとが必要となる。このように、トランスコードLSIでは、前段のデコーダと後段のエンコーダの2個所で外部メモリの格納・読み出しが実行されると伴にHDTV方式のMPEG2動画符号化信号であるため、メモリアクセスの負荷が極めて大きいことが明らかとされた。
本発明は、以上のような本発明に先立った本発明者等の検討の結果、なされたものである。
従って、本発明の目的とするところは、トランスコーディングに際して、メモリアクセスの負荷を軽減することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうちの代表的なものについて簡単に説明すれば下記のとおりである。
すなわち、本発明の代表的なトランスコーディング装置(1)は、動画符号化入力ビットストリーム(900)が供給されるデコーダ部(10)と、前記デコーダ部の出力信号が供給され動画符号化出力ビットストリーム(990)を生成するエンコーダ部(20)と、外部メモリ(5)と接続可能な外部メモリアクセスユニット(30、40)とを含む。
前記デコーダ部(10)は、デコーダ(11)、第1逆量子化器・逆変換器(12)、第1動き補償ユニット(13)を含む。前記エンコーダ部(20)は、第2動き補償ユニット(22)、変換器・量子化器(23)、第2逆量子化器・逆変換器(24)、エンコーダ(26)を含む。前記外部メモリアクセスユニット(30、40)は、減算器(34)と加算器(33)とを含む。
前記減算器(34)に前記デコーダ部(10)の第1復号画像信号(901)と前記エンコーダ部(20)の第2復号画像信号(911)とがそれぞれ供給され、前記減算器(34)の出力から差分値(912)が生成され前記外部メモリ(5)には格納可能とされる。前記加算器(33)に前記デコーダ部(10)の第1参照画像信号(903)と前記外部メモリ(5)から読み出される差分復号画像情報(913、920、921)とが供給され、前記加算器(33)の出力からの加算値が第2参照画像信号(923)として、前記エンコーダ部(20)の前記第2動き補償ユニット(22)に供給されることを特徴とする(図1、図2参照)。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。すなわち、トランスコーディングに際して、メモリアクセスの負荷を軽減することができる。
《代表的な実施の形態》
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
〔1〕本発明の代表的な実施の形態による動画符号化入力ビットストリームのフォーマットを異なるフォーマットに変換して動画符号化出力ビットストリームを生成することが可能なトランスコーディング装置(1)は、前記動画符号化入力ビットストリーム(900)が供給されるデコーダ部(10)と、前記デコーダ部の出力信号が供給されることにより前記動画符号化出力ビットストリーム(990)を生成するエンコーダ部(20)とを含む。
前記デコーダ部(10)は、デコーダ(11)と、第1逆量子化器・逆変換器(12)と、第1動き補償ユニット(13)とを含むものである。前記デコーダ(11)の入力に前記動画符号化入力ビットストリーム(900)が供給され、前記デコーダ(11)の出力は前記第1逆量子化器・逆変換器(12)の入力に供給される。前記第1逆量子化器・逆変換器(12)の出力は前記第1動き補償ユニット(13)の入力に供給され、前記第1動き補償ユニット(13)は第1参照画像信号(903)と前記第1逆量子化器・逆変換器(12)の前記出力から第1復号画像信号(901)を生成する。
前記エンコーダ部(20)は、第2動き補償ユニット(22)と、変換器・量子化器(23)と、第2逆量子化器・逆変換器(24)と、エンコーダ(26)とを含むものである。前記第2動き補償ユニット(22)は第2参照画像信号(923)と前記デコーダ部(10)の出力から生成される前記第1復号画像信号(901)とから出力を生成して、前記変換器・量子化器(23)の入力に前記第2動き補償ユニット(22)の前記出力が供給される。前記エンコーダ(26)の入力に前記変換器・量子化器(23)の出力が供給され、前記エンコーダ(26)の出力から前記動画符号化出力ビットストリーム(990)が生成される。前記第2逆量子化器・逆変換器(24)の入力に前記変換器・量子化器(23)の出力が供給され、前記第2逆量子化器・逆変換器(24)の出力から第2復号画像信号(911)が生成される。
前記トランスコーディング装置(1)は、外部メモリ(5)と接続可能に構成された外部メモリアクセスユニット(30、40)を更に具備する。前記外部メモリアクセスユニット(30、40)は、減算器(34)と加算器(33)とを含む。
前記外部メモリアクセスユニット(30、40)の前記減算器(34)の第1入力端子と第2入力端子とに前記デコーダ部(10)からの前記第1復号画像信号(901)と前記エンコーダ部(20)からの前記第2復号画像信号(911)とがそれぞれ供給されて、前記減算器(34)の出力端子から前記第1復号画像信号(901)と前記第2復号画像信号(911)との差分値(912)が生成される。前記外部メモリ(5)には前記差分値(912)に関係した差分復号画像情報(913)が格納可能とされ、前記外部メモリ(5)から前記差分復号画像情報(913、920、921)が読み出し可能とされている。
前記外部メモリアクセスユニット(30、40)の前記加算器(33)の第1入力端子と第2入力端子とに前記デコーダ部(10)のための前記第1参照画像信号(903)と前記外部メモリ(5)から読み出される前記差分復号画像情報(913、920、921)とがそれぞれ供給されて、前記加算器(33)の出力端子から前記第1参照画像信号(903)と前記差分復号画像情報(913、920、921)との加算値が生成される。前記加算器(33)の前記出力端子から生成される前記加算値は、前記第2参照画像信号(923)として、前記エンコーダ部(20)の前記第2動き補償ユニット(22)に供給されることを特徴とする(図1、図2参照)。
前記実施の形態によれば、前記外部メモリアクセスユニット(30、40)を介して前記外部メモリ(5)に格納され読み出される情報は前記減算器(34)の出力から生成される前記第1復号画像信号(901)と前記第2復号画像信号(911)との差分値(912)となる。前記トランスコーディング装置(1)では前段の前記デコーダ部(10)からの前記第1復号画像信号(901)と後段の前記エンコーダ部(20)からの前記第2復号画像信号(911)とは同一フレームの同一座標の画素に関するものであるので、この両復号画像信号(901、902)の類似性は極めて高くなるものである。従って、両復号画像信号(901、902)の各データ量と比較すると、類似性の極めて高い両復号画像信号(901、902)が供給される前記減算器(34)の出力からの差分値(912)のデータ量は極めて小さな値となる。このデータ量の極めて小さな差分値(912)に関係した差分復号画像情報(913)が前記外部メモリ(5)に格納されるので、前記トランスコーディング装置(1)のメモリアクセスの負荷を軽減することができる。
また、前記トランスコーディング装置(1)では前段の前記デコーダ部(10)の第1参照画像信号(903)と後段の前記エンコーダ部(20)の前記第2参照画像信号(923)とは同一フレームの同一座標の画素に関するものであるので、この両参照画像信号(903、923)の類似性は極めて高くなるものである。データ量の極めて小さな差分値(913、920、921)が前記外部メモリ(5)から読み出されて前記加算器(33)で前記第1参照画像信号(903)と加算されて、前記加算器(33)の出力から前記第2参照画像信号(923)が生成されて前記エンコーダ部(20)の前記第2動き補償ユニット(22)に供給されることができる。従って、前記外部メモリ(5)の読み出しデータ量が低減されるので、前記トランスコーディング装置(1)のメモリアクセスの負荷を軽減することができる。
好適な実施の形態では、前記外部メモリアクセスユニット(30、40)は、第1バッファメモリ(31)と第2バッファメモリ(32)とを更に含む。
前記第1バッファメモリ(31)の入力と出力とが前記デコーダ部(10)の前記第1動き補償ユニット(13)の出力と前記減算器(34)の前記第1入力端子とにそれぞれ接続され、前記第1バッファメモリ(31)は前記第1復号画像信号(901)を前記第1動き補償ユニット(13)の前記出力から前記減算器(34)の前記第1入力端子へ転送可能とされる。
前記第2バッファメモリ(32)の入力と出力とが前記デコーダ部(10)の前記第1動き補償ユニット(13)の前記入力と前記加算器(33)の前記第1入力端子とにそれぞれ接続され、前記第2バッファメモリ(32)は前記第1参照画像信号(903)を前記第1動き補償ユニット(13)の前記入力から前記加算器(33)の前記第1入力端子へ転送可能とされることを特徴とする。
他の好適な実施の形態では、前記外部メモリアクセスユニット(30、40)は、データ圧縮ユニット(36)とデータ伸張ユニット(35)とを更に含む。
前記データ圧縮ユニット(36)の入力が前記減算器(34)の前記出力に接続され、前記データ圧縮ユニット(36)の出力から前記差分値(912)を圧縮した前記差分復号画像情報(913)が前記外部メモリ(5)に格納可能とされる。
前記データ伸張ユニット(35)の入力に前記外部メモリ(5)から読み出される前記差分復号画像情報(920)が供給され、前記データ伸張ユニット(35)の出力から前記差分復号画像情報(920)を伸張した伸張差分復号画像情報(921)が前記加算器(33)の前記第2入力端子に供給可能とされることを特徴とする。
更に他の好適な実施の形態では、前記データ圧縮ユニット(36)はデータ圧縮テーブルメモリ(361)を含み(図5参照)、前記データ伸張ユニット(35)はデータ伸張テーブルメモリ(351)を含む(図7参照)。
前記データ圧縮ユニット(36)の前記データ圧縮テーブルメモリ(361)は前記データ圧縮ユニット(36)の前記入力に供給される第1入力データに応答して当該第1入力データのビット数よりも小さなビット数の第1出力データを前記データ圧縮ユニット(36)の前記出力に生成可能である(図5参照)。
前記データ伸張ユニット(35)の前記データ伸張テーブルメモリ(351)は前記データ伸張ユニット(35)の前記入力に供給される第2入力データに応答して当該第2入力データのビット数よりも大きなビット数の第2出力データを前記デデータ伸張ユニット(35)の前記出力に生成可能であることを特徴とする(図7参照)。
より好適な実施の形態では、前記外部メモリアクセスユニット(30、40)は、第1セレクタ(71)と第2セレクタ(70)とを更に含む。
前記第1セレクタ(71)の第1入力端子と第2入力端子とは前記減算器(34)の前記出力端子と前記減算器(34)の前記第2入力端子とにそれぞれ接続され、前記第1セレクタ(71)の出力端子は前記外部メモリ(5)と接続可能とされている。
前記第2セレクタ(70)の第1入力端子と第2入力端子とは前記加算器(33)の前記出力端子と前記加算器(33)の前記第2入力端子とにそれぞれ接続され、前記第2セレクタ(70)の出力端子は前記エンコーダ部(20)の前記第2動き補償ユニット(22)の入力に接続されている。
前記第1セレクタ(71)の制御入力端子と前記第2セレクタ(70)の制御入力端子とに、制御信号(950)が供給可能とされている。
前記制御信号(950)が第1の状態(ローレベル“0”)の場合には、前記第1セレクタ(71)の前記出力端子には前記第1セレクタ(71)の前記第1入力端子に供給される前記減算器(34)の出力信号が伝達され、前記第2セレクタ(70)の前記出力端子には前記第2セレクタ(70)の前記第1入力端子に供給される前記加算器(33)の出力信号が伝達される(図9参照)。
前記制御信号(950)が前記第1の状態と異なる第2の状態(ハイレベル“1”)の場合には、前記第1セレクタ(71)の前記出力端子には前記第1セレクタ(71)の前記第2入力端子に供給される前記減算器(34)の前記第2入力端子に供給される入力信号が伝達され、前記第2セレクタ(70)の前記出力端子には前記第2セレクタ(70)の前記第2入力端子に供給される前記加算器(33)の前記第2入力端子に供給される入力信号が伝達されることを特徴とする(図10参照)。
更により好適な実施の形態では、前記第1セレクタ(71)の前記第1入力端子には前記データ圧縮ユニット(36)を介して前記減算器(34)の前記出力信号が供給可能とされ(図9参照)、前記第2セレクタ(70)の前記第2入力端子には前記加算器(33)の前記第2入力端子に前記出力が接続された前記データ伸張ユニット(35)の入力信号が供給可能とされることを特徴とする(図10参照)。
更に他のより好適な実施の形態では、前記トランスコーディング装置(1)は半導体集積回路によって構成され、前記外部メモリ(5)は前記半導体集積回路と異なる半導体記憶装置によって構成されたことを特徴とする(図1、図2参照)。
具体的な一つの実施の形態では、前記第1セレクタ(71)の前記制御入力端子と前記第2セレクタ(70)の前記制御入力端子とに供給可能な前記制御信号(950)は前記半導体集積回路(1)の外部から供給される信号(GND、Vdd)であることを特徴とする(図9、図10参照)。
他の具体的な一つの実施の形態では、前記半導体集積回路(1)はプロセッサ(100)とレジスタ(101)とを含み、前記プロセッサ(100)による前記レジスタ(101)へのレジスタ設定によって前記制御信号(950)が上記第1の状態と上記第2の状態とのいずれにも任意に設定可能であることを特徴とする(図11参照)。
更にその他の具体的な一つの実施の形態では、前記トランスコーディング装置(1)はバッテリー(120)からの電源電圧によって動作可能であって、前記制御信号(950)の上記第1の状態と上記第2の状態とは前記バッテリー(120)の前記電源電圧の低レベルと高レベルとによってそれぞれ設定可能であることを特徴とする(図12参照)。
より具体的な一つの実施の形態では、前記デコーダ部(10)にはMPEG2のフォーマットを有する前記動画符号化入力ビットストリーム(900)が供給され、前記エンコーダ部(20)からH.264のフォーマットを有する前記動画符号化出力ビットストリーム(990)が生成されることを特徴とする(図1参照)。
最も具体的な一つの実施の形態では、前記データ圧縮ユニット(36)によるデータ圧縮と前記データ伸張ユニット(35)によるデータ伸張とによって非可逆圧縮・伸張が実行されることを特徴とする(図1参照)。
《実施の形態の説明》
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
次に、実施の形態について更に詳述する。尚、発明を実施するための最良の形態を説明するための全図において、前記の図と同一の機能を有する部品には同一の符号を付して、その繰り返しの説明は省略する。
《トランスコーダー》
図1は本発明の1つの実施の形態のトランスコーダーのデータフローを主に示す図であり、図2は本発明の1つの実施の形態のトランスコーダーの構成を示す図である。
図1は本発明の1つの実施の形態のトランスコーダーのデータフローを主に示す図であり、図2は本発明の1つの実施の形態のトランスコーダーの構成を示す図である。
図1および図2に示すトランスコーダーでは、一例としてMPEG2動画信号のビットストリームが供給されることによって、H.264標準のフォーマットにトランスコードする場合を説明するものである。
図1および図2に示すトランスコーダーは、トランスコーダー大規模半導体集積回路(LSI:Large Scale Integrated circuit)1の形態に構成されている。
図1に示すトランスコーダーLSI1はMPEG−2デコーダ10とH.264エンコーダ20とバンド幅低減ユニット30とを含む一方、外部メモリ5に接続されている。外部メモリ5は、例えば同期DRAM(SDRAM)によって構成され、トランスコーダーLSI1がトランスコーディング動作を実行する際のデータの一時的な格納等に使用されるものである。すなわち、外部メモリ5には、MPEG2動画信号の入力ビットストリーム900を一時的に保存するためのストリームバッファ51としての領域、前段のMPEG−2デコーダ10が使用するフレームバッファ52としての領域、後段のH.264エンコーダ20が使用するフレームバッファ53としての領域、出力ビットストリーム990を一時的に保存するためのストリームバッファ54としての領域等が確保されている。尚、図1では、LSI内の各構成要素から外部メモリ5中の各領域に直接アクセスしているように見えるが、実際には図2に示すようにバンド幅低減ユニット30の内部バスインターフェースユニット61〜66と内部バス200と外部メモリインターフェースユニット40等を経由して外部メモリ5がアクセスされるものである。また図1および図2に示す実施の形態では、MPEG−2デコーダ10、H.264エンコーダ20、バンド幅低減ユニット30、外部メモリインターフェースユニット40がSI1の単一のチップに内蔵されている場合が示されているが、LSIへの集積化の形態は必ずしもこの形態に限定されるものではない。
まず、図1を参照して、トランスコーダーLSI1がトランスコード処理を行う際のデータフローを説明する。外部から供給されるMPEG−2ストリーム900は、トランスコーダーLSI1に供給された後、一時的に外部メモリ5の中の入力ビットストリーム用バッファ51の領域に格納される。尚、この入力ビットストリーム用バッファ51はLSI1の内部に搭載することも可能である。
≪MPEG−2デコーダ≫
次に、MPEG−2デコーダ10は入力ビットストリーム用バッファ51からストリームデータを読み出して、可変長符号デコーダ11、逆量子化・逆DCTユニット12、動き補償ユニット13によってデコード処理を行う。MPEG−2デコーダ10によるデコード結果の画像901は、外部メモリ5のMPEG−2デコーダ用フレームバッファ領域52とトランスコーダーLSI1に内蔵されたバッファメモリ31とに書き込まれるものである。トランスコーダーLSI1に内蔵されたバッファメモリ31は前段のMPEG−2デコーダ10と後段のH.264エンコーダ20との間で必要な情報を転送するためのものであり、デコード結果の画像901だけでなく復号処理中の画像の大きさ、ピクチャーの種類、動きベクトル情報等のビットストリームの種々の属性情報も書き込まれるものである。
次に、MPEG−2デコーダ10は入力ビットストリーム用バッファ51からストリームデータを読み出して、可変長符号デコーダ11、逆量子化・逆DCTユニット12、動き補償ユニット13によってデコード処理を行う。MPEG−2デコーダ10によるデコード結果の画像901は、外部メモリ5のMPEG−2デコーダ用フレームバッファ領域52とトランスコーダーLSI1に内蔵されたバッファメモリ31とに書き込まれるものである。トランスコーダーLSI1に内蔵されたバッファメモリ31は前段のMPEG−2デコーダ10と後段のH.264エンコーダ20との間で必要な情報を転送するためのものであり、デコード結果の画像901だけでなく復号処理中の画像の大きさ、ピクチャーの種類、動きベクトル情報等のビットストリームの種々の属性情報も書き込まれるものである。
MPEG−2デコーダ10によるMPEG−2デコード時には、動き補償ユニット13はMPEG2動画信号の入力ビットストリーム900中に含まれている動きベクトル情報を用いてフレーム間の動き補償処理を行うものである。この動き補償処理時にはその時点までに復号された過去の復号フレームの画像データを必要とするので、デコード済みの画像データが動き補償の参照画像903としてMPEG−2デコーダ用フレームバッファ領域52に格納される。ただし、MPEG−2では全てのデコード済みフレームが動き補償の参照画像903として使用されるわけではないため、参照されないフレームはフレームバッファ領域52に格納されない。
≪H.264エンコーダ≫
外部メモリ5のMPEG−2デコーダ用フレームバッファ領域52とトランスコーダーLSI1の内蔵バッファメモリ31とにMPEG−2デコーダ10によって格納されたデコード済み画像データ901は、後段のH.264エンコーダ20による下記のような動作によってH.264標準のフォーマットに符号化される。
外部メモリ5のMPEG−2デコーダ用フレームバッファ領域52とトランスコーダーLSI1の内蔵バッファメモリ31とにMPEG−2デコーダ10によって格納されたデコード済み画像データ901は、後段のH.264エンコーダ20による下記のような動作によってH.264標準のフォーマットに符号化される。
MPEG−2デコーダ10から供給されたデコード済みの画像901は、H.264エンコーダ20の動き予測ユニット21および動き補償ユニット22に供給される。この動き予測ユニット21は、入力画像フレームの処理対象の領域に類似する領域を以前のフレーム中から探し出す処理(動きベクトル探索処理)を行うものである。一般的な動画像符号化処理では動きベクトル探索処理は、元来は処理対象の領域の周辺を広く検索する必要があるので、大きな処理量を必要とするものである。しかしトランスコード処理での動きベクトル探索処理は、前段のMPEG−2デコーダ10で復号された動きベクトルと後段のH.264エンコーダ20の動きベクトルとの間に存在する類似性を使用することによって大幅に処理量を削減することが可能である。
すなわち、図1および図2に示すトランスコーダーLSI1の実施の形態においては、この類似性を利用するためにトランスコーダーLSI1の内蔵バッファメモリ31に格納されたMPEG−2の動きベクトルで指定される領域のごく近傍のみを動きベクトル探索の対象とすることで処理量の削減を行うものである。例えば、H.264の標準では動きベクトルは水平方向と垂直方向の各成分とも1/4画素精度で指定可能であるが、動きベクトルの成分の整数部についてはMPEG−2の動きベクトルの値を再利用して小数部のみ再検索すると言う方法を採用することもできる。すなわち、この場合にはMPEG−2デコーダ10の動き補償ユニット13が参照した参照画像領域903と略同じ座標の参照画像領域923が、しばらくの間でH.264エンコーダ20の動き予測ユニット21と動き補償ユニット22とで参照されることになる。このようにして検出された動きベクトルとそれによって指定される参照画像903、923中の領域とを用いて、動き補償ユニット22にて動き補償の逆変換に相当する処理(入力画像と参照画像の差分を算出する処理)を行う。次にその結果を整数変換・量子化ユニット23において整数変換・量子化処理を実行して、可変長符号エンコーダ26においてH.264のフォーマットの動画信号のビットストリーム990にエンコードする。この際にレート制御ユニット25は、整数変換・量子化ユニット23の量子化係数を調整することによってビットレートの調整を行う。また、整数変換・量子化ユニット23の出力は、逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット24を介して、外部メモリ5のH.264エンコーダ用フレームバッファ領域53に書き込まれる。
尚、整数変換・量子化ユニット23における整数変換は、離散コサイン変換(DCT)の係数が簡単な整数とされた直交変換となっている。また、逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット24のデブロッキングフィルタはループフィルタとも呼ばれるものであり、マクロブロック境界付近で隣接するマクロブロックと画素値が大きく異なるために見える歪を抑制する機能を持っている。
≪マクロブロック単位のパイプライン処理≫
図1に示すトランスコーダーLSI1のMPEG−2デコーダ10とH.264エンコーダ20では、例えば、図3に示すようにマクロブロック単位のパイプライン処理ステージで実行される。
図1に示すトランスコーダーLSI1のMPEG−2デコーダ10とH.264エンコーダ20では、例えば、図3に示すようにマクロブロック単位のパイプライン処理ステージで実行される。
図3は、図1に示すトランスコーダーLSI1のMPEG−2デコーダ10とH.264エンコーダ20とで実行されるマクロブロック単位のパイプライン処理を説明する図である。
最初のステージでは、外部から供給されるMPEG−2ストリーム900がMPEG−2デコーダの10に供給されて、MPEG−2デコーダの可変長デコーダ11は可変長デコード処理80を実行する。次のステージではデコード結果の逆量子化・逆DCTユニット12による逆量子化・逆DCT処理81が実行され、次のステージでは動き補償ユニット13による動き補償処理82が実行される。
その後に、MPEG−2デコーダ10からのデコード済みの画像信号はH.264エンコーダ20へ供給されて、ステージ毎の処理が実行される。まず、動き予測ユニット21による動き予測処理83が実行され、次に動き補償ユニット22による動き補償処理84が実行される。また次に整数変換・量子化ユニット23による整数変換・量子化処理85が実行され、次に可変長エンコードユニット25にて可変長エンコード処理86が実行される。更にこの可変長エンコード処理86と平行して、逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット24において逆量子化・逆整数変換・デブロッキングフィルタ処理87が実行されている。
図4は、図1に示すトランスコーダーLSI1のMPEG−2デコーダ10とH.264エンコーダ20とで実行されるマクロブロック単位のパイプライン処理を更に詳細に説明する図である。
例えば、図4に示すようにマクロブロックNの動き予測処理83の実施中には、その次のマクロブロックN+1の動き補償処理82と更にその次のマクロブロックN+2の逆量子化・逆DCT処理81とまた更にその次のマクロブロックN+3の可変長デコード処理80とが並列に実行される。
このように、図1に示すトランスコーダーLSI1においてH.264/AVCに準拠した複数のマクロブロックに対してのMPEG−2デコーダ10の複数の処理とH.264エンコーダ20の複数の処理とを並列化したパイプライン処理を実行するものである。従って、パイプライン処理が1ステージ進行することによって、1個のマクロブロックのエンコードデータが可変長エンコードユニット25から生成されることができる。このように、H.264/AVCに準拠するマクロブロック単位のパイプライン処理を実行するために、デコード処理対象の画像データだけでなく、それに付随する画面サイズ、ピクチャーの種類、動きベクトル等の属性情報もパイプライン処理のステージ信号に同期して転送される必要がある。
≪バンド幅低減ユニット≫
次に、図1および図2に示す本発明の実施の形態によるトランスコーダーLSIの大きな特徴のバンド幅低減ユニット30の構成とバンド幅低減ユニット30におけるバンド幅削低減処理の動作とについて詳細に説明する。
次に、図1および図2に示す本発明の実施の形態によるトランスコーダーLSIの大きな特徴のバンド幅低減ユニット30の構成とバンド幅低減ユニット30におけるバンド幅削低減処理の動作とについて詳細に説明する。
すなわち、図1および図2に示すトランスコーダーLSIのバンド幅低減ユニット30は、第1バッファメモリ31と、第2バッファメモリ32と、加算器33と、減算器34と、簡易データ伸張ユニット35、簡易データ圧縮ユニット36とを含んでいる。従って、トランスコーダーLSIのH.264エンコーダ20の逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット24の出力処理データは、簡易データ圧縮ユニット36によってデータ圧縮されて外部メモリ5のH.264エンコーダ用フレームバッファ領域53に書き込まれる。また、逆に外部メモリ5のH.264エンコーダ用フレームバッファ領域53から読み出される処理データは、簡易データ伸張ユニット35によってデータ伸張されてH.264エンコーダ20の動き予測ユニット21と動き補償ユニット22とに供給される。
この際に、H.264エンコーダ用フレームバッファ領域53にH.264参照画像911、923の各画素値そのものが格納されるのではなく、H.264参照画像の画素値911、923とMPEG−2参照画像901、903の同一フレームで同一座標の画素値との差分を表す差分データ912、921がフレームバッファ領域53に格納される。このようにトランスコード処理では、前段のMPEG−2デコーダ10と後段のH.264エンコーダ20は略同じ内容の画像を処理することになるため、同一フレームの同一座標に着目した場合に、MPEG−2参照画像像901、903の画素値とH.264参照画像911、923の画素値は類似した値となり、それらの差分値912、921はDC成分付近に集中した分布となる。本発明の図1および図2に示すトランスコーダーLSIでは、この特性を利用してデータ圧縮を行うものである。
すなわち、H.264エンコーダ用フレームバッファ領域53に動き補償用復号画像911を書き込む際には、格納対象であるH.264の動き補償用復号画像の画素値911と同一フレームで同一座標のMPEG−2復号画像の画素値910がバンド幅低減ユニット30のバッファメモリ31から高速で読み出される。その理由は、MPEG−2復号画像の画素値はバンド幅低減ユニット30のバッファメモリ31に格納されているので、低速の外部メモリ5から読み出す必要はないためである。次に、減算器34において、H.264の動き補償用復号画像の画素値911と同一フレームで同一座標のMPEG−2復号画像の画素値910との差分値912が生成される。この差分値912は簡易データ圧縮ユニット36でデータ圧縮され、データ圧縮後の差分値913がH.264エンコーダ用フレームバッファ領域53に書き込まれる。
次にH.264エンコーダ用フレームバッファ領域53から参照画像を読み出す際にはH.264エンコーダ用フレームバッファ領域53から読み出されたデータ圧縮後の差分値920が簡易データ伸張ユニット35にてデータ伸張され、データ伸張後の差分値921が生成される。その後に、同一フレームで同一座標のMPEG−2参照画像の画素値903、922が動き補償用バッファメモリ32から読み出されて、加算器33によってデータ伸張差分値921とMPEG−2参照画素値903、922とが加算されることでH.264参照画像の画素値923が生成されH.264エンコーダ2の動き予測ユニット21と動き補償ユニット22に供給される。尚、H.264エンコーダ2の動き予測ユニット21は前段のMPEG−2デコーダ10の動きベクトルのごく近傍のみしか参照しないため、MPEG−2デコーダ20の動き補償ユニット13が参照画像903を読み出す際に縦方向と横方向とに数画素分多く読み出して、その読み出し結果をバッファメモリ32に格納すれば良い。従って、加算器33に供給されるMPEG−2参照画像の画素値922は常に高速のバッファメモリ32に格納されているので、低速の外部メモリ5から読み出す必要はない。またMPEG−2デコーダ20の動き補償ユニット13による参照画像903の読み出しには局在性があるので、高速のバッファメモリ32を参照画像922の読み出し用のキャッシュメモリとしても使用することもできる。尚、例えば簡易データ圧縮ユニット36においてデータ量が半分に削減されると、H.264エンコーダ用フレームバッファ領域53の容量を半分に削減されるだけでなく、メモリアクセスのためのバス幅も半分に削減されることになる。
≪データ圧縮ユニット≫
図5は、図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1のバンド幅低減ユニット30に含まれる簡易データ圧縮ユニット36の構成を示す図である。
図5は、図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1のバンド幅低減ユニット30に含まれる簡易データ圧縮ユニット36の構成を示す図である。
図5に示すように、簡易データ圧縮ユニット36はテーブルメモリ361とクリップ回路362とを含み、クリップ回路362には減算器34から生成される9ビットの差分値912が供給される。減算器34では、H.264の動き補償用復号画像の画素値911と同一フレームで同一座標のMPEG−2復号画像の画素値910とから、両者の差分値912が生成されるものであった。画像の画素値の精度が8ビット幅であるとすると、MPEG−2復号画像の画素値910とH.264の動き補償用復号画像の画素値911の値は0から255までの範囲となる。従って、両者の差分値912は−255〜255までの範囲となり、減算器34から生成される差分値912は9ビット幅となる。
9ビット幅の差分値912は、簡易データ圧縮ユニット36のクリップ回路362によって−128〜127の範囲の8ビット幅の値にクリッピングされる。このクリッピング処理によって、−128よりも小さな値は−128に変更されて、127より大きな値は127に変更される。このような非線形量子化処理によってクリップ回路362から生成された8ビットのデータ値は、出力データ幅が4ビットでエントリー数が256個のテーブルメモリ361のアドレス入力端子にリードアドレスとして供給される。このテーブルメモリ361はリードオンリメモリ(ROM:Read Only Memory)によって構成され、テーブルメモリ361には図6に示したデータが格納されている。
図6は、図5に示した簡易データ圧縮ユニット36に格納されるデータの構成を示す図である。
図6の左側にはリード入力アドレス信号が示されおり、図6の右側にはリード出力データが示されている。
例えば、9ビットの差分値912が−10(10進数)であった場合に、これを8ビットの16進数で表現すると“0xF6”となって、この値をテーブルメモリ361のアドレスとしてリード動作を行うと、簡易データ圧縮ユニット36の出力913としてのリードデータ“0xB”(10進数の−5)が生成される。
以上のように、簡易データ圧縮ユニット36のクリップ回路362の入力に9ビット幅の差分値912が供給されて、クリップ回路362の出力からテーブルメモリ361のリードアドレス入力端子に8ビットのリードアドレス信号が供給され、テーブルメモリ361からは簡易データ圧縮ユニット36の出力913として10進数で−8から+7までの数値範囲の4ビット幅(符号1ビットで数値3ビット)のリードデータが生成される。結果としては、8ビット幅のH.264の動き補償用復号画像の画素値911が9ビットの差分値912に変換された後に4ビット幅の出力913に変換されるので、データ量が略1/2に圧縮されるこができる。
尚、簡易データ圧縮ユニット36でのデータ圧縮方式は、クリップ回路362を使用した非線形量子化に限定されるものではなく、それ以外に線形量子化、可変長符号化、ベクトル量子化等いろいろな方式を適用することが可能である。また、データ圧縮率についても、1/2に限定されるものではない。
≪データ伸張ユニット≫
図7は、図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1のバンド幅低減ユニット30に含まれる簡易データ伸張ユニット35の構成を示す図である。
図7は、図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1のバンド幅低減ユニット30に含まれる簡易データ伸張ユニット35の構成を示す図である。
図7に示すように、簡易データ伸張ユニット35はテーブルメモリ351を含み、テーブルメモリ351のリードアドレス入力端子には外部メモリ5のH.264エンコーダ用フレームバッファ領域53から読み出されたデータ圧縮後の4ビット幅の差分値920が供給される。簡易データ伸張ユニット35のテーブルメモリ351の出力からは8ビットのデータ伸張後の差分値921が生成され、加算器33に供給される。
図8は、図7に示した簡易データ伸張ユニット35に格納されるデータの構成を示す図である。
図8の左側にはリード入力アドレス信号が示されおり、図8の右側にはリード出力データが示されている。
すなわち、外部メモリ5のH.264エンコーダ用フレームバッファ領域53には、画素当り4ビット幅の差分データの圧縮値が格納されている。外部メモリ5から4ビット幅で読み出された圧縮後の差分値920は、簡易データ伸張ユニット35のテーブルメモリ351のアドレス端子へ供給される。図8に示すように、テーブルメモリ351はリード入力アドレス信号が10進数で−8から+7までの数値範囲の4ビット幅(符号1ビットで数値3ビット)であり、リードデータが10進数で−128から+64までの数値範囲の8ビット幅(符号1ビットで数値7ビット)であり、エントリー数16の構成となっている。このテーブルメモリ351も、リードオンリメモリ(ROM:Read Only Memory)によって構成される。
例えば、圧縮後の差分値920“0xB”(10進数で−5)をテーブルメモリ351のアドレス入力信号としてリード動作を実行すると、テーブルメモリ351の出力から簡易データ伸張ユニット35の出力921としてのリードデータ“0xF0”(10進数で−16)が読み出され、加算器33に供給される。加算器33では、簡易データ伸張ユニット35の出力からの伸張後の差分値921とバッファメモリ32から読み出したMPEG−2参照画像の画素値922とが加算されることによって、H.264の参照画像の画素値923が生成される。
≪非圧縮モードと圧縮モードとの切り換え≫
図5に示した簡易データ圧縮ユニット36と図7に示した簡易データ伸張ユニット35とを使用する図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1にて実行されるデータ圧縮とデータ伸張とでは非可逆圧縮となり、圧縮データを伸張(展開、解凍)しても元のデータとバイナリデータは完全には一致しなくなるものである。このように圧縮伸張の方式が非可逆となるので、図1と図2に示すトランスコーダーLSI1では、圧縮前のデータであるH.264の動き補償用復号画像の画素値911と伸張後のデータであるH.264の参照画像の画素値923との間には誤差成分が存在することになる。例えば、図5に示した簡易データ圧縮ユニット36のクリップ回路362によってクリッピング処理される9ビット幅の差分値912に関してクリッピング処理前の大きな値とクリッピング処理後の小さな値との差が大きな値である場合には、この誤差成分が大きくなる。その結果、トランスコード出力であるH.264の動画信号のビットストリーム990の画質が劣化する場合もある。
図5に示した簡易データ圧縮ユニット36と図7に示した簡易データ伸張ユニット35とを使用する図1および図2に示す本発明の実施の形態によるトランスコーダーLSI1にて実行されるデータ圧縮とデータ伸張とでは非可逆圧縮となり、圧縮データを伸張(展開、解凍)しても元のデータとバイナリデータは完全には一致しなくなるものである。このように圧縮伸張の方式が非可逆となるので、図1と図2に示すトランスコーダーLSI1では、圧縮前のデータであるH.264の動き補償用復号画像の画素値911と伸張後のデータであるH.264の参照画像の画素値923との間には誤差成分が存在することになる。例えば、図5に示した簡易データ圧縮ユニット36のクリップ回路362によってクリッピング処理される9ビット幅の差分値912に関してクリッピング処理前の大きな値とクリッピング処理後の小さな値との差が大きな値である場合には、この誤差成分が大きくなる。その結果、トランスコード出力であるH.264の動画信号のビットストリーム990の画質が劣化する場合もある。
以下に説明する実施の形態は、非可逆圧縮の誤差によるトランスコード出力の画質劣化の問題を解消するためのものである。
図9は非可逆圧縮の誤差によるトランスコード出力の画質劣化の問題を解消するための本発明の他の1つの実施の形態のトランスコーダーのデータフローを主に示す図であり、図10は本発明のこの他の1つの実施の形態のトランスコーダーの構成を示す図である。
図9および図10に示す本発明の他の1つの実施の形態によるトランスコーダーLSI1が図1および図2に示す本発明の1つの実施の形態によるトランスコーダーLSI1と相違するのは、セレクタ70、71と外部端子110とが追加されたことである。また、図9および図10に示す本発明の他の1つの実施の形態によるトランスコーダーLSI1では、図2に示す本発明の1つの実施の形態によるトランスコーダーLSI1のバスインターフェースユニット64、65がモード切換信号950によって制御されるバスインターフェースユニット67、68によって置換されており、その他の構成は同一である。
≪圧縮モード≫
図9に示すように外部端子110は接地電圧GNDに接続されることにより外部端子110にローレベル“0”が供給されることができ、図10に示すように外部端子110は電源電圧Vddに接続されることにより外部端子110にハイレベル“1”が供給されることができる。外部端子110のローレベル“0”の電位とハイレベル“1”の電位とに応答して、セレクタ70、71における信号伝達経路が切り換えられるものである。
図9に示すように外部端子110は接地電圧GNDに接続されることにより外部端子110にローレベル“0”が供給されることができ、図10に示すように外部端子110は電源電圧Vddに接続されることにより外部端子110にハイレベル“1”が供給されることができる。外部端子110のローレベル“0”の電位とハイレベル“1”の電位とに応答して、セレクタ70、71における信号伝達経路が切り換えられるものである。
また、セレクタ70の第1入力端子は加算器33を介して簡易データ伸張ユニット35の出力端子に接続され、セレクタ70の第2入力端子は簡易データ伸張ユニット35の入力端子に接続され、セレクタ70の出力端子はH.264エンコーダ20の動き予測ユニット21と動き補償ユニット22との入力端子に接続されている。また更に、セレクタ71の第1入力端子は簡易データ圧縮ユニット36の出力端子に接続され、セレクタ71の第2入力端子は減算器34を介して簡易データ圧縮ユニット36の入力端子に接続されて、セレクタ71の出力端子はバスインターフェースユニット68と内部バス200とを介して外部メモリインターフェース40に接続されている。
外部端子110を接地電圧GNDのローレベル“0”に接続すると、モード切換信号950もローレベル“0”に設定され、セレクタ70の出力端子からは第1入力端子に加算器33を介して供給される簡易データ伸張ユニット35の出力信号が出力される。またセレクタ71の出力端子からは、第1入力端子に供給される簡易データ圧縮ユニット36の出力信号が出力される。この時には、図9に示すトランスコーダーLSI1のバスインターフェースユニット67、68の動作は、図2に示すトランスコーダーLSI1のバスインターフェースユニット64、65と同一となる。その結果として、図9に示すトランスコーダーLSI1の動作は、図2に示すトランスコーダーLSI1と同様に、減算器34と図5の簡易データ圧縮ユニット36と図7の簡易データ伸張ユニット35と加算器33とを使用することによってデータ圧縮とデータ伸張との非可逆圧縮を実行するものとなる。
≪非圧縮モード≫
次に、図10に示すように、外部端子110を電源電圧Vddのハイレベル“1”に接続すると、モード切換信号950もハイレベル“1”に設定されて、セレクタ70の出力端子からは第2入力端子に供給される簡易データ伸張ユニット35の入力信号920が出力される。またセレクタ71の出力端子からは、第2入力端子に供給される減算器34の入力のH.264の動き補償用復号画像の画素値911の入力信号が出力される。すなわち、この場合には、セレクタ70の信号伝達経路は簡易データ伸張ユニット35と加算器33とをバイパスしてセレクタ71の信号伝達経路は簡易データ圧縮ユニット36と減算器34とをバイパスするようになる。その結果として、図10に示すトランスコーダーLSI1の動作は、図2に示すトランスコーダーLSI1と異なり、図5の簡易データ圧縮ユニット36および減算器34と図7の簡易データ伸張ユニット35および加算器33とを非使用することによってデータ圧縮とデータ伸張との非可逆圧縮が実行されないものとなる。
次に、図10に示すように、外部端子110を電源電圧Vddのハイレベル“1”に接続すると、モード切換信号950もハイレベル“1”に設定されて、セレクタ70の出力端子からは第2入力端子に供給される簡易データ伸張ユニット35の入力信号920が出力される。またセレクタ71の出力端子からは、第2入力端子に供給される減算器34の入力のH.264の動き補償用復号画像の画素値911の入力信号が出力される。すなわち、この場合には、セレクタ70の信号伝達経路は簡易データ伸張ユニット35と加算器33とをバイパスしてセレクタ71の信号伝達経路は簡易データ圧縮ユニット36と減算器34とをバイパスするようになる。その結果として、図10に示すトランスコーダーLSI1の動作は、図2に示すトランスコーダーLSI1と異なり、図5の簡易データ圧縮ユニット36および減算器34と図7の簡易データ伸張ユニット35および加算器33とを非使用することによってデータ圧縮とデータ伸張との非可逆圧縮が実行されないものとなる。
従って、図10に示すトランスコーダーLSI1の動作によって、バスインターフェースユニット67、68と内部バス200と外部メモリインターフェース40とを介して外部メモリ5に格納された参照画像をアクセスして読み出すデータ転送量が増加するものとなる。しかし、図10に示す非圧縮動作モードにおいては、図9に示す圧縮動作モードと比較して、バスインターフェースユニット67、68と外部メモリインターフェース40との少なくともいずれかによる外部メモリ5のアクセス能力を増大させるものである。例えば、バスインターフェースユニット67、68と外部メモリインターフェース40のバスサイクルを高速化することもできる。その他の方法としては、バスインターフェースユニット67、68と外部メモリインターフェース40のバス幅を増大させることもできる。すなわち、図10に示すように、2個の外部メモリチップ5a、5bをトランスコーダーLSI1のバスインターフェースユニット67、68に接続することによって、外部メモリをアクセスするバス幅を2倍に増大させている。これらの2個の外部メモリチップ5a、5bをトランスコーダーLSI1と接続する際に、アドレス線や制御線45は共通化されて接続されているが、2個の外部メモリチップ5a、5bは2組のデータ線47、48を介してトランスコーダーLSI1と接続されている。それぞれ16ビットのバス幅を持つ2組のデータ線47、48を使用することにより、16ビットのバス幅のデータ線47のみを使った場合と比較すると、2倍の32ビットのデータを転送することが可能となる。
高画質が要求される用途では、図10に示すように外部端子110をハイレベル“1”に接続することによって参照画像のデータ圧縮・データ伸張を行わず、2個の外部メモリチップ5a、5bの両方を使用するものである。
しかし、高画質は要求されないが低価格化が要求される用途において、図9に示すように外部端子110をローレベル“0”に接続することにより参照画像のデータ圧縮・データ伸張を行って、1個の外部メモリチップ5のみを使用するものである。外部メモリに対するアクセスデータ量を削減できるので、消費電力を削減することができる。
尚、トランスコーダーLSI1の外部端子110をハイレベル“1”の接続もしくはローレベル“0”の接続はLSIのボンディングオプションによって選択されることができる。LSIのワイヤボンディングの工程でトランスコーダーLSI1の外部端子110をワイヤによって電源電圧Vddが供給される電源端子に接続すればハイレベル“1”の接続が可能となり、接地電圧GNDが供給される接地端子に接続することによりローレベル“0”の接続が可能となるものである。
その他の方法としては、トランスコーダーLSI1の外部端子110をトランスコーダーLSI1が搭載される電子機器のシステムボードの電源電圧配線に接続することによって外部端子110にハイレベル“1”を供給するか接地電圧配線に接続することによって外部端子110にローレベル“0”を供給するかを選択することも可能である。
≪レジスタ設定によるモード設定≫
以下に説明する実施の形態は、非圧縮モードと圧縮モードのモード設定をプロセッサによるレジスタ設定によって可能とするものである。
以下に説明する実施の形態は、非圧縮モードと圧縮モードのモード設定をプロセッサによるレジスタ設定によって可能とするものである。
図11は圧縮モードと圧縮モードのモード設定をレジスタ設定によって可能とする本発明の更に他の1つの実施の形態のトランスコーダーの構成を示す図である。
図11に示す本発明の更に他の1つの実施の形態によるトランスコーダーLSI1が図9および図10に示す本発明の実施の形態によるトランスコーダーLSI1と相違するのは、図9および図10における外部端子110の電位切り換えによるモード設定が図11ではプロセッサ100によるレジスタ101のモード設定に置換されていることであり、その他の構成は同一である。
すなわち、図11に示すトランスコーダーLSI1にはプロセッサ100とレジスタ101とが追加されている。
図11に示すトランスコーダーLSI1を図9のような圧縮モードで動作させる場合には、トランスコーダーLSI1の電源投入時のような初期化シーケンスにて、プロセッサ100がモード選択レジスタ101にローレベル“0”を書き込むものである。それによってモード切換信号950がローレベル“0”に設定され、減算器34と図5の簡易データ圧縮ユニット36と加算器33と図7の簡易データ伸張ユニット35とを使用することによってデータ圧縮とデータ伸張との非可逆圧縮を実行するものとなる。
図11に示すトランスコーダーLSI1を図10のような非圧縮モードで動作させる場合には、トランスコーダーLSI1の電源投入時のような初期化シーケンスにて、プロセッサ100がモード選択レジスタ101にハイレベル“1”を書き込むものである。それによってモード切換信号950がハイレベル“1”に設定され、減算器34と図5の簡易データ圧縮ユニット36と加算器33と図7の簡易データ伸張ユニット35とを非使用することによってデータ圧縮とデータ伸張との非可逆圧縮が実行されないものとなる。
尚、電源投入時の初期化シーケンスにてプロセッサ100からモード選択レジスタ101に書き込まれるモード設定データは、トランスコーダーLSI1が搭載される電子機器の電源投入時のブートプログラムに書き込まれることができる。
≪バッテリー残量によるモード選択≫
以下に説明する実施の形態は、非圧縮モードと圧縮モードのモード選択をバッテリー残量によって可能とするものである。
以下に説明する実施の形態は、非圧縮モードと圧縮モードのモード選択をバッテリー残量によって可能とするものである。
図12は、圧縮モードと圧縮モードのモード選択をバッテリー残量によって可能とする本発明の更に他の1つの実施の形態のトランスコーダーの構成を示す図である。
図12に示す本発明の更に他の1つの実施の形態によるトランスコーダーLSI1が図11に示す本発明の実施の形態によるトランスコーダーLSI1と相違するのは、図12においては電源ライン121に接続されるバッテリー120の残量に応答してプロセッサ100がモード選択レジスタ101にモード選択信号を書き込むことであり、その他の構成は同一である。
すなわち、巣12に示す実施の形態では、トランスコーダーLSI1と外部メモリ5とはバッテリー120から電源ライン121を介して供給される電源電圧によって動作する。
バッテリー120の残量が十分な場合には、ハイレベルのバッテリー残量信号に応答してプロセッサ100はハイレベル“1”のモード選択信号をモード選択レジスタ101に書き込むものである。従って、この時には図12に示すトランスコーダーLSI1は図10のような高画質・高消費電力の非圧縮モードで動作するものとなる。しかし、バッテリー120の残量が少なくなった場合には、ローレベルのバッテリー残量信号に応答してプロセッサ100はローレベル“0”のモード選択信号をモード選択レジスタ101に書き込むものである。従って、この時には図12に示すトランスコーダーLSI1は、図9のような低画質・低消費電力の非圧縮モードで動作するものとなる。このように、バッテリー120の残量に応答して非圧縮モードと圧縮モードの動作モードが自動的に切り換えるので、バッテリー使用時の長時間動作を可能とすると伴にバッテリー残量に対応する画像品質を自動的に選択することが可能となる。
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、トランスコーダーLSIの前段のデコーダと後段のエンコーダとが、それぞれH.264のデコーダとMPEG−4のエンコーダとすることも可能である。
また、図5の簡易データ圧縮ユニット36と図7の簡易データ伸張ユニット35とだけではなく、データ圧縮とデータ伸張との可逆圧縮が実行可能な他の高精度データ圧縮ユニットと高精度データ伸張ユニットとを使用することも可能である。
また、図11の実施の形態において、プロセッサ100がMPEG−2デコーダ10から入力ビットストリーム900の画像解像度を読み出して、解像度が低い場合にはモード選択レジスタ101にハイレベル“1”を書き込み、参照画像のデータ圧縮とデータ伸張との非可逆圧縮を実行しないものとする。しかし、解像度が高い場合にはモード選択レジスタ101にローレベル“0”を書き込んで、参照画像のデータ圧縮とデータ伸張との非可逆圧縮を実行するものとする。後者の場合の処理は、入力ビットストリームの画像解像度が高く外部メモリアクセスバンド幅が不足して通常のトランスコード処理ができないような場合でも、参照画像データ圧縮によるアクセスデータ量の削減によってトランスコードを行うことが可能となる。
1:トランスコーダーLSI、
5:外部メモリ、
10:MPEG−2デコーダ、
11:可変長符号デコーダ、
12:逆量子化・逆DCTユニット、
13:動き補償ユニット、
20:H.264エンコーダ、
21:動き予測ユニット、
22:動き補償ユニット、
23:整数変換・量子化ユニット、
24:逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット、
25:レート制御ユニット、
26:可変長符号エンコーダ、
30:バンド幅低減ユニット、
31、32:バッファメモリ、
33:加算器、
34:減算器、
35:簡易データ伸張ユニット、
36:簡易データ圧縮ユニット、
40:外部メモリインターフェースユニット、
45:アドレス・制御線、
46、47、48:データ線、
51:ストリーム格納領域、
52:MPEG−2デコーダ用フレームバッファ領域、
53:H.264エンコーダ用フレームバッファ領域、
54:ストリーム格納領域、
61…68:バスインターフェースユニット、
70、71:セレクタ、
80:可変長デコード処理、
81:逆量子化・逆DCT処理、
82:動き補償処理、
83:動き予測処理、
84:動き補償処理、
85:整数変換・量子化処理、
86:可変長エンコード処理、
87:逆量子化・逆整数変換・デブロッキングフィルタ処理、
100:プロセッサ、
101:レジスタ、
110:方式選択端子、
111〜112:データ端子、
120:バッテリー、
121:電源供給ライン、
122:バッテリー状態モニタライン、
200:内部バス、
351:簡易伸張用テーブルメモリ、
361:簡易圧縮用テーブルメモリ、
362:クリップ回路、
900:入力ビットストリーム、
901、910:MPEG−2復号画像の画素値、
903:MPEG−2参照画像の画素値、
911:H.264復号画像の画素値、
912:復号画像の画素差分値、
913:簡易データ圧縮ユニットの出力、
920:圧縮後の画素差分値、
921:伸張後の画素差分値、
922:MPEG−2参照画像の画素値、
923:H.264参照画像の画素値、
950:モード切換信号、
990:出力ビットストリーム、
5:外部メモリ、
10:MPEG−2デコーダ、
11:可変長符号デコーダ、
12:逆量子化・逆DCTユニット、
13:動き補償ユニット、
20:H.264エンコーダ、
21:動き予測ユニット、
22:動き補償ユニット、
23:整数変換・量子化ユニット、
24:逆量子化・逆整数変換・デブロッキングフィルタ処理ユニット、
25:レート制御ユニット、
26:可変長符号エンコーダ、
30:バンド幅低減ユニット、
31、32:バッファメモリ、
33:加算器、
34:減算器、
35:簡易データ伸張ユニット、
36:簡易データ圧縮ユニット、
40:外部メモリインターフェースユニット、
45:アドレス・制御線、
46、47、48:データ線、
51:ストリーム格納領域、
52:MPEG−2デコーダ用フレームバッファ領域、
53:H.264エンコーダ用フレームバッファ領域、
54:ストリーム格納領域、
61…68:バスインターフェースユニット、
70、71:セレクタ、
80:可変長デコード処理、
81:逆量子化・逆DCT処理、
82:動き補償処理、
83:動き予測処理、
84:動き補償処理、
85:整数変換・量子化処理、
86:可変長エンコード処理、
87:逆量子化・逆整数変換・デブロッキングフィルタ処理、
100:プロセッサ、
101:レジスタ、
110:方式選択端子、
111〜112:データ端子、
120:バッテリー、
121:電源供給ライン、
122:バッテリー状態モニタライン、
200:内部バス、
351:簡易伸張用テーブルメモリ、
361:簡易圧縮用テーブルメモリ、
362:クリップ回路、
900:入力ビットストリーム、
901、910:MPEG−2復号画像の画素値、
903:MPEG−2参照画像の画素値、
911:H.264復号画像の画素値、
912:復号画像の画素差分値、
913:簡易データ圧縮ユニットの出力、
920:圧縮後の画素差分値、
921:伸張後の画素差分値、
922:MPEG−2参照画像の画素値、
923:H.264参照画像の画素値、
950:モード切換信号、
990:出力ビットストリーム、
Claims (12)
- 動画符号化入力ビットストリームのフォーマットを異なるフォーマットに変換して動画符号化出力ビットストリームを生成することが可能なトランスコーディング装置は、前記動画符号化入力ビットストリームが供給されるデコーダ部と、前記デコーダ部の出力信号が供給されることにより前記動画符号化出力ビットストリームを生成するエンコーダ部とを含み、
前記デコーダ部は、デコーダと、第1逆量子化器・逆変換器と、第1動き補償ユニットとを含むものであり、前記デコーダの入力に前記動画符号化入力ビットストリームが供給され、前記デコーダの出力は前記第1逆量子化器・逆変換器の入力に供給され、前記第1逆量子化器・逆変換器の出力は前記第1動き補償ユニットの入力に供給され、前記第1動き補償ユニットは第1参照画像信号と前記第1逆量子化器・逆変換器の前記出力から第1復号画像信号を生成して、
前記エンコーダ部は、第2動き補償ユニットと、変換器・量子化器と、第2逆量子化器・逆変換器と、エンコーダとを含むものであり、前記第2動き補償ユニットは第2参照画像信号と前記デコーダ部の出力から生成される前記第1復号画像信号とから出力を生成して、前記変換器・量子化器の入力に前記第2動き補償ユニットの前記出力が供給され、前記エンコーダの入力に前記変換器・量子化器の出力が供給され、前記エンコーダの出力から前記動画符号化出力ビットストリームが生成され、前記第2逆量子化器・逆変換器の入力に前記変換器・量子化器の出力が供給され、前記第2逆量子化器・逆変換器の出力から第2復号画像信号が生成され、
前記トランスコーディング装置は、外部メモリと接続可能に構成された外部メモリアクセスユニットを更に具備して、前記外部メモリアクセスユニットは減算器と加算器とを含み、
前記外部メモリアクセスユニットの前記減算器の第1入力端子と第2入力端子とに前記デコーダ部からの前記第1復号画像信号と前記エンコーダ部からの前記第2復号画像信号とがそれぞれ供給されて、前記減算器の出力端子から前記第1復号画像信号と前記第2復号画像信号との差分値が生成され、前記外部メモリには前記差分値に関係した差分復号画像情報が格納可能とされ、前記外部メモリから前記差分復号画像情報が読み出し可能とされ、
前記外部メモリアクセスユニットの前記加算器の第1入力端子と第2入力端子とに前記デコーダ部のための前記第1参照画像信号と前記外部メモリから読み出される前記差分復号画像情報とがそれぞれ供給されて、前記加算器の出力端子から前記第1参照画像信号と前記差分復号画像情報との加算値が生成され、前記加算器の前記出力端子から生成される前記加算値は、前記第2参照画像信号として、前記エンコーダ部の前記第2動き補償ユニットに供給されることを特徴とするトランスコーディング装置。 - 前記外部メモリアクセスユニットは、第1バッファメモリと第2バッファメモリとを更に含み、
前記第1バッファメモリの入力と出力とが前記デコーダ部の前記第1動き補償ユニットの出力と前記減算器の前記第1入力端子とにそれぞれ接続され、前記第1バッファメモリは前記第1復号画像信号を前記第1動き補償ユニットの前記出力から前記減算器の前記第1入力端子へ転送可能とされ、
前記第2バッファメモリの入力と出力とが前記デコーダ部の前記第1動き補償ユニットの前記入力と前記加算器の前記第1入力端子とにそれぞれ接続され、前記第2バッファメモリは前記第1参照画像信号を前記第1動き補償ユニットの前記入力から前記加算器の前記第1入力端子へ転送可能とされることを特徴とする請求項1に記載のトランスコーディング装置。 - 前記外部メモリアクセスユニットは、データ圧縮ユニットとデータ伸張ユニットとを更に含み、
前記データ圧縮ユニットの入力が前記減算器の前記出力に接続され、前記データ圧縮ユニットの出力から前記差分値を圧縮した前記差分復号画像情報が前記外部メモリに格納可能とされ、
前記データ伸張ユニットの入力に前記外部メモリから読み出される前記差分復号画像情報が供給され、前記データ伸張ユニットの出力から前記差分復号画像情報を伸張した伸張差分復号画像情報が前記加算器の前記第2入力端子に供給可能とされることを特徴とする請求項2に記載のトランスコーディング装置。 - 前記データ圧縮ユニットはデータ圧縮テーブルメモリを含み、前記データ伸張ユニットはデータ伸張テーブルメモリを含み、
前記データ圧縮ユニットの前記データ圧縮テーブルメモリは前記データ圧縮ユニットの前記入力に供給される第1入力データに応答して当該第1入力データのビット数よりも小さなビット数の第1出力データを前記データ圧縮ユニットの前記出力に生成可能であり、
前記データ伸張ユニットの前記データ伸張テーブルメモリは前記データ伸張ユニットの前記入力に供給される第2入力データに応答して当該第2入力データのビット数よりも大きなビット数の第2出力データを前記デデータ伸張ユニットの前記出力に生成可能であることを特徴とする請求項3に記載のトランスコーディング装置。 - 前記外部メモリアクセスユニットは、第1セレクタと第2セレクタとを更に含み、
前記第1セレクタの第1入力端子と第2入力端子とは前記減算器の前記出力端子と前記減算器の前記第2入力端子とにそれぞれ接続され、前記第1セレクタの出力端子は前記外部メモリと接続可能とされており、
前記第2セレクタの第1入力端子と第2入力端子とは前記加算器の前記出力端子と前記加算器の前記第2入力端子とにそれぞれ接続され、前記第2セレクタの出力端子は前記エンコーダ部の前記第2動き補償ユニットの入力に接続されており、
前記第1セレクタの制御入力端子と前記第2セレクタの制御入力端子とに、制御信号が供給可能とされており、
前記制御信号が第1の状態の場合には、前記第1セレクタの前記出力端子には前記第1セレクタの前記第1入力端子に供給される前記減算器の出力信号が伝達され、前記第2セレクタの前記出力端子には前記第2セレクタの前記第1入力端子に供給される前記加算器の出力信号が伝達され、
前記制御信号が前記第1の状態と異なる第2の状態の場合には、前記第1セレクタの前記出力端子には前記第1セレクタの前記第2入力端子に供給される前記減算器の前記第2入力端子に供給される入力信号が伝達され、前記第2セレクタの前記出力端子には前記第2セレクタの前記第2入力端子に供給される前記加算器の前記第2入力端子に供給される入力信号が伝達されることを特徴とする請求項4に記載のトランスコーディング装置。 - 前記第1セレクタの前記第1入力端子には前記データ圧縮ユニットを介して前記減算器の前記出力信号が供給可能とされ、前記第2セレクタの前記第2入力端子には前記加算器の前記第2入力端子に前記出力が接続された前記データ伸張ユニットの入力信号が供給可能とされることを特徴とする請求項5に記載のトランスコーディング装置。
- 前記トランスコーディング装置は半導体集積回路によって構成され、前記外部メモリは前記半導体集積回路と異なる半導体記憶装置によって構成されたことを特徴とする請求項6に記載のトランスコーディング装置。
- 前記第1セレクタの前記制御入力端子と前記第2セレクタの前記制御入力端子とに供給可能な前記制御信号は前記半導体集積回路の外部から供給される信号であることを特徴とする請求項7に記載のトランスコーディング装置。
- 前記半導体集積回路はプロセッサとレジスタとを含み、前記プロセッサによる前記レジスタへのレジスタ設定によって前記制御信号が上記第1の状態と上記第2の状態とのいずれにも任意に設定可能であることを特徴とする請求項7に記載のトランスコーディング装置。
- 前記トランスコーディング装置はバッテリーからの電源電圧によって動作可能であって、前記制御信号の上記第1の状態と上記第2の状態とは前記バッテリーの前記電源電圧の低レベルと高レベルとによってそれぞれ設定可能であることを特徴とする請求項7に記載のトランスコーディング装置。
- 前記デコーダ部にはMPEG2のフォーマットを有する前記動画符号化入力ビットストリームが供給され、前記エンコーダ部らH.264のフォーマットを有する前記動画符号化出力ビットストリームが生成されることを特徴とする請求項8から請求項10までのいずれかに記載のトランスコーディング装置。
- 前記データ圧縮ユニットによるデータ圧縮と前記データ伸張ユニットによるデータ伸張とによって非可逆圧縮・伸張が実行されることを特徴とする請求項11に記載のトランスコーディング装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008242121A JP2010074705A (ja) | 2008-09-22 | 2008-09-22 | トランスコーディング装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008242121A JP2010074705A (ja) | 2008-09-22 | 2008-09-22 | トランスコーディング装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010074705A true JP2010074705A (ja) | 2010-04-02 |
Family
ID=42206038
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008242121A Withdrawn JP2010074705A (ja) | 2008-09-22 | 2008-09-22 | トランスコーディング装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010074705A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012195703A (ja) * | 2011-03-15 | 2012-10-11 | Fujitsu Ltd | トランスコード装置及びトランスコード方法 |
WO2013069958A1 (ko) * | 2011-11-07 | 2013-05-16 | 삼성전자 주식회사 | 비디오 복호화 과정에서 역양자화 및 역변환의 데이터를 클리핑하는 역변환 방법 및 그 장치 |
-
2008
- 2008-09-22 JP JP2008242121A patent/JP2010074705A/ja not_active Withdrawn
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012195703A (ja) * | 2011-03-15 | 2012-10-11 | Fujitsu Ltd | トランスコード装置及びトランスコード方法 |
WO2013069958A1 (ko) * | 2011-11-07 | 2013-05-16 | 삼성전자 주식회사 | 비디오 복호화 과정에서 역양자화 및 역변환의 데이터를 클리핑하는 역변환 방법 및 그 장치 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4138056B2 (ja) | マルチスタンダード脱圧縮及び/又は圧縮装置 | |
US8009740B2 (en) | Method and system for a parametrized multi-standard deblocking filter for video compression systems | |
JP5230735B2 (ja) | 復号化装置、復号化方法及び受信装置 | |
EP1509044A2 (en) | Digital video signal processing apparatus | |
KR20160003342A (ko) | Gpu 가속을 갖는 소프트웨어 비디오 트랜스코더 | |
CN107683606B (zh) | 图像处理装置和图像处理方法 | |
US8249182B2 (en) | Decoding circuit, decoding method, encoding circuit, and encoding method | |
US10298927B2 (en) | Image decoding device and method | |
US20060133512A1 (en) | Video decoder and associated methods of operation | |
US9723308B2 (en) | Image processing apparatus and image processing method | |
US20130216150A1 (en) | Image processing device, image processing method, and program | |
US20080089418A1 (en) | Image encoding apparatus and memory access method | |
JP4945513B2 (ja) | 可変長復号装置およびそれを用いた動画復号装置 | |
JP2000050263A (ja) | 画像符号化並びに復号化装置及びこれを用いた撮像装置 | |
US20170094312A1 (en) | Encoding device and encoding method | |
US8879629B2 (en) | Method and system for intra-mode selection without using reconstructed data | |
JP2010098352A (ja) | 画像情報符号化装置 | |
JPH10271516A (ja) | 圧縮符号化装置、符号化方法、復号化装置および復号化方法 | |
US8311123B2 (en) | TV signal processing circuit | |
US8406306B2 (en) | Image decoding apparatus and image decoding method | |
US7330595B2 (en) | System and method for video data compression | |
US7460600B2 (en) | MPEG video decoding system | |
JP2007258882A (ja) | 画像復号装置 | |
JP2010074705A (ja) | トランスコーディング装置 | |
JPH10234036A (ja) | バッファに記憶するデジタル画像データ圧縮のためのツリー検索ベクトル量子化方法、及びメモリ必要量を減少させたmpegデコーダ及びsqtv処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100527 |
|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20111206 |