JP2010074030A - Thin film transistor and electro-optic device - Google Patents
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Abstract
Description
本発明は、薄膜トランジスタおよび電気光学装置に関する。 The present invention relates to a thin film transistor and an electro-optical device.
薄膜トランジスタを備えたアクティブマトリクス方式の電気光学装置が知られている。薄膜トランジスタの半導体層は、例えば、基板上に成膜した非晶質シリコンをレーザ光照射等により加熱溶融した後に結晶化させて形成された多結晶シリコン（ポリシリコン）からなる。この薄膜トランジスタの半導体層のチャネル領域に、例えばバックライト等の照明装置から発せられた光が入射すると、光電効果等によりリーク電流が発生する場合がある。これを防止するため、チャネル領域に入射する光を遮蔽する遮光層を、例えば高融点の金属を材料として、半導体層と基板との間に設ける構成が知られている。 An active matrix type electro-optical device including a thin film transistor is known. The semiconductor layer of the thin film transistor is made of, for example, polycrystalline silicon (polysilicon) formed by crystallization after amorphous silicon formed on a substrate is heated and melted by laser beam irradiation or the like. When light emitted from an illumination device such as a backlight is incident on the channel region of the semiconductor layer of the thin film transistor, a leakage current may be generated due to a photoelectric effect or the like. In order to prevent this, a configuration is known in which a light-blocking layer that blocks light incident on a channel region is provided between a semiconductor layer and a substrate, for example, using a metal having a high melting point.
このような遮光層の端部の段差に跨って半導体層が形成されると、非晶質シリコンを結晶化する際に、遮光層の段差に重なる部分で半導体層が切れる所謂「段切れ」が発生し易い。段切れの発生は、薄膜トランジスタの製造歩留りを大きく低下させる要因となる。この「段切れ」を防止するため、遮光層の端部を緩やかなテーパ状にする方法が提案されている（例えば、特許文献１および特許文献２参照）。このような方法によれば、半導体層の皮膜性が改善され、段切れの発生が低減される。
When the semiconductor layer is formed across the step at the end of the light shielding layer, when the amorphous silicon is crystallized, a so-called “step break” occurs in which the semiconductor layer is cut at a portion overlapping the step of the light shielding layer. It is easy to generate. The occurrence of the disconnection is a factor that greatly reduces the manufacturing yield of the thin film transistor. In order to prevent this “step break”, a method has been proposed in which the end portion of the light shielding layer is gently tapered (see, for example,
ところで、金属を材料とする遮光層と、ガラス等を材料とする基板とでは放熱性が異なる。このため、非晶質シリコンを溶融した後結晶化する際に、遮光層上と基板上とで非晶質シリコン内に温度分布の差が生じるので、非晶質シリコンの結晶化する速度が異なってしまう。これが、半導体層の段切れを発生させる要因の一つであると考えられる。したがって、薄膜トランジスタの製造歩留りを向上させるため、このような非晶質シリコンの結晶化速度の差に起因する段切れの発生を防止する効果的な方法が求められている。 By the way, heat dissipation differs between the light shielding layer made of metal and the substrate made of glass or the like. For this reason, when the amorphous silicon is melted and then crystallized, a temperature distribution difference occurs in the amorphous silicon between the light shielding layer and the substrate, so that the speed of crystallization of the amorphous silicon differs. End up. This is considered to be one of the factors that cause the semiconductor layer to break. Therefore, in order to improve the manufacturing yield of thin film transistors, there is a need for an effective method for preventing the occurrence of step breaks due to the difference in the crystallization speed of amorphous silicon.
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態または適用例として実現することが可能である。 SUMMARY An advantage of some aspects of the invention is to solve at least a part of the problems described above, and the invention can be implemented as the following forms or application examples.
［適用例１］本適用例に係る薄膜トランジスタは、基板と、前記基板上に形成された金属層と、前記金属層を覆う第１の絶縁層と、前記第１の絶縁層上に形成されており、チャネル領域を有する半導体層と、を備え、前記金属層は、前記半導体層と平面的に交差する方向に直線状に延在するとともに、前記チャネル領域の少なくとも一部に平面的に重なるように配置された第１の部分と、前記第１の部分の延在方向に沿うとともに、前記半導体層に平面的に重なるように配置された第２の部分と、を有することを特徴とする。 Application Example 1 A thin film transistor according to this application example is formed on a substrate, a metal layer formed on the substrate, a first insulating layer covering the metal layer, and the first insulating layer. And the semiconductor layer has a channel region, and the metal layer extends linearly in a direction intersecting the semiconductor layer in a plane and overlaps at least a part of the channel region in a plane. And a second portion disposed so as to overlap the semiconductor layer in a planar manner along the extending direction of the first portion.
この構成によれば、薄膜トランジスタの半導体層は、第１の絶縁層を介して金属層の第１の部分と第２の部分とに平面的に重なっている。このため、非晶質の半導体層を加熱融解して結晶化する際に、第１の部分に沿うように位置する第２の部分により、基板と金属層とに跨る部分における半導体層内の温度分布の差が緩やかになる。これにより、基板と金属層とに跨る部分で半導体層が結晶化する速度の差が小さくなるので、半導体層の段切れの発生を抑制できる。この結果、薄膜トランジスタの製造歩留りを向上させることができる。 According to this configuration, the semiconductor layer of the thin film transistor overlaps the first portion and the second portion of the metal layer in a plane via the first insulating layer. For this reason, when the amorphous semiconductor layer is heated and melted to be crystallized, the temperature in the semiconductor layer in the portion straddling the substrate and the metal layer by the second portion located along the first portion. The difference in distribution becomes gradual. As a result, the difference in the rate at which the semiconductor layer crystallizes in the portion straddling the substrate and the metal layer is reduced, so that the occurrence of disconnection of the semiconductor layer can be suppressed. As a result, the manufacturing yield of the thin film transistor can be improved.
［適用例２］上記適用例に係る薄膜トランジスタであって、前記第２の部分の厚さは、前記第１の部分の厚さよりも薄くてもよい。 Application Example 2 In the thin film transistor according to the application example described above, the thickness of the second portion may be smaller than the thickness of the first portion.
この構成によれば、金属層の第２の部分の熱容量は第１の部分の熱容量よりも小さくなる。このため、基板と金属層とに跨る部分で半導体層に生じる温度分布の差は、第１の部分上と第２の部分上とで段階的に小さくなる。これにより、基板と金属層とに跨る部分で半導体層が結晶化する速度の差が段階的に小さくなるので、半導体層の段切れの発生をより効果的に抑制できる。 According to this configuration, the heat capacity of the second portion of the metal layer is smaller than the heat capacity of the first portion. For this reason, the difference in temperature distribution generated in the semiconductor layer in the portion straddling the substrate and the metal layer is reduced stepwise between the first portion and the second portion. Thereby, since the difference in the rate at which the semiconductor layer crystallizes in a portion straddling the substrate and the metal layer is reduced stepwise, the occurrence of disconnection of the semiconductor layer can be more effectively suppressed.
［適用例３］上記適用例に係る薄膜トランジスタであって、前記第１の部分の延在方向と直交する方向における前記第２の部分の幅は、前記第１の部分から離れるほど狭くてもよい。 Application Example 3 In the thin film transistor according to the application example described above, the width of the second part in a direction orthogonal to the extending direction of the first part may be narrower as the distance from the first part increases. .
この構成によれば、基板と金属層とに跨る部分で半導体層に生じる温度分布の差は、第２の部分上において第１の部分から離れるほど小さくなる。これにより、基板と金属層とに跨る部分で半導体層が結晶化する速度の差が、金属層の第１の部分から離れるほど小さくなるので、半導体層の段切れの発生をより効果的に抑制できる。 According to this configuration, the difference in temperature distribution generated in the semiconductor layer in the portion straddling the substrate and the metal layer becomes smaller as the distance from the first portion increases on the second portion. As a result, the difference in the rate at which the semiconductor layer crystallizes in the part straddling the substrate and the metal layer becomes smaller as the distance from the first part of the metal layer decreases, so the occurrence of breakage of the semiconductor layer is more effectively suppressed. it can.
［適用例４］上記適用例に係る薄膜トランジスタであって、前記第１の部分と前記第２の部分とが一体で形成されていてもよい。 Application Example 4 In the thin film transistor according to the application example described above, the first portion and the second portion may be integrally formed.
この構成によれば、第１の部分と第２の部分とに同電位を与えることができる。これにより、チャネル電位の制御を容易にできる。 According to this configuration, the same potential can be applied to the first portion and the second portion. Thereby, the control of the channel potential can be facilitated.
［適用例５］上記適用例に係る薄膜トランジスタであって、前記第１の部分と前記第２の部分とが個別に形成されていてもよい。 Application Example 5 In the thin film transistor according to the application example, the first portion and the second portion may be formed separately.
この構成によれば、第１の部分と第２の部分とに別電位を与えることができる。これにより、チャネル領域周囲の電界強度を緩和することができるので、オフリーク電流を低減できる。 According to this configuration, different potentials can be applied to the first portion and the second portion. Thereby, the electric field intensity around the channel region can be relaxed, and the off-leakage current can be reduced.
［適用例６］上記適用例に係る薄膜トランジスタであって、前記金属層はゲート電極であってもよい。 Application Example 6 In the thin film transistor according to the application example, the metal layer may be a gate electrode.
この構成によれば、ゲート電極が半導体層よりも基板側に配置されたボトムゲート構造を有する薄膜トランジスタにおいて、半導体層の段切れの発生を抑制できる。 According to this configuration, in the thin film transistor having the bottom gate structure in which the gate electrode is disposed on the substrate side with respect to the semiconductor layer, occurrence of disconnection of the semiconductor layer can be suppressed.
［適用例７］上記適用例に係る薄膜トランジスタであって、前記半導体層上に順に積層された第２の絶縁層と、前記チャネル領域の少なくとも一部に平面的に重なるように配置されたゲート電極とをさらに備え、前記金属層は、前記基板側から前記チャネル領域に入射する光を遮る遮光層であってもよい。 Application Example 7 In the thin film transistor according to the application example described above, a second insulating layer sequentially stacked on the semiconductor layer, and a gate electrode disposed so as to planarly overlap at least a part of the channel region The metal layer may be a light shielding layer that blocks light incident on the channel region from the substrate side.
この構成によれば、ゲート電極が半導体層よりも基板から遠くに配置されたトップゲート構造を有する薄膜トランジスタにおいて、半導体層の段切れの発生を抑制できる。 According to this configuration, in the thin film transistor having a top gate structure in which the gate electrode is arranged farther from the substrate than the semiconductor layer, occurrence of disconnection of the semiconductor layer can be suppressed.
［適用例８］上記適用例に係る薄膜トランジスタであって、前記半導体層上に順に積層された第２の絶縁層と、前記チャネル領域の少なくとも一部に平面的に重なるように配置された第１のゲート電極と、をさらに備え、前記金属層は第２のゲート電極であってもよい。 Application Example 8 In the thin film transistor according to the application example described above, a first insulating layer is disposed so as to overlap with a second insulating layer sequentially stacked on the semiconductor layer and at least a part of the channel region. And the metal layer may be a second gate electrode.
この構成によれば、２つのゲート電極が半導体層よりも基板側とその反対側とに対向配置されたダブルゲート構造を有する薄膜トランジスタにおいて、半導体層の段切れの発生を抑制できる。 According to this configuration, in a thin film transistor having a double gate structure in which two gate electrodes are disposed opposite to the substrate side and the opposite side of the semiconductor layer, occurrence of disconnection of the semiconductor layer can be suppressed.
［適用例９］本適用例に係る電気光学装置は、上記に記載の薄膜トランジスタを備えたことを特徴とする。 Application Example 9 An electro-optical device according to this application example includes the thin film transistor described above.
この構成によれば、上記の特徴を有する薄膜トランジスタを備えた電気光学装置を提供できる。 According to this configuration, an electro-optical device including the thin film transistor having the above characteristics can be provided.
以下に、本実施の形態について図面を参照して説明する。なお、参照する各図面において、構成をわかりやすく示すため、各構成要素の層厚や寸法の比率、角度等は適宜異ならせてある。 The present embodiment will be described below with reference to the drawings. In each of the drawings to be referred to, in order to show the configuration in an easy-to-understand manner, the layer thickness, dimensional ratio, angle, and the like of each component are appropriately changed.
＜薄膜トランジスタ＞
（第１の実施形態）
まず、第１の実施形態に係る薄膜トランジスタ（以下、ＴＦＴ（Thin Film Transistor）素子と呼ぶ）の構成について図を参照して説明する。図１は、第１の実施形態に係るＴＦＴ素子の概略構成を示す図である。詳しくは、図１（ａ）は摸式平面図であり、図１（ｂ）は図１（ａ）中のＡ−Ａ’線に沿った断面図である。なお、図１（ａ）では、平面的な位置関係の説明に必要な構成要素のみを図示している。
<Thin film transistor>
(First embodiment)
First, the configuration of a thin film transistor (hereinafter referred to as a TFT (Thin Film Transistor) element) according to the first embodiment will be described with reference to the drawings. FIG. 1 is a diagram showing a schematic configuration of the TFT element according to the first embodiment. Specifically, FIG. 1A is a schematic plan view, and FIG. 1B is a cross-sectional view taken along the line AA ′ in FIG. In FIG. 1A, only the components necessary for describing the planar positional relationship are illustrated.
図１（ａ）に示すように、ＴＦＴ素子２０は、半導体層２１と、ゲート電極２０ｇと、ソース電極２０ｓと、ドレイン電極２０ｄとを備えている。半導体層２１は、島状に形成されている。半導体層２１は、チャネル領域２１ｃと、チャネル領域２１ｃの両側に位置するソース領域２１ｓおよびドレイン領域２１ｄとを有している。
As shown in FIG. 1A, the
ゲート電極２０ｇは、半導体層２１と平面的に交差する方向に直線状に延在している。ゲート電極２０ｇは、半導体層２１のチャネル領域２１ｃの少なくとも一部に平面的に重なるように配置されている。ソース電極２０ｓは、半導体層２１のソース領域２１ｓに平面的に重なるように配置されている。ドレイン電極２０ｄは、半導体層２１のドレイン領域２１ｄに平面的に重なるように配置されている。
The
図１（ｂ）に示すように、ＴＦＴ素子２０は基板１１上に設けられている。ＴＦＴ素子２０は、ゲート電極２０ｇが半導体層２１よりも基板１１から遠くに位置するトップゲート構造を有している。基板１１は、透光性を有する材料からなり、例えばガラスからなる。基板１１の材料は、石英や樹脂であってもよい。基板１１は、シリコン酸化膜等からなる絶縁層に覆われていてもよい。
As shown in FIG. 1B, the
基板１１上には、金属層としての遮光層２２が設けられている。トップゲート構造を有するＴＦＴ素子２０では、基板１１側から半導体層２１のチャネル領域２１ｃに、例えばバックライト等の照明装置から発せられた光が入射すると、光電効果等によりリーク電流が発生してＴＦＴ素子２０が誤動作する場合がある。遮光層２２は、基板１１側から半導体層２１のチャネル領域２１ｃに入射する光を遮蔽するためのものである。
On the
図１（ａ）に示すように、遮光層２２は、第１の部分２２ａと第２の部分２２ｂとを有している。第１の部分２２ａは、半導体層２１と平面的に交差する方向に直線状に延在するとともに、チャネル領域２１ｃに平面的に重なるように配置されている。また、第１の部分２２ａは、ゲート電極２０ｇの少なくとも一部に平面的に重なっている。第２の部分２２ｂは、第１の部分２２ａの延在方向の両側に設けられており、第１の部分２２ａの延在方向に沿うとともに、半導体層２１に平面的に重なるように配置されている。遮光層２２の第１の部分２２ａと第２の部分２２ｂとは一体で形成されている。遮光層２２は、例えば、ゲート電極２０ｇに電気的に接続されている。遮光層２２は、所定の電位が与えられていてもよいし、電気的に浮遊していてもよい。
As shown in FIG. 1A, the
遮光層２２は、遮光性を有する金属膜からなり、例えば、アルミニウム、タンタル、クロム、モリブデン、チタン、タングステン等からなる。遮光層２２の層厚は、例えば５０ｎｍ〜１５０ｎｍ程度である。遮光層２２は、例えばスパッタリング法により基板１１上に遮光層２２の材料からなる金属膜を形成し、例えばフォトリソグラフィ法によりフォトレジストを介してその金属膜をエッチングすることにより形成される。
The
図１（ｂ）に示すように、基板１１と遮光層２２とを覆うように、第１の絶縁層としての絶縁層２４が形成されている。絶縁層２４は、例えばシリコン酸化膜からなる。絶縁層２４は、シリコン窒化膜であってもよいし、シリコン酸化膜とシリコン窒化膜とが積層されたものであってもよい。絶縁層２４の層厚は、例えば２００ｎｍ〜５００ｎｍ程度である。
As shown in FIG. 1B, an insulating
半導体層２１は、絶縁層２４上に、遮光層２２と平面的に交差するように形成されている。したがって、半導体層２１は、絶縁層２４を介して基板１１と遮光層２２との段差に跨るように形成されている。半導体層２１は、ポリシリコンからなる。半導体層２１の層厚は、例えば５０ｎｍ程度である。半導体層２１は、絶縁層２４上に非晶質シリコンからなる半導体膜を形成し、例えばエキシマレーザ光の照射により、この半導体膜をアニールして結晶化させることにより形成される。
The
ところで、一般に、半導体層がこのような基板と遮光層との段差に跨って形成されると、非晶質シリコンを結晶化する際に、基板と遮光層との段差に重なる部分で半導体層が切れる所謂「段切れ」が発生し易い。ガラス等を材料とする基板と金属を材料とする遮光層とでは放熱性が異なるため、非晶質シリコンが溶融された後結晶化する際に、基板上と遮光層上とで非晶質シリコンからなる半導体膜内に温度分布の差が生じる。そうすると、基板上と遮光層上とで非晶質シリコンの結晶化する速度に差が生じる。これが、半導体層の段切れを発生させる要因の一つであると考えられる。本実施形態では、遮光層２２が第１の部分２２ａと第２の部分２２ｂとを有していることにより、半導体層２１における断切れの発生が抑制される。これについては後述する。
By the way, generally, when the semiconductor layer is formed across the step between the substrate and the light shielding layer, the semiconductor layer is overlapped with the step between the substrate and the light shielding layer when crystallizing amorphous silicon. So-called “stage breaks” are easily generated. Since heat dissipation differs between a glass substrate and a metal light-shielding layer, amorphous silicon is crystallized on the substrate and the light-shielding layer when the amorphous silicon is melted and crystallized. A difference in temperature distribution occurs in the semiconductor film made of. As a result, a difference occurs in the rate of crystallization of amorphous silicon between the substrate and the light shielding layer. This is considered to be one of the factors that cause the semiconductor layer to break. In the present embodiment, since the
次に、絶縁層２４と半導体層２１とを覆うように、第２の絶縁層としてのゲート絶縁層２５が形成されている。ゲート絶縁層２５は、例えばシリコン酸化膜等からなる。ゲート電極２０ｇは、ゲート絶縁層２５上に形成されている。ゲート絶縁層２５とゲート電極２０ｇとを覆うように、絶縁層２６が形成されている。絶縁層２６は、例えば、シリコン酸化膜等からなる層とアクリル等の樹脂からなる層とが積層されている。
Next, a
ソース電極２０ｓとドレイン電極２０ｄとは、絶縁層２６上に設けられている。ソース電極２０ｓは、絶縁層２６とゲート絶縁層２５とを貫通するコンタクトホールを介して、ソース領域２１ｓに電気的に接続されている。ドレイン電極２０ｄは、絶縁層２６とゲート絶縁層２５とを貫通するコンタクトホールを介して、ドレイン領域２１ｄに電気的に接続されている。
The
続いて、図２を参照して、遮光層２２についてさらに説明する。図２は、第１の実施形態における遮光層２２の構成を示す図である。詳しくは、図２（ａ）は、図１（ａ）において半導体層２１と遮光層２２以外の構成要素の図示を省略した図である。図２（ｂ），（ｃ）は、遮光層２２の平面形状が異なる場合の例を示す図である。なお、図２（ａ），（ｂ），（ｃ）においては、遮光層２２に斜線を施してある。
Next, the
上述した通り、図２（ａ）に示すように、遮光層２２は、半導体層２１と平面的に交差する方向に直線状に延在する第１の部分２２ａと、第１の部分２２ａの延在方向の両側に設けられた第２の部分２２ｂとを有している。このため、非晶質の半導体層を加熱融解し結晶化して半導体層２１を形成する際の、基板１１と遮光層２２との段差に跨る部分における半導体層２１内の温度分布の差は、第１の部分２２ａに沿うように位置する第２の部分２２ｂにより緩やかになる。これにより、基板１１と遮光層２２とに跨る部分で半導体層２１が結晶化する速度の差が小さくなるので、半導体層２１の段切れの発生を抑制できる。この結果、ＴＦＴ素子２０の製造歩留りを向上させることができる。
As described above, as illustrated in FIG. 2A, the
また、第２の部分２２ｂは、例えば、三角形の平面形状を有しており、三角形の底辺が第１の部分２２ａの延在方向の両側に接するように配置されている。したがって、第１の部分２２ａの延在方向と直交する方向における第２の部分２２ｂの幅は、第１の部分２２ａから離れるほど狭くなっている。このため、基板１１と遮光層２２とに跨る部分で半導体層２１に生じる温度分布の差は、第２の部分２２ｂ上において第１の部分２２ａから離れるほど小さくなる。これにより、基板１１と遮光層２２とに跨る部分で半導体層２１が結晶化する速度の差が、第１の部分２２ａから離れるほど小さくなるので、半導体層２１の段切れの発生をより効果的に抑制できる。
The
ここで、遮光層２２の第１の部分２２ａの延在方向と直交する方向における第２の部分２２ｂの最大幅（ここでは三角形の底辺の長さ）Ｗ２と、遮光層２２と平面的に交差する部分における半導体層２１の幅Ｗ１とは、Ｗ１≧２×Ｗ２であることが好ましい。Ｗ１≧２×Ｗ２であれば、第１の部分２２ａの延在方向に沿って２つ以上の第２の部分２２ｂを配置できる。このような構成にすれば、基板１１と遮光層２２とに跨る部分で半導体層２１に生じる温度分布の差が、第１の部分２２ａの延在方向に沿った方向において小さくなる。これにより、基板１１と遮光層２２とに跨る部分で半導体層２１が結晶化する速度の差が、第１の部分２２ａの延在方向に沿った方向において小さくなるので、半導体層２１の段切れの発生をより効果的に抑制できる。
Here, the maximum width W2 of the
遮光層２２の第２の部分２２ｂの平面形状は他の形状であってもよい。図２（ｂ）に、第２の部分２２ｂの平面形状が矩形である場合の例を示す。この例では、第２の部分２２ｂの矩形の一辺が第１の部分２２ａの延在方向の両側に接するように配置されている。第１の部分２２ａの延在方向と直交する方向における第２の部分２２ｂの最大幅（ここでは矩形の一辺の長さ）Ｗ２と半導体層２１の幅Ｗ１とはＷ１≧２×Ｗ２であり、第１の部分２２ａの延在方向に沿って２つ以上の第２の部分２２ｂが配置されている。遮光層２２が図２（ｂ）に示すような形状であっても、基板１１と遮光層２２との段差に跨る部分における半導体層２１内の温度分布の差を緩やかにすることができる。ただし、第１の部分２２ａの延在方向と直交する方向における第２の部分２２ｂの幅が第１の部分２２ａから離れても変わらないので、半導体層２１に生じる温度分布の差は第１の部分２２ａから離れても図２（ａ）に示す例ほどは変化しない。
The planar shape of the
また、遮光層２２は、第１の部分２２ａと第２の部分２２ｂとの他に第３の部分を有していてもよい。図２（ｃ）に、遮光層２２が第２の部分２２ｂの両側にさらに第３の部分２２ｃを有する場合の例を示す。この例では、第２の部分２２ｂと第３の部分２２ｃとはともに平面形状が矩形であり、第３の部分２２ｃの矩形の一辺が第２の部分２２ｂの両外側の一辺に接するように配置されている。また、第３の部分２２ｃの矩形の一辺の長さＷ３は、第２の部分２２ｂの矩形の一辺の長さＷ２よりも小さい。したがって、第１の部分２２ａの延在方向と直交する方向における幅は、第２の部分２２ｂよりも第１の部分２２ａから離れた第３の部分２２ｃでより狭くなっている。これにより、図２（ａ）に示す例とほぼ同等に半導体層２１の段切れの発生を抑制できる。
The
なお、遮光層２２の第２の部分２２ｂ、第３の部分２２ｃの平面形状は上記の形状に限定されるものではなく、半円形、半楕円形、多角形等であってもよい。
The planar shape of the
（第２の実施形態）
次に、第２の実施形態について図を参照して説明する。第２の実施形態は、遮光層の構成が第１の実施形態と異なっているが、その他の構成は同様である。第１の実施形態と共通する構成要素については、同一の符号を付しその説明を省略する。
(Second Embodiment)
Next, a second embodiment will be described with reference to the drawings. The second embodiment is different from the first embodiment in the configuration of the light shielding layer, but the other configurations are the same. Constituent elements common to the first embodiment are denoted by the same reference numerals and description thereof is omitted.
図３は、第２の実施形態に係るＴＦＴ素子の概略構成を示す図である。詳しくは、図３（ａ）は摸式平面図であり、図３（ｂ）は図３（ａ）中のＢ−Ｂ’線に沿った断面図である。なお、図３（ａ）では、平面的な位置関係の説明に必要な構成要素のみを図示している。 FIG. 3 is a diagram showing a schematic configuration of the TFT element according to the second embodiment. Specifically, FIG. 3A is a schematic plan view, and FIG. 3B is a cross-sectional view taken along line B-B ′ in FIG. In FIG. 3A, only the components necessary for describing the planar positional relationship are illustrated.
本実施形態に係る金属層としての遮光層２３は、図３（ａ）に示すように、第１の部分２３ａと第２の部分２３ｂとを有している。遮光層２３では、第１の部分２３ａと第２の部分２３ｂとが個別に形成されており、この点が第１の実施形態の遮光層２２と異なっている。第１の部分２３ａは、半導体層２１と平面的に交差する方向に直線状に延在するとともに、チャネル領域２１ｃに平面的に重なるように配置されている。第２の部分２３ｂは、第１の部分２３ａの延在方向の両側に設けられており、第１の部分２３ａの延在方向に沿うとともに、半導体層２１に平面的に重なるように配置されている。第２の部分２３ｂは、例えば、三角形の平面形状を有しており、三角形の底辺が第１の部分２３ａの側を向くように島状に形成されている。
As shown in FIG. 3A, the
第１の部分２３ａは、例えば、ゲート電極２０ｇに電気的に接続されている。第１の部分２３ａには、所定の電位が与えられていてもよい。第２の部分２３ｂには、例えば、第１の部分２３ａとは異なる電位が与えられている。第２の部分２３ｂは、電気的に浮遊していてもよい。
For example, the
本実施形態においても、非晶質の半導体層を加熱融解し結晶化して半導体層２１を形成する際の、基板１１と遮光層２３との段差に跨る部分における半導体層２１内の温度分布の差は、第１の部分２３ａに沿うように位置する第２の部分２３ｂにより緩やかになり、第２の部分２３ｂにおいて第１の部分２３ａから離れるほど小さくなる。また、第２の部分２３ｂの幅（三角形の底辺の長さ）Ｗ２と半導体層２１の幅Ｗ１とはＷ１≧２×Ｗ２であり、第１の部分２３ａの延在方向に沿って２つ以上の第２の部分２３ｂが配置されている。したがって、本実施形態の構成によれば、第１の実施形態と同様に、半導体層２１の段切れの発生を抑制でき、ＴＦＴ素子２０の製造歩留りを向上させることができる。
Also in the present embodiment, the difference in temperature distribution in the
なお、本実施形態では、遮光層２３の第１の部分２３ａと第２の部分２３ｂとが個別に形成されているので、第１の部分２３ａと第２の部分２３ｂとに異なる電位を与えることができる。第１の実施形態において、遮光層２２に所定の電位を与えたときに、第２の部分２２ｂが同電位であるとＴＦＴ素子２０の電気特性等に影響がある場合、本実施形態の遮光層２３の構成によれば、第２の部分２３ｂに第１の部分２３ａとは異なる電位を与えるか、または第２の部分２３ｂを電気的に浮遊させることで、このような影響を緩和することができる。
In the present embodiment, since the
遮光層２３の平面形状は他の形状であってもよい。図４は、第２の実施形態における遮光層２３の平面形状が異なる場合の例を示す図である。なお、図４（ａ），（ｂ），（ｃ）において、遮光層２３に斜線を施してある。
The planar shape of the
図４（ａ）に、第２の部分２３ｂの平面形状が矩形であり、第２の部分２３ｂが第１の部分２３ａの延在方向に沿って一列に配列されている場合の例を示す。また、図４（ｂ）に、第２の部分２３ｂの平面形状が矩形であり、第２の部分２３ｂが第１の部分２３ａの延在方向に沿ってジグザグ状に配列されている場合の例を示す。遮光層２３が図４（ａ），（ｂ）に示すような形状であっても、基板１１と遮光層２３との段差に跨る部分における半導体層２１内の温度分布の差を緩やかにすることができる。
FIG. 4A shows an example in which the planar shape of the
また、図４（ｃ）に、遮光層２３が第２の部分２３ｂの両側にさらに第３の部分２３ｃを有する場合の例を示す。この例では、第２の部分２３ｂと第３の部分２３ｃとはともに平面形状が矩形であり、第２の部分２３ｂと第３の部分２３ｃとのそれぞれが第１の部分２３ａの延在方向に沿って配列されている。また、第３の部分２３ｃの矩形の一辺の長さＷ３は第２の部分２３ｂの矩形の一辺の長さＷ２よりも小さくなっている。遮光層２３がこのような形状であれば、図３（ａ）に示す例とほぼ同等に半導体層２１の段切れの発生を抑制できる。
FIG. 4C shows an example in which the
（第３の実施形態）
次に、第３の実施形態について図を参照して説明する。第３の実施形態は、遮光層の構成が上記の実施形態と異なっているが、その他の構成は同様である。上記の実施形態と共通する構成要素については、同一の符号を付しその説明を省略する。
(Third embodiment)
Next, a third embodiment will be described with reference to the drawings. The third embodiment is different from the above embodiment in the configuration of the light shielding layer, but the other configurations are the same. Constituent elements common to the above embodiment are denoted by the same reference numerals and description thereof is omitted.
図５および図６は、第３の実施形態に係るＴＦＴ素子の概略構成を示す図である。詳しくは、図５（ａ）および図６（ａ）は断面図であり、図５（ｂ）および図６（ｂ）はそれぞれの遮光層の拡大図である。 5 and 6 are diagrams showing a schematic configuration of the TFT element according to the third embodiment. Specifically, FIGS. 5A and 6A are cross-sectional views, and FIGS. 5B and 6B are enlarged views of the respective light shielding layers.
本実施形態に係る金属層としての遮光層２７は、図５（ａ）に示すように、第１の部分２７ａと第２の部分２７ｂとを有しており、第１の部分２７ａと第２の部分２７ｂとは一体で形成されている。図示しないが、遮光層２７の平面的な配置および平面形状は、第１の実施形態の遮光層２２と同様である。図５（ｂ）に示すように、遮光層２７では、第２の部分２７ｂの厚さＴ２が第１の部分２７ａの厚さＴ１よりも薄くなっており、この点が第１の実施形態の遮光層２２と異なっている。
As shown in FIG. 5A, the
このような遮光層２７を形成する方法として、例えば、第１の部分２７ａに重なる領域が遮光され第２の部分２７ｂに重なる領域が部分透過するように構成された、所謂グレートーンマスクを用いてフォトレジストを露光する方法を適用することができる。このような方法によれば、露光によりフォトレジストの第２の部分２７ｂに重なる領域の厚さが第１の部分２７ａに重なる領域の厚さＴ１よりも薄くなるので、このフォトレジストを介して金属膜をエッチングすれば、第２の部分２７ｂの厚さＴ２を第１の部分２７ａの厚さＴ１よりも薄く形成できる。
As a method of forming such a
また、図６（ａ）に示す金属層としての遮光層２８は、第１の部分２８ａと第２の部分２８ｂとを有しており、第１の部分２８ａと第２の部分２８ｂとは個別に形成されている。図示しないが、遮光層２８の平面的な配置および平面形状は、第２の実施形態の遮光層２３と同様である。図６（ｂ）に示すように、遮光層２８では、第２の部分２８ｂの厚さＴ２が第１の部分２８ａの厚さＴ１よりも薄くなっており、この点が第２の実施形態の遮光層２３と異なっている。
Further, the
本実施形態の遮光層２７，２８の構成によれば、遮光層２２，２３と同様に、半導体層２１の段切れの発生を抑制でき、ＴＦＴ素子２０の製造歩留りを向上させることができる。さらに、本実施形態の遮光層２７，２８の構成によれば、第２の部分２７ｂ，２８ｂの厚さＴ２が第１の部分２７ａ，２８ａの厚さＴ１よりも薄いので、第２の部分２７ｂ，２８ｂの熱容量は第１の部分２７ａ，２８ａの熱容量よりも小さくなる。このため、基板１１と遮光層２７，２８とに跨る部分で半導体層２１に生じる温度分布の差は、第１の部分２７ａ，２８ａと第２の部分２７ｂ，２８ｂとで段階的に小さくなる。これにより、基板１１と遮光層２７，２８とに跨る部分で半導体層２１が結晶化する速度の差が段階的に小さくなるので、半導体層２１の段切れの発生をより効果的に抑制できる。
According to the configuration of the light shielding layers 27 and 28 of the present embodiment, the occurrence of disconnection of the
（第４の実施形態）
次に、第４の実施形態について図を参照して説明する。第４の実施形態は、ＴＦＴ素子の構成が上記の実施形態と異なっている。上記の実施形態と共通する構成要素については、同一の符号を付しその説明を省略する。図７は、第４の実施形態に係るＴＦＴ素子の概略構成を示す断面図である。
(Fourth embodiment)
Next, a fourth embodiment will be described with reference to the drawings. The fourth embodiment is different from the above embodiment in the configuration of the TFT element. Constituent elements common to the above embodiment are denoted by the same reference numerals and description thereof is omitted. FIG. 7 is a cross-sectional view showing a schematic configuration of a TFT element according to the fourth embodiment.
図７（ａ）に示すように、ＴＦＴ素子３０は、半導体層３６と、金属層としてのゲート電極３４と、ソース電極３２ｓと、ドレイン電極３２ｄとを備えている。半導体層３６は、島状に形成されている。半導体層３６は、チャネル領域３６ｃと、チャネル領域３６ｃの両側に位置するソース領域３６ｓおよびドレイン領域３６ｄとを有している。ＴＦＴ素子３０は基板１１上に設けられている。ＴＦＴ素子３０は、ゲート電極３４が半導体層３６よりも基板１１側に配置されたボトムゲート構造を有している。
As shown in FIG. 7A, the
ゲート電極３４は、基板１１上に設けられており、第１の部分３４ａと第２の部分３４ｂとを有している。第１の部分３４ａは、半導体層３６と平面的に交差する方向に直線状に延在するとともに、チャネル領域３６ｃの少なくとも一部に平面的に重なるように配置されている。第２の部分３４ｂは、第１の部分３４ａの延在方向の両側に設けられており、第１の部分３４ａの延在方向に沿うとともに、半導体層３６に平面的に重なるように配置されている。ゲート電極３４の第１の部分３４ａと第２の部分３４ｂとは一体で形成されている。ゲート電極３４は、遮光性を有する金属膜からなり、例えば、アルミニウム、タンタル、クロム、モリブデン、チタン、タングステン等からなる。
The
基板１１とゲート電極３４とを覆うように、第１の絶縁層としてのゲート絶縁層２５が形成されている。半導体層３６は、ゲート絶縁層２５上に、ゲート電極３４と平面的に交差するように形成されている。したがって、半導体層３６は、ゲート絶縁層２５を介して基板１１とゲート電極３４との段差に跨るように形成されている。
A
ソース電極３２ｓは、半導体層３６のソース領域３６ｓに平面的に重なるように配置されている。ドレイン電極３２ｄは、半導体層３６のドレイン領域３６ｄに平面的に重なるように配置されている。ゲート絶縁層２５と半導体層３６とソース電極３２ｓとドレイン電極３２ｄとを覆うように絶縁層２６が形成されている。
The source electrode 32 s is disposed so as to overlap the
このような構成のＴＦＴ素子では、半導体層が基板とゲート電極との段差に跨って形成されているので、非晶質シリコンを結晶化して半導体層を形成する際に、基板とゲート電極との段差に重なる部分で半導体層に段切れが発生し易い。本実施形態に係るＴＦＴ素子３０では、ゲート電極３４が、第１の実施形態における遮光層２２と同様に、第１の部分３４ａと第２の部分３４ｂとを有している。これにより、半導体層３６における断切れの発生を、第１の実施形態と同様に抑制することができる。
In the TFT element having such a configuration, since the semiconductor layer is formed across the step between the substrate and the gate electrode, when the semiconductor layer is formed by crystallizing amorphous silicon, Step breakage is likely to occur in the semiconductor layer at the portion overlapping the step. In the
また、ＴＦＴ素子３０は、図７（ｂ）に示すように、金属層としてのゲート電極３５を備えていてもよい。ゲート電極３５は、第１の部分３５ａと第２の部分３５ｂとを有しており、第２の実施形態の遮光層２３と同様に第１の部分３５ａと第２の部分３５ｂとが個別に形成されている。したがって、半導体層３６における断切れの発生を、第２の実施形態と同様に抑制することができる。
Further, the
さらに、第３の実施形態の遮光層２７と同様に、ゲート電極３４の第２の部分３４ｂの厚さが第１の部分３４ａの厚さよりも薄くなっていてもよい。同様に、ゲート電極３５の第２の部分３５ｂの厚さが第１の部分３５ａの厚さよりも薄くなっていてもよい。このような構成によれば，第３の実施形態と同様に、半導体層３６の段切れの発生をより効果的に抑制できる。
Furthermore, similarly to the
なお、ＴＦＴ素子３０がゲート電極３４を備えている場合、第１の部分３４ａと第２の部分３４ｂとに同電位を与えることができる。これにより、ＴＦＴ素子３０のチャネル電位の制御を容易にできる。一方、ＴＦＴ素子３０がゲート電極３５を備えている場合、第１の部分３５ａと第２の部分３５ｂとに別電位を与えることができる。これにより、ＴＦＴ素子３０のチャネル領域３６ｃ周囲の電界強度を緩和することができるので、オフリーク電流を低減できる。
When the
（第５の実施形態）
次に、第５の実施形態について図を参照して説明する。第５の実施形態は、ＴＦＴ素子の構成が上記の実施形態と異なっている。上記の実施形態と共通する構成要素については、同一の符号を付しその説明を省略する。図８は、第５の実施形態に係るＴＦＴ素子の概略構成を示す断面図である。
(Fifth embodiment)
Next, a fifth embodiment will be described with reference to the drawings. The fifth embodiment is different from the above-described embodiment in the configuration of the TFT element. Constituent elements common to the above embodiment are denoted by the same reference numerals and description thereof is omitted. FIG. 8 is a cross-sectional view showing a schematic configuration of a TFT element according to the fifth embodiment.
図８（ａ）に示すように、ＴＦＴ素子４０は、半導体層４６と、第１のゲート電極としての上ゲート電極４２ｇと、第２のゲート電極（金属層）としての下ゲート電極４４と、ソース電極４２ｓと、ドレイン電極４２ｄとを備えている。半導体層４６は、島状に形成されている。半導体層４６は、チャネル領域４６ｃと、チャネル領域４６ｃの両側に位置するソース領域４６ｓおよびドレイン領域４６ｄとを有している。ＴＦＴ素子４０は基板１１上に設けられている。ＴＦＴ素子４０は、２つのゲート電極が半導体層４６よりも基板１１側とその反対側とに対向配置されたダブルゲート構造を有している。
As shown in FIG. 8A, the
下ゲート電極４４は、基板１１上に設けられており、第１の部分４４ａと第２の部分４４ｂとを有している。第１の部分４４ａは、半導体層４６と平面的に交差する方向に直線状に延在するとともに、チャネル領域４６ｃの少なくとも一部に平面的に重なるように配置されている。第２の部分４４ｂは、第１の部分４４ａの延在方向の両側に設けられており、第１の部分４４ａの延在方向に沿うとともに、半導体層４６に平面的に重なるように配置されている。下ゲート電極４４の第１の部分４４ａと第２の部分４４ｂとは一体で形成されている。下ゲート電極４４は、遮光性を有する金属膜からなり、例えば、アルミニウム、タンタル、クロム、モリブデン、タングステン等からなる。
The
基板１１と下ゲート電極４４とを覆うように、第１の絶縁層としての下ゲート絶縁層２４が形成されている。半導体層４６は、下ゲート絶縁層２４上に、下ゲート電極４４および上ゲート電極４２ｇと平面的に交差するように形成されている。したがって、半導体層４６は、下ゲート絶縁層２４を介して基板１１と下ゲート電極４４との段差に跨るように形成されている。
A lower
下ゲート絶縁層２４と半導体層４６とを覆うように、第２の絶縁層としての上ゲート絶縁層２５が形成されている。上ゲート電極４２ｇは、上ゲート絶縁層２５上に形成されている。上ゲート電極４２ｇは、チャネル領域４６ｃと下ゲート電極４４とに平面的に重なるように配置されている。上ゲート電極４２ｇは、下ゲート電極４４と同じ材料からなる。上ゲート絶縁層２５と上ゲート電極４２ｇとを覆うように、絶縁層２６が形成されている。
An upper
ソース電極４２ｓとドレイン電極４２ｄとは、絶縁層２６上に設けられている。ソース電極４２ｓは、絶縁層２６と上ゲート絶縁層２５とを貫通するコンタクトホールを介して、ソース領域４６ｓに電気的に接続されている。ドレイン電極４２ｄは、絶縁層２６と上ゲート絶縁層２５とを貫通するコンタクトホールを介して、ドレイン領域４６ｄに電気的に接続されている。
The
ダブルゲート構造を有するＴＦＴ素子４０では、上ゲート電極４２ｇおよび下ゲート電極４４によりチャネル領域４６ｃに電界が印加される。これにより、チャネル領域４６ｃの上下両面に反転層が形成されるので、オン電流を増加させることができる。
In the
本実施形態に係るＴＦＴ素子４０では、下ゲート電極４４が、第１の実施形態における遮光層２２と同様に、第１の部分４４ａと第２の部分４４ｂとを有している。これにより、半導体層４６における断切れの発生を、第１の実施形態と同様に抑制することができる。
In the
また、ＴＦＴ素子４０は、図８（ｂ）に示すように、金属層としての下ゲート電極４５を備えていてもよい。下ゲート電極４５は、第１の部分４５ａと第２の部分４５ｂとを有しており、第２の実施形態の遮光層２３と同様に第１の部分４５ａと第２の部分４５ｂとが個別に形成されている。したがって、半導体層４６における断切れの発生を、第２の実施形態と同様に抑制することができる。
Further, the
なお、下ゲート電極４４は、第３の実施形態の遮光層２７と同様に、第２の部分４４ｂの厚さが第１の部分４４ａの厚さよりも薄くなっていてもよい。同様に、下ゲート電極４５は、第２の部分４５ｂの厚さが第１の部分４５ａの厚さよりも薄くなっていてもよい。このような構成によれば，第３の実施形態と同様に、半導体層４６の段切れの発生をより効果的に抑制できる。
In the
＜電気光学装置＞
続いて、本実施の形態に係る電気光学装置としての液晶装置の構成について図を参照して説明する。図９は、本実施の形態に係る液晶装置の構成を示す図である。詳しくは、図９（ａ）は斜視図であり、図９（ｂ）は図９（ａ）中のＣ−Ｃ’線に沿った断面図である。図１０は、本実施の形態に係る液晶装置の電気的な構成を示す等価回路図である。図１１は、本実施の形態に係る液晶装置の部分断面図である。なお、上記の実施形態と共通する構成要素については、同一の符号を付しその説明を省略する。
<Electro-optical device>
Next, the configuration of the liquid crystal device as the electro-optical device according to the present embodiment will be described with reference to the drawings. FIG. 9 is a diagram illustrating a configuration of the liquid crystal device according to the present embodiment. Specifically, FIG. 9A is a perspective view, and FIG. 9B is a cross-sectional view taken along the line CC ′ in FIG. 9A. FIG. 10 is an equivalent circuit diagram showing an electrical configuration of the liquid crystal device according to the present embodiment. FIG. 11 is a partial cross-sectional view of the liquid crystal device according to the present embodiment. In addition, about the component which is common in said embodiment, the same code | symbol is attached | subjected and the description is abbreviate | omitted.
本実施形態に係る液晶装置は、ＴＦＴ素子２０をスイッチング素子として備えたアクティブマトリクス型の液晶装置である。図９に示すように、液晶装置１００は、素子基板１０と、素子基板１０に対向して配置された対向基板６０とを備えている。素子基板１０と対向基板６０とは、枠状のシール剤５６を介して対向して貼り合わされている。
The liquid crystal device according to this embodiment is an active matrix liquid crystal device including the
素子基板１０と対向基板６０とシール剤５６とによって囲まれた空間には、液晶層５０が封入されている。素子基板１０の液晶層５０とは反対側の面には、偏光板５２が配置されており、対向基板６０の液晶層５０とは反対側の面には、偏光板５４が配置されている。素子基板１０は、対向基板６０より大きく、一部が対向基板６０に対して張り出した状態で貼り合わされている。この張り出した部位には、液晶層５０を駆動するためのドライバＩＣ５８が実装されている。液晶装置１００は、液晶層５０が封入された表示領域２において表示を行う。
A
図１０に示すように、表示領域２には、画素４が配列されている。画素４は、互いに隣り合う画素４同士の間に間隔が空くようにマトリクス状に配置されている。画素４は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれかの表示に寄与し、Ｒ、Ｇ、Ｂのそれぞれの表示に寄与する三つの画素４から一つの画素群が構成されている。液晶装置１００では、各画素群において三つの画素４のそれぞれの輝度を適宜変えることで、種々の色の表示を行うことができる。
As shown in FIG. 10, the pixels 4 are arranged in the
表示領域２には、複数の走査線１２と複数のデータ線１４とが交差するように形成され、走査線１２とデータ線１４との交差に対応して画素４が設けられている。画素４のそれぞれには、画素電極１６と、画素電極１６をスイッチング制御するためのＴＦＴ素子２０とが形成されている。
In the
ＴＦＴ素子２０のソース電極２０ｓ（図１１参照）は、データ線駆動回路１３から延在するデータ線１４に電気的に接続されている。データ線１４には、データ線駆動回路１３からデータ信号Ｓ１、Ｓ２、…、Ｓｎが線順次で供給される。ＴＦＴ素子２０のゲート電極２０ｇ（図１１参照）は、走査線駆動回路１５から延在する走査線１２の一部である。走査線１２には、走査線駆動回路１５から走査信号Ｇ１、Ｇ２、…、Ｇｍが線順次で供給される。ＴＦＴ素子２０のドレイン電極２０ｄ（図１１参照）は、画素電極１６に電気的に接続されている。
The source electrode 20 s (see FIG. 11) of the
データ信号（画素信号）Ｓ１、Ｓ２、…、Ｓｎは、ＴＦＴ素子２０を一定期間だけオン状態とすることにより、データ線１４を介して画素電極１６に所定のタイミングで書き込まれる。このようにして画素電極１６を介して液晶層５０に書き込まれた所定レベルの画素信号は、共通電極１８（図１１参照）との間に形成される液晶容量で一定期間保持される。なお、保持された画素信号Ｓ１、Ｓ２、…、Ｓｎがリークするのを防止するため、走査線１２に沿って形成された容量線１７と画素電極１６との間に蓄積容量１９が形成され、液晶容量と並列に配置されている。
Data signals (pixel signals) S1, S2,..., Sn are written to the
次に、液晶装置１００の詳細な構成について説明する。図１１に示すように、素子基板１０は、基板１１を基体として構成されており、基板１１上に、遮光層２２と、絶縁層２４と、ＴＦＴ素子２０と、ゲート絶縁層２５と、絶縁層２６と、絶縁層３１と、画素電極１６と、配向膜３３とを備えている。
Next, a detailed configuration of the
絶縁層３１は、絶縁層２６と、ソース電極２０ｓと、ドレイン電極２０ｄとを覆うように形成されている。画素電極１６は、絶縁層３１上に設けられている。画素電極１６は、絶縁層３１を貫通するコンタクトホールを介して、ドレイン電極２０ｄに電気的に接続されている。画素電極１６は、透光性を有する導電材料からなり、例えばＩＴＯ（Indium Tin Oxide）からなる。
The insulating
配向膜３３は、素子基板１０の液晶層５０に接する側、すなわち絶縁層３１と画素電極１６とを覆うように形成されている。配向膜３３は、例えばポリイミド樹脂からなる。配向膜３３の表面には、液晶層５０の配向方向を規制するための配向処理が施されている。
The
次に、対向基板６０は、液晶装置１００の観察側に位置している。対向基板６０は、基板６１を基体として構成されており、基板６１上に、カラーフィルタ層６４と、遮光層６２と、オーバーコート層６６と、共通電極１８と、配向膜６８とを備えている。基板６１は、透光性を有する材料からなり、例えばガラスからなる。基板６１の材料は、石英や樹脂であってもよい。
Next, the
カラーフィルタ層６４と遮光層６２とは、基板６１上に形成されている。カラーフィルタ層６４は、画素４（図１０参照）の領域に対応して配置されている。カラーフィルタ層６４は、例えばアクリル樹脂等からなり、画素４で表示するＲ、Ｇ、Ｂの各色に対応する色材を含有している。遮光層６２は、隣り合うカラーフィルタ層６４同士の間の領域に配置されている。遮光層６２は、例えば、クロム、ニッケル等の金属材料や、カーボン、チタン等をフォトレジストに分散した樹脂ブラック等からなる。遮光層６２は、ＴＦＴ素子２０に入射する光を遮光する機能や、画素４同士の間から漏れる光を遮って表示のコントラストを向上させる機能を有する。
The
オーバーコート層６６は、カラーフィルタ層６４と遮光層６２とを覆うように形成されている。オーバーコート層６６は、透光性を有する樹脂からなる。共通電極１８は、オーバーコート層６６上に形成されている。共通電極１８は、画素電極１６に対向するように配置されている。共通電極１８は、透光性を有する導電材料からなり、例えばＩＴＯからなる。共通電極１８は、画素電極１６との間に液晶層５０を駆動するための電界を発生させる。
The
配向膜６８は、対向基板６０の液晶層５０に接する側、すなわち共通電極１８を覆うように形成されている。配向膜６８は、例えばポリイミド樹脂からなる。配向膜６８の表面には、液晶層５０の配向方向を規制するための配向処理が施されている。
The
液晶層５０は、素子基板１０と対向基板６０との間に配置されている。液晶層５０の液晶分子は、例えば、ＴＮ（Twisted Nematic）モード、ＳＴＮ（Super Twisted Nematic）モード等で動作する。液晶層５０の液晶分子は、画素電極１６と共通電極１８との間に電界が発生していない状態（オフ状態）では、配向膜３３と配向膜６８とに施された配向処理によって規制される方向に沿って配向する。また、液晶層５０の液晶分子は、画素電極１６と共通電極１８との間に電界が発生している状態（オン状態）では、電界の方向に沿って配向する。
The
偏光板５２および偏光板５４は、液晶層５０の動作モードやノーマリホワイトモード／ノーマリブラックモードの別に応じて配置される。ノーマリホワイトモードであれば、オン状態において、電界が発生している部分で入射光が遮断される。また、ノーマリブラックモードであれば、オン状態において、電界が発生している部分で入射光が通過する。なお、偏光板５２および偏光板５４の他に、位相差板が配置される構成であってもよい。
The
液晶装置１００の偏光板５２の側には、図示しないが、バックライト等の照明装置が偏光板５２に対向して配置されている。このバックライト等の照明装置から発せられた光は、ＴＦＴ素子２０の半導体層２１の下層側から入射する。このとき、半導体層２１の下層側に設けられた遮光層２２によって、半導体層２１の下層側から入射する光が遮蔽されるので、チャネル領域２１ｃ（図１参照）における光電効果によるリーク電流の発生を防止することができる。
Although not shown, an illumination device such as a backlight is disposed on the
本実施形態の液晶装置１００は、ＴＦＴ素子２０と遮光層２２とを備えている。この構成によれば、半導体層２１の段切れの発生を抑制して、ＴＦＴ素子２０の製造歩留りを向上させることができる。この結果、液晶装置１００の品質を向上させることができる。
The
なお、液晶装置１００は、遮光層２２の代わりに遮光層２３を備えた構成であってもよい。また、液晶装置１００は、スイッチング素子としてＴＦＴ素子２０の代わりにＴＦＴ素子３０またはＴＦＴ素子４０を備えた構成であってもよい。
The
以上、本発明の実施形態について説明したが、上記実施形態に対しては、本発明の趣旨から逸脱しない範囲で様々な変形を加えることができる。変形例としては、例えば以下のようなものが考えられる。 As mentioned above, although embodiment of this invention was described, various deformation | transformation can be added with respect to the said embodiment in the range which does not deviate from the meaning of this invention. As modifications, for example, the following can be considered.
（変形例１）
遮光層の構成は、上記の実施形態に限定されるものではなく、別の構成であってもよい。図１２は、変形例１に係る遮光層の構成を示す図である。詳しくは、図１２（ａ）は遮光層の摸式平面図であり、図１２（ｂ）は図１２（ａ）中のＤ−Ｄ’線に沿った断面図である。
(Modification 1)
The configuration of the light shielding layer is not limited to the above embodiment, and may be another configuration. FIG. 12 is a diagram illustrating a configuration of a light shielding layer according to the first modification. Specifically, FIG. 12A is a schematic plan view of the light shielding layer, and FIG. 12B is a cross-sectional view taken along the line DD ′ in FIG.
図１２（ａ）に示すように、遮光層２９は、第１の部分２９ａと第２の部分２９ｂと第３の部分２９ｃとを有しており、第１の部分２９ａと第２の部分２９ｂと第３の部分２９ｃとは個別に形成されている。第１の部分２９ａは、半導体層２１と平面的に交差する方向に直線状に延在している。第２の部分２９ｂは第１の部分２９ａの延在方向の両側に設けられており、第３の部分２９ｃはさらに第２の部分２９ｂの両外側に設けられている。第２の部分２９ｂと第３の部分２９ｃとは、第１の部分２９ａの延在方向に沿って半導体層２１に平面的に重なるように島状に形成されている。
As shown in FIG. 12A, the
半導体層２１の延在方向（図のＤ−Ｄ’線に沿った方向）における第３の部分２９ｃの幅Ｗ５は、第２の部分２９ｂの幅Ｗ４よりも狭い。また、図１２（ｂ）に示すように、第２の部分２９ｂの厚さＴ２は第１の部分２９ａの厚さＴ１よりも薄く、第３の部分２９ｃの厚さＴ３は第２の部分２９ｂの厚さＴ２よりもさらに薄くなっている。
The width W5 of the
遮光層がこのような構成である場合においても、上記の実施形態と同様に、半導体層２１の段切れの発生を抑制でき、ＴＦＴ素子２０，３０，４０の製造歩留りを向上させることができる。
Even in the case where the light shielding layer has such a configuration, occurrence of disconnection of the
（変形例２）
電気光学装置の構成は、上記の実施形態に限定されるものではなく、別の構成であってもよい。電気光学装置は、ＴＮ方式と同様に素子基板と対向基板との間に生じる縦電界により液晶分子の配向制御を行う、ＶＡ（Vertical Alignment）方式やＥＣＢ（Electrically Controlled Birefringence）方式の液晶装置であってもよい。また、電気光学装置は、素子基板に平行な方向の横電界により液晶分子の配向制御を行う、ＦＦＳ（Fringe-Field Switching）方式やＩＰＳ（In-Plane Switching）方式の液晶装置であってもよい。さらに、電気光学装置は、有機エレクトロルミネセンス装置（有機ＥＬ装置）や電気泳動装置等であってもよい。
(Modification 2)
The configuration of the electro-optical device is not limited to the above-described embodiment, and may be another configuration. The electro-optical device is a VA (Vertical Alignment) method or ECB (Electrically Controlled Birefringence) method liquid crystal device that controls the alignment of liquid crystal molecules by a vertical electric field generated between the element substrate and the counter substrate, as in the TN method. May be. The electro-optical device may be a FFS (Fringe-Field Switching) type or IPS (In-Plane Switching) type liquid crystal device that controls the alignment of liquid crystal molecules by a lateral electric field in a direction parallel to the element substrate. . Furthermore, the electro-optical device may be an organic electroluminescence device (organic EL device), an electrophoresis device, or the like.
２…表示領域、４…画素、１０…素子基板、１１…基板、１２…走査線、１３…データ線駆動回路、１４…データ線、１５…走査線駆動回路、１６…画素電極、１７…容量線、１８…共通電極、１９…蓄積容量、２０，３０，４０…ＴＦＴ素子、２０ｄ…ドレイン電極、２０ｇ…ゲート電極、２０ｓ…ソース電極、２１…半導体層、２１ｃ…チャネル領域、２１ｄ…ドレイン領域、２１ｓ…ソース領域、２２，２３，２７，２８，２９…遮光層、２４…絶縁層、２５…ゲート絶縁層、２６…絶縁層、３１…絶縁層、３３…配向膜、５０…液晶層、５２…偏光板、５４…偏光板、５６…シール剤、５８…ドライバＩＣ、６０…対向基板、６１…基板、６２…遮光層、６４…カラーフィルタ層、６６…オーバーコート層、６８…配向膜、１００…液晶装置。
DESCRIPTION OF
Claims (9)
前記基板上に形成された金属層と、
前記金属層を覆う第１の絶縁層と、
前記第１の絶縁層上に形成されており、チャネル領域を有する半導体層と、を備え、
前記金属層は、
前記半導体層と平面的に交差する方向に直線状に延在するとともに、前記チャネル領域の少なくとも一部に平面的に重なるように配置された第１の部分と、
前記第１の部分の延在方向に沿うとともに、前記半導体層に平面的に重なるように配置された第２の部分と、
を有することを特徴とする薄膜トランジスタ。 A substrate,
A metal layer formed on the substrate;
A first insulating layer covering the metal layer;
A semiconductor layer formed on the first insulating layer and having a channel region;
The metal layer is
A first portion that extends linearly in a direction that intersects the semiconductor layer in a plane and that overlaps at least a portion of the channel region in a plane;
A second portion arranged along the extending direction of the first portion and overlapping the semiconductor layer in a plane;
A thin film transistor comprising:
前記第２の部分の厚さは、前記第１の部分の厚さよりも薄いことを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 1,
The thin film transistor according to claim 1, wherein a thickness of the second portion is smaller than a thickness of the first portion.
前記第１の部分の延在方向と直交する方向における前記第２の部分の幅は、前記第１の部分から離れるほど狭いことを特徴とする薄膜トランジスタ。 The thin film transistor according to claim 1 or 2,
A thin film transistor, wherein a width of the second portion in a direction orthogonal to an extending direction of the first portion is narrower as the distance from the first portion is increased.
前記第１の部分と前記第２の部分とが一体で形成されていることを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 3,
A thin film transistor, wherein the first portion and the second portion are integrally formed.
前記第１の部分と前記第２の部分とが個別に形成されていることを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 3,
The thin film transistor, wherein the first portion and the second portion are formed separately.
前記金属層はゲート電極であることを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 5,
The thin film transistor, wherein the metal layer is a gate electrode.
前記半導体層上に順に積層された第２の絶縁層と、前記チャネル領域の少なくとも一部に平面的に重なるように配置されたゲート電極とをさらに備え、
前記金属層は、前記基板側から前記チャネル領域に入射する光を遮る遮光層であることを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 5,
A second insulating layer sequentially stacked on the semiconductor layer; and a gate electrode disposed so as to planarly overlap at least a part of the channel region,
The thin film transistor, wherein the metal layer is a light blocking layer that blocks light incident on the channel region from the substrate side.
前記半導体層上に順に積層された第２の絶縁層と、前記チャネル領域の少なくとも一部に平面的に重なるように配置された第１のゲート電極と、をさらに備え、
前記金属層は第２のゲート電極であることを特徴とする薄膜トランジスタ。 The thin film transistor according to any one of claims 1 to 5,
A second insulating layer sequentially stacked on the semiconductor layer; and a first gate electrode disposed so as to planarly overlap at least a part of the channel region,
The thin film transistor, wherein the metal layer is a second gate electrode.
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