JP2010073792A - Semiconductor device and one-chip microcomputer - Google Patents
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Abstract
Description
本発明は、半導体装置および１チップマイコンに関し、特に、マイコンなどの能動回路を搭載する電子機器において、その機器からの不要電磁放射（ＥＭＩ）を抑制することができる実装技術に関するものである。 The present invention relates to a semiconductor device and a one-chip microcomputer, and more particularly to a mounting technique capable of suppressing unnecessary electromagnetic radiation (EMI) from an electronic device equipped with an active circuit such as a microcomputer.
近年、半導体装置であるＬＳＩやメモリなどデジタルデバイスの高速化や高密度実装化に伴い、これらを搭載した電子機器からの不要電磁放射による他の電子機器への障害（ＥＭＩ）が問題となっている。このＥＭＩは、他の電子回路に電波受信妨害や誤動作などを引き起こすばかりか、自らの回路にも悪影響をおよぼす。このため、デジタルデバイスの低ＥＭＩ実装法の開発が重要となっている。 In recent years, with the increase in the speed and high-density mounting of digital devices such as LSIs and memories that are semiconductor devices, interference (EMI) to other electronic devices due to unnecessary electromagnetic radiation from electronic devices equipped with these devices has become a problem. Yes. This EMI not only causes other radio circuits to interfere with reception of radio waves and malfunctions, but also has an adverse effect on its own circuits. For this reason, it is important to develop a low EMI packaging method for digital devices.
電子機器からのＥＭＩの主因として、ＬＳＩなどデジタルデバイス内部回路の高速スイッチング動作で発生する高周波電流が考えられる。この高周波電流によりＬＳＩが実装されるＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：プリント回路基板）の電源−グラウンド層が励振され共振を起こすことや、ＰＣＢへ伝播した高周波電流がさらに、外部からの電力供給や信号送受信の目的で取り付けられたハーネスへと伝播し、このハーネスがアンテナとして作用することで不要電磁放射が発生すると考えられている。 As a main cause of EMI from electronic equipment, a high-frequency current generated by a high-speed switching operation of an internal circuit of a digital device such as an LSI can be considered. The high-frequency current excites the power-ground layer of a PCB (Printed Circuit Board) on which the LSI is mounted, causing resonance, and the high-frequency current propagated to the PCB further supplies power from outside or transmits / receives signals. It is considered that unnecessary electromagnetic radiation is generated when the harness propagates to a harness attached for the purpose of (1) and acts as an antenna.
特に、自動車機器で問題となるラジオノイズ周波数帯域（〜２００ＭＨｚ）では、ハーネスの電源およびＧＮＤ線を同じ位相で流れる高周波電流（コモンモード電流）がＥＭＩの主因となる。このため、ハーネスが取り付けられた電子機器において、このコモンモード電流の発生をいかに抑えるかが重要となっている。 In particular, in a radio noise frequency band (up to 200 MHz), which is a problem in automobile equipment, a high-frequency current (common mode current) flowing in the same phase through the harness power supply and the GND wire is the main cause of EMI. For this reason, it is important how to suppress the generation of the common mode current in the electronic device to which the harness is attached.
マイコンなどデジタルデバイスが実装された電子機器におけるコモンモード電流の発生要因は、主に以下の２つがあると考えられている。 It is considered that there are mainly the following two factors that cause a common mode current in an electronic device in which a digital device such as a microcomputer is mounted.
１つ目は、ＬＳＩからの高速な信号出力配線や発振回路などの電位変動が激しい部分と他の配線との電気的な結合により発生する成分（電圧駆動タイプ）である。 The first is a component (voltage drive type) generated by electrical coupling between a portion having a large potential fluctuation such as a high-speed signal output wiring from an LSI or an oscillation circuit and other wiring.
２つ目は、プリント回路基板の電源／ＧＮＤ配線など、高周波電流が多く流れる部分における配線インピーダンスのアンバランスによる不用意な反射などによる成分（電流駆動タイプ）である。 The second is a component (current drive type) due to inadvertent reflection due to imbalance of wiring impedance in a portion where a high frequency current flows, such as a power supply / GND wiring of a printed circuit board.
従来、特に、この２つ目の電流駆動タイプである、電子機器においてＥＭＩを直接励振するコモンモード電流を抑制する方法として、このコモンモード電流を引き起こす要因となる高周波電流がＬＳＩからプリント回路基板上の配線へ拡散するのを防止する方法が用いられている。 Conventionally, as a method of suppressing the common mode current that directly excites EMI in the electronic device, which is the second current driving type, a high frequency current that causes the common mode current has been generated from the LSI on the printed circuit board. A method for preventing diffusion to the wiring is used.
この方法として、例えば、特開２００１−１１９１１０号公報（特許文献１）、特開２００１−２６７７０２号公報（特許文献２）、特開２００３−２９７９６３号公報（特許文献３）、特開平１０−２２３９９７号公報（特許文献４）に記載のものがあった。
特許文献１に記載のものは、マイコン内部で発生した高周波電流の外部への拡散を防止するために、電源配線にパターンによるインダクタを形成し、低周波数通過型フィルタの効果を高めていた。
In the device described in
また、特許文献２〜４に記載のものは、マイコンなどのできるだけ近傍に、高周波電流バイパス用のキャパシタを実装している。 Moreover, the thing of patent documents 2-4 has mounted the capacitor for high frequency current bypasses in the neighborhood of a microcomputer etc. as much as possible.
しかしながら、特許文献１〜４に記載のものでは、高周波電流の経路となる電源／ＧＮＤ配線に依然としてインピーダンスのアンバランスが存在するため、ＥＭＩの直接要因であるコモンモード電流の発生を抑制することができないという問題点があった。
However, in the devices described in
そこで、本発明の目的は、電源配線とグラウンド配線のインピーダンスをバランスさせることにより、マイコン動作の際に発生し、ＥＭＩの原因となるコモンモード電流を抑制することができる実装基板および１チップマイコンを提供することにある。 Therefore, an object of the present invention is to provide a mounting substrate and a one-chip microcomputer that can suppress a common mode current that occurs during microcomputer operation and causes EMI by balancing the impedances of the power supply wiring and the ground wiring. It is to provide.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
すなわち、代表的なものの概要は、半導体チップを駆動するための実装基板の２つ以上の電源配線とグラウンド配線のインピーダンスを、半導体チップに異なる電圧を供給する２つ以上の電源配線のそれぞれでバランスさせたものである。 That is, the outline of a typical one is that the impedance of two or more power supply wirings and a ground wiring of a mounting substrate for driving a semiconductor chip is balanced by each of two or more power supply wirings supplying different voltages to the semiconductor chip. It has been made.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
すなわち、代表的なものによって得られる効果は、マイコン動作の際に発生し、ＥＭＩの原因となるコモンモード電流を抑制することができる。 That is, an effect obtained by a typical one is generated during the operation of the microcomputer, and a common mode current that causes EMI can be suppressed.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
まず、図１により、本発明の概要について説明する。図１は、本発明の概要を説明するための説明図であり、電流駆動タイプのメカニズムで発生するコモンモード電流について示している。 First, the outline of the present invention will be described with reference to FIG. FIG. 1 is an explanatory diagram for explaining the outline of the present invention, and shows a common mode current generated by a current drive type mechanism.
マイコンは通常、その内部に多数のＣＭＯＳドライバ回路を有する。このドライバ回路のスイッチング動作の際に、ほんのわずかな間、電源からＧＮＤへ直接電流が流れる「貫通電流」が発生する。この貫通電流は、図１（ａ）に示すように、そのほとんどがプリント回路基板上のマイコン近傍に実装されたバイパスキャパシタを通り帰還する。 A microcomputer usually has a large number of CMOS driver circuits therein. During the switching operation of the driver circuit, a “through current” is generated in which a current flows directly from the power supply to the GND for a short time. As shown in FIG. 1A, most of the through current is fed back through a bypass capacitor mounted near the microcomputer on the printed circuit board.
この際の近似した等価回路は図１（ｂ）に示すとおりである。 An approximate equivalent circuit at this time is as shown in FIG.
Ｌv 、Ｌg およびＣv 、Ｃg はそれぞれプリント基板配線における電源およびＧＮＤ配線のインダクタンスおよび寄生容量を表している。 Lv, Lg, Cv, and Cg represent the inductance and parasitic capacitance of the power supply and GND wiring in the printed circuit board wiring, respectively.
また、Ｚv 、Ｚg はハーネスの電源ライン、ＧＮＤラインのインピーダンスであり、Ｃb はバイパスキャパシタの容量である。Ｖd は貫通電流を流す電圧源である。 Zv and Zg are impedances of the power supply line and the GND line of the harness, and Cb is a capacitance of the bypass capacitor. Vd is a voltage source for passing through current.
バイパスキャパシタは通常０．１μＦ程度のものが実装される。また、プリント回路基板の電源、ＧＮＤ配線は１０ｎＨ程度のインダクタンスを持っている。 A bypass capacitor with a size of about 0.1 μF is usually mounted. Further, the power supply of the printed circuit board and the GND wiring have an inductance of about 10 nH.
したがって、バイパスキャパシタは短絡とみなすことができ、図１（ｃ）に示す回路へと近似することができる。Ｚc はハーネスにおける電源ラインとＧＮＤラインを並列に接続したときのインピーダンス（コモン・モード・インピーダンス）である。 Therefore, the bypass capacitor can be regarded as a short circuit, and can be approximated to the circuit shown in FIG. Zc is an impedance (common mode impedance) when the power supply line and the GND line in the harness are connected in parallel.
図１（ｃ）の回路において、ハーネスを流れるコモンモード電流をＩc とする。また、インダクタンスＬv 、Ｌg およぶキャパシタＣv 、Ｃg を流れる電流をそれぞれＩ1、Ｉ2とする。また、ハーネスが接続される点の電圧をＶc とする。このとき、ハーネス接続点の電圧Ｖc は以下の式（１）のように表される。 In the circuit of FIG. 1C, the common mode current flowing through the harness is Ic. Further, the currents flowing through the inductances Lv and Lg and the capacitors Cv and Cg are defined as I1 and I2, respectively. The voltage at the point where the harness is connected is Vc. At this time, the voltage Vc at the harness connection point is expressed by the following equation (1).
式（１）より、ＣＭＯＳドライバによる貫通電流が流れる部分のインダクタンスやキャパシタンスのバランスが悪い、すなわちＬｇＣｇ−ＬｖＣｖ≠０の場合には、励振源であるＶd に比例した量のコモンモード電流が発生することになる。 From the equation (1), when the balance of the inductance and capacitance of the portion where the through current flows by the CMOS driver is poor, that is, when LgCg−LvCv ≠ 0, an amount of common mode current proportional to the excitation source Vd is generated. It will be.
本発明では、ＬｇＣｇ−ＬｖＣｖ＝０とすることにより、インダクタンスやキャパシタンスのバランスをとり、ＥＭＩの原因となるコモンモード電流を抑制している。 In the present invention, by setting LgCg−LvCv = 0, the inductance and capacitance are balanced, and the common mode current that causes EMI is suppressed.
（実施の形態１）
図２により、本発明の実施の形態１に係る半導体装置の構成について説明する。図２は本発明の実施の形態１に係る半導体装置の構成を示す構成図である。なお、図２においては、コモンモード電流に関係する電源部分のみを示し、他の配線などは図示していないが、他の信号線などもボンディングワイヤなどにより実装基板２００に配線されている。
(Embodiment 1)
The configuration of the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 2 is a configuration diagram showing the configuration of the semiconductor device according to the first embodiment of the present invention. In FIG. 2, only the power supply portion related to the common mode current is shown, and other wirings are not shown, but other signal lines are also wired to the
図２において、半導体装置は、実装基板２００と、セラミックやガラスエポキシ等の絶縁材料と金属導体の配線２０９、２１０、２１２、２１７、２１８、２１９からなり、その上に、半導体装置である半導体チップ２０１が実装され、ボンディングワイヤ２０５、２０６、２０７により、パッド２０２、２０３、２０４に接続されている。
In FIG. 2, the semiconductor device includes a
また、実装基板２００は、図２（ａ）に示すような部品実装面、図２（ｂ）、（ｃ）に示すような内層の多層となっており、ビア２０８を介して、各層の接続ができるようになっている。
The
また、実装基板２００は、コネクタ２１６により外部と接続され、電源などが外部から供給される。
The
半導体チップ２０１は、ボンディングワイヤ２０５により、実装基板２００上にある第１の電源のための複数のパッド２０２に接続されている。
The
同様に、ボンディングワイヤ２０６により、実装基板２００上にある第２の電源のための複数のパッド２０３に接続されている。
Similarly, the
また、半導体チップ２０１は、ボンディングワイヤ２０７により、実装基板２００上にあるグラウンドの複数のパッド２０４に接続されている。
The
実装基板２００上にある第１の電源のための複数のパッド２０２は、ビア２０８により、実装基板の内層にある電源配線２１７に接続され、１つの配線へと集約されている。
The plurality of
同様に、実装基板２００上にある第２の電源のための複数のパッド２０３は、ビア２０８により、実装基板の内層にある電源配線２１９に接続され、１つの配線へと集約されている。
Similarly, the plurality of
実装基板２００上にあるグラウンドの複数のパッド２０４は、ビア２０８により、実装基板の内層にあるグラウンド配線２１８へと接続されている。実装基板２００の内層にある第１の電源配線２１７は、ビア２０８により、実装基板の部品実装面にある第１の電源のための配線２０９へと接続されている。
The plurality of
同様に、実装基板２００の内層にある第２の電源配線２１９は、ビア２０８により、実装基板の部品実装面にある第２の電源のための配線２１０へと接続されている。これら第１の電源配線２０９および第２の電源配線２１０には、インピーダンスをバランスさせるための素子２２１が接続されている。
Similarly, the second
この素子２２１の値などは、シミュレーションや実験により、インピーダンスがバランスするように設定されている。
The value of the
さらに、これら電源配線は、バイパスキャパシタ２１１を介してグラウンド配線２１２と接続されている。また、これら第１の電源配線２０９および第２の電源配線２１０は、ボンディングワイヤ２１３および２１４によりコネクタ２１６と接続されている。実装基板２００の部品実装面にあるグラウンド配線２１２もボンディングワイヤ２１５によりコネクタ２１６と接続されている。
Further, these power supply wirings are connected to the
次に、図３により、本発明の実施の形態１に係る半導体装置でのインピーダンスをバランスさせるための寄生容量およびインダクタンスの値の範囲について説明する。図３は本発明の実施の形態１に係る半導体装置でのインピーダンスをバランスさせるための寄生容量およびインダクタンスの値の範囲について説明するための説明図である。図３（ａ）は、寄生容量をパラメータに、発生するコモンモード電流の値を解析により評価したものである。同様に、図３（ｂ）は、インダクタンスの値をパラメータに、発生するコモンモード電流の値を解析により評価したものである。 Next, referring to FIG. 3, the parasitic capacitance and the range of inductance values for balancing the impedance in the semiconductor device according to the first embodiment of the present invention will be described. FIG. 3 is an explanatory diagram for explaining a range of values of parasitic capacitance and inductance for balancing impedance in the semiconductor device according to the first embodiment of the present invention. FIG. 3A shows an evaluation of the value of the generated common mode current by analysis using the parasitic capacitance as a parameter. Similarly, FIG. 3B shows an evaluation of the value of the generated common mode current by analysis using the inductance value as a parameter.
いずれの解析結果からも、インピーダンスのバランスポイント５０１およびバランスポイント５０５から、図３の５０２、５０６に示すような寄生容量およびインダクタンスの値が＋３０％ずれた状態は、図３の５０４、５０８に示すように、インピーダンスのバランスがずれた状態に比べ、１０ｄＢ以上コモンモード電流の発生を低減できていることがわかる。 From any of the analysis results, the state where the parasitic capacitance and the inductance values are shifted by + 30% as shown in 502 and 506 in FIG. 3 from the impedance balance point 501 and the balance point 505 is shown in 504 and 508 in FIG. Thus, it can be seen that the generation of the common mode current of 10 dB or more can be reduced as compared with the state where the impedance balance is shifted.
同様に、インピーダンスのバランスポイント５０１およびバランスポイント５０５から、図３の５０３、５０７に示すような寄生容量およびインダクタンスの値が−３０％ずれた状態は、図３の５０４、５０８に示すようなインピーダンスのバランスがずれた状態に比べ、１０ｄＢ以上コモンモード電流の発生を低減できていることがわかる。 Similarly, when the values of the parasitic capacitance and the inductance as shown by 503 and 507 in FIG. 3 are deviated by −30% from the impedance balance point 501 and the balance point 505, the impedance as shown by 504 and 508 in FIG. It can be seen that the generation of the common mode current of 10 dB or more can be reduced as compared with the state in which the balance is off.
これらの結果より、インピーダンスのバランスポイントから、±３０％インピーダンスがずれた状態でも、コモンモード電流の発生量低減に効果があることがわかる。 From these results, it can be seen that the amount of generation of the common mode current is effective even when the impedance is deviated by ± 30% from the impedance balance point.
次に、図４により、本発明の実施の形態１に係る半導体装置によるＥＭＩの原因であるハーネスを流れるコモンモード電流に対する効果について説明する。図４は本発明の実施の形態１に係る半導体装置によるＥＭＩの原因であるハーネスを流れるコモンモード電流に対する効果を説明するための説明図であり、本実施の形態と同等の実装を施した実装基板を含む電子機器と従来の実装基板を含む電子機器で、ハーネスを流れるコモンモード電流量を比較したものである。横軸は周波数であり縦軸はコモンモード電流量である。 Next, the effect on the common mode current flowing through the harness that is the cause of EMI by the semiconductor device according to the first embodiment of the present invention will be described with reference to FIG. FIG. 4 is an explanatory diagram for explaining the effect on the common mode current flowing through the harness that is the cause of the EMI by the semiconductor device according to the first embodiment of the present invention, and is implemented by mounting equivalent to the present embodiment. The amount of common mode current flowing through the harness is compared between an electronic device including a substrate and an electronic device including a conventional mounting substrate. The horizontal axis is the frequency, and the vertical axis is the common mode current amount.
図４に示すように、本実施の形態の方が従来技術に比べて、ほとんどの周波数でＥＭＩの原因となるコモンモード電流が少ないことがわかる。特に、ＦＭラジオへのノイズ混入で問題となる８０ＭＨｚにおいては、本実施の形態の方が従来技術に比べ２０ｄＢ程度コモンモード電流量が少ないことがわかる。 As shown in FIG. 4, it can be seen that the present embodiment has less common mode current that causes EMI at most frequencies than the prior art. In particular, at 80 MHz, which is a problem due to noise mixing in the FM radio, it can be seen that this embodiment has a smaller common mode current amount by about 20 dB than the prior art.
本実施の形態では、第１の電源配線２０９および第２の電源配線２１０に、インピーダンスをバランスさせるための素子２２１が接続されているため、インピーダンスのバランスをとることができ、ＥＭＩの原因となるコモンモード電流を抑制することが可能である。
In the present embodiment, since the
（実施の形態２）
実施の形態２は、実施の形態１において、第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための素子を実装するパッドを設けたものである。
(Embodiment 2)
In the second embodiment, a pad for mounting an element for balancing impedance is provided on the
図５により、本発明の実施の形態２に係る半導体装置の構成について説明する。図５は本発明の実施の形態２に係る半導体装置の構成を示す構成図である。なお、図５においては、実施の形態１と同様に、コモンモード電流に関係する電源部分のみを示し、他の配線などは図示していないが、他の信号線などもボンディングワイヤなどにより実装基板２００に配線されている。 The configuration of the semiconductor device according to the second embodiment of the present invention will be described with reference to FIG. FIG. 5 is a configuration diagram showing the configuration of the semiconductor device according to the second embodiment of the present invention. In FIG. 5, as in the first embodiment, only the power supply portion related to the common mode current is shown, and other wirings are not shown, but other signal lines are also mounted by bonding wires or the like. 200 is wired.
図５において、図２に示す実施の形態１の構成に対して、第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための素子を実装するパッド３０１を設けており、他の構成は、実施の形態１と同様である。
In FIG. 5, a pad for mounting an element for balancing impedance on the
本実施の形態では、パッド３０１に実施の形態１でのインピーダンスをバランスさせるための素子を実装させることにより、インピーダンスをバランスさせることが可能である。このため、実験などを行いインピーダンスをバランスさせる場合などに、インピーダンスをバランスさせるための素子を容易に取り替えることが可能である。
In this embodiment, it is possible to balance the impedance by mounting an element for balancing the impedance in the first embodiment on the
（実施の形態３）
実施の形態３は、実施の形態１において、インピーダンスをバランスさせるための素子ではなく、第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための配線を接続したものである。
(Embodiment 3)
The third embodiment is not the element for balancing impedance in the first embodiment, but the wiring for balancing impedance in the
図６により、本発明の実施の形態３に係る半導体装置の構成について説明する。図６は本発明の実施の形態３に係る半導体装置の構成を示す構成図である。なお、図６においては、実施の形態１と同様に、コモンモード電流に関係する電源部分のみを示し、他の配線などは図示していないが、他の信号線などもボンディングワイヤなどにより実装基板２００に配線されている。 The configuration of the semiconductor device according to the third embodiment of the present invention will be described with reference to FIG. FIG. 6 is a configuration diagram showing the configuration of the semiconductor device according to the third embodiment of the present invention. 6 shows only the power supply portion related to the common mode current and the other wirings are not shown in the same manner as in the first embodiment, but other signal lines are also mounted on the mounting substrate by bonding wires or the like. 200 is wired.
図６において、図２に示す実施の形態１の構成に対して、第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための配線４０１を接続しており、他の構成は、実施の形態１と同様である。
6, the
本実施の形態では、第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための配線４０１を接続することにより、第１の電源のための配線２０９および第２の電源のための配線２１０の配線幅を変更することができ、これにより、インダクタンスや寄生容量の値を変更することで、インピーダンスをバランスさせることが可能である。
In this embodiment, the
（実施の形態４）
実施の形態４は、実施の形態１において、コネクタ２１６ではなく、１チップマイコンとして構成される際に用いられる実装基板２００のボール面により、第１の電源配線２０９および第２の電源配線２１０を接続するようにしたものである。
(Embodiment 4)
In the fourth embodiment, instead of the
図７により、本発明の実施の形態４に係る半導体装置の構成について説明する。図７は本発明の実施の形態４に係る半導体装置の構成を示す構成図である。なお、図７においては、実施の形態１と同様に、コモンモード電流に関係する電源部分のみを示し、他の配線などは図示していないが、他の信号線などもボンディングワイヤなどにより実装基板２００に配線され、ボール面においても、電源以外の多数のはんだボールが配置されている。 The configuration of the semiconductor device according to the fourth embodiment of the present invention will be described with reference to FIG. FIG. 7 is a configuration diagram showing the configuration of the semiconductor device according to the fourth embodiment of the present invention. 7 shows only the power supply portion related to the common mode current and the other wirings and the like are not shown in the same manner as in the first embodiment, but other signal lines and the like are also mounted by bonding wires or the like. A large number of solder balls other than the power source are also arranged on the ball surface.
また、実装基板２００の部品実装面には半導体チップ２０１の実装後、絶縁樹脂などにより封止され、１チップマイコンが作成される。
In addition, after mounting the
図７において、図２に示す実施の形態１の構成に対して、コネクタ２１６の代わりに、第１の電源のための配線２０９は、ビア２０８を介して、ボール面のはんだボール６０１に接続され、第２の電源のための配線２１０は、ビア２０８を介して、ボール面のはんだボール６０３に接続され、グラウンド配線２１２は、ビア２０８を介して、ボール面のはんだボール６０２に接続されており、他の構成は、実施の形態１と同様である。
In FIG. 7, the
本実施の形態では、１チップマイコンなどにおいても、ボール面のボール６０１，６０３に接続される第１の電源配線２０９および第２の電源配線２１０に、インピーダンスをバランスさせるための素子２２１を接続しているので、インピーダンスのバランスをとることができ、ＥＭＩの原因となるコモンモード電流を抑制することが可能である。
In this embodiment, even in a one-chip microcomputer or the like, an
なお、本実施の形態では、第１の電源配線２０９および第２の電源配線２１０に、インピーダンスをバランスさせるための素子２２１を接続しているが、実施の形態２のように、インピーダンスをバランスさせるための素子を実装するパッド３０１を設けて良く、また実施の形態３のように第１の電源のための配線２０９および第２の電源のための配線２１０に、インピーダンスをバランスさせるための配線４０１を接続するようにしても良い。
In this embodiment, the first
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
本発明は、実装基板に関し、不要電磁放射（ＥＭＩ）を抑制する必要のある電子機器などに広く適用可能である。 The present invention relates to a mounting substrate and can be widely applied to electronic devices that need to suppress unnecessary electromagnetic radiation (EMI).
２００…実装基板、２０１…半導体チップ、２０２…第１の電源のためのパッド、２０３…第２の電源のためのパッド、２０４…グラウンドのためのパッド、２０５…第１の電源のためのボンディングワイヤ、２０６…第２の電源のためのボンディングワイヤ、２０７…グラウンドのためのボンディングワイヤ、２０８…ビア、２０９…第１の電源配線、２１０…第２の電源配線、２１１…バイパスキャパシタ、２１２…グラウンド配線、２１３…第１の電源配線のボンディングワイヤ、２１４…第２の電源配線のボンディングワイヤ、２１５…グラウンド配線のボンディングワイヤ、２１６…コネクタ、２１７…実装基板の内層にある第１の電源配線、２１８…実装基板の内層にあるグラウンド配線、２１９…実装基板の内層にある第２の電源配線、２２１…インピーダンスをバランスさせるための素子、３０１…インピーダンスをバランスさせるための素子を実装するパッド、４０１…インピーダンスをバランスさせるための配線、５０１…寄生容量をパラメータとしたときの解析でのインピーダンスのバランスポイント、５０２…寄生容量をパラメータとしたときの解析でのインピーダンスのバランスポイントより＋３０％の容量値でのコモンモード電流量、５０３…寄生容量をパラメータとしたときの解析でのインピーダンスのバランスポイントより−３０％の容量値でのコモンモード電流量、５０４…寄生容量をパラメータとしたときの解析でのインピーダンスのアンバランスポイント、５０５…インダクタンスをパラメータとしたときの解析でのインピーダンスのバランスポイント、５０６…インダクタンスをパラメータとしたときの解析でのインピーダンスのバランスポイントより＋３０％の容量値でのコモンモード電流量、５０７…インダクタンスをパラメータとしたときの解析でのインピーダンスのバランスポイントより−３０％の容量値でのコモンモード電流量、５０８…インダクタンスをパラメータとしたときの解析でのインピーダンスのアンバランスポイント、６０１…第１の電源のためのはんだボール、６０２…グラウンドのためのはんだボール、６０３…第２の電源のためのはんだボール。
DESCRIPTION OF
Claims (6)
前記半導体チップを駆動するための実装基板の２つ以上の電源配線とグラウンド配線のインピーダンスを、前記半導体チップに異なる電圧を供給する２つ以上の前記電源配線のそれぞれでバランスさせたことを特徴とする半導体装置。 In a semiconductor device in which a semiconductor chip driven by two or more power supplies having different voltages is directly mounted on a substrate made of a wiring of an insulating material and a metal conductor,
The impedance of two or more power supply wirings and ground wiring of a mounting substrate for driving the semiconductor chip is balanced by each of the two or more power supply wirings supplying different voltages to the semiconductor chip, Semiconductor device.
前記バランスは、前記電源配線のインダクタンスと寄生容量との積と、前記グラウンド配線のインダクタンスと寄生容量との積が等しくなることであることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The balance is that the product of the inductance of the power supply wiring and the parasitic capacitance is equal to the product of the inductance of the ground wiring and the parasitic capacitance.
２つ以上の前記電源配線のそれぞれの途中に、前記電源配線と前記グラウンド配線のインピーダンスをバランスさせる素子を実装したことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein an element that balances impedances of the power supply wiring and the ground wiring is mounted in the middle of each of the two or more power supply wirings.
２つ以上の前記電源配線のそれぞれの途中に、前記電源配線と前記グラウンド配線のインピーダンスをバランスさせる素子を実装するパッドを設けたことを特徴とする半導体装置。 The semiconductor device according to claim 1,
A semiconductor device, wherein a pad for mounting an element for balancing impedances of the power supply wiring and the ground wiring is provided in the middle of each of the two or more power supply wirings.
前記素子は、インピーダンスのバランスポイントからのインピーダンスのずれが±３０％以内の範囲となる値の素子であることを特徴とする半導体装置。 The semiconductor device according to claim 3 or 4,
The semiconductor device according to claim 1, wherein the element is an element having a value in which an impedance deviation from an impedance balance point is within ± 30%.
前記半導体チップを駆動するための前記実装基板の２つ以上の電源配線とグラウンド配線のインピーダンスを、前記半導体チップに異なる電圧を供給する２つ以上の前記電源配線のそれぞれでバランスさせたことを特徴とする１チップマイコン。 A one-chip microcomputer in which a semiconductor chip driven by two or more power supplies having different voltages is directly mounted on a mounting substrate made of a wiring of an insulating material and a metal conductor and sealed.
The impedance of two or more power supply wirings and ground wiring of the mounting substrate for driving the semiconductor chip is balanced by each of the two or more power supply wirings supplying different voltages to the semiconductor chip. A one-chip microcomputer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008237922A JP2010073792A (en) | 2008-09-17 | 2008-09-17 | Semiconductor device and one-chip microcomputer |
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| Application Number | Priority Date | Filing Date | Title |
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| JP2010073792A true JP2010073792A (en) | 2010-04-02 |
Family
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| JP2008237922A Pending JP2010073792A (en) | 2008-09-17 | 2008-09-17 | Semiconductor device and one-chip microcomputer |
Country Status (1)
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| JP (1) | JP2010073792A (en) |
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