JP2010073300A - 半導体メモリ装置 - Google Patents

Abstract

【課題】インバージョン機能の具現に必要なラインの個数を減らし、半導体メモリ装置における全体の面積を減少する。
【解決手段】本発明に係る半導体メモリ装置は、読み出しインバージョン情報及び書き込みインバージョン情報を選択的にインバージョンバスに載せるための選択部と、該選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、該インバージョンバスから伝達された前記読み出しインバージョン情報を出力データに反映する複数の読み出しインバージョン部と、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映する複数の書き込みインバージョン部とを備える。
【選択図】図７

Description

本発明は、半導体メモリ装置に関し、より詳しくは、インバージョンバスの面積を縮小して半導体メモリ装置における全体の面積を減らすための技術に関する。

ＷＤＢＩ（Ｗｒｉｔｅ Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）機能は、メモリ装置にデータが入力されるときデータの変化を最小化してＳＳＯ（Ｓｉｍｕｌｔａｎｅｏｕｓ Ｓｗｉｔｃｈｉｎｇ Ｏｕｔｐｕｔ）ノイズを減らすために使われる。一方、ＲＤＢＩ（Ｒｅａｄ Ｄａｔａ Ｂｕｓ Ｉｎｖｅｒｓｉｏｎ）機能は、メモリ装置からデータが出力されるときデータの変化を最小化してＳＳＯノイズを減らすために使われる。

データが入力されるとき、メモリコントローラからデータと共にインバージョン情報ＷＤＢＩをメモリ装置に伝送することによってデータの反転可否をメモリ装置が判断し、データが出力されるとき、メモリ装置からデータと共にインバージョン情報ＲＤＢＩをメモリコントローラに伝送することによってメモリコントローラはデータの反転可否を判断する。

図１は、従来における４バンククォータの構造を有する半導体メモリ装置の構成を示す図面である。

同図を参照すると、４つのバンクがそれぞれ４つの領域に分かれて配置されていることが確認できる。各々のバンク周辺のＸはロー（ｒｏｗ）動作のための回路を表し、Ｙはカラム（ｃｏｌｕｍｎ）動作のための回路を表す。

また、ＣＰＥＲＩはクロックと関連した回路が集まっている領域を表し、ＤＰＥＲＩはデータの入／出力と関連した回路が集まっている領域を表す。

図２は、データ入力回路とバンクとの間でデータ及びインバージョン情報が交換されることを示す図面である（１つのクォータのみを図示）。

図面のＤＱと称されたブロック２１０〜２８０は、データピンごとに備えられるデータ入力回路及びデータ出力回路が備えられたブロックを意味する。また、図面のＤＢＩと称されたブロック２９０は、ＤＢＩピンに備えられるインバージョン入力回路及びインバージョン出力回路が備えられたブロックを意味する。

まず、メモリ装置の読み出し／書き込み動作時におけるデータの流れについて説明する。

書き込み動作時、メモリ装置のデータピンには直列に連続してデータが入力される。各々のデータピンには、データ入力回路（２１０〜２８０内に備えられ、以下、便宜上２１０〜２８０で表記）が備えられるが、データ入力回路２１０〜２８０は、直列に入力されるデータを並列に整列（ソート）してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達（送信、転送）する。メモリ装置が８ビットプリフェッチスキーム（８ｂｉｔ ｐｒｅｆｅｔｃｈｓｃｈｅｍｅ）を使用する場合、データ入力回路２１０〜２８０は、直列に入力される８個のデータを並列に整列してグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞に伝達する。すなわち、１つのデータピン（例えば、ＤＱ０ピン）に入力されるデータは、並列に変換されてから８個のグローバルライン（例えば、ＧＩＯ０＜０：７＞）に載せられる（送信される）。そして、このようなグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞は、全てのバンクのＹブロック１１、２１、３１、４１と接続し、バンクアドレスにより選択されたバンク１０〜４０のうちの１つに並列にデータを書き込む。

読み出し動作時、バンクアドレスにより選択されたバンク１０〜４０のうちの１つからは並列にデータが出力される。各々のデータピンにはデータ出力回路（２１０〜２８０内に備えられ、以下、便宜上２１０〜２８０で表記）が備えられるが、データ出力回路２１０〜２８０は、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞を介して並列に伝達されるデータを直列に整列し、データピンを介してチップの外部に出力する。メモリ装置が８ビットプリフェッチスキームを使用した場合、データ出力回路（例えば、２１０）は８個のグローバルライン（例えば、ＧＩＯ０＜０：７＞）に伝達されるデータを直列に整列してデータピンを用いて出力する。

図２には、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞が読み出し経路のデータ及び書き込み経路のデータのすべてを伝達する場合について図示したが、メモリ装置によって読み出し経路のデータを伝達するグローバルライン及び書き込み経路のデータを伝達するグローバルラインが別々に備えられることもあり得る。例えば、ＧＩＯがＲＧＩＯとＷＧＩＯとに分けられる場合もある。

次に、メモリ装置の読み出し／書き込み動作時のインバージョン情報ＤＢＩの流れについて説明する。

書き込み動作時、インバージョンピンには書き込みインバージョン情報ＷＤＢＩが直列に連続して入力される。書き込みインバージョン情報ＷＤＢＩとは、書き込み時メモリ外部から入力されるデータが反転されたデータであるか否かを表す情報を指す。インバージョン入力回路（２９０内に備えられ、以下、便宜上２９０で表記）は、直列に入力される書き込みインバージョン情報ＷＤＢＩを並列に整列して書き込みインバージョンバスＷＤＢＩ＜０：７＞に伝達する。書き込みインバージョン情報もデータと同じプリフェッチスキームを使用する。したがって、メモリ装置が８ビットプリフェッチスキームを使用した場合、インバージョン入力回路２９０は、直列に入力される８個の書き込みインバージョン情報ＷＤＢＩを並列に整列して書き込みインバージョンバスＷＤＢＩ＜０：７＞に伝達する。書き込みインバージョンバスＷＤＢＩ＜０：７＞は８個のラインから構成される。

書き込みインバージョンバスＷＤＢＩ＜０：７＞は、書き込みインバージョン情報を各バンクのＹブロック１１、２１、３１、４１に伝達する。バンクのＹブロック１１、２１、３１、４１内にはグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞のデータをバンク１０、２０、３０、４０内のローカルラインＬＩＯ／ＬＩＯＢに伝達するための書き込みドライバＷＴＤＲＶ（ｗｒｉｔｅ ｄｒｉｖｅｒ）が備えられる。このような書き込みドライバは、書き込みインバージョン情報ＷＤＢＩ＜０：７＞に応じてグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞のデータを反転／非反転してローカルラインに伝達する。各々のバンク１０、２０、３０、４０内には、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞の個数と同じローカルラインＬＩＯ／ＬＩＯＢが配置されるため、各々のバンク１０、２０、３０、４０ごとにグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞の個数に対応する書き込みドライバが備えられる。例えば、Ｙブロック１１には、６４個の書き込みドライバが備えられる。

読み出し動作時、読み出しインバージョン情報ＲＤＢＩ＜０：７＞は、メモリ装置内のインバージョン生成部３００で生成される。読み出し動作時には、メモリ装置自体が保存していたデータを出力するため、メモリ装置自身が読み出しインバージョン情報ＲＤＢＩ＜０：７＞を生成し、これに応じてデータを反転または非反転して出力しなければならない。インバージョン生成部３００は、ＤＣモードでは８個のデータＧＩＯ０＜０＞〜ＧＩＯ７＜０＞の中の５個以上のデータが「０」のとき、読み出しインバージョン情報ＲＤＢＩ＜０＞を「１」として生成し、ＡＣモードでは前のデータと比較した場合遷移したデータＧＩＯ０＜０＞〜ＧＩＯ７＜０＞が５個以上のとき、読み出しインバージョン情報ＲＤＢＩ＜０＞を「１」として生成する（残りの＜１＞〜＜７＞の添字も同様）。インバージョン生成部３００が読み出しインバージョン情報ＲＤＢＩ＜０：７＞をどのように生成すべきであるかに対してはスペック（ｓｐｅｃ）で規定された事項に該当するため、これ以上の説明は省略する。

インバージョン生成部３００で生成された読み出しインバージョン情報は、読み出しインバージョンバスＲＤＢＩ＜０：７＞に送信されて各々のデータ出力回路２１０〜２８０に伝達される。データ出力回路２１０〜２８０は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞に応じて自身が出力するデータを反転／非反転して出力する。

読み出しインバージョンバスＲＤＢＩ＜０：７＞は、インバージョン出力部２９０にも読み出しインバージョン情報を伝達する。読み出し動作時にはメモリ装置が外部に読み出しインバージョン情報を出力しなければならないためである。

図面の場合、クォータバンクの構造を有するメモリ装置におけるクォータ１つのみを示したため、各々のバンクのＹブロック１１、２１、３１、４１には８個のデータピンに対応するグローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞が接続していることを例示した。図面に示していない残りのバンクにも各々８個のデータピンに対応するグローバルラインが接続されるべきである。例えば、バンク５０、６０、７０、８０には８〜１５番目のデータピンに対応するグローバルラインが接続される。また、インバージョンピンの１つは８個のデータピンに入出力されるデータのインバージョン情報を担当することから、残りのクォータにもインバージョンピンが各々１つずつ配置される。

図３は、図２と同様にデータ入力回路２１０〜２８０とバンク１０〜４０との間でデータ及びインバージョン情報が交換されることを示す図面である。ただし、バンクのＹブロック１１、２１、３１、４１の一部がデータピン及びインバージョンピンの近くに配置されていることを示す。図２と同じ部分には同じ記号を付した。

グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞は、ＤＱブロック２１０〜２８０から各々のバンク１０〜４０まで、すべて接続しなければならず、書き込みインバージョンバスＷＤＢＩ＜０：７＞もＤＢＩブロック２９０から各々のバンク１０〜４０まで、すべて接続しなければならない。したがって、図２に示すように、バンクのＹブロック１１、２１、３１、４１を配置する場合、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞及び書き込みインバージョンバスＷＤＢＩ＜０：７＞の長さが長すぎてしまい、チップ内の大きい面積を占めることとなる。したがって、最近のメモリ装置は、Ｙブロック１１、２１、３１、４１の一部分、すなわち、データが入／出力される部分１２、２２、３２、４２を図３に示すようにデータピンやインバージョンピンの近くに配置する。

入／出力部１２、２２、３２、４２は、Ｙブロック１１、２１、３１、４１のうち、データが入／出力される部分を別に取り出した部分を意味する。このような入／出力部１２、２２、３２、４２には、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞及びデータ交換を行うための書き込みドライバＷＴＤＲＶ及びセンスアンプＩＯＳＡが配置される。

本来、Ｙブロック１１、２１、３１、４１の一部である入／出力部１２、２２、３２、４２を図面に示すように配置することで、グローバルラインＧＩＯ０＜０：７＞〜ＧＩＯ７＜０：７＞及び書き込みインバージョンバスＷＤＢＩ＜０：７＞の長さが減少し、その結果、メモリ装置における全体の面積を減少させることができる。

図４は、図２におけるＤＱブロック２１０内のデータ入力回路及びデータ出力回路を示す図面である。

データ入力回路４１０は、データバッファ部４１１、直並列変換部４１２、及びドライバ部４１３を備える。

データバッファ部４１１は、データパッドＤＱ ＰＡＤ（データピンに接続するウエハ上のパッド）を介して入力されるデータをバッファして直並列変換部４１２に伝達する。データパッドにはプリフェッチスキームによってデータが連続して入力される。８ビットプリフェッチスキームを使用した場合、１つの書き込みコマンドに対応して８個のデータが直列に連続して入力される。

直並列変換部４１２は、直列に入力されたデータを並列に整列する。いくつのデータを並列に整列するかは、いくつのビットプリフェッチスキームを使用するかによって異なるが、８ビットプリフェッチスキームを使用した場合、直列に入力された８個のデータが８個のラインＧＩＯ＿ＰＲＥ０＜０：７＞を介して並列に出力される。

ドライバ部４１３は、並列に整列されたデータＧＩＯ＿ＰＲＥ０＜０：７＞をグローバルラインＧＩＯ０＜０：７＞に載せる役割を行い、例えばＴＤＱＳＳ＿ＣＬＫによりストローブ（ｓｔｒｏｂｉｎｇ）され、データをグローバルラインＧＩＯ０＜０：７＞に載せる。ＴＤＱＳＳ＿ＣＬＫは、連続に入力される書き込みコマンド間の間隔だけの周期を有するクロックである。

データ出力回路４２０は、出力ドライバ部４２１、並直列変換部４２２、及び読み出しインバージョン部４２３を備える。

読み出しインバージョン部４２３は、出力されるデータＧＩＯ０＜０：７＞を読み出しインバージョン情報ＲＤＢＩ＜０：７＞によって反転及び非反転する役割をする。読み出しインバージョン情報ＲＤＢＩ＜０：７＞が「１」であれば出力するデータを反転し、読み出しインバージョン情報ＲＤＢＩ＜０：７＞が「０」であれば出力するデータを反転しない。このような読み出しインバージョン部４２３は、図面に示すように、グローバルラインＧＩＯ０＜０：７＞のデータ及び読み出しインバージョン情報ＲＤＢＩ＜０：７＞を受信する排他的ＯＲ（ＸＯＲ）ゲートを備える。

並直列変換部４２２は、読み出しインバージョン部４２３から出力されるデータを直列に変換する。８ビットプリフェッチスキームを使用した場合、８個のラインのデータを直列に変換して出力する。すなわち、並直列変換部４２２は、直並列変換部４１２と反対の機能を行うといえる。

出力ドライバ部４２１は、並直列変換部４２２を介して直列に変換されたデータをメモリ装置の外部に出力する。すなわち、出力ドライバ部４２１は、データバッファ４１１と反対機能を行うといえる。

図５は、図２におけるＤＢＩブロック２９０内のインバージョン入力回路及びインバージョン出力回路を示す図面である。

インバージョン入力回路５１０は、インバージョンバッファ部５１１、直並列変換部５１２、及びドライバ部５１３を備える。

インバージョンバッファ部５１１は、インバージョンパッドＤＢＩ ＰＡＤ（インバージョンピンに接続するウエハ上のパッド）に入力される書き込みインバージョン情報ＷＤＢＩ＿ＩＮをバッファして直並列変換部５１２に伝達する。書き込みインバージョン情報ＷＤＢＩ＿ＩＮは、データと同様に直列に連続して入力される。

直並列変換部５１２は、直列に入力された書き込みインバージョン情報ＷＤＢＩ＿ＩＮを並列に整列する。データの代わりに書き込みインバージョン情報ＷＤＢＩを整列する点を除いては、データ入力回路４１０の直並列変換部４１２と同じ役割を行う。

ドライバ部５１３は、並列に整列されたインバージョン情報ＷＤＢＩ＿ＰＲＥ＜０：７＞を書き込みインバージョンバスＷＤＢＩ＜０：７＞に載せる役割を行い、例えばＴＤＱＳＳ＿ＣＬＫによりストローブされ、書き込みインバージョン情報ＷＤＢＩ＿ＰＲＥ＜０：７＞を書き込みインバージョンバスＷＤＢＩ＜０：７＞に載せる。

インバージョン出力回路５２０は、並直列変換部５２２、及び出力ドライバ５１１を備えて構成される。

並直列変換部５２２は、読み出しインバージョンバスＲＤＢＩ＜０：７＞によって伝達された読み出しインバージョン情報を直列に変換して出力し、出力ドライバ５２１は、直列に変換された読み出しインバージョン情報ＲＤＢＩ＿ＯＵＴをメモリ装置の外部に出力する。

図６は、Ｙブロック１１（図２の場合）または入／出力部１２（図３の場合）に備えられる書き込みドライバなど、及びその前端に備えられた書き込みインバージョン部を示す図面である。

書き込みドライバ６２１〜６２８の前端には、書き込みインバージョン部６１０が備えられる。書き込みインバージョン部６１０は、書き込みインバージョンバスＷＤＢＩ＜０：７＞を介して伝達された書き込みインバージョン情報に応じてメモリ装置内に保存されるデータＧＩＯ０＜０：７＞を反転または非反転する。書き込みインバージョン情報ＷＤＢＩ＜０：７＞が「１」であればデータを反転し、書き込みインバージョン情報ＷＤＢＩ＜０：７＞が「０」であればデータを反転しない。書き込みインバージョン部６１０は、読み出しインバージョン部４２３と同様に排他的ＯＲゲートを備える。

書き込みドライバ６２１〜６２８は、書き込みインバージョン部６１０により書き込みインバージョン情報ＲＤＢＩ＜０：７＞の反映されたデータをバンク内のローカルラインＬＩＯ／ＬＩＯＢ０＜０：７＞に伝達する。書き込みドライバ６２１〜６２８に入力される書き込みイネーブル信号ＷＴＥＮは、書き込み動作時イネーブルされる信号であって、読み出し動作時には書き込みドライバ６２１〜６２８が動作しないよう制御する。

図面には１つのデータピンＤＱ０に入力されたデータＧＩＯ０＜０：７＞をローカルラインＬＩＯ／ＬＩＯＢ０＜０：７＞に伝達する書き込みドライバ６２１〜６２８のみを図示した。メモリ装置がクォータバンクの構造を有するとき、１つのＹブロック１１、２１、３１、４１または入／出力部１２、２２、３２、４２には書き込みドライバが６４個が備えられ、書き込みインバージョン部６１０にも排他的ＯＲゲートが６４個備えられる。

従来における半導体メモリ装置では、メモリ装置内で書き込みインバージョン情報を伝達するための書き込みインバージョンバスＷＤＢＩ＜０：７＞、及び、読み出しインバージョン情報を伝達するための読み出しインバージョンバスＲＤＢＩ＜０：７＞が別々に備えられる。このように書き込みインバージョンバスＷＤＢＩ＜０：７＞及び読み出しインバージョンバスＲＤＢＩ＜０：７＞が別々に備えられると、インバージョン機能ＤＢＩを具現するためにメモリ装置内に多いラインが必要となり、これはメモリ装置における面積の増加といった大きい要因となる。したがって、インバージョン機能の具現に必要なラインの個数を減らすための技術が要求される。

本発明は、インバージョン機能の具現に必要なラインの個数を減らし、半導体メモリ装置における全体の面積を減少させることにその目的がある。

前述した目的を達成するための本発明に係る半導体メモリ装置は、読み出しインバージョン情報及び書き込みインバージョン情報を選択的にインバージョンバスに載せるための選択部と、選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、該インバージョンバスから伝達された前記読み出しインバージョン情報を出力データに反映する複数の読み出しインバージョン部と、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映する複数の書き込みインバージョン部と、を備えることができる。

インバージョンバスは、読み出しインバージョン情報及び書き込みインバージョン情報が共用する伝達手段（共通のバス）である。インバージョンバスは、選択部が発信したインバージョン情報を、各インバージョン部に伝達する。つまり、本発明の半導体メモリ装置は、読み出しインバージョン情報及び書き込みインバージョン情報を選択的に発信する選択部と、選択部から発信されたインバージョン情報を各インバージョン部に伝達する共通のインバージョンバスと、を備える。

また、本発明に係る半導体メモリ装置は、読み出しインバージョン情報を生成するインバージョン生成部と、書き込みインバージョン情報が入力されるインバージョン入力回路と、前記インバージョン生成部から伝達された読み出しインバージョン情報、及び前記インバージョン入力回路から伝達された前記書き込みインバージョン情報を選択的にインバージョンバスに載せるための選択部と、該選択部により載せられたインバージョン情報を伝達するためのインバージョンバスと、該インバージョンバスから伝達された前記読み出しインバージョン情報を反映してデータを出力する複数のデータ出力回路と、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映する複数のデータ入力回路と、を備えることができる。

また、本発明に係る半導体メモリ装置は、読み出しインバージョン情報を生成するインバージョン生成部と、書き込みインバージョン情報が入力されるインバージョン入力回路と、前記インバージョン生成部から伝達された読み出しインバージョン情報、及び前記インバージョン入力回路から伝達された前記書き込みインバージョン情報を選択的にインバージョンバスに載せるための選択部と、該選択部により載せられたインバージョン情報を伝達するためのインバージョンバスと、該インバージョンバスから伝達された前記読み出しインバージョン情報を反映してデータを出力する複数のデータ出力回路と、各々のバンクごとに備えられ、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映する入／出力部と、を備えることができる。

本発明に係る半導体メモリ装置は、書き込みインバージョンバス及び読み出しインバージョンバスを別々に備えることなく、共通のインバージョンバスを介して書き込みインバージョン情報及び読み出しインバージョン情報のすべてが伝達される。したがって、インバージョン情報を処理するためのラインの個数が半分に減少し、これは半導体メモリ装置における全体の面積が大幅に減少するという長所がある。

従来における４バンククォータの構造を有する半導体メモリ装置の構成を示す図面である。 データ入力回路とバンクとの間でデータ及びインバージョン情報が交換されることを示す図面である。 図２と同様、データ入力回路２１０〜２８０とバンク１０〜４０との間でデータ及びインバージョン情報が交換されることを示す図面である。 図２におけるＤＱブロック２１０内のデータ入力回路及びデータ出力回路を示す図面である。 図２におけるＤＢＩブロック２９０内のインバージョン入力回路及びインバージョン出力回路を示す図面である。 Ｙブロック１１（図２の場合）または入／出力部１２（図３の場合）に備えられる書き込みドライバ及びその前端に備えられる書き込みインバージョン部を示す図面である。 本発明に係る半導体メモリ装置の基本構成図である。 選択部７１０を制御する選択信号ＳＥＬを生成する方法を説明するための図面である。 本発明に係る半導体メモリ装置の第１の詳細実施例の図面である。 本発明に係る半導体メモリ装置の第２の詳細実施例の構成図である。 図１０におけるＤＱブロック１０１０を示す図面である。 図１０におけるＤＢＩブロック１０９０を示す図面である。

発明を実施のための形態

以下、本発明が属する技術分野における通常の知識を有する者が本発明の技術的な思想を容易に実施できるよう詳説するために、本発明の最も好ましい実施例を添付の図面を参照して説明する。

図７は、本発明に係る半導体メモリ装置の基本構成図である。

本発明に係る半導体メモリ装置は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞を選択的にインバージョンバスＤＢＩ＜０：７＞に載せるための選択部７１０と、選択部７１０により載せられたインバージョン情報を伝達するためのインバージョンバスＤＢＩ＜０：７＞と、インバージョンバスＤＢＩ＜０：７＞から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞を出力データに反映する複数の読み出しインバージョン部７２１〜７２８と、インバージョンバスＤＢＩ＜０：７＞から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を入力データに反映する複数の書き込みインバージョン部７３１〜７３４と、を備える。

選択部７１０には、読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞が入力される。読み出しインバージョン情報ＲＤＢＩ＜０：７＞はメモリ装置内で生成され、書き込みインバージョン情報ＷＤＢＩ＜０：７＞は、メモリ装置の外部のメモリコントローラから入力される。選択部７１０は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞または書き込みインバージョン情報ＷＤＢＩ＜０：７＞を選択的にインバージョンバスＤＢＩ＜０：７＞に載せる。選択部７１０は、読み出し動作時には読み出しインバージョン情報ＲＤＢＩ＜０：７＞をインバージョンバスＤＢＩ＜０：７＞に伝達し、書き込み動作時には書き込みインバージョン情報ＷＤＢＩ＜０：７＞をインバージョンバスＤＢＩ＜０：７＞に伝達する。選択部７１０に入力される選択信号ＳＥＬは、書き込み動作時にはイネーブルされ、読み出し動作時にはディセーブルされることによって、選択部７１０を制御する信号である。

インバージョンバスＤＢＩ＜０：７＞は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞の両方を伝達するバスのことを指す。

メモリ装置の動作において、メモリ装置の読み出し動作時には読み出しインバージョン情報ＲＤＢＩ＜０：７＞のみが使用され、メモリ装置の書き込み動作時には書き込みインバージョン情報ＷＤＢＩ＜０：７＞のみが使用される。このようにメモリ装置の動作では、読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞は同時に使用されることがないため、１つのバスを介して読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞を伝達することが可能である。

読み出しインバージョン部７２１〜７２８は、インバージョンバスＤＢＩ＜０：７＞から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞を出力データに反映する。出力データとは、メモリ装置の外部に出力されるデータを意味する。読み出しインバージョン部７２１〜７２８をメモリ装置のどこに配置するかはメモリ装置の構成によって異なり得るが、一般的に（背景技術の部分で説明した通り）読み出しインバージョン部７２１〜７２８は、データピンごとに備えられるデータ出力回路内に各々配置される。

書き込みインバージョン部７３１〜７３４は、インバージョンバスＤＢＩ＜０：７＞から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を入力データに反映する。入力データとは、書き込み動作時にメモリ装置の外部から入力されてメモリ装置内に保存されるデータのことを指す。外部から入力されたデータがメモリ装置に保存されるときには、書き込みインバージョン情報ＷＤＢＩ＜０：７＞に応じてデータを反転または非反転して入力しなければならないため、かかる書き込みインバージョン部７３１〜７３４は、ＤＢＩ機能を支援するメモリ装置内において必ず必要である。書き込みインバージョン部７３１〜７３４は背景技術の部分で説明した通り、バンクの入／出力部内の書き込みドライバの前端に位置づけることもでき、他の所に位置づけられることもあり得る（これについては後述する）。

仮に、書き込みインバージョン部７３１〜７３４がバンクの入／出力部内に位置した場合、書き込みインバージョン部７３１〜７３４はバンクの個数だけ配置される。もちろん、クォータバンクの構造を有するメモリ装置の全体ではバンク数×４個の書き込みインバージョン部が備えられるであろう。

本実施形態では、共用のインバージョンバスＤＢＩ＜０：７＞を介して書き込みインバージョン情報ＷＤＢＩ＜０：７＞及び読み出しインバージョン情報ＲＤＢＩ＜０：７＞がメモリ装置内から伝達される。インバージョンバスＤＢＩ＜０：７＞は、メモリ装置の様々な部分にインバージョン情報ＲＤＢＩ＜０：７＞またはＷＤＢＩ＜０：７＞を伝達しなければならないため、その長さが長くならざるを得ない。したがって、インバージョンバスＤＢＩ＜０：７＞は面積を大きく占めることになる。本発明は、書き込みインバージョンバス及び読み出しインバージョンバスを１つのインバージョンバスＤＢＩ＜０：７＞に統合する方法により、インバージョンバスＤＢＩ＜０：７＞に必要な面積を半分に減らすことで、メモリ装置における全体面積の減少に対して大きく寄与することになる。

図８は、選択部７１０を制御する選択信号ＳＥＬを生成する方法を説明するための図面である。

選択信号ＳＥＬは、書き込み動作時にイネーブルされる信号である書き込みイネーブル信号ＷＴＥＮ、及び、読み出し動作時にイネーブルされるパルス信号である読み出しイネーブルパルスＲＤＥＮＰを用いて生成することができる。

図面のＳＲラッチには、書き込みイネーブル信号ＷＴＥＮがセット信号として入力され、読み出しイネーブルパルスＲＤＥＮＰがリセット信号として入力され、ＳＲラッチの出力信号が選択信号ＳＥＬになる。したがって、選択信号ＳＥＬは、書き込みイネーブル信号ＷＴＥＮのイネーブルと同時にイネーブルされ、読み出しイネーブルパルスＲＤＥＮＰのイネーブルと同時にディセーブルされる。

選択信号ＳＥＬは、単に書き込み動作と読み出しの動作とを区別するための信号であって、図面に示されたＳＲラッチを使用して選択信号ＳＥＬを生成する方法以外に、多様な方法で選択信号ＳＥＬを生成できるのは当然である。

図９は、本発明に係る半導体メモリ装置の第１の詳細実施例の図面である。

同図は、図７で説明した本発明の特徴が図３に適用された場合について示した図面である。

すなわち、図７で説明した書き込みインバージョン部７３１〜７３４が入／出力部１２、２２、３２、４２内に配置され、読み出しインバージョン部７２１〜７２８がデータ出力回路２１０〜２８０内に配置された場合を示す。また、図面の簡略化のためにデータを伝達するグローバルバスＧＩＯの図示を省略した。

図面のＤＱと称されたブロック２１０〜２８０は、データピンごとに備えられるデータ入力回路及びデータ出力回路が備えられたブロックを意味する。また、図面のＤＢＩと称されたブロック２９０は、ＤＢＩピンに備えられるインバージョン入力回路及びインバージョン出力回路が備えられたブロックを意味する。

本発明に係る半導体メモリ装置の第１の詳細実施例は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞を生成するインバージョン生成部３００と、書き込みインバージョン情報ＷＤＢＩ＜０：７＞が入力されるインバージョン入力回路（２９０内に配置）と、インバージョン生成部３００から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞及びインバージョン入力回路２９０から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を選択的にインバージョンバスに載せるための選択部７１０と、選択部７１０により載せられたインバージョン情報を伝達するためのインバージョンバスＤＢＩ＜０：７＞と、インバージョンバスＤＢＩ＜０：７＞から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞を反映してデータを出力する複数のデータ出力回路（２１０〜２８０内に配置）と、各々のバンクごとに備えられてインバージョンバスＤＢＩ＜０：７＞から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を入力データに反映する入／出力部１２、２２、３２、４２を備えて構成される。

また、インバージョンバスＤＢＩ＜０：７＞は、インバージョン出力回路（２９０内に配置）にも接続される。インバージョン出力回路２９０も読み出しインバージョン情報ＲＤＢＩ＜０：７＞をメモリ装置の外部に出力しなければならないため、インバージョンバスＤＢＩ＜０：７＞から読み出しインバージョン情報ＲＤＢＩ＜０：７＞の伝達を受けなければならない。

選択部７１０については図７で詳説した通りである。そして、ＤＱブロック２１０〜２８０内に備えられるデータ入力回路及びデータ出力回路については背景技術の部分で詳説した。また、ＤＢＩブロック２９０内に備えられるインバージョン入力回路及びインバージョン出力回路についても背景技術の部分で詳説した。また、インバージョン生成部３００及び入／出力部１２、２２、３２、４２についても背景技術の部分で詳説したため、ここでは各々の部分についての詳説を省略する。

本発明は、インバージョン生成部３００から生成された読み出しインバージョン情報ＲＤＢＩ＜０：７＞及びインバージョン入力回路２９０から入力された書き込みインバージョン情報ＷＤＢＩ＜０：７＞のすべてをインバージョンバスＤＢＩ＜０：７＞を介して伝達する。インバージョンバスＤＢＩ＜０：７＞は、インバージョン情報を必要とするメモリ装置内の各構成要素などと接続してインバージョン情報を伝達する。本発明は、同じインバージョンバスＤＢＩ＜０：７＞を介して読み出しインバージョン情報ＲＤＢＩ＜０：７＞及び書き込みインバージョン情報ＷＤＢＩ＜０：７＞のすべてを伝達する方式を使用することによって、メモリ装置内におけるインバージョンバスＤＢＩ＜０：７＞の占める面積を半分に減らす。

図１０は、本発明に係る半導体メモリ装置の第２の詳細実施例の構成図である。

同図は、書き込みインバージョン情報をデータに反映する役割をデータ入力回路で行う半導体メモリ装置に、図８にて説明した本発明の特徴が適用された場合を図示する。また、図面の簡略化のためにデータを伝達するグローバルバスＧＩＯの図示を省略した。

図面のＤＱと称されたブロック１０１０〜１０８０は、データピンごとに備えられるデータ入力回路及びデータ出力回路が備えられたブロックを意味する。また、図面のＤＢＩと称されたブロック１０９０は、ＤＢＩピンに備えられるインバージョン入力回路及びインバージョン出力回路が備えられたブロックを意味する。

本発明に係る半導体メモリ装置は、読み出しインバージョン情報ＲＤＢＩ＜０：７＞を生成するインバージョン生成部３００と、書き込みインバージョン情報ＷＤＢＩ＜０：７＞が入力されるインバージョン入力回路（１０９０内に配置）と、インバージョン生成部３００から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞及びインバージョン入力回路１０９０から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を選択的にインバージョンバスＤＢＩ＜０：７＞に載せるための選択部７１０と、選択部７１０により載せられたインバージョン情報を伝達するためのインバージョンバスＤＢＩ＜０：７＞と、インバージョンバスＤＢＩ＜０：７＞から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞を反映してデータを出力する複数のデータ出力回路（１０１０〜１０８０内に配置）と、インバージョンバスＤＢＩ＜０：７＞から伝達された書き込みインバージョン情報ＷＤＢＩ＜０：７＞を入力データに反映する複数のデータ入力回路（１０１０〜１０８０内に配置）と、を備えて構成される。

また、半導体メモリ装置は、インバージョンバスＤＢＩ＜０：７＞から伝達された読み出しインバージョン情報ＲＤＢＩ＜０：７＞をメモリ装置の外部に出力するためのインバージョン出力回路（１０９０内に配置）を備える。

同図では、外部から入力されたデータを書き込みインバージョン情報ＷＤＢＩ＜０：７＞によって反転／非反転する役割をデータ入力回路１０１０〜１０８０で行う。すなわち、図７で説明した書き込みインバージョン部７３１〜７３４がデータ入力回路１０１０〜１０８０内に備えられる。図１０では既に書き込みインバージョン情報ＷＤＢＩ＜０：７＞の反映されたデータがデータ入力回路１０１０〜１０８０からバンクの入／出力部１２、２２、３２、４２またはＹブロック（図１０には図示せず）に伝達される。したがって、書き込みインバージョン情報ＷＤＢＩ＜０：７＞がバンクの入／出力部１２、２２、３２、４２に伝達される必要がないため、バンクの入／出力部１２、２２、３２、４２にはインバージョンバスＤＢＩ＜０：７＞が接続されない。

図１１は、図１０のＤＱブロック１０１０を示す図面である。

ＤＱブロック内には、データ入力回路１１１０及びデータ出力回路１１２０が備えられる。データ入力回路１１１０は、データバッファ部１１１１、直並列変換部１１１２、書き込みインバージョン部１１１３、及びドライバ部１１１４を備える。

すなわち、データ入力回路１１１０は、図４で説明したデータ入力回路に書き込みインバージョン部１１１３が更に備えられる。

書き込みインバージョン部１１１３は、インバージョンバスＤＢＩ＜０：７＞から書き込みインバージョン情報ＷＤＢＩ＜０：７＞を受信し、書き込みインバージョン情報ＷＤＢＩ＜０：７＞に応じて入力されたデータＧＩＯ＿ＰＲＥ０＜０：７＞を反転または非反転して出力する。このような書き込みインバージョン部１１１３は、図面に示すように、排他的ＯＲゲートを備え得る。

ドライバ部１１１４は、既に書き込みインバージョン部１１１３により書き込みインバージョン情報ＷＤＢＩ＜０：７＞の反映されたデータをグローバルラインＧＩＯ０＜０：７＞に載せる。既にデータ入力回路１１１０においてデータに書き込みインバージョン情報ＷＤＢＩ＜０：７＞を反映したため、バンクの入／出力部１２、２２、３２、４２には従来のように書き込みインバージョン部が備えられる必要がない。

データ入力回路１１１０では、単に入力されたデータをグローバルバスＧＩＯ０＜０：７＞に伝達するのではなく、書き込みインバージョン情報ＷＤＢＩ＜０：７＞の反映されたデータをグローバルバスＧＩＯ０＜０：７＞に伝達する。これによるマージンなどが従来とは異なって、追加的なタイミングの調節などが行われることもできるが、このようなタイミング調節は、本発明が属する技術分野における通常の知識を有する者ならば容易にできるため、これに対する説明は省略する。

データ出力回路１１２０は、出力ドライバ部１１２１、並直列変換部１１２２、及び読み出しインバージョン部１１２３を備える。

データ出力回路１１２０は、図４で説明した従来のデータ出力回路４２０と同一に構成される。ただし、従来の読み出しインバージョン部４２３は、読み出しインバージョンバスを介して読み出しインバージョン情報を受信したが、本発明ではインバージョンバスＤＢＩ＜０：７＞を介して読み出しインバージョン情報ＲＤＢＩ＜０：７＞を受信するという点のみが異なる。

図１２は、図１０のＤＢＩブロック１０９０を示す図面である。

ＤＢＩブロック１０９０内には、インバージョン入力回路１２１０及びインバージョン出力回路１２２０が備えられる。

インバージョン入力回路１２１０は、インバージョンバッファ部１２１１及び直並列変換部１２１２を備える。

インバージョン入力回路１２１０は、図５のインバージョンバッファ部５１０においてドライバ部５１３が除外された構成を有する。インバージョン入力回路１２１０に入力された書き込みインバージョン情報ＷＤＢＩ＜０：７＞は、インバージョンバスＤＢＩ＜０：７＞を介して各々のデータ入力回路１０１０〜１０８０に伝達され、データ入力回路１０１０〜１０８０で書き込みインバージョン情報ＷＤＢＩ＜０：７＞の反映されたデータをＴＤＱＳＳ＿ＣＬＫに応じてストローブする。したがって、インバージョン入力回路１２１０が書き込みインバージョン情報ＷＤＢＩ＜０：７＞をストローブする必要がない。

インバージョン出力回路１２２０は、並直列変換部１２２２及び出力ドライバ１２２１を備える。インバージョン出力回路１２２０は、図５で説明したインバージョン出力回路５２０と同一に構成され得る。

本発明の技術的な思想は前記好ましい実施例に従って具体的に記述されたが、前記した実施例はその説明のためのものであって、その制限のためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家ならば本発明の技術思想の範囲内で多様な実施例が可能であることが分かるであろう。

７１０：選択部
７２１〜７２８：読み出しインバージョン部
７３１〜７３４：書き込みインバージョン部
ＤＢＩ＜０：７＞：インバージョンバス

Claims (13)

1. 読み出しインバージョン情報及び書き込みインバージョン情報を選択的にインバージョンバスに載せる選択部と、
   該選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、
   前記インバージョンバスから伝達された前記読み出しインバージョン情報を出力データに反映させる複数の読み出しインバージョン部と、
   前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映させる複数の書き込みインバージョン部と、
   を備えることを特徴とする半導体メモリ装置。
2. 前記選択部は、読み出し動作時には前記読み出しインバージョン情報を前記インバージョンバスに載せ、書き込み動作時には前記書き込みインバージョン情報を前記インバージョンバスに載せることを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記選択部は、書き込みイネーブル信号によりイネーブルされ、読み出しパルスによりディセーブルされる制御信号に応じて動作することを特徴とする請求項１に記載の半導体メモリ装置。
4. 前記読み出しインバージョン部は、複数のデータ出力回路のそれぞれに備えられることを特徴とする請求項１に記載の半導体メモリ装置。
5. 前記書き込みインバージョン部は、複数のデータ入力回路のそれぞれに備えられることを特徴とする請求項１に記載の半導体メモリ装置。
6. 前記書き込みインバージョン部は、複数のバンクの各入／出力部に備えられることを特徴とする請求項１に記載の半導体メモリ装置。
7. 読み出しインバージョン情報を生成するインバージョン生成部と、
   書き込みインバージョン情報が入力されるインバージョン入力回路と、
   前記インバージョン生成部から伝達された前記読み出しインバージョン情報、及び前記インバージョン入力回路から伝達された前記書き込みインバージョン情報を選択的にインバージョンバスに載せる選択部と、
   該選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、
   前記インバージョンバスから伝達された前記インバージョン情報を反映させてデータを出力する複数のデータ出力回路と、
   前記インバージョンバスから伝達された前記インバージョン情報を入力データに反映させる複数のデータ入力回路と、
   を備えることを特徴とする半導体メモリ装置。
8. 前記インバージョンバスから伝達された前記インバージョン情報をメモリ装置の外部に出力するためのインバージョン出力回路を更に備えることを特徴とする請求項７に記載の半導体メモリ装置。
9. 前記選択部は、読み出し動作時には前記インバージョンバスに前記読み出しインバージョン情報を載せ、書き込み動作時には前記インバージョンバスに前記書き込みインバージョン情報を載せることを特徴とする請求項７に記載の半導体メモリ装置。
10. 前記半導体メモリ装置のデータピンには、前記データ出力回路及び前記データ入力回路が１つずつ備えられることを特徴とする請求項７に記載の半導体メモリ装置。
11. 読み出しインバージョン情報を生成するインバージョン生成部と、
    書き込みインバージョン情報が入力されるインバージョン入力回路と、
    前記インバージョン生成部から伝達された前記読み出しインバージョン情報、及び前記インバージョン入力回路から伝達された前記書き込みインバージョン情報を選択的にインバージョンバスに載せる選択部と、
    該選択部により載せられたインバージョン情報を伝達するための前記インバージョンバスと、
    前記インバージョンバスから伝達された前記読み出しインバージョン情報を反映させてデータを出力する複数のデータ出力回路と、
    複数のバンクのそれぞれに備えられ、前記インバージョンバスから伝達された前記書き込みインバージョン情報を入力データに反映させる入／出力部と、
    を備えることを特徴とする半導体メモリ装置。
12. 前記インバージョンバスから伝達された前記読み出しインバージョン情報をメモリ装置の外部に出力するためのインバージョン出力回路を更に備えることを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記選択部は、読み出し動作時には前記インバージョンバスに前記読み出しインバージョン情報を載せ、書き込み動作時には前記インバージョンバスに前記書き込みインバージョン情報を載せることを特徴とする請求項１１に記載の半導体メモリ装置。

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