JP2010068092A - Digital/analog converter and video display device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a digital/analog converter having fewer switches and reducing the entire occupancy area, and a video display device. <P>SOLUTION: The digital/analog converter includes: a reference voltage generation part 111 for generating a plurality of reference voltages; a first selector 112 for selecting two reference voltages adjacent to each other respectively from the plurality of reference voltages corresponding to a prescribed code; a divided voltage generation part 113 for generating a voltage for which the two adjacent reference voltages selected in the first selector are divided further; and a second selector 114 for selecting and outputting the voltage generated in the divided voltage generation part 113 corresponding to a given code. The reference voltage is shifted from a desired voltage by 1/2 LSB. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、入力するデジタル信号をアナログ信号に変換するデジタルアナログ（ＤＡ）変換器、このＤＡ変換器を、画素部を駆動する信号線ごとに有する映像表示装置に関するものである。   The present invention relates to a digital-analog (DA) converter that converts an input digital signal into an analog signal, and a video display device that includes the DA converter for each signal line that drives a pixel portion.

図１に、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す。   FIG. 1 shows a basic configuration of a register string type D / A converter.

このＤ／Ａコンバータにおいて、端子Ｔ１にアナログ電圧Ｖｔ上限値、端子Ｔ２にはアナログ電圧Ｖｂの下限値が入力される。
アナログスイッチＳ０〜Ｓ７は、入力されたデジタル信号に応じて１つだけ導通させることによりアナログ電圧を得ることができる。 In this D / A converter, the analog voltage Vt upper limit value is input to the terminal T1, and the lower limit value of the analog voltage Vb is input to the terminal T2.
The analog switches S0 to S7 can obtain an analog voltage by conducting only one according to the input digital signal.

この方式では、必要となるアナログスイッチの数がデジタルのビット数をＮとすると２^N個となり、多ビットのＤ／Ａコンバータの場合はスイッチ数が膨大な数になるという不利益がある。 This method has the disadvantage that the number of necessary analog switches is 2 ^{N when} the number of digital bits is N, and the number of switches is enormous in the case of a multi-bit D / A converter.

このスイッチの増加を抑えるために図２のような多段構成とする方式が用いられている。
この方式ではデジタルの上位ビットのコードによりレジスタ・ストリングＲＳの単位抵抗の両端の電圧を選択するように構成されている。
たとえば、スイッチＳ３ｔとＳ４ｂが導通して、抵抗Ｒ４の両端の電圧が後段に供給されるように２つのスイッチＳ３ｔとＳ４ｂが同時に導通することにより単位抵抗の両端が選択される。
選択された２つの電圧は次段のレジスタ・ストリングＲＳ２の両端に印加され、下位のコード（図２の場合は2ビット）によりスイッチＳ０〜Ｓ３のうち１つだけが導通され、所望のアナログ電圧Ｖｏが端子Ｔ３に出力される。 In order to suppress the increase in the number of switches, a system having a multistage configuration as shown in FIG. 2 is used.
In this system, the voltage across the unit resistor of the register string RS is selected by a digital upper bit code.
For example, the two switches S3t and S4b are turned on simultaneously so that the switches S3t and S4b are turned on and the voltage across the resistor R4 is supplied to the subsequent stage, thereby selecting both ends of the unit resistor.
The two selected voltages are applied to both ends of the register string RS2 in the next stage, and only one of the switches S0 to S3 is turned on by the lower code (2 bits in the case of FIG. 2), so that a desired analog voltage is obtained. Vo is output to the terminal T3.

この方式では、スイッチの数は上位をＮビット、下位をＭビットとすると2x2^N-2+2^M個となる。
多段にすることにより、スイッチの数は１段方式よりは削減されるが、抵抗端から出力されるノードにスイッチが２つつくことになり、スイッチの削減率が低くなっている。 In this method, the number of switches is 2 × 2 ^N −2 + 2 ^M , where N bits are upper and M bits are lower.
By using multiple stages, the number of switches is reduced as compared with the one-stage system, but two switches are connected to the node output from the resistance end, and the reduction ratio of the switches is low.

多段方式でさらにスイッチ数を削減する方法として図３の構成が考えられる。
上位側のスイッチの出力側は１つおきに接続され、上位ビットのコードによりレジスタ・ストリングＲＳの単位抵抗の両端の電圧が下位レジスタ・ストリングに供給される。
ただしこの方式の場合、下位のレジスタ・ストリングに与える電圧の大小関係が上位側の最下位ビットの値によって逆転する。このため、その値と下位にコードによってスイッチＳ０〜Ｓ４を選択する必要がある。
あるいは、図４のように、上位側の最下位ビットに対応して導通するスイッチＳｔｂ０〜Ｓｔｂ３を設ける方法でもよい。 As a method of further reducing the number of switches in the multistage system, the configuration of FIG. 3 can be considered.
Every other output side of the upper switch is connected, and the voltage across the unit resistor of the register string RS is supplied to the lower register string by the code of the upper bit.
However, in this system, the magnitude relationship between the voltages applied to the lower register string is reversed by the value of the uppermost least significant bit. For this reason, it is necessary to select the switches S0 to S4 according to the value and the code below.
Alternatively, as shown in FIG. 4, a method of providing switches Stb0 to Stb3 that are turned on in correspondence with the least significant bit on the upper side may be used.

この方式により前述の複数段構成のものよりさらにスイッチ数を削減できる。
しかし、この方式では上位側のスイッチＳ０ｔ〜、とＳ１ｂ〜を必要に応じてオン/オフさせる制御信号がスイッチ毎に異なる。このため、デジタル信号からスイッチのオン/オフの制御信号を生成するデコーダとデコーダからスイッチへ接続する配線がスイッチの数だけ必要になり、面積が増大してしまう。
この問題は、図１および図２の方式でも同様にもっているが、これらは次の方法で回避可能である。 With this method, the number of switches can be further reduced as compared with the above-described multi-stage configuration.
However, in this method, the control signals for turning on / off the switches S0t˜ and S1b˜ on the higher side as needed differ for each switch. For this reason, a decoder for generating a switch ON / OFF control signal from a digital signal and a wiring connecting the decoder to the switch are required by the number of switches, and the area increases.
This problem is similarly applied to the methods shown in FIGS. 1 and 2, but these can be avoided by the following method.

図５に、上記問題を回避するためのＭＯＳトランジスタスイッチのレイアウト間略図を示す。   FIG. 5 shows a schematic layout diagram of MOS transistor switches for avoiding the above problem.

ＭＯＳトランジスタｍ１、ｍ２はソースＩＮ１、ＩＮ２がレジスタ・ストリングに接続されている。ドレインＯＵＴ１、ＯＵＴ２は出力側に接続される。
また、図５において、Ｇ１０〜Ｇ２３はポリシリコンゲートを示し、ＭＬ０〜ＭＬ３は入力デジタル信号Ｄ０〜Ｄ３のメタル信号配線を示し、ＭＬＢ０〜ＭＬＢ３はその反転信号Ｄ０Ｂ〜Ｄ３Ｂのメタル信号配線を示している。 MOS transistors m1 and m2 have sources IN1 and IN2 connected to a register string. The drains OUT1 and OUT2 are connected to the output side.
In FIG. 5, G10 to G23 indicate polysilicon gates, ML0 to ML3 indicate metal signal wirings of input digital signals D0 to D3, and MLB0 to MLB3 indicate metal signal wirings of inverted signals D0B to D3B. Yes.

このように、ポリシリコンゲートＧ１０〜Ｇ２３の両脇にデジタル信号の正反両方の信号線が配置しておき、正反いずれかの信号をゲートに接続させることにより、デジタルデータが１か０のどちらでトランジスタをオンさせるかが設定できる。
図５では、ゲートが４本ならんでいるので４ビットの制御ができ、４本全てオンした場合のみソースとドレインが導通することになる。
このようにすることにより、デコーダが不要になり、スイッチに接続させる配線もビット数の２倍ですみ、問題を回避することが可能となる。 In this way, both the positive and negative signal lines of the digital signal are arranged on both sides of the polysilicon gates G10 to G23, and one of the positive and negative signals is connected to the gate, so that the digital data is 1 or 0. It is possible to set which of the transistors is turned on.
In FIG. 5, since four gates are arranged, 4-bit control can be performed, and the source and drain are conducted only when all four gates are turned on.
This eliminates the need for a decoder, and the wiring connected to the switch requires only twice the number of bits, and the problem can be avoided.

しかし、図３や図４の方式にした場合、スイッチＳ０ｔ〜およびＳ１ｂ〜はデジタルコードに対して１対１の対応がとれず、ひとつのスイッチが連続する２つのデジタルコードに対してオンする必要がある。
その結果、図５のような方法で全スイッチを構成することが困難となる。 However, in the case of the system shown in FIG. 3 or FIG. 4, the switches S0t to S1b cannot have a one-to-one correspondence with the digital code, and one switch needs to be turned on for two consecutive digital codes. There is.
As a result, it becomes difficult to configure all the switches by the method shown in FIG.

特許文献１に、この問題を解決する方式が提案されている。
この方式では、図６のように上位のデジタルコードとグレイコード等のように連続するコードで変化する桁が１つだけになるようなコードに変換するとともにレイアウトをシリーズゲート構成にして変化する桁にあたるスイッチを取り去った構成となっている。
この方式により、スイッチ数の削減とでデコーダおよび配線数を削減することが可能となる。
なお、図６において、ｍ０〜ｍ３１がスイッチとしてのＭＯＳトランジスタを示している。
特開２００８−５４０１６号公報 Patent Document 1 proposes a method for solving this problem.
In this method, as shown in FIG. 6, the digit is changed to a code that changes only one digit in a continuous code such as a high-order digital code and a gray code, and the layout is changed to a series gate configuration. It is configured to remove the corresponding switch.
With this method, it is possible to reduce the number of decoders and wirings by reducing the number of switches.
In FIG. 6, m0 to m31 indicate MOS transistors as switches.
JP 2008-54016 A

ところが、特許文献１に開示された技術では、図６の下位Ｄ/Ａコンバータへ渡す電圧の上下関係を切り替えるセレクタスイッチＭ２０〜Ｍ２３が必要となってしまう。
このことは、図４の構成でも同様である、 However, the technique disclosed in Patent Document 1 requires selector switches M20 to M23 that switch the vertical relationship of the voltage passed to the low-order D / A converter in FIG.
The same applies to the configuration of FIG.

さらに図６ではトランジスタＭ２０〜Ｍ２３のゲートに供給される信号Ｂ２およびＢ２Ｂの信号が必要となる。
図３の構成にすると上下関係の切り替えスイッチは不要となるが、スイッチＳ０〜Ｓ４の制御するための論理回路が必要となってしまう。 Further, in FIG. 6, signals B2 and B2B supplied to the gates of the transistors M20 to M23 are required.
The configuration shown in FIG. 3 eliminates the need for a vertical switch, but requires a logic circuit for controlling the switches S0 to S4.

本発明は、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータと、このＤ／Ａコンバータを含む映像表示装置を提供することである。   An object of the present invention is to provide a D / A converter having a small number of switches and a small occupied area, and an image display device including the D / A converter.

本発明の第１の観点に係るデジタルアナログ変換器は、複数の基準電圧を生成する基準電圧生成部と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、上記基準電圧は、所望する電圧から１／２ＬＳＢずらしてある。   A digital-to-analog converter according to a first aspect of the present invention includes a reference voltage generation unit that generates a plurality of reference voltages, and two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code. A first selector to be selected, a divided voltage generator for generating a voltage further divided between two adjacent reference voltages selected by the first selector, and generated by the divided voltage generator in accordance with a given code A second selector for selecting and outputting the selected voltage, and the reference voltage is shifted by 1/2 LSB from the desired voltage.

本発明の第２の観点に係る映像表示装置は、画素がアレイ状に配置されている画素部と、上記画素部の画素列ごとに設けられている複数の信号線と、複数の基準電圧を生成する基準電圧生成部と、上記信号線ごとに配置され、デジタルの映像信号を入力し上記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、上記各変換部は、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、上記基準電圧は、所望する電圧から１／２ＬＳＢずらしてある。   An image display device according to a second aspect of the present invention includes a pixel portion in which pixels are arranged in an array, a plurality of signal lines provided for each pixel column of the pixel portion, and a plurality of reference voltages. A reference voltage generation unit for generating, and a plurality of conversion units that are arranged for each of the signal lines and that convert a digital video signal into an analog signal that is output to the signal line. A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code, and a voltage obtained by further dividing between the two adjacent reference voltages selected by the first selector And a second selector that selects and outputs the voltage generated by the divided voltage generator according to a given code, and the reference voltage is determined from a desired voltage. 1/2 LSB shift A.

本発明によれば、スイッチ数が少なく、かつ全体の占有面積も小さいＤ／Ａコンバータを実現することができる。   According to the present invention, a D / A converter with a small number of switches and a small occupied area can be realized.

以下、本発明の実施形態を、図面に関連付けて説明する。
本実施形態では、デジタルアナログ変換器を信号線駆動ユニットごとに内蔵する映像表示装置を例として説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the present embodiment, a video display device including a digital-analog converter for each signal line drive unit will be described as an example.

［映像表示装置］
図７は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
図７は、簡略化のために、４行×４列分の画素配列を例に示している。 [Video display device]
FIG. 7 is a circuit diagram showing a configuration example of a liquid crystal display panel as a video display apparatus according to an embodiment of the present invention.
FIG. 7 shows a pixel array of 4 rows × 4 columns as an example for simplification.

図示の液晶表示パネル１において、行列状に配置された４行×４列分の画素１１の各々は次のように構成されている。
すなわち、画素１１は、薄膜トランジスタＴＦＴと、薄膜トランジスタＴＦＴのソースとドレインの一方に、画素電極が接続される液晶セルＬＣと、そのソースまたはドレインに一方の電極が接続される保持容量Ｃｓとを有している。
これら画素１１の各々に対して、信号線（データ線）１２−１〜１２−４が列ごとにその画素配列方向に沿って配線され、ゲート線１３−１〜１３−４が行ごとにその画素配列方向に沿って配線されている。 In the illustrated liquid crystal display panel 1, each of the pixels 11 for 4 rows × 4 columns arranged in a matrix is configured as follows.
That is, the pixel 11 has a thin film transistor TFT, a liquid crystal cell LC to which a pixel electrode is connected to one of the source and drain of the thin film transistor TFT, and a storage capacitor Cs to which one electrode is connected to the source or drain. ing.
For each of these pixels 11, signal lines (data lines) 12-1 to 12-4 are wired for each column along the pixel arrangement direction, and gate lines 13-1 to 13-4 are provided for each row. Wiring is performed along the pixel array direction.

各画素１１において、薄膜トランジスタＴＦＴのソース（または、ドレイン）は、対応するデータ線１２−１〜１２−４に各々接続されている。
薄膜トランジスタＴＦＴのゲートは、ゲート線１３−１〜１３−４に各々接続されている。液晶セルＬＣの対向電極および保持容量Ｃｓの他方の電極は、各画素間で共通にＣｓライン１４に接続されている。このＣｓライン１４に、所定の直流電圧がコモン電圧Ｖｃｏｍとして与えられる。 In each pixel 11, the source (or drain) of the thin film transistor TFT is connected to the corresponding data line 12-1 to 12-4.
The gates of the thin film transistors TFT are connected to the gate lines 13-1 to 13-4, respectively. The counter electrode of the liquid crystal cell LC and the other electrode of the storage capacitor Cs are connected to the Cs line 14 in common between the pixels. A predetermined DC voltage is applied to the Cs line 14 as a common voltage Vcom.

以上により、画素１１が行列状に配置され、これら画素１１に対してデータ線１２−１〜１２−４が列ごとに配線され、かつゲート線１３−１〜１３−４が行ごとに配線されて画素部２が形成されている。
画素部２において、ゲート線１３−１〜１３−４の各一端は、垂直ドライバ（Ｖ・ＤＲＶ）３の各行の出力端に接続されている。 As described above, the pixels 11 are arranged in a matrix, the data lines 12-1 to 12-4 are wired for each column, and the gate lines 13-1 to 13-4 are wired for each row. Thus, the pixel portion 2 is formed.
In the pixel unit 2, one end of each of the gate lines 13-1 to 13-4 is connected to an output end of each row of the vertical driver (V · DRV) 3.

垂直ドライバ３は、１画面の表示期間ごとに垂直方向（列方向）に走査してゲート線１３−１〜１３−４に接続される各画素１１を行単位で順次選択する。
すなわち、垂直ドライバ３からゲート線１３−１に対して垂直走査パルスが与えられるときに１行目の各列の画素が選択され、ゲート線１３−２に対して垂直走査パルスが与えられるときに２行目の各列の画素が選択される。
以下同様にして、ゲート線１３−３，１３−４に対して垂直走査パルスが順に与えられる。 The vertical driver 3 scans in the vertical direction (column direction) for each display period of one screen and sequentially selects each pixel 11 connected to the gate lines 13-1 to 13-4 in units of rows.
That is, when a vertical scanning pulse is applied from the vertical driver 3 to the gate line 13-1, pixels in each column of the first row are selected, and when a vertical scanning pulse is applied to the gate line 13-2. A pixel in each column in the second row is selected.
Similarly, vertical scanning pulses are sequentially applied to the gate lines 13-3 and 13-4.

画素部２の列方向の一方に、水平ドライバ（Ｈ・ＤＲＶ）４が配置されている。
また、液晶表示パネル１は、垂直ドライバ３や水平ドライバ４に対して各種のクロック信号や制御信号を与えるタイミングジェネレータ（ＴＧ）５を有している。 A horizontal driver (H · DRV) 4 is arranged on one side of the pixel unit 2 in the column direction.
The liquid crystal display panel 1 also includes a timing generator (TG) 5 that supplies various clock signals and control signals to the vertical driver 3 and the horizontal driver 4.

水平ドライバ４は、半導体多チャンネル・ディスプレイドライバであり、データ線１２−１,１２−２,…ごとに駆動ユニットを有する。   The horizontal driver 4 is a semiconductor multi-channel display driver, and has a drive unit for each of the data lines 12-1, 12-2,.

［水平ドライバの構成］
図８は、本実施形態に係る水平ドライバ４の構成例を示すブロック図である。
このブロック図には、本実施形態の要部であるデジタルアナログ変換器に関する構成（Ｄ／Ａ部）のみ示している。
このＤ／Ａ部は、レジスタ・ストリング型のＤ／Ａコンバータであり、ここでは上位と下位でそれぞれレジスタ・ストリングを用いるＤ／Ａ変換を行う。 [Configuration of horizontal driver]
FIG. 8 is a block diagram illustrating a configuration example of the horizontal driver 4 according to the present embodiment.
In this block diagram, only the configuration (D / A section) relating to the digital-analog converter, which is the main part of the present embodiment, is shown.
This D / A section is a register string type D / A converter, and here performs D / A conversion using a register string at the upper and lower levels.

水平ドライバ４は、データ線ごとに駆動ユニット４Ａを有する。図８では、５ユニットまで示してある。
データ入力端子Ｔｄｉは、デジタル（映像）信号としてのデジタルデータを入力する端子であり、全ての駆動ユニット４Ａに共通に配置されている。
データ出力端子Ｔｄｏは駆動ユニット４Ａごとに配置されている。 The horizontal driver 4 has a drive unit 4A for each data line. In FIG. 8, up to 5 units are shown.
The data input terminal Tdi is a terminal for inputting digital data as a digital (video) signal, and is arranged in common to all the drive units 4A.
The data output terminal Tdo is arranged for each drive unit 4A.

駆動ユニット４Ａは、シフトレジスタ４２、ラッチ回路４３、上位セレクタ４４、およびバッファアンプ４６を含む下位セレクタ４５を有する。
そして、この上位セレクタ４４およびセレクタ４５により、本実施形態のデジタルアナログ変換器（Ｄ／Ａコンバータ）１００が形成されている。 The drive unit 4 </ b> A has a lower selector 45 including a shift register 42, a latch circuit 43, an upper selector 44, and a buffer amplifier 46.
The higher order selector 44 and selector 45 form a digital / analog converter (D / A converter) 100 of the present embodiment.

また、全ての駆動ユニットに共通な構成としてコード変換回路４０と上位レジスタ・ストリング４７が配置されている。なお、下位レジスタ・ストリングは各下位セレクタ４５に内蔵されている。
レジスタ・ストリング４７にはアナログ上限電圧Ｖｔとアナログ下限電圧Ｖｂが印加されている。
レジスタ・ストリング４７内の単位抵抗の両端の電圧は全てのＤ／Ａコンバータ１００の上位セレクタ４４に供給される。
コード変換回路４０は、バイナリコードからグレイコードに変換する。 Further, a code conversion circuit 40 and a high-order register string 47 are arranged as a configuration common to all the drive units. The lower register string is built in each lower selector 45.
An analog upper limit voltage Vt and an analog lower limit voltage Vb are applied to the register string 47.
The voltage across the unit resistor in the register string 47 is supplied to the upper selectors 44 of all the D / A converters 100.
The code conversion circuit 40 converts binary code to gray code.

特に図示しないがタイミングジェネレータ５（図７）からのクロック信号がシフトレジスタ４２やラッチ回路４３に入力される。その他、このクロック信号は、同期を取ることが必要な箇所に適宜入力され、これによって全ての駆動ユニット４Ａが同期してデータ入力、処理およびデータ出力を行う。   Although not particularly shown, a clock signal from the timing generator 5 (FIG. 7) is input to the shift register 42 and the latch circuit 43. In addition, this clock signal is appropriately input to a place where synchronization is necessary, whereby all the drive units 4A perform data input, processing, and data output in synchronization.

データ入力端子Ｔｄｉから（Ｎ＋Ｍ）ビットのデジタルデータが入力される。このデジタルデータは上位Ｎビットと下位Ｍビットにより構成される。
デジタルデータは、コード変換回路４０に入力され、ここでバイナリコードからグレイコードに変換される。この変換コードとは、連続する単位コード間で１桁ずつビットが変化する配列を有するものである。
本実施形態においては、かかる変換コードとして代表的なものではグレイコードを採用している。すなわち、本実施形態では、コード変換回路４０はバイナリ・グレイコード変換を行う。
単位コードが上記（Ｎ＋Ｍ）ビットのデジタルデータを表現し、全ての単位コードで必要なデータ表現を網羅する。 (N + M) -bit digital data is input from the data input terminal Tdi. This digital data is composed of upper N bits and lower M bits.
The digital data is input to the code conversion circuit 40, where it is converted from binary code to gray code. The conversion code has an array in which bits change by one digit between consecutive unit codes.
In the present embodiment, a gray code is adopted as a typical conversion code. That is, in the present embodiment, the code conversion circuit 40 performs binary / gray code conversion.
The unit code represents the digital data of the above (N + M) bits, and all the unit codes cover the necessary data expression.

［バイナリコードとグレイコードについて］
次に、図８に示すコード変換回路４０で変換されるバイナリ（Ｂ）コードとグレイ（Ｇ）コードおよび変換回路の構成を説明する。 [About binary code and gray code]
Next, the binary (B) code and the gray (G) code converted by the code conversion circuit 40 shown in FIG. 8 and the configuration of the conversion circuit will be described.

図９にＢコードとＧコードの対応と、それぞれの配列を示す。ここでは３桁のコードを例とする。
Ｂコードは下位コードから順番に桁上がりするのに対して、Ｇコードは、たとえば「１００」という単位コード（通常、これをＧコードという）が、隣の「１０１」の単位コードとの間でビット変化する桁が１つと定められている。この規則性が、全ての数を表現する単位コードの配列において遵守されている。これに対し、Ｂコードではビット変化する桁数は１または２で、その規則性が複雑である。
本実施形態は、Ｇコードの規則性の単純さを利用して上位セレクタを実現するものである。 FIG. 9 shows the correspondence between the B code and the G code and their arrangement. Here, a three-digit code is taken as an example.
The B code carries in order from the lower code, whereas the G code has a unit code of “100” (usually called a G code) between the adjacent “101” unit code. One digit is determined to change bits. This regularity is observed in the arrangement of unit codes representing all numbers. On the other hand, in the B code, the number of digits changing the bit is 1 or 2, and the regularity is complicated.
In the present embodiment, an upper selector is realized by using the simplicity of the regularity of the G code.

図１０に、コード変換回路４０の回路の一例を示す。   FIG. 10 shows an example of the circuit of the code conversion circuit 40.

図解するコード変換回路４０は、（Ｂ２,Ｂ１,Ｂ０）で一般化されているＢコードを入力し、（Ｇ２,Ｇ１,Ｇ０）で一般化されているＧコードの単位コード（以下、Ｇ単位コードという）を出力する。
コード変換回路４０は、２つの排他的論理和（ＥＸＯＲ）ゲート回路５２と５３を有する。
ＥＸＯＲゲート回路５２の一方入力に、Ｂコードの最下位ビットＢ０が入力され、ＥＸＯＲゲート回路５２の他方入力とＥＸＯＲゲート回路５３の一方入力にビットＢ１が入力され、ＥＸＯＲゲート回路５３の他方入力に最上位ビットＢ２が入力されている。
一方ＥＸＯＲゲート回路５２からＧ単位コードの最下位ビットＧ０が出力され、ＥＸＯＲゲート回路５３からビットＧ１が出力される。Ｇ単位コードの最上位ビットＧ２は、Ｂコードの最上位ビットＢ２がそのまま出力される。
ＥＸＯＲゲート回路は“１”が入力に揃ったときに“０”を出力することを例外とする論理和回路であるため、たとえばＢコード（Ｂ２,Ｂ１,Ｂ０）＝（１,１,１）が入力されたときにＧ単位コード（Ｇ２,Ｇ１,Ｇ０）＝（１,０,０）を出力する。 The illustrated code conversion circuit 40 inputs a B code generalized by (B2, B1, B0) and a G code unit code (hereinafter referred to as G unit) generalized by (G2, G1, G0). Code).
The code conversion circuit 40 includes two exclusive OR (EXOR) gate circuits 52 and 53.
The least significant bit B0 of the B code is input to one input of the EXOR gate circuit 52, the bit B1 is input to the other input of the EXOR gate circuit 52 and one input of the EXOR gate circuit 53, and the other input of the EXOR gate circuit 53 The most significant bit B2 is input.
On the other hand, the least significant bit G0 of the G unit code is output from the EXOR gate circuit 52, and the bit G1 is output from the EXOR gate circuit 53. As the most significant bit G2 of the G unit code, the most significant bit B2 of the B code is output as it is.
Since the EXOR gate circuit is an OR circuit except that “0” is output when “1” is aligned with the input, for example, B code (B2, B1, B0) = (1,1,1) When G is input, the G unit code (G2, G1, G0) = (1, 0, 0) is output.

バイナリコードからグレイコードに変換されたデジタルデータが、図８でコード変換回路４０に隣接する駆動ユニット４Ａのシフトレジスタ４２に入力され、駆動ユニット４Ａの配列方向にシフトレジスタ４２内を順次転送される。
点順次駆動の場合は転送されたデータは順次（一定の時間間隔で次々に）各チャネル内のラッチ回路４３に出力されて一時保持され、順次次段に送られる。
一方、線順次駆動の場合は全てのシフトレジスタ４２にデータが揃った時点で一斉にラッチ回路４３に１表示ライン分のデータが出力され、一斉に次段に送られる。
ラッチ回路４３の出力は２系統に分けられている。すなわち、ラッチ回路４３に保持される上位Ｎビットが上位セレクタ４４に出力され、下位Ｍビットが下位セレクタ４５に出力される。 The digital data converted from the binary code to the gray code is input to the shift register 42 of the drive unit 4A adjacent to the code conversion circuit 40 in FIG. 8, and is sequentially transferred in the shift register 42 in the arrangement direction of the drive unit 4A. .
In the case of dot sequential driving, the transferred data is sequentially output (sequentially at regular time intervals) to the latch circuit 43 in each channel, temporarily held, and sequentially transmitted to the next stage.
On the other hand, in the case of line-sequential driving, data for one display line is output to the latch circuit 43 all at once when the data is prepared in all the shift registers 42 and sent to the next stage all at once.
The output of the latch circuit 43 is divided into two systems. That is, the upper N bits held in the latch circuit 43 are output to the upper selector 44, and the lower M bits are output to the lower selector 45.

［Ｄ／Ａコンバータの要部構成］
次に、上位セレクタ４４および下位セレクタ４５を主構成とする本実施形態のＤ／Ａコンバータ１０の具体的な構成および機能について具体的に説明する。 [D / A converter main configuration]
Next, a specific configuration and function of the D / A converter 10 of the present embodiment having the upper selector 44 and the lower selector 45 as main components will be specifically described.

本実施形態のＤ／Ａコンバータ１００は、複数の基準電圧から隣り合う２つの基準電圧を選択し、その２つの電圧間をさらに分割した電圧を生成し、出力する多段Ｄ／Ａコンバータとして形成される。
そして、本Ｄ／Ａコンバータ１００は、基準電圧を所望の電圧から１／２ＬＳＢ（Least Significant Bit）ずらしてある。
また、本Ｄ／Ａコンバータ１００では、隣り合う２つの基準電圧を選択するためのデジタルコードを連続する２つのコードで変化するビットが１桁ずつになるように形成する。
本Ｄ／Ａコンバータ１００では、選択された２つの電圧間を分割した電圧を出力するためのデジタルコードが、２つの電圧を選択するための上位のデジタルコードに対して対称に遷移する。 The D / A converter 100 of this embodiment is formed as a multi-stage D / A converter that selects two reference voltages adjacent to each other from a plurality of reference voltages, generates a voltage further divided between the two voltages, and outputs the voltage. The
In the present D / A converter 100, the reference voltage is shifted from the desired voltage by 1/2 LSB (Least Significant Bit).
Further, in the D / A converter 100, a digital code for selecting two adjacent reference voltages is formed so that the number of bits that change in two consecutive codes is one digit.
In the present D / A converter 100, a digital code for outputting a voltage obtained by dividing two selected voltages changes symmetrically with respect to an upper digital code for selecting two voltages.

［Ｄ／Ａコンバータ１０の要部の構成等］
図１１は、本発明の実施形態に係る５ビットの場合のＤ／Ａコンバータ１０の構成例を示す回路図である。 [Configuration of essential parts of D / A converter 10]
FIG. 11 is a circuit diagram showing a configuration example of the D / A converter 10 in the case of 5 bits according to the embodiment of the present invention.

図１１のＤ／Ａコンバータ１０は、レジスタ・ストリング１１１、上位セレクタ１１２（図８の符号４４に相当））、下位Ｄ／Ａコンバータ用レジスタ・ストリング１１３、および下位セレクタ１１４（図８の符号４５に相当）を有する。
レジスタ・ストリング１１１が基準電圧生成部を形成し、上位セレクタ１１２が第１のセレクタを形成し、レジスタ・ストリング１１３が分割電圧生成部を形成し、下位セレクタ１１４が第２のセレクタを形成する。 A D / A converter 10 in FIG. 11 includes a register string 111, a high-order selector 112 (corresponding to reference numeral 44 in FIG. 8), a low-order D / A converter register string 113, and a low-order selector 114 (reference numeral 45 in FIG. 8). Equivalent).
The register string 111 forms a reference voltage generation unit, the upper selector 112 forms a first selector, the register string 113 forms a divided voltage generation unit, and the lower selector 114 forms a second selector.

図１１において、Ｇ０〜Ｇ４およびＧ０Ｂ〜Ｇ４Ｂはグレイコードに変換されたデジタルコードおよびその反転信号を示す。
図９に示したように、３ビットデジタルのバイナリコードとグレイコードのコード順を示す、バイナリコードがＢ、グレイコードがＧとなる。
一般的なデジタルコードであるバイナリコードと比較してグレイコードは数値が１つ上がる時に変化するビットが１つだけという特徴をもっている。 In FIG. 11, G0 to G4 and G0B to G4B indicate a digital code converted into a gray code and its inverted signal.
As shown in FIG. 9, the binary code is B and the gray code is G, indicating the code order of the 3-bit digital binary code and the gray code.
Compared with a binary code which is a general digital code, a gray code has a feature that only one bit changes when a numerical value increases by one.

レジスタ・ストリング１１１で端子Ｖｔ、Ｖｂ間に印加される電圧ＶｔおよびＶｂを直列に接続されて抵抗Ｒ１０〜Ｒ１７で抵抗分割して基準電圧Ｒ０〜Ｒ８を生成する。
基準電圧Ｒ０〜Ｒ８は、所望の電圧から１／２ＬＳＢ（Least Significant Bit）ずらしてある。 Voltages Vt and Vb applied between the terminals Vt and Vb in the register string 111 are connected in series, and are divided by resistors R10 to R17 to generate reference voltages R0 to R8.
The reference voltages R0 to R8 are shifted from the desired voltage by 1/2 LSB (Least Significant Bit).

上位セレクタ１１２は、Ｎチャネル型ＭＯＳＦＥＴによるセレクタスイッチＭ０〜Ｍ１９を含む。
下位セレクタ１１４は、Ｎチャネル型ＭＯＳＦＥＴによるセレクタスイッチＭ２０〜Ｍ２７を含む。 The upper selector 112 includes selector switches M0 to M19 made up of N-channel MOSFETs.
The lower selector 114 includes selector switches M20 to M27 made of N-channel MOSFETs.

上位セレクタ１１２は、また、レジスタ・ストリング１１３の第１および第２のノードａ，ｂと接続されるノードＮＤａ，ＮＤｂを有する。   The upper selector 112 also has nodes NDa and NDb connected to the first and second nodes a and b of the register string 113.

基準電圧ＶＲ０の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ０〜Ｍ２が直列に接続されている。
基準電圧ＶＲ１の供給ラインとノードＮＤａとの間にセレクタスイッチＭ３，Ｍ４が直列に接続されている。
基準電圧ＶＲ２の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ５，Ｍ６が直列に接続されている。
基準電圧ＶＲ３の供給ラインとノードＮＤａとの間にセレクタスイッチＭ７，Ｍ８が直列に接続されている。
基準電圧ＶＲ４の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ９，Ｍ１０が直列に接続されている。
基準電圧ＶＲ５の供給ラインとノードＮＤａとの間にセレクタスイッチＭ１１，Ｍ１２が直列に接続されている。
基準電圧ＶＲ６の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ１３，Ｍ１４が直列に接続されている。
基準電圧ＶＲ７の供給ラインとノードＮＤａとの間にセレクタスイッチＭ１５，Ｍ１６が直列に接続されている。
基準電圧ＶＲ８の供給ラインとノードＮＤｂとの間にセレクタスイッチＭ１７〜Ｍ１９が直列に接続されている。 Selector switches M0 to M2 are connected in series between the supply line of the reference voltage VR0 and the node NDb.
Selector switches M3 and M4 are connected in series between the supply line of the reference voltage VR1 and the node NDa.
Selector switches M5 and M6 are connected in series between the supply line of the reference voltage VR2 and the node NDb.
Selector switches M7 and M8 are connected in series between the supply line of the reference voltage VR3 and the node NDa.
Selector switches M9 and M10 are connected in series between the supply line of the reference voltage VR4 and the node NDb.
Selector switches M11 and M12 are connected in series between the supply line of the reference voltage VR5 and the node NDa.
Selector switches M13 and M14 are connected in series between the supply line of the reference voltage VR6 and the node NDb.
Selector switches M15 and M16 are connected in series between the supply line of the reference voltage VR7 and the node NDa.
Selector switches M17 to M19 are connected in series between the supply line of the reference voltage VR8 and the node NDb.

セレクタスイッチＭ５、Ｍ１３のゲートがコードＧ２の供給ラインに接続されている。
セレクタスイッチＭ０，Ｍ９，Ｍ１９のゲートがコードＧ２の反転コードＧ２Ｂの供給ラインに接続されている。
セレクタスイッチＭ７、Ｍ１０，Ｍ１１のゲートがコードＧ３の供給ラインに接続されている。
セレクタスイッチＭ１，Ｍ３，Ｍ１５，Ｍ１８のゲートがコードＧ３の反転コードＧ３Ｂの供給ラインに接続されている。
セレクタスイッチＭ１２，Ｍ１４，Ｍ１６，Ｍ１７のゲートがコードＧ４の供給ラインに接続されている。
セレクタスイッチＭ２，Ｍ４，Ｍ６，Ｍ８のゲートがコードＧ４の反転コードＧ４Ｂの供給ラインに接続されている。 The gates of the selector switches M5 and M13 are connected to the supply line of the code G2.
The gates of the selector switches M0, M9, M19 are connected to the supply line of the inverted code G2B of the code G2.
The gates of the selector switches M7, M10, M11 are connected to the supply line of the code G3.
The gates of the selector switches M1, M3, M15, and M18 are connected to the supply line of the inverted code G3B of the code G3.
The gates of the selector switches M12, M14, M16, and M17 are connected to the supply line of the code G4.
The gates of the selector switches M2, M4, M6 and M8 are connected to the supply line of the inverted code G4B of the code G4.

下位Ｄ／Ａコンバータ用レジスタ・ストリング１１３は、第１のノードａが上位セレクタ１１２のノードＮＤａに接続され、第２のノードｂが上位セレクタ１２のノードＮＤｂに接続されている。
そして、第１のノードａと第２のノードｂとの間に、抵抗Ｒ２０〜Ｒ２４が直列に接続されている。
そして、抵抗Ｒ２４と抵抗Ｒ２３との接続点に取りノードｃが形成され、抵抗Ｒ２３と抵抗Ｒ２２との接続点によりノードｄが形成されている。
抵抗Ｒ２２と抵抗Ｒ２１との接続点によりノードｅが形成され、抵抗Ｒ２１と抵抗Ｒ２０との接続点によりノードｆが形成されている。 In the register string 113 for the lower D / A converter, the first node a is connected to the node NDa of the upper selector 112, and the second node b is connected to the node NDb of the upper selector 12.
The resistors R20 to R24 are connected in series between the first node a and the second node b.
A node c is formed at a connection point between the resistors R24 and R23, and a node d is formed at a connection point between the resistors R23 and R22.
A node e is formed by a connection point between the resistors R22 and R21, and a node f is formed by a connection point between the resistors R21 and R20.

下位用レジスタ・ストリング１１３の抵抗Ｒ２０〜Ｒ２４の抵抗値は上位のＤ／Ａコンバート出力と接続する上下の２つの抵抗Ｒ２０，Ｒ２４がそれ以外の３つの抵抗Ｒ２１〜Ｒ２３の抵抗値Ｒの半分の値０．５Ｒに設定されている。   The resistance values of the resistors R20 to R24 of the lower register string 113 are half of the resistance values R of the other three resistors R21 to R23. The value is set to 0.5R.

下位セレクタ１１４において、ノードｃと出力端子ＴＶｏとの間にセレクタスイッチＭ２０，Ｍ２１が直列に接続されている。
ノードｄと出力端子ＴＶｏとの間にセレクタスイッチＭ２２，Ｍ２３が直列に接続されている。
ノードｅと出力端子ＴＶｏとの間にセレクタスイッチＭ２４，Ｍ２５が直列に接続されている。
ノードｆと出力端子ＴＶｏとの間にセレクタスイッチＭ２６，Ｍ２７が直列に接続されている。 In the lower selector 114, selector switches M20 and M21 are connected in series between the node c and the output terminal TVo.
Selector switches M22 and M23 are connected in series between the node d and the output terminal TVo.
Selector switches M24 and M25 are connected in series between the node e and the output terminal TVo.
Selector switches M26 and M27 are connected in series between the node f and the output terminal TVo.

セレクタスイッチＭ２３、Ｍ２５のゲートがコードＧ０の供給ラインに接続されている。
セレクタスイッチＭ２１，Ｍ２７のゲートがコードＧ０の反転コードＧ０Ｂの供給ラインに接続されている。
セレクタスイッチＭ２４、Ｍ２６のゲートがコードＧ１の供給ラインに接続されている。
セレクタスイッチＭ２０，Ｍ２２のゲートがコードＧ１の反転コードＧ１Ｂの供給ラインに接続されている。 The gates of the selector switches M23 and M25 are connected to the supply line of the code G0.
The gates of the selector switches M21 and M27 are connected to the supply line of the inverted code G0B of the code G0.
The gates of the selector switches M24 and M26 are connected to the supply line of the code G1.
The gates of the selector switches M20 and M22 are connected to the supply line of the inverted code G1B of the code G1.

ここで入出力電圧の表現のためにＬＳＢを用いて動作を説明する。
ＬＳＢはデジタルコードの最下位ビットのことで、デジタルの最下位ビットの変化による出力アナログ電圧値の変化分を１ＬＳＢと表現することとする。 Here, the operation will be described using LSB for expressing the input / output voltage.
LSB is the least significant bit of the digital code, and the change in the output analog voltage value due to the change in the least significant bit of the digital is expressed as 1LSB.

図１１はデジタルコードに応じて１ＬＳＢから３２ＬＳＢの３２種類の電圧を出力する５ビットのＤ／Ａコンバータ１００で、上位３ビット、下位２ビットの２段方式となっている。   FIG. 11 shows a 5-bit D / A converter 100 that outputs 32 kinds of voltages from 1LSB to 32LSB in accordance with a digital code, and has a two-stage system of upper 3 bits and lower 2 bits.

レジスタ・ストリング１１１の端子Ｔｔにはアナログ出力電圧Ｖｔの上限に１ＬＳＢの半分の電圧（０．５ＬＳＢ）加えた電圧を印加する。
また、端子Ｔｂにはアナログ出力電圧Ｖｂの下限から０．５ＬＳＢ引いた電圧を印加する。
通常のレジスタ・ストリング型のＤ／Ａコンバータでは電圧取り出し位置を下位ビット数分、２ビットの場合は４ＬＳＢステップで０ＬＳＢ、４ＬＳＢ、８ＬＳＢ… という電圧を出力する。
これに対して、本実施形態のＤ／Ａコンバータ１００では、それを０．５ＬＳＢずらした０．５ＬＳＢ、４．５ＬＳＢ、８．５ＬＳＢ…という電圧を出力するようにしている。 A voltage obtained by adding a voltage half of 1LSB (0.5LSB) to the upper limit of the analog output voltage Vt is applied to the terminal Tt of the register string 111.
A voltage obtained by subtracting 0.5 LSB from the lower limit of the analog output voltage Vb is applied to the terminal Tb.
A normal register string type D / A converter outputs 0LSB, 4LSB, 8LSB,..., In 4LSB steps when the voltage extraction position is 2 bits for the number of lower bits.
On the other hand, the D / A converter 100 of the present embodiment outputs voltages of 0.5LSB, 4.5LSB, 8.5LSB,... Shifted by 0.5LSB.

Ｎ型ＭＯＳ ＦＥＴであるセレクタスイッチＭ０〜Ｍ１９は上位Ｄ／Ａコンバータを構成する上位セレクタ４４で、Ｎ型のためゲートが高電圧になると導通する。
このセレクタスイッチＭ０〜Ｍ１９がレジスタ・ストリング１１１の出力に対して上位のビット数分だけ直列に接続されている。
そして、上述したように、各セレクタスイッチＭ０〜Ｍ１９のゲート信号は各ビットデータかその反転データのいずれかが供給されており、特定のコードが入力された時のみ直列接続されたスイッチが全て導通し出力されるようなデコード機能を持たせている。
また、連続した２つのレジスタ・ストリング出力が出力されるようにグレイコードのコード変化時に変わるビットにあたるスイッチを削除した構成となっている The selector switches M0 to M19, which are N-type MOS FETs, are high-order selectors 44 that constitute a high-order D / A converter and are conductive when the gate is at a high voltage because of the N-type.
The selector switches M0 to M19 are connected in series to the output of the register string 111 by the number of upper bits.
As described above, the gate signals of the selector switches M0 to M19 are supplied with each bit data or inverted data thereof, and all the switches connected in series are turned on only when a specific code is input. It has a decoding function that can be output.
In addition, the switch corresponding to the bit that changes when the code of the Gray code changes is deleted so that two consecutive register string outputs are output.

下位セレクタ１１４において、Ｎ型ＭＯＳ ＦＥＴであるセレクタスイッチＭ２０〜Ｍ２７は下位のＤ／Ａコンバータを構成するセレクタ４５で上位と同様にビット数分だけ直列に接続されている。
セレクタスイッチＭ２０〜Ｍ２７のゲートは各ビットの信号かその反転信号が供給されており、下位２ビットのコード「００」、「０１」、「１１」、「１０」に対して４本の下位レジスタ・ストリング出力につながったスイッチの１つのみ導通し、出力電圧Ｖｏとして出力される In the lower selector 114, selector switches M20 to M27, which are N-type MOS FETs, are connected in series for the number of bits in the selector 45 constituting the lower D / A converter in the same manner as the upper.
The gates of the selector switches M20 to M27 are supplied with each bit signal or an inverted signal thereof, and four lower registers for the codes “00”, “01”, “11”, “10” of the lower 2 bits. -Only one of the switches connected to the string output is turned on and output as the output voltage Vo.

実際にデジタルコードが入力された場合の動作を説明する。
グレイコードＧにおいて、０のコードはデジタルのＬ（ロー）レベル、１はＨ（ハイ）レベルとなる。
Ｄ／Ａコンバータ１０のセレクタスイッチＭ０〜Ｍ２７はＨレベルが入ると導通する。
コードが「０００００」の場合、コードＧ０〜Ｇ４はＬレベル、Ｇ０Ｂ〜Ｇ４ＢはＨレベルとなる。
このとき、コードＧ０Ｂ〜Ｇ４Ｂが供給されているセレクタスイッチが全て導通となる。このため、図１１の第１のノードａには４．５ＬＳＢ、ノードｂには０．５ＬＳＢが出力される。
ここで、第１および第２のノードａ，ｂ間に抵抗Ｒ２０〜Ｒ２４が挿入されている。
このため抵抗分割により、ノードｃ、ｄ、ｅ、ｆにはそれぞれ１ＬＳＢ、２ＬＳＢ、３ＬＳＢ、４ＬＳＢという電圧になり、下位２ビットのコードが「００」のため出力電圧Ｖｏは１ＬＳＢとなる。 The operation when a digital code is actually input will be described.
In the gray code G, a code of 0 is a digital L (low) level, and 1 is an H (high) level.
The selector switches M0 to M27 of the D / A converter 10 are turned on when the H level is entered.
When the code is “00000”, the codes G0 to G4 are at the L level, and G0B to G4B are at the H level.
At this time, all the selector switches to which the codes G0B to G4B are supplied are turned on. Therefore, 4.5LSB is output to the first node a in FIG. 11 and 0.5LSB is output to the node b.
Here, resistors R20 to R24 are inserted between the first and second nodes a and b.
Therefore, due to the resistance division, the voltages at the nodes c, d, e, and f are 1LSB, 2LSB, 3LSB, and 4LSB, respectively, and the code of the lower 2 bits is “00”, so the output voltage Vo is 1LSB.

コードが「００００１」の場合、第１および第２のノードａ、ｂの電圧は変わらずに下位２ビットが「０１」となるため出力電圧Ｖｏは２ＬＳＢとなる。
コードを「０００１１」、「０００１０」と増やしていくと出力電圧Ｖｏはコードに応じて３ＬＳＢ、４ＬＳＢとなる。 When the code is “00001”, the voltages of the first and second nodes a and b are not changed, and the lower 2 bits are “01”, so the output voltage Vo is 2LSB.
When the code is increased to “00011” and “00010”, the output voltage Vo becomes 3LSB and 4LSB according to the code.

次に、コードがひとつあがって「００１１０」となった場合を考える。
上位の３ビットは「０００」からひとつあがって「００１」となっているため、コードＧ４Ｂ、Ｇ３Ｂ、Ｇ２に接続されたスイッチが導通し、第１のノードａは４．５ＬＳＢ、ノードｂは８．５ＬＳＢの電圧が出力される。
一方、下位２ビットは前のコードから変化がなく「１０」のままである。第１および第２のノードａ、ｂ間の抵抗分割によりノードｃ、ｄ、ｅ、ｆにはそれぞれ８ＬＳＢ、７ＬＳＢ、６ＬＳＢ、５ＬＳＢという電圧になる。
その結果、出力電圧Ｖｏは５ＬＳＢとなり、ひとつ前のコードにたいして１ＬＳＢ増えた電圧となる。
さらにコードをあげていくと下位２ビットのコードは「１１」、「０１」、「００」と変わり、これは上位３ビットが「０００」のときと比べると逆に遷移している。
つまり、上位のコードが変わって第１および第２のノードａ、ｂの電圧の上下関係が変わるとそれと同時に下位コードの遷移順が逆転するため、常にコードの増加と出力電圧の増加の方向が保たれる。
また、上位の出力電圧を０．５ＬＳＢずらすことと、下位のレジスタ・ストリング１３で０．５ＬＳＢの電圧を両端にもたせることにより、上位のコード変化時に下位のコードに変化がなくても１ＬＳＢだけ変化した所望の電圧が出力される。 Next, consider a case where the code is incremented to “00110”.
Since the upper 3 bits are increased from “000” to “001”, the switches connected to the codes G4B, G3B, and G2 are turned on, the first node a is 4.5 LSB, and the node b is 8 A voltage of 5 LSB is output.
On the other hand, the lower 2 bits are unchanged from the previous code and remain “10”. Due to the resistance division between the first and second nodes a and b, the voltages at nodes c, d, e, and f become 8LSB, 7LSB, 6LSB, and 5LSB, respectively.
As a result, the output voltage Vo becomes 5LSB, which is a voltage increased by 1LSB with respect to the previous code.
When the code is further increased, the code of the lower 2 bits changes to “11”, “01”, and “00”, and this is a reverse transition compared to when the upper 3 bits are “000”.
In other words, when the upper code changes and the upper and lower relations of the voltages of the first and second nodes a and b change, the transition order of the lower code is reversed at the same time. Kept.
Also, by shifting the upper output voltage by 0.5LSB and by applying a 0.5LSB voltage to both ends of the lower register string 13, it changes by 1LSB even if the lower code does not change when the upper code changes. The desired voltage is output.

［変形例］
前述の説明では、グレイコード等のコードを用いてスイッチ数を削減した上位Ｄ／Ａコンバータを使用しているが、上位Ｄ／Ａコンバータの構成はこの方式には限定されない。
また、下位ビットにグレイコード使用しているが、上位ビットに応じて遷移順が逆転するコードであればよい。
また、上位の基準電圧はレジスタ・ストリングによる抵抗分割で生成しているが、この基準電圧の生成方法に限定はなく、最終出力電圧に対して０．５ＬＳＢずれていれば良い。
下位のＤ／Ａコンバータはレジスタ・ストリング方式の例となっているが、これに限らずたとえば図１２に示すようなオペアンプを用いた方式でもよい。 [Modification]
In the above description, the upper D / A converter in which the number of switches is reduced using a code such as a gray code is used, but the configuration of the upper D / A converter is not limited to this method.
Further, although the Gray code is used for the lower bits, any code may be used as long as the transition order is reversed according to the upper bits.
The upper reference voltage is generated by resistance division using a register string. However, the method of generating the reference voltage is not limited, and it may be shifted by 0.5 LSB from the final output voltage.
The lower-order D / A converter is an example of a register string system, but the present invention is not limited to this, and for example, a system using an operational amplifier as shown in FIG.

図１２のオペアンプを用いた方式において説明する。   A method using the operational amplifier of FIG. 12 will be described.

図１２のオペアンプ２００を用いた回路で下位Ｄ／Ａコンバータ機能と図８の出力バッファ４６の機能を有している。ノードａおよびｂは図１１の第１および第２のノードａ、ｂに対応しており上位Ｄ／Ａコンバータである上位セレクタ１２の出力が供給される。
オペアンプ回路２００は、４つの入力Ｉｎ１〜Ｉｎ４を有している。の4つの入力端子が 入力端子Ｉｎ１は第２のノードｂに接続され、入力端子Ｉｎ４は第２のノードａに接続されている。
入力端子Ｉｎ２およびＩｎ３3は選択スイッチＳＷ０，ＳＷ１，ＳＷ２，ＳＷ３によりノードａまたはｂのいずれかに接続できるようになっている。 A circuit using the operational amplifier 200 of FIG. 12 has a low-order D / A converter function and the function of the output buffer 46 of FIG. Nodes a and b correspond to the first and second nodes a and b in FIG. 11 and are supplied with the output of the higher order selector 12 which is a higher order D / A converter.
The operational amplifier circuit 200 has four inputs In1 to In4. The input terminal In1 is connected to the second node b, and the input terminal In4 is connected to the second node a.
Input terminals In2 and In33 can be connected to either node a or b by selection switches SW0, SW1, SW2 and SW3.

図１３は、図１２のオペアンプ２００の構成例を示す回路図である。
オペアンプ２００は、差動対のソースカップル入力段を形成するＮＭＯＳトランジスタＮＴ１〜ＮＴ８、電流源Ｉ１〜Ｉ４、出力段を形成するＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４、およびＮＭＯＳトランジスタＮＴ１１〜ＮＴ１４を有する。 FIG. 13 is a circuit diagram illustrating a configuration example of the operational amplifier 200 of FIG.
The operational amplifier 200 includes NMOS transistors NT1 to NT8 that form source couple input stages of a differential pair, current sources I1 to I4, PMOS transistors PT11 to PT14 that form output stages, and NMOS transistors NT11 to NT14.

入力端子Ｉｎ１〜Ｉｎ４はソースカップル入力段のＮＭＯＳトランジスタＮＴ１，ＮＴ３，ＮＴ５，ＮＴ７にそれぞれ接続されている。
４つの入力段のＮＭＯＳトランジスタＮＴ〜ＮＴ８のゲート幅ｗとゲート長ｌの比ｗ／ｌの比は入力端子Ｉｎ１〜Ｉｎ４の順番に０．５:１:２:０．５になっている。
また，テール電流値も入力端子Ｉｎ１〜Ｉｎ４の順番に０．５:１:２:０．５になっている。
このため、それぞれの差動入力段の相互コンダクタンスｇｍも０．５:１:２:０．５となる。
入力段のＮＭＯＳトランジスタＮＴ１〜ＮＴ８のドレインはそれぞれ接続されて出力段に接続される。
ソースカップル入力段のもう一方の入力は出力端子ＴＶｏに接続され負帰還の構成となっている。 Input terminals In1 to In4 are connected to NMOS transistors NT1, NT3, NT5 and NT7 in the source couple input stage, respectively.
The ratio w / l of the gate width w to the gate length l of the NMOS transistors NT to NT8 in the four input stages is 0.5: 1: 2: 0.5 in the order of the input terminals In1 to In4.
The tail current value is also 0.5: 1: 2: 0.5 in the order of the input terminals In1 to In4.
For this reason, the mutual conductance gm of each differential input stage is also 0.5: 1: 2: 0.5.
The drains of the NMOS transistors NT1 to NT8 in the input stage are connected to the output stage.
The other input of the source couple input stage is connected to the output terminal TVo and has a negative feedback configuration.

実際の動作を説明する。
図１２の入力端子Ｉｎ２およびＩｎ３に接続されているスイッチＳＷ０〜ＳＷ３は下位のデジタルコードに応じて、図１４に示すようにノードａまたはｂのいずれかと接続するようになっている。
たとえば、コード「００」が入ると入力端子Ｉｎ２、Ｉｎ３のいずれもノードｂに接続される。
この結果、入力端子Ｉｎ１、Ｉｎ２、Ｉｎ３、Ｉｎ４は順にノードｂ、ｂ、ｂ、ａに接続される。
このとき、オペアンプ２００は帰還がかかっていることと、４つの差動入力段のｇｍの比に応じて、次の関係を満たすように出力電圧Ｖｏを出力する。 The actual operation will be described.
The switches SW0 to SW3 connected to the input terminals In2 and In3 in FIG. 12 are connected to either the node a or b as shown in FIG. 14 according to the lower digital code.
For example, when the code “00” is entered, both the input terminals In2 and In3 are connected to the node b.
As a result, the input terminals In1, In2, In3, and In4 are sequentially connected to the nodes b, b, b, and a.
At this time, the operational amplifier 200 outputs the output voltage Vo so as to satisfy the following relationship according to the feedback being applied and the ratio of gm of the four differential input stages.

［数１］
(0.5+1+2)x(Vo-b)=0.5(a-Vo) [Equation 1]
(0.5 + 1 + 2) x (Vo-b) = 0.5 (a-Vo)

すなわち、ノードａ、ｂ間を３．５:０．５に分割する電圧となり、上位Ｄ／Ａコンバータ出力を受けるノードａが４．５ＬＳＢ、ｂが０．５ＬＳＢの場合Ｖｏは１ＬＳＢとなる。
同様に、下位のデジタルコードが「０１」の場合はノードａ、ｂ間を２．５:１．５、コードが「１１」の場合は１．５:２．５、コードが「１０」の場合は０．５:３．５となる。そして、出力電圧Ｖｏはそれぞれ２ＬＳＢ、３ＬＳＢ、４ＬＳＢとなりＤ／Ａコンバータとして動作する。 That is, the voltage between the nodes a and b is divided into 3.5: 0.5. When the node a that receives the upper D / A converter output is 4.5 LSB and b is 0.5 LSB, Vo is 1 LSB.
Similarly, when the low-order digital code is “01”, between nodes a and b is 2.5: 1.5, when the code is “11”, 1.5: 2.5, and the code is “10”. In this case, 0.5: 3.5. The output voltage Vo becomes 2LSB, 3LSB, and 4LSB, respectively, and operates as a D / A converter.

以上説明したように、本実施形態によれば、Ｄ／Ａコンバータ１００は、複数の基準電圧を生成する基準電圧生成部１１１と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタ１１２と、を有する。
さらに、Ｄ／Ａコンバータ１００は、第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部１１３と、与えられるコードに応じて分割電圧生成部１１３で生成された電圧を選択して出力する第２のセレクタ１１４と、を有する。
そして、基準電圧は、所望する電圧から１／２ＬＳＢずらしてあることから、以下の効果を得ることができる。
Ｄ／Ａコンバータのビット数が増えた場合でもスイッチ数の増大を抑えることができ、面積の増大を抑えることが可能となる。
またスイッチを制御する信号線の削減もでき、面積の増大を抑えることができる。
回路素子数、面積を抑えることにより素子や配線に付く寄生容量の増大を抑えることにより信号駆動部の面積削減、高速化、低消費電力化が実現できる。 As described above, according to the present embodiment, the D / A converter 100 is adjacent to the reference voltage generation unit 111 that generates a plurality of reference voltages and the plurality of reference voltages according to a predetermined code. And a first selector 112 that selects two matching reference voltages.
Further, the D / A converter 100 includes a divided voltage generation unit 113 that generates a voltage further divided between two adjacent reference voltages selected by the first selector, and a divided voltage generation unit 113 according to a given code. And a second selector 114 that selects and outputs the generated voltage.
Since the reference voltage is shifted by 1/2 LSB from the desired voltage, the following effects can be obtained.
Even when the number of bits of the D / A converter increases, an increase in the number of switches can be suppressed, and an increase in area can be suppressed.
In addition, signal lines for controlling the switches can be reduced, and an increase in area can be suppressed.
By reducing the number and area of circuit elements and thereby suppressing an increase in parasitic capacitance attached to the elements and wiring, it is possible to reduce the area of the signal driver, increase the speed, and reduce the power consumption.

なお、上記第１〜第３実施形態では、２段のＤ／Ａ変換部であるが、それ以上の複数段のものでも適用可能である。
また、Ｄ／Ａ変換部をレジスタ・ストリング型にしているが、それ以外の構成でも適用可能である。つまり、複数の基準電圧を発生する基準電圧生成部を有していれば、これがレジスタ・ストリング型でなくとも構わない。
さらに液晶表示装置以外の表示装置、その他オーディオ機器等のＤ／Ａコンバータにも適用可能である。 In the first to third embodiments, the two-stage D / A converter is used, but a plurality of stages having more stages is also applicable.
Further, although the D / A conversion unit is a register string type, other configurations are also applicable. That is, as long as it has a reference voltage generation unit that generates a plurality of reference voltages, it does not have to be a register string type.
Furthermore, the present invention can also be applied to D / A converters for display devices other than liquid crystal display devices and other audio equipment.

本発明の実施形態によれば、Ｄ／Ａコンバータのビット数が増えた場合でも面積の増大を抑えることが可能になる。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑えることが可能になる。 According to the embodiment of the present invention, an increase in area can be suppressed even when the number of bits of the D / A converter increases.
By suppressing the increase in area, it is possible to suppress an increase in parasitic capacitance attached to each wiring node, and to suppress deterioration in conversion speed.

背景技術に関し、レジスタ・ストリング型のＤ／Ａコンバータの基本構成を示す回路図である。It is a circuit diagram which shows the basic composition of a register string type D / A converter regarding background art. 背景技術に関し、レジスタ・ストリング型の多段構成とするＤ／Ａコンバータを示す回路図である。It is a circuit diagram showing a D / A converter having a register string type multi-stage configuration in relation to the background art. 他の背景技術に関し、スイッチ数を削減したレジスタ・ストリング型の多段構成とするＤ／Ａコンバータを示す回路図である。It is a circuit diagram which shows the D / A converter made into the register string type multistage structure which reduced the number of switches regarding other background art. 上位側の最下位ビットに対応して導通するスイッチを有する多段構成とするＤ／Ａコンバータを示す回路図である。FIG. 6 is a circuit diagram showing a D / A converter having a multi-stage configuration having a switch that conducts in correspondence with the least significant bit on the upper side. ＭＯＳトランジスタスイッチのレイアウトを簡略的に示す図である。It is a figure which shows the layout of a MOS transistor switch simply. 先行文献に開示されたスイッチ部分の詳細な等価回路を示す図である。It is a figure which shows the detailed equivalent circuit of the switch part disclosed by the prior document. 本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。It is a circuit diagram which shows the structural example of a liquid crystal display panel as a video display apparatus in connection with embodiment of this invention. 本実施形態に係る水平ドライバの構成例を示すブロック図である。It is a block diagram which shows the structural example of the horizontal driver which concerns on this embodiment. ＢコードとＧコードの配列対応図である。It is an arrangement | sequence correspondence diagram of B code and G code. コード変換回路の一例を示す回路図である。It is a circuit diagram which shows an example of a code conversion circuit. 本発明の実施形態に係る５ビットの場合のＤ／Ａコンバータ１０の構成例を示す回路図である。1 is a circuit diagram showing a configuration example of a D / A converter 10 in the case of 5 bits according to an embodiment of the present invention. オペアンプを用いた回路で下位Ｄ／Ａコンバータ機能と図８の出力バッファの機能を有する回路を示す図である。It is a figure which shows the circuit which has a low-order D / A converter function and the function of the output buffer of FIG. 8 with the circuit using an operational amplifier. 図１２のオペアンプの構成例を示す回路図である。It is a circuit diagram which shows the structural example of the operational amplifier of FIG. 図１２の入力端子Ｉｎ２およびＩｎ３に接続されているスイッチＳＷ０〜ＳＷ３は下位のデジタルコードに応じた接続先を示す図である。The switches SW0 to SW3 connected to the input terminals In2 and In3 in FIG. 12 are diagrams showing connection destinations corresponding to the lower digital codes.

符号の説明Explanation of symbols

１・・・液晶表示パネル、２・・・画素部、３・・・垂直ドライバ、４・・・水平ドライバ、４Ａ・・・駆動ユニット、４０・・・コード変換回路、４２・・・シフトレジスタ、４３・・・ラッチ回路、４４・・・上位セレクタ、４５・・・下位セレクタ、５・・・タイミングジェネレータ、１００・・・Ｄ／Ａコンバータ、１１１・・・レジスタ・ストリング、１１２・・・上位セレクタスイッチ、１１３・・・下位Ｄ／Ａコンバータ用レジスタ・ストリング、１１４・・・下位セレクタスイッチ、Ｖｔ・・・アナログ上限値、Ｖｂ・・・アナログ下限値。   DESCRIPTION OF SYMBOLS 1 ... Liquid crystal display panel, 2 ... Pixel part, 3 ... Vertical driver, 4 ... Horizontal driver, 4A ... Drive unit, 40 ... Code conversion circuit, 42 ... Shift register 43 ... Latch circuit, 44 ... High order selector, 45 ... Low order selector, 5 ... Timing generator, 100 ... D / A converter, 111 ... Register string, 112 ... Upper selector switch, 113... Lower D / A converter register string, 114... Lower selector switch, Vt... Analog upper limit value, Vb.

Claims (10)

複数の基準電圧を生成する基準電圧生成部と、
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、
上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、
上記基準電圧は、
所望する電圧から１／２ＬＳＢずらしてある
デジタルアナログ変換器。 A reference voltage generator for generating a plurality of reference voltages;
A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code;
A divided voltage generation unit that generates a voltage obtained by further dividing between two adjacent reference voltages selected by the first selector;
A second selector that selects and outputs the voltage generated by the divided voltage generation unit according to a given code,
The reference voltage is
A digital-to-analog converter that is shifted by 1/2 LSB from the desired voltage. 上記第１のセレクタにおいて、
隣り合う２つの基準電圧を選択するためのデジタルコードが連続する２つのコードで変化するビットが１桁ずつになるように形成されている
請求項１記載のデジタルアナログ変換器。 In the first selector,
The digital-to-analog converter according to claim 1, wherein a digital code for selecting two adjacent reference voltages is formed so that a bit that changes in two consecutive codes is one digit at a time. 上記第２のセレクタにおいて、
上記分割電圧生成部で選択された２つの電圧間を分割した電圧を出力するためのデジタルコードが、２つの電圧を選択するための上位のデジタルコードに対して対称に遷移する
請求項１または２記載のデジタルアナログ変換器。 In the second selector,
The digital code for outputting a voltage obtained by dividing the two voltages selected by the divided voltage generation unit transitions symmetrically with respect to the upper digital code for selecting the two voltages. The digital-to-analog converter described. 上記基準電圧生成部は、
複数のレジスタ素子が直列に接続され、最大電圧と最小電圧が両端に印加されるときに１／２ＬＳＢずらした互いに異なる複数の電圧値を発生するレジスタ・ストリングを含む
請求項１から３のいずれか一に記載のデジタルアナログ変換器。 The reference voltage generator is
4. A register string comprising a plurality of register elements connected in series and generating a plurality of different voltage values shifted by 1/2 LSB when a maximum voltage and a minimum voltage are applied across the terminals. The digital-to-analog converter described in 1. 上記分割電圧生成部は、
上記第１のセレクタで選択された２つの電圧が供給される第１および第２のノードと、
上記第１ノードと上記第２のノード間に複数のレジスタ素子が接続され、上記第１のノードおよび上記第２のノードに接続されるレジスタ素子の値が他のレジスタ素子の半分の値に設定されたレジスタ・ストリングを含む
請求項１から４のいずれか一に記載のデジタルアナログ変換器。 The divided voltage generator is
First and second nodes to which two voltages selected by the first selector are supplied;
A plurality of register elements are connected between the first node and the second node, and the values of the register elements connected to the first node and the second node are set to half the values of the other register elements. The digital-to-analog converter according to claim 1, further comprising a registered register string. 上記分割電圧生成部は、
複数の入力端子を有する演算増幅器と、
上記第１のセレクタで選択された２つの電圧が供給される第１および第２のノードと、
上記第１のノードと上記第２のノードとを上記演算増幅器の複数の入力端子に選択的に接続するスイッチと、を含む
請求項１から４のいずれか一に記載のデジタルアナログ変換器。 The divided voltage generator is
An operational amplifier having a plurality of input terminals;
First and second nodes to which two voltages selected by the first selector are supplied;
The digital-analog converter according to claim 1, further comprising: a switch that selectively connects the first node and the second node to a plurality of input terminals of the operational amplifier. 上記演算増幅器は、
２つの電界効果トランジスタにより形成される複数の差動対と、
上記各差動対に接続された複数の電流源と、を含み、
上記複数の差動対の一方の電界効果トランジスタのゲートが対応する上記入力端子に接続され、他方の電界効果トランジスタのゲートが上記第２のセレクタの出力が帰還されて接続されている
請求項６記載のデジタルアナログ変換器。 The operational amplifier is
A plurality of differential pairs formed by two field effect transistors;
A plurality of current sources connected to each of the differential pairs,
7. The gate of one field effect transistor of the plurality of differential pairs is connected to the corresponding input terminal, and the gate of the other field effect transistor is connected by feedback of the output of the second selector. The digital-to-analog converter described. 上記電界効果トランジスタのゲート幅とゲート長の比が入力端子に応じた割合で設定され、
上記電流源の電流値も上記ゲート幅とゲート長の比に応じた値に設定されている
請求項７記載のデジタルアナログ変換器。 The ratio of the gate width and the gate length of the field effect transistor is set at a ratio according to the input terminal,
The digital-to-analog converter according to claim 7, wherein a current value of the current source is also set to a value corresponding to a ratio of the gate width and the gate length. 前記所定コードがグレイコードである
請求項１から８のいずれか一に記載のデジタルアナログ変換器。 The digital-to-analog converter according to any one of claims 1 to 8, wherein the predetermined code is a gray code. 画素がアレイ状に配置されている画素部と、
前記画素部の画素列ごとに設けられている複数の信号線と、
複数の基準電圧を生成する基準電圧生成部と、
前記信号線ごとに設けられ、デジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、
上記各変換部は、
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う２つの基準電圧を選択する第１のセレクタと、
上記第１のセレクタで選択した隣り合う２つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第２のセレクタと、を有し、
上記基準電圧は、
所望する電圧から１／２ＬＳＢずらしてある
映像表示装置。 A pixel portion in which pixels are arranged in an array; and
A plurality of signal lines provided for each pixel column of the pixel portion;
A reference voltage generator for generating a plurality of reference voltages;
A plurality of conversion units that are provided for each of the signal lines and that convert a digital video signal into an analog signal that is output to the signal line;
Each of the conversion units is
A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code;
A divided voltage generation unit that generates a voltage obtained by further dividing between two adjacent reference voltages selected by the first selector;
A second selector that selects and outputs the voltage generated by the divided voltage generation unit according to a given code,
The reference voltage is
A video display device that is shifted by 1/2 LSB from the desired voltage.

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