JP2010068092A - Digital/analog converter and video display device - Google Patents
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Abstract
Description
本発明は、入力するデジタル信号をアナログ信号に変換するデジタルアナログ(DA)変換器、このDA変換器を、画素部を駆動する信号線ごとに有する映像表示装置に関するものである。 The present invention relates to a digital-analog (DA) converter that converts an input digital signal into an analog signal, and a video display device that includes the DA converter for each signal line that drives a pixel portion.
図1に、レジスタ・ストリング型のD/Aコンバータの基本構成を示す。 FIG. 1 shows a basic configuration of a register string type D / A converter.
このD/Aコンバータにおいて、端子T1にアナログ電圧Vt上限値、端子T2にはアナログ電圧Vbの下限値が入力される。
アナログスイッチS0〜S7は、入力されたデジタル信号に応じて1つだけ導通させることによりアナログ電圧を得ることができる。
In this D / A converter, the analog voltage Vt upper limit value is input to the terminal T1, and the lower limit value of the analog voltage Vb is input to the terminal T2.
The analog switches S0 to S7 can obtain an analog voltage by conducting only one according to the input digital signal.
この方式では、必要となるアナログスイッチの数がデジタルのビット数をNとすると2N個となり、多ビットのD/Aコンバータの場合はスイッチ数が膨大な数になるという不利益がある。 This method has the disadvantage that the number of necessary analog switches is 2 N when the number of digital bits is N, and the number of switches is enormous in the case of a multi-bit D / A converter.
このスイッチの増加を抑えるために図2のような多段構成とする方式が用いられている。
この方式ではデジタルの上位ビットのコードによりレジスタ・ストリングRSの単位抵抗の両端の電圧を選択するように構成されている。
たとえば、スイッチS3tとS4bが導通して、抵抗R4の両端の電圧が後段に供給されるように2つのスイッチS3tとS4bが同時に導通することにより単位抵抗の両端が選択される。
選択された2つの電圧は次段のレジスタ・ストリングRS2の両端に印加され、下位のコード(図2の場合は2ビット)によりスイッチS0〜S3のうち1つだけが導通され、所望のアナログ電圧Voが端子T3に出力される。
In order to suppress the increase in the number of switches, a system having a multistage configuration as shown in FIG. 2 is used.
In this system, the voltage across the unit resistor of the register string RS is selected by a digital upper bit code.
For example, the two switches S3t and S4b are turned on simultaneously so that the switches S3t and S4b are turned on and the voltage across the resistor R4 is supplied to the subsequent stage, thereby selecting both ends of the unit resistor.
The two selected voltages are applied to both ends of the register string RS2 in the next stage, and only one of the switches S0 to S3 is turned on by the lower code (2 bits in the case of FIG. 2), so that a desired analog voltage is obtained. Vo is output to the terminal T3.
この方式では、スイッチの数は上位をNビット、下位をMビットとすると2x2N-2+2M個となる。
多段にすることにより、スイッチの数は1段方式よりは削減されるが、抵抗端から出力されるノードにスイッチが2つつくことになり、スイッチの削減率が低くなっている。
In this method, the number of switches is 2 × 2 N −2 + 2 M , where N bits are upper and M bits are lower.
By using multiple stages, the number of switches is reduced as compared with the one-stage system, but two switches are connected to the node output from the resistance end, and the reduction ratio of the switches is low.
多段方式でさらにスイッチ数を削減する方法として図3の構成が考えられる。
上位側のスイッチの出力側は1つおきに接続され、上位ビットのコードによりレジスタ・ストリングRSの単位抵抗の両端の電圧が下位レジスタ・ストリングに供給される。
ただしこの方式の場合、下位のレジスタ・ストリングに与える電圧の大小関係が上位側の最下位ビットの値によって逆転する。このため、その値と下位にコードによってスイッチS0〜S4を選択する必要がある。
あるいは、図4のように、上位側の最下位ビットに対応して導通するスイッチStb0〜Stb3を設ける方法でもよい。
As a method of further reducing the number of switches in the multistage system, the configuration of FIG. 3 can be considered.
Every other output side of the upper switch is connected, and the voltage across the unit resistor of the register string RS is supplied to the lower register string by the code of the upper bit.
However, in this system, the magnitude relationship between the voltages applied to the lower register string is reversed by the value of the uppermost least significant bit. For this reason, it is necessary to select the switches S0 to S4 according to the value and the code below.
Alternatively, as shown in FIG. 4, a method of providing switches Stb0 to Stb3 that are turned on in correspondence with the least significant bit on the upper side may be used.
この方式により前述の複数段構成のものよりさらにスイッチ数を削減できる。
しかし、この方式では上位側のスイッチS0t〜、とS1b〜を必要に応じてオン/オフさせる制御信号がスイッチ毎に異なる。このため、デジタル信号からスイッチのオン/オフの制御信号を生成するデコーダとデコーダからスイッチへ接続する配線がスイッチの数だけ必要になり、面積が増大してしまう。
この問題は、図1および図2の方式でも同様にもっているが、これらは次の方法で回避可能である。
With this method, the number of switches can be further reduced as compared with the above-described multi-stage configuration.
However, in this method, the control signals for turning on / off the switches S0t˜ and S1b˜ on the higher side as needed differ for each switch. For this reason, a decoder for generating a switch ON / OFF control signal from a digital signal and a wiring connecting the decoder to the switch are required by the number of switches, and the area increases.
This problem is similarly applied to the methods shown in FIGS. 1 and 2, but these can be avoided by the following method.
図5に、上記問題を回避するためのMOSトランジスタスイッチのレイアウト間略図を示す。 FIG. 5 shows a schematic layout diagram of MOS transistor switches for avoiding the above problem.
MOSトランジスタm1、m2はソースIN1、IN2がレジスタ・ストリングに接続されている。ドレインOUT1、OUT2は出力側に接続される。
また、図5において、G10〜G23はポリシリコンゲートを示し、ML0〜ML3は入力デジタル信号D0〜D3のメタル信号配線を示し、MLB0〜MLB3はその反転信号D0B〜D3Bのメタル信号配線を示している。
MOS transistors m1 and m2 have sources IN1 and IN2 connected to a register string. The drains OUT1 and OUT2 are connected to the output side.
In FIG. 5, G10 to G23 indicate polysilicon gates, ML0 to ML3 indicate metal signal wirings of input digital signals D0 to D3, and MLB0 to MLB3 indicate metal signal wirings of inverted signals D0B to D3B. Yes.
このように、ポリシリコンゲートG10〜G23の両脇にデジタル信号の正反両方の信号線が配置しておき、正反いずれかの信号をゲートに接続させることにより、デジタルデータが1か0のどちらでトランジスタをオンさせるかが設定できる。
図5では、ゲートが4本ならんでいるので4ビットの制御ができ、4本全てオンした場合のみソースとドレインが導通することになる。
このようにすることにより、デコーダが不要になり、スイッチに接続させる配線もビット数の2倍ですみ、問題を回避することが可能となる。
In this way, both the positive and negative signal lines of the digital signal are arranged on both sides of the polysilicon gates G10 to G23, and one of the positive and negative signals is connected to the gate, so that the digital data is 1 or 0. It is possible to set which of the transistors is turned on.
In FIG. 5, since four gates are arranged, 4-bit control can be performed, and the source and drain are conducted only when all four gates are turned on.
This eliminates the need for a decoder, and the wiring connected to the switch requires only twice the number of bits, and the problem can be avoided.
しかし、図3や図4の方式にした場合、スイッチS0t〜およびS1b〜はデジタルコードに対して1対1の対応がとれず、ひとつのスイッチが連続する2つのデジタルコードに対してオンする必要がある。
その結果、図5のような方法で全スイッチを構成することが困難となる。
However, in the case of the system shown in FIG. 3 or FIG. 4, the switches S0t to S1b cannot have a one-to-one correspondence with the digital code, and one switch needs to be turned on for two consecutive digital codes. There is.
As a result, it becomes difficult to configure all the switches by the method shown in FIG.
特許文献1に、この問題を解決する方式が提案されている。
この方式では、図6のように上位のデジタルコードとグレイコード等のように連続するコードで変化する桁が1つだけになるようなコードに変換するとともにレイアウトをシリーズゲート構成にして変化する桁にあたるスイッチを取り去った構成となっている。
この方式により、スイッチ数の削減とでデコーダおよび配線数を削減することが可能となる。
なお、図6において、m0〜m31がスイッチとしてのMOSトランジスタを示している。
In this method, as shown in FIG. 6, the digit is changed to a code that changes only one digit in a continuous code such as a high-order digital code and a gray code, and the layout is changed to a series gate configuration. It is configured to remove the corresponding switch.
With this method, it is possible to reduce the number of decoders and wirings by reducing the number of switches.
In FIG. 6, m0 to m31 indicate MOS transistors as switches.
ところが、特許文献1に開示された技術では、図6の下位D/Aコンバータへ渡す電圧の上下関係を切り替えるセレクタスイッチM20〜M23が必要となってしまう。
このことは、図4の構成でも同様である、
However, the technique disclosed in
The same applies to the configuration of FIG.
さらに図6ではトランジスタM20〜M23のゲートに供給される信号B2およびB2Bの信号が必要となる。
図3の構成にすると上下関係の切り替えスイッチは不要となるが、スイッチS0〜S4の制御するための論理回路が必要となってしまう。
Further, in FIG. 6, signals B2 and B2B supplied to the gates of the transistors M20 to M23 are required.
The configuration shown in FIG. 3 eliminates the need for a vertical switch, but requires a logic circuit for controlling the switches S0 to S4.
本発明は、スイッチ数が少なく、かつ全体の占有面積も小さいD/Aコンバータと、このD/Aコンバータを含む映像表示装置を提供することである。 An object of the present invention is to provide a D / A converter having a small number of switches and a small occupied area, and an image display device including the D / A converter.
本発明の第1の観点に係るデジタルアナログ変換器は、複数の基準電圧を生成する基準電圧生成部と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う2つの基準電圧を選択する第1のセレクタと、上記第1のセレクタで選択した隣り合う2つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第2のセレクタと、を有し、上記基準電圧は、所望する電圧から1/2LSBずらしてある。 A digital-to-analog converter according to a first aspect of the present invention includes a reference voltage generation unit that generates a plurality of reference voltages, and two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code. A first selector to be selected, a divided voltage generator for generating a voltage further divided between two adjacent reference voltages selected by the first selector, and generated by the divided voltage generator in accordance with a given code A second selector for selecting and outputting the selected voltage, and the reference voltage is shifted by 1/2 LSB from the desired voltage.
本発明の第2の観点に係る映像表示装置は、画素がアレイ状に配置されている画素部と、上記画素部の画素列ごとに設けられている複数の信号線と、複数の基準電圧を生成する基準電圧生成部と、上記信号線ごとに配置され、デジタルの映像信号を入力し上記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、上記各変換部は、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う2つの基準電圧を選択する第1のセレクタと、上記第1のセレクタで選択した隣り合う2つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第2のセレクタと、を有し、上記基準電圧は、所望する電圧から1/2LSBずらしてある。 An image display device according to a second aspect of the present invention includes a pixel portion in which pixels are arranged in an array, a plurality of signal lines provided for each pixel column of the pixel portion, and a plurality of reference voltages. A reference voltage generation unit for generating, and a plurality of conversion units that are arranged for each of the signal lines and that convert a digital video signal into an analog signal that is output to the signal line. A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code, and a voltage obtained by further dividing between the two adjacent reference voltages selected by the first selector And a second selector that selects and outputs the voltage generated by the divided voltage generator according to a given code, and the reference voltage is determined from a desired voltage. 1/2 LSB shift A.
本発明によれば、スイッチ数が少なく、かつ全体の占有面積も小さいD/Aコンバータを実現することができる。 According to the present invention, a D / A converter with a small number of switches and a small occupied area can be realized.
以下、本発明の実施形態を、図面に関連付けて説明する。
本実施形態では、デジタルアナログ変換器を信号線駆動ユニットごとに内蔵する映像表示装置を例として説明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
In the present embodiment, a video display device including a digital-analog converter for each signal line drive unit will be described as an example.
[映像表示装置]
図7は、本発明の実施形態に関わる映像表示装置として液晶表示パネルの構成例を示す回路図である。
図7は、簡略化のために、4行×4列分の画素配列を例に示している。
[Video display device]
FIG. 7 is a circuit diagram showing a configuration example of a liquid crystal display panel as a video display apparatus according to an embodiment of the present invention.
FIG. 7 shows a pixel array of 4 rows × 4 columns as an example for simplification.
図示の液晶表示パネル1において、行列状に配置された4行×4列分の画素11の各々は次のように構成されている。
すなわち、画素11は、薄膜トランジスタTFTと、薄膜トランジスタTFTのソースとドレインの一方に、画素電極が接続される液晶セルLCと、そのソースまたはドレインに一方の電極が接続される保持容量Csとを有している。
これら画素11の各々に対して、信号線(データ線)12−1〜12−4が列ごとにその画素配列方向に沿って配線され、ゲート線13−1〜13−4が行ごとにその画素配列方向に沿って配線されている。
In the illustrated liquid
That is, the
For each of these
各画素11において、薄膜トランジスタTFTのソース(または、ドレイン)は、対応するデータ線12−1〜12−4に各々接続されている。
薄膜トランジスタTFTのゲートは、ゲート線13−1〜13−4に各々接続されている。液晶セルLCの対向電極および保持容量Csの他方の電極は、各画素間で共通にCsライン14に接続されている。このCsライン14に、所定の直流電圧がコモン電圧Vcomとして与えられる。
In each
The gates of the thin film transistors TFT are connected to the gate lines 13-1 to 13-4, respectively. The counter electrode of the liquid crystal cell LC and the other electrode of the storage capacitor Cs are connected to the
以上により、画素11が行列状に配置され、これら画素11に対してデータ線12−1〜12−4が列ごとに配線され、かつゲート線13−1〜13−4が行ごとに配線されて画素部2が形成されている。
画素部2において、ゲート線13−1〜13−4の各一端は、垂直ドライバ(V・DRV)3の各行の出力端に接続されている。
As described above, the
In the
垂直ドライバ3は、1画面の表示期間ごとに垂直方向(列方向)に走査してゲート線13−1〜13−4に接続される各画素11を行単位で順次選択する。
すなわち、垂直ドライバ3からゲート線13−1に対して垂直走査パルスが与えられるときに1行目の各列の画素が選択され、ゲート線13−2に対して垂直走査パルスが与えられるときに2行目の各列の画素が選択される。
以下同様にして、ゲート線13−3,13−4に対して垂直走査パルスが順に与えられる。
The
That is, when a vertical scanning pulse is applied from the
Similarly, vertical scanning pulses are sequentially applied to the gate lines 13-3 and 13-4.
画素部2の列方向の一方に、水平ドライバ(H・DRV)4が配置されている。
また、液晶表示パネル1は、垂直ドライバ3や水平ドライバ4に対して各種のクロック信号や制御信号を与えるタイミングジェネレータ(TG)5を有している。
A horizontal driver (H · DRV) 4 is arranged on one side of the
The liquid
水平ドライバ4は、半導体多チャンネル・ディスプレイドライバであり、データ線12−1,12−2,…ごとに駆動ユニットを有する。
The
[水平ドライバの構成]
図8は、本実施形態に係る水平ドライバ4の構成例を示すブロック図である。
このブロック図には、本実施形態の要部であるデジタルアナログ変換器に関する構成(D/A部)のみ示している。
このD/A部は、レジスタ・ストリング型のD/Aコンバータであり、ここでは上位と下位でそれぞれレジスタ・ストリングを用いるD/A変換を行う。
[Configuration of horizontal driver]
FIG. 8 is a block diagram illustrating a configuration example of the
In this block diagram, only the configuration (D / A section) relating to the digital-analog converter, which is the main part of the present embodiment, is shown.
This D / A section is a register string type D / A converter, and here performs D / A conversion using a register string at the upper and lower levels.
水平ドライバ4は、データ線ごとに駆動ユニット4Aを有する。図8では、5ユニットまで示してある。
データ入力端子Tdiは、デジタル(映像)信号としてのデジタルデータを入力する端子であり、全ての駆動ユニット4Aに共通に配置されている。
データ出力端子Tdoは駆動ユニット4Aごとに配置されている。
The
The data input terminal Tdi is a terminal for inputting digital data as a digital (video) signal, and is arranged in common to all the drive units 4A.
The data output terminal Tdo is arranged for each drive unit 4A.
駆動ユニット4Aは、シフトレジスタ42、ラッチ回路43、上位セレクタ44、およびバッファアンプ46を含む下位セレクタ45を有する。
そして、この上位セレクタ44およびセレクタ45により、本実施形態のデジタルアナログ変換器(D/Aコンバータ)100が形成されている。
The
The
また、全ての駆動ユニットに共通な構成としてコード変換回路40と上位レジスタ・ストリング47が配置されている。なお、下位レジスタ・ストリングは各下位セレクタ45に内蔵されている。
レジスタ・ストリング47にはアナログ上限電圧Vtとアナログ下限電圧Vbが印加されている。
レジスタ・ストリング47内の単位抵抗の両端の電圧は全てのD/Aコンバータ100の上位セレクタ44に供給される。
コード変換回路40は、バイナリコードからグレイコードに変換する。
Further, a
An analog upper limit voltage Vt and an analog lower limit voltage Vb are applied to the
The voltage across the unit resistor in the
The
特に図示しないがタイミングジェネレータ5(図7)からのクロック信号がシフトレジスタ42やラッチ回路43に入力される。その他、このクロック信号は、同期を取ることが必要な箇所に適宜入力され、これによって全ての駆動ユニット4Aが同期してデータ入力、処理およびデータ出力を行う。
Although not particularly shown, a clock signal from the timing generator 5 (FIG. 7) is input to the
データ入力端子Tdiから(N+M)ビットのデジタルデータが入力される。このデジタルデータは上位Nビットと下位Mビットにより構成される。
デジタルデータは、コード変換回路40に入力され、ここでバイナリコードからグレイコードに変換される。この変換コードとは、連続する単位コード間で1桁ずつビットが変化する配列を有するものである。
本実施形態においては、かかる変換コードとして代表的なものではグレイコードを採用している。すなわち、本実施形態では、コード変換回路40はバイナリ・グレイコード変換を行う。
単位コードが上記(N+M)ビットのデジタルデータを表現し、全ての単位コードで必要なデータ表現を網羅する。
(N + M) -bit digital data is input from the data input terminal Tdi. This digital data is composed of upper N bits and lower M bits.
The digital data is input to the
In the present embodiment, a gray code is adopted as a typical conversion code. That is, in the present embodiment, the
The unit code represents the digital data of the above (N + M) bits, and all the unit codes cover the necessary data expression.
[バイナリコードとグレイコードについて]
次に、図8に示すコード変換回路40で変換されるバイナリ(B)コードとグレイ(G)コードおよび変換回路の構成を説明する。
[About binary code and gray code]
Next, the binary (B) code and the gray (G) code converted by the
図9にBコードとGコードの対応と、それぞれの配列を示す。ここでは3桁のコードを例とする。
Bコードは下位コードから順番に桁上がりするのに対して、Gコードは、たとえば「100」という単位コード(通常、これをGコードという)が、隣の「101」の単位コードとの間でビット変化する桁が1つと定められている。この規則性が、全ての数を表現する単位コードの配列において遵守されている。これに対し、Bコードではビット変化する桁数は1または2で、その規則性が複雑である。
本実施形態は、Gコードの規則性の単純さを利用して上位セレクタを実現するものである。
FIG. 9 shows the correspondence between the B code and the G code and their arrangement. Here, a three-digit code is taken as an example.
The B code carries in order from the lower code, whereas the G code has a unit code of “100” (usually called a G code) between the adjacent “101” unit code. One digit is determined to change bits. This regularity is observed in the arrangement of unit codes representing all numbers. On the other hand, in the B code, the number of digits changing the bit is 1 or 2, and the regularity is complicated.
In the present embodiment, an upper selector is realized by using the simplicity of the regularity of the G code.
図10に、コード変換回路40の回路の一例を示す。
FIG. 10 shows an example of the circuit of the
図解するコード変換回路40は、(B2,B1,B0)で一般化されているBコードを入力し、(G2,G1,G0)で一般化されているGコードの単位コード(以下、G単位コードという)を出力する。
コード変換回路40は、2つの排他的論理和(EXOR)ゲート回路52と53を有する。
EXORゲート回路52の一方入力に、Bコードの最下位ビットB0が入力され、EXORゲート回路52の他方入力とEXORゲート回路53の一方入力にビットB1が入力され、EXORゲート回路53の他方入力に最上位ビットB2が入力されている。
一方EXORゲート回路52からG単位コードの最下位ビットG0が出力され、EXORゲート回路53からビットG1が出力される。G単位コードの最上位ビットG2は、Bコードの最上位ビットB2がそのまま出力される。
EXORゲート回路は“1”が入力に揃ったときに“0”を出力することを例外とする論理和回路であるため、たとえばBコード(B2,B1,B0)=(1,1,1)が入力されたときにG単位コード(G2,G1,G0)=(1,0,0)を出力する。
The illustrated
The
The least significant bit B0 of the B code is input to one input of the
On the other hand, the least significant bit G0 of the G unit code is output from the
Since the EXOR gate circuit is an OR circuit except that “0” is output when “1” is aligned with the input, for example, B code (B2, B1, B0) = (1,1,1) When G is input, the G unit code (G2, G1, G0) = (1, 0, 0) is output.
バイナリコードからグレイコードに変換されたデジタルデータが、図8でコード変換回路40に隣接する駆動ユニット4Aのシフトレジスタ42に入力され、駆動ユニット4Aの配列方向にシフトレジスタ42内を順次転送される。
点順次駆動の場合は転送されたデータは順次(一定の時間間隔で次々に)各チャネル内のラッチ回路43に出力されて一時保持され、順次次段に送られる。
一方、線順次駆動の場合は全てのシフトレジスタ42にデータが揃った時点で一斉にラッチ回路43に1表示ライン分のデータが出力され、一斉に次段に送られる。
ラッチ回路43の出力は2系統に分けられている。すなわち、ラッチ回路43に保持される上位Nビットが上位セレクタ44に出力され、下位Mビットが下位セレクタ45に出力される。
The digital data converted from the binary code to the gray code is input to the
In the case of dot sequential driving, the transferred data is sequentially output (sequentially at regular time intervals) to the
On the other hand, in the case of line-sequential driving, data for one display line is output to the
The output of the
[D/Aコンバータの要部構成]
次に、上位セレクタ44および下位セレクタ45を主構成とする本実施形態のD/Aコンバータ10の具体的な構成および機能について具体的に説明する。
[D / A converter main configuration]
Next, a specific configuration and function of the D /
本実施形態のD/Aコンバータ100は、複数の基準電圧から隣り合う2つの基準電圧を選択し、その2つの電圧間をさらに分割した電圧を生成し、出力する多段D/Aコンバータとして形成される。
そして、本D/Aコンバータ100は、基準電圧を所望の電圧から1/2LSB(Least Significant Bit)ずらしてある。
また、本D/Aコンバータ100では、隣り合う2つの基準電圧を選択するためのデジタルコードを連続する2つのコードで変化するビットが1桁ずつになるように形成する。
本D/Aコンバータ100では、選択された2つの電圧間を分割した電圧を出力するためのデジタルコードが、2つの電圧を選択するための上位のデジタルコードに対して対称に遷移する。
The D /
In the present D /
Further, in the D /
In the present D /
[D/Aコンバータ10の要部の構成等]
図11は、本発明の実施形態に係る5ビットの場合のD/Aコンバータ10の構成例を示す回路図である。
[Configuration of essential parts of D / A converter 10]
FIG. 11 is a circuit diagram showing a configuration example of the D /
図11のD/Aコンバータ10は、レジスタ・ストリング111、上位セレクタ112(図8の符号44に相当))、下位D/Aコンバータ用レジスタ・ストリング113、および下位セレクタ114(図8の符号45に相当)を有する。
レジスタ・ストリング111が基準電圧生成部を形成し、上位セレクタ112が第1のセレクタを形成し、レジスタ・ストリング113が分割電圧生成部を形成し、下位セレクタ114が第2のセレクタを形成する。
A D /
The
図11において、G0〜G4およびG0B〜G4Bはグレイコードに変換されたデジタルコードおよびその反転信号を示す。
図9に示したように、3ビットデジタルのバイナリコードとグレイコードのコード順を示す、バイナリコードがB、グレイコードがGとなる。
一般的なデジタルコードであるバイナリコードと比較してグレイコードは数値が1つ上がる時に変化するビットが1つだけという特徴をもっている。
In FIG. 11, G0 to G4 and G0B to G4B indicate a digital code converted into a gray code and its inverted signal.
As shown in FIG. 9, the binary code is B and the gray code is G, indicating the code order of the 3-bit digital binary code and the gray code.
Compared with a binary code which is a general digital code, a gray code has a feature that only one bit changes when a numerical value increases by one.
レジスタ・ストリング111で端子Vt、Vb間に印加される電圧VtおよびVbを直列に接続されて抵抗R10〜R17で抵抗分割して基準電圧R0〜R8を生成する。
基準電圧R0〜R8は、所望の電圧から1/2LSB(Least Significant Bit)ずらしてある。
Voltages Vt and Vb applied between the terminals Vt and Vb in the
The reference voltages R0 to R8 are shifted from the desired voltage by 1/2 LSB (Least Significant Bit).
上位セレクタ112は、Nチャネル型MOSFETによるセレクタスイッチM0〜M19を含む。
下位セレクタ114は、Nチャネル型MOSFETによるセレクタスイッチM20〜M27を含む。
The
The
上位セレクタ112は、また、レジスタ・ストリング113の第1および第2のノードa,bと接続されるノードNDa,NDbを有する。
The
基準電圧VR0の供給ラインとノードNDbとの間にセレクタスイッチM0〜M2が直列に接続されている。
基準電圧VR1の供給ラインとノードNDaとの間にセレクタスイッチM3,M4が直列に接続されている。
基準電圧VR2の供給ラインとノードNDbとの間にセレクタスイッチM5,M6が直列に接続されている。
基準電圧VR3の供給ラインとノードNDaとの間にセレクタスイッチM7,M8が直列に接続されている。
基準電圧VR4の供給ラインとノードNDbとの間にセレクタスイッチM9,M10が直列に接続されている。
基準電圧VR5の供給ラインとノードNDaとの間にセレクタスイッチM11,M12が直列に接続されている。
基準電圧VR6の供給ラインとノードNDbとの間にセレクタスイッチM13,M14が直列に接続されている。
基準電圧VR7の供給ラインとノードNDaとの間にセレクタスイッチM15,M16が直列に接続されている。
基準電圧VR8の供給ラインとノードNDbとの間にセレクタスイッチM17〜M19が直列に接続されている。
Selector switches M0 to M2 are connected in series between the supply line of the reference voltage VR0 and the node NDb.
Selector switches M3 and M4 are connected in series between the supply line of the reference voltage VR1 and the node NDa.
Selector switches M5 and M6 are connected in series between the supply line of the reference voltage VR2 and the node NDb.
Selector switches M7 and M8 are connected in series between the supply line of the reference voltage VR3 and the node NDa.
Selector switches M9 and M10 are connected in series between the supply line of the reference voltage VR4 and the node NDb.
Selector switches M11 and M12 are connected in series between the supply line of the reference voltage VR5 and the node NDa.
Selector switches M13 and M14 are connected in series between the supply line of the reference voltage VR6 and the node NDb.
Selector switches M15 and M16 are connected in series between the supply line of the reference voltage VR7 and the node NDa.
Selector switches M17 to M19 are connected in series between the supply line of the reference voltage VR8 and the node NDb.
セレクタスイッチM5、M13のゲートがコードG2の供給ラインに接続されている。
セレクタスイッチM0,M9,M19のゲートがコードG2の反転コードG2Bの供給ラインに接続されている。
セレクタスイッチM7、M10,M11のゲートがコードG3の供給ラインに接続されている。
セレクタスイッチM1,M3,M15,M18のゲートがコードG3の反転コードG3Bの供給ラインに接続されている。
セレクタスイッチM12,M14,M16,M17のゲートがコードG4の供給ラインに接続されている。
セレクタスイッチM2,M4,M6,M8のゲートがコードG4の反転コードG4Bの供給ラインに接続されている。
The gates of the selector switches M5 and M13 are connected to the supply line of the code G2.
The gates of the selector switches M0, M9, M19 are connected to the supply line of the inverted code G2B of the code G2.
The gates of the selector switches M7, M10, M11 are connected to the supply line of the code G3.
The gates of the selector switches M1, M3, M15, and M18 are connected to the supply line of the inverted code G3B of the code G3.
The gates of the selector switches M12, M14, M16, and M17 are connected to the supply line of the code G4.
The gates of the selector switches M2, M4, M6 and M8 are connected to the supply line of the inverted code G4B of the code G4.
下位D/Aコンバータ用レジスタ・ストリング113は、第1のノードaが上位セレクタ112のノードNDaに接続され、第2のノードbが上位セレクタ12のノードNDbに接続されている。
そして、第1のノードaと第2のノードbとの間に、抵抗R20〜R24が直列に接続されている。
そして、抵抗R24と抵抗R23との接続点に取りノードcが形成され、抵抗R23と抵抗R22との接続点によりノードdが形成されている。
抵抗R22と抵抗R21との接続点によりノードeが形成され、抵抗R21と抵抗R20との接続点によりノードfが形成されている。
In the
The resistors R20 to R24 are connected in series between the first node a and the second node b.
A node c is formed at a connection point between the resistors R24 and R23, and a node d is formed at a connection point between the resistors R23 and R22.
A node e is formed by a connection point between the resistors R22 and R21, and a node f is formed by a connection point between the resistors R21 and R20.
下位用レジスタ・ストリング113の抵抗R20〜R24の抵抗値は上位のD/Aコンバート出力と接続する上下の2つの抵抗R20,R24がそれ以外の3つの抵抗R21〜R23の抵抗値Rの半分の値0.5Rに設定されている。
The resistance values of the resistors R20 to R24 of the
下位セレクタ114において、ノードcと出力端子TVoとの間にセレクタスイッチM20,M21が直列に接続されている。
ノードdと出力端子TVoとの間にセレクタスイッチM22,M23が直列に接続されている。
ノードeと出力端子TVoとの間にセレクタスイッチM24,M25が直列に接続されている。
ノードfと出力端子TVoとの間にセレクタスイッチM26,M27が直列に接続されている。
In the
Selector switches M22 and M23 are connected in series between the node d and the output terminal TVo.
Selector switches M24 and M25 are connected in series between the node e and the output terminal TVo.
Selector switches M26 and M27 are connected in series between the node f and the output terminal TVo.
セレクタスイッチM23、M25のゲートがコードG0の供給ラインに接続されている。
セレクタスイッチM21,M27のゲートがコードG0の反転コードG0Bの供給ラインに接続されている。
セレクタスイッチM24、M26のゲートがコードG1の供給ラインに接続されている。
セレクタスイッチM20,M22のゲートがコードG1の反転コードG1Bの供給ラインに接続されている。
The gates of the selector switches M23 and M25 are connected to the supply line of the code G0.
The gates of the selector switches M21 and M27 are connected to the supply line of the inverted code G0B of the code G0.
The gates of the selector switches M24 and M26 are connected to the supply line of the code G1.
The gates of the selector switches M20 and M22 are connected to the supply line of the inverted code G1B of the code G1.
ここで入出力電圧の表現のためにLSBを用いて動作を説明する。
LSBはデジタルコードの最下位ビットのことで、デジタルの最下位ビットの変化による出力アナログ電圧値の変化分を1LSBと表現することとする。
Here, the operation will be described using LSB for expressing the input / output voltage.
LSB is the least significant bit of the digital code, and the change in the output analog voltage value due to the change in the least significant bit of the digital is expressed as 1LSB.
図11はデジタルコードに応じて1LSBから32LSBの32種類の電圧を出力する5ビットのD/Aコンバータ100で、上位3ビット、下位2ビットの2段方式となっている。
FIG. 11 shows a 5-bit D /
レジスタ・ストリング111の端子Ttにはアナログ出力電圧Vtの上限に1LSBの半分の電圧(0.5LSB)加えた電圧を印加する。
また、端子Tbにはアナログ出力電圧Vbの下限から0.5LSB引いた電圧を印加する。
通常のレジスタ・ストリング型のD/Aコンバータでは電圧取り出し位置を下位ビット数分、2ビットの場合は4LSBステップで0LSB、4LSB、8LSB… という電圧を出力する。
これに対して、本実施形態のD/Aコンバータ100では、それを0.5LSBずらした0.5LSB、4.5LSB、8.5LSB…という電圧を出力するようにしている。
A voltage obtained by adding a voltage half of 1LSB (0.5LSB) to the upper limit of the analog output voltage Vt is applied to the terminal Tt of the
A voltage obtained by subtracting 0.5 LSB from the lower limit of the analog output voltage Vb is applied to the terminal Tb.
A normal register string type D / A converter outputs 0LSB, 4LSB, 8LSB,..., In 4LSB steps when the voltage extraction position is 2 bits for the number of lower bits.
On the other hand, the D /
N型MOS FETであるセレクタスイッチM0〜M19は上位D/Aコンバータを構成する上位セレクタ44で、N型のためゲートが高電圧になると導通する。
このセレクタスイッチM0〜M19がレジスタ・ストリング111の出力に対して上位のビット数分だけ直列に接続されている。
そして、上述したように、各セレクタスイッチM0〜M19のゲート信号は各ビットデータかその反転データのいずれかが供給されており、特定のコードが入力された時のみ直列接続されたスイッチが全て導通し出力されるようなデコード機能を持たせている。
また、連続した2つのレジスタ・ストリング出力が出力されるようにグレイコードのコード変化時に変わるビットにあたるスイッチを削除した構成となっている
The selector switches M0 to M19, which are N-type MOS FETs, are high-
The selector switches M0 to M19 are connected in series to the output of the
As described above, the gate signals of the selector switches M0 to M19 are supplied with each bit data or inverted data thereof, and all the switches connected in series are turned on only when a specific code is input. It has a decoding function that can be output.
In addition, the switch corresponding to the bit that changes when the code of the Gray code changes is deleted so that two consecutive register string outputs are output.
下位セレクタ114において、N型MOS FETであるセレクタスイッチM20〜M27は下位のD/Aコンバータを構成するセレクタ45で上位と同様にビット数分だけ直列に接続されている。
セレクタスイッチM20〜M27のゲートは各ビットの信号かその反転信号が供給されており、下位2ビットのコード「00」、「01」、「11」、「10」に対して4本の下位レジスタ・ストリング出力につながったスイッチの1つのみ導通し、出力電圧Voとして出力される
In the
The gates of the selector switches M20 to M27 are supplied with each bit signal or an inverted signal thereof, and four lower registers for the codes “00”, “01”, “11”, “10” of the lower 2 bits. -Only one of the switches connected to the string output is turned on and output as the output voltage Vo.
実際にデジタルコードが入力された場合の動作を説明する。
グレイコードGにおいて、0のコードはデジタルのL(ロー)レベル、1はH(ハイ)レベルとなる。
D/Aコンバータ10のセレクタスイッチM0〜M27はHレベルが入ると導通する。
コードが「00000」の場合、コードG0〜G4はLレベル、G0B〜G4BはHレベルとなる。
このとき、コードG0B〜G4Bが供給されているセレクタスイッチが全て導通となる。このため、図11の第1のノードaには4.5LSB、ノードbには0.5LSBが出力される。
ここで、第1および第2のノードa,b間に抵抗R20〜R24が挿入されている。
このため抵抗分割により、ノードc、d、e、fにはそれぞれ1LSB、2LSB、3LSB、4LSBという電圧になり、下位2ビットのコードが「00」のため出力電圧Voは1LSBとなる。
The operation when a digital code is actually input will be described.
In the gray code G, a code of 0 is a digital L (low) level, and 1 is an H (high) level.
The selector switches M0 to M27 of the D /
When the code is “00000”, the codes G0 to G4 are at the L level, and G0B to G4B are at the H level.
At this time, all the selector switches to which the codes G0B to G4B are supplied are turned on. Therefore, 4.5LSB is output to the first node a in FIG. 11 and 0.5LSB is output to the node b.
Here, resistors R20 to R24 are inserted between the first and second nodes a and b.
Therefore, due to the resistance division, the voltages at the nodes c, d, e, and f are 1LSB, 2LSB, 3LSB, and 4LSB, respectively, and the code of the lower 2 bits is “00”, so the output voltage Vo is 1LSB.
コードが「00001」の場合、第1および第2のノードa、bの電圧は変わらずに下位2ビットが「01」となるため出力電圧Voは2LSBとなる。
コードを「00011」、「00010」と増やしていくと出力電圧Voはコードに応じて3LSB、4LSBとなる。
When the code is “00001”, the voltages of the first and second nodes a and b are not changed, and the lower 2 bits are “01”, so the output voltage Vo is 2LSB.
When the code is increased to “00011” and “00010”, the output voltage Vo becomes 3LSB and 4LSB according to the code.
次に、コードがひとつあがって「00110」となった場合を考える。
上位の3ビットは「000」からひとつあがって「001」となっているため、コードG4B、G3B、G2に接続されたスイッチが導通し、第1のノードaは4.5LSB、ノードbは8.5LSBの電圧が出力される。
一方、下位2ビットは前のコードから変化がなく「10」のままである。第1および第2のノードa、b間の抵抗分割によりノードc、d、e、fにはそれぞれ8LSB、7LSB、6LSB、5LSBという電圧になる。
その結果、出力電圧Voは5LSBとなり、ひとつ前のコードにたいして1LSB増えた電圧となる。
さらにコードをあげていくと下位2ビットのコードは「11」、「01」、「00」と変わり、これは上位3ビットが「000」のときと比べると逆に遷移している。
つまり、上位のコードが変わって第1および第2のノードa、bの電圧の上下関係が変わるとそれと同時に下位コードの遷移順が逆転するため、常にコードの増加と出力電圧の増加の方向が保たれる。
また、上位の出力電圧を0.5LSBずらすことと、下位のレジスタ・ストリング13で0.5LSBの電圧を両端にもたせることにより、上位のコード変化時に下位のコードに変化がなくても1LSBだけ変化した所望の電圧が出力される。
Next, consider a case where the code is incremented to “00110”.
Since the upper 3 bits are increased from “000” to “001”, the switches connected to the codes G4B, G3B, and G2 are turned on, the first node a is 4.5 LSB, and the node b is 8 A voltage of 5 LSB is output.
On the other hand, the lower 2 bits are unchanged from the previous code and remain “10”. Due to the resistance division between the first and second nodes a and b, the voltages at nodes c, d, e, and f become 8LSB, 7LSB, 6LSB, and 5LSB, respectively.
As a result, the output voltage Vo becomes 5LSB, which is a voltage increased by 1LSB with respect to the previous code.
When the code is further increased, the code of the lower 2 bits changes to “11”, “01”, and “00”, and this is a reverse transition compared to when the upper 3 bits are “000”.
In other words, when the upper code changes and the upper and lower relations of the voltages of the first and second nodes a and b change, the transition order of the lower code is reversed at the same time. Kept.
Also, by shifting the upper output voltage by 0.5LSB and by applying a 0.5LSB voltage to both ends of the
[変形例]
前述の説明では、グレイコード等のコードを用いてスイッチ数を削減した上位D/Aコンバータを使用しているが、上位D/Aコンバータの構成はこの方式には限定されない。
また、下位ビットにグレイコード使用しているが、上位ビットに応じて遷移順が逆転するコードであればよい。
また、上位の基準電圧はレジスタ・ストリングによる抵抗分割で生成しているが、この基準電圧の生成方法に限定はなく、最終出力電圧に対して0.5LSBずれていれば良い。
下位のD/Aコンバータはレジスタ・ストリング方式の例となっているが、これに限らずたとえば図12に示すようなオペアンプを用いた方式でもよい。
[Modification]
In the above description, the upper D / A converter in which the number of switches is reduced using a code such as a gray code is used, but the configuration of the upper D / A converter is not limited to this method.
Further, although the Gray code is used for the lower bits, any code may be used as long as the transition order is reversed according to the upper bits.
The upper reference voltage is generated by resistance division using a register string. However, the method of generating the reference voltage is not limited, and it may be shifted by 0.5 LSB from the final output voltage.
The lower-order D / A converter is an example of a register string system, but the present invention is not limited to this, and for example, a system using an operational amplifier as shown in FIG.
図12のオペアンプを用いた方式において説明する。 A method using the operational amplifier of FIG. 12 will be described.
図12のオペアンプ200を用いた回路で下位D/Aコンバータ機能と図8の出力バッファ46の機能を有している。ノードaおよびbは図11の第1および第2のノードa、bに対応しており上位D/Aコンバータである上位セレクタ12の出力が供給される。
オペアンプ回路200は、4つの入力In1〜In4を有している。の4つの入力端子が 入力端子In1は第2のノードbに接続され、入力端子In4は第2のノードaに接続されている。
入力端子In2およびIn33は選択スイッチSW0,SW1,SW2,SW3によりノードaまたはbのいずれかに接続できるようになっている。
A circuit using the
The
Input terminals In2 and In33 can be connected to either node a or b by selection switches SW0, SW1, SW2 and SW3.
図13は、図12のオペアンプ200の構成例を示す回路図である。
オペアンプ200は、差動対のソースカップル入力段を形成するNMOSトランジスタNT1〜NT8、電流源I1〜I4、出力段を形成するPMOSトランジスタPT11〜PT14、およびNMOSトランジスタNT11〜NT14を有する。
FIG. 13 is a circuit diagram illustrating a configuration example of the
The
入力端子In1〜In4はソースカップル入力段のNMOSトランジスタNT1,NT3,NT5,NT7にそれぞれ接続されている。
4つの入力段のNMOSトランジスタNT〜NT8のゲート幅wとゲート長lの比w/lの比は入力端子In1〜In4の順番に0.5:1:2:0.5になっている。
また,テール電流値も入力端子In1〜In4の順番に0.5:1:2:0.5になっている。
このため、それぞれの差動入力段の相互コンダクタンスgmも0.5:1:2:0.5となる。
入力段のNMOSトランジスタNT1〜NT8のドレインはそれぞれ接続されて出力段に接続される。
ソースカップル入力段のもう一方の入力は出力端子TVoに接続され負帰還の構成となっている。
Input terminals In1 to In4 are connected to NMOS transistors NT1, NT3, NT5 and NT7 in the source couple input stage, respectively.
The ratio w / l of the gate width w to the gate length l of the NMOS transistors NT to NT8 in the four input stages is 0.5: 1: 2: 0.5 in the order of the input terminals In1 to In4.
The tail current value is also 0.5: 1: 2: 0.5 in the order of the input terminals In1 to In4.
For this reason, the mutual conductance gm of each differential input stage is also 0.5: 1: 2: 0.5.
The drains of the NMOS transistors NT1 to NT8 in the input stage are connected to the output stage.
The other input of the source couple input stage is connected to the output terminal TVo and has a negative feedback configuration.
実際の動作を説明する。
図12の入力端子In2およびIn3に接続されているスイッチSW0〜SW3は下位のデジタルコードに応じて、図14に示すようにノードaまたはbのいずれかと接続するようになっている。
たとえば、コード「00」が入ると入力端子In2、In3のいずれもノードbに接続される。
この結果、入力端子In1、In2、In3、In4は順にノードb、b、b、aに接続される。
このとき、オペアンプ200は帰還がかかっていることと、4つの差動入力段のgmの比に応じて、次の関係を満たすように出力電圧Voを出力する。
The actual operation will be described.
The switches SW0 to SW3 connected to the input terminals In2 and In3 in FIG. 12 are connected to either the node a or b as shown in FIG. 14 according to the lower digital code.
For example, when the code “00” is entered, both the input terminals In2 and In3 are connected to the node b.
As a result, the input terminals In1, In2, In3, and In4 are sequentially connected to the nodes b, b, b, and a.
At this time, the
[数1]
(0.5+1+2)x(Vo-b)=0.5(a-Vo)
[Equation 1]
(0.5 + 1 + 2) x (Vo-b) = 0.5 (a-Vo)
すなわち、ノードa、b間を3.5:0.5に分割する電圧となり、上位D/Aコンバータ出力を受けるノードaが4.5LSB、bが0.5LSBの場合Voは1LSBとなる。
同様に、下位のデジタルコードが「01」の場合はノードa、b間を2.5:1.5、コードが「11」の場合は1.5:2.5、コードが「10」の場合は0.5:3.5となる。そして、出力電圧Voはそれぞれ2LSB、3LSB、4LSBとなりD/Aコンバータとして動作する。
That is, the voltage between the nodes a and b is divided into 3.5: 0.5. When the node a that receives the upper D / A converter output is 4.5 LSB and b is 0.5 LSB, Vo is 1 LSB.
Similarly, when the low-order digital code is “01”, between nodes a and b is 2.5: 1.5, when the code is “11”, 1.5: 2.5, and the code is “10”. In this case, 0.5: 3.5. The output voltage Vo becomes 2LSB, 3LSB, and 4LSB, respectively, and operates as a D / A converter.
以上説明したように、本実施形態によれば、D/Aコンバータ100は、複数の基準電圧を生成する基準電圧生成部111と、所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う2つの基準電圧を選択する第1のセレクタ112と、を有する。
さらに、D/Aコンバータ100は、第1のセレクタで選択した隣り合う2つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部113と、与えられるコードに応じて分割電圧生成部113で生成された電圧を選択して出力する第2のセレクタ114と、を有する。
そして、基準電圧は、所望する電圧から1/2LSBずらしてあることから、以下の効果を得ることができる。
D/Aコンバータのビット数が増えた場合でもスイッチ数の増大を抑えることができ、面積の増大を抑えることが可能となる。
またスイッチを制御する信号線の削減もでき、面積の増大を抑えることができる。
回路素子数、面積を抑えることにより素子や配線に付く寄生容量の増大を抑えることにより信号駆動部の面積削減、高速化、低消費電力化が実現できる。
As described above, according to the present embodiment, the D /
Further, the D /
Since the reference voltage is shifted by 1/2 LSB from the desired voltage, the following effects can be obtained.
Even when the number of bits of the D / A converter increases, an increase in the number of switches can be suppressed, and an increase in area can be suppressed.
In addition, signal lines for controlling the switches can be reduced, and an increase in area can be suppressed.
By reducing the number and area of circuit elements and thereby suppressing an increase in parasitic capacitance attached to the elements and wiring, it is possible to reduce the area of the signal driver, increase the speed, and reduce the power consumption.
なお、上記第1〜第3実施形態では、2段のD/A変換部であるが、それ以上の複数段のものでも適用可能である。
また、D/A変換部をレジスタ・ストリング型にしているが、それ以外の構成でも適用可能である。つまり、複数の基準電圧を発生する基準電圧生成部を有していれば、これがレジスタ・ストリング型でなくとも構わない。
さらに液晶表示装置以外の表示装置、その他オーディオ機器等のD/Aコンバータにも適用可能である。
In the first to third embodiments, the two-stage D / A converter is used, but a plurality of stages having more stages is also applicable.
Further, although the D / A conversion unit is a register string type, other configurations are also applicable. That is, as long as it has a reference voltage generation unit that generates a plurality of reference voltages, it does not have to be a register string type.
Furthermore, the present invention can also be applied to D / A converters for display devices other than liquid crystal display devices and other audio equipment.
本発明の実施形態によれば、D/Aコンバータのビット数が増えた場合でも面積の増大を抑えることが可能になる。
面積の増大を抑えることにより各配線ノードに付く寄生容量の増大を抑えることができ、変換スピードの劣化を抑えることが可能になる。
According to the embodiment of the present invention, an increase in area can be suppressed even when the number of bits of the D / A converter increases.
By suppressing the increase in area, it is possible to suppress an increase in parasitic capacitance attached to each wiring node, and to suppress deterioration in conversion speed.
1・・・液晶表示パネル、2・・・画素部、3・・・垂直ドライバ、4・・・水平ドライバ、4A・・・駆動ユニット、40・・・コード変換回路、42・・・シフトレジスタ、43・・・ラッチ回路、44・・・上位セレクタ、45・・・下位セレクタ、5・・・タイミングジェネレータ、100・・・D/Aコンバータ、111・・・レジスタ・ストリング、112・・・上位セレクタスイッチ、113・・・下位D/Aコンバータ用レジスタ・ストリング、114・・・下位セレクタスイッチ、Vt・・・アナログ上限値、Vb・・・アナログ下限値。
DESCRIPTION OF
Claims (10)
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う2つの基準電圧を選択する第1のセレクタと、
上記第1のセレクタで選択した隣り合う2つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第2のセレクタと、を有し、
上記基準電圧は、
所望する電圧から1/2LSBずらしてある
デジタルアナログ変換器。 A reference voltage generator for generating a plurality of reference voltages;
A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code;
A divided voltage generation unit that generates a voltage obtained by further dividing between two adjacent reference voltages selected by the first selector;
A second selector that selects and outputs the voltage generated by the divided voltage generation unit according to a given code,
The reference voltage is
A digital-to-analog converter that is shifted by 1/2 LSB from the desired voltage.
隣り合う2つの基準電圧を選択するためのデジタルコードが連続する2つのコードで変化するビットが1桁ずつになるように形成されている
請求項1記載のデジタルアナログ変換器。 In the first selector,
The digital-to-analog converter according to claim 1, wherein a digital code for selecting two adjacent reference voltages is formed so that a bit that changes in two consecutive codes is one digit at a time.
上記分割電圧生成部で選択された2つの電圧間を分割した電圧を出力するためのデジタルコードが、2つの電圧を選択するための上位のデジタルコードに対して対称に遷移する
請求項1または2記載のデジタルアナログ変換器。 In the second selector,
The digital code for outputting a voltage obtained by dividing the two voltages selected by the divided voltage generation unit transitions symmetrically with respect to the upper digital code for selecting the two voltages. The digital-to-analog converter described.
複数のレジスタ素子が直列に接続され、最大電圧と最小電圧が両端に印加されるときに1/2LSBずらした互いに異なる複数の電圧値を発生するレジスタ・ストリングを含む
請求項1から3のいずれか一に記載のデジタルアナログ変換器。 The reference voltage generator is
4. A register string comprising a plurality of register elements connected in series and generating a plurality of different voltage values shifted by 1/2 LSB when a maximum voltage and a minimum voltage are applied across the terminals. The digital-to-analog converter described in 1.
上記第1のセレクタで選択された2つの電圧が供給される第1および第2のノードと、
上記第1ノードと上記第2のノード間に複数のレジスタ素子が接続され、上記第1のノードおよび上記第2のノードに接続されるレジスタ素子の値が他のレジスタ素子の半分の値に設定されたレジスタ・ストリングを含む
請求項1から4のいずれか一に記載のデジタルアナログ変換器。 The divided voltage generator is
First and second nodes to which two voltages selected by the first selector are supplied;
A plurality of register elements are connected between the first node and the second node, and the values of the register elements connected to the first node and the second node are set to half the values of the other register elements. The digital-to-analog converter according to claim 1, further comprising a registered register string.
複数の入力端子を有する演算増幅器と、
上記第1のセレクタで選択された2つの電圧が供給される第1および第2のノードと、
上記第1のノードと上記第2のノードとを上記演算増幅器の複数の入力端子に選択的に接続するスイッチと、を含む
請求項1から4のいずれか一に記載のデジタルアナログ変換器。 The divided voltage generator is
An operational amplifier having a plurality of input terminals;
First and second nodes to which two voltages selected by the first selector are supplied;
The digital-analog converter according to claim 1, further comprising: a switch that selectively connects the first node and the second node to a plurality of input terminals of the operational amplifier.
2つの電界効果トランジスタにより形成される複数の差動対と、
上記各差動対に接続された複数の電流源と、を含み、
上記複数の差動対の一方の電界効果トランジスタのゲートが対応する上記入力端子に接続され、他方の電界効果トランジスタのゲートが上記第2のセレクタの出力が帰還されて接続されている
請求項6記載のデジタルアナログ変換器。 The operational amplifier is
A plurality of differential pairs formed by two field effect transistors;
A plurality of current sources connected to each of the differential pairs,
7. The gate of one field effect transistor of the plurality of differential pairs is connected to the corresponding input terminal, and the gate of the other field effect transistor is connected by feedback of the output of the second selector. The digital-to-analog converter described.
上記電流源の電流値も上記ゲート幅とゲート長の比に応じた値に設定されている
請求項7記載のデジタルアナログ変換器。 The ratio of the gate width and the gate length of the field effect transistor is set at a ratio according to the input terminal,
The digital-to-analog converter according to claim 7, wherein a current value of the current source is also set to a value corresponding to a ratio of the gate width and the gate length.
請求項1から8のいずれか一に記載のデジタルアナログ変換器。 The digital-to-analog converter according to any one of claims 1 to 8, wherein the predetermined code is a gray code.
前記画素部の画素列ごとに設けられている複数の信号線と、
複数の基準電圧を生成する基準電圧生成部と、
前記信号線ごとに設けられ、デジタルの映像信号を入力し前記信号線に出力するアナログ信号に変換する複数の変換部と、を有し、
上記各変換部は、
所定のコードに応じて上記複数の基準電圧の中からそれぞれ隣り合う2つの基準電圧を選択する第1のセレクタと、
上記第1のセレクタで選択した隣り合う2つの基準電圧間をさらに分割した電圧を生成する分割電圧生成部と、
与えられるコードに応じて上記分割電圧生成部で生成された電圧を選択して出力する第2のセレクタと、を有し、
上記基準電圧は、
所望する電圧から1/2LSBずらしてある
映像表示装置。 A pixel portion in which pixels are arranged in an array; and
A plurality of signal lines provided for each pixel column of the pixel portion;
A reference voltage generator for generating a plurality of reference voltages;
A plurality of conversion units that are provided for each of the signal lines and that convert a digital video signal into an analog signal that is output to the signal line;
Each of the conversion units is
A first selector that selects two adjacent reference voltages from among the plurality of reference voltages according to a predetermined code;
A divided voltage generation unit that generates a voltage obtained by further dividing between two adjacent reference voltages selected by the first selector;
A second selector that selects and outputs the voltage generated by the divided voltage generation unit according to a given code,
The reference voltage is
A video display device that is shifted by 1/2 LSB from the desired voltage.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008230817A JP2010068092A (en) | 2008-09-09 | 2008-09-09 | Digital/analog converter and video display device |
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---|---|---|---|---|
WO2011118635A1 (en) | 2010-03-24 | 2011-09-29 | 株式会社Ihi | Burner apparatus |
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- 2008-09-09 JP JP2008230817A patent/JP2010068092A/en active Pending
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