JP2010062830A - Signal reproducing apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To reproduce a clock in which phase fluctuation due to jitter etc. is suppressed, from a received DVB-ASI signal. <P>SOLUTION: A 47h-code pulse E to be detected from a TS packet of a received signal by a 47h-code detector 4 is supplied to a phase difference detection circuit 15 after performing frequency-dividing by n by a divider 14, and phase difference K (=Δψ) with a clock F1 from a divider 8 of a PLL circuit is detected. In a phase difference division-storage circuit 16, a divided phase difference L is generated from the phase difference K. In a phase substitution processing circuit 17, when the phase of the 47h-code pulse E advances rather than the clock F1, a phase substitution pulse M which advances rather than the clock F1 by Δψ/n is generated by the divided phase difference L, and when the phase of the 47h-code pulse E delays rather than the clock F1, a phase substitution pulse M delayed rather than the clock F1 by Δψ/n is generated by the divided phase difference L, and supplied to a phase comparator 5 of the PLL circuit, respectively with the clock F1. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、ＭＰＥＧ(Motion Picture Experts Group)規格などの圧縮符号化方式に基づいて形成された映像信号や音声信号などの放送データのパケット化されたＴＳ(Transport Stream）の信号（ＴＳ信号)を、地上デジタル放送信号として、受信する信号再生装置に係り、特に、受信した地上デジタル放送信号からクロックを再生する信号再生装置に関する。   In the present invention, a TS (Transport Stream) signal (TS signal) that is a packetized broadcast data such as a video signal and an audio signal formed based on a compression coding method such as the MPEG (Motion Picture Experts Group) standard is used. The present invention relates to a signal reproduction device that receives a terrestrial digital broadcast signal, and more particularly to a signal reproduction device that reproduces a clock from the received terrestrial digital broadcast signal.

映像信号や音声信号からなる放送番組信号を無線伝送する場合、従来、アナログＦＭ(Frequency Modulation：周波数変調）方式による方法で伝送していたが、近年、QAM(Quadrature Amplitude Modulation：直交振幅変調）方式やOFDM(Orthogonal Frequency Division Multiplex：直交周波数分割多重）方式などのデジタル変調方式による無線デジタル伝送方式が用いられるようになってきている。   When broadcasting broadcast program signals consisting of video signals and audio signals are wirelessly transmitted, the analog FM (Frequency Modulation) method has been used in the past, but in recent years the QAM (Quadrature Amplitude Modulation) method has been used. Wireless digital transmission schemes using digital modulation schemes such as OFDM (Orthogonal Frequency Division Multiplex) schemes have come to be used.

このようなデジタル伝送方式を用いて放送番組信号を一般家庭に伝送（放送）する場合、かかるデジタル放送番組信号（デジタルデータ）をスタジオから、例えば、東京タワーなどに設けられた無線中継装置に送るためのＳＴＬ(Studio to Transmitter Link）や無線中継装置間でデジタル放送番組信号を伝送するＴＴＬ(Transmitter to Transmitter Link）が用いられており、これらＳＴＬやＴＴＬの日本国内の地上デジタル放送用としては、映像信号や音声信号などの放送データを、ＭＰＥＧ規格などによる圧縮符号化方式に基づいて形成された約３２Mbpsの伝送ビットレートのパケット化されたＴＳ信号を上記のデジタル変調方式で変調して伝送するＩＳＤＢ−Ｔ(Integrated Service Digital Broadcasting-Terrestrial）方式が用いられるが、さらに、ＡＲＩＢ(Association of Radio Industries and Businesses）の規格に従って、これと8MHzのクロックとを伝送する２線式が採られている。これに対し、日本や米国を除くほとんどの地域では、ＤＶＢ(Digital Video Broadcasting）規格に従って上記のようにパケット化されたＴＳ信号のみを伝送する１線式が採られている。   When a broadcast program signal is transmitted (broadcast) to a general household using such a digital transmission method, the digital broadcast program signal (digital data) is sent from a studio to a wireless relay device provided at, for example, Tokyo Tower. STL (Studio to Transmitter Link) and TTL (Transmitter to Transmitter Link) for transmitting digital broadcast program signals between wireless relay devices are used. For STL and TTL digital terrestrial broadcasting in Japan, Broadcast data such as a video signal and an audio signal is transmitted by modulating a packetized TS signal having a transmission bit rate of about 32 Mbps formed based on a compression coding method based on the MPEG standard or the like by the digital modulation method described above. The ISDB-T (Integrated Service Digital Broadcasting-Terrestrial) method is used, but the ARIB (Association of Radio) is also used. According to the standards of Industries and Businesses), a two-wire system that transmits this and an 8 MHz clock is adopted. On the other hand, in most regions except Japan and the United States, a one-wire system that transmits only the TS signal packetized as described above according to the DVB (Digital Video Broadcasting) standard is adopted.

なお、ＩＳＤＢ−Ｔ方式は、地上デジタル放送において、１つのチャンネルを１３セグメント（１セグメントは429KHzの周波数帯域）に区分し、伝送するデータに応じて１〜複数セグメントが使用できるようにした方式である。例えば、携帯機器に対しては１セグメントを使用し、通常画質のテレビジョンに対しては４セグメント、ハイビジョンに対しては１２セグメント夫々使用される。   The ISDB-T system is a system in which one channel is divided into 13 segments (one segment is a frequency band of 429 KHz) in terrestrial digital broadcasting, and one to a plurality of segments can be used according to data to be transmitted. is there. For example, one segment is used for a portable device, four segments are used for a television having a normal image quality, and 12 segments are used for a high-definition television.

一方、中継現場で取得した放送用素材をスタジオに伝送する場合、この中継現場から基地局（無線中継装置）を経てスタジオに伝送されるが、この無線中継装置，スタジオ間では、ＴＳＬ(Transmitter to Studio Link）の無線伝送回線が用いられ、上記の無線伝送方式が用いられる。これに対し、中継現場から無線中継装置への無線伝送システムとしては、中継カメラ側に設けられた送信用のＦＰＵ(Field Pickup Unit）装置と無線中継装置側に設けられた受信用のＦＰＵ装置とからなる無線伝送システム（信号再生装置）が用いられる。   On the other hand, when the broadcasting material acquired at the relay site is transmitted to the studio, it is transmitted from the relay site to the studio via the base station (wireless relay device). Between the wireless relay device and the studio, TSL (Transmitter to Studio Link) wireless transmission line is used, and the above wireless transmission method is used. On the other hand, as a wireless transmission system from a relay site to a wireless relay device, a transmission FPU (Field Pickup Unit) device provided on the relay camera side and a reception FPU device provided on the wireless relay device side are provided. A wireless transmission system (signal reproduction device) is used.

図１１はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図であって、１００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、１０１はインタフェース、１０２は変調部、１０３はコンバータ、１０４は送信アンテナ、１０５は受信アンテナ、１０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、１０７はコンバータ、１０８は復調部、１０９はインタフェースである。   FIG. 11 is a block diagram showing an example of a conventional TSL radio transmission system using an FPU device, where 100 is a transmission-side FPU (FPU-TX) device, 101 is an interface, 102 is a modulation unit, and 103 is A converter, 104 is a transmitting antenna, 105 is a receiving antenna, 106 is an FPU (FPU-RX) device on the receiving side, 107 is a converter, 108 is a demodulator, and 109 is an interface.

同図において、この従来例は、ＡＲＩＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる送信データDATA-tと送信クロックCK-tとがＦＰＵ−ＴＸ装置１００に供給される。かかるＦＰＵ−ＴＸ装置１００では、伝送ビットレートが60Mbpsや44Mbpsの送信データDATA-tを処理するものとする。また、この場合の送信クロックCK-tは44MHzである。   In this figure, this conventional example is based on the ARIB standard, and transmission data DATA-t consisting of video signals and audio signals from a relay camera device (not shown) and a transmission clock CK-t are FPU-TX devices. 100. The FPU-TX device 100 processes transmission data DATA-t having a transmission bit rate of 60 Mbps or 44 Mbps. In this case, the transmission clock CK-t is 44 MHz.

ＦＰＵ−ＴＸ装置１００において、かかる44Mbpsの送信データDATA-tと44MHzの送信クロックCK-tとはインタフェース１０１から入力される。入力された送信データDATA-tは、変調部１０２により、送信クロックCK-tを基に、エネルギー拡散変調，リードソロモン符号化，インターリーブ，畳込み符号化，64QAM変調などの処理がなされ、コンバータ１０３でマイクロ波帯の信号に変換されて送信用アンテナ１０４から送信される。   In the FPU-TX device 100, the 44Mbps transmission data DATA-t and the 44MHz transmission clock CK-t are input from the interface 101. The input transmission data DATA-t is subjected to processing such as energy spread modulation, Reed-Solomon coding, interleaving, convolutional coding, and 64QAM modulation by the modulation unit 102 based on the transmission clock CK-t. Thus, the signal is converted into a microwave band signal and transmitted from the transmitting antenna 104.

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置１０６では、ＦＰＵ−ＴＸ装置１００から送信されたマイクロ波信号を受信アンテナ１０５で受信し、コンバータ１０７でもとの周波数帯の信号に変換した後、復調部１０８により、64QAM復調，ビタビ復号，デインターリーブ，リードソロモン復号，エネルギー逆拡散変調などの処理がなされてもとの44Mbpsのデータ（受信データ）DATA-rとし、インタフェース１０９から出力する。また、このインタフェース１０９では、復調されたデータDATA-rから44MHzのクロックCK-rを抽出し、受信データDATA-rとともに出力する。この受信データDATA-rとクロックCK-rとが、ＴＳＬにより、図示しないスタジオ（放送局）に伝送される。   On the other hand, the FPU-RX device 106 on the reception (that is, base station (wireless relay device)) side receives the microwave signal transmitted from the FPU-TX device 100 by the receiving antenna 105, and the converter 107 has the original frequency band. After being converted to the above signal, the demodulator 108 sets the original 44 Mbps data (received data) DATA-r even after processing such as 64QAM demodulation, Viterbi decoding, deinterleaving, Reed-Solomon decoding, and energy despreading modulation, Output from the interface 109. The interface 109 extracts a 44 MHz clock CK-r from the demodulated data DATA-r and outputs it together with the received data DATA-r. The reception data DATA-r and clock CK-r are transmitted to a studio (broadcast station) (not shown) by TSL.

図１２はＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図であって、２００は送信側のＦＰＵ（ＦＰＵ−ＴＸ）装置、２０１はシリアル・パラレル変換／レートコンバータ、２０２は変調部、２０３はコンバータ、２０４は送信アンテナ、２０５は受信アンテナ、２０６は受信側のＦＰＵ（ＦＰＵ−ＲＸ）装置、２０７はコンバータ、２０８は復調部、２０９はパラレル・シリアル変換／レートコンバータである。   FIG. 12 is a block diagram showing another example of a conventional TSL radio transmission system using an FPU device, in which 200 is an FPU (FPU-TX) device on the transmission side, and 201 is a serial / parallel conversion / rate converter. , 202 is a modulation unit, 203 is a converter, 204 is a transmission antenna, 205 is a reception antenna, 206 is a receiving FPU (FPU-RX) device, 207 is a converter, 208 is a demodulation unit, and 209 is a parallel / serial conversion / rate. It is a converter.

同図において、この従来例は、ＤＶＢの規格によるものであって、図示しない中継用カメラ装置からの映像信号や音声信号からなる伝送ビットレートが44Mbpsのシリアルな送信データDVB-tがＦＰＵ−ＴＸ装置２００に供給される。ＦＰＵ−ＴＸ装置２００では、この送信データDVB-tがシリアル・パラレル変換／レートコンバータ２０１でシリアル・パラレル変換されるとともに、付加的なパケット（NULLパケット）の挿入，削除によって所定の伝送ビットレートに変換され、さらに、変調部２０２で、例えば、OFDM変調され、コンバータ２０３でマイクロ波信号に変換されて送信用アンテナ２０４から送信される。   In this figure, this conventional example is based on the DVB standard, and serial transmission data DVB-t having a transmission bit rate of 44 Mbps consisting of a video signal and an audio signal from a relay camera device (not shown) is FPU-TX. Supplied to the apparatus 200. In the FPU-TX device 200, the transmission data DVB-t is serial / parallel converted by the serial / parallel conversion / rate converter 201, and at the predetermined transmission bit rate by inserting / deleting additional packets (NULL packets). The signal is converted, further subjected to, for example, OFDM modulation by the modulation unit 202, converted into a microwave signal by the converter 203, and transmitted from the transmission antenna 204.

一方、受信（即ち、基地局（無線中継装置））側のＦＰＵ−ＲＸ装置２０６では、ＦＰＵ−ＴＸ装置２００から送信されたマイクロ波信号が受信アンテナ２０５で受信され、コンバータ２０７でもとの周波数帯の信号に変換した後、復調部２０８でOFDM復調され、パラレル・シリアル変換／レートコンバータ２０９でもとの44Mbpsの伝送ビットレートのシリアルなデータ（受信データ）DVB-rに変換されて出力される。   On the other hand, in the FPU-RX device 206 on the reception (ie, base station (wireless relay device)) side, the microwave signal transmitted from the FPU-TX device 200 is received by the reception antenna 205, and the original frequency band of the converter 207 is also received. Then, the signal is demodulated by the demodulator 208 and converted to serial data (received data) DVB-r having a transmission bit rate of 44 Mbps by the parallel / serial conversion / rate converter 209 and output.

ところで、以上のような放送伝送システムにおいて、上記のＳＴＬやＴＴＬが不具合な状態になると、一般家庭などへの地上デジタル放送ができなくなる。このような事態を回避する方法として、かかるＳＴＬやＴＴＬの代替システムとして上記のＦＰＵ装置で構成された信号再生装置を使用可能とした技術が提案されている（例えば、特許文献１参照）。   By the way, in the broadcast transmission system as described above, if the above STL or TTL is in a defective state, terrestrial digital broadcasting to a general home or the like cannot be performed. As a method for avoiding such a situation, a technique has been proposed in which a signal reproducing device configured by the FPU device described above can be used as an alternative system for such STL or TTL (see, for example, Patent Document 1).

この特許文献１に記載の技術は、送信側のＦＰＵ装置に送信用のＭＰＥＧ規格で圧縮されて放送番組信号の32.5Mbps（より正確には、32.5079Mbps）のＴＳ信号を44.5MbpsのＴＳ信号に変換するレート変換部を設け、かつ中継現場から無線中継装置への伝送に用いる場合には、かかる伝送レートの変換が行われないように構成したものであり、受信側のＦＰＵ装置でも、これに対応する構成としたものである。   In the technique described in Patent Document 1, a 32.5 Mbps (more precisely, 32.5079 Mbps) TS signal of a broadcast program signal is converted into a 44.5 Mbps TS signal after being compressed by the MPEG standard for transmission in the FPU device on the transmission side. When a rate conversion unit for conversion is provided and used for transmission from a relay site to a wireless relay device, such a transmission rate conversion is not performed. This is a corresponding configuration.

ところで、特許文献１に記載の技術のように、送信側での処理と受信側での処理とを同期させることが必要であり、このためには、通常、送信側から受信側にクロックが送られ、受信側では、このクロックを基に、受信した信号の処理が行われる。また、送信側でも、伝送レートの変換を行なう場合には、入力された32.5Mbpsの送信用の放送番組信号のＴＳ信号を44.7MbpsのＴＳ信号にレート変換する場合、この入力されたＴＳ信号に同期したクロックを周波数変換する必要がある。   Incidentally, as in the technique described in Patent Document 1, it is necessary to synchronize the processing on the transmission side and the processing on the reception side. For this purpose, a clock is normally transmitted from the transmission side to the reception side. On the receiving side, the received signal is processed based on this clock. On the transmission side, when the transmission rate is converted, the input 32.5 Mbps transmission broadcast program signal TS signal is converted to a 44.7 Mbps TS signal. It is necessary to frequency-convert the synchronized clock.

一方、ＭＰＥＧ規格のＴＳ信号を伝送する方式の１つの規格として、ＤＶＢ−ＡＳＩ(Digital Video Broadcasting-Asynchronous Serial Interface)規格が知られている。これは、270Mbpsの非同期なクロックに上記のＭＰＥＧ規格の32.5MbpsのＴＳ信号を乗せて伝送するものである。かかるＤＶＢ−ＡＳＩ規格でＴＳ信号（以下、これをＤＶＢ−ＡＳＩ信号という）をスタジオから送信所（無線中継装置）に送信するＳＴＬの場合、このＴＳ信号とともに、このＴＳ信号のクロック周波数（＝32.5079MHz）の1/4の8.127MHzのクロックと、ＴＳ信号の各フレームの開始タイミングを示すフレーム同期信号Ｆsyncとが送信される。
特開２００６ー３３２３６ On the other hand, the DVB-ASI (Digital Video Broadcasting-Asynchronous Serial Interface) standard is known as one standard for transmitting MPEG standard TS signals. This is to transmit the above-mentioned MPEG standard 32.5 Mbps TS signal on a 270 Mbps asynchronous clock. In the case of an STL that transmits a TS signal (hereinafter referred to as a DVB-ASI signal) from the studio to a transmitting station (wireless repeater) in accordance with the DVB-ASI standard, this TS signal and the clock frequency (= 32.5079) of this TS signal are transmitted. MHz) and a frame synchronization signal F sync indicating the start timing of each frame of the TS signal are transmitted.
JP 2006-33236 A

ところで、ＳＴＬでスタジオから送信所にＤＶＢ−ＡＳＩ信号を送る場合、図１１，図１２でも説明したように、このＤＶＢ−ＡＳＩ信号はマイクロ波帯の電波信号で送られる。このため、送信所では、スタジオからの直進する電波が受信されることになる。但し、地球の丸みにより、直進する電波を受信できる限界は100km程度である。本土から100kmを越える距離離れた離島との間にＳＴＬを構成する場合、マイクロ波帯でＤＶＢ−ＡＳＩ信号を伝送することができない。これを可能とするために、海底光ファイバを利用してＤＶＢ−ＡＳＩ信号を光伝送することが考えられる。   By the way, when a DVB-ASI signal is sent from the studio to the transmitting station by STL, this DVB-ASI signal is sent as a radio wave signal in the microwave band, as described with reference to FIGS. For this reason, the transmitting station receives radio waves traveling straight from the studio. However, due to the roundness of the earth, the limit for receiving radio waves traveling straight is about 100 km. When an STL is configured with a remote island that is more than 100 km away from the mainland, DVB-ASI signals cannot be transmitted in the microwave band. In order to make this possible, it is conceivable to optically transmit a DVB-ASI signal using a submarine optical fiber.

しかしながら、光ファイバ装置は、通常、ＴＳ信号のみを伝送するタイプのものが多く、クロックやＴＳ信号のフレーム開始を示すフレーム信号Ｆsyncの伝送には対応していない。そこで、送信所側では、受信したＴＳ信号からクロックを再生し、これを利用してフレーム信号Ｆsyncを生成することが考えられる。 However, many optical fiber devices usually transmit only TS signals, and do not support transmission of a frame signal F sync indicating the start of a clock or TS signal frame. Therefore, it is conceivable that the transmitting station side regenerates the clock from the received TS signal and uses this to generate the frame signal F sync .

ところが、ＤＶＢ−ＡＳＩ信号は非同期であることから、受信側の送信所でこのＤＶＢ−ＡＳＩ信号を処理する際にサンプリング誤差などが蓄積し、稀ではあるが、その発生周期が一時的に変動することがあり、かかるＤＶＢ−ＡＳＩ信号からＰＬＬ（Phase Locked Loop：位相ロックループ）回路を用いてクロックを再生すると、そのＶＣＯ(Voltage Controled Oscilator：電圧制御型発振器)への制御電圧が一時的に大きく揺れ、再生クロックに大きなジッタ（位相変動）が発生して、後段の処理装置に大きな影響を及ぼすことになる。   However, since the DVB-ASI signal is asynchronous, a sampling error or the like accumulates when the DVB-ASI signal is processed at the transmitting station on the receiving side. In some cases, when a clock is recovered from such a DVB-ASI signal using a PLL (Phase Locked Loop) circuit, the control voltage to the VCO (Voltage Controlled Oscilator) is temporarily increased. Swing and large jitter (phase fluctuation) occur in the recovered clock, which greatly affects the subsequent processing apparatus.

本発明の目的は、かかる問題を解消し、受信したＤＶＢ−ＡＳＩ信号からジッタなどによる位相変動を抑制したクロックを再生でき、このＤＶＢ−ＡＳＩ信号の周期の変動を除去することができるようにした信号再生装置を提供することにある。   An object of the present invention is to solve such a problem and to reproduce a clock in which phase fluctuation due to jitter or the like is suppressed from a received DVB-ASI signal and to remove fluctuations in the period of this DVB-ASI signal. It is to provide a signal reproducing apparatus.

上記目的を達成するために、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相差基準クロック毎に、位相基準クロックよりも分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。   In order to achieve the above object, the present invention provides a signal reproduction apparatus for reproducing a regular clock of a TS signal using a PLL circuit from a TS signal including a TS packet starting with a 47h (hexadecimal number) code, A 47h code detector that detects a 47h code for each TS packet of the TS signal and outputs a 47h code pulse at the 47h code timing; and a frequency divider that divides the 47h code pulse by n (n is an integer of 2 or more). , A phase difference detection circuit for detecting the phase difference Δφ between the phase reference clock from the frequency divider of the PLL circuit and the frequency divided output pulse from the frequency divider, and n phase differences Δφ detected by the phase difference detection circuit The phase difference of the 47h code pulse is advanced with respect to the phase reference clock, and the phase of the 47h code pulse is delayed with respect to the phase reference clock. A 47h code pulse is generated based on the phase difference division / memory circuit that generates and stores n divided phase differences of magnitude Δφ and the phase difference division / memory circuit that generates the phase difference. When the phase is ahead of the reference clock, a phase substitution pulse whose phase is advanced by a divided phase difference from the phase reference clock is generated for each phase difference reference clock, and the phase of the 47h code pulse is delayed from the phase reference clock. A phase substitution processing circuit that generates a phase substitution pulse whose phase is delayed by a divided phase difference from the phase reference clock for each phase difference reference clock, and the phase substitution pulse generated by the phase substitution processing circuit A signal regeneration device, characterized in that a phase reference clock is supplied to a phase comparator constituting a PLL circuit.

また、本発明は、４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、ＴＳ信号の正規のクロックを再生する信号再生装置であって、ＴＳ信号のＴＳパケット毎に４７ｈコードを検出し、４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、ＰＬＬ回路の分周器からの位相基準クロックと分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、位相差検出回路で検出された位相差Δφをｎ分割し、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときと４７ｈコードパルスが位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、位相差分割・記憶回路で生成された分割位相差をもとに、４７ｈコードパルスが位相基準クロックよりも位相が進んでいるときには、位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、４７ｈコードパルスが位相基準クロックよりも位相が遅れているときには、位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路とを設け、位相代替処理回路で生成された位相代替パルスと位相基準クロックとをＰＬＬ回路を構成する位相比較器に供給するものである。   The present invention also provides a signal reproduction apparatus for reproducing a regular clock of a TS signal from a TS signal including a TS packet starting with a 47h (hexadecimal number) code by using a PLL circuit, and for each TS packet of the TS signal. 47h code detector that detects 47h code and outputs 47h code pulse at 47h code timing, a frequency divider that divides the 47h code pulse by n (n is an integer of 2 or more), and frequency division of the PLL circuit A phase difference detection circuit for detecting the phase difference Δφ between the phase reference clock from the detector and the divided output pulse from the frequency divider, and the phase difference Δφ detected by the phase difference detection circuit are divided into n to obtain a 47h code pulse Generate n divided phase differences of Δφ / n when the phase is ahead of the phase reference clock and when the 47h code pulse is behind the phase reference clock Based on the phase difference division / storage circuit to be stored and the divided phase difference generated by the phase difference division / storage circuit, when the phase of the 47h code pulse is ahead of the phase reference clock, Generates a phase substitution pulse whose phase is advanced by Δφ / n, and when the 47h code pulse is behind the phase reference clock, generates a phase substitution pulse whose phase is delayed by Δφ / n from the phase reference clock. And a phase replacement pulse generated by the phase replacement processing circuit and a phase reference clock are supplied to a phase comparator constituting the PLL circuit.

本発明によると、ＴＳ信号のみの伝送であっても、ジッタなどのＴＳ信号の位相変動による影響が低減された安定したクロックやフレーム信号を再生することができ、しかも、かかるクロックはＴＳ信号の位相変動に追従することになって、ＴＳ信号の書込，読み出しが行なわれるメモリでの読み出しをこのクロックをもとに行なう場合、このメモリでの書込アドレスが読出アドレスを追い越したり、読出アドレスが書込アドレスを追い越したりすることを防止することができて、正常なデータを出力することを可能にする。   According to the present invention, even when only the TS signal is transmitted, it is possible to reproduce a stable clock or frame signal in which the influence of the phase variation of the TS signal, such as jitter, is reduced. When reading from a memory in which TS signals are written and read out based on this clock in accordance with phase fluctuations, the write address in this memory overtakes the read address or the read address Can be prevented from overtaking the write address, and normal data can be output.

まず、図６により、本発明による信号再生装置の基本構成について説明する。
なお、図６において、１はＳ／Ｐ（シリアル／パラレル）変換器、２はＦＰＧＡ（Field Programmable Gate Array）、３はメモリ、４は４７ｈコード検出器、５は位相比較器、６はＬＰＦ（ローパスフィルタ）、７はＶＣＯ（電圧制御型発振器）、８は分周器、９はＡＳＩ変調器、１０はフレーム検出器、１１，１２は２分周器、１３は２７０ＭＨｚ発振器である。 First, the basic configuration of the signal reproducing apparatus according to the present invention will be described with reference to FIG.
In FIG. 6, 1 is an S / P (serial / parallel) converter, 2 is an FPGA (Field Programmable Gate Array), 3 is a memory, 4 is a 47h code detector, 5 is a phase comparator, and 6 is an LPF (LPF). Low-pass filter), 7 is a VCO (voltage controlled oscillator), 8 is a frequency divider, 9 is an ASI modulator, 10 is a frame detector, 11 and 12 are frequency dividers, and 13 is a 270 MHz oscillator.

同図において、例えば、図１２に示す受信側のＦＰＵ装置２０６から出力されるシリアルのＤＶＢ−ＡＳＩ信号ＡはＳ／Ｐ変換器１に供給され、パラレルのＤＶＢ−ＡＳＩ信号に変換されてメモリ３に供給される。なお、この場合、図１２においては、ＦＰＵ−ＴＸ２００，ＦＰＵ−ＲＸ装置２０６間の送信は、例えば、光ファイバを介して行なわれるものであるが、これに限るものではない。   In FIG. 12, for example, a serial DVB-ASI signal A output from the receiving-side FPU device 206 shown in FIG. 12 is supplied to the S / P converter 1 and converted into a parallel DVB-ASI signal to be stored in the memory 3. To be supplied. In this case, in FIG. 12, transmission between the FPU-TX 200 and the FPU-RX device 206 is performed via an optical fiber, for example, but is not limited thereto.

ここで、シリアルＤＶＢ−ＡＳＩ信号ＡのＴＳ信号は、クロック周波数が32.5079MHz（クロック周期＝1/32.5079μsec）で、図７に示すように、204バイト（＝1632ビット）のＴＳパケットの配列からなるものである。このＴＳパケットは、8バイトのヘッダと196バイトのデータ及びパリティとから構成されており、ヘッダは、先頭に１バイトの16進数「４７」を表わす４７ｈコードが付加され、これに次いで、データの有効，無効（ＮＵＬＬパケット）を識別するための３バイトのＰＩＤ（Packet IDentifier：パケットＩＤ）などから構成されている。   Here, the TS signal of the serial DVB-ASI signal A has a clock frequency of 32.5079 MHz (clock cycle = 1 / 32.5079 μsec) and, as shown in FIG. 7, 204 bytes (= 1632 bits) from the TS packet array. It will be. This TS packet is composed of an 8-byte header, 196-byte data and parity, and the header is prefixed with a 47h code representing 1-byte hexadecimal number “47”. It is composed of a 3-byte PID (Packet IDentifier: packet ID) for identifying valid / invalid (NULL packet).

シリアルのＤＶＢ−ＡＳＩ信号Ａは、図８（ａ）に示す上記の32.5079MHzのクロック周波数のシリアルのＴＳ信号で図８（ｂ）に示す270MHzのクロックが変調されたものである。   The serial DVB-ASI signal A is obtained by modulating the 270 MHz clock shown in FIG. 8B with the serial TS signal having the clock frequency of 32.5079 MHz shown in FIG. 8A.

Ｓ／Ｐ変換器１（図６）は、クロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａを、図８（ｃ）に示すように、その１０ビット（クロック）毎に８ビット（32.5079MHzのクロック周波数のＴＳパケットの１ビットに相当する期間での270MHzのクロックのビット数）のパラレル信号に変換する。従って、得られたパラレルＤＶＢ−ＡＳＩ信号のクロック周波数は、図８（ｄ）に示すように、２７MHzとなる。   The S / P converter 1 (FIG. 6) converts the serial DVB-ASI signal A having a clock frequency of 270 MHz into 8 bits (32.5079 MHz clock) for every 10 bits (clock) as shown in FIG. 8 (c). To a parallel signal of the number of bits of a 270 MHz clock in a period corresponding to one bit of a frequency TS packet. Therefore, the clock frequency of the obtained parallel DVB-ASI signal is 27 MHz as shown in FIG.

図９は図６における各部の信号を示すタイミング図であって、以下、図９を用いて図６での各部の動作を説明する。   FIG. 9 is a timing chart showing signals of the respective parts in FIG. 6, and the operation of the respective parts in FIG. 6 will be described below with reference to FIG.

Ｓ／Ｐ変換器１は、入力されるクロック周波数が270MHzのシリアルＤＶＢ−ＡＳＩ信号Ａ（図９（ａ））を、図８で説明したようにＴＳパケット毎にパラレル化した、クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））に変換し、出力するとともに、この27MHzの周波数のクロック（２７ＭクロックＣ：図９（ｃ））も出力する。シリアルのＴＳパケットは、図７に示すように、1632ビットからなり、その期間はほぼ50μsec（＝1632ビット／32.5079Mbps）であり、これが8ビットパラレルのデータが204個（＝1632ビット／8）からなるパラレルデータとなるが、このパラレルのＴＳパケットの期間はほぼ7.5μsec（＝204個／27MHz）である。従って、ほぼ50μsecのシリアルＴＳパケットが7.5μsecのパラレルＴＳパケットに変換されることになる。   The S / P converter 1 converts the serial DVB-ASI signal A (FIG. 9A) having a clock frequency of 270 MHz into parallel for each TS packet as described in FIG. 8, and has a clock frequency of 27 MHz. The parallel DVB-ASI signal B (FIG. 9 (b)) is converted and output, and the 27 MHz clock (27M clock C: FIG. 9 (c)) is also output. As shown in FIG. 7, the serial TS packet is composed of 1632 bits, and the period is approximately 50 μsec (= 1632 bits / 332.5079 Mbps), and this is 204 pieces of 8-bit parallel data (= 1632 bits / 8). The parallel TS packet period is approximately 7.5 μsec (= 204/27 MHz). Accordingly, a serial TS packet of approximately 50 μsec is converted into a parallel TS packet of 7.5 μsec.

そこで、１つのシリアルＴＳパケットがパラレルＴＳパケットに変換されると、次のシリアルＴＳパケットが始まるまでシリアル／パラレル変換処理が休止され、次のシリアルＴＳパケットが始まると、このシリアルＴＳパケットのシリアル／パラレル変換処理が行なわれる。得られたパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））では、ほぼ50μsec毎に7.5μsecのパラレルＴＳパケットからなる間欠的な信号となる。   Therefore, when one serial TS packet is converted into a parallel TS packet, the serial / parallel conversion process is suspended until the next serial TS packet starts. When the next serial TS packet starts, the serial / parallel conversion of this serial TS packet starts. Parallel conversion processing is performed. The obtained parallel DVB-ASI signal B (FIG. 9B) is an intermittent signal composed of 7.5 μsec parallel TS packets every approximately 50 μsec.

このようにして、Ｓ／Ｐ変換器１では、シリアルのＤＶＢ−ＡＳＩ信号Ａのシリアル／パラレル変換処理が行なわれるが、得られたパラレルＤＶＢ−ＡＳＩ信号Ｂでの間欠的なパラレルＴＳパケットの期間（上記の7.5μsecの期間：有効期間）を表わす7.5μsecのＥＮ（ENable：イネーブル）信号Ｄ（図９（ｄ））も作成されて出力される。   Thus, in the S / P converter 1, serial / parallel conversion processing of the serial DVB-ASI signal A is performed, but the period of the intermittent parallel TS packet in the obtained parallel DVB-ASI signal B is obtained. A 7.5 μsec EN (ENable) signal D (FIG. 9D) representing (the above 7.5 μsec period: valid period) is also generated and output.

クロック周波数が27MHzのパラレルＤＶＢ−ＡＳＩ信号Ｂ（図９（ｂ））と、シリアルＤＶＢ−ＡＳＩ信号Ａのクロック周波数270MHzを10分周した27MHzのクロック（２７Ｍクロック）Ｃ（図９（ｃ））と、ＥＮ信号Ｄ（図９（ｄ））とは、ＦＰＧＡ２に形成されているメモリ３に供給される。   A parallel DVB-ASI signal B having a clock frequency of 27 MHz (FIG. 9B) and a 27 MHz clock (27M clock) C obtained by dividing the clock frequency 270 MHz of the serial DVB-ASI signal A by 10 (FIG. 9C) The EN signal D (FIG. 9D) is supplied to the memory 3 formed in the FPGA 2.

ここで、ＦＰＧＡ２には、メモリ３とともに、分周器８と、フレーム検出器１０と、２分周器１１，１２とが形成されているが、これらはＦＰＧＡ２によって構成されたものに限定されるものではなく、ＤＳＰ（Digital Signal Processor）でこれらの機能を持たせるようにしてもよいし、これらとして専用ＩＣで構成したものを用いるようにしてもよく、特に限定されるものではない。   Here, the FPGA 2 includes a frequency divider 8, a frame detector 10, and two frequency dividers 11 and 12 together with the memory 3, but these are limited to those configured by the FPGA 2. However, these functions may be provided by a DSP (Digital Signal Processor), or a dedicated IC may be used as these, and there is no particular limitation.

位相比較器５とＬＰＦ６とＶＣＯ７と分周器８は、パラレルＤＶＢ−ＡＳＩ信号Ｂの４７ｈコードから分周基準クロックＦ２を生成するためのＰＬＬ回路を構成しており、これに４７ｈコード検出器４が設けられている。   The phase comparator 5, LPF 6, VCO 7, and frequency divider 8 constitute a PLL circuit for generating a frequency division reference clock F 2 from the 47 h code of the parallel DVB-ASI signal B, and the 47 h code detector 4 Is provided.

Ｓ／Ｐ変換器１からのパラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとはメモリ３に供給され、２７ＭクロックＣを書込クロックとして、パラレルＴＳ信号ＢでのＥＮ信号Ｄで決まる有効期間の部分の信号、即ち、パラレルＴＳパケットが順次書き込まれる。また、パラレルＤＶＢ−ＡＳＩ信号Ｂと２７ＭクロックＣとＥＮ信号Ｄとは４７ｈコード検出器４に供給され、パラレルＤＶＢ−ＡＳＩ信号ＢのシリアルＴＳパケットの先頭を示す４７ｈコードが検出され、この検出タイミングで４７ｈコードパルスＥ（図９（ｅ））が出力される。この４７ｈコード検出器４では、２７ＭクロックＣとＥＮ信号Ｄとを用いて、パラレルＴＳ信号Ｂ毎に１６進数「４７」の４７ｈコードが検出され、４７ｈコードパルスＥが生成出力されるものであって、この４７ｈコードパルスＥは32.5079MHzで1632周期のパルス、即ち、ほぼ19.9kHzのパルスである。   The parallel DVB-ASI signal B, 27M clock C, and EN signal D from the S / P converter 1 are supplied to the memory 3, and are determined by the EN signal D in the parallel TS signal B using the 27M clock C as a write clock. The signal of the valid period part, that is, the parallel TS packet is sequentially written. The parallel DVB-ASI signal B, the 27M clock C, and the EN signal D are supplied to the 47h code detector 4, and the 47h code indicating the head of the serial TS packet of the parallel DVB-ASI signal B is detected. The 47h code pulse E (FIG. 9E) is output. The 47h code detector 4 uses the 27M clock C and the EN signal D to detect a 47h code of hexadecimal “47” for each parallel TS signal B, and generates and outputs a 47h code pulse E. The 47h code pulse E is a pulse of 16.32 periods at 32.5079 MHz, that is, a pulse of approximately 19.9 kHz.

この４７ｈコードパルスＥは、位相比較器５に供給される。この位相比較器５は、ＬＰＦ６，ＶＣＯ７及び分周器８とともに、ＰＬＬ回路を形成しており、ＶＣＯ７は32.5079MHzの基準クロックＦを発生する。この基準クロックＦは分周器８で1632分周されてほぼ19.9kHzの位相基準クロックＦ１が生成され、位相比較器５に供給されて４７ｈコード検出器４からの４７ｈコードパルスＥと位相比較される。その位相誤差信号はＬＰＦ６で平滑処理され、制御電圧としてＶＣＯ７に供給される。ＶＣＯ７はこの制御電圧によって制御され、これにより、ＶＣＯ７から出力される基準クロックＦの位相，周波数が４７ｈコードパルスＥに同期する。   The 47h code pulse E is supplied to the phase comparator 5. The phase comparator 5 forms a PLL circuit together with the LPF 6, the VCO 7 and the frequency divider 8, and the VCO 7 generates a reference clock F of 32.5079 MHz. This reference clock F is frequency-divided by 1632 by the frequency divider 8 to generate a phase reference clock F1 of approximately 19.9 kHz, which is supplied to the phase comparator 5 and phase-compared with the 47h code pulse E from the 47h code detector 4. The The phase error signal is smoothed by the LPF 6 and supplied to the VCO 7 as a control voltage. The VCO 7 is controlled by this control voltage, whereby the phase and frequency of the reference clock F output from the VCO 7 are synchronized with the 47h code pulse E.

分周器８からは、また、ＶＣＯ７からの32.5079MHzの基準クロックＦを４分周した8.127MHzの分周基準クロックＦ２が得られる。   The frequency divider 8 also obtains an 8.127 MHz divided reference clock F2 obtained by dividing the 32.5079 MHz reference clock F from the VCO 7 by four.

分周器８からの分周基準クロックＦ２は２分周器１１で２分周され、これによって得られたこの4.0635MHzのクロックが読出クロックとして、メモリ３から上記のパラレルＴＳパケットが順番に連続して読み出される。これによると、１つのパラレルＴＳパケットは204個の８ビットパラレルデータからなるから、１パラレルＴＳパケット読出期間は、
204×8／32.5079μsec＝1632／32.5079μsec＝約50μsec
であって、32.5079MHzのクロック周波数のシリアルＴＳパケットの期間長に等しい。これにより、メモリ３からはパラレルＴＳパケットが順次連続したクロック周波数32.5079／8MHzの８ビットパラレルデータ（３２Ｍデータ）Ｇが読み出されることになる。この３２ＭデータＧはＡＳＩ変調器９に供給され、２７０ＭＨｚ発振器１３からの270ＭＨｚのクロックを用いてパラレルのＤＶＢ−ＡＳＩ信号Ｈ（図９（ｇ））が生成され、次の送信所に送信される。 The frequency division reference clock F2 from the frequency divider 8 is divided by 2 by the frequency divider 11, and the parallel TS packets described above are sequentially continued from the memory 3 using the obtained 4.0635 MHz clock as a read clock. And read. According to this, since one parallel TS packet is composed of 204 pieces of 8-bit parallel data, one parallel TS packet reading period is:
204 × 8 / 32.5079 μsec = 1632 / 32.5079 μsec = about 50 μsec
And equal to the period length of a serial TS packet with a clock frequency of 32.5079 MHz. As a result, 8-bit parallel data (32M data) G having a clock frequency of 32.5079 / 8 MHz, in which parallel TS packets are sequentially continued, is read from the memory 3. The 32M data G is supplied to the ASI modulator 9, and a parallel DVB-ASI signal H (FIG. 9 (g)) is generated using the 270 MHz clock from the 270 MHz oscillator 13, and transmitted to the next transmitting station. .

また、メモリ３から読み出された３２ＭデータＧはフレーム検出器１０に供給され、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いてフレームの先頭を示すＦsync信号Ｉが生成される。このＦsync信号Ｉも、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈとともに、次の送信所に送信される。 The 32M data G read from the memory 3 is supplied to the frame detector 10 and is divided by 8 obtained by further dividing the divided reference clock F2 from the divider 8 by 2 by the 2 divider 12. An F sync signal I indicating the head of the frame is generated using the clock. This F sync signal I is also transmitted to the next transmitting station together with the parallel DVB-ASI signal H from the ASI modulator 9.

さらにまた、分周器８からの分周基準クロックＦ２も、ＡＳＩ変調器９からのパラレルＤＶＢ−ＡＳＩ信号Ｈやフレーム検出器１０からのＦsync信号Ｉとともに、次の送信所に送信される。 Furthermore, the frequency division reference clock F2 from the frequency divider 8 is transmitted to the next transmitting station together with the parallel DVB-ASI signal H from the ASI modulator 9 and the F sync signal I from the frame detector 10.

図１０は図６におけるＰＬＬ回路の動作を示すタイミング図である。   FIG. 10 is a timing chart showing the operation of the PLL circuit in FIG.

図１０（ａ）は位相基準クロックＦ１の位相を基準位相θSとして、この基準位相θSに対する４７ｈコードパルスＥの位相のずれ（位相差）が小さい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ａ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSと一致する場合には、位相比較器５からの位相誤差電圧Δθは０である。この場合には、ＶＣＯ７は現在の基準クロックＦの位相，周波数をそのまま保持するように制御される。また、図１０（ａ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく進んでいる場合には、その位相差に応じた正の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて、位相基準クロックＦ１の基準位相θSが小さく進むように（左向きの短い矢印）、制御される。さらに、図１０（ａ），（ハ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも小さく遅れている場合には、その位相差に応じた負の位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが小さく遅れるように（右向きの短い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が小さい場合には、小さい制御電圧により、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。 FIG. 10A shows the phase error output from the phase comparator 5 when the phase of the phase reference clock F1 is the reference phase θ S and the phase shift (phase difference) of the 47h code pulse E with respect to the reference phase θ S is small. When the phase of the 47h code pulse E coincides with the reference phase θ S as shown in FIGS. 10A and 10A, the phase error voltage from the phase comparator 5 is shown. Δθ is zero. In this case, the VCO 7 is controlled to keep the current phase and frequency of the reference clock F as they are. Further, as shown in FIGS. 10A and 10B, when the phase of the 47h code pulse E advances smaller than the reference phase θ S , the positive phase error voltage Δθ corresponding to the phase difference is As a result, the VCO 7 is controlled so as to increase the frequency of the reference clock F so that the reference phase θ S of the phase reference clock F1 advances small (a short left arrow). Further, as shown in FIGS. 10A and 10C, when the phase of the 47h code pulse E is delayed by a smaller amount than the reference phase θ S , the negative phase error voltage Δθ corresponding to the phase difference is As a result, the VCO 7 is controlled so as to decrease the frequency of the reference clock F so that the reference phase θ S of the phase reference clock F1 is slightly delayed (short arrow pointing to the right). Thus, when the phase difference between the phase of the 47h code pulse E and the reference phase θ S is small, the PLL circuit operates so that the 47h code pulse E and the phase reference clock F1 are phase-synchronized with a small control voltage. Will be controlled.

図１０（ｂ）は位相基準クロックＦ１の位相、即ち、基準位相θSに対する４７ｈコードパルスＥの位相差が大きい場合の位相比較器５が出力する位相誤差電圧Δθを示すものであって、図１０（ｂ），（イ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく進む場合には、その位相差に応じた正の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を上昇させて位相基準クロックＦ１の基準位相θSが大きく進むように（左向きの長い矢印）、制御される。また、図１０（ｂ），（ロ）に示すように、４７ｈコードパルスＥの位相が基準位相θSよりも大きく遅れる場合には、その位相差に応じた負の大きな位相誤差電圧Δθが位相比較器５から出力され、これにより、ＶＣＯ７は基準クロックＦの周波数を下降させて位相基準クロックＦ１の基準位相θSが大きく遅れるように（右向きの長い矢印）、制御される。このように、４７ｈコードパルスＥの位相と基準位相θSとの位相差が大きい場合も、この場合、制御電圧は大きくなるが、４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するように、ＰＬＬ回路が制御されることになる。 FIG. 10B shows the phase error voltage Δθ output from the phase comparator 5 when the phase difference of the 47h code pulse E with respect to the phase of the phase reference clock F1, ie, the reference phase θ S is large. As shown in FIGS. 10B and 10A, when the phase of the 47h code pulse E advances more than the reference phase θ S, a large positive phase error voltage Δθ corresponding to the phase difference becomes the phase comparator 5. As a result, the VCO 7 is controlled so as to increase the frequency of the reference clock F so that the reference phase θ S of the phase reference clock F 1 advances greatly (long left arrow). Further, as shown in FIGS. 10B and 10B, when the phase of the 47h code pulse E is greatly delayed from the reference phase θ S, a large negative phase error voltage Δθ corresponding to the phase difference is generated. As a result, the VCO 7 is controlled so that the frequency of the reference clock F is lowered and the reference phase θ S of the phase reference clock F1 is greatly delayed (long arrow pointing to the right). As described above, even when the phase difference between the phase of the 47h code pulse E and the reference phase θ S is large, the control voltage is increased in this case, but the 47h code pulse E and the phase reference clock F1 are phase-synchronized. , The PLL circuit is controlled.

このように、ジッタなどによって４７ｈコードパルスの位相が大きく急変すると、これに応じてＶＣＯ７の制御電圧が変化して４７ｈコードパルスＥと位相基準クロックＦ１とが位相同期するようになるが、この際、ＶＣＯ７の制御電圧が大きく急変してこのＶＣＯ７から出力される基準クロックＦの周波数が急変し、これを分周して得られる位相基準クロックＦ１や分周基準クロックＦ２の周波数，位相が急変する。即ち、ジッタなどによって４７ｈコードの位相が急変すると、位相基準クロックＦ１や分周基準クロックＦ２がその影響を大きく受けることになる。   Thus, if the phase of the 47h code pulse changes drastically due to jitter or the like, the control voltage of the VCO 7 changes accordingly and the 47h code pulse E and the phase reference clock F1 are synchronized in phase. The control voltage of the VCO 7 changes drastically, the frequency of the reference clock F output from the VCO 7 changes suddenly, and the frequency and phase of the phase reference clock F1 and the divided reference clock F2 obtained by frequency division change suddenly. . That is, if the phase of the 47h code changes suddenly due to jitter or the like, the phase reference clock F1 and the frequency division reference clock F2 are greatly affected.

これに対し、本出願人は、４７ｈコードパルスの位相を大きく急変させるジッタなどの位相変動が生じた場合、これを取り除いてＰＬＬ回路の制御を行なうようにした発明を提案した（特願２００７ー２０９０８９号）。   On the other hand, the present applicant has proposed an invention in which the PLL circuit is controlled by removing the phase fluctuation such as jitter that greatly changes the phase of the 47h code pulse (Japanese Patent Application No. 2007-). 209089).

この発明は、位相基準クロックＦ１に対して、この位相基準クロックＦ１の位相を中心に所定の位相範囲が適正位相範囲として設定されており、４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲内にあるときには、この４７ｈコードパルスＥと位相基準クロックＦ１とをＰＬＬ回路の位相比較器５に供給するものであるが、ジッタなどによって４７ｈコードパルスＥの位相基準クロックＦ１に対する位相差がこの適正位相範囲を超えるように大きい場合には、４７ｈコードパルスＥに代えて、位相基準クロックＦ１に対して基準クロックＦの１クロック周期分遅れた代替パルスを位相比較器５に供給するものであり、これにより、４７ｈコードパルスＥのこの適正範囲を超えるような大きな位相変動分が除かれ、ジッタなどに影響されない分周基準クロックＦ２が得られることになる。   In the present invention, a predetermined phase range is set as an appropriate phase range centering on the phase of the phase reference clock F1 with respect to the phase reference clock F1, and the phase difference of the 47h code pulse E with respect to the phase reference clock F1 is When the phase is within the proper phase range, the 47h code pulse E and the phase reference clock F1 are supplied to the phase comparator 5 of the PLL circuit, but the phase difference of the 47h code pulse E from the phase reference clock F1 due to jitter or the like. Is larger than this proper phase range, instead of the 47h code pulse E, an alternative pulse delayed by one clock cycle of the reference clock F with respect to the phase reference clock F1 is supplied to the phase comparator 5 This eliminates large phase fluctuations that exceed this proper range of the 47h code pulse E. , So that the divided reference clock F2 that is not affected like jitter can be obtained.

ところで、本出願人によるこの発明では、２分周器１１から出力されるメモリ３の読出クロックは４７ｈコードパルスＥの大きな位相変動の影響が除かれたものであるが、メモリ３の書込クロックＣはかかる位相変動の影響を受けたものであり、メモリ３での書込アドレスが読出アドレスに対して進んだり、遅れたりすることになる。このため、ジッタの分布が時間的に非対称である場合、書込アドレスが読出アドレスを追い越したり、読出アドレスによって追い越されたりする場合もあり、メモリ３からデータの読み出しに異常が生ずるような事態も生ずることになる。   By the way, in the present invention by the present applicant, the read clock of the memory 3 output from the frequency divider 11 is one in which the influence of the large phase fluctuation of the 47h code pulse E is removed. C is affected by the phase fluctuation, and the write address in the memory 3 advances or delays with respect to the read address. Therefore, when the jitter distribution is asymmetric in time, the write address may overtake the read address or may be overtaken by the read address, and there may be a situation in which data reading from the memory 3 becomes abnormal. Will occur.

本発明は、かかる問題を解消して、ジッタなどによる４７ｈコードパルスＥの大きな位相変動によって影響されない分周基準クロックＦ２を生成することができるようにするものであって、以下、本発明の実施形態を図面を用いて説明する。   The present invention solves this problem and makes it possible to generate a divided reference clock F2 that is not affected by a large phase fluctuation of the 47h code pulse E due to jitter or the like. A form is demonstrated using drawing.

図１は本発明による信号再生装置の一実施形態を示すブロック構成図であって、１４は分周器、１５は位相差検出回路、１６は位相差分割・記憶回路、１７は位相代替処理回路であり、図６に対応する部分には同一符号をつけて重複する説明を省略する。   FIG. 1 is a block diagram showing an embodiment of a signal reproducing apparatus according to the present invention, wherein 14 is a frequency divider, 15 is a phase difference detection circuit, 16 is a phase difference division / storage circuit, and 17 is a phase substitution processing circuit. Therefore, parts corresponding to those in FIG.

同図において、４７ｈコード検出器４から出力される４７ｈコードパルスＥは、分周器１４に供給されてその周波数が１／ｎ（但し、ｎは２以上の整数）に分周され、４７ｈコードパルスＥの周期のｎ倍の周期（従って、図７に示すＴＳパケットの周期のｎ倍の周期）で４７ｈコードパルスＥに位相が同期した分周パルスＪが得られる。この分周パルスＪは位相差検出回路１５に供給されて分周器８からの位相基準クロックＦ１とそのｎ周期毎に位相差Ｋが検出され、位相差分割・記憶回路１６に供給される。この位相差分割・記憶回路１６では、この供給された位相差Ｋを分割し、この分割して得られた位相差（分割位相差）Ｌを保持するとともに、位相基準クロックＦ１のタイミングで順に位相代替処理回路１７に供給する。位相代替処理回路１７は、この分割位相差Ｌをもとに、位相基準クロックＦ１から位相代替パルスＭを生成し、位相基準クロックＦ１とともに、位相比較器５に供給する。位相比較器５は、この位相代替処理回路１７からの位相代替パルスＭと位相基準クロックＦ１とを位相比較し、位相誤差電圧Δθを検出して、ＬＰＦ６を介し、ＶＣＯ７に供給してこのＶＣＯ７の発振周波数を制御する。   In the figure, the 47h code pulse E output from the 47h code detector 4 is supplied to the frequency divider 14 and the frequency thereof is divided by 1 / n (where n is an integer of 2 or more). A frequency-divided pulse J whose phase is synchronized with the 47h code pulse E is obtained at a period n times the period of the pulse E (thus, a period n times the period of the TS packet shown in FIG. 7). This frequency-divided pulse J is supplied to the phase difference detection circuit 15, the phase reference clock F 1 from the frequency divider 8 and the phase difference K are detected every n cycles, and supplied to the phase difference division / storage circuit 16. The phase difference dividing / storing circuit 16 divides the supplied phase difference K, holds the phase difference (divided phase difference) L obtained by the division, and sequentially performs the phase at the timing of the phase reference clock F1. This is supplied to the alternative processing circuit 17. Based on this divided phase difference L, the phase substitution processing circuit 17 generates a phase substitution pulse M from the phase reference clock F1, and supplies it to the phase comparator 5 together with the phase reference clock F1. The phase comparator 5 compares the phase substitution pulse M from the phase substitution processing circuit 17 with the phase reference clock F1, detects the phase error voltage Δθ, supplies it to the VCO 7 via the LPF 6, and supplies this to the VCO 7. Controls the oscillation frequency.

位相差分割・記憶回路１６では、記憶した分割位相差Ｌを常時位相代替処理回路１７に供給し、また、位相差検出回路１５から新たな位相差Ｋが供給されると、これまで記憶されていた分割位相差Ｌをこの新たに供給された位相差Ｋから得られる新たな分割位相差Ｌに更新し、この新たな分割位相差Ｌを位相代替処理回路１７に供給する。   In the phase difference division / storage circuit 16, the stored divided phase difference L is always supplied to the phase substitution processing circuit 17, and when a new phase difference K is supplied from the phase difference detection circuit 15, it is stored so far. The divided phase difference L is updated to a new divided phase difference L obtained from the newly supplied phase difference K, and the new divided phase difference L is supplied to the phase substitution processing circuit 17.

また、位相差検出回路１５で検出される位相差Ｋは、分周器１４からの分周パルスＪと分周器８からの位相基準クロックＦ１との間の進み，遅れの位相関係に応じて、その進み，遅れを表わす正負の符号情報と大きさを表わす大きさ情報とからなるものである。位相差分割・記憶回路１６で生成される分割位相差Ｌも、同様にして、符号情報Ｌ１と大きさ情報Ｌ２とからなっている。   Further, the phase difference K detected by the phase difference detection circuit 15 depends on the phase relationship between the advance and delay between the frequency division pulse J from the frequency divider 14 and the phase reference clock F1 from the frequency divider 8. It consists of positive and negative sign information indicating the advance and delay and size information indicating the size. Similarly, the divided phase difference L generated by the phase difference dividing / storing circuit 16 includes code information L1 and size information L2.

位相差分割・記憶回路１６では、位相差検出回路１５からの位相差Ｋについて、その大きさ情報が表わす位相差Δφをｎ個に分割する。そして、いま、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるものとすると、そのときの分割位相差Ｌの符号情報Ｌ１をＬ１（＋）とし、また、そのときの分割位相差Ｌの大きさ情報Ｌ２をＬ２（＋）として、
Δφ／ｎ，Δφ／ｎ，……，Δφ／ｎ，Δφ／ｎ
のように、大きさがΔφ／ｎのｎ個の大きさ情報Ｌ２（＋）を作成して記憶する。４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）であるときも、同様にして、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）を作成して夫々記憶する。 The phase difference division / storage circuit 16 divides the phase difference Δφ represented by the magnitude information of the phase difference K from the phase difference detection circuit 15 into n pieces. Now, assuming that the phase of the 47h code pulse E is advanced by Δφ with respect to the phase reference clock F1, the code information L1 of the divided phase difference L at that time is set to L1 (+). Assuming that the magnitude information L2 of the divided phase difference L is L2 (+),
Δφ / n, Δφ / n, ..., Δφ / n, Δφ / n
As described above, n pieces of size information L2 (+) having a size of Δφ / n are created and stored. Similarly, when the 47h code pulse E is delayed by the phase Δφ from the phase reference clock F1 and the code information L1 is L1 (−), n pieces of magnitude information L2 (−) of Δφ / n are similarly generated. Remember each.

このように作成された符号情報Ｌ１（＋），Ｌ１（−）に対するｎ個ずつの大きさ情報Ｌ２（＋），Ｌ２（−）は、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ進んで符号情報Ｌ１がＬ１（＋）のとき、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎの大きさ情報Ｌ２（＋）が順に、符号情報Ｌ１（＋）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給され、また、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相Δφだけ遅れて符号情報Ｌ１がＬ１（−）のときも、４７ｈコードパルスＥが４７ｈ検出器４から出力される毎に、Δφ／ｎのｎ個の大きさ情報Ｌ２（−）が順に、符号情報Ｌ１（−）とともに、分割位相差Ｌとして、位相代替処理回路１７に供給される。   The n pieces of magnitude information L2 (+) and L2 (−) for the code information L1 (+) and L1 (−) created in this way is the phase Δφ of the 47h code pulse E than the phase reference clock F1. When the sign information L1 is L1 (+) and the 47h code pulse E is output from the 47h detector 4, the magnitude information L2 (+) of Δφ / n is sequentially added together with the sign information L1 (+). The 47h code pulse E is also supplied to the phase substitution processing circuit 17 as the divided phase difference L, and the 47h code pulse E is delayed by the phase Δφ from the phase reference clock F1 and the code information L1 is L1 (−). Is output from the detector 4h, n pieces of magnitude information L2 (−) of Δφ / n are sequentially supplied to the phase substitution processing circuit 17 as the divided phase difference L together with the code information L1 (−). Is done.

図２は図１における位相代替処理回路１７の一具体例を示すブロック構成図であって、１７ａ，１７ｂは遅延手段、１７ｃ，１７ｄは切替スイッチである。   FIG. 2 is a block diagram showing a specific example of the phase substitution processing circuit 17 in FIG. 1, wherein 17a and 17b are delay means, and 17c and 17d are changeover switches.

同図において、分周器８（図１）からの位相基準クロックＦ１は、遅延手段１７ａ，１７ｂに供給されるとともに、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。また、遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。切替スイッチ１７ｃ，１７ｄは、位相差分割・記憶回路１６から位相基準クロックＦ１のタイミングで供給される位相差Ｌの符号情報Ｌ１によって切替制御される。   In the figure, the phase reference clock F1 from the frequency divider 8 (FIG. 1) is supplied to the delay means 17a and 17b, and to the + terminal of the changeover switch 17c and the-terminal of the changeover switch 17d. The output pulse of the delay means 17a is supplied to the negative terminal of the changeover switch 17c, and the output pulse of the delay means 17b is supplied to the positive terminal of the changeover switch 17d. The change-over switches 17c and 17d are switch-controlled by code information L1 of the phase difference L supplied from the phase difference dividing / storage circuit 16 at the timing of the phase reference clock F1.

かかる切替スイッチ１７ｃの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃが＋端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃが−端子側に閉じて、分周器８から供給されて遅延手段１７ａで遅延された位相基準クロックＦ１を選択し、位相代替パルスＭとして位相比較器５（図１）に供給する。   With the switching control of the changeover switch 17c, when the code information L1 in which the phase of the 47h code pulse E is advanced by Δφ with respect to the phase reference clock F1 is L1 (+), the changeover switch 17c is closed to the + terminal side, The phase reference clock F1 supplied from the frequency divider 8 is selected and supplied to the phase comparator 5 (FIG. 1) as the phase substitute pulse M. Further, when the code information L1 in which the 47h code pulse E is delayed in phase by Δφ with respect to the phase reference clock F1 is L1 (−), the changeover switch 17c is closed to the −terminal side and supplied from the frequency divider 8. The phase reference clock F1 delayed by the delay means 17a is selected and supplied to the phase comparator 5 (FIG. 1) as the phase substitute pulse M.

なお、図２では図示しないが、位相代替処理回路１７では、切替スイッチ１７ｃ，１７ｄの切替タイミングが位相基準クロックＦ１のタイミングと一致しないように、この位相基準クロックＦ１を若干遅延させている。   Although not shown in FIG. 2, the phase substitution processing circuit 17 slightly delays the phase reference clock F1 so that the switching timing of the changeover switches 17c and 17d does not coincide with the timing of the phase reference clock F1.

切替スイッチ１７ｄの切替制御により、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいる符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｄが＋端子側に閉じて、分周器８から供給されて遅延手段１７ｂで遅延された位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れている符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｄが−端子側に閉じて、分周器８から供給される位相基準クロックＦ１を選択し、位相基準クロックＦ１として位相比較器５（図１）に供給する。   When the sign information L1 in which the phase of the 47h code pulse E is advanced by Δφ with respect to the phase reference clock F1 is L1 (+) by the changeover control of the changeover switch 17d, the changeover switch 17d is closed to the + terminal side, The phase reference clock F1 supplied from the frequency divider 8 and delayed by the delay means 17b is selected and supplied to the phase comparator 5 (FIG. 1) as the phase reference clock F1. On the other hand, when the code information L1 in which the 47h code pulse E is delayed in phase by Δφ with respect to the phase reference clock F1 is L1 (−), the changeover switch 17d is closed to the − terminal side and supplied from the frequency divider 8. The phase reference clock F1 is selected and supplied to the phase comparator 5 (FIG. 1) as the phase reference clock F1.

ここで、この具体例の場合、位相差分割・記憶回路１６は、位相差検出回路１５からΔφの位相差Ｋが供給されると、Δφ／ｎずつに分割してΔφ／ｎのｎ個の大きさ情報Ｌ２を作成して記憶し、分周器８から位相基準パルスＦ１が供給される毎に、Δφ／ｎの大きさ情報Ｌ２を、符号情報Ｌ１とともに、分割位相差Ｌとして遅延手段１７ａ，１７ｂに供給する。これにより、分周器８から供給される位相基準パルスＦ１は、遅延手段１７ａと遅延手段１７ｂとでΔφ／ｎだけ遅延されて夫々切替スイッチ１７ｃ，１７ｄに供給される。   Here, in the case of this specific example, when the phase difference K of Δφ is supplied from the phase difference detection circuit 15, the phase difference dividing / storing circuit 16 divides the phase difference by Δφ / n into n pieces of Δφ / n. The magnitude information L2 is created and stored, and every time the phase reference pulse F1 is supplied from the frequency divider 8, the magnitude information L2 of Δφ / n is combined with the code information L1 as the divided phase difference L and the delay means 17a. , 17b. Thus, the phase reference pulse F1 supplied from the frequency divider 8 is delayed by Δφ / n by the delay means 17a and the delay means 17b and supplied to the changeover switches 17c and 17d, respectively.

そこで、切替スイッチ１７ｄの＋端子に供給される遅延手段１７ｂからの位相基準パルスＦ１に対して、分周器８から切替スイッチ１７ｃの＋端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ進んだものとなり、また、分周器８から切替スイッチ１７ｄの−端子に供給される位相基準パルスＦ１に対して、遅延手段１７ａからの切替スイッチ１７ｃの−端子に、位相代替パルスＭとして、供給される位相基準パルスＦ１は位相がΔφ／ｎだけ遅れたものとなる。   Therefore, with respect to the phase reference pulse F1 from the delay means 17b supplied to the + terminal of the changeover switch 17d, the phase reference pulse supplied as a phase substitute pulse M from the frequency divider 8 to the + terminal of the changeover switch 17c. F1 has a phase advanced by Δφ / n, and the phase reference pulse F1 supplied from the frequency divider 8 to the negative terminal of the changeover switch 17d is applied to the negative terminal of the changeover switch 17c from the delay means 17a. As the phase substitute pulse M, the phase reference pulse F1 supplied is delayed in phase by Δφ / n.

このことからして、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んで符号情報Ｌ１がＬ１（＋）のときには、切替スイッチ１７ｃ，１７ｄが＋端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が進んだものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が進んだものとなる。   Therefore, when the 47h code pulse E is advanced in phase by Δφ with respect to the phase reference clock F1 and the code information L1 is L1 (+), the changeover switches 17c and 17d are closed to the + terminal side. With respect to the phase reference pulse F1 supplied from 17d to the phase comparator 5, the phase substitute pulse M supplied from the changeover switch 17c to the phase comparator 5 is advanced in phase by Δφ / n. The next phase reference pulse supplied from the frequency divider 8 has a phase advanced by Δφ / n.

また、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れて符号情報Ｌ１がＬ１（−）のときには、切替スイッチ１７ｃ，１７ｄが−端子側に閉じるから、切替スイッチ１７ｄから位相比較器５に供給される位相基準パルスＦ１に対して、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭはΔφ／ｎだけ位相が遅れたものとなり、これにより、分周器８から次に供給される位相基準パルスは、Δφ／ｎだけ位相が遅れたものとなる。   When the 47h code pulse E is delayed in phase by Δφ with respect to the phase reference clock F1 and the sign information L1 is L1 (−), the selector switches 17c and 17d are closed to the − terminal side, and therefore the phase comparison is performed from the selector switch 17d. The phase substitution pulse M supplied from the changeover switch 17c to the phase comparator 5 is delayed in phase by Δφ / n with respect to the phase reference pulse F1 supplied to the frequency divider 5, so that the frequency divider 8 The next phase reference pulse to be supplied is delayed in phase by Δφ / n.

このようにして、この具体例において、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が進んでいるときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ進んだ位相代替パルスＭが供給されることになり、４７ｈコードパルスＥが位相基準クロックＦ１に対してΔφだけ位相が遅れているときには、位相比較器５に位相基準パルスＦ１よりも位相がΔφ／ｎだけ遅れた位相代替パルスＭが供給されることになる。これにより、分周器８からの位相基準パルスＦ１が４７ｈコードパルスＥの位相に順次近づいていくことになる。   Thus, in this specific example, when the phase of the 47h code pulse E is advanced by Δφ with respect to the phase reference clock F1, the phase of the phase comparator 5 is advanced by Δφ / n with respect to the phase reference pulse F1. When the phase alternative pulse M is supplied and the phase of the 47h code pulse E is delayed by Δφ with respect to the phase reference clock F1, the phase is set to the phase comparator 5 by Δφ / n with respect to the phase reference pulse F1. The delayed phase substitution pulse M is supplied. As a result, the phase reference pulse F1 from the frequency divider 8 gradually approaches the phase of the 47h code pulse E.

図３（ａ）は図２における遅延手段１７ａ，１７ｂの一具体例を示すブロック構成図であって、１８1〜１８m（但し、ｍは、ｍ＜ｎの整数）はＤＦＦ（Ｄ型フリップフロップ）、１９はセレクタである。また、図３（ｂ）はこの具体例の動作を示すタイミング図である。 FIG. 3A is a block diagram showing a specific example of the delay means 17a and 17b in FIG. 2, and 18 1 to 18 m (where m is an integer of m <n) is a DFF (D-type flip-flop). And 19 is a selector. FIG. 3B is a timing chart showing the operation of this specific example.

図３（ａ）に示す具体例は、ｍ個のＤＦＦ１８1〜１８mが直列接続され、これらＤＦＦ１８1〜１８mのＱ端子から出力される出力パルスＱ1〜Ｑmのいずれかをセレクタ１９が選択する構成をなしている。 In the specific example shown in FIG. 3A, m DFFs 18 1 to 18 m are connected in series, and one of the output pulses Q 1 to Q m output from the Q terminals of these DFFs 18 1 to 18 m is selected by the selector 19. Is configured to select.

各ＤＦＦ１８1〜１８mには、ＣＫ端子に入力されるクロックＣＫとして、例えば、図１におけるＶＣＯ７から出力される基準クロックＦが供給され、この基準クロックＦの立上りタイミングでＤ端子から入力されるデータＤが取り込まれ、Ｑ端子から出力される出力パルスＱのレベル（“Ｈ”（ハイレベル），“Ｌ”（ローレベル））を取り込まれたデータＤのレベルに設定する。 For example, a reference clock F output from the VCO 7 in FIG. 1 is supplied to each of the DFFs 18 1 to 18 m as a clock CK input to the CK terminal, and is input from the D terminal at the rising timing of the reference clock F. Data D is captured, and the level (“H” (high level), “L” (low level)) of the output pulse Q output from the Q terminal is set to the level of the captured data D.

初段のＤＦＦ１８1の入力データＤは分周器８（図１）からの位相基準クロックＦ１であり、２段目のＤＦＦ１８2に入力されるデータＤは初段のＤＦＦ１８1のＱ端子からの出力パルスＱ1であり、３段目のＤＦＦ１８3に入力されるデータＤは２段目のＤＦＦ１８2のＱ端子からの出力パルスＱ2である。このように、２段目以降のＤＦＦ１８i（但し、ｉ＝２，３，……，ｍ）では、その前段のＤＦＦ１８i-1から出力される出力パルスＱi-1がデータＤとして供給される。 The input data D of the first stage DFF 18 1 is the phase reference clock F 1 from the frequency divider 8 (FIG. 1), and the data D input to the second stage DFF 18 2 is the output pulse from the Q terminal of the first stage DFF 18 1. Q 1 and data D input to the third-stage DFF 18 3 is an output pulse Q 2 from the Q terminal of the second-stage DFF 18 2 . Thus, in the second and subsequent stages of DFF 18 i (where i = 2, 3,..., M), the output pulse Q i-1 output from the preceding stage DFF 18 i-1 is supplied as data D. The

次に、この具体例の動作を図３（ｂ）を用いて説明する。   Next, the operation of this specific example will be described with reference to FIG.

クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。 When the period of the reference clock F as a clock CK and T S, the pulse width (period) T W phase reference clock F1 is shorter than the period T S, which is approximately equal to the pulse width to the period T S. Thus, one of the reference clock F will exist in a phase period of the reference clock F1 (level "H") in T W. In other words, for each period of the phase reference clock F1, but always one of the reference clock F will be present within the period T W of the phase reference clock F1.

そこで、図３（ｂ）において、初段のＤＦＦ１８1に位相基準クロックＦ１がデータＤとして供給されると、位相基準クロックＦ１の期間ＴW内に供給されるクロックＣＫとしての基準クロックＦ（１）の立上りエッジで位相基準クロックＦ１の期間ＴWのレベル“Ｈ”が取り込まれ、このＤＦＦ１８1のＱ端子はレベル“Ｈ”となる。そして、次に基準クロックＦ（２）が供給されると、位相基準クロックＦ１の期間ＴWを経過しているので、このＤＦＦ１８1のＱ端子はレベル“Ｌ”となる。従って、ＤＦＦ１８1のＱ端子からは、位相基準クロックＦ１の期間ＴW内に供給される基準クロックＦ（１）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ1が出力される。 Therefore, in FIG. 3 (b), when the phase reference clock F1 to the first stage DFF18 1 is supplied as the data D, the reference clock F as a clock CK supplied within the period T W of the phase reference clock F1 (1) the rising edge level "H" period T W of the phase reference clock F1 incorporated in, Q terminal of the DFF18 1 becomes level "H". Then, the next time the reference clock F (2) is supplied, since the elapsed time T W phase reference clock F1, Q terminal of the DFF18 1 becomes level "L". Therefore, DFF18 from 1 Q terminal, phase-synchronized with the rising edge of the reference clock F (1) to be supplied within the period T W of the phase reference clock F1, substantially equal pulse width period T S of the reference clock F A TQ output pulse Q 1 is output.

このＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1はデータＤとして２段目のＤＦＦ１８2に供給される。このＤＦＦ１８2では、この供給される出力パルスＱ1の立上りエッジ直後に供給される基準クロックＦ（２）の立上りエッジでこのパルスＱ1のレベル“Ｈ”が取り込まれて、このＤＦＦ１８2のＱ端子はレベル“Ｈ”となり、次に基準クロックＦ（３）が供給されると、パルスＱ1の期間ＴQを経過しているので、このＤＦＦ１８2のＱ端子はレベル“Ｌ”となる。これにより、ＤＦＦ１８2のＱ端子からは、ＤＦＦ１８1のＱ端子からのレベル“Ｈ”の出力パルスＱ1の期間ＴQ内に供給される基準クロックＦ（２）の立上りエッジに位相同期し、この基準クロックＦの周期ＴSにほぼ等しいパルス幅ＴQの出力パルスＱ2が出力される。従って、このＤＦＦ１８2のＱ端子からの出力パルスＱ2は、ＤＦＦ１８1のＱ端子からの出力パルスＱ1から基準クロックＦの１周期ＴSだけ位相が遅れたものである。 Output pulses to Q 1 the DFF18 1 level from the Q terminal "H" is supplied to the DFF18 2 of the second stage as data D. In the DFF18 2, and level "H" of the pulse Q 1 is captured at the rising edge of this the supplied output pulses to Q 1 reference clock F supplied immediately after the rising edge (2), the DFF18 2 of Q When the terminal becomes level “H” and the reference clock F (3) is supplied next, since the period T Q of the pulse Q 1 has passed, the Q terminal of the DFF 18 2 becomes level “L”. Thereby, the phase of the Q terminal of the DFF 18 2 is synchronized with the rising edge of the reference clock F (2) supplied during the period T Q of the output pulse Q 1 of the level “H” from the Q terminal of the DFF 18 1 . An output pulse Q 2 having a pulse width T Q substantially equal to the cycle T S of the reference clock F is output. Accordingly, the output pulse Q 2 from the Q terminal of the DFF 18 2 is delayed in phase by one cycle T S of the reference clock F from the output pulse Q 1 from the Q terminal of the DFF 18 1 .

以下同様にして、ＤＦＦ１８2のＱ端子からの出力パルスＱ2がデータＤとして供給されるＤＦＦ１８3では、そのＱ端子からこのパルスＱ2よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスＱ3が出力されることになり、位相基準クロックＦ１の１周期中に、各ＤＦＦ１８1，１８2，１８3，……，１８mから、順次、基準クロックＦの１周期ＴS分ずつ順次位相が遅れるｍ個のパルスＱ1，Ｑ2，Ｑ3，……，Ｑmが得られることになる。即ち、ＤＦＦ１８1からの出力パルスＱ1は位相基準クロックＦ１と同相のパルスであり、ＤＦＦ１８2からの出力パルスＱ2は位相基準クロックＦ１よりも基準クロックＦの１周期ＴSだけ位相が遅れたパルスであり、ＤＦＦ１８3からの出力パルスＱ3は位相基準クロックＦ１よりも基準クロックＦの周期ＴSの２倍だけ位相が遅れたパルスであり、……、ＤＦＦ１８mからの出力パルスＱmは位相基準クロックＦ１よりも基準クロックＦの周期ＴSのｍ倍だけ位相が遅れたパルスである。 Similarly, in the DFF 18 3 to which the output pulse Q 2 from the Q terminal of the DFF 18 2 is supplied as data D, the phase is delayed from the Q terminal by one cycle T S of the reference clock F from the pulse Q 2 . The pulse Q 3 is output, and one cycle T S of the reference clock F sequentially from each of the DFFs 18 1 , 18 2 , 18 3 ,..., 18 m in one cycle of the phase reference clock F 1. Thus, m pulses Q 1 , Q 2 , Q 3 ,..., Q m whose phases are sequentially delayed are obtained. That is, the output pulses to Q 1 from DFF18 1 is a pulse phase reference clock F1 in phase, the output pulse Q 2 from DFF18 2 was only phase delayed by one period T S of the reference clock F from the phase reference clock F1 a pulse, DFF18 output pulse Q 3 from 3 is only twice pulses whose phase is delayed in period T S of the reference clock F from the phase reference clock F1, ......, the output pulse Q m from DFF18 m This is a pulse whose phase is delayed by m times the period T S of the reference clock F with respect to the phase reference clock F1.

これらＤＦＦ１８1，１８2，１８3，……，１８mからの出力パルスＱ1，Ｑ2，Ｑ3，……，Ｑmはセレクタ１９に供給され、そのうちの位相差分割・記憶回路１６（図１）からのそのときの大きさ情報Ｌ２に該当するパルスＱj（但し、ｊ＝１，２，３，……，ｍ）が選択される。ここで、この該当するパルスＱjとは、位相基準クロックＦ１よりもこの大きさ情報Ｌ２のΔφ／ｎの位相だけ位相遅れしたパルスである。 The output pulses Q 1 , Q 2 , Q 3 ,..., Q m from these DFFs 18 1 , 18 2 , 18 3 ,..., 18 m are supplied to the selector 19, and the phase difference dividing / storing circuit 16 ( A pulse Q j (where j = 1, 2, 3,..., M) corresponding to the magnitude information L2 at that time from FIG. 1) is selected. Here, the corresponding pulse Q j is a pulse delayed in phase by Δφ / n phase of the magnitude information L2 from the phase reference clock F1.

セレクタ１９で選択されたパルスは、図２での切替スイッチ１７ｃの−端子（遅延手段１７ａの場合）、あるいは切替スイッチ１７ｄの＋端子（遅延手段１７ｂの場合）に供給される。   The pulse selected by the selector 19 is supplied to the negative terminal of the changeover switch 17c in FIG. 2 (in the case of the delay means 17a) or the positive terminal of the changeover switch 17d (in the case of the delay means 17b).

このようにして、図２における遅延手段１７ａ，１７ｂからは、位相基準クロックＦ１よりも、このとき設定される大きさ情報Ｌ２の分割位相差Δφ／ｎだけ位相が遅れたパルスが得られることになる。   In this way, the delay means 17a and 17b in FIG. 2 can obtain a pulse whose phase is delayed by the divided phase difference Δφ / n of the magnitude information L2 set at this time from the phase reference clock F1. Become.

図４（ａ）は図２における遅延手段１７ａ，１７ｂの他の具体例を示すブロック構成図であって、２０はレジスタ、２１は一致検出器、２２は乗算器、２３はカウンタ、２４はアンドゲートである。また、図４（ｂ）はこの具体例の動作を示すタイミング図である。   FIG. 4A is a block diagram showing another specific example of the delay means 17a and 17b in FIG. 2, wherein 20 is a register, 21 is a coincidence detector, 22 is a multiplier, 23 is a counter, and 24 is an AND. It is a gate. FIG. 4B is a timing chart showing the operation of this specific example.

図４（ａ）に示す具体例は、レジスタ２０と一致検出器２１と乗算器２２とカウンタ２３とアンドゲート２４とから構成されるものである。   The specific example shown in FIG. 4A includes a register 20, a coincidence detector 21, a multiplier 22, a counter 23, and an AND gate 24.

レジスタ２０には、位相差分割・記憶回路１６（図１）から分割位相差Ｌの大きさ情報Ｌ２が供給される毎に、この大きさ情報Ｌ２が蓄積される。この蓄積された大きさ情報Ｌ２は、一致検出器２１に供給される。   Each time the magnitude information L2 of the division phase difference L is supplied from the phase difference division / storage circuit 16 (FIG. 1), the magnitude information L2 is accumulated in the register 20. The accumulated size information L2 is supplied to the coincidence detector 21.

一方、レベル“Ｈ”の位相基準クロックＦ１は、クリアパルスＣＬとしてカウンタ２３に供給されるとともに、レベル反転されてアンドゲート２４にも供給される。このアンドゲート２４には、基準クロックＦも供給されており、図４（ｂ）に示すように、レベル反転された位相基準クロックＦ１の期間ＴWを除いて、カウンタ２３にクロックＣＫとして供給される。 On the other hand, the phase reference clock F1 of level “H” is supplied to the counter 23 as a clear pulse CL, and is also inverted in level and supplied to the AND gate 24. The AND gate 24, the reference clock F also supplied, as shown in FIG. 4 (b), with the exception of the period T W of the phase reference clock F1 which is level inversion, is supplied as a clock CK to the counter 23 The

なお、この具体例においても、図３に示す具体例と同様に、クロックＣＫとしての基準クロックＦの周期をＴSとすると、位相基準クロックＦ１のパルス幅（期間）ＴWは、この周期ＴSよりも短いが、この周期ＴSにほぼ等しいパルス幅である。これにより、基準クロックＦの１つが位相基準クロックＦ１の期間（レベルが“Ｈ”）ＴW内に存在することになる。即ち、位相基準クロックＦ１の１周期毎に、必ず基準クロックＦの１つが位相基準クロックＦ１の期間ＴW内に存在することになる。 In this specific example, similarly to the specific example shown in FIG. 3, if the period of the reference clock F as the clock CK is T S , the pulse width (period) T W of the phase reference clock F1 is equal to the period T The pulse width is shorter than S but substantially equal to the period T S. Thus, one of the reference clock F will exist in a phase period of the reference clock F1 (level "H") in T W. In other words, for each period of the phase reference clock F1, but always one of the reference clock F will be present within the period T W of the phase reference clock F1.

カウンタ２３は、レベル“Ｈ”の位相基準クロックＦ１の立上りエッジ（前エッジ）のタイミングでクリアされ、次いでアンドゲート２４を介して基準クロックＦが供給されると、この基準クロックＦが供給される毎に値１から１ずつカウントアップしていく。従って、このカウンタ２３のカウント値Ｎは、位相基準クロックＦ１が供給される毎に値０にクリアされるものであって、位相基準クロックＦ１が供給された後の基準クロックＦの入力個数を表わすものである。   The counter 23 is cleared at the timing of the rising edge (front edge) of the phase reference clock F1 of level “H”, and when the reference clock F is supplied via the AND gate 24, the reference clock F is supplied. Every time the value is incremented from 1 to 1. Accordingly, the count value N of the counter 23 is cleared to a value of 0 each time the phase reference clock F1 is supplied, and represents the number of inputs of the reference clock F after the phase reference clock F1 is supplied. Is.

カウンタ２３のカウント値Ｎは、乗算器２２に供給され、カウント値Ｎが時間長ＴＤに変換される。ここで、位相基準クロックＦ１の周期をＴF1とすると、この位相基準クロックＦ１は基準クロックＦを１６３２分周したものであるから、基準クロックＦの周期ＴS（位相基準クロックＦ１に対する基準クロックＦの１個分の位相差）は、
ＴS＝ＴF1／１６３２
となる。従って、カウンタ２３が位相基準クロックＦ１によってクリアされてからカウント値ＮがＮとなるまでに要する時間ＴDは、
ＴD＝Ｎ・ＴF1／１６３２
となり、図４（ｂ）に示すように、カウンタ２３のカウントとともに増加する。この時間ＴDは一致検出器２１に供給される。一致検出器２１は、この時間ＴＤとレジスタ２０からの大きさ情報Ｌ２とを比較し、両者が一致したとき、あるいは予め規定された誤差値の範囲内で一致するとき、図４（ｂ）に示すように、一致パルスＰを出力する。この一致パルスＰは位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスであり、図２での遅延手段１７ａの出力として、切替スイッチ１７ｃの−端子に供給され、あるいは図２での遅延手段１７ｂの出力として、切替スイッチ１７ｄの＋端子に供給される。 The count value N of the counter 23 is supplied to the multiplier 22, and the count value N is converted into a time length TD. Here, assuming that the period of the phase reference clock F1 is T F1 , the phase reference clock F1 is obtained by dividing the reference clock F by 1632. Therefore, the period T S of the reference clock F (reference clock F with respect to the phase reference clock F1) The phase difference for one of
T S = T F1 / 1632
It becomes. Therefore, the time T D required from the counter 23 being cleared by the phase reference clock F1 until the count value N becomes N is
T D = N · T F1 / 1632
As shown in FIG. 4B, it increases with the count of the counter 23. The time T D is supplied to the coincidence detector 21. The coincidence detector 21 compares the time TD with the magnitude information L2 from the register 20, and when the two coincide, or when they coincide within a predetermined error value range, FIG. As shown, a coincidence pulse P is output. The coincidence pulse P is a phase delay pulse of magnitude information L2 of the divided phase difference L from the phase reference clock F1, and is supplied to the negative terminal of the changeover switch 17c as an output of the delay means 17a in FIG. 2 is supplied to the + terminal of the changeover switch 17d as the output of the delay means 17b.

このようにして、一致検出器２１からは、位相基準クロックＦ１から分割位相差Ｌの大きさ情報Ｌ２の位相遅れのパルスが得られることになる。   In this manner, the coincidence detector 21 obtains a phase-lag pulse of the magnitude information L2 of the divided phase difference L from the phase reference clock F1.

図５は図１におけるＰＬＬ回路の動作を示すタイミング図であって、図１に対応する信号には同一符号をつけて重複する説明を省略する。   FIG. 5 is a timing chart showing the operation of the PLL circuit shown in FIG. 1. Signals corresponding to those in FIG.

図５（ａ）は４７ｈコードパルスＥが位相基準クロックＦ１と位相基準クロックＦ１とが位相同期した状態（正常位相の状態）を示すものであって、４７ｈコード検出器４からの４７ｈコードＥが位相基準クロックＦ１と位相が同期している場合には、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφ＝０であり、符号情報は正または負である（なお、大きさ情報がΔφ＝０であるときには、符号情報は正または負のいずれかに決めておくが、以下では、符号情報は正とする）。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）で大きさ情報Ｌ２が０である。   FIG. 5A shows a state in which the 47h code pulse E is in phase synchronization with the phase reference clock F1 and the phase reference clock F1 (normal phase state), and the 47h code E from the 47h code detector 4 is When the phase is synchronized with the phase reference clock F1, the magnitude information of the phase difference signal K output from the phase difference detection circuit 15 is Δφ = 0, and the sign information is positive or negative ( When the magnitude information is Δφ = 0, the sign information is determined to be either positive or negative, but in the following, the sign information is assumed to be positive). Accordingly, the divided phase difference L stored in the phase difference dividing / storing circuit 16 and supplied to the phase substitution processing circuit 17 has the code information L1 of L1 (+) and the magnitude information L2 of 0.

そこで、位相代替処理回路１７では、図２において、Δφ／ｎ＝０の大きさ情報Ｌ２（＋）が遅延手段１７ａ，１７ｂに夫々供給され、夫々に遅延量０が設定される。そこで、分周器８からこれら遅延手段１７ａ，１７ｂに供給される位相基準パルスＦ１は遅延されないで出力される。遅延手段１７ａの出力パルスは切替スイッチ１７ｃの−端子に供給され、遅延手段１７ｂの出力パルスは切替スイッチ１７ｄの＋端子に供給される。また、分周器８からの位相基準パルスＦ１は、切替スイッチ１７ｃの＋端子と切替スイッチ１７ｄの−端子とに供給される。このとき、Ｌ１（＋）の符号情報Ｌ１が切替スイッチ１７ｃ，１７ｄに供給されるから、切替スイッチ１７ｃ，１７ｄは＋端子側に閉じている。このため、切替スイッチ１７ｃでは、分周器８からの位相基準パルスＦ１が位相代替パルスＭとして選択され、また、切替スイッチ１７ｄでは、遅延手段１７ｂの出力パルスが位相基準パルスＦ１として選択され、夫々位相比較器５（図１）に供給される。このとき、遅延手段１７ｂの遅延量は０に設定され、これに供給される位相基準クロックＦ１は遅延されないで出力されるから、切替スイッチ１７ｃから位相比較器５に供給される位相代替パルスＭと切替スイッチ１７ｃから位相比較器５に供給される位相基準クロックＦ１とは同相である。   Therefore, in the phase substitution processing circuit 17, the magnitude information L2 (+) of Δφ / n = 0 in FIG. 2 is supplied to the delay means 17a and 17b, respectively, and the delay amount 0 is set for each. Therefore, the phase reference pulse F1 supplied from the frequency divider 8 to the delay means 17a and 17b is output without being delayed. The output pulse of the delay means 17a is supplied to the-terminal of the changeover switch 17c, and the output pulse of the delay means 17b is supplied to the + terminal of the changeover switch 17d. The phase reference pulse F1 from the frequency divider 8 is supplied to the + terminal of the changeover switch 17c and the-terminal of the changeover switch 17d. At this time, since the sign information L1 of L1 (+) is supplied to the changeover switches 17c and 17d, the changeover switches 17c and 17d are closed to the + terminal side. Therefore, in the changeover switch 17c, the phase reference pulse F1 from the frequency divider 8 is selected as the phase substitute pulse M, and in the changeover switch 17d, the output pulse of the delay means 17b is selected as the phase reference pulse F1, respectively. It is supplied to the phase comparator 5 (FIG. 1). At this time, the delay amount of the delay means 17b is set to 0, and the phase reference clock F1 supplied to the delay means 17b is output without being delayed. Therefore, the phase substitute pulse M supplied from the changeover switch 17c to the phase comparator 5 The phase reference clock F1 supplied from the changeover switch 17c to the phase comparator 5 is in phase.

このようにして、正常位相の状態では、図５（ａ）に示すように、位相代替パルスＭは４７ｈコードパルスＥと位相が同期したものであり、位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは０となる。   In this way, in the normal phase state, as shown in FIG. 5A, the phase substitution pulse M is in phase with the 47h code pulse E, and the phase supplied from the phase comparator 5 to the LPF 6 The error signal Δθ is zero.

図５（ｂ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ進んでいる状態（位相が進んだ状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は正である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（＋）であって、大きさ情報Ｌ２（＋）はΔφ／ｎである。   FIG. 5B shows a state in which the phase of the 47h code pulse E is advanced by Δφ from the phase reference clock F1 (a state in which the phase has advanced), and the phase difference output from the phase difference detection circuit 15 is shown. The magnitude information of the signal K is Δφ, and the sign information is positive. Therefore, the divided phase difference L stored in the phase difference dividing / storing circuit 16 and supplied to the phase substitution processing circuit 17 is that the code information L1 is L1 (+) and the magnitude information L2 (+) is Δφ / n.

図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（＋）であるとき、Δφ／ｎの大きさ情報Ｌ２（＋）が供給される遅延手段１７ｂでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が切替スイッチ１７ｄで、位相基準クロックＦ１として、選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｃで選択され、位相代替パルスＭとして、位相比較器５（図１）に供給される。   In the phase substitution processing circuit 17 shown in FIG. 2, when the code information L1 is L1 (+), the phase is delayed by Δφ / n by the delay means 17b to which the magnitude information L2 (+) of Δφ / n is supplied. The phase reference clock F1 is selected by the changeover switch 17d as the phase reference clock F1 and supplied to the phase comparator 5 (FIG. 1). At the same time, the phase reference clock F1 from the frequency divider 8 is selected by the changeover switch 17c and supplied to the phase comparator 5 (FIG. 1) as the phase substitute pulse M.

これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだパルスとなる。   As a result, the phase substitute pulse M whose phase is compared with the phase reference clock F1 by the phase comparator 5 is always a pulse whose phase is advanced by Δφ / n from the phase reference clock F1.

なお、図５（ｂ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。   Although FIG. 5B shows the first phase alternative pulse M, the phase reference clock F1 for phase comparison by the phase comparator 5 also for the subsequent (n−1) phase alternative pulses M. Is a phase difference Δφ / n.

このようにして、４７ｈコードパルスＥの位相が進んだ状態では、位相代替パルスＭは位相基準クロックＦ１よりもΔφ／ｎだけ位相が進んだものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きくて急激なジッタによる影響が大幅に低減されることになる。   In this way, in the state in which the phase of the 47h code pulse E is advanced, the phase substitution pulse M is advanced in phase by Δφ / n from the phase reference clock F1, and the phase difference is sufficiently larger than the phase difference Δφ. The reduced phase substitution pulse M is supplied to the phase comparator 5. The phase error signal Δθ supplied from the phase comparator 5 to the LPF 6 corresponds to this phase difference, and is output from the VCO 7 as compared with the case where the 47h code pulse E is supplied directly to the phase comparator 5 (FIG. 6). The frequency fluctuation of the reference clock F is small. Therefore, the influence of large and abrupt jitter on the 47h code pulse E of the reference clock F is greatly reduced.

図５（ｃ）は４７ｈコードパルスＥが位相基準クロックＦ１よりも位相がΔφだけ遅れている状態（位相が遅れた状態）を示すものであって、位相差検出回路１５から出力される位相差信号Ｋは、その大きさ情報がΔφであり、符号情報は負である。従って、位相差分割・記憶回路１６で記憶され、また、位相代替処理回路１７に供給される分割位相差Ｌは、符号情報Ｌ１がＬ１（−）であって、大きさ情報Ｌ２（−）はΔφ／ｎである。   FIG. 5C shows a state in which the phase of the 47h code pulse E is delayed by Δφ from the phase reference clock F1 (a state in which the phase is delayed). The phase difference output from the phase difference detection circuit 15 is shown in FIG. The magnitude information of the signal K is Δφ, and the sign information is negative. Therefore, the divided phase difference L stored in the phase difference dividing / storing circuit 16 and supplied to the phase substitution processing circuit 17 is that the code information L1 is L1 (−) and the magnitude information L2 (−) is Δφ / n.

図２に示す位相代替処理回路１７では、符号情報Ｌ１がＬ１（−）であるとき、Δφ／ｎの大きさ情報Ｌ２（−）が供給される遅延手段１７ａでΔφ／ｎだけ位相が遅延された位相基準クロックＦ１が、位相代替パルスＭとして、切替スイッチ１７ｃで選択されて位相比較器５（図１）に供給される。また、これとともに、分周器８からの位相基準クロックＦ１が切替スイッチ１７ｄで選択され、位相比較器５（図１）に供給される。   In the phase substitution processing circuit 17 shown in FIG. 2, when the code information L1 is L1 (−), the phase is delayed by Δφ / n by the delay means 17a to which the magnitude information L2 (−) of Δφ / n is supplied. The phase reference clock F1 is selected as the phase substitute pulse M by the changeover switch 17c and supplied to the phase comparator 5 (FIG. 1). At the same time, the phase reference clock F1 from the frequency divider 8 is selected by the changeover switch 17d and supplied to the phase comparator 5 (FIG. 1).

これにより、位相比較器５で位相基準クロックＦ１と位相比較する位相代替パルスＭは、常に位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたパルスとなる。   Thereby, the phase substitute pulse M whose phase is compared with the phase reference clock F1 by the phase comparator 5 is always a pulse whose phase is delayed by Δφ / n from the phase reference clock F1.

なお、図５（ｃ）では、最初の位相代替パルスＭについて示しているが、これ以降の（ｎ−１）個の位相代替パルスＭについても、位相比較器５で位相比較する位相基準クロックＦ１との位相差はΔφ／ｎである。   In FIG. 5C, the first phase alternative pulse M is shown, but the phase reference clock F1 in which the phase comparator 5 also performs phase comparison for the subsequent (n−1) phase alternative pulses M. Is a phase difference Δφ / n.

このようにして、４７ｈコードパルスＥが位相基準クロックＦ１よりも位相が遅れた状態では、位相代替パルスＭは、位相基準クロックＦ１がΔφ／ｎだけ位相遅延され、従って、位相基準クロックＦ１よりもΔφ／ｎだけ位相が遅れたものであり、位相差Δφに対して充分位相差が減縮された位相代替パルスＭが位相比較器５に供給されることになる。位相比較器５からＬＰＦ６に供給される位相誤差信号Δθは、この位相差に応じたものとなり、４７ｈコードパルスＥを直接位相比較器５に供給する場合（図６）に比べ、ＶＣＯ７から出力される基準クロックＦの周波数変動はわずかなものとなる。従って、この基準クロックＦの４７ｈコードパルスＥでの大きく急変するジッタによる影響が大幅に低減されることになる。   In this way, in the state where the 47h code pulse E is delayed in phase from the phase reference clock F1, the phase substitute pulse M is phase-delayed by Δφ / n by the phase reference clock F1, and therefore, the phase substitute pulse M is more delayed than the phase reference clock F1. The phase substitute pulse M whose phase is delayed by Δφ / n and whose phase difference is sufficiently reduced with respect to the phase difference Δφ is supplied to the phase comparator 5. The phase error signal Δθ supplied from the phase comparator 5 to the LPF 6 corresponds to this phase difference, and is output from the VCO 7 as compared with the case where the 47h code pulse E is supplied directly to the phase comparator 5 (FIG. 6). The frequency fluctuation of the reference clock F is small. Therefore, the influence of the jitter that changes abruptly at the 47h code pulse E of the reference clock F is greatly reduced.

また、以上の実施形態では、図１において、位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφを、位相差分割・記憶回路１６において、ｎ個に等分割して、分割位相差ＬのΔφ／ｎの大きさ情報Ｌ２をｎ個作成し、これらを、次の位相差Ｋが供給されるまでの期間、順次位相代替処理回路１７に供給し、位相基準クロックＦ１毎にこれにΔφ／ｎだけ進んだ、あるいはΔφ／ｎだけ遅れた、即ち、同じ位相だけ進んだ、あるいは遅れた位相代替パルスＭを生成するようにしたが、これに限るものではなく、次の位相差Ｋが供給されるまでの期間での全位相差が位相差検出器１５で検出された位相差Ｋの大きさ情報を表わす位相差Δφとなれば、次の位相差Ｋが供給されるまでの期間内での分割位相差Ｌの順次の大きさ情報Ｌ２を異ならせるようにしてもよい。   In the above embodiment, the phase difference Δφ representing the magnitude information of the phase difference K detected by the phase difference detector 15 in FIG. 1 is equally divided into n in the phase difference division / storage circuit 16. Thus, n pieces of magnitude information L2 of Δφ / n of the divided phase difference L are generated, and these are sequentially supplied to the phase substitution processing circuit 17 until the next phase difference K is supplied, and the phase reference clock is supplied. For each F1, a phase alternative pulse M advanced by Δφ / n or delayed by Δφ / n, that is, advanced by the same phase or delayed, is generated, but the present invention is not limited to this. If the total phase difference in the period until the next phase difference K is supplied becomes the phase difference Δφ representing the magnitude information of the phase difference K detected by the phase difference detector 15, the next phase difference K is supplied. Sequential magnitude information L of the divided phase difference L within the period until The may be made different.

例えば、次の位相差Ｋが供給されるまでの期間で、最初に分割位相差Ｌの大きさ情報Ｌ２を大きくして、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きくし、時間の経過とともに、分割位相差Ｌの大きさ情報Ｌ２を小さくしていって位相代替パルスＭの位相基準クロックＦ１に対する位相差を順次小さくしたり、次の位相差Ｋが供給されるまでの期間内で、その前半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を大きい一定の値とし、その後半の期間、位相代替パルスＭの位相基準クロックＦ１に対する位相差を小さい一定の値となるようにしたりするなど、位相差分割・記憶回路１６で分割位相差Ｌの順次の大きさ情報Ｌ２が異なるようにすることもできる。   For example, during the period until the next phase difference K is supplied, the magnitude information L2 of the divided phase difference L is first increased, the phase difference of the phase alternative pulse M with respect to the phase reference clock F1 is increased, As time elapses, the magnitude information L2 of the divided phase difference L is reduced to gradually reduce the phase difference of the phase substitute pulse M with respect to the phase reference clock F1, or within a period until the next phase difference K is supplied. The phase difference of the phase alternative pulse M with respect to the phase reference clock F1 is set to a large constant value during the first half period, and the phase difference of the phase alternative pulse M with respect to the phase reference clock F1 is set to a small constant value during the latter half period. The sequential magnitude information L2 of the divided phase difference L can be made different in the phase difference dividing / storage circuit 16, for example.

以上のようにして、ジッタなどにより、４７ｈコードパルスＥの位相が大きく急変しても、これによって影響されない分周基準クロックＦ２を生成することができるし、また、ジッタなどによって４７ｈコードパルスＥの位相が大きく急変しても、４７ｈコードパルスＥのｎ周期にわたって分周基準クロックＦ２がこれに追従するように動作が行なわれるので、メモリ３で書込アドレスが読出アドレスに追いついたり、読出アドレスを追い越したりする事態を防止することができる。   As described above, even if the phase of the 47h code pulse E changes drastically due to jitter or the like, it is possible to generate the divided reference clock F2 that is not affected by this, and the jitter of the 47h code pulse E or the like. Even if the phase changes greatly, the operation is performed so that the divided reference clock F2 follows this over the n periods of the 47h code pulse E, so that the write address catches up with the read address in the memory 3 or the read address is changed. The situation of overtaking can be prevented.

また、メモリ３から読み出された３２ＭデータＧからフレーム検出器１０で生成されるフレームの先頭を示すＦsync（フレーム同期）信号Ｉは、分周器８からの分周基準クロックＦ２を２分周器１２でさらに２分周して得られる８分周クロックを用いて生成されるものであるから、このＦsync信号Ｉも正常に再生できることになる。 An F sync (frame synchronization) signal I indicating the head of the frame generated by the frame detector 10 from the 32M data G read from the memory 3 is divided into two by the frequency division reference clock F2 from the frequency divider 8. Since it is generated by using the divided by 8 clock obtained by further dividing the frequency by the frequency divider 12, this F sync signal I can also be reproduced normally.

本発明による信号再生装置の一実施形態を示すブロック構成図である。It is a block block diagram which shows one Embodiment of the signal reproducing | regenerating apparatus by this invention. 図１における位相代替処理回路の他の具体例を示すブロック構成図である。It is a block block diagram which shows the other specific example of the phase substitution processing circuit in FIG. 図２における遅延手段の一具体例を示すブロック図である。It is a block diagram which shows one specific example of the delay means in FIG. 図２における遅延手段の他の具体例を示すブロック図である。It is a block diagram which shows the other specific example of the delay means in FIG. 図１におけるＰＬＬ回路の動作を示すタイミング図である。FIG. 2 is a timing diagram showing an operation of the PLL circuit in FIG. 1. 本発明による信号再生装置の基本構成を示すブロック構成図である。It is a block block diagram which shows the basic composition of the signal reproducing | regenerating apparatus by this invention. シリアルＴＳ信号のＴＳパケットのフォーマットを示す図である。It is a figure which shows the format of the TS packet of a serial TS signal. 図６におけるＳ／Ｐ変換器の動作を示すタイミング図である。FIG. 7 is a timing chart showing the operation of the S / P converter in FIG. 6. 図６における各部の信号を示すタイミング図である。FIG. 7 is a timing chart showing signals at various parts in FIG. 6. 従来のＰＬＬ回路の動作を示すタイミング図である。It is a timing diagram which shows operation | movement of the conventional PLL circuit. ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの一例を示すブロック構成図である。It is a block block diagram which shows an example of the conventional TSL radio transmission system using a FPU apparatus. ＦＰＵ装置を用いた従来のＴＳＬの無線伝送システムの他の例を示すブロック構成図である。It is a block block diagram which shows the other example of the conventional radio transmission system of TSL using FPU apparatus.

符号の説明Explanation of symbols

１ Ｓ／Ｐ変換器
３ メモリ
４ ４７ｈコード検出器
５ 位相比較器
６ ＬＰＦ
７ ＶＣＯ
８ 分周器
９ ＡＳＩ変調器
１０ フレーム検出器
１１，１２ ２分周器
１３ ２７０ＭＨｚ発振器
１４ 分周器
１５ 位相差検出回路
１６ 位相差分割・記憶回路
１７ 位相代替処理回路
１７ａ，１７ｂ 遅延手段
１７ｃ，１７ｄ 切替スイッチ
１８1〜１８m ＤＦＦ
１９ セレクタ
２０ レジスタ
２１ 一致検出器
２２ 乗算器
２３ カウンタ
２４ アンドゲート 1 S / P converter 3 Memory 4 47h code detector 5 Phase comparator 6 LPF
7 VCO
8 Divider 9 ASI Modulator 10 Frame Detector 11, 12 2 Divider 13 270 MHz Oscillator 14 Divider 15 Phase Difference Detection Circuit 16 Phase Difference Division / Storage Circuit 17 Phase Substitution Processing Circuit 17a, 17b Delay Means 17c, 17d changeover switch 18 1 to 18 m DFF
19 selector 20 register 21 coincidence detector 22 multiplier 23 counter 24 AND gate

Claims (2)

４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ個の位相差に分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでの合計した大きさがΔφであるｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相差基準クロック毎に、該位相基準クロックよりも該分割位相差だけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。 A signal reproduction device for reproducing a regular clock of the TS signal from a TS signal including a TS packet starting with a 47h (hexadecimal number) code using a PLL circuit,
A 47h code detector that detects the 47h code for each TS packet of the TS signal and outputs a 47h code pulse at the timing of the 47h code;
A frequency divider for dividing the 47h code pulse by n (n is an integer of 2 or more);
A phase difference detection circuit for detecting a phase difference Δφ between the phase reference clock from the frequency divider of the PLL circuit and the frequency-divided output pulse from the frequency divider;
The phase difference Δφ detected by the phase difference detection circuit is divided into n phase differences, and when the phase of the 47h code pulse is ahead of the phase reference clock and when the 47h code pulse is shifted from the phase reference clock A phase difference dividing / storing circuit that generates and stores n divided phase differences whose total magnitude is Δφ when the phase is delayed, and
Based on the divided phase difference generated by the phase difference dividing / storing circuit, when the phase of the 47h code pulse is ahead of the phase reference clock, for each phase difference reference clock, the phase reference clock When the 47h code pulse is behind in phase with respect to the phase reference clock, the phase alternative pulse having a phase advanced by the divided phase difference is generated for each phase difference reference clock with respect to the phase reference clock. A phase substitution processing circuit for generating a phase substitution pulse whose phase is delayed by the divided phase difference, and
A signal reproducing apparatus, characterized in that the phase substitution pulse generated by the phase substitution processing circuit and the phase reference clock are supplied to a phase comparator constituting the PLL circuit. ４７ｈ(１６進数)コードで始まるＴＳパケットからなるＴＳ信号から、ＰＬＬ回路を用いて、該ＴＳ信号の正規のクロックを再生する信号再生装置であって、
該ＴＳ信号の該ＴＳパケット毎に該４７ｈコードを検出し、該４７ｈコードのタイミングで４７ｈコードパルスを出力する４７ｈコード検出器と、
該４７ｈコードパルスをｎ分周（ｎは２以上の整数）する分周器と、
該ＰＬＬ回路の分周器からの位相基準クロックと該分周器からの分周出力パルスとの位相差Δφを検出する位相差検出回路と、
該位相差検出回路で検出された位相差Δφをｎ分割し、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときと該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときとでのΔφ／ｎの大きさのｎ個の分割位相差を生成し、記憶保持する位相差分割・記憶回路と、
該位相差分割・記憶回路で生成された該分割位相差をもとに、該４７ｈコードパルスが該位相基準クロックよりも位相が進んでいるときには、該位相基準クロックよりもΔφ／ｎだけ位相が進んだ位相代替パルスを生成し、該４７ｈコードパルスが該位相基準クロックよりも位相が遅れているときには、該位相基準クロックよりもΔφ／ｎだけ位相が遅れた位相代替パルスを生成する位相代替処理回路と
を設け、
該位相代替処理回路で生成された該位相代替パルスと該位相基準クロックとを該ＰＬＬ回路を構成する位相比較器に供給することを特徴とする信号再生装置。 A signal reproduction device for reproducing a regular clock of the TS signal from a TS signal including a TS packet starting with a 47h (hexadecimal number) code using a PLL circuit,
A 47h code detector that detects the 47h code for each TS packet of the TS signal and outputs a 47h code pulse at the timing of the 47h code;
A frequency divider for dividing the 47h code pulse by n (n is an integer of 2 or more);
A phase difference detection circuit for detecting a phase difference Δφ between the phase reference clock from the frequency divider of the PLL circuit and the frequency-divided output pulse from the frequency divider;
The phase difference Δφ detected by the phase difference detection circuit is divided into n, and when the phase of the 47h code pulse is ahead of the phase reference clock and when the phase of the 47h code pulse is delayed from the phase reference clock. A phase difference dividing / storing circuit that generates and stores n divided phase differences having a magnitude of Δφ / n when
Based on the divided phase difference generated by the phase difference dividing / storing circuit, when the phase of the 47h code pulse is ahead of the phase reference clock, the phase is shifted by Δφ / n from the phase reference clock. Phase substitution processing that generates a phase substitution pulse that is advanced and generates a phase substitution pulse that is delayed in phase by Δφ / n from the phase reference clock when the 47h code pulse is behind the phase reference clock. A circuit and
A signal reproducing apparatus, characterized in that the phase substitution pulse generated by the phase substitution processing circuit and the phase reference clock are supplied to a phase comparator constituting the PLL circuit.
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