JP2010062441A - Simulation device and simulation method - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a simulation device capable of carrying out a high-precision circuit analysis in a relatively-short time based on a physical model with a trap level introduced therein. <P>SOLUTION: This simulation device includes an input device 11, a storage device 12, an arithmetic device 16, a control device 15 and an output device 17. A drain current I<SB>ds</SB>is calculated by executing calculation based on first and second ionization trap densities N<SB>tSO</SB>, N<SB>tSL</SB>at a source region end and a drain region end on a gate electrode-side surface of a polycrystalline silicon thin film corresponding to a gate electrode end in a TFT inputted from the input device, first potential ϕ<SB>SO</SB>at the source region end, second potential ϕ<SB>bO</SB>at a source region end on the back side facing the surface with the gate electrode formed thereon, third potential ϕ<SB>SL</SB>at the drain region end on the gate electrode-side surface, and fourth potential ϕ<SB>bL</SB>at the drain region end on the back side. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体デバイスの特性や回路設計に用いるシミュレーション装置、及びシミュレーション方法に関するもので、特に、絶縁基板上の多結晶シリコン薄膜などのシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成した薄膜トランジスタ（ＴＦＴ:Thin Film Transistor）などのように、欠陥準位を含んだシリコン薄膜を用いて形成されるトランジスタのシミュレーション技術に関する。   The present invention relates to a simulation apparatus and simulation method used for semiconductor device characteristics and circuit design, and in particular, a source region and a drain region are formed separately in a silicon thin film such as a polycrystalline silicon thin film on an insulating substrate, These are formed using a silicon thin film including defect levels, such as a thin film transistor (TFT) in which a gate electrode is formed on a channel region between the source and drain regions with a gate insulating film interposed therebetween. The present invention relates to a transistor simulation technique.

半導体デバイスの回路設計の際には、一般に回路解析シミュレータを用いて回路特性の予測が行われている。回路シミュレーションに使用されるソフトウエアツールとして最も多く利用されるのがＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）であり、ＵＣＢ（University of California, Berkeley）によって作られた。このシミュレータに用いられるデバイスモデルは、通称コンパクト（Compact）モデルと言われるもので、比較的短時間で計算結果が得られるように簡略化したモデルが使われている。   In designing a circuit of a semiconductor device, generally, circuit characteristics are predicted using a circuit analysis simulator. The most frequently used software tool used for circuit simulation is SPICE (Simulation Program with Integrated Circuit Emphasis), which was created by UCB (University of California, Berkeley). The device model used for this simulator is a so-called compact model, and a simplified model is used so that a calculation result can be obtained in a relatively short time.

このような事情から、ゲート電圧によりシリコン層の表面の電位を変化させて、その表面電荷密度を制御することでソース、ドレイン領域間のインピーダンスを変える所謂ＭＯＳ（Metal Oxide Semiconductor）トランジスタでは、ゲート電圧が比較的低くドレイン電流が流れ始める弱反転領域（Subthreshold〜Weak Inversion領域）と、ゲート電圧が十分高くなってドレイン電流が大きくなった強反転領域（Strong Inversion領域）とで異なる電圧−電流関係式を用いるのが一般的であった。   For this reason, in a so-called MOS (Metal Oxide Semiconductor) transistor that changes the impedance between the source and drain regions by controlling the surface charge density by changing the surface potential of the silicon layer by the gate voltage, the gate voltage Voltage-current relational expression is different between the weak inversion region (Subthreshold to Weak Inversion region) where the drain current begins to flow relatively low and the strong inversion region (Strong Inversion region) where the gate current is sufficiently high and the drain current is large Was generally used.

このような技術アプローチから導かれたトランジスタモデルとして代表的なものがＢＳＩＭ（Berkeley Short-Channel IGFET Model）と言われる一群のモデルである（非特許文献１参照）。これらのモデルでは拡散電流とドリフト電流の和であるドレイン電流のうち、弱反転領域では拡散電流成分が支配的であるため拡散電流のみを扱い、ドリフト電流が支配的な強反転領域ではドリフト電流のみを扱う。   A typical transistor model derived from such a technical approach is a group of models called BSIM (Berkeley Short-Channel IGFET Model) (see Non-Patent Document 1). In these models, out of the drain current, which is the sum of the diffusion current and drift current, the diffusion current component is dominant in the weak inversion region, so only the diffusion current is handled, and only the drift current is in the strong inversion region where the drift current is dominant. Handle.

即ち、弱反転領域では下式のように拡散電流近似を行い、

That is, in the weak inversion region, the diffusion current approximation is performed as shown in the following formula,

強反転領域では下式のようにドリフト電流近似を行う。

In the strong inversion region, drift current approximation is performed as shown below.

ここで、Ｉ_Ｄはドレイン電流、Ｉ_ｏｎは拡散電流指数関数係数、Ｖ_ＧＳはゲート・ソース間電圧、Ｖ_ｏｎは拡散電流オフセット電圧、ζは拡散電流熱電圧係数、Ｖ_Ｔは熱電圧、μはキャリアの移動度、Ｃ_ｏｘはゲート酸化膜容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖ_ＴＨ０は閾値電圧、Ｖ_ＤＳはドレイン・ソース間電圧、γは基板バイアス効果の係数、Ｖ_ＢＳは基板（バルク）・ソース間電圧、φ_Ｆはフェルミ準位である。 Here, I _D is the drain current, I _on is the diffusion current exponential coefficient, V _GS is the gate-source voltage, V _on is the diffusion current offset voltage, ζ is the diffusion current thermal voltage coefficient, V _T is the thermal voltage, μ Is the carrier mobility, C _ox is the gate oxide film capacity, W is the channel width, L is the channel length, V _TH0 is the threshold voltage, V _DS is the drain-source voltage, γ is the coefficient of the substrate bias effect, and V _BS is The substrate (bulk) -source voltage, φ _F is the Fermi level.

このように動作領域で電流を求める式を変えると式が簡単になるため解析が容易となり、計算時間が短縮できるという利点がある。   In this way, changing the equation for obtaining the current in the operating region has the advantage that the equation becomes simple and analysis becomes easy, and the calculation time can be shortened.

しかしながら、動作領域により電圧−電流関係式を変える所謂ピースワイズ（Piece-wise）モデル（Level 2 Spice model、以下ドリフトモデルと呼ぶ）では、図１６（ａ）に示すように弱反転領域と強反転領域の境界（トランジスタの閾値電圧Ｖ_ＴＨ近傍のハッチングを付けた領域）で電流の微分値が不連続になる。この結果、境界で図１６（ｂ）に示すような大きなエラー（Large error）を生ずる恐れがあり、図１６（ｃ）に示すように定性的な修正カーブ（A qualitatively correct curve）で近似している。 However, in the so-called piece-wise model (Level 2 Spice model, hereinafter referred to as the drift model) in which the voltage-current relational expression is changed depending on the operation region, as shown in FIG. The differential value of the current becomes discontinuous at the boundary of the region (the hatched region near the threshold voltage V _{TH of the} transistor). As a result, there is a possibility that a large error (Large error) as shown in FIG. 16 (b) may occur at the boundary, and it is approximated by a qualitatively correct curve as shown in FIG. 16 (c). Yes.

このため、ピースワイズモデルは、弱反転領域から強反転領域に跨って動作するアナログ回路動作などの解析には不都合があった。また、近年のようにチャネル長が１００ｎｍ程度にまで短チャネル化してくると、ドリフトモデルではモデルの信憑性が低くなるという問題も生じている。   For this reason, the piecewise model is inconvenient for analysis of analog circuit operation that operates from the weak inversion region to the strong inversion region. Further, when the channel length is shortened to about 100 nm as in recent years, there is a problem that the credibility of the model is lowered in the drift model.

そこで、電流の基本式であるドリフト拡散モデル式を動作領域により分離せずに解く試みがなされている。その代表的なものがＨｉＳＩＭ（Hiroshima-Univ. STARC IGFET Model）と呼ばれるモデルである。本モデルは、トランジスタ（ＭＯＳＦＥＴ）の弱反転から強反転までの動作を単一式（拡散―ドリフト式）により表面電位を導いて表面電荷を算出し、電流を求める手法を採用している。非特許文献２には、この手法より得られたＭＯＳＦＥＴの電圧−電流特性が実測値を極めて良く再現できることが記載されている。   Therefore, an attempt has been made to solve the drift diffusion model equation, which is a basic equation of current, without separating it by operation region. A typical example is a model called HiSIM (Hiroshima-Univ. STARC IGFET Model). This model employs a method of obtaining the current by calculating the surface charge by guiding the surface potential of the operation from the weak inversion to the strong inversion of the transistor (MOSFET) by a single equation (diffusion-drift equation). Non-Patent Document 2 describes that the voltage-current characteristics of the MOSFET obtained by this method can reproduce the measured value very well.

ところで、近年はガラス基板などの絶縁基板上にアモルファスシリコン（Amorphous-Si）薄膜を形成した後、レーザ結晶化技術を用いて単結晶シリコンに近い多結晶シリコン薄膜を形成する技術が発達してきた。そして、この絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いてトランジスタを形成し、機能回路を集積化する試みが盛んに行われている。絶縁基板上の多結晶シリコン薄膜やアモルファスシリコン薄膜を用いて回路を形成することより、回路接続点での断線などがなくなって信頼性が高まり、製造コストも削減できるなどの利点がある。   By the way, in recent years, after forming an amorphous silicon (Amorphous-Si) thin film on an insulating substrate such as a glass substrate, a technique for forming a polycrystalline silicon thin film close to single crystal silicon by using a laser crystallization technique has been developed. Many attempts have been made to integrate transistors by forming transistors using a polycrystalline silicon thin film or an amorphous silicon thin film on the insulating substrate. Forming a circuit using a polycrystalline silicon thin film or an amorphous silicon thin film on an insulating substrate has advantages such as disconnection at a circuit connection point and the like, improving reliability, and reducing manufacturing costs.

しかし、現時点では、レーザ結晶化技術を用いても完全な単結晶シリコンを得ることはまだ困難である。多結晶シリコンには、図１７（ａ）に示すように様々な面方位の多数の単結晶シリコン粒（Grain）が混在し、結晶粒界（Grain boundary）にはキャリアを捕獲するトラップ準位（欠陥準位ないしは局在準位）が存在する。また、アモルファスシリコンには多くの局在準位がある。そして、シリコン薄膜とこれに接する酸化膜の界面にはシリコン結晶のダングリングボンドに起因する界面準位が存在する。しかも、ガラス基板上の多結晶シリコンやアモルファスシリコンに形成する酸化膜の形成温度は、５００°Ｃ程度と低いため通常のＭＯＳＦＥＴに比べて界面準位の数は桁違いに多い。   However, at present, it is still difficult to obtain complete single crystal silicon even by using laser crystallization technology. In polycrystalline silicon, as shown in FIG. 17A, a large number of single crystal silicon grains (Grain) of various plane orientations are mixed, and trap levels (Train levels for trapping carriers) are captured at the grain boundaries. A defect level or a localized level). Amorphous silicon has many localized levels. An interface state caused by dangling bonds in the silicon crystal exists at the interface between the silicon thin film and the oxide film in contact therewith. In addition, since the formation temperature of an oxide film formed on polycrystalline silicon or amorphous silicon on a glass substrate is as low as about 500 ° C., the number of interface states is many orders of magnitude higher than that of a normal MOSFET.

本明細書では、このような欠陥準位、局在準位、界面準位を、トラップ準位と総称する。また、トランジスタを形成するシリコン薄膜の、ゲート電極に対向する面を表面、絶縁基板に対向する面を裏面と称する。   In this specification, such defect levels, localized levels, and interface levels are collectively referred to as trap levels. In addition, the surface of the silicon thin film forming the transistor that faces the gate electrode is referred to as the front surface, and the surface that faces the insulating substrate is referred to as the back surface.

このようなトラップ準位があると、デバイス動作の物理機構が複雑となる。そして、現状の多結晶シリコンやアモルファスシリコンを用いた絶縁ゲート形トランジスタの回路解析モデルは、これらの物理機構をモデル化したものではなく、デバイスの物性を単にフィッティングするためのフィッティングパラメータを導入しただけのモデルが多く、モデルの精度が低く必ずしも満足できるものではなかった。   Such a trap level complicates the physical mechanism of device operation. The current circuit analysis model of insulated gate transistors using polycrystalline silicon or amorphous silicon does not model these physical mechanisms, but only introduces fitting parameters for fitting the physical properties of the device. There were many models, and the accuracy of the models was low, so it was not always satisfactory.

その背景には、トラップ準位を含んだ絶縁ゲート形トランジスタの動作モデルが必ずしも物理モデルに基づいたものではなく、実測したデバイス特性を模擬するための単純なフィッティングパラメータを当て嵌めていたという事情がある。   The background is that the operation model of the insulated gate transistor including the trap level is not necessarily based on the physical model, but a simple fitting parameter for simulating the measured device characteristics was applied. is there.

物理モデルに基づかないため、例えばチャネル長が変わった場合などはその都度同じチャネル長を持つデバイスを試作し、そのデバイスパラメータを抽出していた。このような手順を踏むため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やしている。また、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンやアモルファスシリコンを利用した絶縁ゲート形トランジスタではデバイスモデルのパラメータの数が多くなる傾向があり、使い勝手の良いデバイスモデルがなかった。   Since it is not based on a physical model, for example, when the channel length changes, a device having the same channel length is prototyped each time, and the device parameters are extracted. Because of such a procedure, it takes a lot of time to obtain an accurate circuit analysis device model. Insulated gate transistors using polycrystalline silicon or amorphous silicon having a complicated physical mechanism compared to single crystal silicon have a tendency to increase the number of parameters of the device model, and there is no easy-to-use device model.

また、上記のようなトラップ準位を取り込んだ物理モデルに基づいたシミュレーション装置及びシミュレーション方法を開発する試みも近年なされている（例えば特許文献１参照）。このようにトラップ準位を取り込むことでシミュレーションの精度を高めることができる。しかしながら、更なる高精度化が求められており、そのためにトラップ準位のモデル精度を向上することが望まれている。
BSIM 4.0.0 MOSFET Model, User’s Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000) M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans. CAD/ICAS vol.15, pp.1-7 (1966) M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors, "J. Appl. Phys., vol.55, p.3831 (1984) 特開２００８−０２８３２８号公報 In recent years, an attempt has been made to develop a simulation apparatus and a simulation method based on a physical model incorporating the trap level as described above (see, for example, Patent Document 1). In this way, the accuracy of the simulation can be increased by incorporating the trap level. However, there is a demand for further higher accuracy, and for that purpose, it is desired to improve the model accuracy of the trap level.
BSIM 4.0.0 MOSFET Model, User's Manual, Department of Electrical Engineering and Computer Science, University of California, Berkeley, CA (2000) M. Miura-Mattausch et al., "Unified complete MOSFET model for analysis of digital and analog circuit," IEEE Trans.CAD / ICAS vol.15, pp.1-7 (1966) M. Shur and M. Hack, "Physics of amorphous silicon based alloy field-effect transistors," J. Appl. Phys., Vol.55, p.3831 (1984) JP 2008-028328 A

上述したように、絶縁基板上のシリコン薄膜中に形成したＴＦＴや、ＳＯＩ基板に形成したトランジスタなどでは、トラップ準位についての精度の良い物理モデルに基づいた回路モデルがなかった。また、多くのフィッティングパラメータが必要であった。このため、精度の良い回路解析デバイスモデルを得るには多くの時間を費やし、多結晶シリコンやアモルファスシリコン中に形成したトランジスタではデバイスモデルのパラメータ数が多くなって使い勝手も良くない。   As described above, a TFT formed in a silicon thin film on an insulating substrate, a transistor formed on an SOI substrate, or the like has no circuit model based on an accurate physical model for trap levels. In addition, many fitting parameters were required. For this reason, it takes a lot of time to obtain an accurate circuit analysis device model, and a transistor formed in polycrystalline silicon or amorphous silicon increases the number of parameters of the device model and is not convenient.

本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、トラップ準位を正確に模擬する物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法を提供することにある。   The present invention has been made in view of the circumstances as described above, and its purpose is to perform highly accurate circuit analysis in a relatively short time based on a physical model that accurately simulates trap levels. An object of the present invention is to provide a simulation device and a simulation method.

また、比較的少ないフィッティングパラメータで実測のトランジスタ特性を模擬でき、使い勝手を向上できるシミュレーション装置、及びシミュレーション方法を提供することにある。   It is another object of the present invention to provide a simulation apparatus and a simulation method that can simulate actually measured transistor characteristics with relatively few fitting parameters and improve usability.

本発明の一態様に係るシミュレーション装置は、絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１イオン化トラップ密度Ｎ_ｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第２イオン化トラップ密度Ｎ_ｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φ_Ｓ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φ_ｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φ_ＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φ_ｂＬをそれぞれ算出し、これら第１イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉ_ｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度Ｎ_ｔＳ０、及び第２イオン化トラップ密度Ｎ_ｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する。 In a simulation apparatus according to one embodiment of the present invention, a source region and a drain region are separately formed in a silicon thin film over an insulating substrate, and a gate insulating film is interposed between channel regions between the source and drain regions. In a simulation apparatus for simulating device characteristics of a transistor in which an electrode is formed,
An input device for inputting an initial value of a device model formula and device parameters of the transistor;
A storage device for storing the device model formula input from the input device and initial values of device parameters;
The calculation is performed based on the initial values of the device parameters stored in the storage device, and the first ionization trap density N _tS0 at the end of the source region on the surface of the silicon thin film serving as the channel region of the transistor, and the transistor A second ionization trap density N _tSL at the end of the drain region on the surface of the silicon thin film serving as the channel region, and a first potential φ _S0 at the end of the source region on the surface of the silicon thin film serving as the channel region of the transistor, A second potential φ _b0 at the source region side end on the back surface of the silicon thin film serving as the channel region; a third potential φ _SL at the drain region side end on the surface of the silicon thin film serving as the channel region of the transistor; and Silicon acting as channel region A fourth potential phi _bL of the drain region side end portion of the back surface of the film was calculated, these first ionization trap density _{N TS0,} second ionization trap density _{N tSL,} first potential phi _S0, second potential phi _b0, An arithmetic unit that calculates the drain current I _ds by substituting the third potential φ _SL and the fourth potential φ _bL into the device model equation stored in the storage device,
The first ionization trap density N _tS0 and the second ionization trap density N _tSL are respectively the electric field strength at the surface of the source region side end of the silicon thin film serving as the channel region and the drain region of the silicon thin film serving as the channel region. It is calculated as a function of the electric field strength at the surface of the side edge.

そして、前記第２電位φ_ｂ０は、前記第１電位φ_Ｓ０を用いて次の式で表され、

The second potential φ _b0 is expressed by the following equation using the first potential φ _S0 :

前記第４電位φ_ｂＬは、前記第３電位φ_ＳＬを用いて次の式で表される。

The fourth potential φ _bL is expressed by the following equation using the third potential φ _SL .

ここで、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、ｔ_Ｓｉはシリコン薄膜の厚さ、ｑは電気素量、Ｋ_ｔＳ０及びＫ_ｔＳＬは前記デバイスパラメータから算出される係数である。 Here, ε _si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, t _Si is the thickness of the silicon thin film, q is the elementary charge, and K _tS0 and K _tSL are coefficients calculated from the device parameters.

また、前記第１イオン化トラップ密度Ｎ_ｔＳ０及び第２イオン化トラップ密度Ｎ_ｔＳＬは、それぞれチャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部の表面における電界強度の関数として表され、好ましい関数の例としては、前記チャネル領域のソース領域側端部の表面におけるイオン化したトラップ密度Ｎ_ｔＳ０は下式で表され、

The first ionization trap density N _tS0 and the second ionization trap density N _tSL are respectively the electric field strength at the surface of the end portion on the source region side of the channel region and the electric field strength at the surface of the end portion on the drain region side of the channel region. As an example of a preferable function, the ionized trap density N _tS0 at the surface of the end portion on the source region side of the channel region is expressed by the following equation:

前記チャネル領域のドレイン領域側端部表面におけるイオン化したトラップ密度Ｎ_ｔＳＬは下式で表される。

The ionized trap density N _tSL at the drain region side end surface of the channel region is expressed by the following equation.

ここで、Ｅ_Ｓ０、Ｅ_ＳＬはそれぞれチャネル領域のソース領域側端部表面及びドレイン領域端部表面における電界強度、Ｋ_ＥＳ０、Ｋ_ＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇ_Ｃ１はトラップ濃度分布ピーク値、Ｅ_１はトラップ濃度分布傾きである。 Here, E _S0 and E _SL are the electric field strengths at the source region side end surface and the drain region end surface of the channel region, respectively, K _ES0 and K _ESL are coefficients calculated from the device parameters, q is the elementary electric charge, g _C1 is a trap concentration distribution peak value, and E ₁ is a trap concentration distribution slope.

更に、前記ドレイン電流Ｉ_ｄｓは下式で表される。

Further, the drain current _Ids is expressed by the following equation.

ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉ_ｄｄは表面電荷総量、βは熱電圧の逆数、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度である。 Where W is the channel width of the transistor, L is the channel length of the transistor, μ is the carrier mobility, I _dd is the total surface charge, β is the reciprocal of the thermal voltage, C _ox is the gate oxide capacitance, and Vg ′ is the gate A voltage obtained by subtracting a flat band voltage from a source-to-source voltage, q is an elementary charge, ε _si is a dielectric constant of silicon, and N _SUB is a substrate impurity concentration.

本発明の他の一態様に係るシミュレーション方法は、絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度Ｎ_ｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度Ｎ_ｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φ_Ｓ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φ_ｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φ_ＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φ_ｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉ_ｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度Ｎ_ｔＳ０、及び第２イオン化トラップ密度Ｎ_ｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出する。 A simulation method according to another aspect of the present invention is formed by separating a source region and a drain region in a polycrystalline silicon thin film on an insulating substrate, and forming a gate insulating film on a channel region between the source and drain regions. In a simulation method for simulating device characteristics of a transistor having an intervening gate electrode formed,
Inputting a device model formula of the transistor from an input device and storing it in a storage device;
An initial value of a device parameter of the transistor is input from the input device and stored in the storage device;
The first ionization trap density N _tS0 at the source region side end on the surface of the silicon thin film serving as the channel region of the transistor is calculated based on the initial values of the device parameters stored in the storage device, and the transistor channel Calculating a second ionization trap density N _tSL at the drain region side end on the surface of the silicon thin film serving as a region;
Based on the initial value of the device parameter stored in the storage device, the arithmetic unit performs an operation, and the first potential φ _S0 at the end of the source region on the surface of the silicon thin film serving as the channel region of the transistor, the channel region A second potential φ _b0 at the end of the source region on the back surface of the silicon thin film serving as the third potential φ _SL at the end of the drain region on the surface of the silicon thin film serving as the channel region of the transistor, and the channel region Calculating a fourth potential φ _bL at the end of the drain region on the back surface of the working silicon thin film,
The calculated first ionization trap density N _tS0 , second ionization trap density N _tSL , first potential φ _S0 , second potential φ _b0 , third potential φ _SL and fourth potential φ _bL are stored in the storage device. Substituting into the device model equation and performing computations with the computing device to calculate the drain current I _ds ,
The first ionization trap density N _tS0 and the second ionization trap density N _tSL are respectively the electric field strength at the surface of the channel region on the source region side end and the electric field strength at the drain region side end surface of the channel region. Calculate as a function.

また、前記第２電位φ_ｂ０は、前記第１電位φ_Ｓ０を用いて上式で表され、前記第４電位φ_ｂＬは、前記第３電位φ_ＳＬを用いて上式で表される。 The second potential φ _b0 is expressed by the above equation using the first potential φ _S0, and the fourth potential φ _bL is expressed by the above equation using the third potential φ _SL .

更に、前記第１イオン化トラップ密度Ｎ_ｔＳ０は上式で表され、前記第２イオン化トラップ密度Ｎ_ｔＳＬは上式で表される。 Further, the first ionization trap density N _tS0 is represented by the above equation, and the second ionization trap density N _tSL is represented by the above equation.

更にまた、前記ドレイン電流Ｉ_ｄｓは上式で表される。 Furthermore, the drain current _Ids is expressed by the above equation.

上記シミュレーション方法において、前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉ_ｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備しても良い。 In the simulation method, the step of inputting a desired voltage-current characteristic of the transistor from the input device and storing it in the storage device;
Comparing a desired voltage-current characteristic of the transistor with a voltage-current characteristic based on the drain current I _ds obtained by calculation;
The control device controls the input device, the storage device, and the arithmetic device, changes the device parameters until the comparison result of the voltage-current characteristics is equal to or less than an allowable error, performs the arithmetic operation with the arithmetic device, and calculates model parameters. And obtaining a step.

また、前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることができる。 A step of storing in the storage device a program describing an instruction for controlling the control device;
Further comprising inputting device parameters, circuit diagrams and circuit driving conditions from the input device and storing them in the storage device,
Under the control of the control device, according to the program stored in the storage device, based on the model parameters, circuit diagram and circuit driving conditions calculated by the arithmetic device, the arithmetic device calculates and simulates circuit characteristics. it can.

本発明によれば、トラップ準位についての精度の良い物理モデルに基づき、比較的短時間で高精度な回路解析を行うことができるシミュレーション装置、及びシミュレーション方法が提供できる。   ADVANTAGE OF THE INVENTION According to this invention, the simulation apparatus and simulation method which can perform a highly accurate circuit analysis in a comparatively short time based on the accurate physical model about a trap level can be provided.

また、比較的少ないフィッティングパラメータ（キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾き）で絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴやＳＯＩ基板に形成したトランジスタを含む半導体デバイスや回路特性を模擬でき、使い勝手を向上できるシミュレーション装置及びシミュレーション方法を提供できる。   Also formed on a TFT or SOI substrate formed in a polycrystalline silicon thin film on an insulating substrate with relatively few fitting parameters (carrier mobility, flat band voltage, trap concentration giving trap concentration distribution, and trap concentration distribution slope). It is possible to provide a simulation apparatus and a simulation method capable of simulating a semiconductor device including a transistor and circuit characteristics, and improving usability.

以下、本発明の実施形態について図面を参照して説明する。
先ず、本発明の実施形態に係るシミュレーション装置及びシミュレーション方法で用いるデバイスモデルに至る考察課程について説明し、その後このデバイスモデルを用いた種々の実施形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
First, a consideration process leading to a device model used in a simulation apparatus and a simulation method according to an embodiment of the present invention will be described, and then various embodiments using the device model will be described.

本発明の実施形態に係るシミュレーション装置及びシミュレーション方法は、絶縁基板上の半導体薄膜、例えば多結晶シリコン薄膜中に形成したＴＦＴ（以後、単にＴＦＴと称する）、或いはＳＯＩ基板に形成したトランジスタ（ＳＯＩトランジスタと称する）を備えた回路設計のシミュレーションに好適なものである。例えば、多結晶シリコンには、図１７（ａ）を参照して説明したように、様々な面方位の微小な単結晶シリコン粒が多数集まっている。この多結晶シリコンには隣接する単結晶の境界、即ち結晶粒界に結晶欠陥に基づくトラップ準位が多く存在する。このように多結晶シリコンには内部に材料の不均一があるが、回路モデルの作成に当たってはこの不均一を無視して均一な材料として扱っていた。この仮定は、デバイスの寸法に対して結晶粒が十分小さいときには有効と考えられる。   A simulation apparatus and a simulation method according to an embodiment of the present invention include a semiconductor thin film on an insulating substrate, such as a TFT formed in a polycrystalline silicon thin film (hereinafter simply referred to as TFT), or a transistor formed on an SOI substrate (SOI transistor). It is suitable for the simulation of the circuit design provided with. For example, in the polycrystalline silicon, as described with reference to FIG. 17A, a large number of fine single crystal silicon grains having various plane orientations are gathered. This polycrystalline silicon has many trap levels based on crystal defects at the boundary of adjacent single crystals, that is, at the grain boundaries. In this way, polycrystalline silicon has material non-uniformity inside, but in creating a circuit model, this non-uniformity was ignored and treated as a uniform material. This assumption is considered valid when the crystal grains are sufficiently small relative to the device dimensions.

本発明によるシミュレーションの対象となる薄膜半導体デバイスは、Ｎチャネル素子で電子が、Ｐチャネル素子では正孔が電流の支配的な担い手である所謂ユニポーラ素子であると仮定する。また、表面のみに電流が流れると仮定すると、デバイスの電圧−電流特性はゲート下のシリコン薄膜表面の電荷分布により決まる。そして、表面電荷はシリコン薄膜の表面電位によって決まる。これよりトランジスタの電圧−電流特性を求めることは、シリコン薄膜表面の電位分布を求めることに帰着される。   The thin film semiconductor device to be simulated by the present invention is assumed to be a so-called unipolar element in which electrons are dominant in the N-channel element and holes are dominant in the P-channel element. Assuming that current flows only on the surface, the voltage-current characteristics of the device are determined by the charge distribution on the silicon thin film surface under the gate. The surface charge is determined by the surface potential of the silicon thin film. Thus, obtaining the voltage-current characteristics of the transistor results in obtaining the potential distribution on the silicon thin film surface.

本発明で用いるデバイスモデルを導く手法は、上記の表面電位を求めることに基本を置くものである。デバイスの電位分布を与えるのはポアソン方程式である。デバイスは本来３次元構造であるが、チャネル幅方向では電流が一様に流れると仮定すると２次元構造に還元できる。また、電流がチャネル領域の長さに比べて極めて薄い表面層のみに流れると仮定した所謂チャージシートモデルが成り立つとすると１次元構造に還元できる。   The method for deriving the device model used in the present invention is based on obtaining the above surface potential. It is the Poisson equation that gives the potential distribution of the device. The device originally has a three-dimensional structure, but can be reduced to a two-dimensional structure assuming that the current flows uniformly in the channel width direction. In addition, if a so-called charge sheet model is assumed in which it is assumed that the current flows only in the surface layer that is extremely thin compared to the length of the channel region, the one-dimensional structure can be reduced.

本デバイスモデルは、これらの仮定に基づいて１次元のポアソン方程式を解くことが基本となる。以下に本デバイスモデルによりデバイス表面の電荷を求める手順の要点を述べる。   This device model is based on solving a one-dimensional Poisson equation based on these assumptions. The main points of the procedure for obtaining the charge on the device surface using this device model are described below.

図２及び図３（ａ），（ｂ）はそれぞれ、本シミュレーション装置と解法する方程式との関係について説明するための図である。図２はデバイス（トランジスタ）の動作時の模式図であり、図３（ａ），（ｂ）はシミュレーションモデルと解法方程式の関係を示した模式図である。表面電荷は表面電位分布から求まる。この場合、ソース電極からドレイン電極までの電位の変化は緩やかであると仮定する所謂グラヂュアルチャネル（Gradual channel）近似を用いる（図２参照）。この近似を用いることでチャネル領域の電位分布はソース領域端の表面電位φ_Ｓ０とドレイン領域端の表面電位φ_ＳＬの２点の電位から推定できる。そして、ソース領域端とドレイン領域端の表面電位φ_Ｓ０、φ_ＳＬはそれぞれソース領域端とドレイン領域端の深さ方向の１次元ポアソン式及びガウスの法則を解くことで求められる（図３（ａ）参照）。 2 and FIGS. 3A and 3B are diagrams for explaining the relationship between the present simulation apparatus and the equation to be solved. FIG. 2 is a schematic diagram during operation of the device (transistor), and FIGS. 3A and 3B are schematic diagrams showing the relationship between the simulation model and the solution equation. The surface charge is obtained from the surface potential distribution. In this case, a so-called “gradual channel” approximation is used, which assumes that the change in potential from the source electrode to the drain electrode is gradual (see FIG. 2). By using this approximation, the potential distribution in the channel region can be estimated from the potential at two points, the surface potential φ _S0 at the source region end and the surface potential φ _SL at the drain region end. The surface potentials φ _S0 and φ _SL at the source region end and the drain region end are obtained by solving the one-dimensional Poisson equation and Gauss's law in the depth direction of the source region end and the drain region end, respectively (FIG. 3 (a )reference).

一方、シミュレーションモデルの対象としているデバイスは、絶縁基板上の多結晶シリコン薄膜中に形成したＴＦＴ、或いはＳＯＩ基板に形成したトランジスタである。これらのデバイスは、厚さが数十〜数百ｎｍと薄いことが特徴である。シリコン薄膜が薄いために、動作時にデバイス全体が空乏化している完全空乏化（Fully Depleted）、或いは部分空乏化（Partially Depleted）状態となっている。   On the other hand, a device that is a target of the simulation model is a TFT formed in a polycrystalline silicon thin film on an insulating substrate or a transistor formed on an SOI substrate. These devices are characterized by a thin thickness of several tens to several hundreds of nanometers. Since the silicon thin film is thin, it is in a fully depleted state or a partially depleted state where the entire device is depleted during operation.

即ち、シリコン薄膜の裏面の電位は零電位ではなく、ある値を持つ。この裏面電位はシリコン層の厚さ、不純物濃度、ゲート酸化膜の厚さなどのデバイス構造、及びゲート電圧によって決まる。これらにより表面電位と裏面電位は独立ではなく一定の関係を持ち、図３（ｂ）に示すようにゲート電極に誘起される電荷Ｑ_Ｇは、半導体表面に誘起される反転層電荷Ｑ_Ｉ、シリコン薄膜の空乏層電荷Ｑ_Ｂ、及びトラップ準位に捕獲された電荷（トラップ電荷）Ｑ_ｔｒａｐの和で表される（下式参照）。

That is, the potential on the back surface of the silicon thin film is not zero but has a certain value. This back surface potential is determined by the device structure such as the thickness of the silicon layer, the impurity concentration, the thickness of the gate oxide film, and the gate voltage. As a result, the surface potential and the back surface potential are not independent but have a fixed relationship. As shown in FIG. 3B, the charge Q _G induced on the gate electrode is the inversion layer charge Q _I induced on the semiconductor surface, silicon It is represented by the sum of the depletion layer charge Q _{B of the} thin film and the charge trapped in the trap level (trap charge) Q _trap (see the following formula).

また、ゲート電圧Ｖ_ＧＳと半導体表面電位φ_Ｓは下式の電荷平衡条件で関係付けられる。

The gate voltage V _GS and the semiconductor surface potential φ _S are related by the following charge balance condition.

ここで、Ｃ_ｏｘはゲート酸化膜容量、Ｖ_ｆｂはフラットバンド電圧である。 Here, C _ox is a gate oxide film capacitance, and V _fb is a flat band voltage.

上記のような関係式を用いてチャネル領域のソース領域側端部及での表面電位φ_Ｓ０と裏面電位φ_ｂ０、チャネルのドレイン領域側端部での表面電位φ_ＳＬと裏面電位φ_ｂＬが求められる。 Using the above relational expressions, the surface potential φ _S0 and the back surface potential φ _b0 at the end of the channel region on the source region side and the surface potential φ _SL and the back surface potential φ _bL at the end of the channel on the drain region side are obtained. It is done.

以上の手順で求められたソース領域側端部、ドレイン領域側端部での表面電位φ_Ｓ０，φ_ＳＬ、裏面電位φ_ｂ０，φ_ｂＬの４点の電位からドレイン電流Ｉ_ｄｓが求まる。 The drain current I _ds is obtained from the potentials at the four points of the surface potentials φ _S0 and φ _SL and the back surface potentials φ _b0 and φ _bL at the source region side end and the drain region side end obtained by the above procedure.

本発明は、図１７（ａ）に示したような、シリコン薄膜中に存在するトラップ準位を、図１７（ｂ）に示すようにトランジスタが形成されるシリコン薄膜中で平均化しデバイスモデルに組み込むものである。   In the present invention, trap levels existing in a silicon thin film as shown in FIG. 17A are averaged in a silicon thin film in which a transistor is formed as shown in FIG. Is.

即ち、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入する。Ｎチャネル形のデバイスを例に取ると、
ポアソン式は

That is, the trap level effect is introduced into the Poisson equation that is the basic equation of the circuit model. Taking an N-channel type device as an example,
Poisson formula is

である。 It is.

ここで、Ｎ_ＴＤ ^＋、Ｎ_ＴＡ ⁻は、それぞれイオン化したドナー型トラップ密度、イオン化したアクセプタ型トラップ密度、ｘはシリコン薄膜の表面から深さ方向の位置を表す変数である。 Here, N _TD ⁺ and N _TA ⁻ are ionized donor-type trap densities and ionized acceptor-type trap densities, respectively, and x is a variable representing a position in the depth direction from the surface of the silicon thin film.

ポアソン式（１）を解くためには、（Ｎ_ＴＤ ^＋−Ｎ_ＴＡ ⁻）をどのようにモデル化するかが課題となるが、本発明者等は、２次元デバイスシミュレーションを用いた解析の結果から、（Ｎ_ＴＤ ^＋−Ｎ_ＴＡ ⁻）を、ポテンシャルの関数及びｘの関数として、次のように近似して表すことができることを見出した。

To solve the Poisson equation (1) ^{_{is, (N TD + -N TA -}} ) but how to model is an object, the present inventors as a result of analysis using the two-dimensional device simulation From the above, it was found that (N _TD ⁺ −N _TA ⁻ ) can be approximated as follows as a function of potential and a function of x.

図７（ａ）及び図７（ｂ）は、チャネル長０．５μｍの薄膜トランジスタについて、ドレイン・ソース電圧１Ｖ、ゲート・ソース電圧０．４Ｖから５Ｖの範囲で、ポテンシャル及びｘ位置とシリコン薄膜中のイオン化したトラップ密度との関係を、２次元デバイスシミュレーションにより解析した結果を示す。   FIGS. 7A and 7B show the potential and x position of the thin film transistor having a channel length of 0.5 μm in the range of the drain / source voltage of 1 V and the gate / source voltage of 0.4 V to 5 V in the silicon thin film. The result of having analyzed the relationship with the ionized trap density by two-dimensional device simulation is shown.

ここで、φ_Ｓはシリコン薄膜の表面電位、φ_ｂはシリコン薄膜の裏面電位、ｔ_Ｓｉはシリコン薄膜の厚さ、Ｋはデバイスパラメータから算出される係数、Ｎ_ｔＳはシリコン薄膜表面でのイオン化したトラップ密度である。 Here, φ _S is the surface potential of the silicon thin film, φ _b is the back surface potential of the silicon thin film, t _Si is the thickness of the silicon thin film, K is a coefficient calculated from the device parameters, and N _tS is ionized on the surface of the silicon thin film. Trap density.

図７（ａ）及び図７（ｂ）に示された結果は、上記の式（２）、（３）による近似が妥当であることを示している。   The results shown in FIG. 7A and FIG. 7B show that the approximations by the above equations (2) and (3) are valid.

そうすると、シリコン薄膜表面でのイオン化したトラップ密度Ｎ_ｔＳをどのようにモデル化するかが次の課題となる。 Then, how to model the ionized trap density N _tS on the silicon thin film surface becomes the next issue.

多結晶シリコン中の欠陥分布の例としては、図５（ａ）に示すような２つの指数関数の和で表されるＤＯＳ（Density Of State）分布がよく知られており、次式で表すことができる。

As an example of defect distribution in polycrystalline silicon, a DOS (Density Of State) distribution represented by the sum of two exponential functions as shown in FIG. Can do.

図５（ｂ）に示すドナー（Donor）型トラップは正に帯電し、図５（ｃ）に示すアクセプタ（Acceptor）型トラップは負に帯電する。これらドナー型トラップ準位とアクセプタ型トラップ準位の２つの指数関数の和で多結晶シリコン中の欠陥分布を表すことができる。   The donor-type trap shown in FIG. 5B is positively charged, and the acceptor-type trap shown in FIG. 5C is negatively charged. The defect distribution in the polycrystalline silicon can be expressed by the sum of the two exponential functions of the donor-type trap level and the acceptor-type trap level.

しかし、このようなＤＯＳ分布を解析式としてモデル化すると処理時間の増大を招く。そこで２つの指数関数分布を１つの指数関数で表した図６に示したような簡略化モデルにより解析式が得られることが例えば非特許文献３などにより知られている。   However, when such a DOS distribution is modeled as an analytical expression, the processing time increases. Therefore, it is known from Non-Patent Document 3, for example, that an analytical expression can be obtained by a simplified model as shown in FIG. 6 in which two exponential function distributions are represented by one exponential function.

本シミュレーションモデルでは、この簡略化したＤＯＳ分布モデルを利用し、且つトランジスタが形成される基板（シリコン薄膜）のトラップ準位を含めてモデル化している。   In this simulation model, the simplified DOS distribution model is used and the trap level of the substrate (silicon thin film) on which the transistor is formed is modeled.

図４（ａ）に示す簡略化したモデルによるアクセプタ型トラップ準位のＤＯＳ分布について、トラップ準位に捕獲されるキャリア密度は、図４（ｂ）に示すようにトラップ準位密度Ｎ_ＴＡ（Ｅ）と分布関数（フェルミ・デイラック分布）ｆ（Ｅ）の積として求めることができる。 In the DOS distribution of the acceptor type trap level according to the simplified model shown in FIG. 4A, the carrier density trapped in the trap level is as shown in FIG. 4B. The trap level density N _TA (E ) And a distribution function (Fermi-Deirak distribution) f (E).

上記分布関数ｆ（Ｅ）は、次式で示される。

The distribution function f (E) is expressed by the following equation.

ここで、Ｅ_ｆはフェルミエネルギー、Ｖ_Ｔは熱電圧である。 Here, E _f is Fermi energy and V _T is a thermal voltage.

これらの式から、Ｎ_ＴＤ ^＋−Ｎ_ＴＡ ⁻は次の式で表される。

From these formulas, N _TD ⁺ -N _TA ^- is expressed by the following formula.

ここで、Ｅ_Ｖ、Ｅ_Ｃはそれぞれ価電子帯準位の最上位ポテンシャル、伝導帯準位の最下位ポテンシャルであり、Ｅ_Ｆｐ、Ｅ_Ｆｎはそれぞれ、ホールと電子の擬フェルミポテンシャル、ｇ_Ｃ１はトラップ濃度分布ピーク値、Ｅ_１はトラップ濃度分布傾きである。 Here, E _V and E _C are the highest potential of the valence band level and the lowest potential of the conduction band level, respectively, E _Fp and E _Fn are the pseudo-Fermi potentials of holes and electrons, and g _C1 is trap density distribution peak value, E ₁ is the trap density distribution gradient.

シミュレーションモデルにおいては、ホールと電子の擬フェルミポテンシャルを、表面電位、デバイスパラメータなどモデル内で使用される変数を用いて表す必要がある。本発明者等は、２次元デバイスシミュレーションによる解析結果から、シリコン薄膜表面においてＥ_Ｖ−Ｅ_Ｆｐ、Ｅ_Ｆｎ−Ｅ_Ｃが電界強度の関数として表されることを見出した。 In the simulation model, it is necessary to represent the pseudo-Fermi potential of holes and electrons using variables used in the model, such as surface potential and device parameters. The present inventors have from the analysis result by the 2-dimensional device simulation, it was found that _{the E} V _-E Fp in the silicon thin film _{surface, E} Fn -E _C is expressed as a function of field strength.

図８は、チャネル長０．５μｍのシリコン薄膜トランジスタについて、ゲート・ソース電圧を−１Ｖから５Ｖ、ゲート・ドレイン電圧を０．１Ｖから１Ｖの範囲で変化させたときの、ソース領域端表面及びドレイン領域端表面でのＥ_Ｆｎ−Ｅ_Ｃと電界強度の関係について、２次元デバイスシミュレーションで解析した結果である。図８の結果は、シリコン薄膜表面におけるＥ_Ｆｎ−Ｅ_Ｃを電界強度の関数で近似できることを示しており、従ってシリコン層表面のイオン化トラップ密度を、シリコン層表面の電界強度の関数として算出できる。 FIG. 8 shows a source region end surface and a drain region when a gate thin film transistor having a channel length of 0.5 μm is changed in a range of −1V to 5V and a gate / drain voltage in a range of 0.1V to 1V. the relationship between E _Fn -E _C and the electric field strength at the end surface, the result of the analysis by the two-dimensional device simulation. Results of Figure 8, the E _Fn -E _C in the silicon thin film surface shows that can be approximated by a function of electric field strength, therefore the ionization trap density of the silicon layer surface, can be calculated as a function of the field strength of the silicon layer surface.

シリコン薄膜表面の電界強度Ｅ_Ｓは、次の式で表される。

Field strength E _S of the silicon thin film surface is expressed by the following equation.

ここで、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、φ_Ｓはシリコン薄膜表面電位、ｔ_ＯＸはゲート酸化膜厚である。 Here, Vg 'is a voltage obtained by subtracting the flat band voltage from the gate-source voltage, phi _S is a silicon thin film surface potential, t _OX is a gate oxide film thickness.

従って、シリコン薄膜表面におけるＥ_Ｖ−Ｅ_Ｆｐ、Ｅ_Ｆｎ−Ｅ_Ｃがシリコン薄膜表面電位φ_Ｓから求められることになる。 Therefore, _{the E} V _-E Fp in the silicon thin film _{surface, E} Fn -E _C is obtained from a silicon thin film surface potential phi _S.

実際にシリコン薄膜表面におけるＥ_Ｖ−Ｅ_Ｆｐ、Ｅ_Ｆｎ−Ｅ_Ｃを算出するための近似式としては各種考えられるが、ここでは一例として次式を示す。

E _V -E Fp actually in the silicon thin film _surface, considered various as approximate expression for calculating the E _Fn -E _C, but showing the following equation as an example here.

ここで、Ｅ_ｓは、シリコン薄膜表面における電界強度である。 Here, E _s is the electric field strength in the silicon thin film surface.

よって、上式（４）、（６）、（７）によりシリコン薄膜表面におけるイオン化したトラップ密度Ｎ_ｔＳが求められ、ポアソン式（１）を解くことができる。 Therefore, the ionized trap density N _tS on the silicon thin film surface is obtained by the above equations (4), (6), and (7), and the Poisson equation (1) can be solved.

これにより、シリコン薄膜の表面電位と裏面電位の関係をトラップされたキャリアの影響を考慮し求めることができ、チャネルのソース領域側端部での表面電位φ_Ｓ０と裏面電位φ_ｂ０の関係、及びチャネルのドレイン領域側端部での表面電位φ_ＳＬとφ_ｂＬの関係は、それぞれ次の式で表される。

As a result, the relationship between the surface potential and the back surface potential of the silicon thin film can be determined in consideration of the influence of trapped carriers, and the relationship between the surface potential φ _S0 and the back surface potential φ _b0 at the end of the channel on the source region side, relationship between the surface potential phi _SL and phi _bL at the drain region side end portion of the channel, are expressed by the following equation.

ここで、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、ｔ_Ｓｉはシリコン薄膜の厚さ、ｑは電気素量、Ｎ_ｔＳ０はチャネルのソース領域側端部表面におけるイオン化したトラップ電荷密度、Ｎ_ｔＳＬはチャネルのドレイン領域側端部表面におけるイオン化したトラップ電荷密度、Ｋ_ｔＳ０、及びＫ_ｔＳＬは前記デバイスパラメータから算出される係数である。 Here, ε _si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, t _Si is the thickness of the silicon thin film, q is the elementary charge, and N _tS0 is the ionized trap charge density on the surface of the channel at the source region side. , _{N tSL} is ionized trapped charge density at the drain region side end surface of the _{channel, K TS0,} and _{K tSL} is a coefficient calculated from the device parameters.

次に、上式（４）、（６）、（７）を用いて求められるシリコン層表面のイオン化トラップ密度を利用して、本発明のシミュレーションモデルにおいて、表面電位、裏面電位を求める手順について詳しく説明する。   Next, using the ionization trap density on the silicon layer surface obtained using the above equations (4), (6), and (7), the procedure for obtaining the surface potential and the back surface potential in the simulation model of the present invention is described in detail. explain.

（１） ソース領域端での計算（表面電位φ_Ｓ０［Ｖ］、裏面ポテンシャルφ_ｂ０［Ｖ］）
下式（１０）において、表面電位φ_Ｓ０と裏面ポテンシャルφ_ｂ０の関係式として、上式(８）を用いて繰り返し計算を行い、表面電位φ_Ｓ０［Ｖ］を決定する。

(1) Calculation at the edge of the source region (surface potential φ _S0 [V], back surface potential φ _b0 [V])
In the following equation (10), the surface potential φ _S0 [V] is determined by repeatedly calculating using the above equation (8) as a relational expression between the surface potential φ _S0 and the back surface potential φ _b0 .

但し

However,

であり、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_Ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、βは熱電圧の逆数でありｑ／ｋＴ、Ｎ_ｔＳ０はチャネルのソース側領域端表面でのイオン化したトラップ密度、Ｖ_ｇｓはゲート・ソース間電圧、ｎ_ｉは真性キャリア密度、ｔ_ｏｘはゲート酸化膜厚、ε_ｏｘはゲート酸化膜の誘電率である。 _Where C _ox is the gate oxide film capacitance, Vg ′ is the gate-source voltage minus the flat band voltage, q is the elementary charge, ε _Si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, β reciprocal in and _q / kT, n tS0 is ionized trap density at the source side area end surface of the channel, V _gs is the gate-source voltage of the thermal voltage, n _i is the intrinsic carrier density, t _ox is the gate oxide film The thickness, ε _ox is the dielectric constant of the gate oxide film.

次に、求められた表面電位φ_Ｓ０と式（８）により、裏面ポテンシャルφ_ｂ０を決定する。 Next, the back surface potential φ _b0 is determined from the obtained surface potential φ _S0 and the equation (8).

（２）ドレイン領域端での計算（表面電位φ_ＳＬ［Ｖ］、裏面ポテンシャルφ_ｂＬ［Ｖ］）
下式（１１）において、表面電位φ_ＳＬと裏面ポテンシャルφ_ｂＬの関係式として、上式（９）を用いて繰り返し計算を行い、表面電位φ_ＳＬ［Ｖ］、裏面ポテンシャルφ_ｂＬ［Ｖ］を決定する。

(2) Calculation at the edge of the drain region (surface potential φ _SL [V], back surface potential φ _bL [V])
In the following equation (11), as a relational expression of the surface potential phi _SL and back potential phi _bL, repeatedly perform the calculation using the above equation (9), the surface potential φ _SL [V], the back surface potential φ _bL [V] decide.

但し

However,

であり、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_Ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、βは熱電圧の逆数であり、ｑ／ｋＴ、Ｎ_ｔＳＬはチャネルのドレイン側領域端でのイオン化したトラップ密度、Ｖ_ｇｓはゲート・ソース間電圧、ｎ_ｉは真性キャリア密度、ｔ_ｏｘは酸化膜厚、ε_ｏｘはゲート酸化膜の誘電率である。 _Where C _ox is the gate oxide film capacitance, Vg ′ is the gate-source voltage minus the flat band voltage, q is the elementary charge, ε _Si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, β is the inverse of the thermal _voltage, q / kT, _{n tSL} is ionized trap density at the drain side area end of the _{channel, V gs} is the gate-source voltage, _{n i} is the intrinsic carrier _{density, t ox} is the oxide film thickness , Ε _ox is the dielectric constant of the gate oxide film.

次に、求められた表面電位φ_ＳＬと式（９）により、裏面ポテンシャルφ_ｂＬを決定する。 Next, the back surface potential φ _bL is determined based on the obtained surface potential φ _SL and Equation (9).

（３）ドレイン電流式
ドレイン電流をＩ_ｄｓ［Ａ］とすると、（１），（２）節で計算した４つの電位（φ_Ｓ０［Ｖ］，φ_ｂ０［Ｖ］，φ_ＳＬ［Ｖ］，φ_ｂＬ［Ｖ］）を用いて次式のように算出できる。

(3) Drain current equation When the drain current is I _ds [A], the four potentials calculated in the sections (1) and (2) (φ _S0 [V], φ _b0 [V], φ _SL [V], φ _bL [V]) can be calculated as follows:

ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉ_ｄｄは表面電荷総量、βは熱電圧の逆数、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度である。 Where W is the channel width of the transistor, L is the channel length of the transistor, μ is the carrier mobility, I _dd is the total surface charge, β is the reciprocal of the thermal voltage, C _ox is the gate oxide capacitance, and Vg ′ is the gate A voltage obtained by subtracting a flat band voltage from a source-to-source voltage, q is an elementary charge, ε _si is a dielectric constant of silicon, and N _SUB is a substrate impurity concentration.

図９及び図１０はそれぞれ、上述したデバイスモデルによるシリコン薄膜中のＮチャネル型ＴＦＴのフィッティング結果を示している。図９はＶ_ｇ−Ｉ_ｄ特性であり、ゲート電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍ、ドレイン電圧Ｖ_ｄは０．１［Ｖ］と３．１［Ｖ］、キャリアの移動度μは１９０（ｃｍ^２／Ｖｓ）、フラットバンド電圧Ｖ_ｆｂは−１．８［Ｖ］、トラップ濃度分布ピーク値ｇ_Ｃ１は４×１０^１９、トラップ濃度分布傾きＥ_１は０．１３、基板不純物濃度Ｎ_ＳＵＢは１×１０^１６の条件である。 FIG. 9 and FIG. 10 show the fitting results of the N-channel TFT in the silicon thin film by the above-described device model, respectively. Figure 9 is a V _g -I _d characteristics, are shown by comparing the experimental values of the drain current versus gate voltage (○ mark) and the simulation calculated value (solid line). Here, the channel width W of the polycrystalline silicon TFT is 2 μm, the channel length L is 1 μm, the drain voltage V _d is 0.1 [V] and 3.1 [V], and the carrier mobility μ is 190 (cm ² / Vs), the flat band voltage V _fb is −1.8 [V], the trap concentration distribution peak value g _C1 is 4 × 10 ¹⁹ , the trap concentration distribution slope E ₁ is 0.13, and the substrate impurity concentration N _SUB is 1 × 10. ^{There are 16} conditions.

図１０はＶ_ｄ−Ｉ_ｄ特性であり、ドレイン電圧に対するドレイン電流を実験値（○印）とシミュレーションで求めた値（実線）とを対比させて示している。ここで、多結晶シリコンＴＦＴのチャネル幅Ｗは２μｍ、チャネル長Ｌは１μｍであり、ゲート電圧Ｖ_ｇを１［Ｖ］、２［Ｖ］、３［Ｖ］、４［Ｖ］、５［Ｖ］の条件で変化させている。 Figure 10 is a V _d -I _d characteristics, are shown by comparing the experimental values of the drain current for a drain voltage (○ mark) and the simulation calculated value (solid line). Here, the channel width W of the polycrystalline silicon TFT is 2 μm, the channel length L is 1 μm, and the gate voltage _Vg is 1 [V], 2 [V], 3 [V], 4 [V], 5 [V]. ] Under the condition of].

図９の伝達特性を見ると、弱反転領域から強反転領域まで実測結果をよく模擬できていることが分かる。また、図１０の出力特性の結果も実測値と計算値（シミュレーション値）がほぼ一致していることが分かる。フィッティングの際に調整したデバイスパラメータはキャリアの移動度μ、フラットバンド電圧Ｖ_ｆｂ、トラップ分布に係わるパラメータｇ_Ｃ１（トラップ濃度分布を与えるピーク濃度）、トラップ濃度分布傾きＥ_１の合計４個のみであり、従来モデルが数十個程度あるのに比べて格段に少ない。この他のデバイス構造に係わるチャネル幅Ｗ、チャネル長Ｌ、基板不純物濃度Ｎ_ＳＵＢには既知の値を用いる。 From the transfer characteristics shown in FIG. 9, it can be seen that the actual measurement results are well simulated from the weak inversion region to the strong inversion region. In addition, it can be seen that the result of the output characteristic in FIG. 10 is almost the same as the actually measured value and the calculated value (simulated value). The device parameters adjusted at the time of fitting are only four in total: carrier mobility μ, flat band voltage V _fb , trap distribution parameter g _C1 (peak concentration giving trap concentration distribution), and trap concentration distribution slope E _1. Yes, it is much less than the dozens of conventional models. Known values are used for the channel width W, the channel length L, and the substrate impurity concentration N _SUB related to other device structures.

図１１（ａ），（ｂ）はそれぞれ、Ｎチャネル型ＴＦＴの欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示している。この図１１（ａ），（ｂ）は基板不純物濃度を１×１０^１６（ｃｍ^−３）と３×１０^１６（ｃｍ^−３）の２水準に、ピーク濃度ｇ_Ｃ１を０，１×１０^１８（ｃｍ^−３），２×１０^１８（ｃｍ^−３）の３水準に変化させた場合を示している。基板不純物濃度Ｎ_ＳＵＢは、３×１０^１６（ｃｍ^−３）と１×１０^１６（ｃｍ^−３）である。 FIGS. 11A and 11B respectively show the relationship between the gate voltage and the surface potential at the source region edge when the defect concentration distribution of the N-channel TFT is changed. In FIGS. 11A and 11B, the substrate impurity concentration is set to two levels of 1 × 10 ¹⁶ (cm ⁻³ ) and 3 × 10 ¹⁶ (cm ⁻³ ), and the peak concentration g _{C1 is set} to 0, 1 × 10 ^18. The case where it is changed to three levels of (cm ⁻³ ) and 2 × 10 ¹⁸ (cm ⁻³ ) is shown. The substrate impurity concentration N _SUB is 3 × 10 ¹⁶ (cm ⁻³ ) and 1 × 10 ¹⁶ (cm ⁻³ ).

ピーク濃度ｇ_Ｃ１の値が大きくなるほどゲート電圧の増加による表面電位の立ち上がりが緩やかになって行くことが分かる。また、基板不純物濃度Ｎ_ＳＵＢが大きな３×１０^１６（ｃｍ^−３）の方が１×１０^１６（ｃｍ^−３）の場合に比べて同じゲート電圧に対する表面電位は小さい。これは基板不純物濃度が大きいほど半導体表面に反転層が形成される電圧が高くなることに対応している。 It can be seen that as the value of the peak concentration g _C1 increases, the rise of the surface potential due to the increase of the gate voltage becomes gentler. In addition, the surface potential with respect to the same gate voltage is smaller in the case of 3 × 10 ¹⁶ (cm ⁻³ ) having a larger substrate impurity concentration N _SUB than in the case of 1 × 10 ¹⁶ (cm ⁻³ ). This corresponds to the fact that the higher the substrate impurity concentration, the higher the voltage at which the inversion layer is formed on the semiconductor surface.

このように、本シミュレーションモデルは、トランジスタの直流特性を弱反転領域から強反転領域まで高い精度で表すことができ、特に多結晶シリコン（Polysilicon）ＴＦＴに固有な結晶欠陥に起因する弱反転領域での電圧−電流特性を正確に模擬することができる。また、本デバイスモデルは物理モデルに基づくため、チャネル幅やチャネル長が変わった場合でも利用でき、汎用性が高い設計用ツールとして使用できる。更に、上記デバイスモデルは、実デバイスの特性とのフィッティングに用いられるパラメータの数が従来モデルに比べて少ないため、短時間でのデバイスパラメータ抽出が可能となる。   As described above, this simulation model can express the DC characteristics of the transistor from the weak inversion region to the strong inversion region with high accuracy, particularly in the weak inversion region due to the crystal defects inherent in the polysilicon TFT. The voltage-current characteristics can be accurately simulated. In addition, since this device model is based on a physical model, it can be used even when the channel width or channel length changes, and can be used as a highly versatile design tool. Furthermore, since the device model has fewer parameters used for fitting with the characteristics of the actual device than the conventional model, the device parameter can be extracted in a short time.

以下、上記デバイスモデルを用いたシミュレーション装置、シミュレーション方法、及び半導体装置の製造方法について第１乃至第４の実施形態により詳しく説明する。   Hereinafter, a simulation apparatus, a simulation method, and a semiconductor device manufacturing method using the device model will be described in detail with reference to the first to fourth embodiments.

［第１の実施形態］
次に、ＴＦＴやＳＯＩトランジスタのデバイス特性をシミュレートするシミュレーション装置の実施形態を図１を参照して説明する。このシミュレーション装置１は、シミュレーション専用に構成しても良いが、例えばコンピュータの各装置を対応させて実現することもでき、本実施形態ではパーソナルコンピュータを用いる場合を例にとって説明する。 [First Embodiment]
Next, an embodiment of a simulation apparatus for simulating device characteristics of TFTs and SOI transistors will be described with reference to FIG. The simulation apparatus 1 may be configured exclusively for simulation, but may be realized by, for example, corresponding to each apparatus of a computer. In this embodiment, a case where a personal computer is used will be described as an example.

シミュレーション装置１は、入力装置１１、記憶装置（メモリ）１２、中央処理装置１４及び出力装置１７を備えており、これらの装置をバスライン１３などの信号伝送路で共通接続している。   The simulation device 1 includes an input device 11, a storage device (memory) 12, a central processing device 14, and an output device 17, and these devices are commonly connected via a signal transmission line such as a bus line 13.

入力装置１１は、例えばキーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置からなるものである。   The input device 11 includes, for example, a keyboard, an operation panel, a voice input device, or various data reading devices.

記憶装置１２は、例えば半導体メモリやハードディスクなどからなり、第１、第２、第３ファイル１２１〜１２４を記憶している。第１ファイル１２１には、上述したデバイスモデル式、デバイスパラメータの初期値、実測Ｖ−Ｉ特性などのデータが記録されている。第２ファイル１２２には、ＴＦＴやＳＯＩトランジスタなどのデバイスのチャネル表面、裏面におけるモデル変数（第1イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬ）などのデータが記録されている。 The storage device 12 includes, for example, a semiconductor memory or a hard disk, and stores the first, second, and third files 121 to 124. In the first file 121, data such as the above-described device model formula, initial values of device parameters, and measured VI characteristics are recorded. The second file 122 includes model variables (first ionization trap density N _tS0 , second ionization trap density N _tSL , first potential φ _S0 , and second potential φ _b0 on the channel _front and back surfaces of devices such as TFTs and SOI transistors. , The third potential φ _SL and the fourth potential φ _bL ) are recorded.

第３のファイル１２３には、ＴＦＴやＳＯＩトランジスタなどのデバイスのドレイン電圧Ｖ_ｄ−ドレイン電流Ｉ_ｄ特性のデータが記録されている。第４のファイル１２４には、多種のＴＦＴやＳＯＩトランジスタなどデバイスのゲート電圧Ｖ_ｇ−ドレイン電流Ｉ_ｄ特性のデータが記録されている。 In the third file 123, data on the drain voltage V _d -drain current I _d characteristics of devices such as TFTs and SOI transistors is recorded. In the fourth file 124, data of gate voltage V _g -drain current I _d characteristics of devices such as various TFTs and SOI transistors is recorded.

中央処理装置（ＣＰＵ）１４は、制御装置１５及び演算装置１６などを備え、これらが相互に接続されて構成されている。   The central processing unit (CPU) 14 includes a control device 15 and an arithmetic device 16, which are connected to each other.

出力装置１７は、モニタ、プリンタ及び記録装置などにより構成される。   The output device 17 includes a monitor, a printer, a recording device, and the like.

次に、上記図１に示したシミュレーション装置におけるデバイスパラメータの抽出方法を説明する。   Next, a device parameter extraction method in the simulation apparatus shown in FIG. 1 will be described.

キーボードや種々のデータ読み取り装置などの入力装置１１から、例えばデバイスモデル式、デバイスパラメータの初期値及び実測したデバイスの特性、例えばＶ−Ｉ特性のデータを入力し、中央処理装置１４の制御によりバスライン１３を介して記憶装置１２、例えばパーソナルコンピュータ内の半導体メモリやハードディスクに記憶する。   For example, device model formulas, initial values of device parameters, and measured device characteristics such as VI data are input from an input device 11 such as a keyboard and various data readers, and the bus is controlled by the central processing unit 14. The data is stored in the storage device 12, for example, a semiconductor memory or a hard disk in a personal computer via the line 13.

これら入力されたデータ群は、中央処理装置１４によりＶ−Ｉ特性を計算するためにバスライン１３を介して中央処理装置１４中の制御装置１５と演算装置１６へ送られる。   These input data groups are sent to the control unit 15 and the arithmetic unit 16 in the central processing unit 14 via the bus line 13 in order to calculate the VI characteristic by the central processing unit 14.

そして、中央処理装置１４中の制御装置１５は、ドレイン電圧、ゲート電圧を変化させたときのソース領域、ドレイン領域端の表面のイオン化トラップ密度（第1イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ）、表面電位、裏面電位（第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬ）などを演算装置１６を制御して計算させる。その後、中央処理装置１４は、得られた計算結果を第２ファイル１２２のテーブル（表面電位、裏面電位テーブル）に保存制御する。 Then, the control device 15 in the central processing unit 14 has an ionization trap density (first ionization trap density N _tS0 , second ionization trap density) on the surface of the source region and drain region end when the drain voltage and gate voltage are changed. N _tSL ), _front surface potential, back surface potential (first potential φ _S0 , second potential φ _b0 , third potential φ _SL and fourth potential φ _bL ) are controlled by the arithmetic unit 16 to be calculated. Thereafter, the central processing unit 14 stores and controls the obtained calculation result in a table (front surface potential, back surface potential table) of the second file 122.

次に、中央処理装置１４は、第２のファイル１２２に記録されたテーブルを読み出し、第１ファイル１２１からデバイスモデル式を読み出して演算装置１６により演算し、出力特性のＶ_ｄ−Ｉ_ｄ特性、並びに伝達特性のＶ_ｇ−Ｉ_ｄ特性を求め出力する。中央処理装置１４は、得られた結果を入力データに関連付けて第３、第４のファイル１２３，１２４のテーブルに保存制御する。 Next, the central processing unit 14 reads a table recorded in the second file 122, the first file 121 reads the device model equation is calculated by the arithmetic unit 16, _V d -I _d characteristics of the output characteristics, as well as obtain and output, _V g -I _d characteristics of the transfer characteristic. The central processing unit 14 associates the obtained result with the input data and controls to store it in the tables of the third and fourth files 123 and 124.

中央処理装置１４は、最後に、得られたＶ−Ｉ特性をモニタやプリンタなどの出力装置１７に出力制御する。また、中央処理装置１４は、抽出されたデバイスパラメータを出力装置１７から導出する制御をする。この際、中央処理装置１４は、必要に応じて実測したＶ−Ｉ特性と共に同一表示面内にシミュレーション結果を対比させ、モニタに図９に示したようなグラフをカラー表示させる制御をすることもできる。   Finally, the central processing unit 14 controls the output of the obtained VI characteristic to an output device 17 such as a monitor or a printer. Further, the central processing unit 14 performs control for deriving the extracted device parameters from the output unit 17. At this time, the central processing unit 14 may control the simulation results on the same display surface together with the measured VI characteristics as necessary, and display the graph as shown in FIG. 9 in color on the monitor. it can.

このようなデバイスパラメータの抽出方法を用いるシミュレーション装置によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。   According to a simulation apparatus that uses such a device parameter extraction method, a device model equation that introduces the trap level effect into the Poisson equation that is the basic equation of the circuit model is used to create a physical model that incorporates the trap level. Since the simulation is performed on the basis of the simulation, highly accurate circuit analysis can be performed.

しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。   Moreover, since the simulation based on the physical model is performed, device parameters can be easily extracted even when the channel length is changed, for example, and an accurate circuit analysis device model can be obtained in a short time.

更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、欠陥濃度分布を与えるピーク濃度、及びアクセプタ形欠陥濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。   Furthermore, even for transistors using polycrystalline silicon having a complicated physical mechanism compared to single crystal silicon, carrier mobility, flat band voltage, peak concentration giving defect concentration distribution, and acceptor type defect concentration distribution slope Since the measured transistor characteristics can be simulated with these four fitting parameters, the usability can be improved.

なお、上記第１の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明した。しかし、上記Ｖ−Ｉ特性は、半導体メモリやハードディスクなどの記憶装置１２に予め所望の目標値を記憶させておいても良く、予め複数の目標値を記憶させておき、これらの特性の中から上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で所望の目標値を選択しても良い。   In the first embodiment, the case where the measured VI characteristic is input from the input device 11 has been described as an example. However, the V-I characteristic may be stored in advance in a desired target value in the storage device 12 such as a semiconductor memory or a hard disk, and a plurality of target values are stored in advance. A desired target value may be selected by the central processing unit 14 based on the initial value of the device parameter input from the input device 11.

［第２の実施形態］
図１２は、本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャートである。この図１２では、デバイスパラメータの抽出に着目して手順を示しており、図１に示したような構成のシミュレーション装置の動作を例にとっている。 [Second Embodiment]
FIG. 12 is a flowchart for explaining a simulation method according to the second embodiment of the present invention. In FIG. 12, the procedure is shown paying attention to the extraction of the device parameters, and the operation of the simulation apparatus configured as shown in FIG. 1 is taken as an example.

先ず、入力装置１１から入力データとしてデバイスモデル式、デバイスパラメータの初期値、実測したＶ−Ｉ特性を入力し、バスライン１３を介して記憶装置１２に記憶する（ＳＴＥＰ１）。上記デバイスパラメータの初期値には、デバイス構造によって決まっているチャネル幅Ｗ、チャネル長Ｌ、酸化膜厚ｔ_ｏｘ及びシリコン薄膜厚ｔ_ｓｉと、実測したＶ−Ｉ特性のフィッティングパラメータであるキャリアの移動度μや、トラップ濃度パラメータ（トラップ濃度分布を与えるピーク濃度）ｇ_Ｃ１などがある。また、実測したＶ−Ｉ特性は、Ｖ_ｇ−Ｉ_ｄ特性とＶ_ｄ−Ｉ_ｄ特性である。これらのデータは、例えば半導体メモリやハードディスクなどからなる記憶装置１２に第１、第２、第３ファイルとして記憶する。 First, a device model formula, initial values of device parameters, and actually measured VI characteristics are input as input data from the input device 11 and stored in the storage device 12 via the bus line 13 (STEP 1). The initial values of the device parameters include a channel width W, a channel length L, an oxide film thickness t _ox and a silicon thin film thickness t _si determined by the device structure, and carrier movement which is a fitting parameter of measured VI characteristics. Degree μ and trap concentration parameter (peak concentration giving trap concentration distribution) g _C1 . Further, the actually measured V-I characteristic _is V g -I _d characteristics and _V d -I _d characteristics. These data are stored as the first, second, and third files in the storage device 12 including, for example, a semiconductor memory or a hard disk.

次に、入力装置１１からデバイス（トランジスタ）の各電極（ソース、ドレイン、ゲート）に与える電圧Ｖ_ｄ，Ｖ_ｇを入力して電圧条件を設定する（ＳＴＥＰ２）。この電圧条件も記憶装置１２に記憶する。 Next, the voltage conditions are set by inputting the voltages V _d and V _g applied to the respective electrodes (source, drain, gate) of the device (transistor) from the input device 11 (STEP 2). This voltage condition is also stored in the storage device 12.

この電圧条件のもとで、中央処理装置１４中の演算装置１６によりトランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化トラップ密度（第１イオン化トラップ密度Ｎ_ｔＳ０）、及びトランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化トラップ密度（第２イオン化トラップ密度Ｎ_ｔＳＬ）を算出し（ＳＴＥＰ３）、引き続きソース領域端、ドレイン領域端の表面電位と裏面電位（第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬ）を算出する（ＳＴＥＰ４）。 Under this voltage condition, the ionization trap density (first ionization trap density N _tS0 ) at the source region side end on the surface of the silicon thin film serving as the channel region of the transistor by the arithmetic unit 16 in the central processing unit 14, and the transistor The ionization trap density (second ionization trap density N _tSL ) at the drain region side end portion on the surface of the silicon thin film functioning as the channel region is calculated (STEP 3), and then the surface potential and the back surface potential at the source region end and the drain region end ( First potential φ _S0 , second potential φ _b0 , third potential φ _SL and fourth potential φ _bL ) are calculated (STEP 4).

これら第１イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬを用い、前述したデバイスモデル式に従って演算装置１６で演算し、ドレイン電流Ｉ_ｄｓを求める（ＳＴＥＰ５）。 Using the first ionization trap density N _tS0 , the second ionization trap density N _tSL , the first potential φ _S0 , the second potential φ _b0 , the third potential φ _SL and the fourth potential φ _bL , the calculation is performed according to the device model equation described above. The drain current _Ids is calculated by the operation of the device 16 (STEP 5).

次に、トランジスタに与える電圧条件をΔＶだけ変更し、Ｖ＝Ｖ＋ΔＶにした場合について同様な手順でドレイン電流Ｉ_ｄｓを求める（ＳＴＥＰ６）。 Next, the drain current I _ds is obtained in the same procedure when the voltage condition applied to the transistor is changed by ΔV and V = V + ΔV (STEP 6).

このようにして、目標電圧範囲（Ｖ＝Ｖ_ｍａｘ）のＶ−Ｉ特性が得られるまで計算を繰り返す（ＳＴＥＰ７）。 In this way, the calculation is repeated until the VI characteristic of the target voltage range (V = V _max ) is obtained (STEP 7).

続いて、本シミュレーションにより得られたＶ−Ｉ特性を、実測したＶ−Ｉ特性と比較する（ＳＴＥＰ８）。   Subsequently, the VI characteristic obtained by this simulation is compared with the actually measured VI characteristic (STEP 8).

この比較で実測値とシミュレーション値の誤差が目標範囲に入っているか否かを判定し、目標誤差を上回った場合にはキャリアの移動度μ、フラットバンド電圧Ｖ_ｆｂ、トラップ分布パラメータ（トラップ濃度ピーク値）ｇ_Ｃ１、及びトラップ濃度分布傾きＥ_１などのパラメータを変更して再度、電圧−電流特性を求める（ＳＴＥＰ９）。 In this comparison, it is determined whether or not the error between the actual measurement value and the simulation value is within the target range. If the error exceeds the target error, the carrier mobility μ, the flat band voltage V _fb , the trap distribution parameter (trap concentration peak) Value) Parameters such as g _C1 and trap concentration distribution slope E ₁ are changed, and voltage-current characteristics are obtained again (STEP 9).

この手順を誤差が目標範囲に入るまで繰り返す。   This procedure is repeated until the error falls within the target range.

そして、目標範囲に入ったとき、そのとき使用したデバイスパラメータが抽出するパラメータとなり、このパラメータμ_１，Ｖ_ｆｂ１，ｇ_Ｃ１，Ｅ_１，…を出力する（ＳＴＥＰ１０）。 Then, when the target range is entered, the device parameters used at that time become parameters to be extracted, and the parameters μ ₁ , V _fb1 , g _C1 , E ₁ ,... _Are output (STEP 10).

このようなデバイスパラメータの抽出方法を用いるシミュレーション方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。   According to the simulation method using such a device parameter extraction method, a device model formula that introduces the trap level effect into the Poisson formula, which is a basic formula of the circuit model, is used to create a physical model incorporating the trap level. Since the simulation is performed on the basis of the simulation, highly accurate circuit analysis can be performed.

しかも、物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。   Moreover, since the simulation based on the physical model is performed, device parameters can be easily extracted even when the channel length is changed, for example, and an accurate circuit analysis device model can be obtained in a short time.

更に、単結晶シリコンに比べて複雑な物理機構を持つ多結晶シリコンを利用したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。   Further, even in a transistor using polycrystalline silicon having a complicated physical mechanism as compared with single crystal silicon, carrier mobility, flat band voltage, peak concentration giving a trap concentration distribution, and trap concentration distribution gradient 4 are obtained. Since the measured transistor characteristics can be simulated with two fitting parameters, the usability can be improved.

なお、本第２の実施形態では、入力装置１１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、上記第１の実施形態と同様に記憶装置１２に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置１１から入力したデバイスパラメータの初期値に基づいて中央処理装置１４で選択しても良い。   In the second embodiment, the case where the actually measured VI characteristic is input from the input device 11 has been described as an example. However, as in the first embodiment, a plurality of pieces of information stored in the storage device 12 in advance are stored. From the V-I characteristics, the central processing unit 14 may make a selection based on the initial value of the device parameter input from the input device 11.

［第３の実施形態］
図１３は、本発明の第３の実施形態について説明するためのもので、上述したシミュレーション装置及びシミュレーション方法を回路解析シミュレータに適用する場合の概略構成を模式的に示している。 [Third Embodiment]
FIG. 13 is a diagram for explaining a third embodiment of the present invention, and schematically shows a schematic configuration when the above-described simulation apparatus and simulation method are applied to a circuit analysis simulator.

回路解析シミュレータ３１は、例えばコンピュータの各装置を対応させて実現しており、ここではパーソナルコンピュータを用いた例について説明する。即ち、図１に示した装置と同様に、回路解析シミュレータ３１は入力装置１１、記憶装置（メモリ）１２、中央処理装置１４（制御装置１５、演算装置１６）及び出力装置１７などを備え、これらの装置をバスライン１３で共通接続した構成になっている。   The circuit analysis simulator 31 is realized by, for example, corresponding each device of a computer, and here, an example using a personal computer will be described. That is, similar to the apparatus shown in FIG. 1, the circuit analysis simulator 31 includes an input device 11, a storage device (memory) 12, a central processing unit 14 (a control device 15, an arithmetic device 16), an output device 17, and the like. Are commonly connected by a bus line 13.

上記入力装置１１から、トランジスタのデバイスモデル式とデバイスパラメータの初期値に加えて、デバイスパラメータ、回路図及び回路駆動条件を入力する。上記記憶装置１２には、上記入力装置１１から入力したデバイスモデル式とデバイスパラメータの初期値、トランジスタの所望するＶ−Ｉ特性に加えて、制御装置１５を制御するための命令を記述したプログラムも予め記憶する。   In addition to the device device model formula and the initial values of the device parameters, the device parameters, the circuit diagram, and the circuit driving conditions are input from the input device 11. The storage device 12 also includes a program describing commands for controlling the control device 15 in addition to the device model formula and device parameter initial values input from the input device 11 and the desired VI characteristics of the transistor. Store in advance.

上記記憶装置１２に記憶したプログラムに従って制御装置１５で上記演算装置１６を制御し、上記入力装置１３から入力したデバイスパラメータ、回路図及び回路駆動条件に基づいて演算を行う。上記出力装置１７は、上記演算装置１６で演算した結果をモニタやプリンタなどから出力する。   The control device 15 controls the arithmetic device 16 in accordance with the program stored in the storage device 12, and performs arithmetic operations based on the device parameters, circuit diagrams, and circuit driving conditions input from the input device 13. The output device 17 outputs the result calculated by the arithmetic device 16 from a monitor or a printer.

上記のような構成の回路解析シミュレータ３１には、回路解析用デバイスモデル３２の他に回路図３３をネットリスト又は図形の形で入力する。上記デバイスモデル３２には、第２，第３の実施形態で説明したようにして抽出されたデバイスパラメータ３４を入力し、デバイスモデルを回路解析シミュレータ３１に入力するようになっている。   In addition to the circuit analysis device model 32, the circuit diagram 33 is input to the circuit analysis simulator 31 having the above-described configuration in the form of a net list or a figure. The device model 32 is input with the device parameters 34 extracted as described in the second and third embodiments, and the device model is input to the circuit analysis simulator 31.

この他に、回路解析シミュレータ３１には、回路の駆動条件３５を決めるデータが必要である。これらの入力条件を与えた後、所定の回路シミュレーションを行い、回路動作波形３６を得る。この回路動作波形３６は、目的によりグラフィック出力や時間対電流或いは電圧の出力データの形で与える。   In addition, the circuit analysis simulator 31 requires data for determining the circuit drive condition 35. After giving these input conditions, a predetermined circuit simulation is performed to obtain a circuit operation waveform 36. This circuit operation waveform 36 is given in the form of graphic output or time-current or voltage output data depending on the purpose.

上記のような構成並びに方法によれば、回路モデルの基本式となるポアソン式にトラップ準位の効果を導入したデバイスモデル式を用いて、トラップ準位を取り込んだ物理モデルに基づきシミュレーションを行うので、高精度な回路解析を行うことができる。   According to the configuration and method as described above, the simulation is performed based on the physical model incorporating the trap level using the device model formula in which the trap level effect is introduced into the Poisson formula that is the basic formula of the circuit model. Highly accurate circuit analysis can be performed.

しかも、トランジスタの物理モデルに基づいたシミュレーションを行うので、例えばチャネル長が変わった場合などにも容易にデバイスパラメータを抽出でき、精度の良い回路解析デバイスモデルを短時間で得られる。   Moreover, since the simulation is performed based on the physical model of the transistor, device parameters can be easily extracted even when the channel length is changed, for example, and an accurate circuit analysis device model can be obtained in a short time.

更に、単結晶シリコンに比べて複雑な物理機構を持つシリコン薄膜中にソース、ドレイン領域を形成したトランジスタであっても、キャリアの移動度、フラットバンド電圧、トラップ濃度分布を与えるピーク濃度、及びトラップ濃度分布傾きの４つのフィッティングパラメータで実測のトランジスタ特性を模擬できるので使い勝手を向上できる。   Furthermore, even in a transistor in which source and drain regions are formed in a silicon thin film having a complicated physical mechanism compared to single crystal silicon, carrier mobility, flat band voltage, peak concentration that gives trap concentration distribution, and trapping Usability can be improved because the measured transistor characteristics can be simulated with the four fitting parameters of the concentration distribution gradient.

［第４の実施形態］
図１４及び図１５（ａ），（ｂ）はそれぞれ、本発明の第４の実施形態について説明するためのもので、図１４は上述した回路解析シミュレータを回路設計に適用する場合の概略的な手順を示すフローチャート、図１５（ａ），（ｂ）は概略構成を示すブロック図及び出力波形図である。図１４では、画素表示パネルの設計からパネル製作までの流れを例にとって示している。この例では、駆動回路を設計する段階で図１５（ａ）に示すようなシミュレーション装置を用いて回路性能予測を行う。 [Fourth Embodiment]
FIGS. 14 and 15 (a) and 15 (b) are diagrams for explaining a fourth embodiment of the present invention. FIG. 14 is a schematic diagram when the circuit analysis simulator described above is applied to circuit design. FIG. 15A and FIG. 15B are a block diagram and an output waveform diagram showing a schematic configuration. FIG. 14 shows an example of the flow from design of a pixel display panel to panel manufacture. In this example, circuit performance prediction is performed using a simulation apparatus as shown in FIG. 15A at the stage of designing a drive circuit.

駆動回路を、ガラス基板上に形成した多結晶シリコン又はアモルファスシリコン上に形成するシステムオンガラス或いはシステムオンパネルの技術においては、ガラス基板上に形成したシリコン薄膜にはトラップ準位の存在が避けられない。このため、トラップ準位を考慮したシミュレーションモデルによる回路性能予測が重要となる。レーザ結晶化技術の進展と共に、駆動回路のみならず入力シリアル信号をパラレル信号に変換し、更に画像アナログ信号へと変換する各種変換回路も取り込んで入力信号から画像表示までの全ての回路を基板上のシリコン薄膜上に内蔵することが最終的な目標である。   In the system-on-glass or system-on-panel technology in which the drive circuit is formed on polycrystalline silicon or amorphous silicon formed on a glass substrate, the presence of trap levels is avoided in the silicon thin film formed on the glass substrate. Absent. For this reason, it is important to predict circuit performance using a simulation model that considers trap levels. With the progress of laser crystallization technology, not only the drive circuit but also various conversion circuits that convert input serial signals into parallel signals and further convert them into analog image signals are incorporated on the board. The ultimate goal is to build it on a silicon thin film.

先ず、製造する半導体装置であるパネルの目標性能を決め（ＳＴＥＰ１）、この目標性能を実現するためのパネル全体の概略設計を行う（ＳＴＥＰ２）。パネル全体の概略設計が終わると、パネルの個々の要素設計を行う（ＳＴＥＰ３）。要素設計にはパネル内のレイアウト設計（ＳＴＥＰ３−１）、画素設計（ＳＴＥＰ３−２）及び駆動回路設計（ＳＴＥＰ３−３）などがある。駆動回路設計においては、上述したデバイスモデル式を使用して回路設計シミュレーションを行う（ＳＴＥＰ４）。   First, a target performance of a panel, which is a semiconductor device to be manufactured, is determined (STEP 1), and an overall design of the entire panel for realizing the target performance is performed (STEP 2). When the overall design of the entire panel is completed, individual element design of the panel is performed (STEP 3). The element design includes a layout design (STEP 3-1) in the panel, a pixel design (STEP 3-2), a drive circuit design (STEP 3-3), and the like. In the drive circuit design, a circuit design simulation is performed using the above-described device model formula (STEP 4).

そして、この予測結果に基づいて駆動回路の種々のパラメータを変更し、目標性能、換言すれば最適な性能を得るようにしてパネル製作を行う（ＳＴＥＰ５）。   Then, various parameters of the drive circuit are changed based on the prediction result, and the panel is manufactured so as to obtain the target performance, in other words, the optimum performance (STEP 5).

次に、駆動回路の設計を行うためのシミュレーション装置について図１５（ａ）により詳しく説明する。シミュレーション装置は、キーボード、操作パネル、音声入力装置、或いは種々のデータ読み取り装置などの入力装置４１、制御装置４３と演算装置４４を含む中央処理装置（ＣＰＵ）４５、半導体メモリ或いはハードディスクなどの記憶装置４６、及びモニタ、プリンタ及び記録装置などの出力装置４７を備えている。これらの装置を、バスライン４８などの信号伝送路で共通接続している。このシミュレーション装置は、例えばコンピュータの各装置を対応させて実現でき、パーソナルコンピュータを用いることもできる。   Next, a simulation apparatus for designing the drive circuit will be described in detail with reference to FIG. The simulation apparatus includes an input device 41 such as a keyboard, an operation panel, a voice input device, or various data reading devices, a central processing unit (CPU) 45 including a control device 43 and an arithmetic device 44, and a storage device such as a semiconductor memory or a hard disk. 46 and an output device 47 such as a monitor, a printer, and a recording device. These devices are commonly connected by a signal transmission line such as a bus line 48. This simulation apparatus can be realized by corresponding each apparatus of a computer, for example, and a personal computer can also be used.

上記制御装置４３と演算装置４４は種々の処理を行う中央処理装置４５を構成している。上記制御装置４３で入力装置４１、演算装置４４、記憶装置４６及び出力装置４７などの動作を制御する。また、上記記憶装置４６には、表面電位や閾値電圧の演算式、デバイス特性の演算式、ＭＯＳＦＥＴの演算式などに加えて、制御装置４３を制御するための命令を記述したプログラムを記憶している。このプログラムに従って、デバイスパラメータ、回路図及び回路駆動条件に基づいて演算装置４４で演算し、回路特性をシミュレートする。   The control device 43 and the arithmetic device 44 constitute a central processing unit 45 that performs various processes. The control device 43 controls operations of the input device 41, the arithmetic device 44, the storage device 46, the output device 47, and the like. In addition to the surface potential and threshold voltage arithmetic expressions, device characteristic arithmetic expressions, MOSFET arithmetic expressions, and the like, the storage device 46 stores a program describing instructions for controlling the control device 43. Yes. According to this program, calculation is performed by the calculation device 44 based on the device parameters, circuit diagram, and circuit drive conditions, and circuit characteristics are simulated.

先ず、デバイスモデル式、デバイスパラメータの初期値、回路図、駆動回路条件などの入力データを入力装置４１から入力し、中央処理装置４５の制御に基づいて記憶装置４６にそれぞれファイル４６１，４６２，４６３，４６４，４６５として記憶する。例えばファイル４６１はデバイスモデル式、ファイル４６２はデバイスパラメータとその初期値、ファイル４６３は実測Ｖ−Ｉ特性、ファイル４６４は回路図、ファイル４６５は回路駆動条件に対応する。これらの入力データはバスライン４８を介して制御装置４３及び演算装置４４に供給し、演算装置４４で目的とする回路の出力特性を計算する。この出力特性は、例えば各ノード（ノードＡ、ノードＢ、…）の電圧、電流の時間変化で表したファイル４６６として記憶装置４６に記憶する。   First, input data such as device model formulas, initial values of device parameters, circuit diagrams, and drive circuit conditions are input from the input device 41, and files 461, 462, and 463 are stored in the storage device 46 based on the control of the central processing unit 45, respectively. , 464, 465. For example, the file 461 corresponds to a device model formula, the file 462 corresponds to a device parameter and its initial value, the file 463 corresponds to an actually measured VI characteristic, the file 464 corresponds to a circuit diagram, and the file 465 corresponds to a circuit driving condition. These input data are supplied to the control device 43 and the arithmetic device 44 through the bus line 48, and the arithmetic device 44 calculates the output characteristics of the target circuit. This output characteristic is stored in the storage device 46 as a file 466 represented by, for example, the time change of the voltage and current of each node (node A, node B,...).

そして、図１５（ｂ）に示すように、出力装置４７から上記記憶装置４６に記憶したファイル４６６で表した電源電圧や各ノードの電圧、電流の時間変化などのシミュレーション結果を出力する。   Then, as shown in FIG. 15 (b), a simulation result such as a power supply voltage, a voltage of each node, a time change of current, and the like represented by a file 466 stored in the storage device 46 is output from the output device 47.

そして、上記計算によって得た入力データと出力特性の関係を駆動回路設計のデータとして利用し、目標性能（最適な性能）を得るようにパネル製作を行う。   Then, a panel is manufactured so as to obtain the target performance (optimum performance) by using the relationship between the input data and the output characteristics obtained by the above calculation as data for the drive circuit design.

上記のような製造方法並びにシミュレーション装置によれば、回路設計シミュレーションにより試作段階での回路性能の検証を効率的に行うことができる。これによって、絶縁基板上のシリコン薄膜中に形成したトランジスタ及びこのトランジスタを含む回路の特性を最適化できる。   According to the manufacturing method and the simulation apparatus as described above, it is possible to efficiently verify the circuit performance at the prototype stage by circuit design simulation. Thereby, the characteristics of the transistor formed in the silicon thin film on the insulating substrate and the circuit including the transistor can be optimized.

なお、上記第４の実施形態では、入力装置４１から実測したＶ−Ｉ特性を入力する場合を例にとって説明したが、記憶装置４６に予め記憶させた複数のＶ−Ｉ特性の中から、上記入力装置４１から入力したデバイスパラメータの初期値に基づいて中央処理装置４５で選択しても良いのは勿論である。   In the fourth embodiment, the case where the actually measured VI characteristic is input from the input device 41 has been described as an example. However, among the plurality of VI characteristics stored in advance in the storage device 46, the above-described case is described. Of course, the central processing unit 45 may select based on the initial values of the device parameters input from the input device 41.

以上第１乃至第４の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。   Although the present invention has been described using the first to fourth embodiments, the present invention is not limited to the above embodiments, and various modifications can be made without departing from the scope of the invention in the implementation stage. It is possible. Each of the above embodiments includes inventions at various stages, and various inventions can be extracted by appropriately combining a plurality of disclosed constituent elements. For example, even if some constituent elements are deleted from all the constituent elements shown in each embodiment, at least one of the problems described in the column of the problem to be solved by the invention can be solved, and is described in the column of the effect of the invention. When at least one of the effects is obtained, a configuration in which this configuration requirement is deleted can be extracted as an invention.

本発明は、ガラス基板上の擬似単結晶中に形成された駆動回路を持つ液晶表示装置や有機ＥＬ表示装置などに適用が可能である。また、入力デイジタル信号を画像表示信号に変換する変換回路や種々の信号変換回路をガラス基板上に形成した所謂システムオンパネルにも適用できる。更に、ＳＯＩ基板に形成された半導体集積回路装置にも適用が可能である。   The present invention can be applied to a liquid crystal display device or an organic EL display device having a drive circuit formed in a pseudo single crystal on a glass substrate. The present invention can also be applied to a so-called system-on-panel in which a conversion circuit for converting an input digital signal into an image display signal and various signal conversion circuits are formed on a glass substrate. Further, the present invention can be applied to a semiconductor integrated circuit device formed on an SOI substrate.

本発明の第１の実施形態に係るシミュレーション装置の概略構成を示す模式図。The schematic diagram which shows schematic structure of the simulation apparatus which concerns on the 1st Embodiment of this invention. 本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイス（トランジスタ）の動作時の模式図。The schematic diagram at the time of operation | movement of a device (transistor) for demonstrating the relationship between the simulation model used by this invention, and the equation to solve. 本発明で用いるシミュレーションモデルと解法する方程式との関係について説明するためのもので、デバイスモデルと解法方程式の関係を示した模式図。The schematic diagram which showed the relationship between a device model and a solution equation for demonstrating the relationship between the simulation model used by this invention, and the equation to solve. デバイスモデルに用いるトラップ欠陥濃度分布と、トラップ準位と捕獲されたキャリアとの関係を示す図。The figure which shows the trap defect concentration distribution used for a device model, and the relationship between a trap level and the trapped carrier. 多結晶シリコン中の欠陥分布の例を示す図。The figure which shows the example of the defect distribution in a polycrystalline silicon. ２つの指数関数分布を１つの指数関数で表した簡略化モデルを示す図。The figure which shows the simplification model which represented two exponential function distribution by one exponential function. シリコン薄膜内のイオン化したトラップ電荷密度について、２次元デバイスシミュレーションによる解析結果を示す図。The figure which shows the analysis result by two-dimensional device simulation about the ionized trap electric charge density in a silicon thin film. シリコン薄膜表面における、Ｅ_Ｃ−Ｅ_Ｆｎと表面の電界強度の関係についての、２次元デバイスシミュレーションによる解析結果を示す図。The silicon thin film surface, the relationship between the electric field strength E _C -E _Fn and the surface, shows the analysis result of the two-dimensional device simulation. 本発明で用いるデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶ_ｇ−Ｉ_ｄ特性図。V _g -I _d characteristics diagram shows the fitting result of the polycrystalline silicon TFT by device model used in the present invention. 本発明のデバイスモデルによる多結晶シリコンＴＦＴのフィッティング結果を示しておりＶ_ｄ−Ｉ_ｄ特性図。V _d -I _d characteristics diagram shows the fitting result of the polycrystalline silicon TFT by the device model of the present invention. 欠陥濃度分布を変えた場合のゲート電圧とソース領域端での表面電位の関係を示す図。The figure which shows the relationship between the gate voltage at the time of changing defect density distribution, and the surface potential in the source region end. 本発明の第２の実施形態に係るシミュレーション方法について説明するためのフローチャート。The flowchart for demonstrating the simulation method which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態について説明するためのもので、シミュレーションモデルを回路解析シミュレータに適用する場合の概略構成を示すブロック図。The block diagram for demonstrating the 3rd Embodiment of this invention, and showing schematic structure in the case of applying a simulation model to a circuit analysis simulator. 本発明の第４の実施形態に係る半導体装置の製造方法について説明するためのもので、回路設計シミュレーションを利用した画像表示パネルの設計から製作までの流れを示す図。The figure for demonstrating the manufacturing method of the semiconductor device which concerns on the 4th Embodiment of this invention, and shows the flow from the design of an image display panel using circuit design simulation to manufacture. 図１２における駆動回路の設計シミュレーションを実現するシミュレーション方法とその装置について説明するための模式図。The schematic diagram for demonstrating the simulation method and apparatus which implement | achieve the design simulation of the drive circuit in FIG. ピースワイズモデルの問題点について説明するための図。The figure for demonstrating the problem of a piecewise model. 多結晶シリコンの実体図（粒／粒界）とモデル化した構造を比較して示す図。The figure which compares the solid structure (grain / grain boundary) and modeled structure of polycrystalline silicon.

符号の説明Explanation of symbols

１１，４１…入力装置、１２，４６…記憶装置、１３，４８…バスライン（信号伝送路）、１４，４５…中央処理装置、１５，４３…制御装置、１６，４４…演算装置、１７，４７…出力装置、Ｎ_ｔＳ０…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部のイオン化したトラップ密度（第１イオン化トラップ密度）、Ｎ_ｔＳＬ…トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部のイオン化したトラップ密度（第２イオン化トラップ密度）、φ_Ｓ０…ソース領域端の表面電位（第１電位）、φ_ｂ０…ソース領域端の裏面電位（第２電位）、φ_ＳＬ…ドレイン領域端の表面電位（第３電位）、φ_ｂＬ…ドレイン領域端の裏面電位（第４電位）、Ｗ…トランジスタのチャネル幅、Ｌ…トランジスタのチャネル長、μ…キャリアの移動度、ＩＤＤ…表面電荷総量、β…熱電圧の逆数、Ｃ_ｏｘ…ゲート酸化膜容量、ｑ…電気素量、ε_ｓｉ…シリコンの誘電率、Ｎ_ＳＵＢ…基板不純物濃度、Ｖｇ’…ゲート・ソース間電圧からフラットバンド電圧を引いた電圧、γ…基板バイアス効果の係数、ε_ｏｘ…酸化膜の誘電率、ｎ_ｉ…真性キャリア密度、ｔ_ｓｉ…シリコン薄膜厚、ｔ_ｏｘ…ゲート酸化膜厚、Ｖ_ｆｂ…フラットバンド電圧、Ｎ_ＴＡ（Ｅ）…アクセプタ型トラップ準位、Ｎ_ＴＤ（Ｅ）…ドナー型トラップ準位、Ｅ_ｇ…バンドギャップ、ｇ_Ｃ１…トラップ濃度分布ピーク値、Ｅ…エネルギー、Ｅ_Ｃ…伝導体エネルギー、Ｅ_１…トラップ濃度分布傾き、Ｅ_Ｖ…価電子帯エネルギー、Ｅ_Ｓ０…ソース領域端表面の電界強度、Ｅ_ＳＬ…ドレイン領域端表面の電界強度。 DESCRIPTION OF SYMBOLS 11,41 ... Input device, 12, 46 ... Storage device, 13, 48 ... Bus line (signal transmission path), 14, 45 ... Central processing unit, 15, 43 ... Control device, 16, 44 ... Arithmetic device, 17, 47 ... Output device, N _tS0 ... _Ionized trap density (first ionization trap density) at the end of the source region on the surface of the silicon thin film acting as the channel region of the transistor, N _tSL ... The surface of the silicon thin film acting as the channel region of the transistor , Ionized trap density (second ionization trap density) at the drain region side end, φ _S0 ... surface potential at the source region end (first potential), φ _b0 … back surface potential (second potential) at the source region end, φ _{SL ...} surface potential (third electric potential) of the drain region end, phi _{bL ...} rear surface potential of the drain region end (fourth electric potential), W ... transistor Channel width, channel length L ... transistor, the mobility of the mu ... carrier, IDD ... surface charge amount, the reciprocal of the beta ... thermal voltage, C _{ox ...} gate oxide film capacitance, q ... elementary charge, epsilon _{si ...} dielectric silicon , N _SUB ... substrate impurity concentration, Vg '... voltage obtained by subtracting flat band voltage from gate-source voltage, γ ... coefficient of substrate bias effect, ε _ox ... dielectric constant of oxide film, n _i ... intrinsic carrier density, t _si ... silicon thin film thickness, t _ox ... gate oxide film thickness, V _fb ... flat band voltage, N _TA (E) ... acceptor type trap level, N _TD (E) ... donor type trap level, E _g ... band gap, g _{C1 ...} trap density distribution peak value, E ... energy, E C _... conductor energy, E 1 _... trap concentration gradient distribution, E V _... valence band energy, E _{S0 ...} Seo Electric field strength of the source region end surface, the electric field strength of E _{SL ...} drain region edge surface.

Claims (13)

絶縁基板上のシリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション装置において、
前記トランジスタのデバイスモデル式とデバイスパラメータの初期値を入力する入力装置と、
前記入力装置から入力した前記デバイスモデル式とデバイスパラメータの初期値を記憶する記憶装置と、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度Ｎ_ｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度Ｎ_ｔＳＬと、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φ_Ｓ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φ_ｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φ_ＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φ_ｂＬをそれぞれ算出し、これら第１イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬを前記記憶装置に記憶したデバイスモデル式に代入してドレイン電流Ｉ_ｄｓを算出する演算装置とを具備し、
前記第１イオン化トラップ密度Ｎ_ｔＳ０、及び第２イオン化トラップ密度Ｎ_ｔＳＬは、それぞれ前記チャネル領域として働くシリコン薄膜のソース領域側端部の表面における電界強度、及び前記チャネル領域として働くシリコン薄膜のドレイン領域側端部の表面における電界強度の関数として算出する
ことを特徴とするシミュレーション装置。 Simulate the device characteristics of a transistor in which a source electrode and a drain region are separated from each other in a silicon thin film on an insulating substrate, and a gate electrode is formed on the channel region between the source and drain regions with a gate insulating film interposed. In the simulation device to
An input device for inputting an initial value of a device model formula and device parameters of the transistor;
A storage device for storing the device model formula input from the input device and initial values of device parameters;
The first ionization trap density N _tS0 at the source region side end on the surface of the silicon thin film serving as the channel region of the transistor is calculated based on the initial values of the device parameters stored in the storage device, and the transistor channel A second ionization trap density N _tSL at the drain region side end portion on the surface of the silicon thin film serving as the region, a first potential φ _S0 at the source region side end portion on the surface of the silicon thin film serving as the channel region of the transistor, the channel A second potential φ _b0 at the source region side end on the back surface of the silicon thin film serving as a region, a third potential φ _SL at the drain region side end on the surface of the silicon thin film serving as a channel region of the transistor, and the channel region The back of the silicon thin film that works as A fourth potential phi _bL of the drain region side end portion respectively calculated in these first ionization trap density _{N TS0,} second ionization trap density _{N tSL,} first potential phi _S0, second potential phi _b0, third potential an arithmetic unit that calculates the drain current I _ds by substituting φ _SL and the fourth potential φ _bL into the device model equation stored in the storage device,
The first ionization trap density N _tS0 and the second ionization trap density N _tSL are respectively the electric field strength at the surface of the source region side end of the silicon thin film serving as the channel region and the drain region of the silicon thin film serving as the channel region. A simulation device characterized by calculating as a function of the electric field strength on the surface of the side end. 前記第２電位φ_ｂ０は、第１電位φ_Ｓ０を用いて次の式で表され、

前記第４電位φ_ｂＬは、前記第３電位φ_ＳＬを用いて次の式で表される

ここで、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、ｔ_Ｓｉはシリコン薄膜の厚さ、ｑは電気素量、Ｋ_ｔＳ０及びＫ_ｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項１に記載のシミュレーション装置。 The second potential φ _b0 is expressed by the following equation using the first potential φ _S0 :

The fourth potential φ _bL is expressed by the following equation using the third potential φ _SL.

Here, ε _si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, t _Si is the thickness of the silicon thin film, q is the elementary charge, K _tS0 and K _tSL are coefficients calculated from the device parameters,
The simulation apparatus according to claim 1. 前記第１イオン化トラップ密度Ｎ_ｔＳ０は下式で表され、

更に、前記第２イオン化トラップ密度Ｎ_ｔＳＬは下式で表される

ここで、Ｅ_Ｓ０、Ｅ_ＳＬはそれぞれチャネル領域として働くシリコン薄膜のソース領域端部表面及びドレイン領域端部表面における電界強度、Ｋ_ＥＳ０、Ｋ_ＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇ_Ｃ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ_１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項１又は２に記載のシミュレーション装置。 The first ionization trap density N _tS0 is represented by the following equation:

Further, the second ionization trap density N _tSL is expressed by the following equation.

Here, E _S0 and E _SL are the electric field strengths at the source region end surface and the drain region end surface of the silicon thin film that function as the channel region, respectively, K _ES0 and K _ESL are coefficients calculated from the device parameters, and q is the electrical Elementary amount, g _C1 is a trap concentration distribution peak value in the silicon thin film, E ₁ is a trap concentration distribution slope in the silicon thin film,
The simulation apparatus according to claim 1 or 2, wherein 前記ドレイン電流式は下式で表される

ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉ_ｄｄは表面電荷総量、βは熱電圧の逆数、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、
ことを特徴とする請求項１乃至３いずれか１つの項に記載のシミュレーション装置。 The drain current equation is represented by the following equation:

Where W is the channel width of the transistor, L is the channel length of the transistor, μ is the carrier mobility, I _dd is the total surface charge, β is the reciprocal of the thermal voltage, C _ox is the gate oxide capacitance, and Vg ′ is the gate A voltage obtained by subtracting a flat band voltage from a source-to-source voltage, q is an elementary charge, ε _si is a dielectric constant of silicon, N _SUB is a substrate impurity concentration,
The simulation apparatus according to any one of claims 1 to 3, wherein the simulation apparatus includes: 前記記憶装置は、前記入力装置から入力した前記トランジスタの所望する電圧−電流特性を更に記憶し、
前記入力装置、前記記憶装置及び前記演算装置を制御し、前記トランジスタの前記記憶装置に記憶した所望の電圧−電流特性と、前記演算装置による演算の結果得たドレイン電流Ｉ_ｄｓに基づく電圧−電流特性とを比較し、許容誤差以下になるまでデバイスパラメータを変更してモデルパラメータを得るための制御を行う制御装置と、
前記制御装置で制御され、前記演算装置による演算で得られたモデルパラメータを出力する出力装置と
を更に具備することを特徴とする請求項１乃至４いずれか１つの項に記載のシミュレーション装置。 The storage device further stores a desired voltage-current characteristic of the transistor input from the input device,
A voltage-current based on a desired voltage-current characteristic stored in the storage device of the transistor and a drain current I _ds obtained as a result of the calculation by the calculation device by controlling the input device, the storage device, and the calculation device A control device that performs control to obtain a model parameter by changing the device parameter until it is equal to or less than an allowable error, and
The simulation apparatus according to claim 1, further comprising: an output device that is controlled by the control device and outputs a model parameter obtained by calculation by the calculation device. 前記所望の電圧−電流特性は、試作したトランジスタを実測した電圧−電流特性を前記入力装置から入力し、前記記憶装置に記憶させたものであることを特徴とする請求項５に記載のシミュレーション装置。   6. The simulation apparatus according to claim 5, wherein the desired voltage-current characteristic is obtained by inputting a voltage-current characteristic obtained by actually measuring a prototyped transistor from the input device and storing it in the storage device. . 前記記憶装置は、前記制御装置を制御するための命令を記述したプログラムと、前記入力装置から入力したデバイスパラメータ、回路図及び回路駆動条件を更に記憶し、
前記制御装置の制御により、前記プログラムに従って、前記デバイスパラメータ、回路図及び回路駆動条件に基づいて前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項５又は６に記載のシミュレーション装置。 The storage device further stores a program describing an instruction for controlling the control device, device parameters input from the input device, a circuit diagram, and circuit drive conditions,
7. The circuit characteristic is simulated by controlling the control device according to the program based on the device parameter, a circuit diagram, and a circuit driving condition by the arithmetic device. Simulation device. 絶縁基板上の多結晶シリコン薄膜中にソース領域及びドレイン領域を離隔して形成し、これらソース、ドレイン領域間のチャネル領域上にゲート絶縁膜を介在してゲート電極を形成したトランジスタのデバイス特性をシミュレートするシミュレーション方法において、
前記トランジスタのデバイスモデル式を入力装置から入力して記憶装置に記憶させるステップと、
前記トランジスタのデバイスパラメータの初期値を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるソース領域側端部の第１イオン化トラップ密度Ｎ_ｔＳ０、及び前記トランジスタのチャネル領域として働くシリコン薄膜の表面におけるドレイン領域側端部の第２イオン化トラップ密度Ｎ_ｔＳＬをそれぞれ算出するステップと、
前記記憶装置に記憶したデバイスパラメータの初期値に基づいて演算装置で演算を行って、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ソース領域側端部の第１電位φ_Ｓ０、前記チャネル領域として働くシリコン薄膜の裏面における前記ソース領域側端部の第２電位φ_ｂ０、前記トランジスタのチャネル領域として働くシリコン薄膜の表面における前記ドレイン領域側端部の第３電位φ_ＳＬ、及び前記チャネル領域として働くシリコン薄膜の裏面における前記ドレイン領域側端部の第４電位φ_ｂＬをそれぞれ算出するステップと、
これらの算出した第１イオン化トラップ密度Ｎ_ｔＳ０、第２イオン化トラップ密度Ｎ_ｔＳＬ、第１電位φ_Ｓ０、第２電位φ_ｂ０、第３電位φ_ＳＬ及び第４電位φ_ｂＬを前記記憶装置に記憶したデバイスモデル式に代入して前記演算装置で演算を行い、ドレイン電流Ｉ_ｄｓを算出するステップとを具備し、
前記第１イオン化トラップ密度Ｎ_ｔＳ０、及び第２イオン化トラップ密度Ｎ_ｔＳＬは、それぞれ前記チャネル領域のソース領域側端部の表面における電界強度、及び前記チャネル領域のドレイン領域側端部表面における電界強度の関数として算出することを特徴とするシミュレーション方法。 The device characteristics of a transistor in which a source electrode and a drain region are formed separately in a polycrystalline silicon thin film on an insulating substrate, and a gate electrode is formed on a channel region between the source and drain regions with a gate insulating film interposed therebetween. In the simulation method to simulate,
Inputting a device model formula of the transistor from an input device and storing it in a storage device;
An initial value of a device parameter of the transistor is input from the input device and stored in the storage device;
The first ionization trap density N _tS0 at the source region side end on the surface of the silicon thin film serving as the channel region of the transistor is calculated based on the initial values of the device parameters stored in the storage device, and the transistor channel Calculating a second ionization trap density N _tSL at the drain region side end on the surface of the silicon thin film serving as a region;
Based on the initial value of the device parameter stored in the storage device, the arithmetic unit performs an operation, and the first potential φ _S0 at the end of the source region on the surface of the silicon thin film serving as the channel region of the transistor, the channel region A second potential φ _b0 at the end of the source region on the back surface of the silicon thin film serving as the third potential φ _SL at the end of the drain region on the surface of the silicon thin film serving as the channel region of the transistor, and the channel region Calculating a fourth potential φ _bL at the end of the drain region on the back surface of the working silicon thin film,
The calculated first ionization trap density N _tS0 , second ionization trap density N _tSL , first potential φ _S0 , second potential φ _b0 , third potential φ _SL and fourth potential φ _bL are stored in the storage device. Substituting into the device model equation and performing computations with the computing device to calculate the drain current I _ds ,
The first ionization trap density N _tS0 and the second ionization trap density N _tSL are respectively the electric field strength at the surface of the channel region on the source region side end and the electric field strength at the drain region side end surface of the channel region. A simulation method characterized by calculating as a function. 前記第２電位φ_ｂ０は、前記第１電位φ_Ｓ０を用いて次の式で表され、

前記第４電位φ_ｂＬは、前記第３電位φ_ＳＬを用いて次の式で表される

ここで、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、ｔ_Ｓｉはシリコン薄膜の厚さ、ｑは電気素量、Ｋ_ｔＳ０及びＫ_ｔＳＬは前記デバイスパラメータから算出される係数、
ことを特徴とする請求項８に記載のシミュレーション方法。 The second potential φ _b0 is expressed by the following equation using the first potential φ _S0 :

The fourth potential φ _bL is expressed by the following equation using the third potential φ _SL.

Here, ε _si is the dielectric constant of silicon, N _SUB is the substrate impurity concentration, t _Si is the thickness of the silicon thin film, q is the elementary charge, K _tS0 and K _tSL are coefficients calculated from the device parameters,
The simulation method according to claim 8. 前記第１イオン化トラップ密度Ｎ_ｔＳ０は下式で表され、

更に、前記第２イオン化トラップ密度Ｎ_ｔＳＬは下式で表される

ここで、Ｅ_Ｓ０、Ｅ_ＳＬはそれぞれチャネルのソース端部表面及びドレイン端部表面における電界強度、Ｋ_ＥＳ０、Ｋ_ＥＳＬは前記デバイスパラメータから算出される係数、ｑは電気素量、ｇ_Ｃ１は前記シリコン薄膜中のトラップ濃度分布ピーク値、Ｅ_１は前記シリコン薄膜中のトラップ濃度分布傾き、
ことを特徴とする請求項８又は９に記載のシミュレーション方法。 The first ionization trap density N _tS0 is represented by the following equation:

Further, the second ionization trap density N _tSL is expressed by the following equation.

Here, E _S0 and E _SL are the electric field strengths at the source end surface and the drain end surface of the channel, respectively, K _ES0 and K _ESL are coefficients calculated from the device parameters, q is the elementary charge, and g _C1 is the above The trap concentration distribution peak value in the silicon thin film, E ₁ is the trap concentration distribution slope in the silicon thin film,
10. The simulation method according to claim 8 or 9, wherein: 前記ドレイン電流Ｉ_ｄｓは下式で表される

ここで、Ｗはトランジスタのチャネル幅、Ｌはトランジスタのチャネル長、μはキャリアの移動度、Ｉ_ｄｄは表面電荷総量、βは熱電圧の逆数、Ｃ_ｏｘはゲート酸化膜容量、Ｖｇ’はゲート・ソース間電圧からフラットバンド電圧を引いた電圧、ｑは電気素量、ε_ｓｉはシリコンの誘電率、Ｎ_ＳＵＢは基板不純物濃度、
ことを特徴とする請求項８乃至１０いずれか１つの項に記載のシミュレーション方法。 The drain current I _ds is expressed by the following equation.

Where W is the channel width of the transistor, L is the channel length of the transistor, μ is the carrier mobility, I _dd is the total surface charge, β is the reciprocal of the thermal voltage, C _ox is the gate oxide capacitance, and Vg ′ is the gate A voltage obtained by subtracting a flat band voltage from a source-to-source voltage, q is an elementary charge, ε _si is a dielectric constant of silicon, N _SUB is a substrate impurity concentration,
The simulation method according to any one of claims 8 to 10, wherein: 前記トランジスタの所望する電圧−電流特性を前記入力装置から入力して前記記憶装置に記憶させるステップと、
前記トランジスタの所望する電圧−電流特性と、演算によって求めた前記ドレイン電流Ｉ_ｄｓに基づく電圧−電流特性とを比較するステップと、
制御装置で前記入力装置、前記記憶装置及び前記演算装置を制御し、前記電圧−電流特性の比較結果が許容誤差以下になるまでデバイスパラメータを変更して前記演算装置で演算を行ってモデルパラメータを得るステップと
を更に具備することを特徴とする請求項８乃至１１いずれか１つの項に記載のシミュレーション方法。 Inputting a desired voltage-current characteristic of the transistor from the input device and storing it in the storage device;
Comparing a desired voltage-current characteristic of the transistor with a voltage-current characteristic based on the drain current I _ds obtained by calculation;
The control device controls the input device, the storage device, and the arithmetic device, changes the device parameters until the comparison result of the voltage-current characteristics is equal to or less than an allowable error, performs the arithmetic operation with the arithmetic device, and calculates model parameters. The simulation method according to claim 8, further comprising a step of obtaining. 前記記憶装置に、前記制御装置を制御するための命令を記述したプログラムを記憶させるステップと、
前記入力装置からデバイスパラメータ、回路図及び回路駆動条件を入力して前記記憶装置に記憶させるステップとを更に具備し、
前記制御装置の制御により、前記記憶装置に記憶したプログラムに従って、前記演算装置で算出したモデルパラメータ、回路図及び回路駆動条件に基づいて、前記演算装置で演算し、回路特性をシミュレートすることを特徴とする請求項１２に記載のシミュレーション方法。 Storing in the storage device a program describing instructions for controlling the control device;
Further comprising inputting device parameters, circuit diagrams and circuit driving conditions from the input device and storing them in the storage device,
Under the control of the control device, according to the program stored in the storage device, based on the model parameters, circuit diagram and circuit driving conditions calculated by the arithmetic device, the arithmetic device calculates and simulates circuit characteristics. The simulation method according to claim 12, wherein:

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