JP2010062308A - Semiconductor wafer and semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体ウエハおよび半導体装置に関する。 The present invention relates to a semiconductor wafer and a semiconductor device.
半導体装置は、ある程度の大きさをもった半導体ウエハ（一般的には規格により定まっており、例えば５インチ半導体ウエハなどがある）上に各種素子が形成された構造、例えば図１２に示すように多数の半導体チップが形成されて成る構造をとっている。そして、製品として出荷するために、半導体ウエハ上の各半導体チップを分割してパッケージ等に組み込んで製品とするものである。 The semiconductor device has a structure in which various elements are formed on a semiconductor wafer having a certain size (generally determined by standards, such as a 5-inch semiconductor wafer), for example, as shown in FIG. It has a structure in which a large number of semiconductor chips are formed. Then, in order to ship as a product, each semiconductor chip on the semiconductor wafer is divided and incorporated into a package or the like to obtain a product.
各半導体チップには、図１３に示すように、内部回路１１１と、この内部回路１１１に接続した複数の電極パッドＰ１０１，・・，Ｐ１１２とが形成される。
As shown in FIG. 13, an
かかる半導体チップの試験は半導体ウエハから分割する前に行われる。この半導体チップを試験する際、図１４に示すように、各電極パッドＰ１０１，・・，Ｐ１１２に、テスタ装置１３０の各プローブ針１３１，・・，１４２を接触させる。そして、これらのプローブ針１３１，・・，１４２により、電極パッドＰ１０１，・・・の一部の電極パッドに電圧や電流を印加し、一部の電極パッドの電圧や電流を検出して内部回路１１１の動作を確認することで、良否試験を実施している。
Such a semiconductor chip test is performed before the semiconductor wafer is divided. When testing this semiconductor chip, as shown in FIG. 14, the
これらの電極パッドＰ１０１，・・，Ｐ１１２には、製品化したときに使用する電極パッド（以下、「製品用パッド」という。）の他に、試験のときのみ使用する電極パッド（以下、「試験専用パッド」という。）が設けられている。 These electrode pads P101,..., P112 include electrode pads (hereinafter referred to as “product pads”) used when commercialized, and electrode pads (hereinafter referred to as “test”) used only during testing. Special pad ”) is provided.
このように半導体チップ１１０には製品用パッドの他、試験専用パッドが設けられているために、この試験専用パッド分だけ半導体チップ１１０のチップサイズを大きくせざるを得なかった。しかも、半導体チップの内部回路は大規模化されてきており、試験専用パッドの数は増加の一途を辿っている。
As described above, since the
そこで、特許文献１には、試験専用パッドを半導体チップ上に設けるのではなくスクライブ領域に設けた半導体ウエハが開示されている。
しかしながら、半導体ウエハ上の半導体チップは微細化する傾向にあり、従って、半導体チップ間のスクライブ領域は狭くなり、スクライブ領域に試験専用パッドを設けることが困難となってきている。 However, the semiconductor chips on the semiconductor wafer tend to be miniaturized, and therefore the scribe area between the semiconductor chips is narrowed, and it has become difficult to provide a dedicated test pad in the scribe area.
そこで、本発明は、電極パッドのパッド数を低減して、半導体チップのチップサイズを低減させることができる半導体ウエハおよび半導体装置を提供することを目的とする。 Therefore, an object of the present invention is to provide a semiconductor wafer and a semiconductor device that can reduce the number of electrode pads and reduce the chip size of a semiconductor chip.
かかる目的を達成すべく、請求項１に記載の発明は、複数の半導体チップを備え、前記各半導体チップは、内部回路と、外部との入出力を行う端子に接続される複数の電極パットと、前記内部回路と他の半導体チップの電極パットとを接続するテスト用配線と、を有することとした。 In order to achieve this object, the invention according to claim 1 includes a plurality of semiconductor chips, and each of the semiconductor chips includes an internal circuit and a plurality of electrode pads connected to terminals for inputting / outputting to / from the outside. And a test wiring for connecting the internal circuit and an electrode pad of another semiconductor chip.
また、請求項２に記載の発明は、請求項１に記載の半導体ウエハにおいて、前記他の半導体チップの電極パットは、当該半導体チップの内部回路の入力に接続される電極パットであることとした。 According to a second aspect of the present invention, in the semiconductor wafer according to the first aspect, the electrode pad of the other semiconductor chip is an electrode pad connected to an input of an internal circuit of the semiconductor chip. .
請求項３に記載の発明は、請求項１または請求項２に記載の半導体ウエハにおいて、前記半導体チップを形成した半導体チップ領域以外の領域に、前記半導体チップのテスト用配線を接続する電極パッドをさらに設けたものである。 According to a third aspect of the present invention, in the semiconductor wafer according to the first or second aspect, an electrode pad for connecting a test wiring of the semiconductor chip to a region other than the semiconductor chip region where the semiconductor chip is formed is provided. Furthermore, it is provided.
請求項４に記載の発明は、請求項１〜３のいずれか１項に記載の半導体ウエハにおいて、前記内部回路と前記電極パッドとの間の複数の配線を複数層に分散して形成し、前記複数層に亘って導電層を積層することにより前記電極パッドを形成したものである。 The invention according to claim 4 is the semiconductor wafer according to any one of claims 1 to 3, wherein a plurality of wirings between the internal circuit and the electrode pads are formed in a plurality of layers, The electrode pad is formed by laminating a conductive layer over the plurality of layers.
請求項５に記載の発明は、前記請求項１〜４のいずれか１項の半導体ウエハをダイシングして取り出した前記半導体チップからなるものとした。 According to a fifth aspect of the present invention, the semiconductor chip according to any one of the first to fourth aspects comprises the semiconductor chip taken out by dicing.
本発明によれば、試験用パッドとして、試験する半導体チップに隣接する他半導体チップの製品用パッドを使用することにより、半導体チップ内の電極パッドの数を減らすことができ、その結果、半導体チップのチップサイズを低減させることができる。 According to the present invention, the number of electrode pads in a semiconductor chip can be reduced by using a product pad of another semiconductor chip adjacent to the semiconductor chip to be tested as a test pad. As a result, the semiconductor chip The chip size can be reduced.
以下、図面を参照して本発明の実施の形態を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
［１．半導体ウエハの構成］
図１は本実施形態に係る半導体ウエハを示す平面図である。図２は本実施形態に係る半導体ウエハの要部における試験領域を示す構成図である。
[1. Configuration of semiconductor wafer]
FIG. 1 is a plan view showing a semiconductor wafer according to the present embodiment. FIG. 2 is a configuration diagram showing a test region in a main part of the semiconductor wafer according to the present embodiment.
本実施形態に係る半導体ウエハ１は、図１に示すように、複数の半導体チップ１０を縦方向横方向に整列して形成するようにしており、これら半導体チップ１０と半導体チップ１０との間には、半導体チップ１０を分割するためのカット部分となるスクライブ領域２が所定間隔を隔てて形成される。
As shown in FIG. 1, the semiconductor wafer 1 according to the present embodiment is formed by arranging a plurality of
各半導体チップ１０は、図２に示すように、大規模な集積回路を形成した内部回路１１と、外部との入出力を行う内部回路１１のノードに配線Ｗ１，Ｗ２，・・，Ｗ６を介して接続される複数の電極パットＰ１，Ｐ２，・・，Ｐ６とを備える。
As shown in FIG. 2, each
さらに、各半導体チップ１０には、内部回路１１と他の半導体チップ１０の電極パットＰ１，Ｐ２，・・，Ｐ６とを接続するテスト用配線１４ａ，１４ｂ，・・，１４ｆが形成される。すなわち、各半導体チップ１０の内部回路１１は、自半導体チップ１０の電極パットＰ１，Ｐ２，・・，Ｐ６だけでなく、他の半導体チップ１０の電極パットＰ１，Ｐ２，・・，Ｐ６にも接続される。
Further, each
このように構成された半導体ウエハ１上の各半導体チップ１０の試験を行うときには、配線Ｗ１，Ｗ２，・・，Ｗ６を介して接続される他の半導体チップ１０の複数の電極パットＰ１，Ｐ２，・・，Ｐ６を用いることとしている。
When testing each
以下、図１中の２箇所の破線で示す試験領域Ｒ１及び試験領域Ｒ２のそれぞれに位置する半導体チップ１０の試験に手順について説明する。
Hereinafter, a procedure for testing the
以下、複数の半導体チップ１０，１０，・・のうち、試験を行う半導体チップ１０を自半導体チップ１０ｔとし、被試験の半導体チップ１０を他半導体チップ１０ｎとして詳述する。
In the following, the
（試験領域Ｒ１について）
図２に示すように、試験領域Ｒ１内における自半導体チップ１０ｔは、横方向に整列した左右側の他半導体チップ１０ｎ，１０ｎの電極パッドを試験用として使用している。
(About test area R1)
As shown in FIG. 2, the
自半導体チップ１０ｔの内部回路１１ｔは、各配線Ｗ１ｔ，Ｗ２ｔ，・・，Ｗ６ｔを介して積層構造の電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔを接続している。
The
また、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに隣り合う左側に位置する他の半導体チップ１０ｎの各電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎを各テスト用配線１４ａ，１４ｂ，１４ｃを介して接続するようにしている。さらに、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに隣り合う右側に位置する他の半導体チップ１０ｎの各電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを各テスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
Further, in the
ここで、半導体ウエハ１の断面構造を説明する。図３（ａ）は図２におけるＡ−Ａ線の断面図である。図３（ｂ）は図２におけるＢ−Ｂ線の断面図である。 Here, a cross-sectional structure of the semiconductor wafer 1 will be described. FIG. 3A is a cross-sectional view taken along line AA in FIG. FIG. 3B is a sectional view taken along line BB in FIG.
図３（ａ）に示すように、各半導体チップ１０の電極パッドＰ１，Ｐ２，・・，Ｐ６は、複数層に亘って導電層１６を積層して形成される。そして、電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎの導電層１６の例えば３層目からテスト用配線１４ａ，１４ｂ，１４ｃが延伸して自半導体チップ１０ｔの内部回路１１ｔに接続される。また、電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎの導電層１６の例えば３層目からテスト用配線１４ｄ，１４ｅ，１４ｆが延伸して自半導体チップ１０ｔの内部回路１１ｔに接続される。
As shown in FIG. 3A, the electrode pads P1, P2,..., P6 of each
一方、自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・・，Ｐ６ｔと内部回路１１ｔとの間は、導電層１６の例えば１層目に延在する配線Ｗ１ｔ，Ｗ２ｔ，・・，Ｗ６ｔを介して接続される。
On the other hand, between the electrode pads P1t, P2t,..., P6t of the
このように、各半導体チップ１０は、複数層に亘って導電層１６を積層することにより電極パッドＰ１，Ｐ２，・・，Ｐ６を形成している。そして、内部回路１１と電極パッドとの間の複数の配線Ｗ１，Ｗ２，・・，Ｗ６,１４ａ，１４ｂ，・・，１４ｆ，１５ａ，１５ｂ，１５ｃを複数層に分散して形成している。
Thus, each
従って、配線Ｗ１，Ｗ２，・・，Ｗ６に加え、テスト用配線１４ａ，１４ｂ，１４ｃ，１５ａ，１５ｂ，１５ｃの配線を容易に行うことができる。
Therefore, in addition to the wires W1, W2,..., W6, the
ここで、半導体テスタ装置（図示しない）を用いて本半導体ウエハ１の試験領域Ｒ１における自半導体チップ１０ｔの内部回路１１ｔを試験する手順について説明する。
Here, a procedure for testing the
このとき、図２に示すように、自半導体チップ１０ｔの各電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔに加え、左側に位置する他半導体チップ１０ｎの各電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎ、および右側に位置する他半導体チップ１０ｎの各電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを使用する。
At this time, as shown in FIG. 2, in addition to the electrode pads P1t, P2t,..., P6t of the
そして、半導体テスタ装置は、上記試験領域Ｒ１内の電極パッドにプローブ針を接触させて電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔ，Ｐ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎの一部の電極パッドに電圧もしくは電流を印加し、一部の電極パッドの電圧や電流を検出する。そして、検出した電圧や電流に基づいて、内部回路１１の動作を確認することで、良否試験を実施している。 Then, the semiconductor tester device brings a probe needle into contact with the electrode pad in the test region R1, and voltage is applied to some electrode pads of the electrode pads P1t, P2t,..., P6t, P1n, P2n,. Alternatively, a current is applied to detect the voltage and current of some electrode pads. And the quality test is implemented by confirming the operation | movement of the internal circuit 11 based on the detected voltage and electric current.
この半導体テスタ装置による試験の後、各半導体チップ１０はスクライブ領域２でダイシングされて分割されることになるため、自半導体チップ１０ｔの内部回路１１は他半導体チップ１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎから切り離される。その後、各半導体チップ１０を基板にボンディング接続してパッケージング化することにより半導体装置を構成するようにしている。
After the test by the semiconductor tester device, each
従って、本実施形態の半導体ウエハによれば、自半導体チップ１０ｔに隣接する他半導体チップ１０ｎ，１０ｎの電極パッドＰ１ｎ，・・，Ｐ６ｎを使用して試験することができ、自半導体チップ１０ｔ内の電極パッドＰ１ｔ，・・Ｐ６ｔのパッド数を減らすことができる。この半導体チップ１０には、製品用の電極パッドのみを設けるようにできるため、各半導体チップ１０のチップサイズを小さくでき、本半導体ウエハに搭載できる半導体チップ１０のチップ数を増加することができる効果がある。
Therefore, according to the semiconductor wafer of this embodiment, it is possible to test using the electrode pads P1n,..., P6n of the
ここで、半導体チップ１０ｔの試験に使用するときには、予めテストに用いる半導体チップ１０ｎの電極パッドＰ１ｎ，・・，Ｐ６ｎを入力ノードとなるように設定する。例えば、各半導体チップ１０ｎの電極パッドＰ１ｎ，・・，Ｐ６ｎのうち一つの端子に所定信号を入力することで、試験前に電極パッドＰ１ｎ，・・，Ｐ６ｎが入力ノードとなるように内部回路１１を構成する。
Here, when used for the test of the
このように半導体チップ１０ｔの試験に使用するときに用いる半導体チップ１０ｎの電極パッドＰ１ｎ，・・，Ｐ６ｎを入力ノードとすることにより、他半導体チップ１０ｎが影響を及ぼさないようにしている。
As described above, by using the electrode pads P1n,..., P6n of the
なお、各半導体チップ１０の電極パッドＰ１，・・，Ｐ６のうち、上述のようにすべての電極パットを他半導体チップ１０の試験用の電極パッドを用いるのではなく、一部の電極パッドのみを他半導体チップ１０の試験用の電極パッドとして用いるようにしてもよい。
Of the electrode pads P1,..., P6 of each
例えば、半導体チップ１０の電極パッドＰ１，・・，Ｐ６のうち、内部回路１１の入力ノードとなる電極パッドのみを他半導体チップ１０ｎの試験用の電極パッドとして用いるようにする。これにより、予めテストに用いる他半導体チップ１０ｎの電極パッドＰ１ｎ，・・，Ｐ６ｎを入力ノードとなるように設定する必要がない。
For example, among the electrode pads P1,..., P6 of the
（試験領域Ｒ２について）
図１における半導体ウエハの周辺の試験領域Ｒ２について、図４を用いて説明する。図４は、図１の半導体ウエハにおける周辺の試験領域Ｒ２の拡大図である。自半導体チップ１０ｔの内部回路１１ｔと他半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎとの接続関係については、上述した図２と同様の説明のため重複説明を省略する。
(About test area R2)
A test region R2 around the semiconductor wafer in FIG. 1 will be described with reference to FIG. FIG. 4 is an enlarged view of the peripheral test region R2 in the semiconductor wafer of FIG. The connection relationship between the
図４に示すように、試験領域Ｒ２には、試験する自半導体チップ１０ｔの横方向の右側に他半導体チップ１０ｎが形成されておらず、テスト用配線１４ｄ，１４ｅ，１４ｆを接続する積層構造の電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを設けるようにしている。
As shown in FIG. 4, in the test region R2, the
自半導体チップ１０ｔの内部回路１１ｔには、半導体チップ領域以外の領域（ここでは半導体ウエハの周縁領域）に形成した各電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを各テスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
In the
ここで、半導体テスタ装置（図示しない）を用いて本半導体ウエハ１の試験領域Ｒ２における自半導体チップ１０ｔの内部回路１１ｔを試験する手順について説明する。
Here, a procedure for testing the
図４に示すように、試験に使用する電極パッドには、自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔに加え、左側に位置する他半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎ、及び右側に位置する電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを使用する。
As shown in FIG. 4, in addition to the electrode pads P1t, P2t,..., P6t of the
そして、半導体テスタ装置は、上記試験領域Ｒ２内の電極パッドにプローブ針を接触させて一部の電極パッドに電圧もしくは電流を印加し、一部の電極パッドの電圧や電流を検出する。そして、検出した電圧や電流に基づいて、内部回路１１の動作を確認することで、良否試験を実施している。 Then, the semiconductor tester device detects the voltage or current of some electrode pads by bringing a probe needle into contact with the electrode pads in the test region R2 and applying voltage or current to some electrode pads. And the quality test is implemented by confirming the operation | movement of the internal circuit 11 based on the detected voltage and electric current.
従って、本実施形態の半導体ウエハによれば、試験専用の電極パッドとして、他半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎや電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを用いることができ、自半導体チップ１０ｔ内のパッド数を減らすことができる。この半導体チップには、製品用の電極パッドのみを設けるようにできるため、各半導体チップのチップサイズを小さくでき、半導体チップのチップ数を増加することができる効果がある。
Therefore, according to the semiconductor wafer of this embodiment, the electrode pads P4n, P5n, and P6n of the
なお、半導体チップ領域以外の領域に形成した電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎは、図４に示す例では正方形に形成したが、図５に示すように半導体ウエハ外周へ延伸するように帯形に形成することもできる。 The electrode pads P1n, P2n, and P3n formed in regions other than the semiconductor chip region are formed in a square shape in the example shown in FIG. 4, but are formed in a strip shape so as to extend to the outer periphery of the semiconductor wafer as shown in FIG. You can also
このように構成することにより、半導体チップ１０領域以外の領域に形成した各電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎをメッキなどにより容易に形成することができる。
With this configuration, the electrode pads P1n, P2n, and P3n formed in regions other than the
［２．その他の変形例］
図６から図９を用いて、本実施形態の半導体ウエハにおける自半導体チップ１０ｔと他半導体チップ１０ｎとの接続構成の変形例について説明する。図６から図９には、上述した構成と同一符号を付しており重複説明となる部分は省略するものとする。
[2. Other variations]
A modification of the connection configuration between the
［２．１ 変形例１］
図６に示すように、変形例１における半導体ウエハでは、自半導体チップ１０ｔに対して縦方向に整列した上下側の他半導体チップ１０ｎ，１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎを試験用として使用するものである。
[2.1 Modification 1]
As shown in FIG. 6, in the semiconductor wafer in Modification 1, the electrode pads P1n, P2n,..., P6n of the upper and lower
すなわち、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔの上側に位置する他の半導体チップ１０ｎの各電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎを各テスト用配線１４ａ，１４ｂ，１４ｃを介して接続するようにしている。また、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔの下側に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎをテスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
That is, the electrode pads P1n, P2n, P3n of the
このように構成することにより、左右方向に位置する他半導体チップ１０ｎの電極パッドよりも、上下方向に位置する他半導体チップ１０ｎの電極パッドの方が、自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔとの間隔が狭いときに有効となる。
すなわち、半導体テスタ装置のプローブ針を配置する間隔に制限があるために、自半導体チップ１０ｔの電極パッドと左右方向に位置する他半導体チップ１０ｎの電極パッドとにプローブ針を配置できないような場合であっても有効にプローブ針を配置可能にできる。
By configuring in this way, the electrode pads of the
That is, there is a limit to the interval at which the probe needles of the semiconductor tester device are arranged, so that the probe needles cannot be arranged on the electrode pads of the
［２．２ 変形例２］
図７に示すように、変形例２における半導体ウエハは、自半導体チップ１０ｔに対して斜め方向に整列した斜め上側または斜め下側に位置する他半導体チップ１０ｎ，１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎを試験用として使用するものである。
[2.2 Modification 2]
As shown in FIG. 7, the semiconductor wafer according to the second modification is configured such that the electrode pads P1n, P2n,... Of the
すなわち、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに対して斜め上側に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎをテスト用配線１４ａ，１４ｂ，１４ｃを介して接続するようにしている。また、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに対して斜め下側に位置する他の半導体チップ１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎをテスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
That is, in the
このように構成することにより、試験に用いる他半導体チップ１０ｎの電極パッドと自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔとの間隔を広くとることができ、プローブ針の配置が容易になる。
With this configuration, the distance between the electrode pads of the
［２．３ 変形例３］
図８に示すように、変形例３における半導体ウエハは、自半導体チップ１０ｔに対して左右斜め上方向に整列した左右斜め上方側の他半導体チップ１０ｎ，１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎを試験用として使用するものである。
[2.3 Modification 3]
As shown in FIG. 8, the semiconductor wafer according to the third modification is configured such that the electrode pads P1n, P2n,... , P6n is used for testing.
すなわち、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに左斜め上側に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎをテスト用配線１４ａ，１４ｂ，１４ｃを介して接続するようにしている。また、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに右斜め下側に位置する他の半導体チップ１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎをテスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
That is, electrode pads P4n, P5n, and P6n of
このように構成することにより、試験に用いる他半導体チップ１０ｎの電極パッドと自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔとの間隔を広くとることができ、プローブ針の配置が容易になる。
With this configuration, the distance between the electrode pads of the
［２．４ 変形例４］
図９に示すように、変形例４における半導体ウエハは、自半導体チップ１０ｔに対して横方向にかつ１個飛ばしに整列した左右側の他半導体チップ１０ｎ，１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，・・・，Ｐ６ｎを試験用として使用するものである。
[2.4 Modification 4]
As shown in FIG. 9, the semiconductor wafer in the modified example 4 has electrode pads P1n, P2n,... On the left and right
すなわち、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに１個飛ばしに左側に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎ，Ｐ５ｎ，Ｐ６ｎをテスト用配線１４ａ，１４ｂ，１４ｃを介して接続するようにしている。また、自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに１つ飛ばしに右側に位置する他の半導体チップ１０ｎの電極パッドＰ１ｎ，Ｐ２ｎ，Ｐ３ｎをテスト用配線１４ｄ，１４ｅ，１４ｆを介して接続するようにしている。
That is, in the
このように構成することにより、試験に用いる他半導体チップ１０ｎの電極パッドと自半導体チップ１０ｔの電極パッドＰ１ｔ，Ｐ２ｔ，・・，Ｐ６ｔとの間隔を十分に広くとることができ、プローブ針の配置が容易になる。
With this configuration, the distance between the electrode pads of the
［２．５ 変形例５］
図１０に示すように、変形例５における半導体ウエハは、自半導体チップ１０ｔに対して横方向に整列した左側の他半導体チップ１０ｎ，１０ｎの電極パッドを試験用として使用するものである。
[2.5 Modification 5]
As shown in FIG. 10, the semiconductor wafer in the modification 5 uses the electrode pads of the
自半導体チップ１０ｔの内部回路１１ｔには、自半導体チップ１０ｔに左側に位置する他の半導体チップ１０ｎの電極パッドＰ１ｎをテスト用配線１４ａから分岐した第１テスト用配線１４ａ１および第２テスト用配線１４ａ２を介して接続するようにしている。
The
このように構成することにより、例えば、半導体チップ１０ｎの１つの電極パッドＰ４ｎから各テスト用配線１４ａ１，１４ａ２を介して自半導体チップ１０ｔの内部回路１１ｔへ２箇所同時に試験を行うことが可能となる効果がある。
By configuring in this way, for example, it becomes possible to simultaneously test two locations from the one electrode pad P4n of the
例えば、電極パッドＰ４ｎに接続された内部回路１１ｔの２箇所のノードが入力ノードであり、同時に同じ信号を入力してテスト可能であるノードであるとき、電極パッドＰ４ｎから一つの信号を入力することで同時に試験が可能である。従って、入力ノードを２つ設けてそれぞれに信号を入力することに比べて、試験用の電極パッドが減らすことができる。
For example, when two nodes of the
［２．６ 変形例６］
図１１に示すように、変形例６における半導体ウエハは、縦方向に配列した両自半導体チップ１０ｔ１，１０ｔ２に対して横方向に整列した左側の他半導体チップ１０ｎの電極パッドを試験用として使用するものである。
[2.6 Modification 6]
As shown in FIG. 11, the semiconductor wafer in Modification 6 uses the electrode pads of the
すなわち、上方に位置する自半導体チップ１０ｔ１の内部回路１１ｔ１には、左側に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎをテスト用配線１４ａから分岐した第１テスト用配線１４ａ１を介して接続するようにしている。下方に位置する自半導体チップ１０ｔ２の内部回路１１ｔ２には、左斜め方向に位置する他の半導体チップ１０ｎの電極パッドＰ４ｎをテスト用配線１４ａから分岐した第２テスト用配線１４ａ２を介して接続するようにしている。
That is, the electrode pad P4n of the
このように構成することにより、１つの他半導体チップ１０ｎの電極パッドＰ４ｎから各テスト用配線１４ａ１，１４ａ２を介して２個の自半導体チップ１０ｔ，１０ｔの内部回路１１ｔ，１１ｔへ同時に試験を行うことが可能となり試験効率が向上する。
With this configuration, the test is simultaneously performed from the electrode pad P4n of one
なお、本実施形態において、半導体チップに形成した電極パッドのパッド数を６個としたが、このパッド数に限定するものではなくさらに複数の電極パッドを設けたとしても好適に実施することは可能である。 In this embodiment, the number of electrode pads formed on the semiconductor chip is six. However, the number of pads is not limited to this, and even if a plurality of electrode pads are provided, it can be suitably implemented. It is.
また、電極パッドにおける導電層の積層数についても、本実施形態が実施可能であれば適宜変更することが可能である。 Also, the number of conductive layers in the electrode pad can be changed as appropriate as long as this embodiment can be implemented.
本発明に係る実施の一形態について具体的に説明したが、本発明は、上述した実施の形態に限定されるものでなく、本発明の技術的思想に基づく各種の変形は可能である。 Although one embodiment according to the present invention has been specifically described, the present invention is not limited to the above-described embodiment, and various modifications based on the technical idea of the present invention are possible.
１ 半導体ウエハ
１０ 半導体チップ
１１ 内部回路
DESCRIPTION OF SYMBOLS 1
Claims (5)
前記各半導体チップは、
内部回路と、
外部との入出力を行う端子に接続される複数の電極パットと、
前記内部回路と他の半導体チップの電極パットとを接続するテスト用配線と、を有する半導体ウエハ。 A plurality of semiconductor chips,
Each of the semiconductor chips is
Internal circuitry,
A plurality of electrode pads connected to terminals for input / output with the outside;
A semiconductor wafer having test wiring for connecting the internal circuit and an electrode pad of another semiconductor chip.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2008226050A JP2010062308A (en) | 2008-09-03 | 2008-09-03 | Semiconductor wafer and semiconductor device |
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ID=42188802
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| JP (1) | JP2010062308A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9627282B2 (en) | 2015-05-20 | 2017-04-18 | Mitsubishi Electric Corporation | Method of manufacturing semiconductor device |
-
2008
- 2008-09-03 JP JP2008226050A patent/JP2010062308A/en active Pending
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