JP2010056246A - 半導体装置 - Google Patents
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Abstract
【課題】高耐圧と速い動作とを共に実現することが可能な半導体装置を提供する。
【解決手段】Ｎ型基板１上に形成されたＮ型の半導体層２と、この半導体層２の表面に形成されたＰ型の第１拡散層４と、半導体層２の表面に、第１拡散層４と互いに離間し、かつ、第１拡散層４を囲むように形成された、Ｐ型の第２拡散層４と、第１拡散層４の表面に形成された、Ｐ型の第３拡散層５と、第２拡散層４の表面に形成された、Ｐ型の第４拡散層７と、第１拡散層４の表面に形成され、第３拡散層５と電気的に接続された、Ｎ型の第５拡散層６と、第２拡散層４の表面と半導体層２の表面とをまたぐように形成され、第４拡散層７と電気的に接続された、Ｎ型の第６拡散層８とを含む、ＰＮ接合型ダイオードを有する半導体装置を構成する。
【選択図】図１
【解決手段】Ｎ型基板１上に形成されたＮ型の半導体層２と、この半導体層２の表面に形成されたＰ型の第１拡散層４と、半導体層２の表面に、第１拡散層４と互いに離間し、かつ、第１拡散層４を囲むように形成された、Ｐ型の第２拡散層４と、第１拡散層４の表面に形成された、Ｐ型の第３拡散層５と、第２拡散層４の表面に形成された、Ｐ型の第４拡散層７と、第１拡散層４の表面に形成され、第３拡散層５と電気的に接続された、Ｎ型の第５拡散層６と、第２拡散層４の表面と半導体層２の表面とをまたぐように形成され、第４拡散層７と電気的に接続された、Ｎ型の第６拡散層８とを含む、ＰＮ接合型ダイオードを有する半導体装置を構成する。
【選択図】図１
Description
本発明は、半導体装置に係わり、特に高耐圧が要求されるダイオードやトランジスタを有する半導体装置に係わる。
高耐圧パワーエレクトロニクスアプリケーション用途の高耐圧パワーデバイスとして、縦型ＰＮダイオード及び縦型ＤＭＯＳＦＥＴ（二重拡散電界効果型トランジスタ）が、一般的に知られている。
縦型ＤＭＯＳＦＥＴは、縦方向のドリフト領域の厚さ(深さ)及び不純物濃度によって、高耐圧を確保している。
縦型ＤＭＯＳＦＥＴは、縦方向のドリフト領域の厚さ(深さ)及び不純物濃度によって、高耐圧を確保している。
また、縦型ＰＮダイオード及び縦型ＤＭＯＳＦＥＴにおいて、さらに、素子の高い耐圧と低いオン抵抗とを両立するデバイス構造として、いわゆるスーパージャンクション構造がある。
このスーパージャンクション構造では、通常、ドリフト領域とピラー領域とが交互に繰返し形成されている（例えば、特許文献１参照。）
このスーパージャンクション構造では、通常、ドリフト領域とピラー領域とが交互に繰返し形成されている（例えば、特許文献１参照。）
スーパージャンクション構造の縦型ＰＮダイオードの一例の断面図を、図８に示す。
図８に示すように、Ｎ＋基板５１上に、Ｎ−のエピタキシャル層５２が形成され、このエピタキシャル層５２内に、柱状のＰ−のピラー領域５３が形成されている。このＰ−のピラー領域５３が形成されている部分以外の、残ったＮ−のエピタキシャル層５２を、ドリフト領域と呼んでいる。
ピラー領域５３の上には、エピタキシャル層５２の表面までＰ型のボディ領域５４が形成されており、このＰ型のボディ領域５４は、ピラー領域５３よりも広い幅で形成されている。
ボディ領域５４の中央の表面には、Ｐ型の電位取り出し領域（ＰＳＤ）５５が形成されている。各ボディ領域５４のＰ型の電位取り出し領域（ＰＳＤ）５５が配線で接続されて、アノード６２となっている。これに対して、基板５１側が、カソード６１となっている。
図８に示すように、Ｎ＋基板５１上に、Ｎ−のエピタキシャル層５２が形成され、このエピタキシャル層５２内に、柱状のＰ−のピラー領域５３が形成されている。このＰ−のピラー領域５３が形成されている部分以外の、残ったＮ−のエピタキシャル層５２を、ドリフト領域と呼んでいる。
ピラー領域５３の上には、エピタキシャル層５２の表面までＰ型のボディ領域５４が形成されており、このＰ型のボディ領域５４は、ピラー領域５３よりも広い幅で形成されている。
ボディ領域５４の中央の表面には、Ｐ型の電位取り出し領域（ＰＳＤ）５５が形成されている。各ボディ領域５４のＰ型の電位取り出し領域（ＰＳＤ）５５が配線で接続されて、アノード６２となっている。これに対して、基板５１側が、カソード６１となっている。
また、スーパージャンクション構造の縦型ＤＭＯＳＦＥＴの一例の断面図を、図９に示す。
図９に示すように、Ｎ＋基板５１〜ボディ領域５４までは、図８の縦型ＰＮダイオードと同様の構成となっている。
この縦型ＤＭＯＳＦＥＴにおいては、さらに、ボディ領域５４の表面に、中央のＰ型の電位取り出し領域（ＰＳＤ）５５と、その右又は左のＮ型の電位取り出し領域（ＮＳＤ）５６とが形成されている。
２つのボディ領域５４のＮＳＤ５６の間の上には、図示しないゲート絶縁膜を介してゲート電極５７が形成されている。
ゲート電極５７と、ゲート絶縁膜と、ボディ領域５４と、ＰＳＤ５５と、ＮＳＤ５６と、ドリフト領域５２とにより、ＭＯＳトランジスタが構成される。ゲート電極５７の下のボディ領域５４表面がＭＯＳトランジスタのチャネルとなる。
図９に示すように、Ｎ＋基板５１〜ボディ領域５４までは、図８の縦型ＰＮダイオードと同様の構成となっている。
この縦型ＤＭＯＳＦＥＴにおいては、さらに、ボディ領域５４の表面に、中央のＰ型の電位取り出し領域（ＰＳＤ）５５と、その右又は左のＮ型の電位取り出し領域（ＮＳＤ）５６とが形成されている。
２つのボディ領域５４のＮＳＤ５６の間の上には、図示しないゲート絶縁膜を介してゲート電極５７が形成されている。
ゲート電極５７と、ゲート絶縁膜と、ボディ領域５４と、ＰＳＤ５５と、ＮＳＤ５６と、ドリフト領域５２とにより、ＭＯＳトランジスタが構成される。ゲート電極５７の下のボディ領域５４表面がＭＯＳトランジスタのチャネルとなる。
そして、図８の縦型ＰＮダイオード及び図９の縦型ＤＭＯＳＦＥＴにおいて、Ｐ−のピラー領域５３と、Ｎ−のドリフト領域５２とは、同じ不純物量に設計されている。
このため、図８の縦型ＰＮダイオードに逆バイアスが印加されたときや、図９の縦型ＤＭＯＳＦＥＴがオフ状態であってドレイン・ソース間に逆バイアスが印加されたときには、ピラー領域５３とドリフト領域５２とが完全に空乏化されて、電界分布が均一になる。
これにより、スーパージャンクション構造を用いない場合と比較して、ドリフト領域の不純物濃度を高くしても、高耐圧を確保することができる。
また、ドリフト領域の不純物濃度を高くできるため、トランジスタがオン状態でのオン抵抗を低くすることが可能となる。
即ち、素子の高耐圧と低オン抵抗の両立を実現することができる。
このため、図８の縦型ＰＮダイオードに逆バイアスが印加されたときや、図９の縦型ＤＭＯＳＦＥＴがオフ状態であってドレイン・ソース間に逆バイアスが印加されたときには、ピラー領域５３とドリフト領域５２とが完全に空乏化されて、電界分布が均一になる。
これにより、スーパージャンクション構造を用いない場合と比較して、ドリフト領域の不純物濃度を高くしても、高耐圧を確保することができる。
また、ドリフト領域の不純物濃度を高くできるため、トランジスタがオン状態でのオン抵抗を低くすることが可能となる。
即ち、素子の高耐圧と低オン抵抗の両立を実現することができる。
なお、昇圧型コンバータの出力段回路等においては、縦型ＰＮダイオードが縦型ＤＭＯＳＦＥＴと一対で用いられることから、縦型ＤＭＯＳＦＥＴと同様にＮＳＤやゲート電極を有する構造の縦型ＰＮダイオードが構成される場合がある。
ところで、ダイオードに順方向バイアスで通電している状態から、瞬時にバイアス方向が逆方向に変化した場合には、アノード・カソード間接合の空乏層が拡がった安定状態になるまで、過渡的に逆方向の電流が流れる。この安定状態になるまでの時間は、リバースリカバリータイム（逆回復時間）と呼ばれている。
ダイオードのリバースリカバリータイムが長いと、回路動作が遅くなり、逆方向の電流による消費電流が増える。
図８及び図９に示したような、縦型ＰＮ接合ダイオードや縦型ＤＭＯＳＦＥＴにおいても、リバースリカバリータイムが長いと、回路動作が遅くなり、また逆方向電流による消費電流が増えて効率が低下する、といった問題があった。
上述した問題の解決のために、本発明においては、高耐圧と速い動作とを共に実現することが可能な半導体装置を提供するものである。
本発明の第１の半導体装置は、ＰＮ接合型ダイオードを有する半導体装置であって、このＰＮ接合型ダイオードが、以下の各層を含んで構成されているものである。
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）第１拡散層の表面に形成され、第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｇ）第２拡散層の表面と半導体層の表面とをまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）第１拡散層の表面に形成され、第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｇ）第２拡散層の表面と半導体層の表面とをまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層
本発明の第２の半導体装置は、二重拡散電界効果型トランジスタを有する半導体装置であって、この二重拡散電界効果型トランジスタが、以下の各層を含んで構成されているものである。
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）第１拡散層の表面に形成され、第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｇ）第２拡散層の表面と半導体層の表面とをまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層
（Ｈ）第１拡散層の表面及び半導体層の表面に形成されたゲート絶縁膜
（Ｉ）第１拡散層の表面の一部及び半導体層の表面の一部にまたがるように、ゲート絶縁膜上に形成された、ゲート電極
（Ａ）第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層
（Ｂ）半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層
（Ｃ）半導体層の表面に、第１拡散層と互いに離間し、かつ、第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層
（Ｄ）第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層
（Ｅ）第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層
（Ｆ）第１拡散層の表面に形成され、第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層
（Ｇ）第２拡散層の表面と半導体層の表面とをまたぐように形成され、第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層
（Ｈ）第１拡散層の表面及び半導体層の表面に形成されたゲート絶縁膜
（Ｉ）第１拡散層の表面の一部及び半導体層の表面の一部にまたがるように、ゲート絶縁膜上に形成された、ゲート電極
上述の各本発明の半導体装置の構成によれば、第６拡散層（第１導電型）が、第２拡散層（第２導電型）の表面と半導体層（第１導電型）の表面とをまたぐように形成されているので、これら第２拡散層及び半導体層が等電位になる。
さらに、半導体層と第１拡散層と第５拡散層とから構成されるトランジスタに対して、半導体層と第１拡散層と第２拡散層とから構成されるトランジスタが、互いに逆導電型のトランジスタとなり、これら２つのトランジスタでサイリスタ構造を構成する。
これにより、サイリスタを構成する２つのトランジスタの動作により、アノード内及びカソード内の少数キャリア（電子とホール）を素早く引き抜くことが可能になり、リバースリカバリータイムを短くすることができる。
さらに、半導体層と第１拡散層と第５拡散層とから構成されるトランジスタに対して、半導体層と第１拡散層と第２拡散層とから構成されるトランジスタが、互いに逆導電型のトランジスタとなり、これら２つのトランジスタでサイリスタ構造を構成する。
これにより、サイリスタを構成する２つのトランジスタの動作により、アノード内及びカソード内の少数キャリア（電子とホール）を素早く引き抜くことが可能になり、リバースリカバリータイムを短くすることができる。
上述の本発明によれば、リバースリカバリータイムを短くすることが可能になるため、回路動作を速くすることができる。また、逆方向の電流による消費電流を低減して、効率良く動作させることができる。
また、第１導電型と第２導電型との接合部分において、高い耐圧が得られる。
従って、本発明により、高い耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
また、第１導電型と第２導電型との接合部分において、高い耐圧が得られる。
従って、本発明により、高い耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
以下、発明を実施するための最良の形態（以下、実施の形態とする）について説明する。
なお、説明は以下の順序で行う。
１．本発明の第１の実施の形態
２．本発明の第２の実施の形態
３．変形例
なお、説明は以下の順序で行う。
１．本発明の第１の実施の形態
２．本発明の第２の実施の形態
３．変形例
＜１．本発明の第１の実施の形態＞
本発明の第１の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
本実施の形態は、縦型のＰＮ接合型ダイオード（以下、縦型ＰＮダイオードと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本発明の第１の実施の形態の半導体装置の概略構成図（断面図）を、図１に示す。
本実施の形態は、縦型のＰＮ接合型ダイオード（以下、縦型ＰＮダイオードと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
図１に示すように、Ｎ＋基板１上に、Ｎ−のエピタキシャル層２から成るドリフト領域と、Ｐ−のピラー領域３とが、交互に繰返し形成されて、スーパージャンクション構造が構成されている。
Ｐ−のピラー領域３の上には、エピタキシャル層２の表面までＰ型のボディ領域４が形成されている。このＰ型のボディ領域４は、ピラー領域３よりも広い幅で形成されている。
このボディ領域４の表面には、ボディ領域４の電位取り出し領域となるＰ型の電位取り出し領域（ＰＳＤ）５と、Ｎ型の電位取り出し領域（ＮＳＤ）６とが、それぞれ形成されている。Ｎ型の電位取り出し領域（ＮＳＤ）６は、ボディ領域の中央の表面に形成されている。Ｐ型の電位取り出し領域（ＰＳＤ）５は、Ｎ型の電位取り出し領域（ＮＳＤ）６の左右、即ち外側に形成されている。
各ボディ領域４の、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６が配線で接続されて、アノード１２となっている。これに対して、基板１側が、カソード１１となっている。
このボディ領域４の表面には、ボディ領域４の電位取り出し領域となるＰ型の電位取り出し領域（ＰＳＤ）５と、Ｎ型の電位取り出し領域（ＮＳＤ）６とが、それぞれ形成されている。Ｎ型の電位取り出し領域（ＮＳＤ）６は、ボディ領域の中央の表面に形成されている。Ｐ型の電位取り出し領域（ＰＳＤ）５は、Ｎ型の電位取り出し領域（ＮＳＤ）６の左右、即ち外側に形成されている。
各ボディ領域４の、Ｐ型の電位取り出し領域（ＰＳＤ）５及びＮ型の電位取り出し領域（ＮＳＤ）６が配線で接続されて、アノード１２となっている。これに対して、基板１側が、カソード１１となっている。
このような構成により、縦型ＰＮダイオードにおいて、Ｎ型の電位取り出し領域（ＮＳＤ）６をエミッタ、Ｐ型のボディ領域４及びピラー領域３をベース、Ｎ型の基板１及びエピタキシャル層２をコレクタとした、ＮＰＮトランジスタが形成される。
また、図１に示す半導体装置において、中央の３個の縦型ＰＮダイオードのさらに外側に、ボディ領域の表面の構成が中央の３個の縦型ＰＮダイオードとは異なる、スーパージャンクション構造の縦型ＰＮダイオードが配置されている。
この外側の縦型ＰＮダイオードでは、ボディ領域４の中央部の表面にＰ型の電位取り出し領域（ＰＳＤ）７が形成され、このＰ型の電位取り出し領域（ＰＳＤ）７の左右に、即ち外側に、Ｎ型の電位取り出し領域（ＮＳＤ）８が形成されている。そして、このＮ型の電位取り出し領域（ＮＳＤ）８は、ボディ領域４の表面とドリフト領域２の表面とにまたがるように形成されている。Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８は、配線により電気的に接続されている。
この外側の縦型ＰＮダイオードでは、ボディ領域４の中央部の表面にＰ型の電位取り出し領域（ＰＳＤ）７が形成され、このＰ型の電位取り出し領域（ＰＳＤ）７の左右に、即ち外側に、Ｎ型の電位取り出し領域（ＮＳＤ）８が形成されている。そして、このＮ型の電位取り出し領域（ＮＳＤ）８は、ボディ領域４の表面とドリフト領域２の表面とにまたがるように形成されている。Ｐ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８は、配線により電気的に接続されている。
外側の縦型ＰＮダイオードにおいて、上述のようにＰ型の電位取り出し領域（ＰＳＤ）７及びＮ型の電位取り出し領域（ＮＳＤ）８が構成されているので、Ｐ型のボディ領域４及びピラー領域３と、Ｎ型のドリフト領域２とが、等電位となる。
この外側の縦型ＰＮダイオードのボディ領域４及びピラー領域３をエミッタ、半導体基体１及びドリフト領域２をベース、前述したＮＰＮトランジスタを構成するボディ領域４及びピラー領域３をコレクタとして、ＰＮＰトランジスタが構成される。このＰＮＰトランジスタは、前述したＮＰＮトランジスタを囲むように形成される。
これらＮＰＮトランジスタ及びＰＮＰトランジスタによって、サイリスタ構造が形成される。
この外側の縦型ＰＮダイオードのボディ領域４及びピラー領域３をエミッタ、半導体基体１及びドリフト領域２をベース、前述したＮＰＮトランジスタを構成するボディ領域４及びピラー領域３をコレクタとして、ＰＮＰトランジスタが構成される。このＰＮＰトランジスタは、前述したＮＰＮトランジスタを囲むように形成される。
これらＮＰＮトランジスタ及びＰＮＰトランジスタによって、サイリスタ構造が形成される。
ここで、本実施の形態の半導体装置において、図１に示す縦型ＰＮダイオードを使用して、図２Ａに回路構成図を示すような、昇圧型コンバータの出力段回路を構成した場合を想定して、図１に示す縦型ＰＮダイオードの動作を説明する。
図２Ａに示すように、ダイオードＤのアノード側に、トランジスタＴｒのドレイン端子と、インダクタ（コイル）Ｌとが、接続されている。このトランジスタＴｒのソース端子側は、接地されている。また、ダイオードＤのカソード側は、キャパシターＣを介して、接地電位に接続されている。
そして、図２Ａに示すダイオードＤとして、図１に示す縦型ＰＮダイオードを使用する。
そして、図２Ａに示すダイオードＤとして、図１に示す縦型ＰＮダイオードを使用する。
図２Ａでは、トランジスタＴｒがオン状態であり、入力端子からインダクタＬを通じてトランジスタＴｒに電流が流れる。
ここで、図２Ｂに示すように、トランジスタＴｒがオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒのドレイン端子の電位が上がる。
このとき、トランジスタＴｒのドレイン端子とダイオードＤのアノードとが接続されているので、ダイオードＤのアノード・カソード間に順方向電圧が印加される。このため、ダイオードＤを介して電流が流れ、キャパシターＣをチャージする。
ここで、図２Ｂに示すように、トランジスタＴｒがオフ状態になると、入力端子と接地との間が遮断されるため、インダクタＬの逆起電力により、トランジスタＴｒのドレイン端子の電位が上がる。
このとき、トランジスタＴｒのドレイン端子とダイオードＤのアノードとが接続されているので、ダイオードＤのアノード・カソード間に順方向電圧が印加される。このため、ダイオードＤを介して電流が流れ、キャパシターＣをチャージする。
そして、図１の縦型ＰＮダイオードに順方向のバイアス電圧が印加されているときには、中央の３個の縦型ＰＮダイオード内に形成されている、前述したＮＰＮトランジスタは、図３に示すように、ダイオード３２として動作する。
また、外側の縦型ＰＮダイオードにより形成されている、前述したＰＮＰトランジスタは、図３に示すように、そのままＰＮＰトランジスタ３１として動作する。
そして、ダイオード３２のカソードがＰＮＰトランジスタ３１のベースに接続されているため、ＰＮＰトランジスタ３１の動作により、順方向のバイアス時の電流駆動能力を高めることができる。
また、外側の縦型ＰＮダイオードにより形成されている、前述したＰＮＰトランジスタは、図３に示すように、そのままＰＮＰトランジスタ３１として動作する。
そして、ダイオード３２のカソードがＰＮＰトランジスタ３１のベースに接続されているため、ＰＮＰトランジスタ３１の動作により、順方向のバイアス時の電流駆動能力を高めることができる。
一方、図２Ｃに示すように、トランジスタＴｒがオン状態になり、入力端子からインダクタＬを通ってトランジスタＴｒを介してグランドへ電流が流れると、トランジスタＴｒのドレイン端子は急激にグランド電位に下がる。
このとき、ダイオードＤのアノード電位もグランド電位に下がるため、ダイオードＤのアノード・カソード間に、急激に逆方向のバイアス電圧が印加された状態になる。
このとき、ダイオードＤのアノード電位もグランド電位に下がるため、ダイオードＤのアノード・カソード間に、急激に逆方向のバイアス電圧が印加された状態になる。
そして、図１の縦型ＰＮダイオードに逆方向のバイアス電圧が印加されているときには、中央の３個の縦型ＰＮダイオード内に形成されている、前述したＮＰＮトランジスタは、図４に示すように、そのままＮＰＮトランジスタ３４として動作する。
また、外側の縦型ＰＮ接合ダイオードにより形成されている、前述したＰＮＰトランジスタは、図４に示すように、そのままＰＮＰトランジスタ３３として動作する。ただし、図３の場合とは、ＰＮＰトランジスタのエミッタとコレクタとが逆の関係になる。
また、外側の縦型ＰＮ接合ダイオードにより形成されている、前述したＰＮＰトランジスタは、図４に示すように、そのままＰＮＰトランジスタ３３として動作する。ただし、図３の場合とは、ＰＮＰトランジスタのエミッタとコレクタとが逆の関係になる。
このとき、ＮＰＮトランジスタ３４の動作によって、カソード１１内の少数キャリアであるホール２１が、コレクタからベースを通ってエミッタへ引抜かれる。
即ち、ホール２１が、ＮＰＮトランジスタ３４のコレクタであるドリフト領域２から、ベースであるピラー領域３及びボディ領域４を通って、ＮＰＮトランジスタ３４のエミッタであるＮ型の電位取り出し領域（ＮＳＤ）６へ引き抜かれる。
また、ＰＮＰトランジスタ３３の動作によって、アノード１２内の少数キャリアである電子２２が、コレクタからベースを通ってエミッタへ引抜かれる。
即ち、電子２２が、ＰＮＰトランジスタ３３のコレクタであるピラー領域３及びボディ領域４から、ベースであるドリフト領域２を通って、エミッタである外側の縦型ＰＮ接合ダイオードのピラー領域３及びボディ領域４に引き抜かれる。外側の縦型ＰＮ接合ダイオードのボディ領域４は、表面のＮ型の電位取り出し領域（ＮＳＤ）８により、ドリフト領域２と等電位になっているので、さらに電子２２は、ドリフト領域２に引き抜かれる。
このようにして、カソード１１及びアノード１２の少数キャリアが、素早く引き抜かれるため、リバースリカバリータイムｔｒｒを短くすることが可能となる。
即ち、ホール２１が、ＮＰＮトランジスタ３４のコレクタであるドリフト領域２から、ベースであるピラー領域３及びボディ領域４を通って、ＮＰＮトランジスタ３４のエミッタであるＮ型の電位取り出し領域（ＮＳＤ）６へ引き抜かれる。
また、ＰＮＰトランジスタ３３の動作によって、アノード１２内の少数キャリアである電子２２が、コレクタからベースを通ってエミッタへ引抜かれる。
即ち、電子２２が、ＰＮＰトランジスタ３３のコレクタであるピラー領域３及びボディ領域４から、ベースであるドリフト領域２を通って、エミッタである外側の縦型ＰＮ接合ダイオードのピラー領域３及びボディ領域４に引き抜かれる。外側の縦型ＰＮ接合ダイオードのボディ領域４は、表面のＮ型の電位取り出し領域（ＮＳＤ）８により、ドリフト領域２と等電位になっているので、さらに電子２２は、ドリフト領域２に引き抜かれる。
このようにして、カソード１１及びアノード１２の少数キャリアが、素早く引き抜かれるため、リバースリカバリータイムｔｒｒを短くすることが可能となる。
本発明の第１導電型不純物を含有する半導体層は、本実施の形態では、Ｎ−のエピタキシャル層２である。
本発明の第１拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのボディ領域４である。
本発明の第３拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのＮ型の電位取り出し領域（ＮＳＤ）６である。
本発明の第６拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）８である。
また、本発明の第１ピラー層は、本実施の形態では、縦型ＰＮダイオードの間にある、Ｎ型のドリフト領域２である。本発明の第２ピラー層は、本実施の形態では、中央の縦型ＰＮダイオードのピラー領域３である。本発明の第３ピラー層は、本実施の形態では、外側の縦型ＰＮダイオードのピラー領域３である。
本発明の第１拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのボディ領域４である。
本発明の第２拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのボディ領域４である。
本発明の第３拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）５である。
本発明の第４拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）７である。
本発明の第５拡散層は、本実施の形態では、中央の縦型ＰＮダイオードのＮ型の電位取り出し領域（ＮＳＤ）６である。
本発明の第６拡散層は、本実施の形態では、外側の縦型ＰＮダイオードのＰ型の電位取り出し領域（ＰＳＤ）８である。
また、本発明の第１ピラー層は、本実施の形態では、縦型ＰＮダイオードの間にある、Ｎ型のドリフト領域２である。本発明の第２ピラー層は、本実施の形態では、中央の縦型ＰＮダイオードのピラー領域３である。本発明の第３ピラー層は、本実施の形態では、外側の縦型ＰＮダイオードのピラー領域３である。
上述の本実施の形態の半導体装置の構成によれば、中央の縦型ＰＮダイオードの外側に、ボディ領域４の表面のＮ型の電位取り出し領域（ＮＳＤ）８がボディ領域４の表面からドリフト領域２の表面にまたぐように形成された縦型ＰＮダイオードが配置されている。
この外側の縦型ＰＮダイオードによって、ＰＮＰトランジスタ３３が形成される。このＰＮＰトランジスタ３３と、中央の縦型ＰＮダイオードによって形成されるＮＰＮトランジスタ３４とによって、サイリスタが構成される。これにより、縦型ＰＮダイオードに逆方向のバイアスが印加されたときに、ホール２１と電子２２とを、素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。
この外側の縦型ＰＮダイオードによって、ＰＮＰトランジスタ３３が形成される。このＰＮＰトランジスタ３３と、中央の縦型ＰＮダイオードによって形成されるＮＰＮトランジスタ３４とによって、サイリスタが構成される。これにより、縦型ＰＮダイオードに逆方向のバイアスが印加されたときに、ホール２１と電子２２とを、素早く引き抜くことができ、リバースリカバリータイムｔｒｒを短くすることが可能になる。
このようにリバースリカバリータイムｔｒｒを短くすることが可能になるため、回路動作を速くすることができる。また、逆方向の電流による消費電流を低減して、効率良く動作させることができる。
そして、スーパージャンクション構造の縦型ＰＮダイオードにより、高い耐圧が得られる。
そして、スーパージャンクション構造の縦型ＰＮダイオードにより、高い耐圧が得られる。
また、本実施の形態の半導体装置の構成によれば、順方向バイアス電圧が印加されているときには、ＮＰＮトランジスタがダイオード３２として動作し、このダイオード３２のカソードがＰＮＰトランジスタ３１のベースに接続されている。
このため、ＰＮＰトランジスタ３１の動作により、順方向のバイアス時の電流駆動能力を高めることができる。
このため、ＰＮＰトランジスタ３１の動作により、順方向のバイアス時の電流駆動能力を高めることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
上述の実施の形態は、本発明を、スーパージャンクション構造の縦型ＰＮダイオードに適用した場合を説明した。
スーパージャンクション構造を用いない縦型ＰＮダイオード、スーパージャンクション構造を有する縦型のＤＭＯＳＦＥＴ（二重拡散電界効果型トランジスタ）、スーパージャンクション構造を用いない縦型のＤＭＯＳＦＥＴにも、同様に本発明を適用することが可能である。
また、これらの構成を含む、ＰＮ接合により高い耐圧が得られる構成に、本発明を適用することが可能である。
スーパージャンクション構造を用いない縦型ＰＮダイオード、スーパージャンクション構造を有する縦型のＤＭＯＳＦＥＴ（二重拡散電界効果型トランジスタ）、スーパージャンクション構造を用いない縦型のＤＭＯＳＦＥＴにも、同様に本発明を適用することが可能である。
また、これらの構成を含む、ＰＮ接合により高い耐圧が得られる構成に、本発明を適用することが可能である。
なお、図２Ａ〜図２Ｃに示した昇圧型コンバータの出力段回路において、ダイオードＤの代わりにトランジスタを使用して、図５に示すような回路構成とすることも可能である。図５においては、スイッチング用の第１のトランジスタＴｒ１のドレイン端子とキャパシターＣとの間に、ＭＯＳＦＥＴから成る第２のトランジスタＴｒ２が接続されている。
この図５に示す回路構成の第２のトランジスタＴｒ２に、本発明を適用することも可能である。
この図５に示す回路構成の第２のトランジスタＴｒ２に、本発明を適用することも可能である。
＜２．本発明の第２の実施の形態＞
本発明の第２の実施の形態の半導体装置の概略構成図（断面図）を、図６に示す。
本実施の形態は、縦型のＤＭＯＳＦＥＴ（以下、縦型ＤＭＯＳＦＥＴと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本実施の形態の半導体装置の概略構成は、図１に示した先の実施の形態（縦型ＰＮダイオードの場合）と同様であるので、以下、特に図１の半導体装置とは異なる部分を説明する。
図６に示すように、中央部の３つのボディ領域４においては、Ｐ型の電位取り出し領域５及びＮ型の電位取り出し領域（ＮＳＤ）６の配置が第１の実施の形態とは逆であり、Ｐ型の電位取り出し領域（ＰＳＤ）５がボディ領域４の中央部の表面に形成されている。さらに、２つのボディ領域４のＮ型の電位取り出し領域（ＮＳＤ）６にまたがって、その上の図示しないゲート絶縁膜を介して、ゲート電極９が形成されている。ゲート電極９には、アノード１２に接続された配線とは電気的に独立した、別の配線が接続されている。これにより、ゲート電極９の下のボディ領域４表面をチャネルとする、縦型ＤＭＯＳＦＥＴが構成されている。
この縦型ＤＭＯＳＦＥＴにおいても、ピラー領域３及びボディ領域４とドリフト領域２とがスーパージャンクション構造に形成されているため、耐圧を高くすることができる。
本発明の第２の実施の形態の半導体装置の概略構成図（断面図）を、図６に示す。
本実施の形態は、縦型のＤＭＯＳＦＥＴ（以下、縦型ＤＭＯＳＦＥＴと呼ぶこととする）を有する半導体装置に、本発明を適用した場合である。
本実施の形態の半導体装置の概略構成は、図１に示した先の実施の形態（縦型ＰＮダイオードの場合）と同様であるので、以下、特に図１の半導体装置とは異なる部分を説明する。
図６に示すように、中央部の３つのボディ領域４においては、Ｐ型の電位取り出し領域５及びＮ型の電位取り出し領域（ＮＳＤ）６の配置が第１の実施の形態とは逆であり、Ｐ型の電位取り出し領域（ＰＳＤ）５がボディ領域４の中央部の表面に形成されている。さらに、２つのボディ領域４のＮ型の電位取り出し領域（ＮＳＤ）６にまたがって、その上の図示しないゲート絶縁膜を介して、ゲート電極９が形成されている。ゲート電極９には、アノード１２に接続された配線とは電気的に独立した、別の配線が接続されている。これにより、ゲート電極９の下のボディ領域４表面をチャネルとする、縦型ＤＭＯＳＦＥＴが構成されている。
この縦型ＤＭＯＳＦＥＴにおいても、ピラー領域３及びボディ領域４とドリフト領域２とがスーパージャンクション構造に形成されているため、耐圧を高くすることができる。
本実施の形態においても、図１に示した先の実施の形態と同様に、中央の縦型ＤＭＯＳＦＥＴの外側に、ボディ領域４とドリフト領域２にまたがって形成されたＮ型の電位取り出し領域（ＮＳＤ）８を有する縦型ＰＮダイオードが配置されている。
このため、縦型ＤＭＯＳＦＥＴに通常と逆方向のバイアスが印加された際に、少数キャリアを素早く引き抜くことができ、回路動作を速くすることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
このため、縦型ＤＭＯＳＦＥＴに通常と逆方向のバイアスが印加された際に、少数キャリアを素早く引き抜くことができ、回路動作を速くすることができる。
従って、本実施の形態により、高耐圧と速い動作とを共に実現することが可能な半導体装置を構成することができる。
＜３．変形例＞
本発明の変形例としては、例えば、以下に挙げる構成が考えられる。
（１）スーパージャンクション構造以外の接合部の構造により、高い耐圧を実現する構成
（２）ピラー領域がなく、ボディ領域だけの構成
（３）ボディ領域とピラー領域とが一体であり、同じ幅である構成
（４）縦型ＤＭＯＳＦＥＴのゲート電極が、基体に埋め込まれたトレンチ構造である構成
（５）縦型ではない（例えば横型の）接合部を有する構成
これらの他にも、様々な変形が可能である。
本発明の変形例としては、例えば、以下に挙げる構成が考えられる。
（１）スーパージャンクション構造以外の接合部の構造により、高い耐圧を実現する構成
（２）ピラー領域がなく、ボディ領域だけの構成
（３）ボディ領域とピラー領域とが一体であり、同じ幅である構成
（４）縦型ＤＭＯＳＦＥＴのゲート電極が、基体に埋め込まれたトレンチ構造である構成
（５）縦型ではない（例えば横型の）接合部を有する構成
これらの他にも、様々な変形が可能である。
本発明の半導体装置において、半導体としては、シリコンの他、ゲルマニウムや、化合物半導体も使用することが可能である。
また、本発明の半導体装置において、半導体基体としては、半導体基板、半導体基板とその上の半導体エピタキシャル層等の構成を使用することが可能である。
また、本発明の半導体装置において、半導体基体としては、半導体基板、半導体基板とその上の半導体エピタキシャル層等の構成を使用することが可能である。
また、上述した各実施の形態では、基板１及びドリフト領域２をＮ型として、ピラー領域３及びボディ領域４をＰ型としていた。
本発明では、これらの各領域が、それぞれ逆の導電型である半導体装置を構成することも可能である。
本発明では、これらの各領域が、それぞれ逆の導電型である半導体装置を構成することも可能である。
また、縦型ＤＭＯＳＦＥＴと縦型ＰＮダイオードとを共に有する半導体装置において、これら縦型ＤＭＯＳＦＥＴ及び縦型ＰＮダイオードの構成をなるべく共通化することが考えられる。
本発明の変形例の１つとして、このように共通化した場合の、縦型ＰＮダイオードの部分の概略構成図（断面図）を、図７に示す。図７においては、符号や部品の構成を、図１及び図６に示した各実施の形態と同様としている。
図７に示すように、図６に示した縦型ＤＭＯＳＦＥＴと同様に、２つのボディ領域４上にゲート電極９が形成されている。
ただし、この図７の場合、ゲート電極９は、Ｐ型の電位取り出し領域（ＰＳＤ）６及びＮ型の電位取り出し領域（ＮＳＤ）５に接続されている配線に接続されている。これにより、ＤＭＯＳＦＥＴがダイオードとして動作する。
このように、縦型ＤＭＯＳＦＥＴと同様の構成で縦型ＰＮダイオードを形成することにより、縦型ＤＭＯＳＦＥＴと縦型ＰＮダイオードとを共に有する半導体装置において、製造する際に、マスクや工程数を削減することが可能になる。また、配線の接続を変えるだけで、ＤＭＯＳＦＥＴとＰＮダイオードとを作り分けできるため、製造工程が簡略化される。
本発明の変形例の１つとして、このように共通化した場合の、縦型ＰＮダイオードの部分の概略構成図（断面図）を、図７に示す。図７においては、符号や部品の構成を、図１及び図６に示した各実施の形態と同様としている。
図７に示すように、図６に示した縦型ＤＭＯＳＦＥＴと同様に、２つのボディ領域４上にゲート電極９が形成されている。
ただし、この図７の場合、ゲート電極９は、Ｐ型の電位取り出し領域（ＰＳＤ）６及びＮ型の電位取り出し領域（ＮＳＤ）５に接続されている配線に接続されている。これにより、ＤＭＯＳＦＥＴがダイオードとして動作する。
このように、縦型ＤＭＯＳＦＥＴと同様の構成で縦型ＰＮダイオードを形成することにより、縦型ＤＭＯＳＦＥＴと縦型ＰＮダイオードとを共に有する半導体装置において、製造する際に、マスクや工程数を削減することが可能になる。また、配線の接続を変えるだけで、ＤＭＯＳＦＥＴとＰＮダイオードとを作り分けできるため、製造工程が簡略化される。
なお、本発明において、第１拡散層と、第１拡散層を囲むように形成された第２拡散層との、平面形状や平面配置は、様々な構成が可能であり、特に限定されるものではない。
平面形状としては、例えば、個々に独立した島状、ストライプ状、リング状等が挙げられる。
平面配置としては、第２拡散層を第１拡散層の周囲全体に設けた配置や、第２拡散層を第１拡散層の１次元方向の両外側（前後又は左右）に設けた配置等が挙げられる。
平面形状としては、例えば、個々に独立した島状、ストライプ状、リング状等が挙げられる。
平面配置としては、第２拡散層を第１拡散層の周囲全体に設けた配置や、第２拡散層を第１拡散層の１次元方向の両外側（前後又は左右）に設けた配置等が挙げられる。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 基板、２ エピタキシャル層（ドリフト領域）、３ ピラー領域、４ ボディ領域、５，７ Ｐ型の電位取り出し領域（ＰＳＤ）、６，８ Ｎ型の電位取り出し領域（ＮＳＤ）、９ ゲート電極、１１ カソード、１２ アノード、２１ ホール、２２ 電子、３１ ＰＮＰトランジスタ、３２ ダイオード、３３ ＰＮＰトランジスタ、３４ ＮＰＮトランジスタ、Ｃ キャパシター、Ｄ ダイオード、Ｌ インダクタ（コイル）、Ｔｒ トランジスタ、Ｔｒ１ 第１のトランジスタ、Ｔｒ２ 第２のトランジスタ
Claims (5)
- ＰＮ接合型ダイオードを有する半導体装置であって、
第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層と、
前記半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層と、
前記半導体層の表面に、前記第１拡散層と互いに離間し、かつ、前記第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層と、
前記第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層と、
前記第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層と、
前記第１拡散層の表面に形成され、前記第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層と、
前記第２拡散層の表面と前記半導体層の表面とをまたぐように形成され、前記第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層とを含んで、前記ＰＮ接合型ダイオードが構成されている
半導体装置。 - 前記第１導電型の半導体基体上に形成された第１導電型不純物を含む第１ピラー層と、
前記第１ピラー層と交互に配置され、前記第１拡散層の下方に延びるように形成された、第２導電型不純物を含む第２ピラー層と、
前記第２拡散層の下方に延びるように形成された第３ピラー層とをさらに含んで、前記ＰＮ接合型ダイオードが構成されている
請求項１に記載の半導体装置。 - 二重拡散電界効果型トランジスタを有する半導体装置であって、
第１導電型の半導体基体上に形成された第１導電型不純物を含有する半導体層と、
前記半導体層の表面に形成された、第２導電型不純物を含有する第１拡散層と、
前記半導体層の表面に、前記第１拡散層と互いに離間し、かつ、前記第１拡散層を囲むように形成された、第２導電型不純物を含有する第２拡散層と、
前記第１拡散層の表面に形成された、第２導電型不純物を含有する第３拡散層と、
前記第２拡散層の表面に形成された、第２導電型不純物を含有する第４拡散層と、
前記第１拡散層の表面に形成され、前記第３拡散層と電気的に接続された、第１導電型不純物を含有する第５拡散層と、
前記第２拡散層の表面と前記半導体層の表面とをまたぐように形成され、前記第４拡散層と電気的に接続された、第１導電型不純物を含有する第６拡散層と、
前記第１拡散層の表面及び前記半導体層の表面に形成されたゲート絶縁膜と、
前記第１拡散層の表面の一部及び前記半導体層の表面の一部にまたがるように、前記ゲート絶縁膜上に形成された、ゲート電極とを含んで、前記二重拡散電界効果型トランジスタが構成されている
半導体装置。 - 前記第１導電型の半導体基体上に形成された第１導電型不純物を含む第１ピラー層と、
前記第１ピラー層と交互に配置され、前記第１拡散層の下方に延びるように形成された、第２導電型不純物を含む第２ピラー層と、
前記第２拡散層の下方に延びるように形成された第３ピラー層とをさらに含んで、前記二重拡散電界効果型トランジスタが構成されている
請求項３に記載の半導体装置。 - 前記二重拡散電界効果型トランジスタの、前記半導体層と、前記第１拡散層と、前記第２拡散層と、前記第３拡散層と、前記第４拡散層と、前記第５拡散層と、前記ゲート絶縁膜と、前記ゲート電極と同じ構成を有すると共に、前記ゲート電極が、前記第３拡散層及び前記第５拡散層と電気的に接続されている、ＰＮ接合型ダイオードをさらに含む、請求項３に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008218807A JP2010056246A (ja) | 2008-08-27 | 2008-08-27 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008218807A JP2010056246A (ja) | 2008-08-27 | 2008-08-27 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010056246A true JP2010056246A (ja) | 2010-03-11 |
Family
ID=42071861
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008218807A Pending JP2010056246A (ja) | 2008-08-27 | 2008-08-27 | 半導体装置 |
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| Country | Link |
|---|---|
| JP (1) | JP2010056246A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105977308A (zh) * | 2016-06-21 | 2016-09-28 | 中航（重庆）微电子有限公司 | 超级势垒整流器器件及其制备方法 |
| CN106024910A (zh) * | 2016-05-26 | 2016-10-12 | 东南大学 | 鳍式快恢复超结功率半导体晶体管及其制备方法 |
| CN107017771A (zh) * | 2017-05-27 | 2017-08-04 | 电子科技大学 | 一种负电源转正电源转换电路及正电源转负电源转换电路 |
-
2008
- 2008-08-27 JP JP2008218807A patent/JP2010056246A/ja active Pending
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