JP2010056239A - 半導体装置及び半導体装置の製造方法 - Google Patents

Abstract

【課題】閾値電圧が異なるトランジスタ毎に閾値電圧を調整する技術を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を含む閾値電圧が異なる複数種類の電界効果型トランジスタを備え、電界効果型トランジスタの少なくとも１種類は、ゲート絶縁膜に少なくとも１種類の金属が存在する。
【選択図】図１１

Description

本発明は、電界効果型トランジスタ半導体装置の製造方法に関する。

半導体集積回路装置に用いられる素子のひとつにＭＯＳ電界効果型トランジスタ（MOSFET）がある。半導体集積回路装置を高速化・高集積化するために、MOSFETはスケーリング則にしたがって微細化される。MOSFETの高さ方向と横方向の寸法を同時に縮小することにより素子の特性を正常に保ちつつ、性能を上げることを可能にする。

また、次世代MOSFETでは、ゲートリーク電流を低減するため、ゲート絶縁膜に高誘電率（High-k）誘電体を用いることが検討されている。ゲート絶縁膜に高誘電率誘電体を用いたMOSFETは、同じトランジスタ性能を確保しつつ、ゲート絶縁膜の膜厚を厚くすることができ、ゲートリーク電流を抑制することができる。

例えば、高誘電率ゲート絶縁膜としてＨｆ系の材料を用いる場合、誘電率を上げるためにＨｆの濃度を高くすることが行われている。しかし、Ｈｆの濃度が高い場合は、閾値電圧が高い状態で固定され、閾値電圧が低いデバイスを作製することが困難となる。そのため、トランジスタのチャネル不純物の濃度を低くして閾値電圧を調整することが行われている。また、閾値電圧の調整に関する技術がある。
特開２００６−０９３６７０号公報

トランジスタのチャネル不純物の濃度を低くして閾値電圧を調整する従来の技術では、パンチスルーなどの問題が生じる。パンチスルーとは、ソースから延びた空乏層と、ドレインから延びた空乏層とが、つながる現象である。また、閾値電圧が異なるトランジスタを同一基板上に作製する場合、個々のトランジスタのチャネル不純物の濃度を調整して閾値電圧を調整するのは、製造工程数の増大を引き起こす。そのため、トランジスタのチャネル不純物の濃度を変更する以外の方法で閾値電圧を調整したいという要望がある。本開示は、上記課題に鑑みてなされたものであり、閾値電圧が異なるトランジスタ毎に閾値電圧を調整する技術を提供することを目的とする。

本発明の一観点による半導体装置は、半導体基板と、半導体基板上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、を含む閾値電圧が異なる複数種類の電界効果型トランジスタを備え、電界効果型トランジスタの少なくとも１種類は、ゲート絶縁膜に少なくとも１種類の金属が存在する。

開示の装置は、閾値電圧が異なるトランジスタ毎に閾値電圧を調整できる効果を奏する。

以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体装置及びその製造方法について説明する。以下の実施形態の構成は例示であり、開示の半導体装置及びその製造方法は実施形態の構成に限定されない。

〈第１実施形態〉
図１から図１５を参照して、第１実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態に係る半導体装置の製造方法においては、まず、図１に示すように、半導体基板２に素子分離領域３を形成する。半導体基板２は、例えば、シリコン基板である。本実施形態では、半導体基板２としてシリコン基板を用いているが、ゲルマニウム（Ｇｅ）を用いてもよい。半導体基板２に対する素子分離領域３の形成は、Shallow Trench Isolation（ＳＴＩ）又はＬＯＣＯＳ法等の方法を用いることが可能である。

半導体基板２に複数の素子分離領域３を形成することにより、半導体基板２にHigh SpeedのMOSFETが形成される領域と、StandardのMOSFETが形成される領域と、Low LeakのMOSFETが形成される領域とがそれぞれ画定される。本実施形態では、高速動作が要求されるMOSFETをHigh SpeedのMOSFETと呼び、低リーク電流が優先されるMOSFETをLow LeakのMOSFETと呼び、High SpeedのMOSFETとLow LeakのMOSFETの中間のMOSFETをStandardのMOSFETと呼ぶ。

High SpeedのMOSFET、StandardのMOSFET及びLow LeakのMOSFETの閾値電圧はそれぞれ異なる。High SpeedのMOSFET、StandardのMOSFET及びLow LeakのMOSFETの電源電圧は同じであってもよい。High SpeedのMOSFETが形成される領域をHigh Speed領域といい、StandardのMOSFETが形成される領域をStandard領域といい、Low LeakのMOSFETが形成される領域をLow Leak領域という。

次に、図１に示すように、半導体基板２に不純物をイオン注入して、半導体基板２にウェル４、５及び６を形成する。ｎウェルとしてウェル４、５及び６を形成する場合は、半導体基板２にｎ型不純物をイオン注入する。ｎ型不純物は、例えば、リン（Ｐ）又はヒ素（Ａｓ）である。ｐウェルとしてウェル４、５及び６を形成する場合は、半導体基板２にｐ型不純物をイオン注入する。ｐ型不純物は、例えば、ホウ素（Ｂ）である。

そして、閾値電圧を制御するための不純物をウェル４、５及び６にイオン注入する。ｎウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｎ型不純物をイオン注入する。ｐウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｐ型不純物をイオン注入する。

ウェル４には、１０〜４０ｋｅＶでドーズ量１×１０¹²／ｃｍ²〜１×１０¹³／ｃｍ²の不純物をイオン注入する。すなわち、ウェル４のチャネル不純物の濃度が１×１０¹²／ｃｍ³〜１×１０¹³／ｃｍ³となるように不純物をイオン注入する。

ウェル５には、１０〜４０ｋｅＶでドーズ量５×１０¹²／ｃｍ²〜５×１０¹³／ｃｍ²の不純物をイオン注入する。すなわち、ウェル５のチャネル不純物の濃度が５×１０¹²／ｃｍ³〜５×１０¹³／ｃｍ³となるように不純物をイオン注入する。

ウェル６には、１０〜４０ｋｅＶでドーズ量１×１０¹³／ｃｍ²〜１×１０¹⁴／ｃｍ²の不純物をイオン注入する。すなわち、ウェル６のチャネル不純物の濃度が１×１０¹³／ｃｍ³〜１×１０¹⁴／ｃｍ³となるように不純物をイオン注入する。

上述したウェル４、５及び６に注入する不純物のドーズ量は例示であって、他の値のドーズ量でウェル４、５及び６に不純物を注入してもよい。

また、ウェル４、５及び６にイオン注入する不純物のドーズ量を同一としてもよい。例えば、ウェル４、５及び６に、ドーズ量１×１０¹³／ｃｍ²の不純物をイオン注入しても
よい。ウェル４、５及び６にイオン注入する不純物のドーズ量を同一とすることにより、
ウェル４、５及び６のイオン注入を一つの工程で行うことが可能となる。

次に、図１に示すように、半導体基板２上にゲート絶縁膜７を成膜する。ゲート絶縁膜７は、Ｈｆ、Ｓｉ、Ｚｒ、Ｌａ、Ｙ及びＴａのうち少なくとも１種類を含む金属酸化物、金属酸窒化物又は金属窒化物である。すなわち、ゲート絶縁膜７は、High-K材料を含む高誘電率絶縁膜である。また、ゲート絶縁膜７は、結晶化していないアモルファス状態であってもよい。

ゲート絶縁膜７の成膜は、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相蒸
着）法、Atomic Layer Deposition（ＡＬＤ、原子層蒸着）法又はPhysical Vapor Deposition（ＰＶＤ、物理気相蒸着）法を用いる。

ゲート絶縁膜７の膜厚は、１．５ｎｍ〜４ｎｍとする。但し、この値は例示であり、ゲート絶縁膜７の膜厚を他の値としてもよい。ゲート絶縁膜７の膜厚を薄くすることにより、電気的膜厚を薄くすることができる。ゲート絶縁膜７の膜厚を厚くすることにより、ゲート絶縁膜７の誘電率を大きくすることができる。例えば、ゲート絶縁膜７の材料としてハフニウムシリケート（ＨｆＳｉＯ）を用いる場合、ゲート絶縁膜７の膜厚は２ｎｍ〜３ｎｍとするのが好ましい。

図２に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン１０を形成する。この場合、High Speed領域以外を覆うようにレジストパターン１０を形成する。すなわち、Standard領域及びLow Leak領域を覆うようにレジストパターン１０を形成する。

次に、図３に示すように、レジストパターン１０をマスクとして、High Speed領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、High Speed領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。例えば、スパッタ法によりHigh Speed領域内のゲート絶縁膜７上に金属を付着する。High Speed領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、High Speed領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

High Speed領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔである。また、ゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

ここで、High SpeedのMOSFETの閾値電圧の調整におけるウェル４にイオン注入する不純物のドーズ量及びHigh Speed領域内のゲート絶縁膜７上に付着する金属の種類及び面密度について説明する。ここでは、High SpeedのMOSFETの閾値電圧を所定電圧Ｖ１に調整する方法を説明する。

所定電圧Ｖ１に応じてウェル４にイオン注入する不純物のドーズ量、High Speed領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。すなわち、High SpeedのMOSFETの閾値電圧を所定電圧Ｖ１に調整するためのウェル４にイオン注入する不純物のドーズ量、High Speed領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。

図１で説明した工程では、上記で決定したドーズ量でウェル４に不純物をイオン注入する。また、図３で説明した工程では、上記で決定した金属の種類及び面密度でHigh Speed領域内のゲート絶縁膜７上に金属を付着する。

なお、High SpeedのMOSFETの閾値電圧を所定電圧Ｖ１に調整するための不純物のドーズ量、High Speed領域内のゲート絶縁膜７上に付着する金属の種類及び面密度は、予め実験により取得しておけばよい。また、実験により取得した値は、マップ化又はデータベース化しておいてもよい。

例えば、所定電圧Ｖ１が０．１Ｖの場合、不純物のドーズ量を１×１０¹²／ｃｍ²〜１
×１０¹³／ｃｍ²の範囲から決定する。そして、決定した不純物のドーズ量に基づいて金
属の種類及び面密度を決定する。金属の種類は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔの中から少なくとも１種類以上を決定する。金属の面密度は、５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲から決定する。

決定したドーズ量で、High Speed領域にイオン注入するとともに、決定した金属の種類及び面密度で、High Speed領域内のゲート絶縁膜７上に金属を付着することにより、High
SpeedのMOSFETの閾値電圧を所望の電圧に調整することができる。

そして、図４に示すように、レジストパターン１０の剥離を行う。レジストパターン１０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いること
が可能である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。半導体基板２及びゲート絶縁膜７に対する熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。また、半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン１０を剥離する前に行ってもよい。

ここで、半導体基板２及びゲート絶縁膜７に対する熱処理について説明する。半導体基板２及びゲート絶縁膜７に対する熱処理の条件により、High Speed領域内のゲート絶縁膜７上に付着させた金属の存在領域は変化する。半導体基板２及びゲート絶縁膜７に対する熱処理の条件によっては、High Speed領域内のゲート絶縁膜７の内部に金属が拡散し、High Speed領域内のゲート絶縁膜７の内部に金属が存在する。半導体基板２及びゲート絶縁膜７に対する熱処理の条件によっては、High Speed領域内のゲート絶縁膜７の内部に金属が拡散せず、High Speed領域内のゲート絶縁膜７の上面に金属が存在する。

上記説明した熱処理の条件のうち、熱処理温度を低く設定し、処理時間を短くすることにより、High Speed領域内のゲート絶縁膜７の上面又はその周辺に金属を存在させることが可能となる。

また、上記説明した熱処理の条件のうち、熱処理温度を高く設定し、処理時間を長くすることにより、High Speed領域内のゲート絶縁膜７の下部に金属を存在させることが可能となる。このように、半導体基板２及びゲート絶縁膜７に対する熱処理の条件を制御することにより、High Speed領域内のゲート絶縁膜７における金属の存在領域を変化させることが可能となる。そして、High Speed領域内のゲート絶縁膜７の内部に金属を存在させた場合、High Speed領域内のゲート絶縁膜７の内部に存在する金属の体積密度は、５×１０¹³atoms／ｃｍ³〜１×１０¹⁵atoms／ｃｍ³の範囲となる。

High Speed領域内のゲート絶縁膜７上に付着する金属の種類によっては、High Speed領域内のゲート絶縁膜７の上面に金属を存在させることでHigh SpeedのMOSFETの閾値電圧の調整が容易となる場合がある。また、High Speedのゲート絶縁膜７上に付着する金属の種類によっては、High Speedのゲート絶縁膜７の内部に金属を存在させることでHigh SpeedのMOSFETの閾値電圧の調整が容易となる場合がある。

そこで、High Speedのゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、High Speedのゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

次に、図５に示すように、ゲート絶縁膜７上にポリシリコン１１を形成する。ＣＶＤ法によりシランガスを窒素ガス中で熱分解させて、ポリシリコン１１をゲート絶縁膜７上に形成することが可能である。なお、図５から図１５の図面では、金属がゲート絶縁膜７の内部に存在する例を示す。

そして、図６に示すように、フォトリソグラフィ及びドライエッチングにより、ポリシリコン１１にパターニングを行い、ゲート絶縁膜７上にゲート電極１２、１３及び１４を形成する。より詳細には、High Speed領域にはゲート電極１２を形成し、Standard領域にはゲート電極１３を形成し、Low Leak領域にはゲート電極１４を形成する。

上述したように、半導体基板２及びゲート絶縁膜７に対する熱処理の条件を制御することでゲート絶縁膜７の上面に金属が存在する場合には、ゲート電極１２とゲート絶縁膜７との界面に金属が存在することになる。

次に、図７に示すように、Lightly Doped Drain（ＬＤＤ）領域１５及びサイドウォー
ル絶縁膜１６を形成する。具体的には、ゲート電極１２、１３及び１４をマスクとして、ウェル４、５及び６に不純物を注入することにより、High Speed領域、Standard領域及びLow Leak領域にＬＤＤ領域１５を形成する。ここでは、例えば、不純物をドーズ量１×１０¹³／ｃｍ²、加速エネルギー１０ｋｅＶの条件でイオン注入し、ＬＤＤ領域１５を形成
する。ｎウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｐ型不純物をイオン注入する。ｐウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｎ型不純物をイオン注入する。

そして、High Speed領域、Standard領域及びLow Leak領域を含む半導体基板２上に、ゲート電極１２、１３及び１４を覆うようにシリコン酸化膜を堆積する。ＣＶＤ法を用いることにより、シリコン酸化膜を半導体基板２上に堆積することが可能である。次に、ゲート電極１２、１３及び１４をマスクとして、異方性ドライエッチング（エッチバック）を行う。エッチバックを行うことにより、ゲート電極１２、１３及び１４の各側面にサイドウォール絶縁膜１６を形成する。

そして、図８に示すように、ソース／ドレイン領域１７及びシリサイド１８を形成する。具体的には、ゲート電極１２、１３、１４及びサイドウォール絶縁膜１７をマスクとして、ウェル４、５及び６に不純物を注入することにより、High Speed領域、Standard領域及びLow Leak領域にソース／ドレイン領域１７を形成する。ここでは、例えば、ＬＤＤ領域よりも高不純物濃度となるように、不純物をドーズ量５×１０¹³／ｃｍ²、加速エネル
ギー１５ｋｅＶの条件でイオン注入し、ＬＤＤ領域１５の一部と重畳するソース／ドレイン領域１７を形成する。ｎウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｐ型不純物をイオン注入する。ｐウェルとしてウェル４、５及び６を形成した場合、ウェル４、５及び６にｎ型不純物をイオン注入する。

次に、High Speed領域、Standard領域及びLow Leak領域を含む半導体基板２上にシリサイド１８を形成し得る金属を堆積した後に熱処理を行う。シリサイド１８を形成し得る金属は、例えばコバルト又はニッケルである。スパッタ法を用いることにより、シリサイド１８を形成し得る金属を半導体基板２上に堆積することが可能である。熱処理を行うこと
により、シリサイド１８を形成し得る金属とケイ素とが反応し、ゲート電極１２、１３及び１４上、及びソース／ドレイン領域１７上にシリサイド１８が形成される。シリサイド１８を形成することにより、ゲート電極１２、１３及び１４やソース／ドレイン領域１７の低抵抗化を図ることができる。

そして、図９に示すように、High Speed領域、Standard領域及びLow Leak領域を含む半導体基板２上に層間絶縁膜１９を形成し、Chemical Mechanical Polishing（ＣＭＰ、化
学機械研磨）法により層間絶縁膜１９を平坦化する。層間絶縁膜１９は、例えばシリコン酸化膜（ＳｉＯ₂）である。シランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁
膜１９を半導体基板２上に形成することが可能である。

次に、図１０に示すように、コンタクトプラグ２０及び配線２１を形成する。具体的には、フォトリソグラフィ及びエッチングにより、層間絶縁膜１９にコンタクトホールを形成する。そして、層間絶縁膜１９上に例えばタングステン（Ｗ）を堆積した後、ＣＭＰ法によりタングステンを研磨することで層間絶縁膜１９にコンタクトプラグ２０を形成する。次に、アルミニウム（Ａｌ）や銅（Ｃｕ）等の金属を層間絶縁膜１９上に堆積し、フォトリソグラフィ及びエッチングにより、層間絶縁膜１９上に配線２１を形成する。

そして、図１１に示すように、層間絶縁膜２２、コンタクトプラグ２３及び配線２４を形成する。具体的には、配線２１上に層間絶縁膜２２を形成し、ＣＭＰ法により層間絶縁膜２２を平坦化する。層間絶縁膜２２は、例えばシリコン酸化膜（ＳｉＯ₂）である。シ
ランガスと酸素ガスとを用いたＣＶＤ法により、層間絶縁膜２２を配線２１上に形成することが可能である。コンタクトプラグ２３及び配線２４の形成は、コンタクトプラグ２０及び配線２１の形成と同様に行う。

このように、層間絶縁膜２２、コンタクトプラグ２３及び配線２４を形成することにより、多層配線を形成することが可能である。また、必要に応じ、さらに層間絶縁層及び配線層の形成の工程を繰り返してもよい。

本実施形態では、High SpeedのMOSFETの閾値電圧を所望の電圧に調整する例を示したが、これに限らず、StandardのMOSFETの閾値電圧又はLow LeakのMOSFETの閾値電圧を所望の電圧に調整することも可能である。StandardのMOSFETの閾値電圧又はLow LeakのMOSFETの閾値電圧を所望の電圧に調整する一例を以下に示す。

＜StandardのMOSFETの閾値電圧の調整＞
StandardのMOSFETの閾値電圧を所望の電圧に調整する場合には、図１で説明した工程を行った後、図１２に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン３０を形成する。この場合、Standard領域以外を覆うようにレジストパターン３０を形成する。すなわち、High Speed領域及びLow Leak領域を覆うようにレジストパターン３０を形成する。

次に、図１３に示すように、レジストパターン３０をマスクとして、Standard領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、Standard領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。例えば、スパッタ法によりStandard領域内のゲート絶縁膜７上に金属を付着する。Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

Standard領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、
Ｔｉ、Ｔａ、Ｗ、Ｉｒ及び白金である。また、Standard領域内のゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

StandardのMOSFETの閾値電圧の調整におけるウェル５にイオン注入する不純物のドーズ量及びStandard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度について説明する。ここでは、StandardのMOSFETの閾値電圧を所定電圧Ｖ２に調整する方法を説明する。

所定電圧Ｖ２に応じてウェル５にイオン注入する不純物のドーズ量、Standard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。すなわち、StandardのMOSFETの閾値電圧を所定電圧Ｖ２に調整するための不純物のドーズ量、Standard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。

図１で説明した工程では、上記で決定したドーズ量でウェル５に不純物をイオン注入する。また、図１３で説明した工程では、上記で決定した金属の種類及び面密度でStandard領域内のゲート絶縁膜７上に金属を付着する。

なお、StandardのMOSFETの閾値電圧を所定電圧Ｖ２に調整するための不純物のドーズ量、Standard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度は、予め実験により取得しておけばよい。また、実験により取得した値は、マップ化又はデータベース化しておいてもよい。

例えば、所定電圧Ｖ２が０．２Ｖの場合、不純物のドーズ量を５×１０¹²／ｃｍ²〜５
×１０¹³／ｃｍ²の範囲から決定する。そして、決定した不純物のドーズ量に基づいてStandard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。Standard
領域内のゲート絶縁膜７上に付着する金属の種類は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔの中から少なくとも１種類以上を決定する。Standard領域内のゲート絶縁膜７上に付着する金属の面密度は、５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲から決定する。

決定したドーズ量で、Standard領域にイオン注入するとともに、決定した金属の種類及び面密度で、Standard領域内のゲート絶縁膜７上に金属を付着することにより、StandardのMOSFETの閾値電圧を所望の電圧に調整することができる。

そして、図１３に示すレジストパターン３０の剥離を行う。レジストパターン３０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いることが可能
である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。半導体基板２及びゲート絶縁膜７に対する熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン３０を剥離する前に行ってもよい。

なお、Standard領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、Standard領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

図１３に示すレジストパターン３０を剥離し、半導体基板２及びゲート絶縁膜７に熱処理を行った後の工程は、図５から図１１で説明した工程と同様である。

＜Low LeakのMOSFETの閾値電圧の調整＞
Low LeakのMOSFETの閾値電圧を所望の電圧に調整する場合には、図１で説明した工程を行った後、図１４に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン４０を形成する。この場合、Low Leak領域以外を覆うようにレジストパターン４０を形成する。すなわち、High Speed領域及びStandard領域を覆うようにレジストパターン４０を形成する。

次に、図１５に示すように、レジストパターン４０をマスクとして、Low Leak領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。例えば、スパッタ法によりLow Leak領域内のゲート絶縁膜７上に金属を付着する。Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及び白金である。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

Low LeakのMOSFETの閾値電圧の調整におけるウェル６にイオン注入する不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度について説明する。ここでは、Low LeakのMOSFETの閾値電圧を所定電圧Ｖ３に調整する方法を説明する。

所定電圧Ｖ３に応じてウェル６にイオン注入する不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。すなわち、Low LeakのMOSFETの閾値電圧を所定電圧Ｖ３に調整するための不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。

図１で説明した工程では、上記で決定したドーズ量でウェル６に不純物をイオン注入する。また、図１５で説明した工程では、上記で決定した金属の種類及び面密度でLow Leak領域内のゲート絶縁膜７上に金属を付着する。

なお、Low LeakのMOSFETの閾値電圧を所定電圧Ｖ３に調整するための不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度は、予め実験により取得しておけばよい。また、実験により取得した値は、マップ化又はデータベース化しておいてもよい。

例えば、所定電圧Ｖ３が０．３Ｖの場合、不純物のドーズ量を１×１０¹³／ｃｍ²〜１
×１０¹⁴／ｃｍ²の範囲から決定する。そして、決定した不純物のドーズ量に基づいてLow
Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。Low Leak
領域内のゲート絶縁膜７上に付着する金属の種類は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔの中から少なくとも１種類以上を決定する。Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度は、５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲から決定する。

決定したドーズ量で、Low Leak領域にイオン注入するとともに、決定した金属の種類及び面密度で、Low Leak領域内のゲート絶縁膜７上に金属を付着することにより、Low LeakのMOSFETの閾値電圧を所望の電圧に調整することができる。

そして、図１５に示すレジストパターン４０の剥離を行う。レジストパターン４０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いることが可能
である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン４０を剥離する前に行ってもよい。

なお、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

図１５に示すレジストパターン４０を剥離し、半導体基板２及びゲート絶縁膜７に熱処理を行った後の工程は、図５から図１１で説明した工程と同様である。また、半導体基板２及びゲート絶縁膜７の熱処理を行わない場合、レジストパターン４０の剥離を行った後の工程は、第１実施形態の図５から図１１で説明した工程と同様である。

本実施形態では、ｐ型（ｐチャネル）MOSFET又はｎ型（ｎチャネル）MOSFETを製造する例を示したが、これに限らず、CMOSFETを製造する場合にも本実施形態に係る半導体装置
及びその製造方法を適用することが可能である。

また、本実施形態では、High SpeedのMOSFET、StandardのMOSFET及びLow LeakのMOSFETの３種類を製造する例を示したが、これに限らず、閾値電圧が異なるMOSFETを４種類以上製造する場合にも本実施形態に係る半導体装置及びその製造方法を適用することが可能である。

本実施形態に係る半導体装置及びその製造方法によれば、MOSFETの閾値電圧を所望の電圧に調整することができる。すなわち、半導体基板２のMOSFETが形成される領域にイオン注入する不純物のドーズ量、ゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。決定したドーズ量で、半導体基板２のMOSFETが形成される領域にイオン注入するとともに、決定した金属の種類及び面密度で、ゲート絶縁膜７上に金属を付着することにより、MOSFETの閾値電圧を所望の電圧に調整することができる。

〈第２実施形態〉
図１６から図２２を参照して、第２実施形態に係る半導体装置及びその製造方法について説明する。第１実施形態では、一種類のMOSFETの閾値電圧を所望の電圧に調整する場合における半導体装置及びその製造方法について説明した。第２実施形態では、複数種類のMOSFETの閾値電圧を所望の電圧に調整する場合における半導体装置及びその製造方法について説明する。なお、同一の構成要素については、第１実施形態と同一の符号を付し、その説明を省略する。また、必要に応じて図１から図１５の図面を参照する。

第２実施形態に係る半導体装置及びその製造方法においては、第１実施形態で説明した図１から図４の工程と同様の工程を行う。そのため、ここでは、図１から図４の工程についてはその説明を省略し、図４以降の工程について以下で説明する。

図１６に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン５０を形成する。この場合、Standard領域以外を覆うようにレジストパターン５０を形成する。すなわち、High Speed領域及びLow Leak領域を覆うようにレジストパターン５０を形成する。

次に、図１７に示すように、レジストパターン５０をマスクとして、Standard領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、Standard領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。例えば、スパッタ法によりStandard領域内のゲート絶縁膜７上に金属を付着する。Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

Standard領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔである。また、Standard領域内のゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

Standard領域内のゲート絶縁膜７上に付着する金属は、High Speed領域内のゲート絶縁膜７上に付着する金属と同一種類の金属であってもよいし、異なる種類の金属であってもよい。また、Standard領域内のゲート絶縁膜７上に付着する金属の種類と、High Speed領域内のゲート絶縁膜７上に付着する金属の種類とが一部重複してもよい。

なお、StandardのMOSFETの閾値電圧の調整におけるウェル５にイオン注入する不純物のドーズ量、Standard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度の決定については、第１実施形態と同様の方法で行う。

そして、図１８に示すように、レジストパターン５０の剥離を行う。レジストパターン５０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いるこ
とが可能である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。また、半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン５０を剥離する前に行ってもよい。

なお、Standard領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、High Speed領域内のゲート絶縁膜７及びStandard領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。

さらに、Standard領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。また、High Speed領域内のゲート絶縁膜７及びStandard領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

そして、図１９に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン６０を形成する。この場合、Low Leak領域以外を覆うようにレジストパターン６０を形成する。すなわち、High Speed領域及びStandard領域を覆うようにレジストパターン６０を形成する。

次に、図２０に示すように、レジストパターン６０をマスクとして、Low Leak領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。例えば、スパッタ法に
よりLow Leak領域内のゲート絶縁膜７上に金属を付着する。Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔである。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属は、High Speed領域内のゲート絶縁膜７上に付着する金属と同一種類の金属であってもよいし、異なる種類の金属であってもよい。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類と、High Speed領域内のゲート絶縁膜７上に付着する金属の種類とが一部重複してもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属は、Standard領域内のゲート絶縁膜７上に付着する金属と同一種類の金属であってもよいし、異なる種類の金属であってもよい。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類と、Standard領域内のゲート絶縁膜７上に付着する金属の種類とが一部重複してもよい。

例えば、図２１に示すように、High Speed領域内のゲート絶縁膜７上、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属の種類を決定してもよい。

図２１のHigh Speedの欄は、High Speed領域内のゲート絶縁膜７上に付着する金属の種類を示している。図２１のStandardの欄は、Standard領域内のゲート絶縁膜７上に付着する金属の種類を示している。図２１のLow Leakの欄は、Low Leakのゲート絶縁膜７上に付着する金属の種類を示している。図２１の金属Ａ、金属Ｂ、金属Ｃは、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔのいずれかであるとともに、金属Ａ、金属Ｂ、金属Ｃはそれぞれ異なる種類の金属であるものとする。

なお、Low LeakのMOSFETの閾値電圧の調整におけるウェル６にイオン注入する不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度の決定については、第１実施形態と同様の方法で行う。

そして、図２２に示すように、レジストパターン６０の剥離を行う。レジストパターン６０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いるこ
とが可能である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。半導体基板２及びゲート絶縁膜７に対する熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。また、半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン６０を剥離する前に行ってもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、High Speed領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。

Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。また、High Speed領域内のゲート絶縁膜７上、Standard領域内のゲート絶縁
膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理の条件が決定されてもよい。

Low Leak領域内のゲート絶縁膜７上に付着する金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。また、High Speed領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。また、High Speed領域内のゲート絶縁膜７上、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する各金属の種類に応じて、半導体基板２及びゲート絶縁膜７に対する熱処理を行わないようにしてもよい。

半導体基板２及びゲート絶縁膜７の熱処理を行った後の工程は、第１実施形態の図５から図１１で説明した工程と同様である。また、半導体基板２及びゲート絶縁膜７の熱処理を行わない場合、レジストパターン６０の剥離を行った後の工程は、第１実施形態の図５から図１１で説明した工程と同様である。

本実施形態では、High Speed領域内のゲート絶縁膜７上に金属を付着した後、Standard領域内のゲート絶縁膜７上に金属を付着した。その後に、Low Leak領域内のゲート絶縁膜７上に金属を付着した。これに限らず、High Speed領域内のゲート絶縁膜７上、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に金属を付着する順番は、適宜変更可能である。例えば、Standard領域内のゲート絶縁膜７上に金属を付着した後、High Speed領域内のゲート絶縁膜７上に金属を付着させてもよい。その後に、Low Leak領域内のゲート絶縁膜７上に金属を付着してもよい。

本実施形態では、High Speed領域内のゲート絶縁膜７上、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に金属を付着させた。これに限らず、High
Speed領域内のゲート絶縁膜７上及びStandard領域内のゲート絶縁膜７上には金属を付着するが、Low Leak領域内のゲート絶縁膜７上には金属を付着しないようにしてもよい。この場合、図１９から図２２で説明した工程を省略することで、Low Leak領域内のゲート絶縁膜７上に金属を付着しないようにすることが可能である。

また、High Speed領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上には金属を付着するが、Standard領域内のゲート絶縁膜７上には金属を付着しないようにしてもよい。この場合、図１６から図１８で説明した工程を省略することで、Standard領域内のゲート絶縁膜７上に金属を付着しないようにすることが可能である。

さらに、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上には金属を付着するが、High Speed領域内のゲート絶縁膜７上には金属を付着しないようにしてもよい。この場合、第１実施形態の図２から図４で説明した工程を省略することで、Standard領域内のゲート絶縁膜７上に金属を付着しないようにすることが可能である。

本実施形態では、ｐ型（ｐチャネル）MOSFET又はｎ型（ｎチャネル）MOSFETを製造する例を示したが、これに限らず、CMOSFETを製造する場合にも本実施形態に係る半導体装置
及びその製造方法を適用することが可能である。

また、本実施形態では、High SpeedのMOSFET、StandardのMOSFET及びLow LeakのMOSFETの３種類を製造する例を示したが、これに限らず、閾値電圧が異なるMOSFETを４種類以上
製造する場合にも本実施形態に係る半導体装置及びその製造方法を適用することが可能である。

本実施形態に係る半導体装置及びその製造方法によれば、MOSFETの閾値電圧を所望の電圧に調整することができる。すなわち、半導体基板２のMOSFETが形成される領域にイオン注入する不純物のドーズ量、ゲート絶縁膜７上に付着する金属の種類及び面密度を決定する。決定したドーズ量で、半導体基板２のMOSFETが形成される領域にイオン注入するとともに、決定した金属の種類及び面密度で、ゲート絶縁膜７上に金属を付着することにより、MOSFETの閾値電圧を所望の電圧に調整することができる。

また、本実施形態に係る半導体装置及びその製造方法によれば、閾値電圧が異なるMOSFET毎に閾値電圧を所望の電圧に調整することができる。すなわち、半導体基板２のMOSFETが形成される領域にイオン注入する不純物のドーズ量、ゲート絶縁膜７上に付着する金属の種類及び面密度を、閾値電圧が異なるMOSFET毎に決定する。決定したドーズ量で、半導体基板２の閾値電圧が異なるMOSFETが形成される領域毎にイオン注入する。決定した金属の種類及び面密度で、半導体基板２の閾値電圧が異なるMOSFETが形成される領域毎のゲート絶縁膜７上に金属を付着する。これにより、閾値電圧が異なるMOSFET毎に閾値電圧を所望の電圧に調整することができる。

〈変形例〉
図２３から図２５を参照して、本変形例に係る半導体装置及びその製造方法について説明する。第２実施形態では、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に対する金属の付着を別々の工程で行う例を示した。これに限らず、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に対する金属の付着を同一の工程で行ってもよい。本変形例では、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に対する金属の付着を同一の工程で行う例を説明する。

本変形例に係る半導体装置及びその製造方法においては、第１実施形態で説明した図１から図４の工程と同様の工程を行う。そのため、ここでは、図１から図４の工程についてはその説明を省略し、図４以降の工程について以下で説明する。

図２３に示すように、ゲート絶縁膜７上にレジストを塗布し、マスク露光を行い、レジストパターン７０を形成する。この場合、Standard領域及びLow Leak領域以外を覆うようにレジストパターン７０を形成する。すなわち、High Speed領域を覆うようにレジストパターン７０を形成する。

次に、図２４に示すように、レジストパターン７０をマスクとして、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に５×１０¹³atoms／ｃｍ²〜１×１０¹⁵atoms／ｃｍ²で金属を付着する。すなわち、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属の面密度が５×１０¹³atoms／ｃ
ｍ²〜１×１０¹⁵atoms／ｃｍ²の範囲内となるようにする。

例えば、スパッタ法によりStandard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に金属を付着する。Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Standard領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。また、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値は例示であって、Low Leak領域内のゲート絶縁膜７上に付着する金属の面密度の値を他の値としてもよい。

Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔである。また、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属の種類は、１種類であってもよいし、２種類以上であってもよい。

本変形例では、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属は同一種類の金属とし、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属の面密度は同一とする。Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に対する金属の付着を同一の工程で行うことで、処理工程を少なくすることが可能となる。

Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属は、High Speed領域内のゲート絶縁膜７上に付着する金属と同一種類の金属であってもよいし、異なる種類の金属であってもよい。また、Standard領域内のゲート絶縁膜７上及びLow Leak領域内のゲート絶縁膜７上に付着する金属の種類と、High Speed領域内のゲート絶縁膜７上に付着する金属の種類とが一部重複してもよい。

StandardのMOSFETの閾値電圧の調整におけるウェル５にイオン注入する不純物のドーズ量、Standard領域内のゲート絶縁膜７上に付着する金属の種類及び面密度の決定については、第１実施形態と同様の方法で行う。また、Low LeakのMOSFETの閾値電圧の調整におけるウェル６にイオン注入する不純物のドーズ量、Low Leak領域内のゲート絶縁膜７上に付着する金属の種類及び面密度の決定については、第１実施形態と同様の方法で行う。

そして、図２５に示すように、レジストパターン７０の剥離を行う。レジストパターン７０の剥離は、Ｏ₂プラズマによるアッシングやレジスト剥離液等による方法を用いるこ
とが可能である。

次に、半導体基板２及びゲート絶縁膜７に熱処理を行う。熱処理の条件は、熱処理温度６５０℃〜１０５０℃、処理時間１０秒未満とする。また、半導体基板２及びゲート絶縁膜７に対する熱処理は、レジストパターン７０を剥離する前に行ってもよい。なお、半導体基板２及びゲート絶縁膜７に対する熱処理の条件の決定及び半導体基板２及びゲート絶縁膜７に対する熱処理を行うか否かの決定は、第２実施形態と同様である。

半導体基板２及びゲート絶縁膜７の熱処理を行った後の工程は、第１実施形態の図５から図１１で説明した工程と同様である。また、半導体基板２及びゲート絶縁膜７の熱処理を行わない場合、レジストパターン７０の剥離を行った後の工程は、第１実施形態の図５から図１１で説明した工程と同様である。

以上の第１実施形態及び第２実施形態に関し、更に以下の付記を開示する。
（付記１）
半導体基板と、
前記半導体基板上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
を含む閾値電圧が異なる複数種類の電界効果型トランジスタを備え、
前記電界効果型トランジスタの少なくとも１種類は、前記ゲート絶縁膜に少なくとも１種類の金属が存在する半導体装置。

（付記２）
前記複数種類の電界効果型トランジスタの前記ゲート絶縁膜に金属が存在する場合、前記ゲート絶縁膜の金属の密度は前記電界効果型トランジスタの種類毎に異なる請求項１に
記載の半導体装置。

（付記３）
前記電界効果型トランジスタのチャネル不純物の濃度は前記電界効果型トランジスタの種類毎に異なる付記１又は２に記載の半導体装置。

（付記４）
前記金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔからなる群から選択される付記１から３のいずれか一項に記載の半導体装置。

（付記５）
半導体基板上にゲート絶縁膜を形成する工程と、
第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして、前記第１の電界効果型トランジスタとは閾値電圧が異なる第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の金属を付着する工程と、
前記レジストパターンを剥離する工程と、
前記半導体基板及び前記ゲート絶縁膜に熱処理を行う工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える半導体装置の製造方法。

（付記６）
前記金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔからなる群から選択される付記５に記載の半導体装置の製造方法。

（付記７）
半導体基板上にゲート絶縁膜を形成する工程と、
第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして、前記第１の電界効果型トランジスタとは閾値電圧が異なる第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の第１の金属を付着する工程と、
前記第１のレジストパターンを剥離する工程と、
前記第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして、前記第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の第２の金属を付着する工程と、
前記第２のレジストパターンを剥離する工程と、
前記半導体基板及び前記ゲート絶縁膜に熱処理を行う工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える半導体装置の製造方法。

（付記８）
前記第１の金属と前記第２の金属とは、異なる面密度で前記ゲート絶縁膜上に付着する付記７に記載の半導体装置の製造方法。

（付記９）
前記第１の電界効果型トランジスタのチャネル不純物の濃度は、前記第２の電界効果型トランジスタのチャネル不純物の濃度と異なる付記７又は８に記載の半導体装置の製造方法。

（付記１０）
前記金属は、Ｈｆ、Ｚｒ、Ａｌ、Ｌａ、Ｙ、Ｔｉ、Ｔａ、Ｗ、Ｉｒ及びＰｔからなる群から選択される付記７から９のいずれか一項に記載の半導体装置の製造方法。

ゲート絶縁膜を形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンを形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 High Speed領域内のゲート絶縁膜に金属を付着する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンの剥離を行う工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 ポリシリコンを形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 ゲート電極を形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 サイドウォール絶縁膜を形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 シリサイドを形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 層間絶縁膜を形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 配線を形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 MOSFETを備える半導体装置の断面図である。 レジストパターンを形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 Standard領域内のゲート絶縁膜に金属を付着する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンを形成する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 Low Leak領域内のゲート絶縁膜に金属を付着する工程までを示した第１実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンを形成する工程までを示した第２実施形態に係る半導体装置の製造方法の工程図である。 Standard領域内のゲート絶縁膜に金属を付着する工程までを示した第２実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンの剥離を行う工程までを示した第２実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンを形成するまでの工程を示した第２実施形態に係る半導体装置の製造方法の工程図である。 Low Leak領域内のゲート絶縁膜に金属を付着する工程までを示した第２実施形態に係る半導体装置の製造方法の工程図である。 High Speed領域内のゲート絶縁膜上、Standard領域内のゲート絶縁膜上及びLow Leak領域内のゲート絶縁膜上に付着する金属の種類の例を示した図である。 レジストパターンの剥離を行う工程までを示した第２実施形態に係る半導体装置の製造方法の工程図である。 レジストパターンを形成するまでの工程を示した変形例に係る半導体装置の製造方法の工程図である。 Standard領域内のゲート絶縁膜及びLow Leak領域内のゲート絶縁膜に金属を付着する工程までを示した変形例に係る半導体装置の製造方法の工程図である。 レジストパターンの剥離を行うまでの工程を示した変形例に係る半導体装置の製造方法の工程図である。

符号の説明

２ シリコン基板
３ 素子分離領域
４、５、６ ウェル
７ ゲート絶縁膜
１０、３０、４０、５０、６０、７０ レジストパターン
１１ ポリシリコン
１２、１３、１４ ゲート電極
１５ ＬＤＤ領域
１６ サイドウォール絶縁膜
１７ ソース／ドレイン領域
１８ シリサイド
１９、２２ 層間絶縁膜
２０、２３ コンタクトプラグ
２１、２４ 配線

Claims (7)

1. 半導体基板と、
   前記半導体基板上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられたゲート電極と、
   を含む閾値電圧が異なる複数種類の電界効果型トランジスタを備え、
   前記電界効果型トランジスタの少なくとも１種類は、前記ゲート絶縁膜に少なくとも１種類の金属が存在する半導体装置。
2. 前記複数種類の電界効果型トランジスタの前記ゲート絶縁膜に金属が存在する場合、前記ゲート絶縁膜の金属の密度は前記電界効果型トランジスタの種類毎に異なる請求項１に記載の半導体装置。
3. 前記電界効果型トランジスタのチャネル不純物の濃度は前記電界効果型トランジスタの種類毎に異なる請求項１又は２に記載の半導体装置。
4. 半導体基板上にゲート絶縁膜を形成する工程と、
   第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上にレジストパターンを形成する工程と、
   前記レジストパターンをマスクとして、前記第１の電界効果型トランジスタとは閾値電圧が異なる第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の金属を付着する工程と、
   前記レジストパターンを剥離する工程と、
   前記半導体基板及び前記ゲート絶縁膜に熱処理を行う工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える半導体装置の製造方法。
5. 半導体基板上にゲート絶縁膜を形成する工程と、
   第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に第１のレジストパターンを形成する工程と、
   前記第１のレジストパターンをマスクとして、前記第１の電界効果型トランジスタとは閾値電圧が異なる第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の第１の金属を付着する工程と、
   前記第１のレジストパターンを剥離する工程と、
   前記第２の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に第２のレジストパターンを形成する工程と、
   前記第２のレジストパターンをマスクとして、前記第１の電界効果型トランジスタを形成する領域内の前記ゲート絶縁膜上に少なくとも１種類の第２の金属を付着する工程と、
   前記第２のレジストパターンを剥離する工程と、
   前記半導体基板及び前記ゲート絶縁膜に熱処理を行う工程と、
   前記ゲート絶縁膜上にゲート電極を形成する工程と、を備える半導体装置の製造方法。
6. 前記第１の金属と前記第２の金属とは、異なる面密度で前記ゲート絶縁膜上に付着する請求項５に記載の半導体装置の製造方法。
7. 前記第１の電界効果型トランジスタのチャネル不純物の濃度は、前記第２の電界効果型トランジスタのチャネル不純物の濃度と異なる請求項５又は６に記載の半導体装置の製造方法。

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