JP2010055684A

JP2010055684A - Sample-and-hold circuit

Info

Publication number: JP2010055684A
Application number: JP2008219187A
Authority: JP
Inventors: Makoto Takahashi; 誠高橋; Shinji Kurihara; 信二栗原
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-08-28
Filing date: 2008-08-28
Publication date: 2010-03-11

Abstract

<P>PROBLEM TO BE SOLVED: To solve a problem that a leak current is generated in a switch which should be turned off for making a charged state of a capacitor at a sampling time to be the hold state, in a sample-and-hold circuit using the capacitor. <P>SOLUTION: The sample-and-hold circuit 10 accumulates an electric charge corresponded to a sampling voltage on the capacitor C<SB>1</SB>, the one side end of which is connected to an inverse input terminal IN_ of an operational amplifier 12. At this time, a terminal of the C<SB>1</SB>at the IN_ side is connected to an output terminal V<SB>out</SB>through a switch circuit 14 and set to a predetermined potential. In the hold state, the switch circuit 14 is turned to be OFF, and a terminal of C<SB>1</SB>connected therewith is made to be the floating state. The switch circuit 14 includes MOS transistor switches S<SB>11</SB>, S<SB>12</SB>which are connected in series between IN_ and V<SB>out</SB>and turned ON/OFF with the same phase, and a capacitor C<SB>2</SB>connected between mutually connected point of these switches and a grounding potential. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、入力信号の電圧をサンプル・ホールドすることができるサンプルホールド回路に関する。 The present invention relates to a sample and hold circuit that can sample and hold a voltage of an input signal.

図２は従来のサンプルホールド回路の回路図である。このサンプルホールド回路２は、集積回路として形成される。サンプルホールド回路２は、オペアンプ４の反転入力端子ＩＮ₋に一方端を接続されたキャパシタＣ_１を有する。当該Ｃ_１の一方端の電位は、スイッチ素子Ｓ_１をオンすることにより、オペアンプ２の出力端子Ｖ_ＯＵＴの電位ｖ_ＯＳに設定可能である。Ｓ_１をオンした状態でスイッチ素子Ｓ_２をオンしてＣ_１の他方端をサンプリング電圧の入力端子Ｖ_ＩＮに接続すると、Ｃ_１にはＶ_ＩＮへの入力電位に応じた電荷が充電される。サンプリング時刻ｔ_ＳにてＳ_１，Ｓ_２をオフすると、Ｃ_１は充電されている電荷を保持し、Ｃ_１の他方端の電位は時刻ｔ_Ｓにおける入力電位ｖ_Ｈにホールドされる。このＣ_１の他方端の電位ｖ_Ｈは、スイッチ素子Ｓ_３をオンすることでＶ_ＯＵＴに取り出される。 FIG. 2 is a circuit diagram of a conventional sample and hold circuit. The sample and hold circuit 2 is formed as an integrated circuit. The sample hold circuit 2 has a capacitor C ₁ having one end connected to the inverting input terminal IN ₋ of the operational amplifier 4. The potential at one end of the C ₁ can be set to the potential v _OS of the output terminal _VOUT of the operational amplifier 2 by turning on the switch element S ₁ . When you turn on the switching element S ₂ while on the S ₁ connects the other end of the C ₁ to the input terminal V _IN of the sampling voltage, charge corresponding to the input potential to V _IN is charged to C ₁ . When S ₁ and S ₂ are turned off at the sampling time t _S , C ₁ holds the charged charge, and the potential at the other end of C ₁ is held at the input potential v _H at time t _S. Potential _{v H} of the other end of the _{C 1} is taken to _{V OUT} by turning on the switch element _{S 3.}

集積回路にて、各スイッチ素子Ｓ_１〜Ｓ_３はＭＯＳ（Metal Oxide Semiconductor）トランジスタで構成することができ、ソース、ドレインをスイッチの両端とし、ゲート電圧によりソース−ドレイン間の電流の導通を制御する。
特開平６−３３４４８３号公報 In the integrated circuit, each of the switch elements S _{1 to} S ₃ can be composed of MOS (Metal Oxide Semiconductor) transistors, and the source and drain are both ends of the switch, and the conduction of the current between the source and drain is controlled by the gate voltage. To do.
Japanese Patent Laid-Open No. 6-334483

スイッチ素子Ｓ_１，Ｓ_２をオフし、スイッチ素子Ｓ_３をオンしてホールド電圧ｖ_ＨをＶ_ＯＵＴに出力している状態では、オペアンプ４の入力端子ＩＮ₋に接続されたＣ_１の一方端は基本的にはフローティングとなり、時刻ｔ_Ｓにおける電位ｖ_ＯＳとなる。すなわち、Ｓ_１を構成するＭＯＳトランジスタのソース−ドレイン間には電位差が存在する。そのため、Ｓ_１をオフしている状態でも、そのＭＯＳトランジスタのソース−ドレイン間にて電荷がドリフトしリーク電流が流れ得る。このリーク電流がＣ_１の一方端側に蓄積された電荷量を変化させる結果、Ｃ_１の他方端の電位が時刻ｔ_Ｓにおける値ｖ_Ｈからずれ、Ｖ_ＯＵＴから出力されるホールド電圧に誤差を生じる。 In a state where the switch elements S ₁ and S ₂ are turned off, the switch element S ₃ is turned on and the hold voltage v _H is output to _VOUT , one end of C ₁ connected to the input terminal IN ₋ of the operational amplifier 4 Is basically floating and becomes the potential v _{OS at} time t _S. That is, the source of the MOS transistors constituting the S ₁ - potential difference is present between the drain. Therefore, even in a state that turns off the S _1, the MOS transistor source - charge at the drain may flow drift and leakage current. The leakage current results in a change in the amount of charge stored at one end of the C _1, the deviation from the value v _H potential of the other end of the C ₁ is at time t _S, the error in the hold voltage output from the V _OUT Arise.

本発明は上記問題点を解決するためになされたものであり、ＭＯＳトランジスタにおけるリーク電流に起因するホールド電圧の変化が低減されるサンプルホールド回路を提供することを目的とする。 The present invention has been made to solve the above problems, and an object of the present invention is to provide a sample-and-hold circuit in which a change in hold voltage caused by a leakage current in a MOS transistor is reduced.

本発明に係るサンプルホールド回路は、非反転入力端子を所定電位に接続された演算増幅器と、前記演算増幅器の反転入力端子とサンプリング電圧の入力端子との間に直列に接続されたホールドキャパシタと、前記反転入力端子と前記演算増幅器の出力端子との間に直列に接続されたスイッチ回路と、前記ホールドキャパシタと前記入力端子との間に直列に接続されたサンプリング電圧入力スイッチ素子と、前記サンプリング電圧入力スイッチ素子及び前記ホールドキャパシタの接続点と前記出力端子との間に接続されたホールド電圧出力スイッチ素子と、を有し、前記スイッチ回路が、前記反転入力端子と前記出力端子との間に直列に接続され、互いに同相でオン・オフ動作を行うＭＯＳトランジスタである第１のスイッチ素子及び第２のスイッチ素子と、前記第１のスイッチ素子と前記第２のスイッチ素子との接続点と、所定電位との間に直列に接続されたバッファキャパシタと、を有し、前記第１のスイッチ素子及び前記第２のスイッチ素子が、前記サンプリング電圧入力スイッチ素子と同相でオン・オフ動作を行い、前記ホールド電圧出力スイッチ素子が、前記サンプリング電圧入力スイッチ素子のオフ期間内にオンして、前記ホールドキャパシタによりホールドされた電圧を前記出力端子へ出力するものである。 The sample hold circuit according to the present invention includes an operational amplifier having a non-inverting input terminal connected to a predetermined potential, a hold capacitor connected in series between the inverting input terminal of the operational amplifier and an input terminal of the sampling voltage, A switch circuit connected in series between the inverting input terminal and the output terminal of the operational amplifier, a sampling voltage input switch element connected in series between the hold capacitor and the input terminal, and the sampling voltage A hold voltage output switch element connected between a connection point of the input switch element and the hold capacitor and the output terminal, and the switch circuit is connected in series between the inverting input terminal and the output terminal. The first switch element and the second switch element are MOS transistors that are connected to each other and perform on / off operations in phase with each other. A switch capacitor, a connection point between the first switch element and the second switch element, and a buffer capacitor connected in series between a predetermined potential, the first switch element, The second switch element performs an on / off operation in phase with the sampling voltage input switch element, and the hold voltage output switch element is turned on within an off period of the sampling voltage input switch element, The held voltage is output to the output terminal.

スイッチ回路及びサンプリング電圧入力スイッチ素子をオフするサンプリング時刻ｔ_Ｓでのホールドキャパシタの演算増幅器側の端子電位をｖ_ＯＳとすると、バッファキャパシタの第１のスイッチ素子及び第２のスイッチ素子に接続された端子の電位もｖ_ＯＳに設定される。ホールド電圧出力スイッチ素子がオンすると、出力端子に、ホールドキャパシタの入力端子側の電位ｖ_Ｈが取り出される。第１のスイッチ素子及び第２のスイッチ素子のうち出力端子側のスイッチ素子（ここでは第２のスイッチ素子とする）の両端には電位差（ｖ_Ｈ−ｖ_ＯＳ）が印加されるが、第１のスイッチ素子の両端の電位は共にｖ_ＯＳとなる。すなわち、ホールドキャパシタに接続される第１のスイッチ素子のリーク電流が低減され、ホールドキャパシタの演算増幅器側の端子電位がサンプリング時刻ｔ_Ｓで設定されたｖ_ＯＳからずれることが抑制される。その結果、出力端子の電圧もｖ_Ｈからずれることが抑制され、ホールド電圧の誤差の低減が図られる。 When the terminal potential on the operational amplifier side of the hold capacitor at the sampling time t _S when the switch circuit and the sampling voltage input switch element are turned off is v _OS , it is connected to the first switch element and the second switch element of the buffer capacitor. the potential of the terminal is also set to _{v OS.} The hold voltage output switching element is turned on, the output terminal, the potential v _H of the input terminal side of the hold capacitor is taken out. A potential difference (v _H −v _OS ) is applied to both ends of a switch element on the output terminal side (here, a second switch element) of the first switch element and the second switch element. The potentials at both ends of the switch element are both v _OS . That is, the leakage current of the first switch element connected to the hold capacitor is reduced, and the terminal potential on the operational amplifier side of the hold capacitor is prevented from deviating from the v _OS set at the sampling time t _S. As a result, the voltage at the output terminal is also prevented from deviating from v _H , and the hold voltage error can be reduced.

以下、本発明の実施の形態（以下実施形態という）について、図面に基づいて説明する。 Hereinafter, embodiments of the present invention (hereinafter referred to as embodiments) will be described with reference to the drawings.

図１は、本発明の実施形態であるサンプルホールド回路１０の概略の回路図である。サンプルホールド回路１０は、オペアンプ１２、キャパシタＣ_１（ホールドキャパシタ）、スイッチ回路１４、スイッチ素子Ｓ_２（サンプリング電圧入力スイッチ素子）、スイッチ素子Ｓ_３（ホールド電圧出力スイッチ素子）を含み、集積回路として半導体チップ上に形成される。 FIG. 1 is a schematic circuit diagram of a sample and hold circuit 10 according to an embodiment of the present invention. The sample hold circuit 10 includes an operational amplifier 12, a capacitor C ₁ (hold capacitor), a switch circuit 14, a switch element S ₂ (sampling voltage input switch element), and a switch element S ₃ (hold voltage output switch element). It is formed on a semiconductor chip.

オペアンプ１２は、非反転入力端子（ＩＮ_＋）を接地電位ＧＮＤに接続され、反転入力端子ＩＮ₋をキャパシタＣ_１の一方端及びスイッチ回路１４の一方端に接続される。オペアンプ１２の出力端子は、サンプルホールド回路１０の出力端子Ｖ_ＯＵＴに接続される。 The operational amplifier 12 has a non-inverting input terminal (IN ₊ ) connected to the ground potential GND, and an inverting input terminal IN ₋ connected to one end of the capacitor C ₁ and one end of the switch circuit 14. The output terminal of the operational amplifier 12 is connected to the output terminal _VOUT of the sample and hold circuit 10.

キャパシタＣ_１は、上述のように一方端をオペアンプ１２に接続され、他方端をスイッチ素子Ｓ_２に接続される。 The capacitor C ₁ has one end connected to the operational amplifier 12 and the other end connected to the switch element S ₂ as described above.

スイッチ回路１４は、オペアンプ１２の入力端子ＩＮ₋と出力端子Ｖ_ＯＵＴとの間を断続を制御する機能を有し、スイッチ素子Ｓ_１１，Ｓ_１２と、キャパシタＣ_２（バッファキャパシタ）と含んで構成される。スイッチ素子Ｓ_１１，Ｓ_１２は端子ＩＮ₋と出力端子Ｖ_ＯＵＴとの間に直列に接続される。スイッチ素子Ｓ_１１の一方端は端子ＩＮ₋に接続され、スイッチ素子Ｓ_１２の一方端は出力端子Ｖ_ＯＵＴに接続される。スイッチ素子Ｓ_１１，Ｓ_１２は互いに同相でオン・オフ動作を行うＭＯＳトランジスタで構成される。キャパシタＣ_２は、一方端をスイッチ素子Ｓ_１１，Ｓ_１２の接続点Ａに接続され、他方端をＧＮＤに接続される。 Configuration has a function of controlling the intermittent between the output terminal _{V OUT,} the switch element _S _{11, S 12,} includes a capacitor _{C 2} (buffer capacitor) _- Switch circuit 14 includes an input terminal IN of the operational amplifier 12 Is done. Switching element _S _{11, S 12} are terminal IN _- are connected in series between the output terminal _{V OUT.} One end of the switching element _{S 11} is terminal IN _- is connected to, one end of the switching element _{S 12} is connected to the output terminal _{V OUT.} The switch elements S ₁₁ and S ₁₂ are composed of MOS transistors that perform on / off operations in phase with each other. Capacitor C ₂ has one end connected to connection point A of switch elements S ₁₁ and S ₁₂ and the other end connected to GND.

スイッチ素子Ｓ_２はＣ_１の他方端とサンプルホールド回路１０の入力端子Ｖ_ＩＮとの間に直列に接続され、それらの間の断続を制御する。スイッチ素子Ｓ_２はＭＯＳトランジスタで構成され、スイッチ素子Ｓ_１１，Ｓ_１２と同相でオン・オフ動作を行う。 Switching element S ₂ is connected in series between the input terminal V _IN of the other end and a sample-and-hold circuit 10 of the C _1, to control the intermittent therebetween. Switching element _{S 2} is composed of MOS transistors, conduct the on-off operation by switching element _S _{11, S 12} in phase.

スイッチ素子Ｓ_３はＣ_１の他方端と出力端子Ｖ_ＯＵＴとの間に直列に接続され、それらの間の断続を制御する。スイッチ素子Ｓ_３はＭＯＳトランジスタで構成され、スイッチ回路１４及びスイッチ素子Ｓ_２のオフ期間内にオンして、キャパシタＣ_１によりホールドされた電圧を出力端子Ｖ_ＯＵＴへ出力する。 Switching element S ₃ are connected in series between the output terminal V _OUT and the other end of the C _1, to control the intermittent therebetween. Switching element S ₃ is composed of MOS transistors, and turned to the switching circuit 14 and the OFF period of the switching element S _2, and outputs a voltage held by the capacitor C ₁ to the output terminal V _OUT.

サンプルホールド回路１０は、サンプリング対象信号をＶ_ＩＮに入力される。サンプリング動作では、Ｓ_３はオフ状態とされ、Ｓ_２及びスイッチ回路１４（Ｓ_１１及びＳ_１２）をオン状態とする。スイッチ回路１４がオン状態となることで、オペアンプ１２の端子ＩＮ₋の電位は、端子ＩＮ_＋と同電位となる。すなわち、端子ＩＮ₋に接続されるＣ_１の一方端の電位ｖ_ＯＳはＧＮＤに設定される。一方、Ｃ_１の他方端の電位はＶ_ＩＮへの入力電位ｖ_Ｉに設定される。このときＣ_１の充電電荷量をＱで表すと、
Ｑ＝Ｃ_１（ｖ_Ｉ−ｖ_ＯＳ）
となる。なお、上式中のＣ_１はキャパシタＣ_１の容量値を表している。例えば、Ｖ_ＩＮ側のＣ_１の電極に蓄積される電荷をＱとすると、端子ＩＮ₋側のＣ_１の電極に蓄積される電荷は−Ｑとなる。 The sample hold circuit 10 receives a sampling target signal as _VIN . The sampling operation, _{S 3} are turned off, and _{S 2} and the switching circuit 14 _{(S 11} and _{S 12)} to the ON state. By the switch circuit 14 is turned on, the terminal IN of the operational amplifier 12 _- potential becomes terminal IN ₊ at the same potential. That is, the potential v _OS at one end of C ₁ connected to the terminal IN ₋ is set to GND. On the other hand, the potential of the other end of the _{C 1} is set to the input potential _{v I} to _{V IN.} At this time, if the charge amount of C ₁ is represented by Q,
Q = C ₁ (v _I −v _OS )
It becomes. Incidentally, C ₁ in the above formula represents the capacitance value of the capacitor C _1. For example, if the charge accumulated in the C ₁ electrode on the _VIN side is Q, the charge accumulated in the C ₁ electrode on the terminal IN ₋ side is −Q.

サンプリング時刻ｔ_Ｓにて、Ｓ_２及びスイッチ回路１４（Ｓ_１１及びＳ_１２）をオフ状態とすると、Ｃ_１は充電された電荷を保持し、Ｖ_ＩＮ側のＣ_１の電位は時刻ｔ_Ｓにおけるｖ_Ｉである電位ｖ_Ｈにホールドされる。 When S ₂ and the switch circuit 14 (S ₁₁ and S ₁₂ ) are turned off at the sampling time t _S , C ₁ holds the charged charge, and the potential of C ₁ on the _VIN side at time t _S v is held to the potential _{v H} is _I.

ホールドされた電位ｖ_Ｈを出力するために、Ｓ_２及びスイッチ回路１４（Ｓ_１１及びＳ_１２）のオフ状態にて、Ｓ_３をオンし、Ｃ_１のＶ_ＩＮ側をＶ_ＯＵＴに接続する。このとき、端子ＩＮ₋側のＣ_１の電極はスイッチ回路１４のオフによりフローティング状態となっており、これに蓄積された電荷量（−Ｑ）は基本的に変化しない。これに対応して、Ｖ_ＩＮ側のＣ_１の電極に蓄積された電荷量Ｑもサンプリング時刻ｔ_Ｓでの値に保たれ、Ｖ_ＯＵＴの出力電位はサンプリング時刻ｔ_Ｓにおけるｖ_Ｈに維持される。 To output the held voltage _{v H,} in the off state of the _{S 2} and the switching circuit 14 _{(S 11} and _{S 12),} and turns on the _{S 3,} to connect the _{V IN} side of the _{C 1} to _{V OUT.} At this time, the terminal IN _- is C ₁ electrode side is in a floating state by turning off the switch circuit 14, the amount of charge accumulated to (-Q) does not essentially change. Correspondingly, the charge amount Q accumulated in the C ₁ electrode on the _VIN side is also maintained at the value at the sampling time t _S , and the output potential of _VOUT is maintained at v _H at the sampling time t _S. .

なお、各スイッチ素子Ｓ_１１，Ｓ_１２，Ｓ_２，Ｓ_３のオン・オフの制御は、それらを構成するＭＯＳトランジスタのゲートに制御回路（図示せず）から供給される制御信号により行われる。 The on / off control of each switch element S ₁₁ , S ₁₂ , S ₂ , S ₃ is performed by a control signal supplied from a control circuit (not shown) to the gates of the MOS transistors constituting them.

サンプルホールド回路１０は、出力端子Ｖ_ＯＵＴからオペアンプ１２の端子ＩＮ₋への帰還経路を上述スイッチ回路１４を介して接続することで当該経路のリーク電流を抑制する。これにより、Ｃ_１のＩＮ₋側端子の電位がサンプリング時刻ｔ_Ｓでのｖ_ＯＳから変化しにくくなり、Ｖ_ＯＵＴの出力電位が当初の値ｖ_Ｈに好適に保たれる。これは、端子ＩＮ₋と出力端子Ｖ_ＯＵＴとの間の電位差（ｖ_Ｈ−ｖ_ＯＳ）が、Ｓ_１２及びＣ_２によりバッファされ、端子ＩＮ₋に接続されたＳ_１１の両端には直接には印加されず、Ｓ_１１を構成するＭＯＳトランジスタのリーク電流が抑制されるからである。 Sample-and-hold circuit 10, the terminal IN of the operational amplifier 12 from the output terminal V _OUT _- suppressing the leakage current of the path the feedback path to by connecting through the above switch circuit 14. As a result, the potential at the IN _- side terminal of C ₁ is less likely to change from v _OS at the sampling time t _S , and the output potential of _VOUT is suitably maintained at the initial value v _H. This is because the potential difference (v _H −v _OS ) between the terminal IN ₋ and the output terminal _VOUT is buffered by S ₁₂ and C ₂ and is not directly connected to both ends of S ₁₁ connected to the terminal IN _−. This is because the leakage current of the MOS transistor constituting S ₁₁ is suppressed without being applied.

なお、Ｓ_１２及びＣ_２は基本的にはＲＣ積分回路と同様に機能し、Ｓ_１２のリーク電流により点Ａの電位は当初のｖ_ＯＳからｖ_Ｈに向けて次第に変化し得る。その結果、Ｓ_１１に端子間電圧が生じてＳ_１１にもリーク電流が発生し得るが、その発生までの時間はＳ_１２及びＣ_２における積分時定数に応じた期間遅延させることができ、Ｖ_ＯＵＴの出力電位を従来よりも長時間にわたり良好に維持することが可能となる。 Note that S ₁₂ and C ₂ basically function in the same manner as the RC integration circuit, and the potential at point A can gradually change from the initial v _OS to v _H due to the leakage current of S ₁₂ . As a result, the terminal voltage in S ₁₁ may leak current is generated in S ₁₁ occurs, the time until the generation can be time delayed corresponding to the integration time constant in S ₁₂ and C _2, V It becomes possible to maintain the output potential of _OUT better for a longer time than before.

本発明の実施形態であるサンプルホールド回路の概略の回路図である。1 is a schematic circuit diagram of a sample and hold circuit according to an embodiment of the present invention. 従来のサンプルホールド回路の回路図である。It is a circuit diagram of the conventional sample hold circuit.

符号の説明Explanation of symbols

１０サンプルホールド回路、１２オペアンプ、１４スイッチ回路、Ｃ_１キャパシタ（ホールドキャパシタ）、Ｓ_２サンプリング電圧入力スイッチ素子、，Ｓ_３ホールド電圧出力スイッチ素子、Ｓ_１１，Ｓ_１２スイッチ素子、Ｃ_２バッファキャパシタ。 10 sample-and-hold circuit, 12 an operational amplifier, 14 a switch circuit, _{C 1} capacitor (holding capacitor), _{S 2} sampling voltage input switch element ,, _{S 3} hold voltage output switching _element, S _{11, S 12} switch elements, _{C 2} buffer capacitor.

Claims

非反転入力端子を所定電位に接続された演算増幅器と、
前記演算増幅器の反転入力端子とサンプリング電圧の入力端子との間に直列に接続されたホールドキャパシタと、
前記反転入力端子と前記演算増幅器の出力端子との間に直列に接続されたスイッチ回路と、
前記ホールドキャパシタと前記入力端子との間に直列に接続されたサンプリング電圧入力スイッチ素子と、
前記サンプリング電圧入力スイッチ素子及び前記ホールドキャパシタの接続点と前記出力端子との間に接続されたホールド電圧出力スイッチ素子と、
を有し、
前記スイッチ回路は、
前記反転入力端子と前記出力端子との間に直列に接続され、互いに同相でオン・オフ動作を行うＭＯＳトランジスタである第１のスイッチ素子及び第２のスイッチ素子と、
前記第１のスイッチ素子と前記第２のスイッチ素子との接続点と、所定電位との間に直列に接続されたバッファキャパシタと、
を有し、
前記第１のスイッチ素子及び前記第２のスイッチ素子は、前記サンプリング電圧入力スイッチ素子と同相でオン・オフ動作を行い、
前記ホールド電圧出力スイッチ素子は、前記サンプリング電圧入力スイッチ素子のオフ期間内にオンして、前記ホールドキャパシタによりホールドされた電圧を前記出力端子へ出力すること、
を特徴とするサンプルホールド回路。 An operational amplifier having a non-inverting input terminal connected to a predetermined potential;
A hold capacitor connected in series between the inverting input terminal of the operational amplifier and the input terminal of the sampling voltage;
A switch circuit connected in series between the inverting input terminal and the output terminal of the operational amplifier;
A sampling voltage input switch element connected in series between the hold capacitor and the input terminal;
A hold voltage output switch element connected between a connection point of the sampling voltage input switch element and the hold capacitor and the output terminal;
Have
The switch circuit is
A first switch element and a second switch element which are connected in series between the inverting input terminal and the output terminal, and are MOS transistors which perform on / off operations in phase with each other;
A buffer capacitor connected in series between a connection point between the first switch element and the second switch element and a predetermined potential;
Have
The first switch element and the second switch element perform an on / off operation in phase with the sampling voltage input switch element,
The hold voltage output switch element is turned on during an off period of the sampling voltage input switch element, and outputs the voltage held by the hold capacitor to the output terminal;
A sample-and-hold circuit.