JP2010054271A - Semiconductor device and method of inspecting the same - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To perform inspection stably at a high speed by avoiding influence of output signal delay by tester load capacity even if the tester load capacity is applied to an input/output terminal of a semiconductor device, when the semiconductor device is connected to a tester and inspected. <P>SOLUTION: A path is provided by a short circuit switch 50 capable of short-circuiting/releasing an output of a level shifter circuit 20 and an output of an output data buffer circuit 30 by changing an inspection mode signal. In the inspection, the inspection mode signal is changed to short-circuit an output terminal of the output data buffer circuit 30 and an output terminal of the level shifter circuit 20, and respective output signals are switched in parallel. Thus, a large driving performance capable of sufficiently responding to the influence of signal delay by the tester load capacity is obtained. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置およびその検査方法に関するものである。   The present invention relates to a semiconductor device and an inspection method thereof.

従来、半導体装置の高速動作を保証するために、テスターを用いた検査が実施されている。具体的には、半導体装置の入出力端子とテスターとを接続し、予め作成しておいたテスト・パターンに基づいてテスターから半導体装置の所定の入力端子に信号を入力し、所望の周波数で半導体装置を動作させ、半導体装置の所定の出力端子から演算結果を信号として出力する。そして、上記半導体装置の所定の出力端子を、テスターに内蔵されるコンパレータに接続しておき、上記半導体装置の所定の出力端子から出力された演算結果を、上記テスト・パターンで予め設定しておいた期待値に基づき合否の判定を行うことで、検査を実施している。   Conventionally, an inspection using a tester has been performed in order to ensure high-speed operation of a semiconductor device. Specifically, an input / output terminal of a semiconductor device is connected to a tester, and a signal is input from the tester to a predetermined input terminal of the semiconductor device based on a test pattern prepared in advance, and a semiconductor at a desired frequency. The device is operated, and the calculation result is output as a signal from a predetermined output terminal of the semiconductor device. The predetermined output terminal of the semiconductor device is connected to a comparator built in the tester, and the calculation result output from the predetermined output terminal of the semiconductor device is set in advance using the test pattern. Inspection is carried out by determining pass / fail based on the expected value.

しかしながら、半導体装置をテスターに接続することで、半導体装置の入出力端子にテスター負荷容量が付加されるという問題がある。テスター負荷容量の値はテスターの構成によって様々であるが、おおよそ１００ｐＦである。そのため、検査すべき半導体装置は、実際の２０〜３０倍の負荷が付いた状態で検査される。従って、半導体装置を検査する際は、テスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた高出力バッファが半導体装置に必要となる。   However, there is a problem that a tester load capacitance is added to the input / output terminals of the semiconductor device by connecting the semiconductor device to the tester. The value of the tester load capacity varies depending on the tester configuration, but is approximately 100 pF. Therefore, the semiconductor device to be inspected is inspected with a load 20 to 30 times the actual load. Therefore, when inspecting a semiconductor device, the semiconductor device requires a high output buffer having a large driving capability that can sufficiently cope with the influence of signal delay due to the tester load capacitance.

この問題に対して、従来の半導体装置は、図３に示す構成、または図４に示すような構成を有していた。   In order to solve this problem, the conventional semiconductor device has the configuration shown in FIG. 3 or the configuration shown in FIG.

図３に示す従来の第１の半導体装置は、最終段の出力バッファ回路を駆動する構成として、前段の回路出力１が、後段の一つのボンディングパッド２が出力端子に接続された出力バッファ回路３のみを駆動していた。   The conventional first semiconductor device shown in FIG. 3 has a configuration in which the output buffer circuit in the last stage is driven, and the output buffer circuit 3 in which the circuit output 1 in the previous stage is connected to the output terminal of one bonding pad 2 in the subsequent stage. Was only driving.

また、図４に示す従来の第２の半導体装置は、最終段の出力バッファ回路を駆動する構成として、前段の回路出力１が、後段の共通の一つのボンディングパッド４が出力端子に接続された複数の出力バッファ回路（図４では、３個並列の出力バッファ回路５、６および７）を駆動していた。   Further, in the conventional second semiconductor device shown in FIG. 4, the output buffer circuit of the final stage is driven, and the circuit output 1 of the front stage is connected to the output terminal of the common bonding pad 4 of the rear stage. A plurality of output buffer circuits (in FIG. 4, three parallel output buffer circuits 5, 6 and 7) are driven.

しかし、図３に示す従来の第１の半導体装置においては、所定の出力バッファ駆動能力を確保するために出力バッファの駆動能力を大きくしようとすると、出力バッファ回路を構成するトランジスタサイズを大きくする必要があり、出力バッファ回路のサイズが大きくなることによりチップ面積が増大し、また出力バッファ回路の消費電力が増大するという問題がある。   However, in the conventional first semiconductor device shown in FIG. 3, if the drive capacity of the output buffer is to be increased in order to ensure a predetermined output buffer drive capacity, the size of the transistor constituting the output buffer circuit must be increased. However, there is a problem that the chip area increases due to the increase in the size of the output buffer circuit, and the power consumption of the output buffer circuit increases.

一方、図４に示す従来の第２の半導体装置は、所定の出力バッファ駆動能力を確保すると共に、同時スイッチング・ノイズ特性を改善するため、一つの出力バッファ回路の駆動能力を下げ、ＣＲの時定数によりスイッチングのタイミングを一定時間遅らせ、スイッチング・ノイズの発生を抑制するという効果を狙ったものである。しかしながら、図４に示す従来の第２の半導体装置で、所定の出力バッファ駆動能力を確保するために出力バッファの駆動能力を大きくしようとすると、図３に示す従来の第１の半導体装置と同様に、出力バッファ回路を構成するトランジスタサイズを大きくする必要があり、出力バッファ回路のサイズが大きくなることによりチップ面積が増大し、また出力バッファ回路の消費電力が増大するという問題がある。   On the other hand, the second conventional semiconductor device shown in FIG. 4 secures a predetermined output buffer drive capability and also reduces the drive capability of one output buffer circuit in order to improve the simultaneous switching noise characteristics. The aim is to delay the switching timing by a constant time by a constant and suppress the occurrence of switching noise. However, in the conventional second semiconductor device shown in FIG. 4, if the drive capacity of the output buffer is increased in order to ensure a predetermined output buffer drive capability, the same as the conventional first semiconductor device shown in FIG. In addition, it is necessary to increase the size of the transistors constituting the output buffer circuit, and there is a problem that the chip area increases due to the increase in the size of the output buffer circuit, and the power consumption of the output buffer circuit increases.

図３および図４に示した第１および第２の従来例の問題を解消することを目的とするものとして、特開平６−３３８７７９号公報に示す第３の半導体装置（第３の従来例）が提案されている。この半導体装置は、図５に示すように、最終段の出力バッファ回路８、９、１０を並列に配置して、前段の回路出力１を、出力バッファ回路８、９、１０の入力端子にそれぞれ共通に接続し、出力バッファ回路８、９、１０の出力を並列に配置したボンディングパッド１１、１２、１３にそれぞれ個別に出力する構造を備えている。そして、パッケージングする際は、ボンディングパッド１１、１２、１３のいずれか１つ、または２つを、パッケージの同一リード１４にワイヤー１５、１６で接続した構成を有する。符号１７、１８は他のリードである。   As an object to solve the problems of the first and second conventional examples shown in FIG. 3 and FIG. 4, a third semiconductor device (third conventional example) shown in Japanese Patent Laid-Open No. 6-338777 is disclosed. Has been proposed. In this semiconductor device, as shown in FIG. 5, the output buffer circuits 8, 9, and 10 in the final stage are arranged in parallel, and the circuit output 1 in the previous stage is connected to the input terminals of the output buffer circuits 8, 9, and 10, respectively. A structure is provided in which the outputs of the output buffer circuits 8, 9, and 10 are individually output to bonding pads 11, 12, and 13 that are arranged in parallel. When packaging, one or two of the bonding pads 11, 12, 13 are connected to the same lead 14 of the package by wires 15, 16. Reference numerals 17 and 18 denote other leads.

上記の構成を持つ半導体装置では、パッケージング前はボンディングパッド１１、１２、１３を同一信号としてテスターに接続し、すなわちボンディングパッド１１、１２、１３全てをプロービングし、同一信号としてテスターに接続し、半導体装置の所望の高速動作を保証するための検査を実施する。これにより、テスター負荷容量に充分に対応できる大きな駆動能力を備えた出力バッファ回路で検査を実施することができる。また、製品化のためのパッケージングをする際には、必要に応じてボンディングパッド１１、１２、１３のいずれか１つ、または２つを選択し、リード１４にワイヤー１５、１６で接続することで、ワイヤー接続されない出力バッファ回路（この例では、出力バッファ回路１０）のスイッチング時の充放電電流を抑えて、所望の出力を備えたバッファ回路を構成する。上記の構成にすることで、製品時は従来のように不必要に高出力バッファとなることがないため、上記出力バッファ回路の消費電力を大幅に低減することができる。
特開平６−３３８７７９号公報 In the semiconductor device having the above configuration, the bonding pads 11, 12, 13 are connected to the tester as the same signal before packaging, that is, all the bonding pads 11, 12, 13 are probed and connected to the tester as the same signal, An inspection is performed to ensure a desired high-speed operation of the semiconductor device. As a result, the inspection can be performed with an output buffer circuit having a large driving capability that can sufficiently cope with the tester load capacity. When packaging for commercialization, select one or two of the bonding pads 11, 12, 13 as necessary, and connect them to the lead 14 with wires 15, 16. Thus, a charge / discharge current at the time of switching of the output buffer circuit (in this example, the output buffer circuit 10) that is not wire-connected is suppressed, and a buffer circuit having a desired output is configured. With the above configuration, since the product does not become an unnecessarily high output buffer as in the prior art, the power consumption of the output buffer circuit can be greatly reduced.
JP-A-6-338777

しかしながら、上記特開平６−３３８７７９号公報による手法では、パッケージング後は出力バッファ回路の駆動能力が下がるため、パッケージ状態での高速動作を保証する検査では、テスター負荷容量による信号遅延の影響が大きくなり、検査が不安定になるという問題がある。また、出力バッファ回路の駆動能力を上げるために配置する出力バッファ回路の数だけボンディングパッドを並列に配置しなければならないため、ボンディングパッド数を増やした分、チップ面積が増大するという問題がある。   However, in the method disclosed in Japanese Patent Laid-Open No. 6-338779, the driving capability of the output buffer circuit is reduced after packaging. Therefore, in the inspection for guaranteeing high-speed operation in the package state, the influence of the signal delay due to the tester load capacity is large. There is a problem that the inspection becomes unstable. Further, since the bonding pads must be arranged in parallel by the number of output buffer circuits arranged in order to increase the driving capability of the output buffer circuit, there is a problem that the chip area increases as the number of bonding pads is increased.

近年、半導体装置の低電力化、低価格化は同時並行して進む傾向にあり、上記背景技術を踏まえた、出力バッファ回路の低電力化、チップ面積縮小によるチップ単価の低価格化といった問題を同時に解決する技術の発明が、今後ますます望まれる。   In recent years, there has been a trend toward lower power consumption and lower cost of semiconductor devices in parallel, and problems such as lower power output buffer circuits and lower chip unit prices due to chip area reduction based on the above background technology. The invention of the technology to solve at the same time is desired more and more in the future.

したがって、本発明は、このような従来の問題点を解決することを目的とするものであり、半導体装置の高速動作を保証する検査をテスターで実施する際、テスター負荷容量に充分に対応できる高駆動能力の出力バッファ回路を実現しつつ、出力バッファ回路の消費電力の抑制、チップ面積の抑制を同時に満たすことのできる半導体装置及びその検査方法を提供することを目的とする。   Therefore, the present invention is intended to solve such a conventional problem, and it is possible to sufficiently cope with the tester load capacity when the tester assures high-speed operation of the semiconductor device. An object of the present invention is to provide a semiconductor device capable of simultaneously satisfying the suppression of power consumption of the output buffer circuit and the suppression of the chip area while realizing an output buffer circuit having driving capability, and an inspection method thereof.

上記課題を解決するために、本発明の半導体装置は、入力信号の電圧を第１の電源電圧レベルから第２の電源電圧レベルに変更するレベルシフタ回路と、レベルシフタ回路の出力端子が入力端子に接続され、出力端子がパッドに接続されて、レベルシフタ回路の出力信号と同じ極性の信号を出力する出力バッファ回路と、レベルシフタ回路の出力端子と出力バッファ回路の出力端子との間に接続されて制御信号の状態に応じてオン／オフする短絡スイッチとを備えている。   In order to solve the above problems, a semiconductor device according to the present invention includes a level shifter circuit that changes the voltage of an input signal from a first power supply voltage level to a second power supply voltage level, and an output terminal of the level shifter circuit connected to the input terminal. The output terminal is connected to the pad and outputs a signal having the same polarity as the output signal of the level shifter circuit, and the control signal is connected between the output terminal of the level shifter circuit and the output terminal of the output buffer circuit. And a short-circuit switch that is turned on / off according to the state.

この構成によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と、レベルシフタ回路の後段にある出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターなどの負荷を駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターなどの負荷を駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、パッドに接続される負荷の駆動能力の向上や検査速度の向上を図ることができる。   According to this configuration, the output signal of the level shifter circuit and the output signal of the output buffer circuit in the subsequent stage of the level shifter circuit can be switched in parallel by switching the state of the control signal and making the short-circuit switch conductive. Thus, it becomes possible to drive a load such as a tester connected to the pad by both the output signal of the level shifter circuit and the output signal of the output buffer circuit. As a result, when the short-circuit switch is off, only the drive capability of the output buffer circuit is used, but when the short-circuit switch is turned on, it becomes possible to use the drive capability of the level shifter circuit together. The driving capability for driving a load such as a connected tester can be improved. Therefore, it is possible to improve the driving ability of the load connected to the pad and increase the inspection speed without increasing the power consumption and the chip area.

上記本発明の半導体装置においては、出力バッファ回路が入力信号を反転して出力する構成である場合には、レベルシフタ回路の出力端子と出力バッファ回路の入力端子との間に、入力信号を反転して出力するゲート回路を設けることが必要となる。   In the semiconductor device of the present invention, when the output buffer circuit is configured to invert and output the input signal, the input signal is inverted between the output terminal of the level shifter circuit and the input terminal of the output buffer circuit. It is necessary to provide a gate circuit that outputs the output.

本発明の半導体装置の駆動能力向上方法は、上記構成の半導体装置の駆動能力を向上させる方法であり、制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む。   A method for improving the driving capability of a semiconductor device according to the present invention is a method for improving the driving capability of a semiconductor device having the above-described configuration. By switching the state of a control signal, a short-circuit switch is turned on, thereby outputting the level shifter circuit of the semiconductor device. A step of short-circuiting the terminal and the output terminal of the output buffer circuit, and a step of switching the output signal of the level shifter circuit and the output signal of the output buffer circuit in parallel.

この方法によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターなどの負荷を駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターなどの負荷を駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、パッドに接続される負荷の駆動能力の向上を図ることができる。   According to this method, it is possible to switch the output signal of the level shifter circuit and the output signal of the output buffer circuit in parallel by switching the state of the control signal and making the short-circuit switch conductive, and the output of the level shifter circuit A load such as a tester connected to the pad can be driven by both the signal and the output signal of the output buffer circuit. As a result, when the short-circuit switch is off, only the drive capability of the output buffer circuit is used, but when the short-circuit switch is turned on, it becomes possible to use the drive capability of the level shifter circuit together. The driving capability for driving a load such as a connected tester can be improved. Therefore, it is possible to improve the driving capability of the load connected to the pad without causing an increase in power consumption and an increase in chip area.

本発明の半導体装置の検査方法は、上記本発明の半導体装置を検査する半導体装置の検査方法であって、制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む。   A semiconductor device inspection method according to the present invention is a semiconductor device inspection method for inspecting a semiconductor device according to the present invention, wherein a short-circuit switch is turned on by switching a state of a control signal, whereby a level shifter circuit of the semiconductor device is A step of short-circuiting the output terminal and the output terminal of the output buffer circuit, and a step of switching the output signal of the level shifter circuit and the output signal of the output buffer circuit in parallel.

この方法によれば、制御信号の状態を切り替えて、短絡スイッチを導通させることにより、レベルシフタ回路の出力信号と出力バッファ回路の出力信号とを並行してスイッチングすることが可能となり、レベルシフタ回路の出力信号と出力バッファ回路の出力信号との両方で、パッドに接続されるテスターを駆動することが可能となる。その結果、短絡スイッチがオフのときは、出力バッファ回路の駆動能力を使用するだけであるが、半導体装置の検査時において短絡スイッチをオンにすると、レベルシフタ回路の駆動能力をも合わせて使用することが可能となり、パッドに接続されるテスターを駆動する駆動能力を向上させることができる。したがって、消費電力の増加、チップ面積の増加を生じさせることなく、検査速度の向上を図ることができる。   According to this method, it is possible to switch the output signal of the level shifter circuit and the output signal of the output buffer circuit in parallel by switching the state of the control signal and making the short-circuit switch conductive, and the output of the level shifter circuit The tester connected to the pad can be driven by both the signal and the output signal of the output buffer circuit. As a result, when the short-circuit switch is off, only the drive capability of the output buffer circuit is used, but when the short-circuit switch is turned on during the inspection of the semiconductor device, the drive capability of the level shifter circuit should also be used. Thus, the driving ability to drive the tester connected to the pad can be improved. Therefore, it is possible to improve the inspection speed without causing an increase in power consumption and an increase in chip area.

本発明の半導体装置によれば、制御信号（検査モード信号）の状態を切り替えることで、レベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡／開放させることができる経路を設ける。なお出力バッファ回路の出力信号とレベルシフタ回路の出力信号とは、理論上、同一の信号レベルを出力する構成をとる。この構成で、検査時は制御信号（検査モード信号）を切り替えて出力バッファ回路の出力端子とレベルシフタ回路の出力端子とを短絡し、それぞれの出力信号を並列にスイッチングさせることにより、例えばテスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた出力バッファ回路を実現することができる。   According to the semiconductor device of the present invention, a path that can short-circuit / open the output terminal of the level shifter circuit and the output terminal of the output buffer circuit by switching the state of the control signal (inspection mode signal) is provided. The output signal of the output buffer circuit and the output signal of the level shifter circuit are theoretically configured to output the same signal level. With this configuration, at the time of inspection, the control signal (inspection mode signal) is switched, the output terminal of the output buffer circuit and the output terminal of the level shifter circuit are short-circuited, and the respective output signals are switched in parallel. Thus, it is possible to realize an output buffer circuit having a large driving capability that can sufficiently cope with the influence of the signal delay due to.

ここで、従来の半導体装置に対する、本発明の半導体装置の優位点を述べる。図３および図４に示す従来の半導体装置で、本発明の半導体装置と同じ駆動能力を備えた出力バッファ回路を実現するには、出力バッファ回路を構成するトランジスタサイズを大きくする必要があるが、これに伴って出力バッファ回路の消費電力が、本発明の出力バッファ回路の消費電力と比べ増大してしまう。これに対し、本発明の半導体装置は、製品として使用する際、レベルシフタ回路の出力端子と出力バッファ回路の出力端子とを開放しているため、スイッチングによる消費電力は、出力バッファ回路の消費電力のみとなる。従って、本発明の半導体装置は、図３および図４に示す従来の半導体装置に比べ、スイッチングによる消費電力の点で勝っている。   Here, the advantages of the semiconductor device of the present invention over the conventional semiconductor device will be described. In order to realize an output buffer circuit having the same drive capability as the semiconductor device of the present invention in the conventional semiconductor device shown in FIGS. 3 and 4, it is necessary to increase the size of the transistor constituting the output buffer circuit. As a result, the power consumption of the output buffer circuit increases compared to the power consumption of the output buffer circuit of the present invention. In contrast, when the semiconductor device of the present invention is used as a product, since the output terminal of the level shifter circuit and the output terminal of the output buffer circuit are opened, the power consumption by switching is only the power consumption of the output buffer circuit. It becomes. Therefore, the semiconductor device of the present invention is superior to the conventional semiconductor device shown in FIGS. 3 and 4 in terms of power consumption due to switching.

また、図５に示す従来の半導体装置は、製品で使用する際、任意で出力バッファ回路の駆動能力を小さくして出力バッファ回路のスイッチングによる消費電力を抑えることができるため、製品使用時のスイッチングによる消費電力の点では、本発明の半導体装置と同等である。しかし、図５に示す従来の半導体装置は、上述したとおり、出力バッファ回路の駆動能力を上げるために配置する出力バッファ回路の数だけボンディングパッドを並列に配置しなければならないため、ボンディングパッド数を増やした分、チップ面積が増大する。従って、本発明の半導体装置は、図５に示す従来の半導体装置に比べ、チップ面積の点で勝っている。   In addition, when the conventional semiconductor device shown in FIG. 5 is used in a product, it can arbitrarily reduce the drive capability of the output buffer circuit to suppress power consumption due to switching of the output buffer circuit. This is equivalent to the semiconductor device of the present invention in terms of power consumption. However, in the conventional semiconductor device shown in FIG. 5, as described above, the number of bonding pads must be arranged in parallel by the number of output buffer circuits arranged in order to increase the drive capability of the output buffer circuit. The chip area increases by the increase. Therefore, the semiconductor device of the present invention is superior in terms of chip area as compared with the conventional semiconductor device shown in FIG.

さらに本発明は、プロービング状態とパッケージ状態とで半導体素子の回路構成を変えることなく、検査モード信号切り替えによって出力バッファ回路の駆動能力を制御することができるため、上記半導体装置がプロービング状態、あるいはパッケージ状態であるにかかわらず適用できる。   Further, according to the present invention, since the driving capability of the output buffer circuit can be controlled by switching the inspection mode signal without changing the circuit configuration of the semiconductor element between the probing state and the package state, the semiconductor device is in the probing state or the package state. Applicable regardless of the state.

［実施の形態１]
本発明の実施の形態１の半導体装置について、図１を用いて説明する。図１において、符号２０はレベルシフタ回路を示す。符号３０は出力反転型の出力バッファ回路を示す。符号４０は入力信号を反転して出力するゲートを示す。符号５０は短絡スイッチを示す。 [Embodiment 1]
A semiconductor device according to a first embodiment of the present invention will be described with reference to FIG. In FIG. 1, reference numeral 20 denotes a level shifter circuit. Reference numeral 30 denotes an output inversion type output buffer circuit. Reference numeral 40 denotes a gate that inverts and outputs an input signal. Reference numeral 50 denotes a short-circuit switch.

レベルシフタ回路２０の出力端子がゲート４０の入力端子に接続され、ゲート４０の出力端子が出力バッファ回路３０の入力端子に接続され、出力バッファ回路３０の出力端子がパッド４１と接続される。そして、レベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子との間に短絡スイッチ５０が接続される。この短絡スイッチ５０は、出力バッファ回路３０の入力端子と出力端子とを短絡するものであり、検査モード信号入力端子５１に入力される検査モード信号に応じて短絡状態か開放状態かに切り替えられる。   The output terminal of the level shifter circuit 20 is connected to the input terminal of the gate 40, the output terminal of the gate 40 is connected to the input terminal of the output buffer circuit 30, and the output terminal of the output buffer circuit 30 is connected to the pad 41. A short-circuit switch 50 is connected between the output terminal of the level shifter circuit 20 and the output terminal of the output buffer circuit 30. The short-circuit switch 50 short-circuits the input terminal and the output terminal of the output buffer circuit 30, and is switched between a short-circuit state and an open state according to the inspection mode signal input to the inspection mode signal input terminal 51.

また、第１の電源電圧端子４２には高電位電圧ＶＤＤＨが印加され、第２の電源電圧端子４３には低電位電圧ＶＤＤＬが印加され、接地端子４４には接地電位ＶＳＳが印加される。   Further, the high potential voltage VDDH is applied to the first power supply voltage terminal 42, the low potential voltage VDDL is applied to the second power supply voltage terminal 43, and the ground potential VSS is applied to the ground terminal 44.

そして、前段の回路出力１がレベルシフタ回路２０に入力信号ＶＩＮとして入力されると、レベルシフタ回路２０の出力端子には、入力信号ＶＩＮに対応した出力信号ＬＳＯＵＴが現れる。この出力信号ＬＳＯＵＴは入力信号ＶＩＮに対してレベルシフトされている。具体的には、入力信号ＶＩＮは、ハイレベルが低電位電圧ＶＤＤＬでローレベルが接地電位ＶＳＳであり、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ハイレベルが高電位電圧ＶＤＤＨでローレベルが接地電位ＶＳＳとなる。   When the previous stage circuit output 1 is input to the level shifter circuit 20 as the input signal VIN, an output signal LSOUT corresponding to the input signal VIN appears at the output terminal of the level shifter circuit 20. The output signal LSOUT is level-shifted with respect to the input signal VIN. Specifically, the input signal VIN has a high level of the low potential voltage VDDL and a low level of the ground potential VSS, and the output signal LSOUT of the level shifter circuit 20 has a high level of the high potential voltage VDDH and a low level of the ground potential VSS. It becomes.

レベルシフタ回路２０の出力信号ＬＳＯＵＴがゲート４０に入力されると、ゲート４０の出力端子には、レベルシフタ回路２０の出力信号ＬＳＯＵＴを反転した出力信号ＧＯＵＴが現れる。   When the output signal LSOUT of the level shifter circuit 20 is input to the gate 40, an output signal GOUT obtained by inverting the output signal LSOUT of the level shifter circuit 20 appears at the output terminal of the gate 40.

ゲート４０の出力信号ＧＯＵＴが出力バッファ回路３０に入力されると、出力バッファ回路３０の出力端子には、ゲート４０の出力信号ＧＯＵＴを反転した出力信号ＩＯＯＵＴが現れ、パッド４１へ送られる。この出力バッファ回路３０の出力信号ＩＯＯＵＴは、結局レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性になる。言い換えると、出力バッファ回路３０の出力信号をレベルシフタ回路２０の出力信号と同じ極性にするために、レベルシフタ回路４０と出力バッファ回路３０との間にゲート４０を挿入している。   When the output signal GOUT of the gate 40 is input to the output buffer circuit 30, an output signal IOOUT obtained by inverting the output signal GOUT of the gate 40 appears at the output terminal of the output buffer circuit 30 and is sent to the pad 41. The output signal IOOUT of the output buffer circuit 30 eventually has the same polarity as the output signal LSOUT of the level shifter circuit 20. In other words, the gate 40 is inserted between the level shifter circuit 40 and the output buffer circuit 30 so that the output signal of the output buffer circuit 30 has the same polarity as the output signal of the level shifter circuit 20.

レベルシフタ回路２０は、ＮＭＯＳトランジスタ２１、２３、２４、２７と、ＰＭＯＳトランジスタ２２、２５、２６、２８とから構成されている。   The level shifter circuit 20 includes NMOS transistors 21, 23, 24, and 27 and PMOS transistors 22, 25, 26, and 28.

出力バッファ回路３０は、ＮＭＯＳトランジスタ３１と、ＰＭＯＳトランジスタ３２とから構成されている。   The output buffer circuit 30 includes an NMOS transistor 31 and a PMOS transistor 32.

短絡スイッチ５０の例としては、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並行に接続して構成される、トランスミッション・ゲートが挙げられる。   An example of the short-circuit switch 50 is a transmission gate configured by connecting an NMOS transistor and a PMOS transistor in parallel.

ここで、出力バッファ回路３０の出力端とレベルシフタ回路２０の出力端との短絡時のスイッチング動作について説明する。出力バッファ回路３０は、ゲート４０を介して動作するため、レベルシフタ回路２０の動作よりも遅れて動作する。そのため、パッド４１に出力される信号の立ち上がり／立下り波形に若干影響が出る。パッド４１に出力される信号の立ち上がり／立下りの始めは、レベルシフタ回路２０の出力バッファ駆動能力に応じたスピードで変化する。しばらくすると出力バッファ回路３０も動作し、先ほどのレベルシフタ回路２０の出力バッファ駆動能力に出力バッファ回路３０の駆動能力が加算された状態でスイッチングされる。これにより、パッド４１に出力される信号の変化スピードは徐々に速くなる。   Here, the switching operation when the output terminal of the output buffer circuit 30 and the output terminal of the level shifter circuit 20 are short-circuited will be described. Since the output buffer circuit 30 operates via the gate 40, the output buffer circuit 30 operates later than the operation of the level shifter circuit 20. Therefore, the rising / falling waveform of the signal output to the pad 41 is slightly affected. The beginning of the rise / fall of the signal output to the pad 41 changes at a speed corresponding to the output buffer drive capability of the level shifter circuit 20. After a while, the output buffer circuit 30 also operates, and switching is performed in a state where the drive capacity of the output buffer circuit 30 is added to the output buffer drive capacity of the level shifter circuit 20 described above. Thereby, the change speed of the signal output to the pad 41 is gradually increased.

この種の半導体装置では、電源電圧の低消費電力化に伴って、前段の回路出力１からの入力信号のＨレベルを第２の電源電圧の低電位電圧レベルとし、出力信号では第１の電源電圧の高電位電圧レベルに変更するレベルシフタ回路２０が用いられており、上記の図１の構成において、出力バッファ回路３０の前段にレベルシフタ回路２０を設けることは、従来から半導体装置の一般的な構成である。   In this type of semiconductor device, as the power consumption of the power supply voltage is reduced, the H level of the input signal from the circuit output 1 in the previous stage is set to the low potential voltage level of the second power supply voltage, and the first power supply is used as the output signal. A level shifter circuit 20 that changes the voltage to a high potential voltage level is used. In the configuration of FIG. 1 described above, providing the level shifter circuit 20 in the previous stage of the output buffer circuit 30 is a conventional configuration of a semiconductor device. It is.

本発明では、このレベルシフタ回路を課題解決のために有効に利用するものである。そのため、上記の構成に加え、本実施例の半導体装置では、検査モード信号入力端子５１からの入力信号によってＯＮ／ＯＦＦする短絡スイッチ５０を備える。すなわち、レベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子との間に短絡スイッチ５０を設け、検査モード信号入力端子５１へ入力される検査モード信号がアクティブ（例えば、ハイレベル）となることによって短絡スイッチ５０がＯＮし、それによってレベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子とが短絡するように回路を構成する。また、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成する。以上が、図１に示す回路構成である。   In the present invention, this level shifter circuit is effectively used to solve the problem. Therefore, in addition to the above configuration, the semiconductor device of this embodiment includes a short-circuit switch 50 that is turned ON / OFF by an input signal from the inspection mode signal input terminal 51. That is, the short-circuit switch 50 is provided between the output terminal of the level shifter circuit 20 and the output terminal of the output buffer circuit 30, and the inspection mode signal input to the inspection mode signal input terminal 51 becomes active (for example, high level). As a result, the short-circuit switch 50 is turned ON, whereby the output terminal of the level shifter circuit 20 and the output terminal of the output buffer circuit 30 are short-circuited. Further, the gate 40 is configured so that the output signal IOOUT of the output buffer circuit 30 has the same polarity as the output signal LSOUT of the level shifter circuit 20. The above is the circuit configuration shown in FIG.

図１に示す回路の動作波形のタイミングチャートを図２に示す。ここでは説明を簡素化するため、トランジスタのスイッチングによる遅延を考慮に入れない理想的な動作波形を示している。図２に示す動作波形は、レベルシフタ回路２０の入力である、前段の回路出力１からの入力信号ＶＩＮが時刻ｔ０でＬレベルからＨレベルに変化し、時刻ｔ１でＨレベルからＬレベルに変化する時の信号ＶＧ１、ＶＧ２、ＬＳＯＵＴ、ＩＯＯＵＴの電圧波形をそれぞれ表している。なお、信号ＶＧ１はＮＭＯＳトランジスタ２３のゲート電圧であり、信号ＶＧ２はＮＭＯＳトランジスタ２４のゲート電圧である。   A timing chart of operation waveforms of the circuit shown in FIG. 1 is shown in FIG. Here, in order to simplify the description, an ideal operation waveform that does not take into account delay due to switching of the transistor is shown. In the operation waveform shown in FIG. 2, the input signal VIN from the circuit output 1 of the previous stage, which is the input of the level shifter circuit 20, changes from L level to H level at time t0, and changes from H level to L level at time t1. The voltage waveforms of the hour signals VG1, VG2, LSOUT, and IOOUT are respectively shown. The signal VG1 is the gate voltage of the NMOS transistor 23, and the signal VG2 is the gate voltage of the NMOS transistor 24.

以下に図１および図２を参照しながらその動作を説明する。さしあたり、短絡スイッチ５０はＯＦＦ状態、すなわち開放しているとする。まずは時刻ｔ０で前段の回路出力１からの入力信号ＶＩＮがＬレベルからＨレベルに変化するときの動作説明をする。時刻ｔ０において、入力信号ＶＩＮがＬレベルからＨレベルに変化すると、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２はＬレベルからＨレベルに変化する。また、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２で構成されるインバータを介して、ＨレベルからＬレベルに切り替わる。   The operation will be described below with reference to FIGS. For the time being, it is assumed that the short-circuit switch 50 is in an OFF state, that is, opened. First, the operation when the input signal VIN from the previous circuit output 1 changes from the L level to the H level at time t0 will be described. When the input signal VIN changes from L level to H level at time t0, the gate voltage VG2 of the NMOS transistor 24 changes from L level to H level. Further, the gate voltage VG1 of the NMOS transistor 23 is switched from the H level to the L level via an inverter constituted by the NMOS transistor 21 and the PMOS transistor 22.

ここで、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１とＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２とは、第２の電源電圧端子４３から印加される低電位電圧ＶＤＤＬをＨレベルとする入力信号ＶＩＮにより、ＮＭＯＳトランジスタ２３をＯＦＦ、ＮＭＯＳトランジスタ２４をＯＮにさせるので、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１がＬレベル、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２がＨレベルのとき、ＮＭＯＳトランジスタ２４はＯＮしてＰＭＯＳトランジスタ２５のゲート電圧をＬレベルに下げ、ＰＭＯＳトランジスタ２５をＯＮさせる。この時、ＮＭＯＳトランジスタ２３はＯＦＦしているのでＰＭＯＳトランジスタ２５のドレイン電圧ＶＤ１は、第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨになり、ＰＭＯＳトランジスタ２６のゲート電圧をＨレベルに上げることができるため、ＰＭＯＳトランジスタ２６はＯＦＦし、ＰＭＯＳトランジスタ２６のドレイン電圧ＶＤ２は、接地端子４４から印加される接地電位ＶＳＳとなる。   Here, the gate voltage VG1 of the NMOS transistor 23 and the gate voltage VG2 of the NMOS transistor 24 are determined by the input signal VIN that sets the low potential voltage VDDL applied from the second power supply voltage terminal 43 to the H level. Since the NMOS transistor 24 is turned OFF, the NMOS transistor 24 is turned ON and the gate voltage of the PMOS transistor 25 is set to L when the gate voltage VG1 of the NMOS transistor 23 is L level and the gate voltage VG2 of the NMOS transistor 24 is H level. The level is lowered and the PMOS transistor 25 is turned on. At this time, since the NMOS transistor 23 is OFF, the drain voltage VD1 of the PMOS transistor 25 becomes the high potential voltage VDDH applied from the first power supply voltage terminal 42, and the gate voltage of the PMOS transistor 26 is raised to the H level. Therefore, the PMOS transistor 26 is turned off, and the drain voltage VD2 of the PMOS transistor 26 becomes the ground potential VSS applied from the ground terminal 44.

この動作により、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８で構成されるインバータを介してＬレベルからＨレベルに変化し、出力信号ＬＳＯＵＴを入力とするゲート４０と、ゲート４０の出力信号ＧＯＵＴを入力とする出力バッファ回路３０を介して、出力バッファ回路３０の出力信号ＩＯＯＵＴの信号レベルを切り替える。   By this operation, the output signal LSOUT of the level shifter circuit 20 changes from the L level to the H level via the inverter constituted by the NMOS transistor 27 and the PMOS transistor 28, and the gate 40 having the output signal LSOUT as an input and the gate 40 The signal level of the output signal IOOUT of the output buffer circuit 30 is switched via the output buffer circuit 30 that receives the output signal GOUT.

ここで、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成する。図１に示す回路では、ゲート４０をインバータで構成している。上記の構成により、出力信号ＬＳＯＵＴがＬレベルからＨレベルに変化するのに対して、ゲート４０の出力信号ＧＯＵＴは、ＨレベルからＬレベルに変化し、また出力バッファ回路３０の出力信号ＩＯＯＵＴはＬレベルからＨレベルに変化する。このように、出力信号ＬＳＯＵＴと出力信号ＩＯＯＵＴは、理想的には同じ極性の信号となる。   Here, the gate 40 is configured so that the output signal IOOUT of the output buffer circuit 30 has the same polarity as the output signal LSOUT of the level shifter circuit 20. In the circuit shown in FIG. 1, the gate 40 is constituted by an inverter. With the above configuration, the output signal LSOUT changes from L level to H level, while the output signal GOUT of the gate 40 changes from H level to L level, and the output signal IOOUT of the output buffer circuit 30 changes to L level. It changes from level to H level. Thus, the output signal LSOUT and the output signal IOOUT are ideally signals having the same polarity.

つぎに、時刻ｔ１で前段の回路出力１からの入力信号ＶＩＮがＨレベルからＬレベルに変化するときの動作説明をする。時刻ｔ１において、入力信号ＶＩＮがＨレベルからＬレベルに変化すると、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２はＨレベルからＬレベルに変化する。また、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１は、ＮＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２で構成されるインバータを介して、ＬレベルからＨレベルに切り替わる。   Next, the operation when the input signal VIN from the previous circuit output 1 changes from the H level to the L level at time t1 will be described. When the input signal VIN changes from H level to L level at time t1, the gate voltage VG2 of the NMOS transistor 24 changes from H level to L level. Further, the gate voltage VG1 of the NMOS transistor 23 is switched from the L level to the H level via an inverter constituted by the NMOS transistor 21 and the PMOS transistor 22.

ここで、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１とＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２とは、第２の電源電圧端子４３から印加される低電位電圧ＶＤＤＬをＨレベルとする入力信号ＶＩＮにより、ＮＭＯＳトランジスタ２３をＯＮ、ＮＭＯＳトランジスタ２４をＯＦＦにさせるので、ＮＭＯＳトランジスタ２３のゲート電圧ＶＧ１がＨレベル、ＮＭＯＳトランジスタ２４のゲート電圧ＶＧ２がＬレベルのとき、ＮＭＯＳトランジスタ２４はＯＦＦしてＰＭＯＳトランジスタ２５のゲート電圧を第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨまで上げ、ＰＭＯＳトランジスタ２５をＯＦＦさせる。この時、ＮＭＯＳトランジスタ２３はＯＮしているので、ＰＭＯＳトランジスタ２５のドレイン電圧ＶＤ１は、接地端子４４から印加される接地電位ＶＳＳになり、ＰＭＯＳトランジスタ２６のゲート電圧をＬレベルに下げることができるため、ＰＭＯＳトランジスタ２６はＯＮし、ＰＭＯＳトランジスタ２６のドレイン電圧ＶＤ２を、第１の電源電圧端子４２から印加される高電位電圧ＶＤＤＨにすることができる。   Here, the gate voltage VG1 of the NMOS transistor 23 and the gate voltage VG2 of the NMOS transistor 24 are determined by the input signal VIN that sets the low potential voltage VDDL applied from the second power supply voltage terminal 43 to the H level. Since ON and NMOS transistor 24 are turned OFF, when gate voltage VG1 of NMOS transistor 23 is at H level and gate voltage VG2 of NMOS transistor 24 is at L level, NMOS transistor 24 is turned OFF and gate voltage of PMOS transistor 25 is 1 to the high potential voltage VDDH applied from the power supply voltage terminal 42 to turn off the PMOS transistor 25. At this time, since the NMOS transistor 23 is ON, the drain voltage VD1 of the PMOS transistor 25 becomes the ground potential VSS applied from the ground terminal 44, and the gate voltage of the PMOS transistor 26 can be lowered to the L level. The PMOS transistor 26 is turned on, and the drain voltage VD2 of the PMOS transistor 26 can be set to the high potential voltage VDDH applied from the first power supply voltage terminal 42.

この動作により、レベルシフタ回路２０の出力信号ＬＳＯＵＴは、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８で構成されるインバータを介してＨレベルからＬレベルに変化し、出力信号ＬＳＯＵＴを入力とするゲート４０と、ゲート４０の出力信号ＧＯＵＴを入力とする出力バッファ回路３０を介して、出力バッファ回路３０の出力信号ＩＯＯＵＴの信号レベルを切り替える。   By this operation, the output signal LSOUT of the level shifter circuit 20 changes from the H level to the L level via the inverter composed of the NMOS transistor 27 and the PMOS transistor 28, and the gate 40 having the output signal LSOUT as an input and the gate 40 The signal level of the output signal IOOUT of the output buffer circuit 30 is switched via the output buffer circuit 30 that receives the output signal GOUT.

ここで、前述したとおり、出力バッファ回路３０の出力信号ＩＯＯＵＴは、レベルシフタ回路２０の出力信号ＬＳＯＵＴと同じ極性の信号になるようにゲート４０を構成してあるため、図１に示す構成により、出力信号ＬＳＯＵＴがＨレベルからＬレベルに変化するのに対して、ゲート４０の出力信号ＧＯＵＴはＬレベルからＨレベルに変化し、また出力バッファ回路３０の出力信号ＩＯＯＵＴはＨレベルからＬレベルに変化する。このように、出力信号ＬＳＯＵＴと出力信号ＩＯＯＵＴは、理想的には同じ極性の信号となる。   Here, as described above, since the gate 40 is configured so that the output signal IOOUT of the output buffer circuit 30 has the same polarity as the output signal LSOUT of the level shifter circuit 20, the output shown in FIG. While signal LSOUT changes from H level to L level, output signal GOUT of gate 40 changes from L level to H level, and output signal IOOUT of output buffer circuit 30 changes from H level to L level. . Thus, the output signal LSOUT and the output signal IOOUT are ideally signals having the same polarity.

以上の回路動作を踏まえて、検査時、検査モード信号入力端子５１から入力される検査モード信号（入力信号）を切り替えて短絡スイッチ５０をＯＮ状態、すなわちレベルシフタ回路２０の出力端子と出力バッファ回路３０の出力端子とを短絡させた状態にするとき、前段の回路出力１からの入力信号ＶＩＮが切り替わり、図２のタイミングチャートに示すとおりの回路動作をしてレベルシフタ回路２０の出力信号ＬＳＯＵＴと出力バッファ回路３０の出力信号ＩＯＯＵＴが切り替わると、パッド４１からみた出力バッファの駆動能力は、理論上、ＮＭＯＳトランジスタ２７とＰＭＯＳトランジスタ２８とで構成されるレベルシフタ回路２０の出力回路の駆動能力と、ＮＭＯＳトランジスタ３１とＰＭＯＳトランジスタ３２とで構成される出力バッファ回路３０の駆動能力との合計値となる。すなわち、ＰＭＯＳトランジスタ２８とＰＭＯＳトランジスタ３２、ＮＭＯＳトランジスタ２７とＮＭＯＳトランジスタ３１のそれぞれが、同じ極性で並列動作することによって、パッド４１からみた出力バッファ回路の駆動能力を上げることができる。仮にＮＭＯＳトランジスタ２７、３１と、ＰＭＯＳトランジスタ２８、３２がそれぞれ同じサイズである場合、パッド４１からみた出力バッファの駆動能力は、短絡スイッチ５０がＯＦＦのときと比べて、理論上、２倍となる。   Based on the above circuit operation, at the time of inspection, the inspection mode signal (input signal) input from the inspection mode signal input terminal 51 is switched to turn on the short-circuit switch 50, that is, the output terminal of the level shifter circuit 20 and the output buffer circuit 30. When the output terminal of the level shifter 20 is short-circuited, the input signal VIN from the circuit output 1 of the previous stage is switched, and the circuit operation as shown in the timing chart of FIG. 2 is performed to output the output signal LSOUT of the level shifter circuit 20 and the output buffer. When the output signal IOOUT of the circuit 30 is switched, the drive capability of the output buffer viewed from the pad 41 is theoretically the drive capability of the output circuit of the level shifter circuit 20 composed of the NMOS transistor 27 and the PMOS transistor 28, and the NMOS transistor 31. And a PMOS transistor 32. The total value of the driving capability of the buffer circuit 30. That is, the PMOS transistor 28 and the PMOS transistor 32, and the NMOS transistor 27 and the NMOS transistor 31 operate in parallel with the same polarity, so that the drive capability of the output buffer circuit viewed from the pad 41 can be increased. If the NMOS transistors 27 and 31 and the PMOS transistors 28 and 32 have the same size, the output buffer drive capability viewed from the pad 41 is theoretically twice as large as when the short-circuit switch 50 is OFF. .

なお、本実施例では、レベルシフタ回路２０を構成するトランジスタ、ゲート４０を構成するトランジスタ、および出力バッファ回路３０を構成するトランジスタは、半導体装置の仕様に応じたサイズに設計して配置することにより、所望の出力バッファ駆動能力を実現することができる。また、短絡スイッチ５０のＯＮ／ＯＦＦを切り替える検査モード信号入力端子５１は、半導体装置の内部回路に接続して半導体装置の内部回路からの出力信号で制御するのみならず、パッドに接続して半導体装置外部に端子を出すことで、上記半導体装置外部からの入力信号で制御することも可能となる。   In this embodiment, the transistors constituting the level shifter circuit 20, the transistors constituting the gate 40, and the transistors constituting the output buffer circuit 30 are designed and arranged in a size according to the specifications of the semiconductor device. A desired output buffer driving capability can be realized. Further, the inspection mode signal input terminal 51 for switching ON / OFF of the short-circuit switch 50 is not only connected to the internal circuit of the semiconductor device and controlled by the output signal from the internal circuit of the semiconductor device, but also connected to the pad and connected to the semiconductor. By providing a terminal outside the device, it is possible to control with an input signal from the outside of the semiconductor device.

また、出力バッファ回路３０が入力信号を反転しないで同じ極性で出力する構成の場合には、レベルシフタ回路２０の出力信号と出力バッファ回路３０の出力信号の極性を合わせるためのゲートは不要である。   Further, when the output buffer circuit 30 is configured to output the same polarity without inverting the input signal, a gate for matching the polarities of the output signal of the level shifter circuit 20 and the output signal of the output buffer circuit 30 is not necessary.

また、この上記実施の形態では、レベルシフタ回路とゲートと出力バッファ回路とは一組だけ図示をしたが、１組に限らず、半導体装置の構成に応じて、２組以上設けられる場合があるのは、いうまでもない。   In the above embodiment, only one set of the level shifter circuit, the gate, and the output buffer circuit is shown. However, the level shifter circuit, the gate, and the output buffer circuit are not limited to one set. Needless to say.

本発明にかかる半導体装置およびその検査方法は、従来の半導体装置のように出力バッファ回路を構成するトランジスタサイズを大きくすることなく、テスター負荷容量による信号遅延の影響に充分に対応できる、大きな駆動能力を備えた出力バッファ回路を実現することができ、詰まるところ、トランジスタサイズの抑制による出力バッファ回路の消費電力の抑制、またはチップ面積の増大の抑制を実現しつつ、上記半導体装置の高速動作を保証する検査を安定化することができる。さらに本発明は、プロービング状態とパッケージ状態とで半導体素子の回路構成を変えることなく、検査モード信号切り替えによって出力バッファ回路の駆動能力を制御することができるため、上記半導体装置がプロービング状態、あるいはパッケージ状態であるにかかわらず適用できる。以上の効果により、本発明は半導体素子の検査に有用である。   The semiconductor device and the inspection method thereof according to the present invention have a large driving capability that can sufficiently cope with the influence of the signal delay due to the tester load capacitance without increasing the size of the transistor constituting the output buffer circuit as in the conventional semiconductor device. As a result, the high-speed operation of the semiconductor device is guaranteed while reducing the power consumption of the output buffer circuit by suppressing the transistor size or suppressing the increase in chip area. Can be stabilized. Further, according to the present invention, since the driving capability of the output buffer circuit can be controlled by switching the inspection mode signal without changing the circuit configuration of the semiconductor element between the probing state and the package state, the semiconductor device is in the probing state or the package state. Applicable regardless of the state. Due to the above effects, the present invention is useful for inspection of semiconductor elements.

本発明の実施の形態１に係る半導体装置の構成を示す回路図である。1 is a circuit diagram showing a configuration of a semiconductor device according to a first embodiment of the present invention. 図１の半導体装置の回路動作を説明するためのタイミングチャートである。2 is a timing chart for explaining a circuit operation of the semiconductor device of FIG. 1. 従来の第１の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional 1st semiconductor device. 従来の第２の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional 2nd semiconductor device. 従来の第３の半導体装置の構成を示す回路図である。It is a circuit diagram which shows the structure of the conventional 3rd semiconductor device.

符号の説明Explanation of symbols

１ 前段の回路出力
２ ボンディングパッド
３ 出力バッファ回路
４ ボンディングパッド
６ 出力バッファ回路
７ 出力バッファ回路
８ 出力バッファ回路
９ 出力バッファ回路
１０ 出力バッファ回路
１１ 出力バッファ回路
１３ ボンディングパッド
１４ ボンディングパッド
１５ ボンディングパッド
１６ リード
２０ レベルシフタ回路
２１ ＮＭＯＳトランジスタ
２２ ＰＭＯＳトランジスタ
２３ ＮＭＯＳトランジスタ
２４ ＮＭＯＳトランジスタ
２５ ＰＭＯＳトランジスタ
２６ ＰＭＯＳトランジスタ
２７ ＮＭＯＳトランジスタ
２８ ＰＭＯＳトランジスタ
３０ 出力バッファ回路
３１ ＮＭＯＳトランジスタ
３２ ＰＭＯＳトランジスタ
４０ ゲート
４１ パッド
４２ 第１の電源電圧端子
４３ 第２の電源電圧端子
４５ 接地端子
５０ 短絡スイッチ
５１ 検査モード信号入力端子
ＶＤＤＨ 第１の電源電圧端子から印加される高電位電圧
ＶＤＤＬ 第２の電源電圧端子から印加される低電位電圧
ＶＩＮ 前段の回路出力からの入力信号
ＶＳＳ 接地電位
ＶＧ１ ＮＭＯＳトランジスタ２３のゲート電圧
ＶＧ２ ＮＭＯＳトランジスタ２３のゲート電圧
ＶＤ１ ＰＭＯＳトランジスタ２５のドレイン電圧
ＶＤ２ ＰＭＯＳトランジスタ２６のドレイン電圧
ＬＳＯＵＴ レベルシフタ回路２０の出力信号
ＩＯＯＵＴ 出力バッファ回路３０の出力信号
ｔ０ タイミングチャートにおける時刻
ｔ１ タイミングチャートにおける時刻 DESCRIPTION OF SYMBOLS 1 Circuit output 2 Bonding pad 3 Output buffer circuit 4 Bonding pad 6 Output buffer circuit 7 Output buffer circuit 8 Output buffer circuit 9 Output buffer circuit 10 Output buffer circuit 11 Output buffer circuit 13 Bonding pad 14 Bonding pad 15 Bonding pad 16 Lead 20 level shifter circuit 21 NMOS transistor 22 PMOS transistor 23 NMOS transistor 24 NMOS transistor 25 PMOS transistor 26 PMOS transistor 27 NMOS transistor 28 PMOS transistor 30 output buffer circuit 31 NMOS transistor 32 PMOS transistor 40 gate 41 pad 42 first power supply voltage terminal 43 first 2 power supply voltage terminal 45 ground terminal 50 short Switch 51 Test mode signal input terminal VDDH High potential voltage applied from the first power supply voltage terminal VDDL Low potential voltage applied from the second power supply voltage terminal VIN Input signal from the previous circuit output VSS Ground potential VG1 NMOS transistor VG2 Gate voltage of NMOS transistor 23 VD1 Drain voltage of PMOS transistor 25 VD2 Drain voltage of PMOS transistor 26 LSOUT Output signal of level shifter circuit IOOUT Output signal of output buffer circuit 30 t0 Time in timing chart t1 Time in timing chart

Claims (4)

入力信号の電圧を第１の電源電圧レベルから第２の電源電圧レベルに変更するレベルシフタ回路と、
前記レベルシフタ回路の出力端子が入力端子に接続され、出力端子がパッドに接続されて、前記レベルシフタ回路の出力信号と同じ極性の信号を出力する出力バッファ回路と、
前記レベルシフタ回路の出力端子と前記出力バッファ回路の出力端子との間に接続されて制御信号の状態に応じてオン／オフする短絡スイッチとを備えた半導体装置。 A level shifter circuit for changing the voltage of the input signal from the first power supply voltage level to the second power supply voltage level;
An output buffer circuit for connecting the output terminal of the level shifter circuit to an input terminal, connecting the output terminal to a pad, and outputting a signal having the same polarity as the output signal of the level shifter circuit;
A semiconductor device comprising: a short-circuit switch connected between an output terminal of the level shifter circuit and an output terminal of the output buffer circuit and turned on / off according to a state of a control signal. 前記出力バッファ回路が入力信号を反転して出力する構成であって、前記レベルシフタ回路の出力端子と前記出力バッファ回路の入力端子との間に、入力信号を反転して出力するゲート回路を設けた請求項１記載の半導体装置。   The output buffer circuit is configured to invert and output an input signal, and a gate circuit for inverting and outputting the input signal is provided between the output terminal of the level shifter circuit and the input terminal of the output buffer circuit. The semiconductor device according to claim 1. 請求項１または２に記載の半導体装置の駆動能力を向上させる半導体装置の駆動能力向上方法であって、
制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって前記半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、
前記レベルシフタ回路の出力信号と前記出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む半導体装置の駆動能力向上方法。 A method for improving the driving capability of a semiconductor device for improving the driving capability of the semiconductor device according to claim 1,
Making the short-circuit switch conductive by switching the state of the control signal, thereby short-circuiting the output terminal of the level shifter circuit of the semiconductor device and the output terminal of the output buffer circuit;
A method for improving a driving capability of a semiconductor device, comprising: switching an output signal of the level shifter circuit and an output signal of the output buffer circuit in parallel. 請求項１または２に記載の半導体装置を検査する半導体装置の検査方法であって、
半導体装置の検査時に制御信号の状態を切り替えることによって短絡スイッチを導通させ、それによって前記半導体装置のレベルシフタ回路の出力端子と出力バッファ回路の出力端子とを短絡する工程と、
前記レベルシフタ回路の出力信号と前記出力バッファ回路の出力信号とを並行してスイッチングする工程とを含む半導体装置の検査方法。
A semiconductor device inspection method for inspecting a semiconductor device according to claim 1 or 2,
Conducting a short-circuit switch by switching the state of the control signal during inspection of the semiconductor device, thereby short-circuiting the output terminal of the level shifter circuit of the semiconductor device and the output terminal of the output buffer circuit;
A method for inspecting a semiconductor device, comprising: switching an output signal of the level shifter circuit and an output signal of the output buffer circuit in parallel.

Images