JP2010051503A - 撮像装置 - Google Patents

Abstract

【課題】 素子ばらつきと温度依存性を考慮して発光素子の駆動電流を最適化制御し、小型、低消費電力でＥＭＩノイズの少なく、周辺への悪影響の少ない撮像装置を提供する。
【解決手段】 発光素子１１２の駆動電流を単独で制御する制御回路１３０と、前記発光素子から光信号ケーブル１２１を介して伝達された所定のテストコードを自身が予め保持している基準コードと比較し、エラービット数を計測するエラー検出回路１３１を制御部１０３に備え、前記制御回路１３０は、撮像素子のブランキング期間中に、前記エラー検出回路１３１により計測されたエラービット数の多寡に応じて、前記発光素子の駆動電流を変更する命令を前記発光素子の駆動回路に出力する。
【選択図】 図１

Description

本発明は、撮像先端部に対物光学系及び固体撮像素子を有し、小型化が要求される電子内視鏡装置において、前記撮像先端部の装置を大型することなく最適な条件で映像出力信号を光信号で伝達する撮像装置に関する。

撮像先端部に対物光学系および固体撮像素子を有し、小型化が要求される代表的な装置である電子内視鏡装置は、撮像素子としてＶＧＡ（３０万画素）のＣＣＤが広く使われ、ＣＣＤからの撮像信号は撮像先端部に備えられたバッファアンプを介して撮像先端部から映像処理部の信号処理回路へ、十数本アナログ信号のまま電気配線で伝送されている。撮像先端部から映像処理部までの電気配線の長さは、撮像先端部が人体の胃、大腸などに挿入されるため２〜４ｍと長くなり、アナログ信号の伝送時に他の医療機器から電気配線に混入されるノイズの影響、あるいは十数本のアナログ信号どうしで信号が干渉し映像が乱れたりすることがあった。

これらを改善するため、従来、撮像素子にＶＧＡのＣＭＯＳセンサを使用することが試みられている。ＣＭＯＳセンサは受光素子の近くに増幅回路があり、またＣＭＯＳセンサＬＳＩに内蔵されたＡ／Ｄコンバータ、Ｐ／Ｓ変換回路によって撮像信号をシリアル変換されたデジタル信号として出力できるので、耐ノイズ性の強い信号伝送ができるメリットがある。また駆動する電源も３Ｖ片電源で良いため、先端部と映像処理部の配線数も少なくできるメリットがある。

近年は更に、高精細画素、高フレームレートで電子内視鏡装置を使用したいという要求が出てきている。

例えば、ＶＧＡ（６４０×４８０≒３０万画素）、３０フレーム／秒のフレームレート、１０ビット階調（１０２４段階）の色階調の場合、撮像信号を映像処理部に伝送するのに必要な伝送速度は、約９２Ｍｂｐｓであるが、近年の高精細画素、高フレームレートで電子内視鏡を使用したいという要求にこたえる為には、２００万画素（１６６４画素×１２３６画素）、６０フレーム／秒フレームレート、１０ビット階調の場合で約１．２Ｇｂｐｓの伝送レートが必要となる。しかし、先端部から映像処理部へデジタル映像信号を伝送する場合、２００Ｍｂｐｓ以上の伝送レートで伝送しようとすると、周辺に放射されるＥＭＩノイズが大きくなり、更に、デジタル伝送であっても信号のジッタが大きくなるため、信号品質が劣化して正確な伝送ができない。

この問題の解決策の一つに、伝送路に光ファイバや光導波路を介して、電気信号ではなく光信号で映像信号を伝達する方法がある。この方法は高速化可能であり、かつＥＭＩノイズの発生、混入が無いなどのメリットが有るため高速シリアル転送の分野で注目されている。

下記特許文献１に記載されている、従来の電子内視鏡の概略的な回路構成を図７に示す。ここに示された電子内視鏡装置は、挿入部７０５と操作部７０７とを備えたスコープ本体部７０９、及び当該スコープ本体部７０９と接続ケーブル部７１０で接続されたビデオプロセッサ部７０３を備えている。細長い筒状の挿入部７０５の先端にスコープ先端部７１３が、対物光学系７１５、固体撮像素子（ＣＭＯＳセンサ）７１７を含む撮像手段を備えて配置されている。また、スコープ先端部７１３には固体撮像素子７１７に接近してまたは一体化してデジタル信号プロセッサ／タイミング発生器／同期信号発生器（ＤＳＰ／ＴＧ／ＳＧ）７１９が配置されている。更に、スコープ先端部７１３にはパラレル‐シリアル（Ｐ／Ｓ）変換回路７２１及びパラレル‐シリアル変換回路の出力電気信号を光信号に変換する電／光変換器７２３が配置されている。

この構成では、固体撮像素子７１７からの映像出力信号は一旦光信号に変換され、光信号ケーブル７１１を介してスコープ先端部７０９からビデオプロセッサ部７０３の信号処理部に伝送している。

しかし、図７の電／光変換器１２３で発光素子として一般的に使われる面発光型半導体レーザーＶＣＳＥＬ（Ｖｅｒｔｉｃａｌ−Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ−Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒ ｄｉｏｄｅ）は、必要駆動電流の素子ばらつきが大きく、温度依存性も大きいことが知られている。これらを考慮してＶＣＳＥＬを駆動させるためには駆動電流を予め大きくしておく必要がある。

ＶＣＳＥＬを通信分野等の光源に用いる場合、通信エラー等を抑制するためには一定以上の光出力が必要な一方で、アイセーフの観点から光出力を一定以下に抑える必要がある。ＶＣＳＥＬの駆動方法には、定電流駆動（ＡＣＣ）と定電力駆動（ＡＰＣ）の二種類がある。ＡＣＣ駆動は、駆動電流が一定であるためレーザー光の発振を安定化させるが、温度変化により光出力が変動するという欠点があるので、一般にＡＰＣ駆動が使われる。ＡＰＣ駆動は、ＶＣＳＥＬの温度が上昇すると、光出力が低下するため駆動電流を増加させて光出力を上げ、温度が低下すると、光出力が上昇するため駆動電流を低下させて光出力を下げるような駆動制御を行う。

また、ＶＣＳＥＬは、他の半導体レーザー装置と同様に、製造工程において個々の光出力特性にばらつきが生じるが、ＶＣＳＥＬの特性ばらつきが駆動回路の許容範囲を超えている場合、ＡＰＣ駆動では当該特性ばらつきを是正できない。

ＡＰＣ駆動以外の方法でＶＣＳＥＬの駆動電流を制御する方法は、下記特許文献２において提案されている。

この方法は、送信側、受信側とも同じ制御回路を持ち、光信号ケーブルを２本用いて、送信側の装置からあるテストパターンを受信側に光信号ケーブルで送信し、受信側はそのテストパターンをもう一本の光信号ケーブルを介して送信側に送信し、送信側は受信側から受信したテストパターンと送信したテストパターンを比較し、異なったテストパターンであればＶＣＳＥＬを駆動する電流を上げる制御を行い、テストパターンが一致したら当該制御を止める、というものである。

特開２００６−１８１０２１号公報 特開２０００−６８９３８号公報

発光素子として一般的に使われるＶＣＳＥＬは必要駆動電流の素子ばらつきが大きい、温度依存性が大きいことが知られている。特許文献１では上記素子ばらつき及び温度依存性を考慮していないので、ＶＣＳＥＬを駆動させるドライバの電流を素子ばらつき、温度依存性を考慮して大きくする必要が有り、無駄な消費電力が必要で、かつ不要なＥＭＩノイズ放射が発生し、撮像先端部の撮像素子などの回路、周辺医療機器への悪影響、及び人体への悪影響の原因となる。また撮像先端部の回路は樹脂で密閉されるので回路動作による温度上昇に伴い、ＶＣＳＥＬの光出力が低下し、伝送エラーの原因になる。

ＶＣＳＥＬの光出力の低下による伝送エラーの解決方法として、前述のＡＰＣ駆動がある。ＡＰＣ駆動は、ＶＣＳＥＬの温度が上昇すると光出力が低下するため駆動電流を増加させて光出力を上げ、温度が低下すると光出力が上昇するため駆動電流を低下させて光出力を下げるような駆動制御を行う。しかしながら、ＶＣＳＥＬは、製造工程において個々の光出力特性にばらつきが生じるが、その特性ばらつきが駆動回路の許容範囲を超えている場合はＡＰＣ駆動では補正できない。

ＡＰＣ駆動以外の方法でＶＣＳＥＬの駆動電流を制御する方法として提案されている特許文献２の方法では、送信側と受信側両方の装置で同じＶＣＳＥＬ駆動電流の制御回路が必要となる。しかしながら撮像先端部に対物光学系及び固体撮像素子に加えて更に制御回路を組み込むことは、撮像先端部の小型化が要求される装置、例えば電子内視鏡装置では使用が困難である。

本発明の目的は、撮像先端部の装置を大型化することなく、素子ばらつき及び温度依存性を考慮した最適な条件で発光素子を駆動制御し、小型、低消費電力でＥＭＩノイズの少なく、周辺への悪影響の少ない撮像装置を提供することである。

上記目的を達成するための本発明に係る撮像装置は、撮像先端部および撮像本体部を含んで構成される撮像装置であって、前記撮像先端部は、対物光学系、固体撮像素子、前記対物光学系を介して前記固体撮像素子により撮像された映像出力信号を処理する撮像処理回路、および発光素子を備え、前記映像処理された出力信号を前記発光素子により光信号に変換し、前記撮像本体部は映像処理部と制御部を有し、前記撮像先端部と光信号ケーブルを介して接続されており、前記映像処理部は、受光素子、および前記光信号ケーブルを介して前記撮像先端部から伝送され前記受光素子により受光される前記光信号を映像信号に復号する信号復号回路、および前記信号復号回路から出力される映像信号の出力形式を変換して映像表示手段に出力する信号処理回路を備え、前記制御部は、前記発光素子の駆動電流を変更する制御命令を出力する制御回路を単独で備え、前記制御命令が前記撮像先端部の前記発光素子の駆動回路へ所定の信号ケーブルを介して伝送されることで前記発光素子の駆動電流が制御されることを第１の特徴とする。

本発明に係る撮像装置の上記第１の特徴構成によれば、発光素子の駆動電流を単独で制御する為の制御部を撮像本体部に設け、所定の信号ケーブルを用いて制御命令を撮像先端部に伝送するため、撮像先端部に発光素子の駆動電流の制御回路を別途設ける必要はないので、撮像先端部の回路規模を大きくすることなく、発光素子の駆動電流を制御することができる。特に発光素子としてＶＣＳＥＬを用いる場合には、撮像先端部の回路規模を大きくすることがないばかりか、尚且つ素子ばらつき及び温度依存性を考慮して、最適な条件で発光素子を駆動制御することが可能になる。

また、本発明に係る撮像装置は、上記第１の特徴に加えて、前記制御回路は、前記固体撮像素子のブランキング期間中に、前記発光素子の駆動電流の制御を行うことを特徴とすることを第２の特徴とする。

本発明に係る撮像装置の上記第２の特徴構成によれば、映像に関係ない固体撮像素子のブランキング期間中に発光素子の駆動電流の制御を行うため、実際に撮像される映像の内容が変更を受けることはない。

更に、本発明に係る撮像装置は、上記第１又は第２の何れかの特徴に加えて、前記撮像処理回路から出力され、前記発光素子、前記光信号ケーブル、および前記受光素子を介して伝送され、前記映像処理部で復号される所定のテストコードを自身が予め保持している基準コードと比較し、エラービットを検出するエラー検出回路を前記制御部に備え、前記検出されたエラービットの数に基づき前記制御回路が前記発光素子の駆動電流を変更する命令を出力することを第３の特徴とする。

更に、本発明に係る撮像装置は、上記第３の特徴に加えて、前記基準コードが、前記固体撮像素子に固有の黒レベルコードであることを第４の特徴とする。

更に、本発明に係る撮像装置は、上記第３の特徴に加えて、前記エラー検出回路は、前記エラービットの数の検出を、前記固体撮像素子の各フレームの垂直ブランキング領域の水平ライン上で行うことを第５の特徴とする。

本発明に係る撮像装置の上記第３から第５の何れかの特徴構成によれば、制御部のエラー検出回路が基準となるテストコードを予め保持しており、撮像先端部から映像処理部へ伝送され、復号されたテストコードと当該基準コードを比較し、伝送エラーの有無に従って発光素子の駆動電流を上昇させるべきか否かを判断する。これにより、テストコードの送受信は撮像先端部から映像処理部への一方向のみで十分であり、送信側と受信側両方の装置で発光素子の駆動電流を制御するための制御回路を用意する必要はない。尚、比較対象となるテストコードとしては固体撮像素子に固有の黒レベルコードであることが望ましく、エラービット数の検出は固体撮像素子の各フレームの、垂直ブランキング領域の水平ライン上で行うことが望ましい。

また、本発明に係る撮像装置は、上記第３から第５の何れかの特徴に加えて、前記エラー検出回路により計測された前記エラービットの数が所定値以上の場合に、前記発光素子を駆動する駆動電流を増加させる命令を出力することを第６の特徴とする。

また、本発明に係る撮像装置は、上記第６の特徴に加えて、前記エラービットの数の多寡に応じて、前記発光素子を駆動する駆動電流の電流変化量を変更する命令を出力することを第７の特徴とする。

また、本発明に係る撮像装置は、上記第６の特徴に加えて、前記制御回路は、一定期間前記エラービットの数がゼロの場合に、前記発光素子を駆動する駆動電流を所定量だけ減少させる命令を出力することを第８の特徴とする。

本発明に係る撮像装置の上記第６から第７の何れかの特徴構成によれば、検出されたエラービットの数に応じて、発光素子の駆動電流を制御するので、発光素子の温度上昇による伝送エラーが無くなるように駆動電流の最適化が出来る。更に、上記第８の特徴構成によれば、発光素子の駆動電流を下げる制御機構を併せて持つことにより、撮像先端部の先端部の消費電流を下げ、また不要なＥＭＩノイズ放射を抑えることができる。

また、本発明に係る電子内視鏡装置は、上記第１から第８の何れかの特徴構成の撮像装置を備え、前記撮像装置から出力された前記映像信号を表示する前記映像表示手段を備えることを第９の特徴とする。

本発明に係る電子内視鏡装置の上記第９の特徴構成によれば、小型、低消費電力でＥＭＩノイズの少なく、結果、人体への影響が少ない電子内視鏡装置を提供することができる。

以上詳細に説明したように、本発明の撮像装置によれば、先端部の装置を大型化することなく、発光素子の個体差ばらつきと温度特性を考慮した最適な駆動電流で発光素子を駆動することができ、これにより撮像先端部の消費電流を下げることができる。更に、撮像先端部の回路規模を大きくすることなく、撮像先端部から映像処理部へ光信号伝送時の伝送エラーを低減させることができる。また撮像先端部のＶＣＳＥＬを駆動する電流による不要なＥＭＩノイズが無くなり、撮像素子などの撮像先端部の回路、周辺機器への悪影響がなくなる。本発明を電子内視鏡装置に使用する場合には、人体に与える悪影響も少なくて済む。

以下において、本発明に係る撮像装置の実施形態につき、図面を参照して説明する。

＜第１実施形態＞
図１に示されるように、本発明に係る撮像装置の第１実施形態は撮像先端部１０１、および映像処理部１０２と制御部１０３を有する撮像本体部１０４を含んで構成されている。撮像先端部１０１は、対物光学系（レンズ）１０５と、固体撮像素子（ＣＭＯＳイメージセンサ、ＣＩＳ）１０６と、Ａ／Ｄコンバータ１０７、デジタル信号プロセッサ（ＩＳＰ）１０８、パラレル‐シリアル変換回路（Ｐ／Ｓ）１０９、位相同期回路（ＰＬＬ）１１０、８Ｂ１０Ｂエンコーダ１１１からなる撮像処理回路と、撮像処理回路により処理された映像出力信号を光信号に変換する発光素子（ＶＣＳＥＬ）１１２を備えている。更に、撮像先端部１０１は、発光素子１１２に映像信号と駆動電流を送り、発光素子１１２の駆動を制御する駆動回路１１３と、駆動回路１１３の駆動電流調整用のバイアス電圧を供給するバイアス回路１１４と、撮像本体部１０４内の制御回路から出力され、撮像先端部に伝送された制御命令を受信するレシーバ１１５と、レギュレータ１１６を備えて構成されている。固体撮像素子１０６、Ａ／Ｄコンバータ１０７、デジタル信号プロセッサ１０８、パラレル‐シリアル変換回路１０９、位相同期回路１１０、８Ｂ１０Ｂエンコーダ１１１、バイアス回路１１４、発光素子の駆動回路１１３、レシーバ１１５、レギュレータ１１６は本実施形態ではＣＭＯＳセンサＬＳＩ１１７として１チップ化されているが、これらは１チップ化されていなくても良く、それぞれが近傍に配置されモジュール化されたものであっても構わない。

対物光学系１０５を介して固体撮像素子１０６により撮像された映像出力信号は、Ａ／Ｄコンバータ１０７によりデジタル信号に変換された後、デジタル信号プロセッサ（ＩＳＰ）１０８により処理される。当該処理された映像信号はパラレル‐シリアル変換回路１０９によりシリアル信号に変換される。位相同期回路１１０は、パラレル‐シリアル変換回路１０９がパラレル‐シリアル変換する際の同期クロックを供給する。８Ｂ１０Ｂエンコーダ１１１は、当該シリアル信号に対し符号化処理を施して、８Ｂ／１０Ｂ符号化処理されたシリアル信号から当該同期クロックを分離可能にして出力する。上記の撮像処理された映像出力信号は、駆動回路１１３へ送られ、発光素子１１２により光信号に変換され、光信号ケーブル（ＰＯＦ）１２１を介して撮像本体部の信号復号回路へ伝送される。

ここで、固体撮像素子１０６の映像データをデジタルに変換するＡ／Ｄコンバータ１０７は、固体撮像素子１０６が持っている黒レベルコードなどのデジタルのテストコードを、予め制御部１０３の制御回路１３０からの命令により出力可能になっている。出力されたテストコードは、デジタル信号プロセッサ１０８を介さずパラレル‐シリアル変換回路１０９でシリアルデータに変換され、８Ｂ／１０Ｂ符号化後、駆動回路１１３へ信号が送られる。

映像処理部１０２は、撮像先端部１０１から光信号ケーブル（ＰＯＦ）１２１を介して送られた光信号を受光し、電気信号に変換する受光素子である光ダイオード（ＰＤ）１２２と、増幅回路であるＴＩＡ（Ｔｒａｎｓｉｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）１２３、ＬＡ（Ｌｉｍｉｔｉｎｇ Ａｍｐｌｉｆｉｅｒ）１２４、ＣＤＲ（Ｃｌｏｃｋ ａｎｄ Ｄａｔａ Ｒｅｃｏｖｅｒｙ）回路１２５、位相同期回路（ＰＬＬ）１２６、シリアル‐パラレル変換回路（Ｓ／Ｐ）１２７、８Ｂ１０Ｂデコーダ１２８からなる信号復号回路と、復号化された映像信号を表示処理し、出力データを映像表示手段（テレビモニタ等）に出力する信号処理回路１２９で構成されている。

光ダイオード１２２により受光され、電気信号に変換された映像信号は、増幅回路ＴＩＡ１２３、ＬＡ１２４によりＣＤＲ回路１２５で信号を分離できる程度まで増幅される。ＣＤＲ回路１２５は、当該増幅されたシリアル信号をクロック信号（８Ｂ１０Ｂエンコーダ１１１で付加された同期クロック）とデータ信号に分離し、クロック信号のみを取り出して位相同期回路１２６に送る。位相同期回路１２６は、当該クロックに同期した内部クロックを生成し、当該同期クロックをシリアル‐パラレル変換回路１２７に渡す。シリアル‐パラレル変換回路１２７は、当該同期クロックに基づいてシリアルデータ信号をパラレル信号に変換する。この時点でのパラレル信号は８Ｂ／１０Ｂ符号化されているので、８Ｂ１０Ｂデコーダ１２８が、当該８Ｂ／１０Ｂ符号化されたパラレル信号を８Ｂ／１０Ｂ復号化する。８Ｂ／１０Ｂ復号化された映像信号は、信号処理回路１２９により映像表示手段（テレビモニタ等）の表示に適するように出力形式が変換され、当該映像表示手段に出力される。

制御部１０３は、制御回路１３０とエラー検出回路１３１を備えている。ＶＣＳＥＬ１１２の駆動電流を制御する場合において、撮像先端部１０１からテストコードが伝送され、映像処理部のＴＩＡ１２３、ＬＡ１２４、ＣＤＲ回路１２５、位相同期回路１２６、シリアル‐パラレル変換回路１２７、８Ｂ１０Ｂデコーダ１２８によりテストコードが復号化されると、当該復号されたテストコードは信号処理回路１２９と同時にエラー検出回路１３１にも送られる。エラー検出回路１３１は、予め撮像先端部から送られるテストコードと同一の基準コードを保持しており、８Ｂ１０Ｂデコーダ１２８により復号化されたテストコードと基準コードとを比較して誤り（エラー）の有無を判定し、エラーと判定されたビット数を制御回路１３０に送る。制御回路１３０は、エラー検出回路１３１により測定されたエラービット数の多寡に応じて、ＶＣＳＥＬ１１２の駆動電流を変更する命令を出力する。当該命令はＩ^２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）ケーブル１３２を介して撮像先端部のレシーバ回路１１５へ送られた後、ＣＭＯＳセンサＬＳＩ１１７内のＩ^２Ｃバスを介してＡ／Ｄコンバータ１０７、バイアス回路１１４等該当する回路へ伝送される。

尚、Ｉ^２Ｃ命令の伝送に係る周波数帯域は５００ＫＨｚ程度と低いので、Ｉ^２Ｃケーブルを介した制御命令の伝送時にＥＭＩノイズが発生して、制御命令が正しく受信できなくなることはない。但し、撮像先端部１０１と制御部１０３の間に細線同軸ケーブル又はフレキシブルプリント基板がクロック用、データ用として必要である。

尚、本実施形態では映像処理部１０２と制御部１０３は同一のプリント基板上に搭載され、或いは１チップ化されているが、制御部１０２と映像処理部１０３は夫々別構成になっていても構わない。

また、図１には電源が描かれていないが、例えば３Ｖの電源配線とグランド（０Ｖ）配線の２本を映像処理部から撮像先端部へと配線し、若しくはフレキシブルプリント基板で供給すれば良い。撮像先端部に供給された３Ｖ電源から、撮像先端部のレギュレータ１１６で低電圧の電源電圧を作ることができ、撮像先端部のロジック回路を低電圧で動作させることが可能である。

次に、本発明に係る撮像装置の動作について説明する。尚、必要に応じて図１の回路構成を参照して説明する。

図１において、映像処理部１０２の電源がＯＮされると、３Ｖ電源とグランド（０Ｖ）が映像処理部１０２から撮像先端部１０１へと供給される。ＣＭＯＳセンサＬＳＩ１１７に内蔵されたレギュレータ１１６は、３Ｖから１．８Ｖ程度に降圧した電圧をＣＭＯＳセンサＬＳＩ１１７に内蔵されているデジタル信号プロセッサ（ＩＳＰ）１０８、パラレル‐シリアル変換回路（Ｐ／Ｓ）１０９、位相同期回路（ＰＬＬ）１１０、８Ｂ１０Ｂエンコーダ１１１等へ供給する。制御部１０３の制御回路１３０から撮像先端部へのＣＭＯＳセンサＬＳＩ１１７内の回路が動作する設定の命令は、Ｉ^２Ｃケーブル１３２を介して行われ、ＶＣＳＥＬ１１２を駆動する電流についてもある設定で駆動されるようにバイアス回路１１４に命令がなされる。ＶＣＳＥＬ１１２は固体撮像素子１０６によって撮像されたデータを映像処理部へ電気/光変換を行って光信号として伝送する。

ＣＭＯＳセンサＬＳＩ１１７が出力するフレームのデータフォーマットは例えば図２のようになる。フレームの先頭は、ＳＯＦ（Ｓｔａｒｔ Ｏｆ Ｆｒａｍｅ）２００として所定のコードＦＦ０００００２（１６進数）が出力され、その後に１ライン目の撮像データ２０１が出力され、ＥＯＬ（Ｅｎｄ Ｏｆ Ｌｉｎｅ）２０２の所定のコードＦＦ０００００１（１６進数）が出力され、その次に１ライン目の水平ブランキング領域２０３が出力される。この後に２ライン目のＳＯＬ（Ｓｔａｒｔ Ｏｆ Ｌｉｎｅ）２０４のコードＦＦ００００００（１６進数）、２ライン目の撮像データ２０５、２ライン目のＥＯＬ２０６、２ライン目の水平ブランキング領域２０７と出力される。最終Ｌｉｎｅの１２３６ライン２０８の撮像データの出力が終わると、フレームの終わりを示すＥＯＦ（Ｅｎｄ Ｏｆ Ｆｒａｍｅ）２０９のコードＦＦ０００００３（１６進数）が出力され、垂直ブランキング領域２１０が数ライン続く。尚、撮像データ領域２１１、水平ブランキング領域２０３、２０７、２１２、垂直ブランキング領域２１０は設定によって任意に領域の範囲の選択が出来る。映像処理部の信号処理回路は、このフレーム内のＳＯＦ２００、ＥＯＦ２０９のフレーム同期信号、ＳＯＬ２０４、２１３、ＥＯＬ２０２、２０６、２１４のライン同期信号を同期信号として受け取って画像を映像表示手段（テレビモニタ等）に表示させる。

図３に最初に電源がＯＮされた時の、最初の１フレーム目のＶＳＣＥＬ１１２の駆動電流の制御方法を示す。最初に撮像先端部１０１へ電源の供給がされ、ＶＣＳＥＬ１１２を駆動する電流を設定する時は、前述の同期コードＳＯＦ、ＥＯＦ、ＳＯＬ、ＥＯＬが正しく出力されるように、余裕をもった電流設定でＶＣＳＥＬ１１２を駆動させる必要がある。

そこで、撮像先端部へ電源の供給がされた（＃００１）後最初の１フレーム目のＳＯＦ〜ＥＯＦまでは、余裕をもった電流設定（例えば、ＶＳＣＥＬがエラー無く光信号を出力するのに十分とされる、中程度の駆動電流量）でＶＣＳＥＬ１１２を駆動させる（＃００２）。制御部１０３のエラー検出回路１３１が１フレーム目のＥＯＦを検出する（＃００３）と、制御回路１３０はＶＣＳＥＬ１１２を駆動する電流をＭＩＮ（設定上の最小値）に設定する命令を出力する（＃００４）。

同時に、制御回路１３０は、撮像素子の持つ１０ビットの黒レベルコードをＣＭＯＳセンサＬＳＩ１１７のＡ／Ｄコンバータ１０７を介して出力させるように命令を出し、結果、撮像先端部１０１から映像処理部１０２へ黒レベルコードが光信号ケーブル１２１を介して伝送される。

この時は、ＶＣＳＥＬ１１２の駆動電流がＭＩＮのため、映像処理部１０２に伝送された黒レベルコードはエラーが含まれている可能性が高い。エラー検出回路１３１は、予め固体撮像素子の持つ黒レベルコードと同一の基準コードを保持しており、撮像先端部１０１から伝送されてきた１０ビットの黒レベルコードと比較して（＃００５）、何ビット誤っているか、エラービット数をカウントして、当該エラービット数をエラー検出回路１３１内の第１電流制御カウンタに加算する処理を行う（＃００６）。

その後、制御回路１３０は、撮像素子の持つ１０ビットの黒レベルコードをＣＭＯＳセンサＬＳＩ１１７のＡ／Ｄコンバータ１０７を介して出力させるように再度命令を出し、結果、撮像先端部１０１から映像処理部１０２へ黒レベルコードが再度光信号ケーブル１２１を介して伝送される。エラー検出回路１３１は、撮像先端部１０１から伝送されてきた１０ビットの黒レベルコードと自身の持つ基準コードと比較して、誤りが有ればエラービット数をエラー検出回路１３１内の第１電流制御カウンタに加算する。

上記の、黒レベルコードの比較と、エラービット数を第１電流制御カウンタに加える動作を例えば１６０回（１６０画素分で１６０画素×１０ビット階調＝１，６００ビット）繰り返した後、エラー検出回路１３１は、第１電流制御カウンタに記憶されている累積エラービット数を制御回路１３０へ送る。制御回路１３０は、累積エラービット数が所定値以上の場合（例えば１以上）（＃００７）、エラー検出回路１３１で判定された累積エラービット数の多寡、即ち第１電流制御カウンタの値の大小に応じて、ＶＣＳＥＬ１１２の駆動電流を段階的に引き上げる命令をバイアス回路１１４に対して出力する（＃００８）。段階制御の方法については、例として、累積エラービット数が１０以上であれば駆動電流の設定値を３段階引き上げ、２〜９ビットであれば２段階引き上げ、１ビットであれば１段階引き上げる方法、等が挙げられる。

上記の段階制御の例に従うと、１６００ビットの比較の結果、累積エラービット数が１００ビットあったとすると、制御回路１３０は、撮像先端部１０１のＶＣＳＥＬ１１２の駆動電流の設定値を３段階引き上げる命令を出力してバイアス回路１１４に送る。結果、ＶＣＳＥＬ１１２は電流設定が３段階大きくされた電流で駆動される。エラー検出回路１３１は、１０ビットの黒レベルコードを自身が持っている基準コードと再度比較し、１，６００ビットの比較の結果、累積エラービット数を制御回路１３０へ送る。例えば、８ビットのエラービットがあったとすると、制御回路３１０は、更にＶＣＳＥＬ１１２の駆動電流の設定値を２段階上げる命令をバイアス回路１１４に対して出力し、ＶＣＳＥＬ１１２は更に２段階引き上げられた電流で駆動される。

このように、１，６００ビットのコンペア、電流設定を上げるといった動作を１ラインで１０回程度行うことができ、設定によっては垂直ブランキング期間で最大３００回程度は繰り返すことが可能である。

２００万画素、６０フレーム/秒のフレームレート、１０ビット階調の場合、伝送速度は、約１．２Ｇｂｐｓであり、１ライン分のデータの伝送速度は、１．２Ｇｂｐｓ÷１０÷１２３６≒１００Ｋｂｐｓ≒５０ＫＨｚである。Ｉ^２Ｃバスで使用される周波数帯域は５００ＫＨｚ程度なので、１ラインで最大１０回程度ＶＣＳＥＬ駆動電流の調整ができる。

これにより、電流設定を上げるといった動作を１ラインで１０回程度行うことができるので、１〜２ラインで、撮像先端部１０１から送られる黒レベルコードとのエラービットが０になるように、ＶＣＳＥＬ１１２の駆動電流値を調整することが可能である。

２フレーム目のＳＯＦをエラー検出回路１３１で検出すると、前回設定された駆動電流でＶＣＳＥＬ１１２が駆動され、２フレーム以降の撮像データが映像処理部１０２へ伝送される。

図４に２フレーム目以降のＶＳＣＥＬ１１２の駆動電流の制御方法を示す。この時、電流設定は前回の設定が保持されており、ＳＯＦが検出されると（＃０１１）、ＳＯＦ〜ＥＯＦまでは、前回の電流設定でＶＣＳＥＬ１１２は駆動される（＃０１２）。ＥＯＦを検出したら（＃０１３）、垂直ブランキング期間の１〜２ラインで電流設定動作を再度行う。まず、エラー検出回路１３１は１０ビットの黒レベルコードを１６０回、自身の持つ基準コードと比較し（＃０１４）、エラービット数を第１電流制御カウンタに加算する（＃０１５）。１６００ビットの比較の後、エラー検出回路１３１は第１電流制御カウンタに記憶されている累積エラービット数を制御回路１３０へ送る。制御回路１３０は、累積エラービット数が所定値以上の場合（例えば１以上）（＃０１６）、エラー検出回路１３１で判定された累積エラービット数の多寡、即ち第１電流制御カウンタの値の大小に応じて、ＶＣＳＥＬ１１２の駆動電流を段階的に引き上げる命令をバイアス回路１１４に対して出力し（＃０１７）、１フレーム目と同様に、垂直ブランキング期間の１〜２ラインで撮像先端部のＶＣＳＥＬ１１２を駆動する駆動電流の制御を行う。３フレーム目以降も２フレーム目と同様の動作を繰り返す。

但し、上記の、撮像データを映像処理部１０２に伝送しながら、垂直ブランキング期間の１〜２ラインで撮像先端部のＶＣＳＥＬ１１２の駆動電流を上昇させる制御方法を繰り返し長時間行っていると、駆動電流設定がＭＡＸ（設定上の最大値）に至っている可能性があり、撮像先端部の先端部の消費電流が大きくなり、また不要なＥＭＩノイズ放射の原因となる。

そこで、図５に示されるように、例えば１０００フレーム間、一定期間連続してエラー検出回路１３１でエラービットが検出されない場合、駆動電流の設定値を所定量（例えば１段階分）だけ減少させるようにする。即ち、各フレームの電流設定期間において、エラービットが全く検出されなかった連続フレーム回数をエラー検出回路内の第２電流制御カウンタに保存しておく。ＳＯＦが検出され（＃０２１）、ＳＯＦ〜ＥＯＦまでは、前回の電流設定でＶＣＳＥＬ１１２は駆動される（＃０２２）。ＥＯＦを検出したら（＃０２３）、まず第２電流制御カウンタの値が１０００を超えていないか確認し（＃０２４）、第２電流制御カウンタが１０００を超えている場合、エラー検出回路１３１は１０００フレーム間連続してエラービットが検出されていないことを制御回路１３０に伝え、制御回路１３０は駆動電流の設定値を１段階下げる命令を撮像先端部１０１のバイアス回路１１４に対して出力する（＃０２５）。その下げた電流設定でエラー検出回路は１０ビットの黒レベルコードを１６０回比較し（＃０２６）、エラービット数が有れば第１電流制御カウンタに加算する（＃０２７）。１６００ビットの比較の結果、エラービットが発生し、累積エラービット数が所定値（例えば１）以上になった場合は（＃０２８）、エラー検出回路１３１で判定された累積エラービット数の多寡、即ち第１電流制御カウンタの値の大小に応じて、ＶＣＳＥＬ１１２の駆動電流を段階的に引き上げる命令を制御回路１３０がバイアス回路１１４に対して出力し（＃０２９）、再度１６００ビットの比較を行い、垂直ブランキング期間の１〜２ラインで撮像先端部のＶＣＳＥＬ１１２を駆動する駆動電流の制御を行う。最後に第２電流制御カウンタを０にリセットして（＃０３０）電流設定を完了する。一方、１６００ビットの比較の結果、エラービットがない場合は下げた電流設定が保持され、第２電流制御カウンタの値を１だけ加算して（＃０３１）電流設定を完了する。更に１０００フレーム間連続してエラービットが検出されない場合、第２電流制御カウンタの値が１０００となるので、制御回路１３０は電流の設定値を１段階下げる命令をバイアス回路１１４に対して出力する。

今度は長い時間かけて、エラービットが発生するまで、電流を１段階ずつ下げることになり、その過程でエラービットが検出されれば、再度電流を上げる動作がなされる。最終的には、ＶＣＳＥＬ１１２を駆動する電流設定は１段階の上昇と低下を繰り返す電流制御になる。その結果、撮像先端部１０１のＶＣＳＥＬ１１２を駆動される電流は最適化される。

＜第二実施形態＞
図６に示されるように、本発明に係る撮像装置の第２実施形態は第１実施形態と同様、撮像先端部１０１、および映像処理部１０２と制御部１０３を有する撮像本体部１０４を含んで構成されている。第１実施形態との相違点は、制御部１０３の制御回路１３０により出力される、ＶＳＣＥＬ１１２の駆動電流を変更する制御命令は、発光素子（ＶＳＣＥＬ）１３３を用いて光信号に変換され、撮像先端部に伝送される点である。

撮像先端部１０１から撮像された映像信号を映像処理部に伝送するのに使用されるＰＯＦ（光信号ケーブル）１２１が、ＶＳＣＥＬ１１２の駆動電流を変更する制御命令を撮像先端部の回路に伝送する場合にも兼用されている。撮像先端部に当該光信号ケーブル１２１を介して伝送された制御命令は、撮像先端部の光ダイオード（ＰＤ）１１８により電気信号に変換され、増幅器ＴＩＡ１１９、ＬＡ１２０が当該電気信号を増幅し、レシーバ回路１１５に送られた後、ＣＭＯＳセンサＬＳＩ１１７内のＩ^２Ｃバスを介してＡ／Ｄコンバータ１０７、バイアス回路１１４等該当する回路へ伝送される。

第２実施形態の撮像装置の動作方法、及びＶＳＣＥＬ１１２の駆動電流の制御方法については第１実施形態と同様であり、図２から図５に示されている。

尚、上述の実施形態は本発明の好適な実施形態の一例である。本発明の実施形態はこれに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の変形実施が可能である。

＜別実施形態＞
以下、本発明の別実施形態について説明する。

＜１＞
上記の実施形態は、ＣＭＯＳセンサＬＳＩから出力させるテストコードをＣＭＯＳセンサが予め持っている固有の黒レベルコードとした場合であるが、テストコードは制御部の制御回路により任意に設定可能である。但し、制御部のエラー検出回路も併せて同じテストコードの情報を持つ必要がある。
＜２＞
上記の実施形態では、ＶＳＣＥＬの駆動電流制御を行うタイミングを垂直ブランキング期間の１〜２水平ライン上で行うことにしているが、将来高速なＩ^２Ｃによるデータ伝送が設定可能であれば、ある水平ブランキング期間の１部の領域で駆動電流の制御を行うことも可能である。
＜３＞
上記の実施形態では、ＶＳＣＥＬの駆動電流の制御方法として、黒レベルコードとの比較を１６０回行い、エラービット数が１０以上であれば駆動電流の設定値を３段階引き上げ、２〜９ビットであれば２段階引き上げ、１ビットであれば１段階引き上げるという方法を例示したが、本発明はこれに限定されるものではない。これらテストコードの比較回数及び設定駆動電流の変更量については、固体撮像素子及びＶＳＣＥＬの性能に応じて適宜設計すべき事項である。
＜４＞
同様に、上記の実施形態では、１０００フレーム間エラービットが発生しない場合に駆動電流の設定値を１段階引き下げる方法を例示しているが、本発明はこれに限定されるものではなく、どれだけ長時間エラービットが発生しない場合に駆動電流をどれだけ引き下げると良いかというのは、固体撮像素子及びＶＳＣＥＬの性能に応じて適宜設計すべき事項である。

本発明は、撮像先端部に対物光学系および固体撮像素子を有し小型化が要求される撮像装置において、前記撮像先端部の装置を大型化することなく最適な条件で映像出力信号を光信号で伝送することが可能なため、医療用及び工業用の電子内視鏡装置、携帯電話、携帯情報端末、監視カメラなど対物光学系および固体撮像素子を有するあらゆる機器にて適用可能である。

本発明の第１実施形態の撮像装置の構成を示すブロック図である。 本発明に係る固体撮像素子のデータフォーマットを示す図である。 本発明の撮像先端部のＶＳＣＥＬを駆動する電流の制御方法を示すフローチャートである。 本発明の撮像先端部のＶＳＣＥＬを駆動する電流の制御方法を示すフローチャートである。 本発明の撮像先端部のＶＳＣＥＬを駆動する電流の制御方法を示すフローチャートである。 本発明の第２実施形態の撮像装置の構成を示すブロック図である。 伝送路に光ファイバを用いた従来の電子内視鏡装置の構成を示すブロック図である。

符号の説明

１０１：撮像先端部
１０２：映像処理部
１０３：制御部
１０４：撮像本体部
１０５：対物光学系（対物レンズ）
１０６：撮像素子（ＣＭＯＳイメージセンサ）
１０７：Ａ／Ｄコンバータ
１０８：デジタル信号プロセッサ（ＩＳＰ）
１０９：Ｐ／Ｓ変換回路
１１０、１２６：ＰＬＬ回路
１１１：８Ｂ１０Ｂエンコーダ
１１２、１３３：ＶＣＳＥＬ（発光素子）
１１３：発光素子の駆動回路
１１４：バイアス回路
１１５：レシーバ
１１６：レギュレータ
１１７：ＣＭＯＳセンサＬＳＩ
１１８、１２２：光ダイオード
１１９、１２３：ＴＩＡ
１２０、１２４：ＬＡ
１２１：光信号ケーブル（ＰＯＦ）
１２５：ＣＤＲ回路
１２７：Ｓ／Ｐ変換回路
１２８：８Ｂ１０Ｂデコーダ
１２９：信号処理回路
１３０：制御回路
１３１：エラー検出回路
１３２：Ｉ^２Ｃ電気配線（クロック、データの２本）
１３４：撮像先端部回路
２００：ＳＯＦ（Ｓｔａｒｔ Ｏｆ Ｆｒａｍｅ）
２０１：１ライン目の撮像データ
２０２、２０６、２１４：ＥＯＬ（Ｅｎｄ Ｏｆ Ｌｉｎｅ）
２０３：１ライン目の水平ブランキング領域
２０４、２１３：ＳＯＬ（Ｓｔａｒｔ Ｏｆ Ｌｉｎｅ）
２０５：２ライン目の撮像データ
２０７：２ライン目の水平ブランキング領域
２０８：１２３６ライン目の撮像データ
２０９：ＥＯＦ（Ｅｎｄ Ｏｆ Ｆｒａｍｅ）
２１０：垂直ブランキング領域
２１１：撮像領域
２１２：水平ブランキング領域
７０１：スコープ部
７０３：ビデオプロセッサ部
７０５：挿入部
７０７：操作部
７０９：スコープ本体部
７１０：接続ケーブル部
７１１：光信号ケーブル
７１３：スコープ先端部
７１５：対物光学系（対物レンズ）
７１７：固体撮像素子（ＣＭＯＳセンサー）
７１９：ＤＳＰ/ＴＧ/ＳＧ
７２１：Ｐ／Ｓ変換回路
７２３：電/光変換器
７２５：光コネクタ
７２７：光/電変換器
７２９：Ｓ／Ｐ変換回路
７３１：表示系信号処理回路

Claims (9)

1. 撮像先端部および撮像本体部を含んで構成される撮像装置であって、
   前記撮像先端部は、対物光学系、固体撮像素子、前記対物光学系を介して前記固体撮像素子により撮像された映像出力信号を処理する撮像処理回路、および発光素子を備え、前記処理された映像出力信号を前記発光素子により光信号に変換し、
   前記撮像本体部は映像処理部と制御部を有し、前記撮像先端部と光信号ケーブルを介して接続されており、
   前記映像処理部は、受光素子、および前記光信号ケーブルを介して前記撮像先端部から伝送され前記受光素子により受光される前記光信号を映像信号に復号する信号復号回路、および前記信号復号回路から出力される映像信号の出力形式を変換して映像表示手段に出力する信号処理回路を備え、
   前記制御部は、前記発光素子の駆動電流を変更する制御命令を出力する制御回路を単独で備え、前記制御命令が前記撮像先端部の前記発光素子の駆動回路へ所定の信号ケーブルを介して伝送されることで前記発光素子の駆動電流が制御されることを特徴とする撮像装置。
2. 前記制御回路は、前記固体撮像素子のブランキング期間中に、前記発光素子の駆動電流の制御を行うことを特徴とする請求項１に記載の撮像装置。
3. 前記撮像処理回路から出力され、前記発光素子、前記光信号ケーブル、および前記受光素子を介して伝送され、前記映像処理部で復号される所定のテストコードを自身が予め保持している基準コードと比較し、エラービットを検出するエラー検出回路を前記制御部に備え、前記検出されたエラービットの数に基づき前記制御回路が前記発光素子の駆動電流を変更する命令を出力することを特徴とする請求項１又は２に記載の撮像装置。
4. 前記基準コードが、前記固体撮像素子に固有の黒レベルコードであることを特徴とする請求項３に記載の撮像装置。
5. 前記エラー検出回路は、前記エラービットの数の検出を、前記固体撮像素子の各フレームの垂直ブランキング領域の水平ライン上で行うことを特徴とする請求項３に記載の撮像装置。
6. 前記制御回路は、前記エラー検出回路により計測された前記エラービットの数が所定値以上の場合に、前記発光素子を駆動する駆動電流を増加させる命令を出力することを特徴とする請求項３から５の何れか一項に記載の撮像装置。
7. 前記制御回路は、前記エラービットの数の多寡に応じて、前記発光素子を駆動する駆動電流の電流変化量を変更する命令を出力することを特徴とする請求項６に記載の撮像装置。
8. 前記制御回路は、一定期間前記エラービットの数がゼロの場合に、前記発光素子を駆動する駆動電流を所定量だけ減少させる命令を出力することを特徴とする請求項６に記載の撮像装置。
9. 請求項１から８の何れか一項に記載の撮像装置を備え、前記撮像装置から出力された前記映像信号を表示する前記映像表示手段を備えることを特徴とする電子内視鏡装置。

Images