JP2010050275A

JP2010050275A - Solid-state image pickup device and production process of the same

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Publication number: JP2010050275A
Application number: JP2008213063A
Authority: JP
Inventors: Tei Narui; 禎成井
Original assignee: Nikon Corp
Current assignee: Nikon Corp
Priority date: 2008-08-21
Filing date: 2008-08-21
Publication date: 2010-03-04

Abstract

PROBLEM TO BE SOLVED: To reduce failures caused by short circuit between wires of a solid-state image pickup device, thus improving yield. SOLUTION: A pixel 4 is arranged in a predetermined region. The pixel 4 has a photo diode 15 and transistors 11 to 14. An insulating film 56 is formed in a region other than a non-formation region within the pixel regions 10. The non-formation region extends to all circumferences of respective source/drain regions 16, 17, and 31 to 33 of respective transistors 11 to 14 for each pixel 4, thus being composed of regions 16R, 17R, 31R, 32R, and 33R that are substantially one rank larger than those source/drain regions, and formation regions of contact holes 34a, 35a, 36a, and 37a for gate electrodes 34 to 37 of respective transistors 11 to 14 for each pixel 4. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、固体撮像素子及びその製造方法に関するものである。 The present invention relates to a solid-state imaging device and a manufacturing method thereof.

従来から、ＣＭＯＳ型などの固体撮像素子では、複数の画素が所定領域に配置され、各画素は光電変換部と複数のトランジスタを有している。このような固体撮像素子では、各光電変換部よりも一回り大きい領域のみに各光電変換部を覆うように、絶縁膜が形成されている。この絶縁膜は、一般的に、プロセス中にシリコン表面が露出することを防止して光電変換部を保護するために形成されている。また、この絶縁膜を反射防止膜とする固体撮像素子も知られている（下記特許文献１）。
特開２００８−４１９５８号公報 Conventionally, in a solid-state imaging device such as a CMOS type, a plurality of pixels are arranged in a predetermined region, and each pixel has a photoelectric conversion unit and a plurality of transistors. In such a solid-state imaging device, an insulating film is formed so as to cover each photoelectric conversion unit only in a region that is slightly larger than each photoelectric conversion unit. This insulating film is generally formed in order to protect the photoelectric conversion portion by preventing the silicon surface from being exposed during the process. In addition, a solid-state imaging device using this insulating film as an antireflection film is also known (Patent Document 1 below).
JP 2008-41958 A

しかしながら、前述したような従来の固体撮像素子では、配線間のショートによる不良が比較的多く発生し、歩留りが低下していた。 However, in the conventional solid-state imaging device as described above, a relatively large number of defects due to shorts between the wirings occur, resulting in a decrease in yield.

本発明は、このような事情に鑑みてなされたもので、配線間のショートによる不良を低減し、歩留りを向上させることができる固体撮像素子及びその製造方法を提供することを目的とする。 The present invention has been made in view of such circumstances, and an object thereof is to provide a solid-state imaging device capable of reducing defects due to short-circuiting between wirings and improving yield and a manufacturing method thereof.

前記課題を解決するための手段として、以下の各態様を提示する。第１の態様による固体撮像素子は、（i）各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素と、（ii）前記光電変換部上の領域から連続して前記少なくとも１つのゲート電極上の領域まで配置され、一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように形成された、１層以上からなる絶縁膜と、を備えたものである。 The following aspects are presented as means for solving the problems. The solid-state imaging device according to the first aspect includes: (i) a plurality of pixels each having a plurality of transistors each having a photoelectric conversion unit and a gate electrode; and (ii) at least the region continuously from the region on the photoelectric conversion unit. An insulating film composed of one or more layers, which is disposed up to a region on one gate electrode, and is formed so that a part thereof is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode; It is provided.

第２の態様による固体撮像素子は、前記第１の態様において、前記絶縁膜は、前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域と前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域とが非形成領域とされて、前記非形成領域には形成されず、前記光電変換部上の領域と前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域とに渡って形成されたものである。 The solid-state imaging device according to a second aspect is the solid-state imaging device according to the first aspect, wherein the insulating film is formed from the source / drain region over the entire circumference or a part of each source / drain region of each transistor of each pixel. Is a region that is slightly larger or the same size as that and a contact hole formation region for the gate electrode of each transistor of each pixel is a non-formation region and is not formed in the non-formation region. It is formed over the region on the conversion part and the region on the at least one gate electrode excluding the non-formed region.

第３の態様による固体撮像素子は、前記第２の態様において、前記絶縁膜は、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に形成されたものである。 A solid-state imaging device according to a third aspect is the solid-state imaging device according to the second aspect, wherein the insulating film is formed in a region other than the non-formation region in a region where the plurality of pixels are arranged.

第４の態様による固体撮像素子は、前記第１乃至第３のいずれかの態様において、前記絶縁膜が反射防止膜であるものである。 In the solid-state imaging device according to the fourth aspect, in any one of the first to third aspects, the insulating film is an antireflection film.

第５の態様による固体撮像素子は、（i）各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素と、（ii）前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域を除いて、前記各画素について当該画素の前記光電変換部よりも一回り大きい領域に前記光電変換部を覆うように形成された、１層以上からなる第１の絶縁膜と、（iii）前記第１の絶縁膜が形成された領域を除く領域において、一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように形成された、１層以上からなる第２の絶縁膜と、を備えたものである。 A solid-state imaging device according to a fifth aspect includes: (i) a plurality of pixels each having a plurality of transistors each having a photoelectric conversion unit and a gate electrode; and (ii) a contact hole for the gate electrode of each transistor of each pixel. A first insulating film composed of one or more layers formed so as to cover the photoelectric conversion unit in a region slightly larger than the photoelectric conversion unit of the pixel for each pixel, iii) One or more layers formed so that a part thereof is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode in a region excluding the region where the first insulating film is formed And a second insulating film.

第６の態様による固体撮像素子は、前記第５の態様において、前記第２の絶縁膜は、前記第１の絶縁膜が形成された領域よりも一回り大きい領域と前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域と前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域とが非形成領域とされて、前記非形成領域には形成されず、前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域に形成されたものである。 The solid-state imaging device according to a sixth aspect is the solid-state imaging device according to the fifth aspect, wherein the second insulating film is a region that is slightly larger than a region where the first insulating film is formed, and each transistor of each pixel. A region having a size larger than or equal to that of the source / drain region over the entire circumference or a part of each of the source / drain regions and a contact hole forming region for the gate electrode of each transistor of each pixel Are non-formed regions and are not formed in the non-formed regions, but are formed in regions other than the non-formed regions in the region on the at least one gate electrode.

第７の態様による固体撮像素子は、前記第６の態様において、前記第２の絶縁膜は、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に形成されたものである。 In a solid-state imaging device according to a seventh aspect, in the sixth aspect, the second insulating film is formed in a region other than the non-formation region in a region where the plurality of pixels are arranged. is there.

第８の態様による固体撮像素子は、前記第５乃至第７のいずれかの態様において、前記第１の絶縁膜が反射防止膜であるものである。 In the solid-state imaging device according to the eighth aspect, in any one of the fifth to seventh aspects, the first insulating film is an antireflection film.

第９の態様による固体撮像素子の製造方法は、各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素を、備えた固体撮像素子の製造方法であって、（i）前記各画素の前記光電変換部及び前記ゲート電極が形成された基板を用意する段階と、（ii）前記基板上に１層以上からなる絶縁膜を形成する絶縁膜形成段階であって、前記絶縁膜が前記光電変換部上の領域から連続して前記少なくとも１つのゲート電極上の領域まで配置され、前記絶縁膜一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように、前記絶縁膜を形成する、絶縁膜形成段階と、（iii）前記絶縁膜形成段階の後に、前記基板上に層間絶縁膜を形成する段階と、（iv）前記層間絶縁膜を研磨して平坦化する段階と、（v）前記平坦化する段階の後に、前記層間絶縁膜上に配線層を形成する段階と、を備えたものである。 A manufacturing method of a solid-state imaging device according to a ninth aspect is a manufacturing method of a solid-state imaging device including a plurality of pixels each having a plurality of transistors each having a photoelectric conversion unit and a gate electrode, and (i) A step of preparing a substrate on which the photoelectric conversion portion and the gate electrode of each pixel are formed; and (ii) an insulating film forming step of forming an insulating film composed of one or more layers on the substrate. Is disposed continuously from the region on the photoelectric conversion portion to the region on the at least one gate electrode, and a part of the insulating film is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode. Forming an insulating film, forming an insulating film; and (iii) forming an interlayer insulating film on the substrate after the forming the insulating film; and (iv) polishing the interlayer insulating film. Then flat Comprising the steps of, in which and a step of forming a wiring layer on (v) after said step of flattening, the interlayer insulating film.

第１０の態様による固体撮像素子の製造方法は、前記絶縁膜形成段階において、前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域を非形成領域として、前記非形成領域には前記絶縁膜を形成せずに、前記光電変換部上の領域と前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域とに渡って前記絶縁膜を形成するものである。 In the method for manufacturing a solid-state imaging device according to the tenth aspect, in the step of forming the insulating film, the entire circumference of each source / drain region of each transistor of each pixel or a part thereof is more than the source / drain region. A region that is larger or the same size as a non-formation region, and without forming the insulating film in the non-formation region, out of the region on the photoelectric conversion portion and the region on the at least one gate electrode The insulating film is formed over a region excluding the non-formed region.

第１１の態様による固体撮像素子の製造方法は、前記第１０の態様において、前記絶縁膜形成段階において、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に、前記絶縁膜を形成するものである。 The manufacturing method of a solid-state imaging device according to an eleventh aspect is the method according to the tenth aspect, wherein the insulating film is formed in a region other than the non-forming region in the region where the plurality of pixels are arranged in the insulating film forming step. A film is formed.

第１２の態様による固体撮像素子の製造方法は、前記第９乃至第１１のいずれかの態様において、前記絶縁膜形成段階において形成される前記絶縁膜が反射防止膜であるものである。 According to a twelfth aspect of the method for manufacturing a solid-state imaging device, in any one of the ninth to eleventh aspects, the insulating film formed in the insulating film forming step is an antireflection film.

第１３の態様による固体撮像素子の製造方法は、各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素を、備えた固体撮像素子の製造方法であって、（i）前記各画素の前記光電変換部及び前記ゲート電極が形成された基板を用意する段階と、（ii）１層以上からなる第１の絶縁膜を、前記基板上に、前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域を除いて、前記各画素について当該画素の光電変換部よりも一回り大きい領域に前記光電変換部を覆うように、形成する第１の絶縁膜形成段階と、（iii）前記第１の絶縁膜形成段階の前又は後に、前記基板上に１層以上からなる第２の絶縁膜を形成する第２の絶縁膜形成段階であって、前記第１の絶縁膜が形成される領域を除く領域において、前記第２の絶縁膜の一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように、前記第２の絶縁膜を形成する、第２の絶縁膜形成段階と、（iv）前記第１及び第２の絶縁膜形成段階の後に、前記基板上に層間絶縁膜を形成する段階と、（v）前記層間絶縁膜を研磨して平坦化する段階と、（vi）前記平坦化する段階の後に、前記層間絶縁膜上に配線層を形成する段階と、を備えたものである。 A method for manufacturing a solid-state image pickup device according to a thirteenth aspect is a method for manufacturing a solid-state image pickup device including a plurality of pixels each having a photoelectric conversion unit and a plurality of transistors each having a gate electrode. Preparing a substrate on which the photoelectric conversion portion and the gate electrode of each pixel are formed; and (ii) forming a first insulating film composed of one or more layers on the substrate on the transistors of the pixels. A first insulating film forming step of forming each pixel so as to cover the photoelectric conversion unit in a region that is slightly larger than the photoelectric conversion unit of the pixel except for a contact hole formation region for the gate electrode; iii) before or after the first insulating film forming step, a second insulating film forming step of forming a second insulating film comprising one or more layers on the substrate, wherein the first insulating film is Area excluding the area to be formed The second insulating film is formed so that a part of the second insulating film is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode. And (iv) forming an interlayer insulating film on the substrate after the first and second insulating film forming steps; and (v) polishing and planarizing the interlayer insulating film. And (vi) forming a wiring layer on the interlayer insulating film after the planarizing step.

第１４の態様による固体撮像素子の製造方法は、前記第１３の態様において、前記絶縁膜形成段階において、前記第１の絶縁膜が形成される領域よりも一回り大きい領域と前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域とを非形成領域として、前記非形成領域には前記第２の絶縁膜を形成せずに、前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域に前記第２の絶縁膜を形成するものである。 According to a fourteenth aspect of the present invention, in the thirteenth aspect, the method of manufacturing the solid-state imaging device includes a region that is slightly larger than a region where the first insulating film is formed and the pixels in the insulating film forming step. The entire region of each source / drain region of each transistor or a part of the source / drain region that is slightly larger than or equal to the source / drain region is defined as a non-forming region. No second insulating film is formed, and the second insulating film is formed in a region excluding the non-formed region in the region on the at least one gate electrode.

第１５の態様による固体撮像素子の製造方法は、前記第１４の態様において、前記第２の絶縁膜形成段階において、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に、前記第２の絶縁膜を形成するものである。 According to a fifteenth aspect of the present invention, there is provided a method for manufacturing a solid-state imaging device according to the fourteenth aspect, wherein, in the second insulating film formation stage, a region other than the non-formation region in the region where the plurality of pixels are disposed. The second insulating film is formed.

第１６の態様による固体撮像素子の製造方法は、前記第１３乃至第１５のいずれかの態様において、前記第１の絶縁膜が反射防止膜であるものである。 According to a sixteenth aspect of the method for manufacturing a solid-state imaging device, in any one of the thirteenth to fifteenth aspects, the first insulating film is an antireflection film.

第１乃至第１６の態様において、前記複数のトランジスタは、例えば、前記光電変換部から電荷電圧変換部に電荷を転送する転送トランジスタ、前記電荷電圧変換部の電位に応じた信号を出力する増幅トランジスタ、前記電圧変換部の電位をリセットするリセットトランジスタ、及び、読み出し行を選択する選択トランジスタとされる。 In the first to sixteenth aspects, the plurality of transistors include, for example, a transfer transistor that transfers charges from the photoelectric conversion unit to a charge-voltage conversion unit, and an amplification transistor that outputs a signal corresponding to the potential of the charge-voltage conversion unit The reset transistor for resetting the potential of the voltage conversion unit and the selection transistor for selecting the readout row.

本発明によれば、配線間のショートによる不良を低減し、歩留りを向上させることができる固体撮像素子及びその製造方法を提供することができる。 According to the present invention, it is possible to provide a solid-state imaging device capable of reducing defects due to short-circuiting between wirings and improving yield and a manufacturing method thereof.

以下、本発明による固体撮像素子及びその製造方法について、図面を参照して説明する。 Hereinafter, a solid-state imaging device and a manufacturing method thereof according to the present invention will be described with reference to the drawings.

［第１の実施の形態］ [First Embodiment]

図１は、本発明の第１の実施の形態による固体撮像素子１を示す概略構成図である。この固体撮像素子１は、ＣＭＯＳ型固体撮像素子として構成されている。 FIG. 1 is a schematic configuration diagram showing a solid-state imaging device 1 according to the first embodiment of the present invention. The solid-state image sensor 1 is configured as a CMOS solid-state image sensor.

図１に示すように、この固体撮像素子１は、一般的なＣＭＯＳ型固体撮像素子と同様に、垂直走査回路２と、水平走査回路３と、２次元状に配置された複数の画素４と、周知のＣＤＳ回路等を含む読み出し回路５と、出力アンプ６とを有している。各画素４のフォトダイオード１５（図１では図示せず。後述する図２参照）が出力する電気信号が垂直走査回路２によって読み出し回路５に行単位で取り出され、水平走査回路３によって列単位で出力アンプ６を介して出力端子７に画像信号として出力されるようになっている。このように、垂直走査回路２及び水平走査回路３は、画素４を駆動する回路を構成している。画素４が２次元状に配置された領域が画素領域１０である。この固体撮像素子１では、垂直走査回路２、水平走査回路３、読み出し回路５及び出力アンプ６が周辺回路を構成している。周辺回路が配置された領域が周辺回路領域である。周辺回路領域は、画素領域１０の周辺に配置されている。 As shown in FIG. 1, the solid-state imaging device 1 includes a vertical scanning circuit 2, a horizontal scanning circuit 3, and a plurality of pixels 4 arranged in a two-dimensional manner, as in a general CMOS solid-state imaging device. And a read circuit 5 including a known CDS circuit and the like, and an output amplifier 6. An electric signal output from a photodiode 15 (not shown in FIG. 1; see FIG. 2 described later) of each pixel 4 is taken out by the vertical scanning circuit 2 to the reading circuit 5 in units of rows, and is output by the horizontal scanning circuit 3 in units of columns. An image signal is output to the output terminal 7 via the output amplifier 6. Thus, the vertical scanning circuit 2 and the horizontal scanning circuit 3 constitute a circuit for driving the pixel 4. A region where the pixels 4 are two-dimensionally arranged is a pixel region 10. In the solid-state imaging device 1, the vertical scanning circuit 2, the horizontal scanning circuit 3, the readout circuit 5, and the output amplifier 6 constitute a peripheral circuit. The area where the peripheral circuit is arranged is the peripheral circuit area. The peripheral circuit area is arranged around the pixel area 10.

図２は、図１中の画素４を示す回路図である。各画素４は、図２に示すように、選択トランジスタ１１と、ゲートの電位に応じた信号を出力する増幅トランジスタ（画素アンプ）１２と、リセットトランジスタ１３と、転送トランジスタ１４と、光電変換部としてのフォトダイオード１５と、フローティングディフュージョンＦＤとを有している。図２において、ＶＤＤは電源である。電源ＶＤＤは、後述する図３中の電源線２４により供給される。 FIG. 2 is a circuit diagram showing the pixel 4 in FIG. As shown in FIG. 2, each pixel 4 includes a selection transistor 11, an amplification transistor (pixel amplifier) 12 that outputs a signal corresponding to the gate potential, a reset transistor 13, a transfer transistor 14, and a photoelectric conversion unit. The photodiode 15 and the floating diffusion FD are included. In FIG. 2, VDD is a power supply. The power supply VDD is supplied by a power supply line 24 in FIG.

図１及び図２に示すように、画素４の選択トランジスタ１１のゲートは行毎に選択線２０に共通に接続されている。画素４のリセットトランジスタ１３のゲートは、行毎にリセット線２１に共通に接続されている。画素４の転送トランジスタ１４のゲートは、行毎に転送線２２に共通に接続されている。画素４の選択トランジスタ１１のソースは、列毎に垂直信号線２３に共通に接続されている。選択線２０、リセット線２１及び転送線２２は、垂直走査回路２に接続されている。垂直信号線２３は、読み出し回路５に接続されている。 As shown in FIGS. 1 and 2, the gate of the selection transistor 11 of the pixel 4 is commonly connected to the selection line 20 for each row. The gate of the reset transistor 13 of the pixel 4 is commonly connected to the reset line 21 for each row. The gate of the transfer transistor 14 of the pixel 4 is commonly connected to the transfer line 22 for each row. The source of the selection transistor 11 of the pixel 4 is commonly connected to the vertical signal line 23 for each column. The selection line 20, the reset line 21 and the transfer line 22 are connected to the vertical scanning circuit 2. The vertical signal line 23 is connected to the readout circuit 5.

図３及び図４は、図１中の２×２個の画素４を模式的に示す概略平面図である。図５は、図４中の１つの画素４を模式的に示す概略拡大平面図である。図３では、信号線２０〜２３は図示しているが、絶縁膜５６は図示していない。逆に、図４及び図５では、信号線２０〜２３は図示していないが、絶縁膜５６は図示している。なお、図３乃至図５では、図面表記の便宜上、フォトダイオード１５とゲート電極３５〜３７との間の図中の縦方向の間隔を、比較的広くあけて示している。これは、図３においてその間に信号線２０〜２２及び電源線２４を記載し、図４及び図５は図３に合わせているためである。しかし、実際には、その間隔が狭められてフォトダイオード１５とゲート電極３５〜３７とが接近させられ、信号線２０〜２２及び電源線２４はゲート電極３５〜３７と適宜重なる。この点は、後述する各図についても同様である。図６は、図３乃至図５中のＡ−Ａ’線に沿った概略断面図である。図６では、最も下側の層間絶縁膜５８及び１層目の配線層（図６では、配線４１）までの構造を示し、それより上の構造（例えば、下側から順に積層された、層間絶縁膜、２層目の配線層、層間絶縁膜、３層目の配線層、平坦化層、カラーフィルタ、平坦化層及びマイクロレンズ）の図示は省略している。 3 and 4 are schematic plan views schematically showing 2 × 2 pixels 4 in FIG. FIG. 5 is a schematic enlarged plan view schematically showing one pixel 4 in FIG. In FIG. 3, the signal lines 20 to 23 are illustrated, but the insulating film 56 is not illustrated. On the contrary, in FIGS. 4 and 5, the signal lines 20 to 23 are not shown, but the insulating film 56 is shown. 3 to 5, for convenience of drawing notation, the vertical distance in the drawing between the photodiode 15 and the gate electrodes 35 to 37 is shown relatively wide. This is because the signal lines 20 to 22 and the power supply line 24 are described between them in FIG. 3, and FIGS. 4 and 5 are matched with FIG. However, in practice, the distance between the photodiodes 15 and the gate electrodes 35 to 37 is reduced, and the signal lines 20 to 22 and the power supply line 24 overlap with the gate electrodes 35 to 37 as appropriate. This also applies to each drawing described later. FIG. 6 is a schematic cross-sectional view along the line A-A ′ in FIGS. 3 to 5. 6 shows the structure up to the lowermost interlayer insulating film 58 and the first wiring layer (in FIG. 6, the wiring 41 in FIG. 6), and the structure above it (for example, the layers stacked in order from the lower side. An insulating film, a second wiring layer, an interlayer insulating film, a third wiring layer, a planarization layer, a color filter, a planarization layer, and a microlens) are not shown.

図３において、符号１６，１７，３１〜３３は、Ｎ型のシリコン基板５１上に形成されたＰ型ウエル５２（図６参照）に形成されたＮ型不純物拡散領域である。拡散領域３３は、電源線２４により電源電圧ＶＤＤが印加される電源拡散部である。拡散領域１６，１７は、配線４１によって接続され、全体としてフローティングディフュージョンＦＤを構成している。符号３４〜３７は、ポリシリコンで構成された前記各トランジスタのゲート電極である。 3, reference numerals 16, 17, 31 to 33 denote N-type impurity diffusion regions formed in a P-type well 52 (see FIG. 6) formed on an N-type silicon substrate 51. The diffusion region 33 is a power supply diffusion unit to which the power supply voltage VDD is applied by the power supply line 24. The diffusion regions 16 and 17 are connected by a wiring 41 and constitute a floating diffusion FD as a whole. Reference numerals 34 to 37 denote gate electrodes of the respective transistors made of polysilicon.

フォトダイオード１５は、図６に示すように、Ｐ型ウエル５２にＮ型の電荷蓄積層５３が形成されることで構成されている。この例では、フォトダイオード１５は、空乏化防止層をなす高濃度のＰ型層５４を表面側に付加した構造として、埋め込みフォトダイオードとして構成されている。フォトダイオード１５は、入射する光を光電変換し、生じた電荷を電荷蓄積層５３に蓄積する。フォトダイオード１５の電荷蓄積層５３に蓄積された電荷は、転送トランジスタ１４がオン状態とされることによってフローティングディフュージョンＦＤ（拡散領域１６，１７）に転送される。 As shown in FIG. 6, the photodiode 15 is configured by forming an N-type charge storage layer 53 in a P-type well 52. In this example, the photodiode 15 is configured as a buried photodiode having a structure in which a high-concentration P-type layer 54 forming a depletion preventing layer is added to the surface side. The photodiode 15 photoelectrically converts incident light and accumulates the generated charges in the charge accumulation layer 53. The charges accumulated in the charge accumulation layer 53 of the photodiode 15 are transferred to the floating diffusion FD (diffusion regions 16 and 17) when the transfer transistor 14 is turned on.

転送トランジスタ１４は、フォトダイオード１５の電荷蓄積層５３をソース、フローティングディフュージョンＦＤの拡散領域１６をドレインとするＭＯＳトランジスタである。転送トランジスタ１４は、そのゲート電極３４に印加される駆動信号により駆動される。 The transfer transistor 14 is a MOS transistor having the charge storage layer 53 of the photodiode 15 as a source and the diffusion region 16 of the floating diffusion FD as a drain. The transfer transistor 14 is driven by a drive signal applied to the gate electrode 34.

フローティングディフュージョンＦＤ（拡散領域１６，１７）は、配線４１によって、増幅トランジスタ１２のゲート電極３６に電気的に接続されている。 The floating diffusion FD (diffusion regions 16, 17) is electrically connected to the gate electrode 36 of the amplification transistor 12 by the wiring 41.

増幅トランジスタ１２は、電源拡散部３３をドレイン、拡散領域３２をソースとするＭＯＳトランジスタである。前述したように、増幅トランジスタ１２のゲート３６は、フローティングディフュージョンＦＤ（拡散領域１６，１７）に接続されている。そして、増幅トランジスタ１２は、そのゲート３６の電圧に応じた電気信号を出力する。したがって、増幅トランジスタ１２は、フォトダイオード１５で生成・蓄積された電荷の量に応じた電気信号を出力する。 The amplification transistor 12 is a MOS transistor having the power source diffusion portion 33 as a drain and the diffusion region 32 as a source. As described above, the gate 36 of the amplification transistor 12 is connected to the floating diffusion FD (diffusion regions 16 and 17). The amplification transistor 12 outputs an electric signal corresponding to the voltage of the gate 36. Therefore, the amplification transistor 12 outputs an electrical signal corresponding to the amount of charge generated and accumulated by the photodiode 15.

選択トランジスタ１１は、拡散領域３２をドレイン、拡散領域３１をソースとするＭＯＳトランジスタである。選択トランジスタ１１は、オン状態にされることで、増幅トランジスタ１２の出力を垂直信号線２３に出力する。すなわち、増幅トランジスタ１２と選択トランジスタ１１によって、ソースフォロワによる読み出しが可能となっている。 The selection transistor 11 is a MOS transistor having the diffusion region 32 as a drain and the diffusion region 31 as a source. When the selection transistor 11 is turned on, the output of the amplification transistor 12 is output to the vertical signal line 23. That is, the amplifying transistor 12 and the selection transistor 11 can be read by the source follower.

リセットトランジスタ１３は、電源拡散部３３をドレイン、フローティングディフュージョンＦＤの拡散領域１７をソースとするＭＯＳトランジスタである。リセットトランジスタ１３は、オン状態にされることで、フローティングディフュージョンＦＤに蓄積されている電荷をリセットする。 The reset transistor 13 is a MOS transistor having the power source diffusion portion 33 as a drain and the diffusion region 17 of the floating diffusion FD as a source. The reset transistor 13 is turned on to reset the electric charge accumulated in the floating diffusion FD.

図５において、１６ａは拡散領域１６に対して配線４１を接続するコンタクトホール、１７ａは拡散領域１７に対して配線４１を接続するコンタクトホール、３１ａは拡散領域３１に対して垂直信号線２３を接続するコンタクトホール、３３ａは拡散領域３３に対して電源線２４を接続するコンタクトホール、３４ａはゲート電極３４に対して転送線２２を接続するコンタクトホール、３５ａはゲート電極３５に対して選択線２０を接続するコンタクトホール、３６ａはゲート電極３６に対して配線４１を接続するコンタクトホール、３７ａはゲート電極３７に対してリセット線２１を接続するコンタクトホールである。図６には、これらのうちコンタクトホール１６ａが現れている。 In FIG. 5, 16 a is a contact hole connecting the wiring 41 to the diffusion region 16, 17 a is a contact hole connecting the wiring 41 to the diffusion region 17, and 31 a is connecting the vertical signal line 23 to the diffusion region 31. 33a is a contact hole for connecting the power supply line 24 to the diffusion region 33, 34a is a contact hole for connecting the transfer line 22 to the gate electrode 34, and 35a is a selection line 20 for the gate electrode 35. A contact hole 36 a is a contact hole for connecting the wiring 41 to the gate electrode 36, and 37 a is a contact hole for connecting the reset line 21 to the gate electrode 37. In FIG. 6, a contact hole 16a appears among them.

図６において、５５ａは薄い熱酸化膜、５５ｂは素子分離領域を形成するＬＯＣＯＳによる厚いシリコン酸化膜である。ゲート電極３５は、図６に示すように、図５中の下側（図６中の右側）のシリコン酸化膜５５ｂ上から熱酸化膜５５ａ上を経て図５中の上側（図６中の左側）のシリコン酸化膜５５ｂ上に渡って形成されている。ゲート電極３６，３７もゲート電極３５と同様である。ゲート電極３４は、図６に示すように、熱酸化膜５５ａ上に形成されている。 In FIG. 6, 55a is a thin thermal oxide film, and 55b is a thick silicon oxide film by LOCOS which forms an element isolation region. As shown in FIG. 6, the gate electrode 35 extends from the lower side (right side in FIG. 6) of the silicon oxide film 55b to the upper side of FIG. 5 (left side in FIG. 6) through the thermal oxide film 55a. ) Over the silicon oxide film 55b. The gate electrodes 36 and 37 are the same as the gate electrode 35. As shown in FIG. 6, the gate electrode 34 is formed on the thermal oxide film 55a.

本実施の形態では、図４乃至図６に示すように、絶縁膜５６が、画素領域１０のうちの非形成領域以外の領域に形成されている。本実施の形態では、絶縁膜５６は、下側のシリコン窒化層５６ａと上側のシリコン酸化層５６ｂとの２層で構成され、反射防止膜となっている。したがって、絶縁膜５６は、上方からフォトダイオード１５へ入射しようとする光の反射を防止する。よって、入射光がフォトダイオード１５へ効率良く入射し、感度が高まる。絶縁膜５６は３層以上で構成してもよい。また、絶縁膜５６は、必ずしも反射防止膜として構成する必要はなく、単なる保護膜として１層で構成してもよい。 In the present embodiment, as shown in FIGS. 4 to 6, the insulating film 56 is formed in a region other than the non-formed region in the pixel region 10. In the present embodiment, the insulating film 56 is composed of two layers of a lower silicon nitride layer 56a and an upper silicon oxide layer 56b, and serves as an antireflection film. Therefore, the insulating film 56 prevents reflection of light that enters the photodiode 15 from above. Therefore, incident light efficiently enters the photodiode 15 and sensitivity is increased. The insulating film 56 may be composed of three or more layers. Further, the insulating film 56 is not necessarily configured as an antireflection film, and may be configured as a single layer as a simple protective film.

本実施の形態では、絶縁膜５６の前記非形成領域は、各画素４の各トランジスタ１１〜１４の各ソース／ドレイン領域（ただし、フォトダイオード１５を構成するソース／ドレイン（電荷蓄積層５３）の領域を除く。）の全周に渡り当該ソース／ドレイン領域よりも一回り大きい領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒと、前記各画素４の各トランジスタ１１〜１４のゲート電極３４〜３７に対するコンタクトホール３４ａ，３５ａ，３６ａ，３７ａの形成領域とからなる。 In the present embodiment, the non-formation region of the insulating film 56 is the source / drain region of each of the transistors 11 to 14 of each pixel 4 (however, the source / drain (charge storage layer 53) constituting the photodiode 15). The region 16R, 17R, 31R, 32R, 33R that is slightly larger than the source / drain region over the entire periphery of the transistor 11) and the contacts to the gate electrodes 34-37 of the transistors 11-14 of each pixel 4 It consists of the formation region of the holes 34a, 35a, 36a, 37a.

領域１６Ｒは、拡散領域１６の全周に渡り拡散領域１６よりも一回り大きい（例えば０．５μｍ）領域である。領域１６Ｒは、拡散領域１６の図５中の左辺に沿ったゲート電極３４上の幅の狭い帯状領域を含んでいる。領域１７Ｒは、拡散領域１７の全周に渡り拡散領域１７よりも一回り大きい領域である。領域１７Ｒは、拡散領域１７の図５中の左辺に沿ったゲート電極３７上の幅の狭い帯状領域を含んでいる。領域３１Ｒは、拡散領域３１の全周に渡り拡散領域３１よりも一回り大きい領域である。領域３１Ｒは、拡散領域３１の図５中の右辺に沿ったゲート電極３５上の幅の狭い帯状領域を含んでいる。領域３２Ｒは、拡散領域３２の全周に渡り拡散領域３２よりも一回り大きい領域である。領域３２Ｒは、拡散領域３２の図５中の左辺に沿ったゲート電極３５上の幅の狭い帯状領域と、拡散領域３２の図５中の右辺に沿ったゲート電極３６上の幅の狭い帯状領域とを含んでいる。領域３３Ｒは、拡散領域３３の全周に渡り拡散領域３３よりも一回り大きい領域である。領域３３Ｒは、拡散領域３３の図５中の左辺に沿ったゲート電極３６上の幅の狭い帯状領域と、拡散領域３３の図５中の右辺に沿ったゲート電極３７上の幅の狭い帯状領域とを含んでいる。 The region 16R is a region (for example, 0.5 μm) that is slightly larger than the diffusion region 16 over the entire circumference of the diffusion region 16. The region 16R includes a narrow band-shaped region on the gate electrode 34 along the left side of the diffusion region 16 in FIG. The region 17 R is a region that is slightly larger than the diffusion region 17 over the entire circumference of the diffusion region 17. The region 17R includes a narrow belt-like region on the gate electrode 37 along the left side of the diffusion region 17 in FIG. The region 31 R is a region that is slightly larger than the diffusion region 31 over the entire circumference of the diffusion region 31. The region 31R includes a narrow band-shaped region on the gate electrode 35 along the right side of the diffusion region 31 in FIG. The region 32 R is a region that is slightly larger than the diffusion region 32 over the entire circumference of the diffusion region 32. The region 32R includes a narrow strip region on the gate electrode 35 along the left side of the diffusion region 32 in FIG. 5 and a narrow strip region on the gate electrode 36 along the right side of the diffusion region 32 in FIG. Including. The region 33 R is a region that is slightly larger than the diffusion region 33 over the entire periphery of the diffusion region 33. The region 33R includes a narrow strip region on the gate electrode 36 along the left side of the diffusion region 33 in FIG. 5 and a narrow strip region on the gate electrode 37 along the right side of the diffusion region 33 in FIG. Including.

本実施の形態では、これらの帯状領域は、後の説明から理解できるように、製造時に、各拡散領域１６，１７，３１〜３３にＬＤＤ（Lightly Doped Drain）構造を形成する際に用いるサイドウォール膜５７を、絶縁膜５６と同時に形成するのに役立つ。拡散領域１６は、ゲート電極３４側に、ＬＤＤ構造を構成する低不純物濃度のＮ型拡散領域１６ｂを有している。図面には示していないが、他の拡散領域１７，３１〜３３も同様に、ＬＤＤ構造を構成する低不純物濃度のＮ型拡散領域を有している。ＬＤＤ構造は、ＭＯＳトランジスタの耐圧を向上させるとともにリーク電流を減らすために、採用されている。もっとも、本発明では、必ずしもＬＤＤ構造を採用する必要はない。 In the present embodiment, as can be understood from the following description, these band-like regions are sidewalls used when forming LDD (Lightly Doped Drain) structures in the respective diffusion regions 16, 17, 31 to 33 at the time of manufacture. It is useful for forming the film 57 simultaneously with the insulating film 56. The diffusion region 16 has a low impurity concentration N-type diffusion region 16b constituting an LDD structure on the gate electrode 34 side. Although not shown in the drawing, the other diffusion regions 17, 31 to 33 similarly have low impurity concentration N-type diffusion regions constituting the LDD structure. The LDD structure is employed to improve the breakdown voltage of the MOS transistor and reduce the leakage current. However, in the present invention, it is not always necessary to adopt the LDD structure.

なお、絶縁膜５６の非形成領域をなす領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒは、例えば、図７に示すように変形してもよい。図７は、絶縁膜５６の非形成領域の変形例を示す概略拡大平面図であり、図５に対応している。図２において、図１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。図７では、領域１６Ｒは、拡散領域１６の左辺と右辺のみに渡り拡散領域１６よりも一回り大きい領域である。したがって、領域１６Ｒの上辺及び下辺は、拡散領域１６の上辺及び下辺と一致している。図７に示す例では、領域１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒについても、領域１６Ｒと同様である。このように、各領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒは、対応する拡散領域の一部の周囲のみに渡り当該拡散領域よりも一回り大きい領域であってもよい。また、図面には示していないが、本発明では、絶縁膜５６の非形成領域をなす各領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒは、対応する拡散領域と同じ大きさの領域であってもよい。 Note that the regions 16R, 17R, 31R, 32R, and 33R forming the regions where the insulating film 56 is not formed may be modified as shown in FIG. 7, for example. FIG. 7 is a schematic enlarged plan view showing a modification of the region where the insulating film 56 is not formed, and corresponds to FIG. 2, elements that are the same as or correspond to elements in FIG. 1 are given the same reference numerals, and redundant descriptions thereof are omitted. In FIG. 7, the region 16 R is a region that is slightly larger than the diffusion region 16 over only the left and right sides of the diffusion region 16. Therefore, the upper side and the lower side of the region 16R coincide with the upper side and the lower side of the diffusion region 16. In the example shown in FIG. 7, the regions 17R, 31R, 32R, and 33R are the same as the region 16R. As described above, each of the regions 16R, 17R, 31R, 32R, and 33R may be a region that is slightly larger than the diffusion region only around a part of the corresponding diffusion region. Although not shown in the drawings, in the present invention, each of the regions 16R, 17R, 31R, 32R, and 33R forming the region where the insulating film 56 is not formed may be a region having the same size as the corresponding diffusion region. Good.

本実施の形態では、絶縁膜５６は、前述したように、画素領域１０のうちの前記非形成領域以外の領域に形成されていることによって、フォトダイオード１５上の領域とゲート電極３４〜３７上の領域のうちの前記非形成領域（ここでは、前記帯状領域とコンタクトホールの形成領域）を除く領域とに渡って、形成されている。そして、図６に示すように、絶縁膜５６の一部は、ゲート電極３５と接触してゲート電極３５の直上に位置している。図面には示していないが、同様に、絶縁膜５６の各一部は、ゲート電極３４，３６，３７とそれぞれ接触してゲート電極３４，３６，３７の直上にそれぞれ位置している。 In the present embodiment, as described above, the insulating film 56 is formed in a region other than the non-formed region in the pixel region 10, so that the region on the photodiode 15 and the gate electrodes 34 to 37 are formed. Are formed over the region excluding the non-formation region (here, the band-like region and the contact hole formation region). As shown in FIG. 6, a part of the insulating film 56 is in contact with the gate electrode 35 and is located immediately above the gate electrode 35. Similarly, although not shown in the drawing, each part of the insulating film 56 is in contact with the gate electrodes 34, 36, and 37, respectively, and is positioned immediately above the gate electrodes 34, 36, and 37, respectively.

図６に示すように、絶縁膜５６上等には、層間絶縁膜５８が形成されている。層間絶縁膜５８上には、配線４１等の１層目の配線層が形成されている。 As shown in FIG. 6, an interlayer insulating film 58 is formed on the insulating film 56 and the like. On the interlayer insulating film 58, a first wiring layer such as the wiring 41 is formed.

次に、本実施の形態による固体撮像素子１の製造方法の一例について、図８乃至図１２を参照して説明する。図８乃至図１２は、この製造方法の主要な工程を模式的に示す概略断面図であり、図６に対応している。 Next, an example of a method for manufacturing the solid-state imaging device 1 according to the present embodiment will be described with reference to FIGS. 8 to 12 are schematic cross-sectional views schematically showing main steps of the manufacturing method, and correspond to FIG.

まず、図８に示す状態の基板５１を用意する。図８に示す状態では、Ｎ型シリコン基板５１上に形成されたＰウエル５２上に、薄い熱酸化膜５５ａと、素子分離領域を形成するＬＯＣＯＳによる厚いシリコン酸化膜５１ｂとが、形成されている。そして、それらの膜５５ａ，５５ｂ上にポリシリコンからなるゲート電極３４〜３７が形成されている。 First, a substrate 51 in the state shown in FIG. 8 is prepared. In the state shown in FIG. 8, a thin thermal oxide film 55a and a thick silicon oxide film 51b by LOCOS for forming an element isolation region are formed on a P well 52 formed on an N-type silicon substrate 51. . Then, gate electrodes 34 to 37 made of polysilicon are formed on these films 55a and 55b.

次に、図８に示す状態のＰウエル５２に、フォトダイオード１５の電荷蓄積層５３となるＮ型領域を、イオン注入によって形成する。また、このＮ型領域の表面側に、フォトダイオード１５の空乏化防止層をなす高濃度のＰ型層５４を、イオン注入によって形成する。引き続いて、各画素４の各トランジスタ１１〜１４の各ソース／ドレイン領域１６，１７，３１〜３３をなす低不純物濃度のＮ型拡散領域１６ｂ等を、Ｎ⁻のイオン注入によって形成する。図９は、この状態を示している。 Next, an N-type region to be the charge storage layer 53 of the photodiode 15 is formed in the P well 52 in the state shown in FIG. 8 by ion implantation. Further, a high-concentration P-type layer 54 that forms a depletion prevention layer of the photodiode 15 is formed on the surface side of the N-type region by ion implantation. Subsequently, the N-type diffusion region 16b, etc. of the low impurity concentration forming the source / drain regions 16,17,31～33 of each transistor 11 to 14 of each pixel 4, N ^- formed by ion implantation. FIG. 9 shows this state.

次に、図９に示す状態の基板上に、画素領域１０のうち各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒを除いた領域に、絶縁膜５６（下側のシリコン窒化層５６ａと上側のシリコン酸化層５６ｂとの２層膜）を形成する。これと同時に、各層５６ａ，５６ｂの形成に際して成膜されたシリコン窒化物とシリコン酸化物とによって、ゲート電極３４〜３７の側壁に、サイドウォール膜５７が形成される。サイドウォール膜５７は、ソース／ドレイン領域１６，１７，３１〜３３にＬＤＤ構造を形成するための膜である。図１０はこの状態を示している。 Next, on the substrate in the state shown in FIG. 9, the insulating film 56 (the lower silicon nitride layer 56a and the lower region of the pixel region 10 except the regions 16R, 17R, 31R, 32R, and 33R of the pixel 4 is formed. A two-layer film with the upper silicon oxide layer 56b) is formed. At the same time, a side wall film 57 is formed on the side walls of the gate electrodes 34 to 37 by the silicon nitride and silicon oxide formed when the layers 56a and 56b are formed. The sidewall film 57 is a film for forming an LDD structure in the source / drain regions 16, 17, 31 to 33. FIG. 10 shows this state.

次いで、Ｎ^＋型のイオンを注入することによって、ＬＤＤ構造を持つソース／ドレイン領域１６，１７，３１〜３３を完成させる。引き続いて、プラズマＣＶＤ法などによって、層間絶縁膜５８を形成する。図１１はこの状態を示している。図１１に示すように、ゲート電極３５付近の上の層間絶縁膜５８の突起５８ａの突出量は、小さい。図面には示していないが、同様に、他のゲート電極３６，３７付近上の層間絶縁膜５８の突起の突出量も、小さい。 Next, N ⁺ -type ions are implanted to complete the source / drain regions 16, 17, 31 to 33 having the LDD structure. Subsequently, an interlayer insulating film 58 is formed by a plasma CVD method or the like. FIG. 11 shows this state. As shown in FIG. 11, the protrusion amount of the protrusion 58a of the interlayer insulating film 58 near the gate electrode 35 is small. Although not shown in the drawing, similarly, the protruding amount of the protrusion of the interlayer insulating film 58 on the vicinity of the other gate electrodes 36 and 37 is also small.

その後、図１１に示す基板の上面を、ＣＭＰ（化学的機械的研磨）による研磨によって、平坦化する。図１２はこの状態を示す。図１１に示す状態で形成されていた層間絶縁膜５８の突起５８ａ等の突起の突出量が少ないので、このＣＭＰの際に、局所的に圧力が高くなる部分を分散できるため、層間絶縁膜５８の突起の欠けが発生し難くなる。したがって、層間絶縁膜５８の上面に、引っかき傷（スクラッチ）、すなわちエッチング痕が生じ難くなる。 Thereafter, the upper surface of the substrate shown in FIG. 11 is planarized by polishing by CMP (Chemical Mechanical Polishing). FIG. 12 shows this state. Since the protrusion amount of the protrusions 58a and the like of the interlayer insulating film 58 formed in the state shown in FIG. 11 is small, the portion where the pressure is locally increased can be dispersed during the CMP. Therefore, the interlayer insulating film 58 This makes it difficult for chipping of protrusions to occur. Therefore, scratches, that is, etching marks are hardly generated on the upper surface of the interlayer insulating film 58.

次に、層間絶縁膜５８等にコンタクトホール１６ａ，１７ａ，３１ａ，３３ａ，３４ａ，３５ａ，３６ａ，３７ａ用の穴をあけ、タングステン等をデポジションして前記穴内にタングステン等を埋め込む。引き続いて、前記穴以外のタングステン等をＣＭＰによって除去する。このとき、前記エッチング痕があると、そこにタングステン等が残ってしまい、そのタングステン等により配線間のショートが引き起こされる。しかし、前述したように、前記エッチング痕が生じ難いので、配線間のショートによる不良が低減され、歩留りが向上する。 Next, holes for contact holes 16a, 17a, 31a, 33a, 34a, 35a, 36a, and 37a are formed in the interlayer insulating film 58 and the like, and tungsten or the like is deposited to bury tungsten or the like in the holes. Subsequently, tungsten and the like other than the holes are removed by CMP. At this time, if there is the etching mark, tungsten or the like remains therein, and the tungsten or the like causes a short circuit between the wirings. However, as described above, since the etching marks are difficult to occur, defects due to a short circuit between wirings are reduced, and the yield is improved.

引き続いて、配線４１等の１層目配線層を形成する。図６はこの状態を示している。その後、図６に示す状態の基板上に、公知の方法で、層間絶縁膜、２層目の配線層、層間絶縁膜、３層目の配線層、平坦化層、カラーフィルタ、平坦化層及びマイクロレンズを形成する。これにより、本実施の形態による固体撮像素子１が完成する。 Subsequently, a first wiring layer such as the wiring 41 is formed. FIG. 6 shows this state. After that, an interlayer insulating film, a second wiring layer, an interlayer insulating film, a third wiring layer, a planarizing layer, a color filter, a planarizing layer, and the like are formed on the substrate in the state shown in FIG. Form a microlens. Thereby, the solid-state imaging device 1 according to the present embodiment is completed.

図１３は、本実施の形態による固体撮像素子１と比較される比較例による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図４に対応している。図１４は、図１３中のＢ−Ｂ’線に沿った概略断面図であり、図６に対応している。図１５は、この比較例による固体撮像素子の所定の製造工程を模式的に示す概略断面図であり、図１１に対応している。図１３乃至図１５において、図４乃至図６及び図１１中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 FIG. 13 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the comparative example compared with the solid-state imaging device 1 according to the present embodiment, and corresponds to FIG. 4. FIG. 14 is a schematic cross-sectional view along the line B-B ′ in FIG. 13 and corresponds to FIG. 6. FIG. 15 is a schematic cross-sectional view schematically showing a predetermined manufacturing process of the solid-state imaging device according to this comparative example, and corresponds to FIG. 13 to 15, the same or corresponding elements as those in FIGS. 4 to 6 and 11 are denoted by the same reference numerals, and redundant description thereof is omitted.

この比較例が本実施の形態と異なる所は、絶縁膜５６の形成領域のみである。本実施の形態では、前述したように、絶縁膜５６は、画素領域１０のうち各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ及びゲート電極３４〜３７に対するコンタクトホール形成領域を除いた領域されている。これに対し、この比較例では、絶縁膜５６は、各画素４のゲート電極３４〜３７に対するコンタクトホールの形成領域を除いて、各画素４のフォトダイオード１５よりも一回り大きい領域のみにフォトダイオード１５を覆うように、形成されている。 This comparative example is different from the present embodiment only in the formation region of the insulating film 56. In the present embodiment, as described above, the insulating film 56 is a region excluding the contact hole formation region for the regions 16R, 17R, 31R, 32R, and 33R of each pixel 4 and the gate electrodes 34 to 37 in the pixel region 10. Has been. On the other hand, in this comparative example, the insulating film 56 is provided only in a region that is slightly larger than the photodiode 15 of each pixel 4 except for the contact hole formation region for the gate electrodes 34 to 37 of each pixel 4. 15 is formed so as to cover 15.

この比較例による固体撮像素子も、本実施の形態による固体撮像素子の前述した製造方法と同様の製造方法で製造される。しかしながら、この比較例では、絶縁膜５６の前述した領域に形成されているので、図１５に示すように、絶縁膜５６の図１３中の上側（図１５中の左側）の端部が、ＬＯＣＯＳによる厚いシリコン酸化膜５５ｂ上のゲート電極３５上に位置する。このため、図１５に示すように層間絶縁膜５８を形成すると、ゲート電極３５付近の上の層間絶縁膜５８の突起５８ａの突出量は、大きくなる。これに対し、本実施の形態では、絶縁膜５６が前述したように形成されているので、図１１に示すように、この比較例に比べて、ゲート電極３５付近の上の層間絶縁膜５８の突起５８ａの突出量が小さくなる。これらの点は、ゲート電極３５のみならず、ゲート電極３６，３７についても同様である。 The solid-state imaging device according to this comparative example is also manufactured by the same manufacturing method as the above-described manufacturing method of the solid-state imaging device according to the present embodiment. However, in this comparative example, since the insulating film 56 is formed in the aforementioned region, the end of the insulating film 56 on the upper side (left side in FIG. 15) of the insulating film 56 in FIG. Is located on the gate electrode 35 on the thick silicon oxide film 55b. Therefore, when the interlayer insulating film 58 is formed as shown in FIG. 15, the protrusion amount of the protrusion 58a of the interlayer insulating film 58 near the gate electrode 35 is increased. On the other hand, in this embodiment, since the insulating film 56 is formed as described above, the interlayer insulating film 58 near the gate electrode 35 is compared with this comparative example as shown in FIG. The protrusion amount of the protrusion 58a is reduced. These points apply not only to the gate electrode 35 but also to the gate electrodes 36 and 37.

層間絶縁膜５８の突起５８ａの突出量が大きい場合に、層間絶縁膜５８をＣＰＭにより平坦化した様子を、図１６に模式的に示す。この比較例のように、突起５８ａの突出量が大きい場合に層間絶縁膜５８をＣＭＰにより平坦化すると、層間絶縁膜５８の突起の欠けが発生し易くなる。したがって、この比較例では、層間絶縁膜５８の上面に、エッチング痕５８ｂが生じ易くなる。このため、この比較例では、その後に、層間絶縁膜５８等にコンタクトホール用の穴をあけ、タングステン等をデポジションして前記穴内にタングステン等を埋め込んだ後に、前記穴以外のタングステン等をＣＭＰによって除去するときに、エッチング痕５８ｂにタングステン等が残ってしまい、そのタングステン等により配線間のショートが引き起こされる。よって、この比較例では、前記エッチング痕が生じ易いので、配線間のショートによる不良が多く発生し、歩留りが低下してしまう。 FIG. 16 schematically shows a state in which the interlayer insulating film 58 is planarized by CPM when the protrusion 58a of the interlayer insulating film 58 is large. As in this comparative example, when the protrusion amount of the protrusion 58a is large and the interlayer insulating film 58 is planarized by CMP, chipping of the protrusion of the interlayer insulating film 58 is likely to occur. Therefore, in this comparative example, an etching mark 58 b is likely to occur on the upper surface of the interlayer insulating film 58. Therefore, in this comparative example, after that, a hole for a contact hole is formed in the interlayer insulating film 58 or the like, tungsten or the like is deposited and tungsten or the like is buried in the hole, and then tungsten or the like other than the hole is subjected to CMP. When this is removed, tungsten or the like remains in the etching marks 58b, and the tungsten or the like causes a short circuit between the wirings. Therefore, in this comparative example, the etching marks are likely to occur, so that many defects due to shorts between the wirings occur and the yield decreases.

これに対し、本実施の形態では、前述したように、図１１に示すように、層間絶縁膜５８の突起５８ａの突出量が小さいので、前記エッチング痕が生じ難い。したがって、本実施の形態によれば、この比較例に比べて、配線間のショートによる不良が低減され、歩留りが向上する。 On the other hand, in the present embodiment, as described above, since the protrusion amount of the protrusion 58a of the interlayer insulating film 58 is small as shown in FIG. Therefore, according to the present embodiment, as compared with this comparative example, defects due to a short circuit between wirings are reduced, and the yield is improved.

本実施の形態では、前述したように、絶縁膜５６は、画素領域１０のうち各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ及びゲート電極３４〜３７に対するコンタクトホール形成領域を除いた領域されている。 In the present embodiment, as described above, the insulating film 56 is a region excluding the contact hole formation region for the regions 16R, 17R, 31R, 32R, and 33R of each pixel 4 and the gate electrodes 34 to 37 in the pixel region 10. Has been.

しかしながら、絶縁膜５６の形成領域は、これに限定されない。絶縁膜５６は、各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ及びゲート電極３４〜３７に対するコンタクトホール形成領域とを非形成領域として、前記非形成領域には形成せずに、各画素４について当該画素４のフォトダイオード１５上の領域と当該画素４のトランジスタ１１〜１４のうちの少なくとも１つのトランジスタのゲート電極上の領域のうちの前記非形成領域を除く領域とに渡って形成すればよい。以下に、その一例を、第２の実施の形態として説明する。 However, the formation region of the insulating film 56 is not limited to this. The insulating film 56 is not formed in the non-formation region with the regions 16R, 17R, 31R, 32R, 33R of the pixels 4 and the contact hole formation regions for the gate electrodes 34 to 37 as non-formation regions. 4 is formed over a region on the photodiode 15 of the pixel 4 and a region on the gate electrode of at least one of the transistors 11 to 14 of the pixel 4 except for the non-formation region. That's fine. Hereinafter, an example thereof will be described as a second embodiment.

［第２の実施の形態］ [Second Embodiment]

図１７は、本発明の第２の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図４に対応している。図１７において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図１７中のＣ−Ｃ’線に沿った断面図は、図６中左側半分と図１４中の右側半分とを合体させたような図となる。 FIG. 17 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the second embodiment of the present invention, and corresponds to FIG. 17, elements that are the same as or correspond to those in FIG. 4 are given the same reference numerals, and redundant descriptions thereof are omitted. Note that the cross-sectional view taken along line C-C ′ in FIG. 17 is a view in which the left half in FIG. 6 and the right half in FIG. 14 are combined.

本実施の形態が前記第１の実施の形態と異なる所は、絶縁膜５６の形成領域のみである。本実施の形態では、絶縁膜５６は、各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ及びゲート電極３４〜３７に対するコンタクトホール形成領域とを非形成領域として、前記非形成領域には形成されず、各画素４について当該画素４のフォトダイオード１５よりも一回り大きい領域と、各画素４のゲート電極３５上の領域のうちの前記非形成領域を除く領域とのみに渡って、形成されている。 This embodiment differs from the first embodiment only in the region where the insulating film 56 is formed. In the present embodiment, the insulating film 56 is formed in the non-forming region, with the regions 16R, 17R, 31R, 32R, and 33R of each pixel 4 and the contact hole forming region for the gate electrodes 34 to 37 as non-forming regions. However, each pixel 4 is formed only over a region that is slightly larger than the photodiode 15 of the pixel 4 and a region on the gate electrode 35 of each pixel 4 excluding the non-formation region. ing.

本実施の形態によれば、前記第１の実施の形態に比べると、前述した図１３乃至図１５に示す比較例と同様に、ＣＭＰによる層間絶縁膜５８の平坦化の際に、ゲート電極３６，３７付近においてエッチング痕が生じ易い。しかし、本実施の形態によれば、前述した図１３乃至図１５に示す比較例とは異なり、前記第１の実施の形態と同様に、ＣＭＰによる層間絶縁膜５８の平坦化の際に、ゲート電極３５付近においてエッチング痕は生じ難い。よって、本実施の形態によれば、前記第１の実施の形態ほどではないものの、前述した比較例に比べると、配線間のショートによる不良が低減され、歩留りが向上する。 According to the present embodiment, as compared with the first embodiment, the gate electrode 36 is formed when the interlayer insulating film 58 is planarized by CMP, as in the comparative example shown in FIGS. , 37 tends to cause etching marks. However, according to the present embodiment, unlike the above-described comparative example shown in FIGS. 13 to 15, the gate is flattened when the interlayer insulating film 58 is planarized by CMP, as in the first embodiment. Etching marks are unlikely to occur in the vicinity of the electrode 35. Therefore, according to the present embodiment, although not as much as in the first embodiment, defects due to a short circuit between wirings are reduced and yield is improved as compared with the comparative example described above.

［第３の実施の形態］ [Third Embodiment]

図１８は、本発明の第３の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図４に対応している。図１９は、図１８中のＤ−Ｄ’線に沿った概略断面図であり、図６に対応している。図１８及び図１９において、図４乃至図６中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。 FIG. 18 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the third embodiment of the present invention, and corresponds to FIG. FIG. 19 is a schematic cross-sectional view taken along line D-D ′ in FIG. 18 and corresponds to FIG. 6. 18 and 19, elements that are the same as or correspond to those in FIGS. 4 to 6 are given the same reference numerals, and redundant descriptions thereof are omitted.

本実施の形態が前記第１の実施の形態と異なる所は、絶縁膜５６の形成領域が前述した図１３及び図１４に示す比較例の場合と同じにされている点と、基本的に、前記第１の実施の形態における絶縁膜５６の形成領域のうち、前記比較例における絶縁膜５６を除いた領域に、絶縁膜６０が形成されている点のみである。 This embodiment is different from the first embodiment in that the region where the insulating film 56 is formed is the same as in the comparative example shown in FIGS. The only difference is that the insulating film 60 is formed in a region excluding the insulating film 56 in the comparative example among the forming regions of the insulating film 56 in the first embodiment.

本実施の形態では、絶縁膜５６は、前記比較例と同じく、各画素４のゲート電極３４〜３７に対するコンタクトホールの形成領域を除いて、各画素４のフォトダイオード１５よりも一回り大きい領域のみにフォトダイオード１５を覆うように、形成されている。 In the present embodiment, as in the comparative example, the insulating film 56 is only a region that is slightly larger than the photodiode 15 of each pixel 4 except for the contact hole formation region for the gate electrodes 34 to 37 of each pixel 4. It is formed so as to cover the photodiode 15.

また、本実施の形態では、絶縁膜６０は、絶縁膜５６が形成された領域よりも一回り大きい領域と前記領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ（図１８では図示せず。図４参照。）と各画素４のゲート電極３４〜３７に対するコンタクトホール形成領域とが非形成領域とされて、前記非形成領域には形成されず、画素領域１０のうちの前記非形成領域以外の領域に形成されている。本実施の形態では、絶縁膜６０は、例えば、１層の窒化シリコン層で構成されている。もっとも、絶縁膜６０は、２層以上で構成してもよい。そして、図１９に示すように、絶縁膜６０の一部は、ゲート電極３５と接触してゲート電極３５の直上に位置している。図面には示していないが、同様に、絶縁膜６０の各一部は、ゲート電極３６，３７とそれぞれ接触してゲート電極３６，３７の直上にそれぞれ位置している。 In the present embodiment, the insulating film 60 is a region that is slightly larger than the region where the insulating film 56 is formed, and the regions 16R, 17R, 31R, 32R, and 33R (not shown in FIG. 18, see FIG. 4). .) And contact hole formation regions for the gate electrodes 34 to 37 of each pixel 4 are non-formation regions and are not formed in the non-formation regions, but in regions other than the non-formation regions in the pixel region 10. Is formed. In the present embodiment, the insulating film 60 is composed of, for example, one silicon nitride layer. However, the insulating film 60 may be composed of two or more layers. As shown in FIG. 19, a part of the insulating film 60 is in contact with the gate electrode 35 and is located immediately above the gate electrode 35. Although not shown in the drawing, similarly, each part of the insulating film 60 is in contact with the gate electrodes 36 and 37 and is located immediately above the gate electrodes 36 and 37, respectively.

次に、本実施の形態による固体撮像素子の製造方法の一例について、図２０乃至図２３を参照して説明する。図２０乃至図２３は、この製造方法の主要な工程を模式的に示す概略断面図であり、図１８に対応している。 Next, an example of a method for manufacturing a solid-state imaging device according to the present embodiment will be described with reference to FIGS. 20 to 23 are schematic cross-sectional views schematically showing main steps of this manufacturing method, and correspond to FIG.

まず、前述した第１の実施の形態による固体撮像素子の製造方法における図９に示す工程までの工程を行う。図９に示す状態の基板上に、各画素４のフォトダイオード１５よりも一回り大きい領域のみにフォトダイオード１５を覆うように、絶縁膜５６（下側のシリコン窒化層５６ａと上側のシリコン酸化層５６ｂとの２層膜）を形成する。これと同時に、各層５６ａ，５６ｂの形成に際して成膜されたシリコン窒化物とシリコン酸化物とによって、ゲート電極３４〜３７の側壁に、サイドウォール膜５７が形成される。図２０はこの状態を示している。 First, steps up to the step shown in FIG. 9 in the manufacturing method of the solid-state imaging device according to the first embodiment described above are performed. On the substrate in the state shown in FIG. 9, the insulating film 56 (the lower silicon nitride layer 56a and the upper silicon oxide layer is formed so as to cover the photodiode 15 only in a region slightly larger than the photodiode 15 of each pixel 4. 56b). At the same time, a side wall film 57 is formed on the side walls of the gate electrodes 34 to 37 by the silicon nitride and silicon oxide formed when the layers 56a and 56b are formed. FIG. 20 shows this state.

次いで、Ｎ^＋型のイオンを注入することによって、ＬＤＤ構造を持つソース／ドレイン領域１６，１７，３１〜３３を完成させる。その後、絶縁膜５６が形成された領域よりも一回り大きい領域と前記領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ（図１８では図示せず。図４参照。）とを非形成領域とし、画素領域１０のうちの前記非形成領域以外の領域に絶縁膜６０を形成する。図２１はこの状態を示している。なお、絶縁膜６０を形成した後に、絶縁膜５６を形成してもよい。 Next, N ⁺ -type ions are implanted to complete the source / drain regions 16, 17, 31 to 33 having the LDD structure. Thereafter, a region that is slightly larger than the region where the insulating film 56 is formed and the regions 16R, 17R, 31R, 32R, and 33R (not shown in FIG. 18, refer to FIG. 4) are defined as non-formed regions, and pixel regions are formed. An insulating film 60 is formed in a region other than the non-formed region of 10. FIG. 21 shows this state. Note that the insulating film 56 may be formed after the insulating film 60 is formed.

その後、プラズマＣＶＤ法などによって、層間絶縁膜５８を形成する。図２２はこの状態を示している。図２２に示すように、図１１の場合と同様に、ゲート電極３５付近の上の層間絶縁膜５８の突起５８ａの突出量は、小さい。図面には示していないが、同様に、他のゲート電極３６，３７付近上の層間絶縁膜５８の突起の突出量も、小さい。なお、絶縁膜６０の膜厚は自由に設定できるので、その膜厚を適宜設定することで、前記第１の実施の形態に比べて、ＣＭＰによる平坦化前の層間絶縁膜５８の平坦度を増すことができる。よって、本実施の形態によれば、層間絶縁膜５８の上面にエッチング痕が一層生じ難くなる。 Thereafter, an interlayer insulating film 58 is formed by a plasma CVD method or the like. FIG. 22 shows this state. As shown in FIG. 22, similarly to the case of FIG. 11, the protrusion amount of the protrusion 58a of the interlayer insulating film 58 near the gate electrode 35 is small. Although not shown in the drawing, similarly, the protruding amount of the protrusion of the interlayer insulating film 58 on the vicinity of the other gate electrodes 36 and 37 is also small. Since the film thickness of the insulating film 60 can be set freely, the flatness of the interlayer insulating film 58 before flattening by CMP can be set by appropriately setting the film thickness as compared with the first embodiment. Can be increased. Therefore, according to the present embodiment, etching marks are less likely to occur on the upper surface of the interlayer insulating film 58.

引き続いて、配線４１等の１層目配線層を形成する。図１９はこの状態を示している。その後、図１９に示す状態の基板上に、公知の方法で、層間絶縁膜、２層目の配線層、層間絶縁膜、３層目の配線層、平坦化層、カラーフィルタ、平坦化層及びマイクロレンズを形成する。これにより、本実施の形態による固体撮像素子が完成する。 Subsequently, a first wiring layer such as the wiring 41 is formed. FIG. 19 shows this state. Thereafter, an interlayer insulating film, a second wiring layer, an interlayer insulating film, a third wiring layer, a planarizing layer, a color filter, a planarizing layer, Form a microlens. Thereby, the solid-state imaging device according to the present embodiment is completed.

本実施の形態によれば、前記第１の実施の形態と同様に、配線間のショートによる不良が低減され、歩留りが向上する。また、絶縁膜６０を適切に設定すれば、配線間のショートによる不良を更に低減し、歩留りを更に向上させることができる。 According to the present embodiment, as in the first embodiment, defects due to a short circuit between wirings are reduced, and the yield is improved. In addition, if the insulating film 60 is set appropriately, defects due to a short circuit between wirings can be further reduced, and the yield can be further improved.

本実施の形態では、絶縁膜６０は、絶縁膜５６が形成された領域よりも一回り大きい領域と前記領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒ（図１８では図示せず。図４参照。）と各画素４のゲート電極３４〜３７に対するコンタクトホール形成領域とが非形成領域とされて、前記非形成領域には形成されず、画素領域１０のうちの前記非形成領域以外の領域に形成されている。 In the present embodiment, the insulating film 60 is a region that is slightly larger than the region where the insulating film 56 is formed, and the regions 16R, 17R, 31R, 32R, and 33R (not shown in FIG. 18, see FIG. 4). And the contact hole forming region for the gate electrodes 34 to 37 of each pixel 4 are non-formed regions, not formed in the non-formed regions, but formed in regions other than the non-formed regions in the pixel region 10. ing.

しかしながら、絶縁膜６０の形成領域は、これに限定されない。絶縁膜６０は、絶縁膜５６が形成された領域よりも一回り大きい領域と各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒとゲート電極３４〜３７に対するコンタクトホール形成領域とを非形成領域として、前記非形成領域には形成せずに、各画素４について当該画素４のトランジスタ１１〜１４のうちの少なくとも１つのトランジスタのゲート電極上の領域のうちの前記非形成領域を除く領域に形成すればよい。以下に、その一例を、第４の実施の形態として説明する。 However, the formation region of the insulating film 60 is not limited to this. The insulating film 60 is a region where a region that is slightly larger than the region where the insulating film 56 is formed, the regions 16R, 17R, 31R, 32R, and 33R of each pixel 4 and the contact hole forming regions for the gate electrodes 34 to 37 are not formed. As described above, each pixel 4 is not formed in the non-formation region, but is formed in a region other than the non-formation region in the region on the gate electrode of at least one transistor of the transistors 11 to 14 of the pixel 4. do it. Hereinafter, an example thereof will be described as a fourth embodiment.

［第４の実施の形態］ [Fourth Embodiment]

図２４は、本発明の第４の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図であり、図４に対応している。図２４において、図４中の要素と同一又は対応する要素には同一符号を付し、その重複する説明は省略する。なお、図１７中のＥ−Ｅ’線に沿った断面図は、図１９中左側半分と図１４中の右側半分とを合体させたような図となる。 FIG. 24 is a schematic plan view schematically showing 2 × 2 pixels 4 of the solid-state imaging device according to the fourth embodiment of the present invention, and corresponds to FIG. 24, elements that are the same as or correspond to elements in FIG. 4 are given the same reference numerals, and redundant descriptions thereof are omitted. Note that the cross-sectional view taken along line E-E ′ in FIG. 17 is a view in which the left half in FIG. 19 and the right half in FIG. 14 are combined.

本実施の形態が前記第３の実施の形態と異なる所は、絶縁膜６０の形成領域のみである。絶縁膜６０は、絶縁膜５６が形成された領域よりも一回り大きい領域と各画素４の領域１６Ｒ，１７Ｒ，３１Ｒ，３２Ｒ，３３Ｒとゲート電極３４〜３７に対するコンタクトホール形成領域とを非形成領域として、前記非形成領域には形成せずに、各画素４について当該画素４のトランジスタ１１〜１４のうちのトランジスタ１１のゲート電極３５上の領域のうちの前記非形成領域を除く領域にのみ形成されている。 This embodiment differs from the third embodiment only in the region where the insulating film 60 is formed. The insulating film 60 is a region where a region that is slightly larger than the region where the insulating film 56 is formed, the regions 16R, 17R, 31R, 32R, and 33R of each pixel 4 and the contact hole forming regions for the gate electrodes 34 to 37 are not formed. As described above, each pixel 4 is not formed in the non-formation region, but is formed only in a region excluding the non-formation region in the region on the gate electrode 35 of the transistor 11 of the transistors 11 to 14 of the pixel 4. Has been.

本実施の形態によれば、前記第３の実施の形態に比べると、前述した図１３乃至図１５に示す比較例と同様に、ＣＭＰによる層間絶縁膜５８の平坦化の際に、ゲート電極３６，３７付近においてエッチング痕が生じ易い。しかし、本実施の形態によれば、前述した図１３乃至図１５に示す比較例とは異なり、前記第３の実施の形態と同様に、ＣＭＰによる層間絶縁膜５８の平坦化の際に、ゲート電極３５付近においてエッチング痕は生じ難い。よって、本実施の形態によれば、前記第３の実施の形態ほどではないものの、前述した比較例に比べると、配線間のショートによる不良が低減され、歩留りが向上する。 According to the present embodiment, as compared with the third embodiment, the gate electrode 36 is formed when the interlayer insulating film 58 is planarized by CMP, as in the comparative example shown in FIGS. , 37 tends to cause etching marks. However, according to the present embodiment, unlike the above-described comparative example shown in FIGS. 13 to 15, as in the third embodiment, when the interlayer insulating film 58 is planarized by CMP, the gate Etching marks are unlikely to occur in the vicinity of the electrode 35. Therefore, according to the present embodiment, although not as much as in the third embodiment, defects due to a short circuit between wirings are reduced and the yield is improved as compared with the comparative example described above.

以上、本発明の各実施の形態及びその変形例について説明したが、本発明はこれらに限定されるものではない。 As mentioned above, although each embodiment of this invention and its modification were demonstrated, this invention is not limited to these.

本発明の第１の実施の形態による固体撮像素子を示す概略構成図である。1 is a schematic configuration diagram illustrating a solid-state imaging device according to a first embodiment of the present invention. 図１中の画素を示す回路図である。It is a circuit diagram which shows the pixel in FIG. 図１中の２×２個の画素を配線と共に模式的に示す概略平面図である。FIG. 2 is a schematic plan view schematically showing 2 × 2 pixels in FIG. 1 together with wiring. 図１中の２×２個の画素を絶縁膜と共に模式的に示す概略平面図である。FIG. 2 is a schematic plan view schematically showing 2 × 2 pixels in FIG. 1 together with an insulating film. 図４中の１つの画素を模式的に示す概略拡大平面図である。FIG. 5 is a schematic enlarged plan view schematically showing one pixel in FIG. 4. 図３乃至図５中のＡ−Ａ’線に沿った概略断面図である。FIG. 6 is a schematic cross-sectional view taken along line A-A ′ in FIGS. 3 to 5. 絶縁膜の非形成領域の変形例を示す概略拡大平面図である。It is a general | schematic enlarged plan view which shows the modification of the non-formation area | region of an insulating film. 本発明の第１の実施の形態による固体撮像素子の製造方法の主要な工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the main processes of the manufacturing method of the solid-state image sensor by the 1st Embodiment of this invention. 図８に引き続く工程を模式的に示す概略断面図である。FIG. 9 is a schematic cross-sectional view schematically showing a process subsequent to FIG. 8. 図９に引き続く工程を模式的に示す概略断面図である。FIG. 10 is a schematic cross-sectional view schematically showing a step subsequent to FIG. 9. 図１０に引き続く工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows the process following FIG. 10 typically. 図１１に引き続く工程を模式的に示す概略断面図である。FIG. 12 is a schematic cross-sectional view schematically showing a process subsequent to FIG. 11. 比較例による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by a comparative example. 図１３中のＢ−Ｂ’線に沿った概略断面図である。FIG. 14 is a schematic sectional view taken along line B-B ′ in FIG. 13. 図１３及び図１４に示す比較例による固体撮像素子の所定の製造工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the predetermined manufacturing process of the solid-state image sensor by the comparative example shown in FIG.13 and FIG.14. 層間絶縁膜をＣＰＭにより平坦化する前及び後の様子を、模式的に示す図である。It is a figure which shows typically the mode before and after planarizing an interlayer insulation film by CPM. 本発明の第２の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 2nd Embodiment of this invention. 本発明の第３の実施の形態による固体撮像素子の２×２個の画素を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixels of the solid-state image sensor by the 3rd Embodiment of this invention. 図１８中のＤ−Ｄ’線に沿った概略断面図である。FIG. 19 is a schematic cross-sectional view along the line D-D ′ in FIG. 18. 本発明の第２の実施の形態による固体撮像素子の製造方法の主要な工程を模式的に示す概略断面図である。It is a schematic sectional drawing which shows typically the main processes of the manufacturing method of the solid-state image sensor by the 2nd Embodiment of this invention. 図２０に引き続く工程を模式的に示す概略断面図である。FIG. 21 is a schematic cross-sectional view schematically showing a step subsequent to FIG. 20. 図２１に引き続く工程を模式的に示す概略断面図である。FIG. 22 is a schematic cross-sectional view schematically showing a step subsequent to FIG. 21. 図２２に引き続く工程を模式的に示す概略断面図である。FIG. 23 is a schematic cross-sectional view schematically showing a step subsequent to FIG. 22. 本発明の第４の実施の形態による固体撮像素子の２×２個の画素４を模式的に示す概略平面図である。It is a schematic plan view which shows typically 2 * 2 pixel 4 of the solid-state image sensor by the 4th Embodiment of this invention.

符号の説明Explanation of symbols

１固体撮像素子
４画素
１１〜１４トランジスタ
１５フォトダイオード
１６，１７，３１〜３３拡散領域（ソース／ドレイン領域）
５６，６０絶縁膜
３４〜３７ゲート電極 DESCRIPTION OF SYMBOLS 1 Solid-state image sensor 4 Pixel 11-14 Transistor 15 Photodiode 16, 17, 31-33 Diffusion area | region (source / drain area | region)
56, 60 Insulating film 34-37 Gate electrode

Claims

各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素と、
前記光電変換部上の領域から連続して前記少なくとも１つのゲート電極上の領域まで配置され、一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように形成された、１層以上からなる絶縁膜と、
を備えたことを特徴とする固体撮像素子。 A plurality of pixels each having a photoelectric conversion portion and a plurality of transistors each having a gate electrode;
The region is continuously arranged from the region on the photoelectric conversion portion to the region on the at least one gate electrode, and a part thereof is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode. An insulating film composed of one or more layers,
A solid-state imaging device comprising:

前記絶縁膜は、前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域と前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域とが非形成領域とされて、前記非形成領域には形成されず、前記光電変換部上の領域と前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域とに渡って形成された、
ことを特徴とする請求項１記載の固体撮像素子。 The insulating film is larger than the source / drain region over the entire circumference or a part of each source / drain region of each transistor of each pixel, and a region having the same size as the source / drain region. The contact hole formation region for the gate electrode of each transistor is a non-formation region, and is not formed in the non-formation region. Of the region on the photoelectric conversion portion and the region on the at least one gate electrode Formed over a region excluding the non-forming region,
The solid-state imaging device according to claim 1.

前記絶縁膜は、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に形成されたことを特徴とする請求項２記載の固体撮像素子。 The solid-state imaging device according to claim 2, wherein the insulating film is formed in a region other than the non-formation region in a region where the plurality of pixels are arranged.

前記絶縁膜が反射防止膜であることを特徴とする請求項１乃至３のいずれかに記載の固体撮像素子。 The solid-state imaging device according to claim 1, wherein the insulating film is an antireflection film.

各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素と、
前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域を除いて、前記各画素について当該画素の前記光電変換部よりも一回り大きい領域に前記光電変換部を覆うように形成された、１層以上からなる第１の絶縁膜と、
前記第１の絶縁膜が形成された領域を除く領域において、一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように形成された、１層以上からなる第２の絶縁膜と、
を備えたことを特徴とする固体撮像素子。 A plurality of pixels each having a photoelectric conversion portion and a plurality of transistors each having a gate electrode;
Except for the contact hole formation region for the gate electrode of each transistor of each pixel, the photoelectric conversion unit is formed so as to cover the photoelectric conversion unit in a region that is slightly larger than the photoelectric conversion unit of the pixel for each pixel. A first insulating film composed of one or more layers;
In a region excluding the region where the first insulating film is formed, it is composed of one or more layers formed so that a part thereof is in contact with the at least one gate electrode and is located immediately above the at least one gate electrode A second insulating film;
A solid-state imaging device comprising:

前記第２の絶縁膜は、前記第１の絶縁膜が形成された領域よりも一回り大きい領域と前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域と前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域とが非形成領域とされて、前記非形成領域には形成されず、前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域に形成された、
ことを特徴とする請求項５記載の固体撮像素子。 The second insulating film includes a region that is slightly larger than a region where the first insulating film is formed, and the source / drain region of the source / drain region of each transistor of each pixel. / A region that is slightly larger than or equal to the drain region and a contact hole formation region for the gate electrode of each transistor of each pixel are formed as non-formation regions, and are formed in the non-formation regions. First, formed in a region excluding the non-forming region in the region on the at least one gate electrode,
The solid-state imaging device according to claim 5.

前記第２の絶縁膜は、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に形成されたことを特徴とする請求項６記載の固体撮像素子。 The solid-state imaging device according to claim 6, wherein the second insulating film is formed in a region other than the non-formation region in a region where the plurality of pixels are arranged.

前記第１の絶縁膜が反射防止膜であることを特徴とする請求項５乃至７のいずれかに記載の固体撮像素子。 The solid-state imaging device according to claim 5, wherein the first insulating film is an antireflection film.

各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素を、備えた固体撮像素子の製造方法であって、
前記各画素の前記光電変換部及び前記ゲート電極が形成された基板を用意する段階と、
前記基板上に１層以上からなる絶縁膜を形成する絶縁膜形成段階であって、前記絶縁膜が前記光電変換部上の領域から連続して前記少なくとも１つのゲート電極上の領域まで配置され、前記絶縁膜一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように、前記絶縁膜を形成する、絶縁膜形成段階と、
前記絶縁膜形成段階の後に、前記基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を研磨して平坦化する段階と、
前記平坦化する段階の後に、前記層間絶縁膜上に配線層を形成する段階と、
を備えたことを特徴とする固体撮像素子の製造方法。 A method for producing a solid-state imaging device comprising a plurality of pixels each having a photoelectric conversion unit and a plurality of transistors each having a gate electrode,
Preparing a substrate on which the photoelectric conversion part and the gate electrode of each pixel are formed;
An insulating film forming step of forming an insulating film consisting of one or more layers on the substrate, wherein the insulating film is continuously arranged from a region on the photoelectric conversion portion to a region on the at least one gate electrode; Forming an insulating film so that a portion of the insulating film is in contact with the at least one gate electrode and positioned immediately above the at least one gate electrode; and
After the insulating film forming step, forming an interlayer insulating film on the substrate;
Polishing and planarizing the interlayer insulating film;
Forming a wiring layer on the interlayer insulating film after the planarizing step;
A method for manufacturing a solid-state imaging device.

前記絶縁膜形成段階において、前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域を非形成領域として、前記非形成領域には前記絶縁膜を形成せずに、前記光電変換部上の領域と前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域とに渡って前記絶縁膜を形成する、ことを特徴とする請求項９記載の固体撮像素子の製造方法。 In the insulating film forming step, a region that is one size larger than or equal to the source / drain region is not formed over the entire circumference or a part of each source / drain region of each transistor of each pixel. As the region, the insulating film is not formed in the non-formation region, and the region over the photoelectric conversion portion and the region other than the non-formation region in the region over the at least one gate electrode The method for manufacturing a solid-state imaging device according to claim 9, wherein an insulating film is formed.

前記絶縁膜形成段階において、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に、前記絶縁膜を形成することを特徴とする請求項１０記載の固体撮像素子の製造方法。 11. The method of manufacturing a solid-state imaging device according to claim 10, wherein, in the insulating film forming step, the insulating film is formed in a region other than the non-formed region among regions where the plurality of pixels are arranged. .

前記絶縁膜形成段階において形成される前記絶縁膜が反射防止膜であることを特徴とする請求項９乃至１１のいずれかに記載の固体撮像素子の製造方法。 12. The method for manufacturing a solid-state imaging element according to claim 9, wherein the insulating film formed in the insulating film forming step is an antireflection film.

各々が光電変換部とゲート電極を有する複数のトランジスタとを有する複数の画素を、備えた固体撮像素子の製造方法であって、
前記各画素の前記光電変換部及び前記ゲート電極が形成された基板を用意する段階と、
１層以上からなる第１の絶縁膜を、前記基板上に、前記各画素の前記各トランジスタのゲート電極に対するコンタクトホールの形成領域を除いて、前記各画素について当該画素の光電変換部よりも一回り大きい領域に前記光電変換部を覆うように、形成する第１の絶縁膜形成段階と、
前記第１の絶縁膜形成段階の前又は後に、前記基板上に１層以上からなる第２の絶縁膜を形成する第２の絶縁膜形成段階であって、前記第１の絶縁膜が形成される領域を除く領域において、前記第２の絶縁膜の一部が前記少なくとも１つのゲート電極と接して前記少なくとも１つのゲート電極の直上に位置するように、前記第２の絶縁膜を形成する、第２の絶縁膜形成段階と、
前記第１及び第２の絶縁膜形成段階の後に、前記基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜を研磨して平坦化する段階と、
前記平坦化する段階の後に、前記層間絶縁膜上に配線層を形成する段階と、
を備えたことを特徴とする固体撮像素子の製造方法。 A method for producing a solid-state imaging device comprising a plurality of pixels each having a photoelectric conversion unit and a plurality of transistors each having a gate electrode,
Preparing a substrate on which the photoelectric conversion part and the gate electrode of each pixel are formed;
A first insulating film composed of one or more layers is formed on the substrate, except for a contact hole formation region for the gate electrode of each transistor of each pixel, more than the photoelectric conversion portion of the pixel for each pixel. A first insulating film forming step to cover the photoelectric conversion portion in a larger area;
Before or after the first insulating film forming step, a second insulating film forming step of forming a second insulating film consisting of one or more layers on the substrate, wherein the first insulating film is formed. Forming the second insulating film so that a part of the second insulating film is in contact with the at least one gate electrode and located immediately above the at least one gate electrode in a region excluding the region to be A second insulating film formation stage;
Forming an interlayer insulating film on the substrate after the first and second insulating film forming steps;
Polishing and planarizing the interlayer insulating film;
Forming a wiring layer on the interlayer insulating film after the planarizing step;
A method for manufacturing a solid-state imaging device.

前記絶縁膜形成段階において、前記第１の絶縁膜が形成される領域よりも一回り大きい領域と前記各画素の前記各トランジスタの各ソース／ドレイン領域の全周又はその一部に渡り当該ソース／ドレイン領域よりも一回り大きいかあるいはそれと同じ大きさの領域とを非形成領域として、前記非形成領域には前記第２の絶縁膜を形成せずに、前記少なくとも１つのゲート電極上の領域のうちの前記非形成領域を除く領域に前記第２の絶縁膜を形成する、ことを特徴とする請求項１３記載の固体撮像素子の製造方法。 In the insulating film formation step, the source / drain region that is slightly larger than the region where the first insulating film is formed and the entire circumference or a part of each source / drain region of each transistor of each pixel. A region that is slightly larger than or the same size as the drain region is defined as a non-formed region, and the second insulating film is not formed in the non-formed region, and the region on the at least one gate electrode is not formed. The method for manufacturing a solid-state imaging device according to claim 13, wherein the second insulating film is formed in a region excluding the non-formation region.

前記第２の絶縁膜形成段階において、前記複数の画素が配置される領域のうちの前記非形成領域以外の領域に、前記第２の絶縁膜を形成することを特徴とする請求項１４記載の固体撮像素子の製造方法。 15. The second insulating film is formed in a region other than the non-formed region among the regions where the plurality of pixels are arranged in the second insulating film forming step. Manufacturing method of solid-state image sensor.

前記第１の絶縁膜が反射防止膜であることを特徴とする請求項１３乃至１５のいずれかに記載の固体撮像素子の製造方法。 16. The method for manufacturing a solid-state imaging device according to claim 13, wherein the first insulating film is an antireflection film.