JP2010050154A - Multilayer wiring board, and electronic apparatus using the same - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a multilayer wiring board which is applicable to a semiconductor chip mounting substrate, a mother board, a probe card substrate or the like, and can be made low in the coefficient of thermal expansion appropriately without increasing the weight and thickness. <P>SOLUTION: The multilayer wiring board has a conductor layer 11 containing a magnetic material and an insulating resin layer 12 formed on at least one surface of the conductor layer 11 and containing conductive particles. The insulating resin layer 12 is made smaller in specific gravity than a metal material, so a core substrate is made light in weight, and then the multilayer wiring board is made light in weight. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体チップ実装基板、マザーボード、プローブカード用基板などに適用され得る多層配線基板及びそれを用いた電子装置に関する。   The present invention relates to a multilayer wiring board that can be applied to a semiconductor chip mounting board, a mother board, a probe card board, and the like, and an electronic device using the same.

近年、電子機器に対する高性能化および小型化などの要求に伴い、電子機器に組み込まれる電子部品の高密度実装化が急速に進んでいる。そのような高密度実装化に対応するために、半導体チップについては、ベアチップの状態で配線基板に面実装される即ちフリップチップ実装される場合が増えてきている。   In recent years, along with demands for high performance and miniaturization of electronic devices, high-density mounting of electronic components incorporated in electronic devices is rapidly progressing. In order to cope with such high-density mounting, semiconductor chips are increasingly surface-mounted on a wiring board in a bare chip state, that is, flip-chip mounted.

フリップチップ実装するための配線基板については、半導体チップの多ピン化に伴って、配線の高密度化を達成するうえで好適な多層配線基板が採用される傾向にある。このような半導体チップおよび多層配線基板による実装構造を有する半導体パッケージは、所定の電子回路の一部を構成すべく、更にマザーボードに実装される。マザーボードについても、配線の高密度化を達成するうえで好適な多層配線基板が採用される場合がある。   As a wiring board for flip-chip mounting, with the increase in the number of pins of a semiconductor chip, a multilayer wiring board suitable for achieving higher wiring density tends to be employed. A semiconductor package having a mounting structure of such a semiconductor chip and a multilayer wiring board is further mounted on a motherboard so as to constitute a part of a predetermined electronic circuit. As for the mother board, a multilayer wiring board suitable for achieving higher wiring density may be employed.

また、複数の半導体素子が造り込まれた半導体ウエハや単一の半導体チップを検査する際に当該ウエハやチップが搭載されるプローブカードの基板においても、素子やチップの多ピン化に応じて多層配線基板が採用されている。   In addition, when inspecting a semiconductor wafer in which a plurality of semiconductor elements are built or a single semiconductor chip, a probe card substrate on which the wafer or chip is mounted also has multiple layers according to the increase in the number of pins of the elements and chips. A wiring board is used.

フリップチップ実装においては、配線基板と半導体チップの間に熱膨張率の差が存在する。シリコンを用いた一般的な半導体チップにおける面内方向の熱膨張率は約３．５ｐｐｍ／℃であるのに対し、コア基板にガラスエポキシ基板を用いた一般的な配線基板における面内方向の熱膨張率は１２〜２０ｐｐｍ／℃であり、両者の熱膨張率の差は比較的大きい。そのため、環境温度の変化により、或は、環境温度の変化を経ることにより、配線基板と半導体チップの間における電気的接続部には応力が発生しやすくなる。電気的接続部にて所定以上の応力が発生すると、電気的接続部における半導体チップのバンプと配線基板の電極パッドとの界面においてクラックや剥がれが生じやすくなる。   In flip chip mounting, there is a difference in thermal expansion coefficient between the wiring board and the semiconductor chip. The thermal expansion coefficient in the in-plane direction of a general semiconductor chip using silicon is about 3.5 ppm / ° C., whereas the heat in the in-plane direction of a general wiring board using a glass epoxy substrate as a core substrate is used. The expansion coefficient is 12 to 20 ppm / ° C., and the difference between the two coefficients of thermal expansion is relatively large. For this reason, stress is likely to occur in the electrical connection portion between the wiring board and the semiconductor chip due to a change in the environmental temperature or a change in the environmental temperature. When a predetermined stress or more is generated in the electrical connection portion, cracks and peeling are likely to occur at the interface between the bumps of the semiconductor chip and the electrode pads of the wiring board in the electrical connection portion.

とりわけ近年では、半導体チップの高速化を図るために、従来の材料よりも機械的な物性の劣るｌｏｗ−ｋ材料が採用されるようになっている。また、環境への配慮から鉛フリーはんだが採用され、リフロー温度が高温化したことで、この問題が以前よりも顕在化してきている。フリップチップ実装において半導体チップと配線基板の間に充填されるアンダーフィル剤は、電気的接続部に発生するこのような応力を緩和する機能を有している。この応力緩和機能により、電気的接続部におけるクラックや剥がれが抑制され、フリップチップ実装における接続信頼性の確保が図られている。   Particularly in recent years, in order to increase the speed of semiconductor chips, low-k materials having inferior mechanical properties as compared with conventional materials have been adopted. In addition, this problem has become more apparent than ever because lead-free solder has been adopted for environmental considerations and the reflow temperature has increased. The underfill agent filled between the semiconductor chip and the wiring board in flip chip mounting has a function of relieving such stress generated in the electrical connection portion. This stress relaxation function suppresses cracking and peeling at the electrical connection portion, and ensures connection reliability in flip chip mounting.

しかしながら、大型の半導体チップを配線基板に実装する場合には、アンダーフィル剤の応力緩和機能のみでは、充分な接続信頼性を確保できない場合が多い。これは、半導体チップおよび配線基板の熱膨張率の差に起因する両者の熱膨張差の絶対量が、チップが大型であるほど大きくなり、電気的接続部にて発生する応力が大きくなるからである。このような不具合は、半導体ウエハや比較的大型の半導体チップの機能を検査する際、これらをプローブカードに搭載した状態においても生じ得る。   However, when a large semiconductor chip is mounted on a wiring board, sufficient connection reliability cannot often be ensured only with the stress relaxation function of the underfill agent. This is because the absolute amount of the thermal expansion difference between the semiconductor chip and the wiring board due to the difference in thermal expansion coefficient between the semiconductor chip and the wiring board increases as the chip size increases, and the stress generated at the electrical connection increases. is there. Such inconvenience may occur even when the function of a semiconductor wafer or a relatively large semiconductor chip is inspected and mounted on a probe card.

配線基板および半導体チップの熱膨張率の差に起因する上述の不具合を解消ないし軽減するための手法の一つとして、熱膨張率の小さな配線基板を採用することが考えられる。熱膨張率の小さな配線基板としては、低熱膨張率の金属をコア基板として採用する配線基板が知られている。例えば、熱膨張率が１〜３ｐｐｍ／℃であるインバーを用いたＣＩＣ（銅／インバー／銅クラッド材）をコア基板として採用し、コア基板と電源層或いはグランド層を兼ねるようにした多層配線基板が提案されている。   As one method for solving or alleviating the above-described problems caused by the difference in thermal expansion coefficient between the wiring board and the semiconductor chip, it is conceivable to employ a wiring board having a small thermal expansion coefficient. As a wiring board having a small coefficient of thermal expansion, a wiring board that employs a metal having a low coefficient of thermal expansion as a core substrate is known. For example, a CIC (copper / invar / copper clad material) using invar having a coefficient of thermal expansion of 1 to 3 ppm / ° C. is adopted as a core substrate, and the multilayer substrate is used as a core substrate and a power supply layer or ground layer. Has been proposed.

その他の例としては、カーボンファイバ材に樹脂材料を含浸させたカーボンファイバ強化樹脂をコア基板に使用して低熱膨張率化を図った多層配線基板が知られている。
特開平０８−３１６３７７号公報 特開２０００−１３８４５３号公報 特開２００３−２７３４８２号公報 特開２００４−８７８５６号公報 特開２００４−１１９６９１号公報 Ryan D. McBride et al. "Modeling and Simulation of 12.5 Gb/s on a HyperBGAR Package", 2003 IEEE/CPMT/SEMIR Int'l Electronics Manufacturing Technology Symposium, pp.143-147, July 2003 As another example, a multilayer wiring board is known in which a carbon fiber reinforced resin obtained by impregnating a carbon fiber material with a resin material is used for a core substrate to achieve a low thermal expansion coefficient.
Japanese Patent Laid-Open No. 08-316377 JP 2000-138453 A JP 2003-273482 A Japanese Patent Laid-Open No. 2004-87856 Japanese Patent Application Laid-Open No. 2004-119691 Ryan D. McBride et al. "Modeling and Simulation of 12.5 Gb / s on a HyperBGAR Package", 2003 IEEE / CPMT / SEMIR Int'l Electronics Manufacturing Technology Symposium, pp.143-147, July 2003

上述の通り、ＣＩＣをコア基板に用いた場合、所要部位に電気的に接続することにより、コア基板と電源層或いはグランド層を兼ねることができる。しかしながら、ＣＩＣは材料自体の比重が大きいため、得られる配線基板の重量が大きくなり、回路基板の搬送やハンドリング等が困難となるという問題点があった。   As described above, when the CIC is used for the core substrate, the core substrate can be used as a power supply layer or a ground layer by being electrically connected to a required portion. However, since CIC has a large specific gravity of the material itself, there is a problem that the weight of the obtained wiring board is increased, and it becomes difficult to carry and handle the circuit board.

これに対して、上述のカーボンファイバ強化樹脂をコア基板に用いた場合は、カーボンファイバ材の比重が小さいため、配線基板の重量の増大を抑えることができる。しかしながら、カーボンファイバ強化樹脂は樹脂材料であるため、ＣＩＣのようにコア基板と電源層或いはグランド層を兼ねることはできず、別途、配線層が必要となる。その結果、層数が増えて配線基板の厚さが大きくなるだけでなく、配線基板の製造工程数が増加して製造コストが上昇するという問題点が生じた。   On the other hand, when the above-described carbon fiber reinforced resin is used for the core substrate, since the specific gravity of the carbon fiber material is small, an increase in the weight of the wiring substrate can be suppressed. However, since the carbon fiber reinforced resin is a resin material, it cannot serve as a core substrate and a power supply layer or a ground layer like a CIC, and a separate wiring layer is required. As a result, not only the number of layers is increased and the thickness of the wiring board is increased, but also the number of manufacturing processes of the wiring board is increased and the manufacturing cost is increased.

本発明は、このような事情のもとで考え出されたものであって、重量や厚さを増やすことなく、適切に低熱膨張率化を図ることのできる多層配線基板を提供することを目的とする。   The present invention has been conceived under such circumstances, and it is an object of the present invention to provide a multilayer wiring board capable of appropriately reducing the thermal expansion coefficient without increasing the weight and thickness. And

発明の一観点によれば、磁性材料を含む導体層と、前記導体層の少なくとも一方の表面に形成され、導電粒子を含む絶縁樹脂層とを有する多層配線基板が提供される。   According to one aspect of the invention, there is provided a multilayer wiring board having a conductive layer containing a magnetic material and an insulating resin layer formed on at least one surface of the conductive layer and containing conductive particles.

開示の多層配線基板は、例えば磁性材料であるインバーに絶縁樹脂を被覆した材料をコア基板とした場合、ＣＩＣのような、インバーに銅を被覆した材料を使用する場合に比べてコア基板を軽量化することができ、ひいては配線基板を軽量化することができる。   In the disclosed multilayer wiring board, for example, when the core substrate is made of a material in which invar, which is a magnetic material, is coated with an insulating resin, the core substrate is lighter than when a material in which copper is coated on invar, such as CIC, is used. Thus, the wiring board can be reduced in weight.

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。
（第一の実施形態）
図１（ａ）は、本発明に係る多層配線基板が用いられた、フリップチップ・ボール・グリッド・アレイ（ＦＣ−ＢＧＡ）と呼ばれる電子装置の一実施例の断面図を示している。ここでは、多層配線基板を構成する配線パターンや層間絶縁膜などの詳細構造は省略してある。 Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.
(First embodiment)
FIG. 1A shows a cross-sectional view of an embodiment of an electronic device called a flip chip ball grid array (FC-BGA) using a multilayer wiring board according to the present invention. Here, detailed structures such as wiring patterns and interlayer insulating films constituting the multilayer wiring board are omitted.

半導体チップ１は、多層配線基板３に備えられている半導体チップ用電極５２上でバンプ２を介してフリップチップ実装されており、半導体チップ１と多層配線基板３の間隙はアンダーフィル剤４で充填されている。バンプ２は、例えば半田、金、導電ペーストを用いることができる。そして、半導体チップ1の周囲には、多層配線基板３に備えられているキャパシタ用電極５３上でキャパシタ６ａが複数個実装されている。   The semiconductor chip 1 is flip-chip mounted on the semiconductor chip electrodes 52 provided on the multilayer wiring board 3 via the bumps 2, and the gap between the semiconductor chip 1 and the multilayer wiring board 3 is filled with the underfill agent 4. Has been. For example, solder, gold, or conductive paste can be used for the bump 2. A plurality of capacitors 6 a are mounted on the periphery of the semiconductor chip 1 on the capacitor electrodes 53 provided on the multilayer wiring board 3.

また、多層配線基板３の、半導体チップ１が実装された面と反対の面では、複数の外部接続端子５が半田などの接合材を介してランド電極５５に接続されている。そして、多層配線基板３の中央部では、複数のキャパシタ６ｂが半田などの接合材を介してキャパシタ用電極５６に接続されている。外部接続端子５は、例えば半田ボールや半田バンプが用いられる。   A plurality of external connection terminals 5 are connected to the land electrode 55 via a bonding material such as solder on the surface of the multilayer wiring board 3 opposite to the surface on which the semiconductor chip 1 is mounted. In the central portion of the multilayer wiring board 3, a plurality of capacitors 6b are connected to the capacitor electrode 56 through a bonding material such as solder. For example, solder balls or solder bumps are used for the external connection terminals 5.

上記電子装置に採用されている多層配線基板３の半導体チップ搭載面の平面図を図１（ｂ）、外部接続端子面の平面図を図１（ｃ）にそれぞれ示す。ここでも、配線パターンやビアホール、ソルダレジストなどは省略してある。   FIG. 1B shows a plan view of the semiconductor chip mounting surface of the multilayer wiring board 3 employed in the electronic device, and FIG. 1C shows a plan view of the external connection terminal surface. Also here, wiring patterns, via holes, solder resists, etc. are omitted.

半導体チップ搭載面には、多層配線基板３の中央部に半導体チップ１が搭載される半導体チップ実装領域５１を有しており、その領域内では、フリップチップ接続用の電極パッド５２がマトリックス状に配置されている。半導体チップ実装領域５１の周囲には、複数のキャパシタ６ａが搭載されるキャパシタ用電極５３が備えられており、各々のキャパシタ６ａは、半田などの接合材を介してキャパシタ実装領域５４のごとく２対のキャパシタ用電極に接続される。   The semiconductor chip mounting surface has a semiconductor chip mounting area 51 in which the semiconductor chip 1 is mounted at the center of the multilayer wiring board 3, and in this area, flip-chip connection electrode pads 52 are arranged in a matrix. Has been placed. A capacitor electrode 53 on which a plurality of capacitors 6a are mounted is provided around the semiconductor chip mounting region 51, and each capacitor 6a has two pairs like a capacitor mounting region 54 via a bonding material such as solder. To the capacitor electrode.

外部接続端子面では、外部接続端子５が接続されるランド電極５５が規則的に配置されており、多層配線基板３の中央部には、複数のキャパシタ６ｂを搭載するためのキャパシタ用電極５６を有している。そして、各々のキャパシタ６ｂは、半田などの接合材を介してキャパシタ実装領域５７のごとく２対のキャパシタ用電極５６に接続される。   On the external connection terminal surface, land electrodes 55 to which the external connection terminals 5 are connected are regularly arranged, and a capacitor electrode 56 for mounting a plurality of capacitors 6 b is provided at the center of the multilayer wiring board 3. Have. Each capacitor 6b is connected to two pairs of capacitor electrodes 56 like a capacitor mounting region 57 via a bonding material such as solder.

上述の実施例ではキャパシタ６ａ，６ｂが搭載された電子装置について示したが、電子装置の変形例として、図２（ａ）に示すように、半導体チップと多層配線基板との接続にワイヤボンディング法が採用された電子装置を用いることができる。また、キャパシタ６ａ、６ｂに代えて、インダクタや抵抗など、キャパシタ以外の電子部品が搭載されている電子装置を用いることもできる。さらに、図２（ｂ）に示すように、半導体チップのみ搭載され、前記電子部品が全く搭載されていない電子装置も一実施例として挙げることができる。   In the above-described embodiment, the electronic device on which the capacitors 6a and 6b are mounted is shown. However, as a modification of the electronic device, as shown in FIG. 2A, a wire bonding method is used to connect the semiconductor chip and the multilayer wiring board. Can be used. Further, instead of the capacitors 6a and 6b, an electronic device on which electronic components other than the capacitors such as inductors and resistors are mounted can be used. Further, as shown in FIG. 2B, an electronic device in which only a semiconductor chip is mounted and the electronic component is not mounted can be given as an example.

本発明の第一の実施形態に係る多層配線基板の部分断面図を図３に示す。多層配線基板は、コア基板１０およびコア基板１０の両面に積層形成されたコア上配線部２０を有するベース基板１００と、当該ベース基板１００の両面に積層形成されたビルドアップ部３０とを備えている。ベース基板１００には、その厚み方向に延びるスルーホール電極４０が形成されている。   FIG. 3 shows a partial cross-sectional view of the multilayer wiring board according to the first embodiment of the present invention. The multilayer wiring board includes a base substrate 100 having a core substrate 10 and an on-core wiring portion 20 formed on both surfaces of the core substrate 10 and a build-up portion 30 formed on both surfaces of the base substrate 100. Yes. A through-hole electrode 40 extending in the thickness direction is formed on the base substrate 100.

コア基板１０は、磁性材料の板材から加工されたものであり、磁性材料を含む導体層１１と、導体層１１の両面を被覆している絶縁樹脂層１２と、絶縁樹脂部１３とを含むものである。   The core substrate 10 is processed from a magnetic material plate, and includes a conductor layer 11 containing a magnetic material, an insulating resin layer 12 covering both surfaces of the conductor layer 11, and an insulating resin portion 13. .

導体層１１は、インバーや４２アロイに代表される鉄とニッケルを含む合金、スーパーインバーに代表される鉄とニッケルとコバルトを含む合金、ステンレスインバーに代表される鉄とコバルトとクロムを含む合金など、シリコンチップと同程度の低い熱膨張率を持つものが広く利用可能である。   The conductor layer 11 is an alloy containing iron and nickel typified by Invar or 42 alloy, an alloy containing iron, nickel and cobalt typified by Super Invar, an alloy containing iron, cobalt and chrome typified by stainless steel Invar, etc. Those having a low coefficient of thermal expansion similar to that of silicon chips are widely available.

絶縁樹脂層１２は、導電粒子をバインダ樹脂に含ませて得られる材料層である。導電粒子は、例えば鉄、コバルト、ニッケル、クロムのうちの少なくとも一つを含む材料を用いることができる。バインダ樹脂は、例えばエポキシ樹脂、ポリイミド樹脂、オレフィン系樹脂、フッ素系樹脂を用いることができる。絶縁樹脂層１２は金属材料よりも比重を小さくすることが可能であるため、例えば磁性材料であるインバーに絶縁樹脂層１２を被覆した材料をコア基板１０とした場合、ＣＩＣのような、インバーに銅を被覆した材料を使用する場合に比べてコア基板１０を軽量化することができ、ひいては多層配線基板を軽量化することができる。   The insulating resin layer 12 is a material layer obtained by including conductive particles in a binder resin. For the conductive particles, for example, a material containing at least one of iron, cobalt, nickel, and chromium can be used. For example, an epoxy resin, a polyimide resin, an olefin resin, or a fluorine resin can be used as the binder resin. Since the specific gravity of the insulating resin layer 12 can be made smaller than that of a metal material, for example, when a material in which the insulating resin layer 12 is coated on an invar that is a magnetic material is used as the core substrate 10, an invar such as CIC is used. The core substrate 10 can be reduced in weight compared to the case where a material coated with copper is used, and thus the multilayer wiring substrate can be reduced in weight.

また、コア基板１０に導体層１１が用いられていることから、電源層或いはグランド層を兼ねることができる。そのため、新たに配線層を増やす必要がなく、多層配線基板の厚さの増大を抑えることができる。   Further, since the conductor layer 11 is used for the core substrate 10, it can also serve as a power supply layer or a ground layer. Therefore, it is not necessary to newly increase the wiring layer, and an increase in the thickness of the multilayer wiring board can be suppressed.

磁性材料を含む導体層１１を絶縁樹脂層１２で被覆するその他の利点として、多層配線基板の熱膨張率の増大を抑えながら、導体層１１から発生する電磁ノイズを遮蔽できる点を挙げることができる。   Another advantage of covering the conductor layer 11 containing the magnetic material with the insulating resin layer 12 is that electromagnetic noise generated from the conductor layer 11 can be shielded while suppressing an increase in the coefficient of thermal expansion of the multilayer wiring board. .

磁性材料を多層配線基板のコア基板１０に使用し、電源層或いはグランド層を兼ねるようにした際に、導体層１１から電磁ノイズが発生し、他の配線層に干渉して信号の劣化や誤動作を引き起こすことがある。ＣＩＣをコア基板１０に用いた多層配線基板では、インバー層の両面が非磁性体の金属、即ち銅で被覆されていることから、インバー層から発生する電磁ノイズを減衰させることが構造上可能である。ただし、銅の熱膨張率が約１７ｐｐｍ／℃とインバーに比べて大きいため、熱膨張率の低い磁性材料を用いているにも関わらず、基板の低熱膨張率化の効果が小さくなるという問題がある。   When a magnetic material is used for the core substrate 10 of the multilayer wiring board and serves also as a power supply layer or a ground layer, electromagnetic noise is generated from the conductor layer 11 and interferes with other wiring layers to cause signal deterioration or malfunction. May cause. In the multilayer wiring board using CIC as the core substrate 10, since both sides of the invar layer are covered with a non-magnetic metal, that is, copper, it is structurally possible to attenuate electromagnetic noise generated from the invar layer. is there. However, since the coefficient of thermal expansion of copper is about 17 ppm / ° C., which is larger than that of Invar, there is a problem that the effect of lowering the coefficient of thermal expansion of the substrate becomes small despite using a magnetic material having a low coefficient of thermal expansion. is there.

そこで、銅の代わりに絶縁樹脂層１２で導体層１１を被覆すると、絶縁樹脂層１２中に含まれる導電粒子の含有率を変化させるなどの手段により、絶縁樹脂層１２の熱膨張率を銅よりも下げることができる。   Therefore, when the conductor layer 11 is covered with the insulating resin layer 12 instead of copper, the coefficient of thermal expansion of the insulating resin layer 12 is made higher than that of copper by means such as changing the content of the conductive particles contained in the insulating resin layer 12. Can also be lowered.

絶縁樹脂層１２の薄型化を図る際には、導電粒子の表面を絶縁樹脂で被覆した複合フィラーがより好ましい。当該複合フィラーは表面が絶縁樹脂で被覆されているため、たとえ複合フィラー同士の平均距離が短くなっても樹脂の絶縁性を維持することができ、薄型化にとって好都合である。   When thinning the insulating resin layer 12, a composite filler in which the surfaces of the conductive particles are covered with an insulating resin is more preferable. Since the surface of the composite filler is coated with an insulating resin, the insulating property of the resin can be maintained even if the average distance between the composite fillers is shortened, which is advantageous for thinning.

複合フィラーは、これまでに例えばアンダーフィル用途の導電材料に採用されている。複合フィラーの形状は、図４（ａ）から図４（ｅ）に示すように、代表例として球状、楕円球状、針状、破砕状など、種々の例が挙げられるが、導電粒子１６が絶縁樹脂１７で被覆されていればよく、形状について特に限定はない。多層配線基板が製造される前のバインダ樹脂の材料形態は、シート状、ワニス状、シート状とワニス状の複合形態のいずれでも構わない。   The composite filler has been employed so far in, for example, conductive materials for underfill applications. As shown in FIG. 4A to FIG. 4E, the composite filler has various examples such as a spherical shape, an elliptical shape, a needle shape, and a crushed shape as shown in FIGS. The shape is not particularly limited as long as it is covered with the resin 17. The material form of the binder resin before the multilayer wiring board is manufactured may be any of a sheet form, a varnish form, and a composite form of a sheet form and a varnish form.

導電粒子１６の表面を絶縁樹脂１７で被覆する方法としては、例えば１種類のモノマを導電粒子の表面でｉｎ−ｓｉｔｕ重合させてポリマ化し、コーティングする方法や、２種類以上のモノマを用いて導電粒子１６の表面で界面重合させてポリマ化し、コーティングする方法などが知られている。   Examples of the method of coating the surface of the conductive particles 16 with the insulating resin 17 include a method in which one type of monomer is polymerized by in-situ polymerization on the surface of the conductive particles, and coating is performed using two or more types of monomers. A method of interfacial polymerization on the surface of the particle 16 to polymerize and coat is known.

図３を参照して、絶縁樹脂層１２中における複合フィラーの含有率は、５０重量％未満では十分な遮蔽効果が得にくくなり、また９５重量％を超えると複合フィラーを樹脂へ含有させることが難しくなる傾向があるため、５０〜９５重量％であることが好ましい。   Referring to FIG. 3, if the content of the composite filler in the insulating resin layer 12 is less than 50% by weight, it is difficult to obtain a sufficient shielding effect, and if it exceeds 95% by weight, the composite filler may be contained in the resin. Since there exists a tendency which becomes difficult, it is preferable that it is 50 to 95 weight%.

絶縁樹脂部１３は、コア基板１０の導体層１１とスルーホール電極４０との間の電気的絶縁を確保するためのものである。絶縁樹脂部１３は、例えば、ポリサルホン、ポリエーテルサルホン、ポリフェニルサルホン、ポリフタルアミド、ポリアミドイミド、ポリケトン、ポリアセタール、ポリイミド、ポリカーボネート、変性ポリフェニレンエーテル、ポリフェニレンオキサイド、ポリブチレンテレフタレート、ポリアクリレート、ポリスルホン、ポリフェニレンスルフィド、ポリエーテルエーテルケトン、テトラフルオロエチレン、エポキシ、シアネートエステル、ビスマレイミドから選択される材料を用いることができる。   The insulating resin portion 13 is for ensuring electrical insulation between the conductor layer 11 of the core substrate 10 and the through-hole electrode 40. The insulating resin portion 13 is, for example, polysulfone, polyethersulfone, polyphenylsulfone, polyphthalamide, polyamideimide, polyketone, polyacetal, polyimide, polycarbonate, modified polyphenylene ether, polyphenylene oxide, polybutylene terephthalate, polyacrylate, polysulfone. A material selected from polyphenylene sulfide, polyether ether ketone, tetrafluoroethylene, epoxy, cyanate ester, bismaleimide can be used.

コア上配線部２０は、コア基板１０の両面に形成した部位であり、プリプレグ２１および配線パターン３２による積層構造を有する。プリプレグ２１は、ガラスクロスに樹脂材料を含浸させて形成されたものであって、当該樹脂は硬化されている。プリプレグ２１の樹脂材料としては、絶縁樹脂部１３に関して上述した樹脂を採用することができる。   The on-core wiring portion 20 is a portion formed on both surfaces of the core substrate 10 and has a laminated structure including the prepreg 21 and the wiring pattern 32. The prepreg 21 is formed by impregnating a glass cloth with a resin material, and the resin is cured. As the resin material of the prepreg 21, the resin described above with respect to the insulating resin portion 13 can be employed.

ビルドアップ部３０は、いわゆるビルドアップ法により配線が多層化された部位であり、絶縁層３１および配線パターン３２ｃによる積層構造を有する。絶縁層３１は、例えば、絶縁樹脂部１３に関して上述した樹脂を用いることができる。配線パターン３２ｃは、例えば銅を用いることができ、各々所望の形状を有している。各層の配線パターン３２ｃは、ビア３３によって相互に電気的に接続されている。   The build-up part 30 is a part where wirings are multi-layered by a so-called build-up method, and has a laminated structure including an insulating layer 31 and a wiring pattern 32c. For example, the resin described above with respect to the insulating resin portion 13 can be used for the insulating layer 31. For example, copper can be used for the wiring pattern 32c, and each has a desired shape. The wiring patterns 32 c in each layer are electrically connected to each other by vias 33.

最上層の配線パターン３２ｃには、外部接続用の電極パッド３４が形成されている。ビルドアップ部３０の最上表面には、電極パッド３４に対応して開口しているソルダレジスト層３５が設けられている。   An electrode pad 34 for external connection is formed on the uppermost wiring pattern 32c. On the uppermost surface of the buildup portion 30, a solder resist layer 35 opened corresponding to the electrode pad 34 is provided.

スルーホール電極４０は、ベース基板１００の両側に設けられている配線構造、即ち、コア上配線部２０の配線パターン３２およびビルドアップ部３０の配線パターン３２ｃによる配線構造を、相互に電気的に接続するためのものである。   The through-hole electrode 40 electrically connects a wiring structure provided on both sides of the base substrate 100, that is, a wiring structure by the wiring pattern 32 of the on-core wiring part 20 and the wiring pattern 32 c of the build-up part 30. Is to do.

次に、当該多層配線基板の製造方法について説明する。   Next, a method for manufacturing the multilayer wiring board will be described.

図５乃至図８は、第一の実施形態に係る多層配線基板の製造工程を示す工程断面図である。   5 to 8 are process cross-sectional views illustrating the manufacturing process of the multilayer wiring board according to the first embodiment.

まず、物理的、若しくは例えばクロメート処理などの化学的な表面粗化処理を施した２００μｍ厚さの磁性材料を含むインバー箔１１ａを準備する。   First, an invar foil 11a including a magnetic material having a thickness of 200 μm subjected to physical or chemical surface roughening treatment such as chromate treatment is prepared.

次に、図５（ａ）に示すように、鉄粉末の表面を絶縁被覆した複合フィラーを６０重量％含有した膜厚４０μｍの絶縁樹脂シート１２ａをインバー箔１１ａの両面に貼り付けた後、真空プレスで押圧しながら加熱処理を行い、硬化させて一体化する。なお、インバー箔１１ａは後の工程を経てインバー層１１となり、絶縁樹脂シート１２ａは絶縁樹脂層１２となる。   Next, as shown in FIG. 5 (a), an insulating resin sheet 12a having a film thickness of 40 μm containing 60% by weight of a composite filler with an insulating coating on the surface of iron powder is pasted on both sides of the invar foil 11a, and then vacuum Heating is performed while pressing with a press, and then cured and integrated. The invar foil 11a becomes the invar layer 11 through a subsequent process, and the insulating resin sheet 12a becomes the insulating resin layer 12.

次に、図５（ｂ）に示すように、その上から、両側に１００μｍ厚さのＢステージ状態のガラス繊維強化樹脂であるプリプレグ２１と３５μｍ厚さの銅箔３２ａを、真空プレスにより３ＭＰａおよび１８０℃の条件で積層し、硬化させる。   Next, as shown in FIG. 5 (b), from above, a 100 μm thick B-stage glass fiber reinforced resin prepreg 21 and a 35 μm thick copper foil 32a are applied to both sides by 3 MPa and Laminate and cure at 180 ° C.

次に、図５（ｃ）に示すように、所定の箇所に、ドリルにより、開口径０．５ｍｍのスルーホール４１ａを形成する。スルーホール４１ａの形成方法としては、ドリル加工の他に、パンチング金型による打ち抜き加工、或いは、レーザによるアブレーション加工を採用することができる。なお、孔の数、位置および形状は特に限定されず、配線引き回しの設計情報に基づいてこれらを決定すればよい。   Next, as shown in FIG.5 (c), the through hole 41a with an opening diameter of 0.5 mm is formed in a predetermined location with a drill. As a method for forming the through hole 41a, punching with a punching die or ablation with laser can be employed in addition to drilling. The number, position, and shape of the holes are not particularly limited, and these may be determined based on the wiring routing design information.

その後、図６（ａ）に示すように、スルーホール４１ａ内を穴埋め樹脂で充填した後に、孔径がスルーホール４１ａの径よりも小さいスルーホール４１をドリル加工により形成する。当該スルーホール４１は、その軸心がスルーホール４１ａのそれと略一致するように形成する。この工程によって、スルーホール４１の内壁に残存する穴埋め樹脂は、インバー層１１と、後で説明するスルーホール電極４０との間の電気的絶縁を確保するための絶縁樹脂部１３として機能することとなる。スルーホール４１の形成方法としては、ドリル加工の他に、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ、エキシマレーザ、プラズマを利用するドライエッチング法などを採用することができる。   Thereafter, as shown in FIG. 6A, after filling the through hole 41a with a hole filling resin, a through hole 41 having a hole diameter smaller than the diameter of the through hole 41a is formed by drilling. The through hole 41 is formed such that its axis is substantially coincident with that of the through hole 41a. By this step, the filling resin remaining on the inner wall of the through hole 41 functions as an insulating resin portion 13 for ensuring electrical insulation between the invar layer 11 and a through hole electrode 40 described later. Become. As a method for forming the through hole 41, in addition to drilling, a carbon dioxide gas laser, a UV-YAG laser, an excimer laser, a dry etching method using plasma, or the like can be employed.

次に、図６（ｂ）に示すように、配線パターン３２を形成するとともにスルーホール４１壁面にスルーホール電極４０を形成する。具体的には、まず、必要に応じてデスミア処理を行った後、無電解めっき法および電気めっき法により、銅箔層３２ａの表面と絶縁樹脂部１３の表面に無電解銅めっき膜および電気銅めっき膜３２ｂを一括形成する。次に、無電解銅めっき膜および電気銅めっき膜３２ｂの上に図示しないフォトレジストを成膜した後、これを露光および現像することによって、レジストパターンを形成する。当該レジストパターンは、形成を目的とする配線パターンに対応するマスク領域を有する。次に、マスク開口部に対してエッチングを行い、表出している無電解銅めっき膜および電気銅めっき膜３２ｂとその直下の銅箔３２ａを一括でエッチング除去する。   Next, as shown in FIG. 6B, the wiring pattern 32 is formed and the through-hole electrode 40 is formed on the wall surface of the through-hole 41. Specifically, first, desmear treatment is performed as necessary, and then electroless copper plating film and electrolytic copper are formed on the surface of the copper foil layer 32a and the surface of the insulating resin portion 13 by electroless plating and electroplating. The plating film 32b is formed at a time. Next, after forming a photoresist (not shown) on the electroless copper plating film and the electrolytic copper plating film 32b, the resist pattern is formed by exposing and developing the photoresist. The resist pattern has a mask region corresponding to a wiring pattern to be formed. Next, etching is performed on the mask opening, and the exposed electroless copper plating film and electrolytic copper plating film 32b and the copper foil 32a directly therebelow are removed by etching at once.

そして最後に、レジストパターンを剥離除去する。このようなサブトラクティブ法により、ビルドアップ部における最下層の配線パターン３２と、コア基板を貫通して当該最下層配線パターン間を電気的に接続するスルーホール電極４０が形成できる。本発明では、スルーホール電極４０を形成する際に、銅めっきに代えて、或は銅めっきに加えて、銀粉末や銅粉末を含有する導電ペーストをスルーホール４１に対して充填してもよい。   Finally, the resist pattern is peeled off. By such a subtractive method, the lowermost wiring pattern 32 in the buildup portion and the through-hole electrode 40 that penetrates the core substrate and electrically connects the lowermost wiring pattern can be formed. In the present invention, when the through-hole electrode 40 is formed, the through-hole 41 may be filled with a conductive paste containing silver powder or copper powder instead of copper plating or in addition to copper plating. .

次に、最下層配線パターン３２の上方から更にビルドアップ部３０を積層形成する。具体的には、まず、図６（ｃ）に示すように、最下層配線パターン３２の表面を粗化処理した後、真空プレスにより、１５０℃，１ＭＰａ，３分間の条件で、ビルドアップ絶縁樹脂シート３１ａを基板両面にラミネートする。その後、大気圧下で１７０℃および１時間の条件でキュアを行う。このとき、スルーホール４１内はビルドアップ絶縁樹脂シート３１ａの一部によって充填されている。スルーホール４１の穴埋めについては、ビルドアップ絶縁樹脂シート３１ａをラミネートする前に、別の樹脂材料を用いて穴埋めを行っても良い。   Next, the build-up part 30 is further laminated and formed from above the lowermost layer wiring pattern 32. Specifically, first, as shown in FIG. 6C, after the surface of the lowermost layer wiring pattern 32 is roughened, a build-up insulating resin is formed by a vacuum press under conditions of 150 ° C., 1 MPa, 3 minutes. The sheet 31a is laminated on both sides of the substrate. Thereafter, curing is performed at 170 ° C. for 1 hour under atmospheric pressure. At this time, the inside of the through hole 41 is filled with a part of the build-up insulating resin sheet 31a. As for the filling of the through hole 41, the filling may be performed using another resin material before laminating the build-up insulating resin sheet 31a.

次に、図７（ａ）に示すように、ビルドアップ絶縁樹脂シート３１ａを供給して形成したビルドアップ絶縁層３１の所定箇所に対して、炭酸ガスレーザによりφ６０μｍのビアホール３３ａを形成する。ビアホール３３ａの形成方法としては、炭酸ガスレーザ、ＵＶ−ＹＡＧレーザ、エキシマレーザ、プラズマを利用するドライエッチング法などを採用することができる。或は、ビルドアップ絶縁層３１が感光性樹脂により形成されている場合にはフォトリソグラフィにより形成することができる。   Next, as shown in FIG. 7A, a via hole 33a having a diameter of 60 μm is formed by a carbon dioxide gas laser at a predetermined portion of the buildup insulating layer 31 formed by supplying the buildup insulating resin sheet 31a. As a method for forming the via hole 33a, a carbon dioxide gas laser, a UV-YAG laser, an excimer laser, a dry etching method using plasma, or the like can be employed. Alternatively, when the build-up insulating layer 31 is formed of a photosensitive resin, it can be formed by photolithography.

次に、ビアホール３３ａのスミアをデスミア処理し、無電解めっき法により、ビルドアップ絶縁層３１およびビアホール３３ａの表面に図示しない無電解銅めっき膜を形成する。その後、無電解銅めっき膜上に図示しないフォトレジストを成膜した後、これを露光および現像することによって、レジストパターンを形成する。当該レジストパターンは、形成を目的とする配線パターンに対応する非マスク領域を有する。   Next, the smear of the via hole 33a is desmeared, and an electroless copper plating film (not shown) is formed on the surfaces of the buildup insulating layer 31 and the via hole 33a by an electroless plating method. Then, after forming a photoresist (not shown) on the electroless copper plating film, the resist pattern is formed by exposing and developing the photoresist. The resist pattern has a non-mask region corresponding to a wiring pattern intended for formation.

次に、電気めっき法により、当該非マスク領域に対して、無電解銅めっき膜をシード層として利用して電気銅めっきを堆積させる。その際の電気銅めっき厚は約３０μｍとする。レジストパターンを剥離除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜をエッチング除去することにより配線パターン３２ｃが完成し、図７（ｂ）に示す構造を得る。エッチング液としては、例えば過酸化水素水および硫酸の混合液が使用可能である。   Next, electrolytic copper plating is deposited on the non-mask region by electroplating using the electroless copper plating film as a seed layer. The electrolytic copper plating thickness at that time is about 30 μm. After stripping and removing the resist pattern, the electroless copper plating film previously covered with the resist pattern is removed by etching to complete the wiring pattern 32c, thereby obtaining the structure shown in FIG. 7B. As the etching solution, for example, a mixed solution of hydrogen peroxide and sulfuric acid can be used.

この後、ビルドアップ絶縁層３１の積層形成から配線パターン３２ｃおよびビア３３の形成までの一連の工程を、コア基板の両面にて所定の回数繰り返すことにより、多層配線構造のビルドアップ層を形成する。本実施形態では、図８（ａ）に示すように、ビルドアップ絶縁層３１の積層形成から配線パターン３２ｃおよびビア３３の形成までの一連の工程を更に２回繰り返すことにより、コア基板の両面において３層配線構造のビルドアップ部３０が形成されている。   Thereafter, a series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32c and the via 33 are repeated a predetermined number of times on both surfaces of the core substrate, thereby forming a build-up layer having a multilayer wiring structure. . In this embodiment, as shown in FIG. 8A, a series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32c and the via 33 are repeated twice more on both surfaces of the core substrate. A build-up portion 30 having a three-layer wiring structure is formed.

そして最後に、図８（ｂ）に示すように、スクリーン印刷およびフォトリソグラフィにより、ビルドアップ部の表面にソルダレジスト層３５を形成する。ソルダレジスト層３５の所定箇所には、ビルドアップ部における最上層の配線パターンの一部が電極パッド３４として臨むように開口部を設けた。このようにして、本実施例の多層配線基板を製造する。   Finally, as shown in FIG. 8B, a solder resist layer 35 is formed on the surface of the build-up portion by screen printing and photolithography. An opening was provided at a predetermined location of the solder resist layer 35 so that a part of the uppermost wiring pattern in the build-up portion faced as the electrode pad 34. In this way, the multilayer wiring board of this example is manufactured.

多層配線基板の熱膨張率を比較すると、インバー層１１をガラスエポキシ樹脂に置き換えて製造した多層配線基板の熱膨張率が約２０ｐｐｍ／℃であるのに対して、上記実施例をもとに製造した、インバー層１１を含む多層配線基板の熱膨張率は約１０ｐｐｍ／℃となる。   When the thermal expansion coefficients of the multilayer wiring boards are compared, the thermal expansion coefficient of the multilayer wiring board manufactured by replacing the Invar layer 11 with glass epoxy resin is about 20 ppm / ° C., whereas the manufacturing is based on the above example. The thermal expansion coefficient of the multilayer wiring board including the invar layer 11 is about 10 ppm / ° C.

以上の実施形態は、インバー層１１とスルーホールビア配線４０との電気的絶縁性を保つ場合における実施形態であり、スルーホール４１の形成位置一箇所について、孔形成および穴埋め工程を各々２回ずつ行っている。しかし、インバー層１１とスルーホール電極４０との電気的絶縁性を必要としない場合は、これらの孔形成および穴埋め工程は各々１回のみとしても構わない。その例として、第一の実施形態に係る多層配線基板の変形例を図９に示す。図９は孔形成および穴埋め工程を各々１回のみ行って製造した多層配線基板を示しており、図２に示されているような絶縁樹脂部１３を持たないため、インバー層１１とスルーホール電極４０が電気的に接続されている。この構成を適宜採用すると、配線基板の回路設計を行う上での自由度が広がり、配線の引き回しがより容易になる作用がある。   The above embodiment is an embodiment in the case where the electrical insulation between the invar layer 11 and the through-hole via wiring 40 is maintained, and the hole formation and hole filling processes are performed twice for each position where the through hole 41 is formed. Is going. However, when electrical insulation between the invar layer 11 and the through-hole electrode 40 is not required, these hole formation and hole filling steps may be performed only once. As an example, a modification of the multilayer wiring board according to the first embodiment is shown in FIG. FIG. 9 shows a multilayer wiring board manufactured by performing the hole formation and hole filling processes only once, and does not have the insulating resin portion 13 as shown in FIG. 40 is electrically connected. Adopting this configuration appropriately has the effect of increasing the degree of freedom in designing the circuit of the wiring board and making it easier to route the wiring.

さらに、同一多層配線基板内に複数のインバー層１１が存在し、これらのインバー層１１が前記絶縁樹脂層により各々被覆されていても構わない。第一の実施形態に係る多層配線基板の別の変形例として、インバーがコア基板１０に使用され、これに加えてビルドアップ部３０にインバー層１１を有する多層配線基板の部分断面図を図１０に示す。   Furthermore, a plurality of invar layers 11 may exist in the same multilayer wiring board, and these invar layers 11 may be covered with the insulating resin layer. As another modification of the multilayer wiring board according to the first embodiment, a partial cross-sectional view of a multilayer wiring board in which invar is used for the core substrate 10 and in addition the invar layer 11 is provided in the buildup portion 30 is shown in FIG. Shown in

また、同一基板内において、インバー層１１と絶縁性を保つスルーホールビア配線４０と、絶縁性を保たないスルーホールビア配線４０は混在していてもよい。一箇所のスルーホール形成位置に対する孔形成の回数を、インバー層１１と絶縁性を保つ場合は２回、絶縁性を保たない場合は１回とすることで容易に実現可能である。   Further, in the same substrate, the in-hole layer 11 and the through-hole via wiring 40 that maintains insulation and the through-hole via wiring 40 that does not maintain insulation may coexist. This can be easily realized by setting the number of hole formations at one through-hole formation position to be twice when maintaining insulation with the Invar layer 11 and once when not maintaining insulation.

なお、上述の多層配線基板は、いずれもコア基板１０の両面にコア上配線部２０およびビルドアップ部３０を形成した実施例であったが、コア基板の片面のみにコア上配線部２０およびビルドアップ部３０を積層した形態であっても構わない。
（第二の実施形態）
図１１乃至図１４は、第二の実施形態に係る多層配線基板の製造工程を示す工程断面図である。 Each of the above-described multilayer wiring boards is an example in which the core upper wiring portion 20 and the buildup portion 30 are formed on both surfaces of the core substrate 10, but the core upper wiring portion 20 and the build are formed only on one side of the core substrate. The form which laminated | stacked the up part 30 may be sufficient.
(Second embodiment)
11 to 14 are process cross-sectional views illustrating the manufacturing process of the multilayer wiring board according to the second embodiment.

まず、物理的、若しくは例えばクロメート処理などの化学的な表面粗化処理を施した厚さ０．２ｍｍのインバー箔１１ａを準備する。   First, an invar foil 11a having a thickness of 0.2 mm subjected to physical or chemical surface roughening treatment such as chromate treatment is prepared.

次に、図１１（ａ）に示すように、鉄粉末の表面を絶縁被覆した複合フィラーを５５重量％含有した膜厚０．１ｍｍの絶縁樹脂シート１２ａを両側に貼り付けた後、真空プレスで押圧しながら加熱処理を行い、硬化させて一体化する。なお、インバー箔１１ａは後の工程を経てインバー層１１となり、絶縁樹脂シート１２ａは絶縁樹脂層１２となる。   Next, as shown in FIG. 11 (a), an insulating resin sheet 12a having a film thickness of 0.1 mm containing 55% by weight of a composite filler with an insulating coating on the surface of iron powder is pasted on both sides, and then vacuum-pressed. Heating is performed while pressing, and then cured and integrated. The invar foil 11a becomes the invar layer 11 through a subsequent process, and the insulating resin sheet 12a becomes the insulating resin layer 12.

次に、図１１（ｂ）に示すように、所定の箇所に、ドリルにより、開口径０．５ｍｍのスルーホール４１ａを形成する。スルーホール４１ａの形成方法としては、ドリル加工の他に、パンチング金型による打ちぬき加工、或いは、レーザによるアブレーション加工を採用することができる。   Next, as shown in FIG.11 (b), the through hole 41a with an opening diameter of 0.5 mm is formed in a predetermined location with a drill. As a method for forming the through-hole 41a, in addition to drilling, punching with a punching die or laser ablation can be employed.

その後、図１１（ｃ）に示すように、スルーホール４１ａ内を穴埋め樹脂で充填した後に、ドリルにより、開口径０．２ｍｍのスルーホール４１を形成する。当該スルーホール４１は、その軸心がスルーホール４１ａのそれと略一致するように形成する。この工程によって、スルーホール４１の内壁に残存する穴埋め樹脂は、インバー層１１と、後で説明するスルーホール電極４０との間の電気的絶縁を確保するための絶縁樹脂部１３として機能することとなる。   Thereafter, as shown in FIG. 11C, the through hole 41a is filled with a hole filling resin, and then the through hole 41 having an opening diameter of 0.2 mm is formed by a drill. The through hole 41 is formed such that its axis is substantially coincident with that of the through hole 41a. By this step, the filling resin remaining on the inner wall of the through hole 41 functions as an insulating resin portion 13 for ensuring electrical insulation between the invar layer 11 and a through hole electrode 40 described later. Become.

次に、図１２（ａ）に示すように、配線パターン３２を形成するとともに、スルーホール４１壁面にスルーホール電極４０を形成する。具体的には、まず、必要に応じてデスミア処理を行った後、無電解めっき法および電気めっき法により、絶縁樹脂層１２の表面と絶縁樹脂部１３の表面に無電解銅めっき膜および電気銅めっき膜を一括形成する。   Next, as shown in FIG. 12A, the wiring pattern 32 is formed, and the through-hole electrode 40 is formed on the wall surface of the through-hole 41. Specifically, first, desmear treatment is performed as necessary, and then an electroless copper plating film and electrolytic copper are formed on the surface of the insulating resin layer 12 and the surface of the insulating resin portion 13 by electroless plating and electroplating. A plating film is formed at a time.

次に、無電解銅めっき膜および電気銅めっき膜の上に図示しないフォトレジストを成膜した後、これを露光および現像することによって、レジストパターンを形成する。当該レジストパターンは、形成を目的とする配線パターンに対応するマスク領域を有する。次に、マスク開口部に対してエッチングを行い、表出している無電解銅めっき膜および電気銅めっき膜をエッチング除去して配線パターン３２を得る。   Next, after forming a photoresist (not shown) on the electroless copper plating film and the electrolytic copper plating film, the resist pattern is formed by exposing and developing the photoresist. The resist pattern has a mask region corresponding to a wiring pattern to be formed. Next, the mask opening is etched, and the exposed electroless copper plating film and electrolytic copper plating film are removed by etching to obtain a wiring pattern 32.

そして最後に、レジストパターンを剥離除去する。このようなサブトラクティブ法により、ビルドアップ部における最下層の配線パターン３２と、コア基板１０を貫通して当該最下層配線パターン間を電気的に接続するスルーホール電極４０が形成される。   Finally, the resist pattern is peeled off. By such a subtractive method, the lowermost wiring pattern 32 in the build-up portion and the through-hole electrode 40 that penetrates the core substrate 10 and electrically connects the lowermost wiring pattern are formed.

次に、配線パターン３２から更にビルドアップ絶縁層３１を積層形成する。具体的には、図１２（ｂ）に示すように、配線パターン３２の表面を粗化処理した後、真空プレスにより、１５０℃，１ＭＰａ，３分間の条件で、基板両面にビルドアップ絶縁樹脂シート３１ａをラミネートする。その後、大気圧下で１７０℃および１時間の条件でキュアを行う。このとき、スルーホール４１内は、ビルドアップ絶縁樹脂シート３１ａの一部によって充填される。   Next, a build-up insulating layer 31 is further laminated from the wiring pattern 32. Specifically, as shown in FIG. 12 (b), after the surface of the wiring pattern 32 is roughened, a build-up insulating resin sheet is formed on both sides of the substrate under a condition of 150 ° C. and 1 MPa for 3 minutes by a vacuum press. Laminate 31a. Thereafter, curing is performed at 170 ° C. for 1 hour under atmospheric pressure. At this time, the inside of the through hole 41 is filled with a part of the build-up insulating resin sheet 31a.

次に、図１２（ｃ）に示すように、ビルドアップ絶縁樹脂シート３１ａの所定箇所に対して、炭酸ガスレーザによりφ６０μｍのビアホール３３ａを形成する。   Next, as shown in FIG. 12C, a via hole 33a having a diameter of 60 μm is formed by a carbon dioxide laser at a predetermined location of the build-up insulating resin sheet 31a.

次に、図１３（ａ）に示すように、ビアホール３３ａのスミアをデスミア処理し、無電解めっき法により、ビルドアップ絶縁層３１およびビアホール３３ａの表面に無電解銅めっき膜３２ｂを形成する。その後、無電解銅めっき膜３２ｂ上に図示しないフォトレジストを成膜した後、これを露光および現像することによって、レジストパターンを形成する。当該レジストパターンは、形成を目的とする配線パターンに対応する非マスク領域を有する。   Next, as shown in FIG. 13A, the smear of the via hole 33a is desmeared, and the electroless copper plating film 32b is formed on the surfaces of the buildup insulating layer 31 and the via hole 33a by an electroless plating method. Then, after forming a photoresist (not shown) on the electroless copper plating film 32b, the resist pattern is formed by exposing and developing the photoresist. The resist pattern has a non-mask region corresponding to a wiring pattern intended for formation.

次に、電気めっき法により、当該非マスク領域に対して、無電解銅めっき膜３２ｂをシード層として利用して電気銅めっきを堆積させる。その際の電気銅めっき厚は約３０μｍとした。次に、レジストパターンを剥離除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜３２ｂをエッチング除去することにより配線パターン３２ｃおよびビア３３が完成し、図１３（ｂ）に示す構造を得る。エッチング液としては、過酸化水素水および硫酸の混合液を使用する。   Next, electrolytic copper plating is deposited on the non-mask region by electroplating using the electroless copper plating film 32b as a seed layer. The electrolytic copper plating thickness at that time was about 30 μm. Next, after peeling off the resist pattern, the electroless copper plating film 32b previously covered with the resist pattern is removed by etching to complete the wiring pattern 32c and the via 33, and the structure shown in FIG. Get. As the etching solution, a mixed solution of hydrogen peroxide and sulfuric acid is used.

この後、ビルドアップ絶縁層３１の積層形成から配線パターン３２ｃおよびビア３３の形成までの一連の工程を、コア基板の両面にて所定の回数繰り返すことにより、多層配線構造のビルドアップ層を形成する。本実施形態では、図１４（ａ）に示すように、ビルドアップ絶縁層３１の積層形成から配線パターン３２およびビア３３の形成までの一連の工程を更に２回繰り返すことにより、コア基板の両面において３層配線構造のビルドアップ部３０が形成されている。   Thereafter, a series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32c and the via 33 are repeated a predetermined number of times on both surfaces of the core substrate, thereby forming a build-up layer having a multilayer wiring structure. . In this embodiment, as shown in FIG. 14A, a series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32 and the via 33 are repeated twice more on both surfaces of the core substrate. A build-up portion 30 having a three-layer wiring structure is formed.

そして最後に、図１４（ｂ）に示すように、スクリーン印刷およびフォトリソグラフィにより、ビルドアップ部の表面にソルダレジスト層３５を形成する。ソルダレジスト層３５の所定箇所には、ビルドアップ部における最上層の配線パターンの一部が電極パッド３４として臨むように開口部を設けた。このようにして、本実施例の多層配線基板を製造する。   And finally, as shown in FIG.14 (b), the soldering resist layer 35 is formed in the surface of a buildup part by screen printing and photolithography. An opening was provided at a predetermined location of the solder resist layer 35 so that a part of the uppermost wiring pattern in the build-up portion faced as the electrode pad 34. In this way, the multilayer wiring board of this example is manufactured.

この構成によると、コア基板はインバー層１１とその両面を覆う絶縁樹脂層１２による３層構成のみとなっているため、プリプレグを有する第一の実施形態よりも配線基板の薄型化や低熱膨張率化がより容易になる作用がある。   According to this configuration, since the core substrate has only a three-layer configuration including the invar layer 11 and the insulating resin layer 12 covering both surfaces thereof, the wiring substrate is thinner and has a lower thermal expansion coefficient than the first embodiment having the prepreg. This has the effect of making it easier.

多層配線基板の熱膨張率を比較すると、インバー層１１をガラスエポキシ樹脂に置き換えて製造した多層配線基板の熱膨張率が約２８ｐｐｍ／℃であるのに対して、上記実施例をもとに製造した、インバー層１１を含む多層配線基板の熱膨張率は約１２ｐｐｍ／℃となる。   When the thermal expansion coefficients of the multilayer wiring boards are compared, the thermal expansion coefficient of the multilayer wiring board manufactured by replacing the Invar layer 11 with glass epoxy resin is about 28 ppm / ° C., whereas the manufacturing is based on the above example. The thermal expansion coefficient of the multilayer wiring board including the invar layer 11 is about 12 ppm / ° C.

なお、上述の多層配線基板は、コア基板１０の両面にコア上配線部２０およびビルドアップ部３０を形成した実施例であったが、コア基板１０の片面のみにコア上配線部２０およびビルドアップ部３０を積層した形態であっても構わない。
（第三の実施形態）
図１５乃至図１８は、第三の実施形態に係る多層配線基板の製造工程を示す工程断面図である。 The multilayer wiring board described above is an example in which the core upper wiring portion 20 and the buildup portion 30 are formed on both surfaces of the core substrate 10, but the core upper wiring portion 20 and the buildup are formed only on one side of the core substrate 10. A configuration in which the portions 30 are stacked may be used.
(Third embodiment)
15 to 18 are process cross-sectional views illustrating the manufacturing process of the multilayer wiring board according to the third embodiment.

まず、フェライト粉末の表面を絶縁被覆して形成した複合フィラーを６０重量％含有した、膜厚６０μｍの未硬化の絶縁樹脂シート１２ａを準備する。   First, an uncured insulating resin sheet 12a having a film thickness of 60 μm and containing 60% by weight of a composite filler formed by insulatingly coating the surface of ferrite powder is prepared.

次に、図１５（ａ）に示すように、ガラス繊維強化樹脂１４に銅箔を貼着させた厚さ０．５ｍｍの銅張積層板に、サブトラクティブ法により配線パターン３２を形成する。   Next, as shown in FIG. 15A, a wiring pattern 32 is formed by a subtractive method on a copper clad laminate having a thickness of 0.5 mm in which a glass fiber reinforced resin 14 is bonded with a copper foil.

その後、配線パターン３２の表面に対して物理的、若しくは化学的な粗化処理を施した後、図１５（ｂ）に示すように、真空プレスにより１５０℃，１ＭＰａ，３分間の条件で、銅張積層板の両面に絶縁樹脂シート１２ａと５０μｍ厚さのインバー箔１１ａを順々にラミネートして一体化する。その後、大気圧下で１７０℃および１時間の条件でキュアを行う。なお、インバー箔１１ａは後の工程を経てインバー層１１となり、絶縁樹脂シート１２ａは絶縁樹脂層１２となる。   Thereafter, the surface of the wiring pattern 32 is subjected to physical or chemical roughening treatment, and then, as shown in FIG. 15 (b), copper is vacuum-pressed under conditions of 150 ° C., 1 MPa, 3 minutes. An insulating resin sheet 12a and a 50 μm-thick invar foil 11a are laminated in order on both sides of the tension laminate and integrated. Thereafter, curing is performed at 170 ° C. for 1 hour under atmospheric pressure. The invar foil 11a becomes the invar layer 11 through a subsequent process, and the insulating resin sheet 12a becomes the insulating resin layer 12.

次に、図１５（ｃ）に示すように、インバー層１１に対してサブトラクティブ法を施すことにより配線を形成するとともに、所定の箇所にドリルにより、開口径０．５ｍｍの貫通孔４１ａを形成する。   Next, as shown in FIG. 15C, a wiring is formed by applying a subtractive method to the invar layer 11, and a through hole 41a having an opening diameter of 0.5 mm is formed by a drill at a predetermined location. To do.

次に、図１６（ａ）に示すように、貫通孔４１ａ内を穴埋め樹脂１３ａで充填した後、インバー層１１表面を粗化処理し、新たな絶縁樹脂シート１２ａを上記と同様に両側にラミネートして硬化させ、絶縁樹脂層１２を形成する。スルーホール４１ａの穴埋めについては、絶縁樹脂シート１２ａの一部によりスルーホール４１ａの穴埋めを行っても良い。   Next, as shown in FIG. 16A, after filling the through hole 41a with the hole filling resin 13a, the surface of the invar layer 11 is roughened, and a new insulating resin sheet 12a is laminated on both sides in the same manner as described above. And cured to form the insulating resin layer 12. For filling the through hole 41a, the through hole 41a may be filled with a part of the insulating resin sheet 12a.

その後、図１６（ｂ）に示すように、ドリルにより、開口径０．２ｍｍのスルーホール４１を形成する。当該スルーホール４１は、その軸心がスルーホール４１ａのそれと略一致するように形成する。この工程によって、スルーホール４１の内壁に残存する穴埋め樹脂１３ａは絶縁樹脂部１３となり、インバー層１１と後で説明するスルーホールビア４０との間の電気的絶縁を確保するために機能することとなる。   Thereafter, as shown in FIG. 16B, a through hole 41 having an opening diameter of 0.2 mm is formed by a drill. The through hole 41 is formed such that its axis is substantially coincident with that of the through hole 41a. By this step, the filling resin 13a remaining on the inner wall of the through hole 41 becomes the insulating resin portion 13 and functions to ensure electrical insulation between the invar layer 11 and a through hole via 40 described later. Become.

次に、図１６（ｃ）に示すように、絶縁樹脂層１２の所定箇所に対して、炭酸ガスレーザによりφ６０μｍのビアホール３３ａを形成する。   Next, as shown in FIG. 16C, a via hole 33a having a diameter of 60 μm is formed at a predetermined position of the insulating resin layer 12 by a carbon dioxide gas laser.

次に、図１７（ａ）に示すように、ビアホールのスミアをデスミア処理し、無電解めっき法により、絶縁樹脂層１２の表面およびビアホールの表面に無電解銅めっき膜３２ｂを一括形成する。その後、無電解銅めっき膜３２ｂ上にフォトレジストを成膜した後、これを露光および現像することによって、レジストパターンを形成する。当該レジストパターンは、形成を目的とする配線パターンに対応する非マスク領域を有する。   Next, as shown in FIG. 17A, the smear of the via hole is desmeared, and an electroless copper plating film 32b is collectively formed on the surface of the insulating resin layer 12 and the surface of the via hole by an electroless plating method. Then, after forming a photoresist on the electroless copper plating film 32b, the resist pattern is formed by exposing and developing the photoresist. The resist pattern has a non-mask region corresponding to a wiring pattern intended for formation.

次に、電気めっき法により、当該非マスク領域に対して、無電解銅めっき膜３２ｂをシード層として利用して電気銅めっきを堆積させる。その際の電気銅めっき厚は約３０μｍとした。次に、レジストパターンを剥離除去した後、それまでレジストパターンで被覆されていた無電解銅めっき膜３２ｂをエッチング除去することにより配線パターン３２が完成し、図１７（ｂ）に示す構造を得る。エッチング液としては、過酸化水素水および硫酸の混合液を使用する。   Next, electrolytic copper plating is deposited on the non-mask region by electroplating using the electroless copper plating film 32b as a seed layer. The electrolytic copper plating thickness at that time was about 30 μm. Next, after peeling off and removing the resist pattern, the electroless copper plating film 32b previously covered with the resist pattern is removed by etching to complete the wiring pattern 32, thereby obtaining the structure shown in FIG. As the etching solution, a mixed solution of hydrogen peroxide and sulfuric acid is used.

この後、ビルドアップ絶縁層３１の積層形成から配線パターン３２およびビア３３の形成までの一連の工程を、コア基板の両面にて所定の回数繰り返すことにより、多層配線構造のビルドアップ層を形成する。本実施形態では、図１８（ａ）に示すように、ビルドアップ絶縁層３１の積層形成から配線パターン３２ｃおよびビア３３の形成までの一連の工程を更に２回繰り返すことにより、コア基板の両面において３層配線構造のビルドアップ部３０を形成する。   Thereafter, a series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32 and the via 33 are repeated a predetermined number of times on both surfaces of the core substrate, thereby forming a build-up layer having a multilayer wiring structure. . In the present embodiment, as shown in FIG. 18A, the series of steps from the formation of the build-up insulating layer 31 to the formation of the wiring pattern 32c and the via 33 are repeated twice more on both surfaces of the core substrate. A build-up portion 30 having a three-layer wiring structure is formed.

そして最後に、図１８（ｂ）に示すように、スクリーン印刷およびフォトリソグラフィにより、ビルドアップ部３０の表面にソルダレジスト層３５を形成する。ソルダレジスト層３５の所定箇所には、ビルドアップ部３０における最上層の配線パターンの一部が電極パッド３４として臨むように開口部を設ける。このようにして、本実施例の多層配線基板を製造する。   Finally, as shown in FIG. 18B, a solder resist layer 35 is formed on the surface of the buildup portion 30 by screen printing and photolithography. An opening is provided at a predetermined position of the solder resist layer 35 so that a part of the uppermost wiring pattern in the build-up portion 30 faces the electrode pad 34. In this way, the multilayer wiring board of this example is manufactured.

この構成によると、コア上配線層にもインバー層１１を設けることができるため、回路設計情報をもとに配線基板の構成材料を検討する上で、材料選択の幅が広がる作用がある。   According to this configuration, since the invar layer 11 can be provided also on the wiring layer on the core, there is an effect that the range of material selection is widened when examining the constituent material of the wiring substrate based on the circuit design information.

多層配線基板の熱膨張率を比較すると、インバー層１１を銅に置き換えて製造した多層配線基板の熱膨張率が約１８ｐｐｍ／℃であるのに対して、上記実施例をもとに製造した、インバー層１１を含む多層配線基板の熱膨張率は約９ｐｐｍ／℃となる。   When the thermal expansion coefficient of the multilayer wiring board is compared, the thermal expansion coefficient of the multilayer wiring board manufactured by replacing the Invar layer 11 with copper is about 18 ppm / ° C., whereas the thermal expansion coefficient manufactured based on the above example is The thermal expansion coefficient of the multilayer wiring board including the invar layer 11 is about 9 ppm / ° C.

本発明の第三の実施形態に係る多層配線基板の変形例として、インバーがコア基板に使用され、これに加えてコア上配線層２０にインバー層１１を有する多層配線基板の部分断面図を図１９に示す。図に示されるように、同一多層配線基板内に複数のインバー層１１が存在し、これらのインバー層１１が前記絶縁樹脂層により各々被覆されていても構わない。この構成によると、熱膨張率の小さいインバー層１１を複数層で使用できるため、配線基板の熱膨張率を半導体チップにより近づけられる作用がある。   As a modification of the multilayer wiring board according to the third embodiment of the present invention, a partial cross-sectional view of a multilayer wiring board in which Invar is used for the core board and in addition, the in-core wiring layer 20 includes the Invar layer 11 is shown. 19 shows. As shown in the figure, a plurality of invar layers 11 may exist in the same multilayer wiring board, and these invar layers 11 may be covered with the insulating resin layer. According to this configuration, since the invar layer 11 having a small thermal expansion coefficient can be used in a plurality of layers, there is an effect that the thermal expansion coefficient of the wiring board can be made closer to the semiconductor chip.

なお、上述の多層配線基板は、いずれもコア基板１０の両面にコア上配線部２０およびビルドアップ部３０を形成した実施例であったが、コア基板１０の片面のみにコア上配線部２０およびビルドアップ部３０を積層した形態であっても構わない。   In addition, although the above-mentioned multilayer wiring board was the Example which formed the upper wiring part 20 and the buildup part 30 on both surfaces of the core board | substrate 10, only the one side of the core board | substrate 10 and the upper wiring part 20 and the core wiring part 20 were the examples. The form which laminated | stacked the buildup part 30 may be sufficient.

図１は、本発明に係る多層配線基板およびこれを用いた半導体装置の実施例について、その構成を説明するための図である。FIG. 1 is a diagram for explaining the configuration of an embodiment of a multilayer wiring board and a semiconductor device using the same according to the present invention. 図２は、本発明に係る半導体装置の変形例について、その構成を説明するための図である。FIG. 2 is a diagram for explaining the configuration of a modification of the semiconductor device according to the present invention. 図３は、本発明の第一実施形態による多層配線基板の部分断面図である。FIG. 3 is a partial cross-sectional view of the multilayer wiring board according to the first embodiment of the present invention. 図４は、本発明に係る、複合フィラーの形状の一実施例である。FIG. 4 is an example of the shape of the composite filler according to the present invention. 図５は、第一の実施形態による多層配線基板の製造工程を示す工程断面図（その１）である。FIG. 5 is a process cross-sectional view (part 1) illustrating the manufacturing process of the multilayer wiring board according to the first embodiment. 図６は、第一の実施形態による多層配線基板の製造工程を示す工程断面図（その２）である。FIG. 6 is a process cross-sectional view (part 2) illustrating the manufacturing process of the multilayer wiring board according to the first embodiment. 図７は、第一の実施形態による多層配線基板の製造工程を示す工程断面図（その３）である。FIG. 7 is a process cross-sectional view (part 3) illustrating the manufacturing process of the multilayer wiring board according to the first embodiment. 図８は、第一の実施形態による多層配線基板の製造工程を示す工程断面図（その４）である。FIG. 8 is a process cross-sectional view (part 4) illustrating the manufacturing process of the multilayer wiring board according to the first embodiment. 図９は、第一の実施形態による多層配線基板の変形例である。FIG. 9 is a modification of the multilayer wiring board according to the first embodiment. 図１０は、第一の実施形態による多層配線基板の別の変形例である。FIG. 10 is another modification of the multilayer wiring board according to the first embodiment. 図１１は、第二の実施形態による多層配線基板の製造工程を示す工程断面図（その１）である。FIG. 11 is a process cross-sectional view (part 1) illustrating the manufacturing process of the multilayer wiring board according to the second embodiment. 図１２は、第二の実施形態による多層配線基板の製造工程を示す工程断面図（その２）である。FIG. 12 is a process cross-sectional view (part 2) illustrating the manufacturing process of the multilayer wiring board according to the second embodiment. 図１３は、第二の実施形態による多層配線基板の製造工程を示す工程断面図（その３）である。FIG. 13 is a process cross-sectional view (part 3) illustrating the manufacturing process of the multilayer wiring board according to the second embodiment. 図１４は、第二の実施形態による多層配線基板の製造工程を示す工程断面図（その４）である。FIG. 14 is a process cross-sectional view (part 4) illustrating the manufacturing process of the multilayer wiring board according to the second embodiment. 図１５は、第三の実施形態による多層配線基板の製造工程を示す工程断面図（その１）である。FIG. 15 is a process cross-sectional view (part 1) illustrating the manufacturing process of the multilayer wiring board according to the third embodiment. 図１６は、第三の実施形態による多層配線基板の製造工程を示す工程断面図（その２）である。FIG. 16 is a process cross-sectional view (part 2) illustrating the manufacturing process of the multilayer wiring board according to the third embodiment. 図１７は、第三の実施形態による多層配線基板の製造工程を示す工程断面図（その３）である。FIG. 17 is a process cross-sectional view (part 3) illustrating the manufacturing process of the multilayer wiring board according to the third embodiment. 図１８は、第三の実施形態による多層配線基板の製造工程を示す工程断面図（その４）である。FIG. 18 is a process cross-sectional view (part 4) illustrating the manufacturing process of the multilayer wiring board according to the third embodiment. 図１９は、第三の実施形態による多層配線基板の変形例である。FIG. 19 is a modification of the multilayer wiring board according to the third embodiment.

符号の説明Explanation of symbols

３ 多層配線基板
１１ 導体層
１２ 絶縁樹脂層
１３ 絶縁樹脂部
１６ 導電粒子
１７ 絶縁樹脂
３２ 配線パターン
４０ スルーホール電極
４１ スルーホール
3 Multilayer Wiring Board 11 Conductor Layer 12 Insulating Resin Layer 13 Insulating Resin Part 16 Conductive Particles 17 Insulating Resin 32 Wiring Pattern 40 Through Hole Electrode 41 Through Hole

Claims (7)

磁性材料を含む導体層と、
前記導体層の少なくとも一方の表面に形成され、導電粒子を含む絶縁樹脂層と
を有することを特徴とする多層配線基板。 A conductor layer containing a magnetic material;
A multilayer wiring board having an insulating resin layer formed on at least one surface of the conductor layer and containing conductive particles. 前記導体層が、電源層若しくはグランド層の少なくとも一部であることを特徴とする、請求項１に記載の多層配線基板。   The multilayer wiring board according to claim 1, wherein the conductor layer is at least a part of a power supply layer or a ground layer. 前記導体層が、複数備えられていることを特徴とする、請求項１又は２に記載の多層配線基板。   The multilayer wiring board according to claim 1, wherein a plurality of the conductor layers are provided. 前記絶縁樹脂層が、前記導電粒子の表面の全部或いは一部を絶縁性樹脂が被覆された複合フィラーを含むことを特徴とする、請求項１から３のいずれか１つに記載の多層配線基板。   4. The multilayer wiring board according to claim 1, wherein the insulating resin layer includes a composite filler in which an entire surface or a part of the surface of the conductive particles is coated with an insulating resin. 5. . 前記導体層と、
前記導体層の両面に、前記絶縁樹脂層を含む絶縁層を介して形成される配線層と、
前記導体層を貫通するスルーホールの内壁に形成され、前記配線層同士を電気的に接続するスルーホール電極と、
前記導体層と前記スルーホール電極との間を電気的に絶縁するように備えられる絶縁樹脂部と
を有することを特徴とする、請求項１から４のいずれか１つに記載の多層配線基板。 The conductor layer;
A wiring layer formed on both surfaces of the conductor layer via an insulating layer including the insulating resin layer;
A through-hole electrode formed on an inner wall of a through-hole penetrating the conductor layer and electrically connecting the wiring layers;
5. The multilayer wiring board according to claim 1, further comprising an insulating resin portion provided so as to electrically insulate between the conductor layer and the through-hole electrode. 6. 前記導体層と、
前記導体層の両面に、前記絶縁樹脂層を含む絶縁層を介して形成される配線層と、
前記導体層を貫通するスルーホールの内壁に形成され、前記配線層同士と前記導体層を電気的に接続するスルーホール電極と
を有することを特徴とする、請求項１から４のいずれか１つに記載の多層配線基板。 The conductor layer;
A wiring layer formed on both surfaces of the conductor layer via an insulating layer including the insulating resin layer;
5. The device according to claim 1, further comprising: a through-hole electrode formed on an inner wall of a through hole penetrating the conductor layer and electrically connecting the wiring layers to each other. A multilayer wiring board according to 1. 磁性材料を含む導体層と、
前記導体層の少なくとも一方の表面に形成され、導電粒子を含む絶縁樹脂層とを含む多層配線基板と、
前記多層配線基板に電気的に接続する半導体チップと
を有することを特徴とする電子装置。


A conductor layer containing a magnetic material;
A multilayer wiring board formed on at least one surface of the conductor layer and including an insulating resin layer containing conductive particles;
An electronic device comprising: a semiconductor chip electrically connected to the multilayer wiring board.


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