JP2010045226A - Semiconductor device - Google Patents

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JP2010045226A JP2008208733A JP2008208733A JP2010045226A JP 2010045226 A JP2010045226 A JP 2010045226A JP 2008208733 A JP2008208733 A JP 2008208733A JP 2008208733 A JP2008208733 A JP 2008208733A JP 2010045226 A JP2010045226 A JP 2010045226A
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Yasunori Suyama
康則 須山
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device that prevents a decrease in breakdown voltage attributable to measures against noise, and that operates at high speed. <P>SOLUTION: The semiconductor device includes a deep n-type well 53 formed on a p-type semiconductor substrate 51, a p-type well 56 formed on the deep n-type well 53, a p-type semiconductor region 58 formed in the p-type well 56, an n-type semiconductor source region 60b and an n-type semiconductor drain region 60a formed on a surface side of the p-type well 56 as compared with the p-type semiconductor region 58, a first low-concentration p-type semiconductor region 57b formed between the p-type semiconductor region 58 and drain region 60a and in contact with the drain region 60a and having lower p-type impurity concentration than the p-type well 56, and a gate electrode 59n formed between the source region 60b and drain region 60a. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は半導体装置に関し、特に２種以上の電源電圧を有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having two or more power supply voltages.

複数のリニア電圧レギュレータ、スイッチング電源及びこれらを制御する制御回路を内蔵し、システム全体を制御する半導体装置（以下、システム電源系の半導体装置と称す）では、外部からのノイズ対策が必須である。このノイズ対策として、電界効果トランジスタ（以下、単にトランジスタとも称す）を構成するウェルの下層にディープｎ型ウェルを形成する手法が広く知られている。ところが、ディープｎ型ウェルの形成により、ｎ型トランジスタ部のドレイン領域と間の空乏層によるパンチスルーが発生するなどの耐圧低下が問題となってきている。ここで、ディープｎ型ウェルとは、半導体装置に形成されるｎ型ウェルの中で、最も深い位置に形成されるｎ型ウェルである。   In a semiconductor device that incorporates a plurality of linear voltage regulators, a switching power supply, and a control circuit that controls them, and controls the entire system (hereinafter referred to as a system power supply semiconductor device), countermeasures against noise from the outside are essential. As a countermeasure against this noise, a method of forming a deep n-type well under a well constituting a field effect transistor (hereinafter also simply referred to as a transistor) is widely known. However, with the formation of the deep n-type well, there is a problem of withstand voltage reduction such as punch-through due to a depletion layer between the drain region of the n-type transistor portion. Here, the deep n-type well is an n-type well formed at the deepest position among the n-type wells formed in the semiconductor device.

他方、近年はシステム電源系の半導体装置の動作の高速化が求められている。そのため、ノイズ対策による耐圧低下を抑制し、かつ、高速動作できる半導体装置の実現が求められている。   On the other hand, in recent years, there has been a demand for speeding up the operation of system power supply semiconductor devices. Therefore, realization of a semiconductor device that suppresses a decrease in breakdown voltage due to noise countermeasures and can operate at high speed is required.

特許文献１には、２０Ｖ以上の高耐圧のトランジスタにおいて、ノイズ対策による耐圧低下を防止する技術が開示されている。以下、ＭＩＳ電界効果トランジスタ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳ、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳ、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳなどと略す。   Patent Document 1 discloses a technique for preventing a breakdown voltage drop due to noise countermeasures in a high breakdown voltage transistor of 20 V or higher. Hereinafter, a MIS field effect transistor (MISFET: Metal Insulator Semiconductor Field Effect Transistor) is abbreviated as MIS, an n-channel MISFET as nMIS, and a p-channel MISFET as pMIS.

図４は、特許文献１の図１であって、３５Ｖ系高耐圧駆動回路１の断面図である。３５Ｖ系高耐圧駆動回路１は、ｐ型半導体基板３の主面に形成されており、ｐ型第１ウェル４に形成された第１高耐圧用ｎＭＩＳ５とｎ型第２ウェル６に形成された第２高耐圧用ｐＭＩＳ７とを備える。   FIG. 4 is a cross-sectional view of FIG. The 35V high voltage drive circuit 1 is formed on the main surface of the p-type semiconductor substrate 3, and is formed on the first high voltage nMIS 5 and the n-type second well 6 formed in the p-type first well 4. A second high breakdown voltage pMIS7.

第１高耐圧用ｎＭＩＳ５は、ｐ型第１ウェル４に形成された一対のｎ型第１半導体領域１２及びこれを囲むｎ型第４ウェル１０からなるｎ型ソース・ドレインを有している。ｎ型第４ウェル１０はｎ型第１半導体領域１２よりも低濃度の領域であり、素子分離２０を囲むように形成され、第１高耐圧用ｎＭＩＳ５のゲート電極１４の下まで伸びて形成されている。   The first high breakdown voltage nMIS 5 has an n-type source / drain composed of a pair of n-type first semiconductor regions 12 formed in the p-type first well 4 and an n-type fourth well 10 surrounding the pair. The n-type fourth well 10 is a region having a lower concentration than the n-type first semiconductor region 12, is formed so as to surround the element isolation 20, and is formed to extend under the gate electrode 14 of the first high breakdown voltage nMIS 5. ing.

また、ｎ型ソース・ドレイン間の基板３には、しきい値電圧制御層１５が形成され、その上にゲート絶縁膜１３及びゲート電極１４が設けられている。また、ｎ型ソース・ドレインの平面横方向の周辺には、ｐ型第２半導体領域１６からなる枠形状のｐ型ガードリングが設けられており、このｐ型ガードリングはｐ型第３ウェル８で囲まれている。また、ｐ型第１ウェル４とｐ型半導体基板３との間はｎ型第１分離領域１７によって分離されている。   A threshold voltage control layer 15 is formed on the substrate 3 between the n-type source and drain, and a gate insulating film 13 and a gate electrode 14 are provided thereon. In addition, a frame-shaped p-type guard ring made of the p-type second semiconductor region 16 is provided around the n-type source / drain in the horizontal direction of the plane. The p-type guard ring is formed of the p-type third well 8. Surrounded by The p-type first well 4 and the p-type semiconductor substrate 3 are separated from each other by an n-type first isolation region 17.

さらに、ｎ型第４ウェル１０とｎ型第１分離領域１７との間であって、ｐ型第２半導体領域１６からなるｐ型ガードリングの平面幅のほぼ中央から内側のｐ型第１ウェル４に、ｐ型埋め込み層１８が形成されている。このｐ型埋め込み層１８を設けることにより、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０からの空乏層の広がりを抑えて、ｎ型ソース・ドレインを囲むｎ型第４ウェル１０とｎ型第１分離領域１７との間の耐圧を２０Ｖ以上とすることができる。ここで、ｎ型第１分離領域１７が、上述のディープｎ型ウェルに相当する。   Further, between the n-type fourth well 10 and the n-type first isolation region 17, the p-type first well located on the inner side from approximately the center of the planar width of the p-type guard ring made of the p-type second semiconductor region 16. 4, a p-type buried layer 18 is formed. By providing the p-type buried layer 18, the expansion of the depletion layer from the n-type fourth well 10 surrounding the n-type source / drain is suppressed, and the n-type fourth well 10 and the n-type surrounding the n-type source / drain are suppressed. The breakdown voltage between the first isolation region 17 and the first isolation region 17 can be set to 20V or higher. Here, the n-type first isolation region 17 corresponds to the above-described deep n-type well.

なお、第２高耐圧用ｐＭＩＳ７は、ｎ型第２ウェル６に形成された一対のｐ型第２半導体領域１６及びこれを囲むｐ型第３ウェル８からなるｐ型ソース・ドレインを有している。ｐ型ソース・ドレイン間の基板３には、しきい値電圧制御層２２が形成され、その上にゲート絶縁膜１３及びゲート電極１４が設けられている。また、ｐ型第２分離領域１９はｐ型第１ウェル４の下に形成されている。   The second high breakdown voltage pMIS 7 has a p-type source / drain composed of a pair of p-type second semiconductor regions 16 formed in the n-type second well 6 and a p-type third well 8 surrounding the p-type second semiconductor region 16. Yes. A threshold voltage control layer 22 is formed on the substrate 3 between the p-type source and drain, and a gate insulating film 13 and a gate electrode 14 are provided thereon. The p-type second isolation region 19 is formed under the p-type first well 4.

特許文献１に記載の技術は、３５Ｖ高耐圧における技術であるが、例えば、システム電源系の半導体装置のような７Ｖ以下の低耐圧にも適用可能である。   The technique described in Patent Document 1 is a technique at a high withstand voltage of 35 V, but can also be applied to a low withstand voltage of 7 V or less such as a system power supply system semiconductor device.

しかし、特許文献１の技術を、高速動作が要求されるシステム電源系の半導体装置に適用した場合、ｐ型第１ウェル４に形成されたソースとゲート電極との間に存在する寄生容量及びｐ型第１ウェル４に形成されたドレインとゲート電極との間に存在する寄生容量により、トランジスタの動作速度を高速化できない。   However, when the technique of Patent Document 1 is applied to a system power supply system semiconductor device that requires high-speed operation, the parasitic capacitance and the p existing between the source formed in the p-type first well 4 and the gate electrode. The operation speed of the transistor cannot be increased due to the parasitic capacitance existing between the drain and the gate electrode formed in the first well 4.

高速動作が要求されるシステム電源系の半導体装置などの７Ｖ以下の低耐圧のトランジスタが高速動作できない理由について、図を用いて説明する。図５は、特許文献１の技術を７Ｖ以下の低耐圧の半導体装置に適用した場合を想定したｎ型トランジスタ部の例である。ｎ型トランジスタ部は、半導体基板１、半導体基板１上に形成されたディープｎウェル１７、ディープｎウェル１７上に形成されたｐ型ウェル４、ｐ型ウェル４内に形成されたｐ型半導体領域１８、ソース領域１２ｂ、ドレイン領域１２ａ、ｐ型ウェル４上に形成されたゲート絶縁膜１３及びゲート電極１４を備える。なお、図４におけるｎ型第４ウェル１０及びｐ型第３ウェル８は、低耐圧トランジスタの場合、設ける必要はないものと考えられる。   The reason why a low breakdown voltage transistor of 7 V or less, such as a semiconductor device of a system power supply system that requires high speed operation, cannot operate at high speed will be described with reference to the drawings. FIG. 5 is an example of an n-type transistor unit assuming that the technique of Patent Document 1 is applied to a semiconductor device with a low breakdown voltage of 7 V or less. The n-type transistor unit includes a semiconductor substrate 1, a deep n-well 17 formed on the semiconductor substrate 1, a p-type well 4 formed on the deep n-well 17, and a p-type semiconductor region formed in the p-type well 4. 18, a source region 12b, a drain region 12a, and a gate insulating film 13 and a gate electrode 14 formed on the p-type well 4. Note that it is considered that the n-type fourth well 10 and the p-type third well 8 in FIG. 4 need not be provided in the case of a low breakdown voltage transistor.

図６は、図５のｎ型トランジスタ部の等価回路図である。図５のｎ型半導体ソース領域１２ｂは図６のソース端子Ｓに、ドレイン領域１２ａは図６のドレイン端子Ｄに対応している。また、ソース領域１２ｂとｎ型半導体ドレイン領域１２ａの間にあるゲート電極１４は図６のゲート端子Ｇに対応している。図６において、電源制御電流源ｇｍｖｇはｎ型トランジスタ部を制御する電流源である。   FIG. 6 is an equivalent circuit diagram of the n-type transistor portion of FIG. The n-type semiconductor source region 12b in FIG. 5 corresponds to the source terminal S in FIG. 6, and the drain region 12a corresponds to the drain terminal D in FIG. A gate electrode 14 between the source region 12b and the n-type semiconductor drain region 12a corresponds to the gate terminal G in FIG. In FIG. 6, a power supply control current source gmvg is a current source that controls the n-type transistor unit.

図６に示したゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓを用いてトランジスタの動作速度τ１を表すと次の式１となる。
τ１＝（Ｃｇｓ＋（１−ｇｍ×Ｒｄｓ）×Ｃｇｄ）×Ｒｇ＋Ｃｄｓ×Ｒｄｓ
・・・（式１）
ここで、ｇｍは相互コンダクタンス、Ｒｄｓはドレイン・ソース間抵抗、Ｒｇはゲート抵抗を表す。 Using the gate-source capacitance Cgs, the gate-drain capacitance Cgd, and the drain-source capacitance Cds shown in FIG.
τ1 = (Cgs + (1−gm × Rds) × Cgd) × Rg + Cds × Rds
... (Formula 1)
Here, gm represents mutual conductance, Rds represents drain-source resistance, and Rg represents gate resistance.

式１において、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓは、動作速度τを決定する因子として支配的である。また、トランジスタのチャネル長及びチャネル幅を一定とした場合、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ、ドレイン・ソース間容量Ｃｄｓの大部分はＰＮ接合に起因するため、ｐ型ウェル４の不純物濃度に大きく依存する。   In Equation 1, the gate-source capacitance Cgs, the gate-drain capacitance Cgd, and the drain-source capacitance Cds are dominant as factors that determine the operation speed τ. When the channel length and channel width of the transistor are constant, most of the gate-source capacitance Cgs, the gate-drain capacitance Cgd, and the drain-source capacitance Cds are caused by the PN junction. It greatly depends on the impurity concentration.

なお、特許文献２には、ｐ型ウェル内に異なる不純物濃度を有する２つのｐ型半導体領域を備えた半導体装置が開示されている。
特開２００７−０１９２００号公報 特開２００１−２０３２７５号公報 Patent Document 2 discloses a semiconductor device including two p-type semiconductor regions having different impurity concentrations in a p-type well.
JP 2007-019200 A JP 2001-203275 A

以上説明したように、特許文献１に記載の技術では、ゲート・ソース間容量Ｃｇｓ、ゲート・ドレイン間容量Ｃｇｄ及びドレイン・ソース間容量Ｃｄｓを小さくできないため、トランジスタの動作速度を高速化できないという問題があった。   As described above, in the technique described in Patent Document 1, the gate-source capacitance Cgs, the gate-drain capacitance Cgd, and the drain-source capacitance Cds cannot be reduced, so that the operation speed of the transistor cannot be increased. was there.

本発明の一態様は、
ｐ型半導体基板上に形成されたディープｎ型ウェルと、
前記ディープｎ型ウェル上に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されたｐ型半導体領域と、
前記ｐ型半導体領域よりも前記ｐ型ウェルの表面側に形成されたｎ型半導体ソース領域及びｎ型半導体ドレイン領域と、
前記ｐ型半導体領域と前記ドレイン領域との間において前記ドレイン領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域と、
前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、を備える半導体装置である。 One embodiment of the present invention provides:
a deep n-type well formed on a p-type semiconductor substrate;
A p-type well formed on the deep n-type well;
A p-type semiconductor region formed in the p-type well;
An n-type semiconductor source region and an n-type semiconductor drain region formed on the surface side of the p-type well from the p-type semiconductor region;
A first low-concentration p-type semiconductor region formed in contact with the drain region between the p-type semiconductor region and the drain region and having a lower p-type impurity concentration than the p-type well;
And a gate electrode formed between the source region and the drain region.

ディープｎ型ウェルにより、外部からのノイズの影響を低減することができ、ｐ型半導体領域により、耐圧低下を抑制することができ、かつ、低濃度ｐ型半導体領域により、トランジスタの動作速度を向上させることができる。   The deep n-type well can reduce the influence of external noise, the p-type semiconductor region can suppress the breakdown voltage drop, and the low-concentration p-type semiconductor region improves the operation speed of the transistor. Can be made.

本発明によれば、ノイズ対策による耐圧低下を抑制し、かつ、高速動作できる半導体装置を提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device which can suppress the pressure | voltage resistant fall by noise countermeasures and can operate at high speed can be provided.

実施の形態１
以下、図面を参照して本発明の実施形態について説明する。図１は、本発明の実施の形態１に係る半導体装置の断面図である。図２は、本発明の実施例１の半導体装置のｎ型トランジスタ部の平面図であり、図２のＩ−Ｉ断面図が図１のＩ−Ｉ間の断面に対応する。 Embodiment 1
Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1 of the present invention. 2 is a plan view of the n-type transistor portion of the semiconductor device according to the first embodiment of the present invention, and the II cross-sectional view of FIG. 2 corresponds to the cross section taken along the line II of FIG.

実施の形態１に係る半導体装置は、ｐ型半導体基板５１、ディープｐ型ウェル５２、ディープｎ型ウェル５３、ｐ型ウェル５４、５６、ｎ型ウェル５５、６４、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｐ型半導体領域５８、６１、６１ｃ、ｎ型半導体領域６０、６０ｃ、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ、絶縁酸化膜６２を備える。   The semiconductor device according to the first embodiment includes a p-type semiconductor substrate 51, a deep p-type well 52, a deep n-type well 53, p-type wells 54 and 56, n-type wells 55 and 64, a low-concentration p-type semiconductor region 57a, 57b, p-type semiconductor regions 58, 61, 61c, n-type semiconductor regions 60, 60c, n-type semiconductor drain region 60a, n-type semiconductor source region 60b, p-type semiconductor drain region 61a, p-type semiconductor source region 61b, insulating oxide A film 62 is provided.

ｐ型半導体基板５１上には、島状のディープｎ型ウェル５３とディープｎ型ウェル５３の外周部にディープｐ型ウェル５２が形成されている。
ディープｐ型ウェル５２の表面側にはｐ型ウェル５４が形成されている。ｐ型ウェル５４内には、ｐ型半導体領域６１が形成されている。 On the p-type semiconductor substrate 51, an island-shaped deep n-type well 53 and a deep p-type well 52 are formed on the outer periphery of the deep n-type well 53.
A p-type well 54 is formed on the surface side of the deep p-type well 52. A p-type semiconductor region 61 is formed in the p-type well 54.

一方、ディープｎ型ウェル５３上には、島状のｐ型ウェル５６、ｎ型ウェル６４が形成されている。さらに、ディープｎ型ウェル５３上には、ｐ型ウェル５６及びｎ型ウェル６４の外周部にｎ型ウェル５５が形成されている。   On the other hand, on the deep n-type well 53, an island-shaped p-type well 56 and an n-type well 64 are formed. Further, an n-type well 55 is formed on the outer periphery of the p-type well 56 and the n-type well 64 on the deep n-type well 53.

ｎ型ウェル５５の表面側には、ｎ型半導体領域６０が形成されている。また、ｐ型ウェル５６の表面側には、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ及びｐ型半導体領域６１ｃが形成されている。ここで、ｐ型半導体領域６１ｃはｎ型半導体ソース領域６０ｂに隣接して形成されている。そして、ｎ型半導体ドレイン領域６０ａとｎ型半導体ソース領域６０ｂとの間のｐ型半導体基板５１表面上には、ゲート絶縁膜６３ｎ及びゲート電極５９ｎが形成されている。   An n-type semiconductor region 60 is formed on the surface side of the n-type well 55. An n-type semiconductor drain region 60a, an n-type semiconductor source region 60b, and a p-type semiconductor region 61c are formed on the surface side of the p-type well 56. Here, the p-type semiconductor region 61c is formed adjacent to the n-type semiconductor source region 60b. A gate insulating film 63n and a gate electrode 59n are formed on the surface of the p-type semiconductor substrate 51 between the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b.

ｎ型半導体ドレイン領域６０ａの下側には、これに接触するように、低濃度ｐ型半導体領域５７ａが形成されている。また、図２に示すように、低濃度ｐ型半導体領域５７ａは、ｐ型半導体基板５１の主面の垂直方向から見て、ｎ型半導体ドレイン領域６０ａを包含するように形成されている。   A low concentration p-type semiconductor region 57a is formed below the n-type semiconductor drain region 60a so as to be in contact therewith. As shown in FIG. 2, the low-concentration p-type semiconductor region 57a is formed so as to include the n-type semiconductor drain region 60a when viewed from the direction perpendicular to the main surface of the p-type semiconductor substrate 51.

同様に、ｎ型半導体ソース領域６０ｂの下側には、これに接触するように、低濃度ｐ型半導体領域５７ｂが形成されている。また、図２に示すように、低濃度ｐ型半導体領域５７ｂは、ｐ型半導体基板５１の主面の垂直方向から見て、ｎ型半導体ソース領域６０ｂを包含するように形成されている。   Similarly, a low concentration p-type semiconductor region 57b is formed below the n-type semiconductor source region 60b so as to be in contact therewith. As shown in FIG. 2, the low-concentration p-type semiconductor region 57b is formed so as to include the n-type semiconductor source region 60b when viewed from the direction perpendicular to the main surface of the p-type semiconductor substrate 51.

ｐ型ウェル５６内の低濃度ｐ型半導体領域５７ａ、５７ｂより深い領域すなわちｐ型半導体基板５１側には、ｐ型半導体領域５８が形成されている。ｐ型ウェル５６に形成されたｐ型半導体領域５８、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体領域６１ｃ、ゲート絶縁膜６３ｎ及びゲート電極５９ｎからｎ型トランジスタ部６６が構成されている。   A p-type semiconductor region 58 is formed in a region deeper than the low-concentration p-type semiconductor regions 57a and 57b in the p-type well 56, that is, on the p-type semiconductor substrate 51 side. A p-type semiconductor region 58, low-concentration p-type semiconductor regions 57a and 57b, an n-type semiconductor drain region 60a, an n-type semiconductor source region 60b, a p-type semiconductor region 61c, a gate insulating film 63n, and a gate formed in the p-type well 56 An n-type transistor portion 66 is constituted by the electrode 59n.

一方、ｎ型ウェル６４上にはｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ及びｎ型半導体領域６０ｃが形成されている。ここで、ｎ型半導体領域６０ｃは、ｐ型半導体ソース領域６１ｂに隣接して形成されている。また、ｐ型半導体ドレイン領域６１ａとｐ型半導体ソース領域６１ｂとの間のｐ型半導体基板５１表面上には、ゲート絶縁膜６３ｐ及びゲート電極５９ｐが形成されている。   On the other hand, on the n-type well 64, a p-type semiconductor drain region 61a, a p-type semiconductor source region 61b, and an n-type semiconductor region 60c are formed. Here, the n-type semiconductor region 60c is formed adjacent to the p-type semiconductor source region 61b. A gate insulating film 63p and a gate electrode 59p are formed on the surface of the p-type semiconductor substrate 51 between the p-type semiconductor drain region 61a and the p-type semiconductor source region 61b.

ｎ型ウェル６４に形成されたｐ型半導体ドレイン領域６１ａ、ｐ型半導体ソース領域６１ｂ、ｎ型半導体領域６０ｃ、ゲート絶縁膜６３ｐ及びゲート電極５９ｐからｐ型トランジスタ部６５が構成されている。   A p-type transistor portion 65 is constituted by the p-type semiconductor drain region 61a, the p-type semiconductor source region 61b, the n-type semiconductor region 60c, the gate insulating film 63p, and the gate electrode 59p formed in the n-type well 64.

ｎ型半導体領域６０とｐ型半導体領域６１とは、絶縁酸化膜６２により電気的に分離されている。また、ｎ型トランジスタ部６６とｐ型トランジスタ部６５も、絶縁酸化膜６２により電気的に分離されている。   The n-type semiconductor region 60 and the p-type semiconductor region 61 are electrically separated by an insulating oxide film 62. The n-type transistor portion 66 and the p-type transistor portion 65 are also electrically separated by the insulating oxide film 62.

各領域及び各ウェルのうち、不純物濃度が最も高い領域は、ｎ型半導体領域６０、ｎ型半導体ドレイン領域６０ａ、ｎ型半導体ソース領域６０ｂ、ｐ型半導体領域５８、６１、ｐ型半導体ドレイン領域６１ａ及びｐ型半導体ソース領域６１ｂである。以下、ｐ型ウェル５４、５６とｎ型ウェル５５、６４、ディープｐ型ウェル５２とディープｎ型ウェル５３、低濃度ｐ型半導体領域５７ａ、５７ｂ、ｐ型半導体基板５１の順に低くなる。また、各領域及びウェルの寄生容量の大きさもこの順序で小さくなっている。   Of each region and each well, the region having the highest impurity concentration is an n-type semiconductor region 60, an n-type semiconductor drain region 60a, an n-type semiconductor source region 60b, p-type semiconductor regions 58 and 61, and a p-type semiconductor drain region 61a. And a p-type semiconductor source region 61b. Hereinafter, the p-type wells 54 and 56 and the n-type wells 55 and 64, the deep p-type well 52 and the deep n-type well 53, the low-concentration p-type semiconductor regions 57a and 57b, and the p-type semiconductor substrate 51 become lower in this order. Further, the parasitic capacitance of each region and well is also reduced in this order.

各領域や各ウェルは、所定の形状にパターニングされたマスクを用いてｐ型やｎ型の不純物をイオン注入すること等により形成することができる。   Each region and each well can be formed by ion implantation of p-type or n-type impurities using a mask patterned in a predetermined shape.

本発明では、ｎ型トランジスタ部６６の下に形成されたディープｎ型ウェル５３を備えるため、外部からのノイズの影響を低減することができる。また、ｐ型ウェル５６内のｐ型半導体領域５８を備えるため、ディープｎ型ウェル５３とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間のパンチスルーなどによる耐圧低下を抑制することができる。さらに、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるため、トランジスタの動作速度を向上させることができる。   In the present invention, since the deep n-type well 53 formed under the n-type transistor portion 66 is provided, the influence of noise from the outside can be reduced. Further, since the p-type semiconductor region 58 in the p-type well 56 is provided, it is possible to suppress a decrease in breakdown voltage due to punch-through between the deep n-type well 53 and the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b. it can. Furthermore, since the low-concentration p-type semiconductor regions 57a and 57b are provided between the p-type semiconductor region 58 and the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b, respectively, the operation speed of the transistor can be improved.

次に、本発明によるトランジスタの動作速度の向上の原理について説明する。図３は、図１のｎ型トランジスタ部６６についての寄生素子を含んだ等価回路図である。図１のｎ型半導体ソース領域６０ｂは図３のソース端子Ｓに、ｎ型半導体ドレイン領域６０ａは図３のドレイン端子Ｄに対応している。また、ｎ型半導体ソース領域６０ｂとｎ型半導体ドレイン領域６０ａの間にあるゲート電極５９ｎは図３のゲート端子Ｇに対応している。図３において、電源制御電流源ｇｍｖｇ１はｎ型トランジスタ部６６を制御する電流源である。   Next, the principle of improving the operation speed of the transistor according to the present invention will be described. FIG. 3 is an equivalent circuit diagram including parasitic elements for the n-type transistor unit 66 of FIG. 1 corresponds to the source terminal S of FIG. 3, and the n-type semiconductor drain region 60a corresponds to the drain terminal D of FIG. Further, the gate electrode 59n between the n-type semiconductor source region 60b and the n-type semiconductor drain region 60a corresponds to the gate terminal G in FIG. In FIG. 3, a power supply control current source gmvg1 is a current source that controls the n-type transistor unit 66.

図３に示したゲート・ソース間容量Ｃｇｓ１、ゲート・ドレイン間容量Ｃｇｄ１、ドレイン・ソース間容量Ｃｄｓ１を用いてトランジスタの動作速度τ２を表すと次の式２となる。
τ２＝（Ｃｇｓ１＋（１−ｇｍ×Ｒｄｓ）×Ｃｇｄ１）×Ｒｇ＋Ｃｄｓ１×Ｒｄｓ
・・・（式２）
ここで、ゲート・ソース間容量Ｃｇｓ１、ゲート・ドレイン間容量Ｃｇｄ１、ドレイン・ソース間容量Ｃｄｓ１の大きさは、ｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む低濃度ｐ型半導体領域の不純物濃度に依存している。 Using the gate-source capacitance Cgs1, the gate-drain capacitance Cgd1, and the drain-source capacitance Cds1 shown in FIG.
τ2 = (Cgs1 + (1−gm × Rds) × Cgd1) × Rg + Cds1 × Rds
... (Formula 2)
Here, the size of the gate-source capacitance Cgs1, the gate-drain capacitance Cgd1, and the drain-source capacitance Cds1 is the same as that of the low-concentration p-type semiconductor region surrounding the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b. It depends on the impurity concentration.

従来、ｎ型半導体ドレイン領域及びｎ型半導体ソース領域を囲むｐ型ウェルの不純物濃度は１×１０１８ｃｍ−３程度であるのに対し、本発明におけるｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む低濃度ｐ型半導体領域５７ａ及び５７ｂの不純物濃度は１×１０１５ｃｍ−３程度で構成できる。ここで、一般に、容量値は不純物濃度の０．５乗に比例した値である。 Conventionally, the impurity concentration of the p-type well surrounding the n-type semiconductor drain region and the n-type semiconductor source region is about 1 × 10 18 cm −3 , whereas the n-type semiconductor drain region 60a and the n-type semiconductor source in the present invention are used. The impurity concentration of the low-concentration p-type semiconductor regions 57a and 57b surrounding the region 60b can be configured to be about 1 × 10 15 cm −3 . Here, in general, the capacitance value is a value proportional to the 0.5th power of the impurity concentration.

本発明では、ｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂを囲む領域に低濃度ｐ型半導体領域５７ａ及び５７ｂを形成したことにより、以下の式３の関係が成り立つ。
Ｃｇｓ１＜Ｃｇｓ、Ｃｇｄ１＜Ｃｇｄ、Ｃｄｓ１＜Ｃｄｓ・・・（式３）
従って、式１及び式２及び式３より、τ２＜τ１が成り立つ。これは本発明により、ゲート・ソース間容量Ｃｇｓとゲート・ドレイン間容量Ｃｇｄとドレイン・ソース間容量Ｃｄｓを小さくすることができ、トランジスタの動作速度を向上できることを示している。 In the present invention, since the low-concentration p-type semiconductor regions 57a and 57b are formed in the region surrounding the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b, the relationship of the following Expression 3 is established.
Cgs1 <Cgs, Cgd1 <Cgd, Cds1 <Cds (Formula 3)
Therefore, τ2 <τ1 holds from Equation 1, Equation 2, and Equation 3. This shows that according to the present invention, the gate-source capacitance Cgs, the gate-drain capacitance Cgd, and the drain-source capacitance Cds can be reduced, and the operation speed of the transistor can be improved.

なお、実施の形態１では、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるが、ドレイン側だけに低濃度ｐ型半導体領域５７ａのみを備えていてもよい。これにより、少なくともＣｇｄ１＜Ｃｇｄ、Ｃｄｓ１＜Ｃｄｓとなり、高速化を達成することができる。   In the first embodiment, low-concentration p-type semiconductor regions 57a and 57b are provided between the p-type semiconductor region 58 and the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b, respectively. Only the concentration p-type semiconductor region 57a may be provided. As a result, at least Cgd1 <Cgd and Cds1 <Cds, and high speed can be achieved.

以上説明したように、本発明では、ｎ型トランジスタ部６６の下に形成されたディープｎ型ウェル５３を備えるため、外部からのノイズの影響を低減することができる。また、ｐ型ウェル５６内のｐ型半導体領域５８を備えるため、ディープｎ型ウェル５３とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間のパンチスルーなどによる耐圧低下を抑制することができる。さらに、ｐ型半導体領域５８とｎ型半導体ドレイン領域６０ａ及びｎ型半導体ソース領域６０ｂと間に、それぞれ低濃度ｐ型半導体領域５７ａ及び５７ｂを備えるため、トランジスタの動作速度を向上させることができる。   As described above, the present invention includes the deep n-type well 53 formed under the n-type transistor portion 66, so that the influence of noise from the outside can be reduced. Further, since the p-type semiconductor region 58 in the p-type well 56 is provided, it is possible to suppress a decrease in breakdown voltage due to punch-through between the deep n-type well 53 and the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b. it can. Furthermore, since the low-concentration p-type semiconductor regions 57a and 57b are provided between the p-type semiconductor region 58 and the n-type semiconductor drain region 60a and the n-type semiconductor source region 60b, respectively, the operation speed of the transistor can be improved.

さらに、本発明では、低濃度ｐ型半導体領域５７ａ及び５７ｂを設けたことにより、ｎ型半導体ドレイン領域６０ａとディープｎ型ウェルとの間に形成される寄生トランジスタのインピーダンスが抑えられる。そのため、ラッチアップ発生のトリガとなる寄生トランジスタのベース・エミッタ間が順バイアスされにくくなり、ラッチアップ耐量を向上させることもできる。   Furthermore, in the present invention, by providing the low concentration p-type semiconductor regions 57a and 57b, the impedance of the parasitic transistor formed between the n-type semiconductor drain region 60a and the deep n-type well can be suppressed. Therefore, the forward bias between the base and emitter of the parasitic transistor that triggers the occurrence of latch-up is less likely to occur, and the latch-up resistance can be improved.

本発明の実施例１の半導体装置の断面図である。It is sectional drawing of the semiconductor device of Example 1 of this invention. 本発明の実施例１の半導体装置のｎ型トランジスタ部の平面図である。It is a top view of the n-type transistor part of the semiconductor device of Example 1 of this invention. 本発明の実施例１の半導体装置のｎ型トランジスタ部の等価回路図である。It is an equivalent circuit schematic of the n-type transistor part of the semiconductor device of Example 1 of this invention. 特許文献１に記載の半導体装置の断面図である。2 is a cross-sectional view of a semiconductor device described in Patent Document 1. FIG. 特許文献１に記載の半導体装置を７Ｖ以下の低耐圧に応用した場合のｎ型トランジスタ部の断面図である。It is sectional drawing of the n-type transistor part at the time of applying the semiconductor device of patent document 1 to the low withstand voltage of 7 V or less. 図５のｎ型トランジスタ部の等価回路図である。FIG. 6 is an equivalent circuit diagram of the n-type transistor unit in FIG. 5.

符号の説明Explanation of symbols

５１ ｐ型半導体基板
５２ ディープｐ型ウェル
５３ ディープｎ型ウェル
５４、５６ ｐ型ウェル
５５、６４ ｎ型ウェル
５７ａ、５７ｂ 低濃度ｐ型半導体領域
５８、６１、６１ｃ ｐ型半導体領域
５９ｎ、５９ｐ ゲート電極
６０、６０ｃ ｎ型半導体領域
６０ａ ｎ型半導体ドレイン領域
６０ｂ ｎ型半導体ソース領域
６１ａ ｐ型半導体ドレイン領域
６１ｂ ｐ型半導体ソース領域
６２ 絶縁酸化膜
６３ｎ、６３ｐ ゲート絶縁膜
６５ ｐ型トランジスタ部
６６ ｎ型トランジスタ部
Ｇ ゲート端子
Ｄ ドレイン端子
Ｓ ソース端子
Ｒｇ ゲート抵抗
Ｒｄｓ ドレイン・ソース間抵抗
Ｃｇｓ、Ｃｇｓ１ ゲート・ソース間容量
Ｃｇｄ、Ｃｇｄ１ ゲート・ドレイン間容量
Ｃｄｓ、Ｃｄｓ１ ドレイン・ソース間容量
ｇｍｖｇ、ｇｍｖｇ１ 電源制御電流源 51 p-type semiconductor substrate 52 deep p-type well 53 deep n-type well 54, 56 p-type well 55, 64 n-type wells 57a, 57b low-concentration p-type semiconductor regions 58, 61, 61c p-type semiconductor regions 59n, 59p gate electrodes 60, 60c n-type semiconductor region 60a n-type semiconductor drain region 60b n-type semiconductor source region 61a p-type semiconductor drain region 61b p-type semiconductor source region 62 insulating oxide film 63n, 63p gate insulating film 65 p-type transistor portion 66 n-type transistor Part G Gate terminal D Drain terminal S Source terminal Rg Gate resistance Rds Drain-source resistance Cgs, Cgs1 Gate-source capacitance Cgd, Cgd1 Gate-drain capacitance Cds, Cds1 Drain-source capacitance gmvg, gmvg1 Power control current source

Claims (7)

ｐ型半導体基板上に形成されたディープｎ型ウェルと、
前記ディープｎ型ウェル上に形成されたｐ型ウェルと、
前記ｐ型ウェル内に形成されたｐ型半導体領域と、
前記ｐ型半導体領域よりも前記ｐ型ウェルの表面側に形成されたｎ型半導体ソース領域及びｎ型半導体ドレイン領域と、
前記ｐ型半導体領域と前記ドレイン領域との間において前記ドレイン領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第１の低濃度ｐ型半導体領域と、
前記ソース領域と前記ドレイン領域との間に形成されたゲート電極と、を備える半導体装置。 a deep n-type well formed on a p-type semiconductor substrate;
A p-type well formed on the deep n-type well;
A p-type semiconductor region formed in the p-type well;
An n-type semiconductor source region and an n-type semiconductor drain region formed on the surface side of the p-type well from the p-type semiconductor region;
A first low-concentration p-type semiconductor region formed in contact with the drain region between the p-type semiconductor region and the drain region and having a lower p-type impurity concentration than the p-type well;
A semiconductor device comprising: a gate electrode formed between the source region and the drain region. 前記基板主面の垂直方向から見て、前記ゲート電極の形成領域と前記第１の低濃度ｐ型半導体領域の形成領域とが、重ならないことを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein the gate electrode formation region and the first low-concentration p-type semiconductor region formation region do not overlap each other when viewed from a direction perpendicular to the substrate main surface. 前記基板主面の垂直方向から見て、前記第１の低濃度ｐ型半導体領域の形成領域が、前記ドレイン領域の形成領域を、包含していることを特徴とする請求項１又は２に記載の半導体装置。   The formation region of the first low-concentration p-type semiconductor region includes the formation region of the drain region as viewed from the direction perpendicular to the main surface of the substrate. Semiconductor device. 前記ｐ型半導体領域と前記ソース領域との間において前記ソース領域と接触して形成され、前記ｐ型ウェルよりもｐ型不純物濃度が低濃度である第２の低濃度ｐ型半導体領域をさらに備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。   A second low-concentration p-type semiconductor region is formed between the p-type semiconductor region and the source region in contact with the source region and has a lower p-type impurity concentration than the p-type well. The semiconductor device according to claim 1, wherein: 前記基板主面の垂直方向から見て、前記ゲート電極の形成領域と前記第２の低濃度ｐ型半導体領域の形成領域とが、重ならないことを特徴とする請求項４に記載の半導体装置。   5. The semiconductor device according to claim 4, wherein the gate electrode formation region and the second low-concentration p-type semiconductor region formation region do not overlap each other when viewed from a direction perpendicular to the substrate main surface. 前記基板主面の垂直方向から見て、前記第２の低濃度ｐ型半導体領域の形成領域が、前記ソース領域の形成領域を、包含していることを特徴とする請求項４又は５に記載の半導体装置。   The formation region of the second low-concentration p-type semiconductor region includes the formation region of the source region as viewed from the direction perpendicular to the main surface of the substrate. Semiconductor device. 前記ｐ型半導体領域は、前記ｐ型ウェルよりもｐ型不純物濃度が高濃度であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the p-type semiconductor region has a higher p-type impurity concentration than the p-type well.
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* Cited by examiner, † Cited by third party
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JP2015159170A (en) * 2014-02-24 2015-09-03 セイコーエプソン株式会社 Semiconductor device and method of manufacturing the same

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