JP2010044258A

JP2010044258A - Cholesteric liquid crystal display element and method for driving the same

Info

Publication number: JP2010044258A
Application number: JP2008208917A
Authority: JP
Inventors: Makoto Fukuda; 眞福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2008-08-14
Filing date: 2008-08-14
Publication date: 2010-02-25

Abstract

PROBLEM TO BE SOLVED: To materialize a method for driving a cholesteric liquid crystal display device, with which occurrence of image persistence is reduced. SOLUTION: In the method for driving a cholesteric liquid crystal display element 10, a first AC voltage W equal to or higher than a threshold value to change an orientation state of a cholesteric liquid crystal is applied between electrodes 14, 15 placed opposite to each other and holding the cholesteric liquid crystal 12 in between, and, subsequent to the application of the first AC voltage, a second AC voltage T equal to or lower than the threshold value is applied between the electrodes 14, 15 placed opposite to each other continuously for a period equal to or longer than a prescribed period of time. COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、コレステリック液晶表示素子およびその駆動方法に関する。 The present invention relates to a cholesteric liquid crystal display element and a driving method thereof.

近年、電源を切っても表示内容を保持できる書換え可能な表示デバイスとして、電子ペーパーの開発が盛んに進められている。電子ペーパーは、電源を切ってもメモリ表示可能な超低消費電力と、目に優しく、疲れない反射型の表示と紙のような可撓性があるフレキシブルで薄型の表示体の実現を目指して研究が進められている。電子ペーパーの利用が期待されている応用分野として、電子書籍を筆頭に、モバイル端末機器のサブディスプレイやＩＣカードの表示部など、多様な応用形態が提案されている。 In recent years, electronic paper has been actively developed as a rewritable display device that can retain display contents even when the power is turned off. Electronic paper aims to realize ultra-low power consumption that enables memory display even when the power is turned off, a reflective display that is easy on the eyes and does not get tired, and a flexible and thin display body that is flexible like paper Research is ongoing. As application fields in which electronic paper is expected to be used, various application forms such as electronic books, sub-displays for mobile terminal devices, and display units for IC cards have been proposed.

電子ペーパーの表示方式として、電気泳動方式、電子粉流体方式、ツイストボール方式、液晶表示装置、有機ＥＬ表示ディスプレイなど各種の表示方式が提案されている。電気泳動方式は、帯電粒子を液体で移動させる方式である。電子粉流体方式は、帯電トナーを気体中で移動させる方式である。ツイストボール方式は、二色に色分けされた帯電粒子を回転させる方式である。有機ＥＬ表示素子（有機エレクトロ・ルミネッセンス表示デバイス）は、有機材料からなる複数の薄膜を陰極と陽極で挟み込んだ構造の自発光型のディスプレイである。有機ＥＬ表示素子は、メモリ性が無いため、電子ペーパーの分類に入れない場合もある。液晶表示装置は、液晶層をそれぞれ画素電極と対向電極で挟み込んだ構造を有する非自発光型のディスプレイである。 Various display methods such as an electrophoretic method, an electronic powder fluid method, a twist ball method, a liquid crystal display device, and an organic EL display display have been proposed as display methods for electronic paper. The electrophoresis method is a method in which charged particles are moved by a liquid. The electronic powder fluid system is a system in which charged toner is moved in a gas. The twist ball method is a method of rotating charged particles that are color-coded in two colors. An organic EL display element (organic electroluminescence display device) is a self-luminous display having a structure in which a plurality of thin films made of an organic material are sandwiched between a cathode and an anode. Since the organic EL display element does not have a memory property, it may not be included in the classification of electronic paper. A liquid crystal display device is a non-self-luminous display having a structure in which a liquid crystal layer is sandwiched between a pixel electrode and a counter electrode.

カラー表示電子ペーパーにおいて圧倒的に有利な方式が液晶表示装置であり、中でもコレステリック液晶表示装置が有利である。コレステリック液晶表示装置は、液晶層の干渉反射を利用した双安定性のある選択反射型ディスプレイである。コレステリック液晶は、カライラルネマティック液晶とも称されることがあり、ネマティック液晶にキラル性の添加剤（カイラル材）を比較的多く（数十％）添加することにより、ネマティック液晶の分子がらせん状のコレステリック相を形成する液晶である。 A liquid crystal display device is an overwhelmingly advantageous method for color display electronic paper, and a cholesteric liquid crystal display device is particularly advantageous. The cholesteric liquid crystal display device is a bistable selective reflection display using interference reflection of a liquid crystal layer. Cholesteric liquid crystals are sometimes referred to as chiral nematic liquid crystals, and by adding a relatively large amount (several tens of percent) of chiral additives (chiral materials) to nematic liquid crystals, the molecules of nematic liquid crystals are helical. It is a liquid crystal that forms a cholesteric phase.

図１の（Ａ）および（Ｂ）は、コレステリック液晶の状態を説明する図である。図１の（Ａ）および（Ｂ）に示すように、コレステリック液晶を利用した表示素子１０は、上側基板１１と、コレステリック液晶層１２と、下側基板１３と、有する。コレステリック液晶には、図１の（Ａ）に示すように、らせん軸が光の入射方向に向かう、つまり入射光を反射するプレーナ状態と、図１（Ｂ）に示すように、らせん軸が光の入射方向に交わる方向に向かう、つまり入射光を透過するフォーカルコニック状態と、があり、これらの状態は、無電界下でも安定してその状態が保持される。 (A) and (B) of FIG. 1 are diagrams for explaining the state of the cholesteric liquid crystal. As shown in FIGS. 1A and 1B, the display element 10 using cholesteric liquid crystal has an upper substrate 11, a cholesteric liquid crystal layer 12, and a lower substrate 13. In the cholesteric liquid crystal, as shown in FIG. 1A, the spiral axis is in the incident direction of light, that is, in a planar state in which incident light is reflected, and as shown in FIG. There is a focal conic state that passes in the direction that intersects the incident direction, that is, the incident light is transmitted, and these states are stably maintained even in the absence of an electric field.

プレーナ状態の時には、液晶分子のらせんピッチに応じた波長の光を反射する。反射が最大となる波長λは、液晶の平均屈折率ｎ、らせんピッチｐから次の式で表される。 In the planar state, light having a wavelength corresponding to the helical pitch of the liquid crystal molecules is reflected. The wavelength λ at which the reflection is maximum is expressed by the following formula from the average refractive index n of the liquid crystal and the helical pitch p.

λ＝ｎ・ｐ
一方、反射帯域Δλは、液晶の屈折率異方性Δｎにより大きく異なる。 λ = n · p
On the other hand, the reflection band Δλ varies greatly depending on the refractive index anisotropy Δn of the liquid crystal.

プレーナ状態の時には、入射光が反射するので「明」状態、すなわち白を表示することができる。一方、フォーカルコニック状態の時には、下側基板１３の下に光吸収層を設けることにより、液晶層を透過した光が吸収されるので「暗」状態、すなわち黒を表示することができる。 In the planar state, incident light is reflected, so that a “bright” state, that is, white can be displayed. On the other hand, in the focal conic state, by providing a light absorption layer under the lower substrate 13, light transmitted through the liquid crystal layer is absorbed, so that a "dark" state, that is, black can be displayed.

次に、コレステリック液晶を利用した表示素子の駆動方法を説明する。 Next, a method for driving a display element using cholesteric liquid crystal will be described.

図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。 FIG. 2 shows an example of voltage-reflectance characteristics of a general cholesteric liquid crystal. The horizontal axis represents the voltage value (V) of the pulse voltage applied with a predetermined pulse width between the electrodes sandwiching the cholesteric liquid crystal, and the vertical axis represents the reflectance (%) of the cholesteric liquid crystal. The solid curve P shown in FIG. 2 shows the voltage-reflectance characteristics of the cholesteric liquid crystal whose initial state is the planar state, and the broken curve FC shows the voltage-reflectance characteristics of the cholesteric liquid crystal whose initial state is the focal conic state. .

図２は、一般的なコレステリック液晶の電圧−反射率特性の一例を示している。横軸は、コレステリック液晶を挟む電極間に所定のパルス幅で印加されるパルス電圧の電圧値（Ｖ）を表し、縦軸はコレステリック液晶の相対的な反射率（％）を表している。図２に示す実線の曲線Ｐは、初期状態がプレーナ状態のコレステリック液晶の電圧−反射率特性を示し、破線の曲線ＦＣは、初期状態がフォーカルコニック状態のコレステリック液晶の電圧−反射率特性を示す。 FIG. 2 shows an example of voltage-reflectance characteristics of a general cholesteric liquid crystal. The horizontal axis represents the voltage value (V) of the pulse voltage applied with a predetermined pulse width between the electrodes sandwiching the cholesteric liquid crystal, and the vertical axis represents the relative reflectance (%) of the cholesteric liquid crystal. The solid curve P shown in FIG. 2 shows the voltage-reflectance characteristics of the cholesteric liquid crystal whose initial state is the planar state, and the broken curve FC shows the voltage-reflectance characteristics of the cholesteric liquid crystal whose initial state is the focal conic state. .

図２において、電極間に所定の電圧（例えば±３６Ｖ）を印加して、コレステリック液晶中に相対的に強い電界を発生させると、液晶分子のらせん構造は完全にほどけて、すべての分子が電界の方向に従うホメオトロピック状態になる。次に、液晶分子がホメオトロピック状態の時に、印加電圧を±３６Ｖから所定の電圧（例えば、±４Ｖ）に急激に低下させて、液晶中の電界を急激にほぼゼロにすると、液晶のらせん軸は電極に垂直になり、らせんピッチに応じた光を選択的に反射するプレーナ状態になる。 In FIG. 2, when a predetermined voltage (for example, ± 36 V) is applied between the electrodes to generate a relatively strong electric field in the cholesteric liquid crystal, the helical structure of the liquid crystal molecules is completely unwound and all molecules are exposed to the electric field. It becomes homeotropic according to the direction of. Next, when the applied voltage is suddenly reduced from ± 36 V to a predetermined voltage (for example, ± 4 V) when the liquid crystal molecules are in the homeotropic state, and the electric field in the liquid crystal is suddenly made substantially zero, the helical axis of the liquid crystal Becomes perpendicular to the electrode and is in a planar state that selectively reflects light according to the helical pitch.

一方、電極間に所定の電圧（例えば、±２０Ｖ）を印加し、コレステリック液晶中に相対的に弱い電界を発生させると、液晶分子のらせん構造が完全には解けない状態になる。この状態において、印加電圧を±２０Ｖから±４Ｖに急激に低下させて、液晶中の電界を急激にほぼゼロにするか、あるいは強い電界を印加し緩やかに電界を除去した場合は、液晶分子のらせん軸が電極に平行になり、入射光を透過するフォーカルコニック状態になる。 On the other hand, when a predetermined voltage (for example, ± 20 V) is applied between the electrodes to generate a relatively weak electric field in the cholesteric liquid crystal, the helical structure of the liquid crystal molecules cannot be completely solved. In this state, when the applied voltage is suddenly reduced from ± 20 V to ± 4 V and the electric field in the liquid crystal is suddenly made almost zero, or when a strong electric field is applied and the electric field is gently removed, The helical axis is parallel to the electrode, and a focal conic state in which incident light is transmitted is obtained.

また、中間的な強さの電界を印加し、急激に電界を除去すると、プレーナ状態とフォーカルコニック状態が混在し、中間調の表示が可能となる。以上の現象を利用して、表示を行う。上記の電圧応答特性に基づく駆動方法の原理を図３および図４で説明する。 In addition, when an electric field having an intermediate strength is applied and the electric field is rapidly removed, a planar state and a focal conic state are mixed, and halftone display is possible. Display is performed using the above phenomenon. The principle of the driving method based on the voltage response characteristic will be described with reference to FIGS.

図３は、コレステリック液晶を前の状態に関らずプレーナ状態にする電圧パルスおよびそのパルス応答特性を示し、（Ａ）がパルス幅数十ｍｓの±３６Ｖの電圧パルスを、（Ｂ）が（Ａ）の電圧パルスに対するパルス応答特性を示す。また、図４は、プレーナ状態のコレステリック液晶の一部またはすべてをフォーカルコニック状態にする電圧パルスおよびそのパルス応答特性を示し、（Ａ）がパルス幅２ｍｓの±２０Ｖの電圧パルスを、（Ｂ）が（Ａ）の電圧パルスに対するパルス応答特性を示し、（Ｃ）がパルス幅１ｍｓの±２０Ｖの電圧パルスを、（Ｄ）が（Ｃ）の電圧パルスに対するパルス応答特性を示す。それぞれの応答特性において、横軸は電圧（Ｖ）を表し、縦軸は反射率（％）を表す。液晶の駆動パルスとしてよく知られているように、電圧パルスは、分極による液晶の劣化を防止するために、正極性と負極性のパルスを組み合わせている。 FIG. 3 shows a voltage pulse that causes the cholesteric liquid crystal to be in a planar state regardless of the previous state and its pulse response characteristics. FIG. 3A shows a voltage pulse of ± 36 V with a pulse width of several tens of ms, and FIG. The pulse response characteristic with respect to the voltage pulse of A) is shown. FIG. 4 shows a voltage pulse that causes a part or all of the cholesteric liquid crystal in the planar state to be in the focal conic state and its pulse response characteristic. FIG. 4A shows a voltage pulse of ± 20 V with a pulse width of 2 ms. Shows pulse response characteristics for the voltage pulse of (A), (C) shows a voltage pulse of ± 20 V with a pulse width of 1 ms, and (D) shows a pulse response characteristic for the voltage pulse of (C). In each response characteristic, the horizontal axis represents voltage (V), and the vertical axis represents reflectance (%). As is well known as a driving pulse for liquid crystal, a voltage pulse combines positive and negative pulses in order to prevent deterioration of the liquid crystal due to polarization.

図３（Ａ）および（Ｂ）に示すようにパルス幅が大きい場合には、実線で示すように、初期状態がプレーナ状態だと、電圧をある範囲に上げると、フォーカルコニック状態となり、さらに電圧を上げると、再度プレーナ状態となる。破線で示すように、初期状態がフォーカルコニック状態だと、パルス電圧を上げるにつれて次第にプレーナ状態になる。 When the pulse width is large as shown in FIGS. 3 (A) and 3 (B), as shown by the solid line, if the initial state is the planar state, when the voltage is raised to a certain range, the focal conic state is established. If you raise, you will be in the planar state again. As indicated by a broken line, when the initial state is the focal conic state, the planar state is gradually increased as the pulse voltage is increased.

パルス幅が大きい場合に、初期状態がプレーナ状態とフォーカルコニック状態のいずれでも必ずプレーナ状態になるパルス電圧は±３６Ｖである。また、この中間のパルス電圧では、プレーナ状態とフォーカルコニック状態が混在した状態になり、中間調が得られる。一方、図４の（Ａ）および（Ｂ）に示すように、パルス幅が２ｍｓの場合には、初期状態がプレーナ状態では、パルス電圧が１０Ｖでは反射率は変化しないが、それ以上大きな電圧になるとプレーナ状態とフォーカルコニック状態が混在した状態になり、反射率が低下する。反射率の低下量は電圧が大きくなるに従って大きくなるが、３６Ｖよりさらに大きな電圧になると反射率の低下量は一定となる。これは、初期状態がプレーナ状態とフォーカルコニック状態が混在した状態でも同じである。従って、初期状態がプレーナ状態である場合に、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスを１回印加すると、反射率はある程度低下する。このようにしてプレーナ状態とフォーカルコニック状態が混在した状態で反射率が少し低下した状態で、パルス幅が２ｍｓでパルス電圧が２０Ｖの電圧パルスをさらに印加すると、反射率はさらに低下する。これを繰り返すと、反射率は所定値まで低下する。図４の（Ｃ）および（Ｄ）に示すように、パルス幅が１ｍｓの場合には、パルス幅が２ｍｓの場合と同様に、電圧パルスを印加することにより反射率が低下するが、反射率の低下具合はパルス幅が２ｍｓの場合と比べて小さい。パルス幅が狭い場合には、同じ電圧でも反射率の低下具体は小さくなる。 When the pulse width is large, the pulse voltage at which the initial state is always the planar state regardless of the planar state or the focal conic state is ± 36V. Also, with this intermediate pulse voltage, the planar state and the focal conic state are mixed, and a halftone is obtained. On the other hand, as shown in FIGS. 4A and 4B, when the pulse width is 2 ms, the reflectivity does not change when the pulse voltage is 10 V when the initial state is the planar state. Then, the planar state and the focal conic state are mixed, and the reflectance decreases. The amount of decrease in reflectance increases as the voltage increases, but the amount of decrease in reflectance becomes constant when the voltage is higher than 36V. This is the same even when the initial state is a mixture of the planar state and the focal conic state. Therefore, when the initial state is the planar state, when a voltage pulse having a pulse width of 2 ms and a pulse voltage of 20 V is applied once, the reflectance is reduced to some extent. In this way, when the planar state and the focal conic state are mixed and the reflectance is slightly lowered, when a voltage pulse having a pulse width of 2 ms and a pulse voltage of 20 V is further applied, the reflectance is further lowered. When this is repeated, the reflectance decreases to a predetermined value. As shown in FIGS. 4C and 4D, when the pulse width is 1 ms, the reflectance is lowered by applying a voltage pulse, as in the case where the pulse width is 2 ms. The degree of decrease is smaller than that when the pulse width is 2 ms. When the pulse width is narrow, the decrease in reflectance, specifically the same voltage, becomes small.

以上のことから、数十ｍｓのパルス幅で±３６Ｖのパルスを印加すればプレーナ状態になり、１〜２ｍｓのパルス幅で±２０Ｖ程度のパルスを印加すればプレーナ状態とフォーカルコニック状態が混在した状態になって反射率が低下し、反射率の低下量は、パルスの累積時間に関係すると考えられる。 From the above, if a pulse of ± 36 V is applied with a pulse width of several tens of ms, a planar state is obtained, and if a pulse of about ± 20 V is applied with a pulse width of 1 to 2 ms, a planar state and a focal conic state are mixed. It is considered that the reflectivity decreases and the reflectivity decrease amount is related to the pulse accumulation time.

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。例えば、特許文献１では、高電圧（例えば±３６Ｖ）で幅の広いリセットパルスを印加するリセット動作により画素をプレーナ状態にした後、リセットパルスより低電圧（例えば±２０Ｖ）で幅の狭い書き込みパルスを印加する書き込み動作によりプレーナ状態の画素をフォーカルコニック状態に変化させる。書き込みパルスの印加回数を調整することにより、多階調表示が可能である。なお、異なるパルス幅の書き込みパルスを組み合わせる場合もある。 Various driving methods have been proposed for multi-tone display methods using cholesteric liquid crystals. For example, in Patent Document 1, after a pixel is brought into a planar state by a reset operation in which a wide reset pulse is applied at a high voltage (for example, ± 36 V), a write pulse having a lower voltage (for example, ± 20 V) and a narrow width than the reset pulse. The pixel in the planar state is changed to the focal conic state by the writing operation of applying. Multi-tone display is possible by adjusting the number of application times of the writing pulse. In some cases, write pulses having different pulse widths are combined.

液晶のようなメモリ性を有する表示材料を使用する表示装置においては、同じ表示を書き換えることなく長時間放置した場合、次の表示に書き換えた際に、前の表示パターンは薄く残像として残る、いわゆる「焼付け」が発生する場合がある。この「焼付け」の発生を防止するために、各種の方法が提案されている。例えば、表示素子の温度をセンサでモニタし、所定温度以上で所定以上の温度変化を検出した場合に、焼付け防止用の表示画面に変更する方法が提案されている。しかし、「焼付け」は、所定温度以上で所定以上の温度変化が発生する場合に限らず発生するので、このような場合の「焼付け」を防止できない。また。この方法を実現するには、温度センサやシーケンスを行うための制御回路を設ける必要があり、コスト増加を招く。 In a display device using a display material having a memory property such as liquid crystal, when the same display is left for a long time without rewriting, the previous display pattern remains thin as an afterimage when rewritten to the next display, so-called “Baking” may occur. Various methods have been proposed to prevent the occurrence of this “baking”. For example, a method has been proposed in which the temperature of a display element is monitored by a sensor, and when a temperature change equal to or higher than a predetermined temperature is detected, the display screen is changed to a display screen for preventing burning. However, “baking” occurs not only when the temperature changes more than a predetermined temperature at a predetermined temperature or higher, so “baking” in such a case cannot be prevented. Also. In order to realize this method, it is necessary to provide a temperature sensor and a control circuit for performing a sequence, resulting in an increase in cost.

また、液晶の封入後、所定の温度プログラムでエージングを行うことにより焼付けを発生しにくくすることが提案されている。しかし、この方法は、使用開始から短時間に発生する初期的な「焼付け」を防止するもので、同じ表示を長時間行うと、再び「焼付け」が発生するという問題がある。この問題を解決するには、長時間表示の後に再びエージングを行う必要があるが、そのような対処方法は実用的でない。 In addition, it has been proposed that after the liquid crystal is sealed, aging is performed with a predetermined temperature program to make it difficult to cause baking. However, this method prevents the initial “burning” that occurs in a short time from the start of use, and there is a problem that “burning” occurs again if the same display is performed for a long time. In order to solve this problem, it is necessary to perform aging again after long-time display, but such a countermeasure is not practical.

さらに、書き込み電圧を印加する前に行うリセット動作において、十分な電圧を印加して、液晶の配向状態を一層完全に揃える方法が提案されている。しかし、この方法では、高い電圧を液晶に印加するため消費電力が増加するという問題があると共に、リセット前の履歴を完全に除去することは難しく、再び書き込みを行うと「焼付け」の程度は低減されても、完全に除去するのは難しいという問題がある。 Furthermore, a method has been proposed in which a sufficient voltage is applied in the reset operation performed before the writing voltage is applied so that the alignment state of the liquid crystal is more completely aligned. However, with this method, there is a problem that power consumption increases because a high voltage is applied to the liquid crystal, and it is difficult to completely remove the history before reset, and the degree of “burning” is reduced when writing is performed again. However, it is difficult to remove completely.

国際公開ＷＯ２００７／１１０９４９Ａ１International Publication WO2007 / 110949A1 特開２００４−２１９７１５号公報JP 2004-219715 A 特開２００４−２４０２０３号公報JP 2004-240203 A 特開２００２−０１４３２５号公報JP 2002-014325 A

開示の実施形態は、メモリ性を有するコレステリック液晶表示装置において、同じ表示を書き換えることなく長時間放置した後で次の表示に書き換えた際に、前の表示パターンが薄く残像として残る、いわゆる「焼付け」の発生を低減することを目的とする。 In the disclosed cholesteric liquid crystal display device having memory characteristics, when the same display is left for a long time without being rewritten and then rewritten to the next display, the previous display pattern remains as a thin afterimage, so-called “burn-in” The purpose is to reduce the occurrence of "."

実施形態のコレステリック液晶表示素子の駆動方法は、コレステリック液晶を挟持する対向する電極間に前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を印加し、前記第１の交流電圧の印加に続いて、前記対向する電極間に前記閾値以下の第２の交流電圧を、所定時間以上連続して印加する、ことを特徴とする。 In the driving method of the cholesteric liquid crystal display element according to the embodiment, a first AC voltage that is equal to or higher than a threshold value that changes an alignment state of the cholesteric liquid crystal is applied between opposing electrodes that sandwich the cholesteric liquid crystal, and the first AC voltage is Subsequent to the application, a second AC voltage equal to or lower than the threshold value is continuously applied between the opposing electrodes for a predetermined time or more.

実施形態のコレステリック液晶表示素子およびその駆動方法によれば、簡単な構成で「焼付け」の発生を低減できる。 According to the cholesteric liquid crystal display element and the driving method thereof according to the embodiment, occurrence of “burn-in” can be reduced with a simple configuration.

まず、実施形態のコレステリック液晶表示素子およびその駆動方法の動作原理を説明する。研究の結果によれば、コレステリック液晶表示素子における「焼付け」の発生は、以下のようなメカニズムで発生すると推測される。 First, the operation principle of the cholesteric liquid crystal display element and the driving method thereof according to the embodiment will be described. According to the results of research, the occurrence of “baking” in a cholesteric liquid crystal display element is presumed to occur by the following mechanism.

液晶層内の電極界面近傍には、電極表面にアンカリングされ、電界に対して完全に応答できない液晶分子層が存在すると考えられる。また、それらの液晶の配向状態に影響される液晶層が電極面からある距離まで存在すると考えられる。しかしながら、これらの液晶分子は、長期間同じ表示のまま放置した場合には、熱振動など、電気的な力以外の力により、時間をかけてゆっくりとその表示状態の配向に変化していく。これら電極界面近傍の液晶分子は、次の書換え時に電圧を印加しても電気的な力では完全に応答しないため、少なからず前の表示時の状態に影響された配向状態となる。例えば、長時間プレーナ状態であった画素とフォーカルコニック状態であった画素とを同じように書き換えた場合に、両者の液晶の配向状態に差が生じ、プレーナ状態であった画素はわずかに反射状態が高く、フォーカルコニック状態であった画素はわずかに反射状態が低くなる。この明度差が焼きつけとして認識されると考えられる。 In the vicinity of the electrode interface in the liquid crystal layer, a liquid crystal molecular layer that is anchored on the electrode surface and cannot completely respond to the electric field is considered to exist. Further, it is considered that the liquid crystal layer affected by the alignment state of the liquid crystal exists up to a certain distance from the electrode surface. However, when these liquid crystal molecules are left in the same display for a long time, they gradually change to the display state orientation over time due to a force other than an electrical force such as thermal vibration. The liquid crystal molecules in the vicinity of the electrode interface do not respond completely with an electric force even when a voltage is applied at the next rewriting, so that the alignment state is influenced by the state at the time of the previous display. For example, when a pixel that has been in a planar state for a long time and a pixel that has been in a focal conic state are rewritten in the same way, there is a difference in the alignment state of the liquid crystal between the two, and the pixel that has been in the planar state is slightly reflected. The pixels in the focal conic state are slightly lower in the reflection state. This brightness difference is considered to be recognized as burn-in.

図５は、この焼付け現象を説明する図である。リセットパルスＲを印加する前の長時間維持された状態が、１点鎖線で示すプレーナ状態、破線で示すフォーカルコニック状態、および実線で示すプレーナ状態とフォーカルコニック状態が混在した状態であるとする。図示のように、プレーナ状態では反射率が高く高輝度であり、フォーカルコニック状態では反射率が低く低輝度であり、混在状態ではプレーナ状態とフォーカルコニック状態の中間の反射率の中間輝度状態である。この状態で、十分に大きなパルス幅の十分に大きな電圧のリセットパルスＲを印加すると、前の状態に関らず、液晶はプレーナ状態になる。なお、リセットパルスＲのパルス幅が十分に広くない場合や十分に大きな電圧でない場合には、前の状態によりリセット動作後の状態に差が生じる場合もある。図示のように、液晶の状態は、リセットパルスＲの印加後直ぐにプレーナ状態になるわけでなく、プレーナ状態に安定するまでに時間を有する。 FIG. 5 is a diagram for explaining this printing phenomenon. Assume that the state maintained for a long time before applying the reset pulse R is a planar state indicated by a one-dot chain line, a focal conic state indicated by a broken line, and a state in which a planar state and a focal conic state indicated by a solid line are mixed. As shown in the figure, in the planar state, the reflectivity is high and the brightness is high. In the focal conic state, the reflectivity is low and the brightness is low. In the mixed state, the reflectivity is intermediate between the planar state and the focal conic state. . In this state, when a reset pulse R having a sufficiently large pulse width and a sufficiently large voltage is applied, the liquid crystal enters a planar state regardless of the previous state. When the pulse width of the reset pulse R is not sufficiently wide or not sufficiently large, there may be a difference in the state after the reset operation depending on the previous state. As shown in the figure, the liquid crystal state does not become the planar state immediately after the reset pulse R is applied, but has a time until it stabilizes in the planar state.

リセットパルスＲを印加してプレーナ状態にした後、書き込みパルスＷを液晶に印加すると、液晶の状態が変化する。ここで、書き込みパルスＷは、図４で説明したようなパルスであり、パルスの電圧値およびパルス幅に応じてフォーカルコニック状態の割合が異なる。例えば、±２０Ｖの数ｍｓ幅のパルスを印加すると、液晶のほとんどがフォーカルコニック状態になり、反射率が非常に小さくなる。これに対して、±２０Ｖの１〜２ｍｓ幅のパルスを印加すると、液晶の半分がフォーカルコニック状態に変化し、残りの半分はプレーナ状態を維持する。このため、反射率はプレーナ状態とフォーカルコニック状態の中間になる。なお、パルスの電圧値およびパルス幅は、液晶パネルの特性により異なるのはいうまでもない。図示のように、リセットパルスを印加した時と同様に、液晶の状態は、書き込みパルスＷの印加後直ぐにプレーナ状態とフォーカルコニック状態の混在状態下所定の反射率になるわけでない。書き込みパルスの印加により一旦反射率の低い状態になり、書き込みパルスを除去した後にある程度の時間をかけて所定の反射率に移行する。この所定の反射率になるまでの時間を、ここではコレステリック液晶の緩和時間と称する。緩和時間は、液晶の組成や電圧条件によって異なるが、通常は数ｍｓから数百ｍｓである。 After applying the reset pulse R to bring it into the planar state, when the write pulse W is applied to the liquid crystal, the state of the liquid crystal changes. Here, the write pulse W is a pulse as described with reference to FIG. 4, and the ratio of the focal conic state varies depending on the voltage value and pulse width of the pulse. For example, when a pulse with a width of several ms of ± 20 V is applied, most of the liquid crystal is in a focal conic state, and the reflectance becomes very small. On the other hand, when a pulse of 1 to 2 ms width of ± 20 V is applied, half of the liquid crystal changes to the focal conic state, and the other half maintains the planar state. For this reason, the reflectance is intermediate between the planar state and the focal conic state. Needless to say, the voltage value and pulse width of the pulse differ depending on the characteristics of the liquid crystal panel. As shown in the figure, the liquid crystal state does not have a predetermined reflectance immediately after the application of the write pulse W under the mixed state of the planar state and the focal conic state, as in the case where the reset pulse is applied. The application of the writing pulse once brings the state of low reflectance, and after removing the writing pulse, shifts to a predetermined reflectance over a certain period of time. The time until the predetermined reflectance is reached is referred to herein as the relaxation time of the cholesteric liquid crystal. The relaxation time varies depending on the composition of the liquid crystal and the voltage condition, but is usually several ms to several hundred ms.

図５に示すように、±２０Ｖの数ｍｓ幅のパルスを印加すると反射率が非常に小さくなるが、リセット前の状態がプレーナ状態、フォーカルコニック状態およびプレーナ状態、フォーカルコニック状態の混在した状態、すなわちリセット前のプレーナ状態とフォーカルコニック状態の割合に応じて反射率が異なる。同様に、±２０Ｖの１〜２ｍｓ幅のパルスを印加すると反射率は中間の値になるが、リセット前のプレーナ状態とフォーカルコニック状態の割合に応じて反射率が異なる。これは、プレーナ状態の反射率に近い反射率にする場合も同様である。 As shown in FIG. 5, when a pulse of ± 20 V of several ms width is applied, the reflectance becomes very small, but the state before reset is a planar state, a focal conic state and a planar state, a state where a focal conic state is mixed, That is, the reflectivity varies depending on the ratio between the planar state and the focal conic state before resetting. Similarly, when a pulse with a width of 1 to 2 ms of ± 20 V is applied, the reflectance becomes an intermediate value, but the reflectance varies depending on the ratio of the planar state before the reset and the focal conic state. The same applies to the case where the reflectance is close to that of the planar state.

このように、リセット前の状態に応じて書き込み処理後の反射率に差が生じるため、例えば、リセット前に高反射率の部分と低高反射率の部分が接するエッジが存在していた画像部分を一様な反射率の部分にするように書き込みを行うと、一様な反射率の部分にリセット前のエッジがゴーストとして現れる「焼付け」が発生する。 As described above, since the reflectance after the writing process varies depending on the state before the reset, for example, the image portion where the edge where the high reflectance portion and the low reflectance portion are in contact before the reset exists. When writing is performed so as to have a uniform reflectance portion, “burning” occurs in which the edge before resetting appears as a ghost in the uniform reflectance portion.

本願発明者は、研究の結果、書き込み電圧印加後、反射率変化を引き起こさない閾値以下の電圧の交流電圧を印加し続けると、すなわち正負の追加パルスを印加し続けると、リセット前の表示状態による反射率の差を低減できることを見出した。 As a result of research, the inventor of the present application has determined that if an AC voltage having a voltage below a threshold value that does not cause a change in reflectance is continuously applied after applying a write voltage, that is, if a positive or negative additional pulse is continuously applied, the display state before resetting It has been found that the difference in reflectance can be reduced.

図６は、書き込みパルスＷの印加後印加する正負の追加パルスＴの例を示す図である。図示のように、書き込みパルスＷの印加後小さな電圧の追加パルスＴを所定時間以上印加し続けると、リセット前の表示状態にかかわらず、書き込み後の反射率がほぼ同じ値になる。これは、閾値以下の電圧の正負パルスを印加し続けることにより、書き込み状態は変化しないが、電極界面にアンカリングされている液晶分子を、電気的な力で完全とはいえないまでも応答させることができるためと考えられる。 FIG. 6 is a diagram illustrating an example of the positive and negative additional pulses T applied after the writing pulse W is applied. As shown in the figure, when the additional pulse T having a small voltage is continuously applied for a predetermined time or longer after the writing pulse W is applied, the reflectance after writing becomes substantially the same value regardless of the display state before resetting. This is because the writing state does not change by continuing to apply positive and negative pulses with a voltage below the threshold, but the liquid crystal molecules anchored at the electrode interface are made to respond even if they are not perfect with electrical force. It is thought that it is possible.

ここで、追加パルスＴの印加は、書き込みパルスＷの印加後、コレステリック液晶の緩和時間よりも短いことが必要で、書き込みパルスＷに連続して追加パルスＴの印加を行うことが望ましい。また、追加パルスＴの印加は、ある程度以上連続して行うことが必要で、コレステリック液晶の緩和時間よりも長い時間行うことが望ましい。液晶は、書き込みパルスＷの印加後コレステリック液晶の緩和時間を経過すると安定状態になると考えられる。そのため、書き込みパルスＷの印加後、緩和時間を経過してから追加パルスＴの印加を開始した場合、閾値以下の追加パルスＴを印加しても、電極界面にアンカリングされている液晶分子を変化させることはできないと考えられる。また、電圧値が閾値以下の追加パルスＴで電極界面にアンカリングされている液晶分子を変化させるには、ある程度以上の時間が必要であると考えられる。 Here, the application of the additional pulse T needs to be shorter than the relaxation time of the cholesteric liquid crystal after the application of the write pulse W, and it is desirable to apply the additional pulse T continuously to the write pulse W. Further, it is necessary to apply the additional pulse T continuously for a certain amount or more, and it is desirable to apply the additional pulse T for a time longer than the relaxation time of the cholesteric liquid crystal. The liquid crystal is considered to be in a stable state after the relaxation time of the cholesteric liquid crystal has elapsed after application of the write pulse W. Therefore, when the application of the additional pulse T is started after the relaxation time has elapsed after the writing pulse W is applied, the liquid crystal molecules anchored at the electrode interface are changed even when the additional pulse T below the threshold is applied. It is thought that it cannot be made. Further, it is considered that a certain amount of time is required to change the liquid crystal molecules anchored at the electrode interface with the additional pulse T having a voltage value equal to or lower than the threshold value.

上記のように、書き込みパルスＷを印加した後追加パルスＴを印加すると、書き込み後の反射率を、リセット前の状態によるかかわらずほぼ同じにできる。言い換えれば、液晶の状態を変化させる閾値電圧以上のパルスを印加した後、閾値電圧以下のパルスを印加し続けると、変化前の液晶の状態が、変化後の液晶の状態に影響しないようにできる。そのため、図７に示すように、リセットパルスＲの印加後追加パルスＴを印加することにより、リセットパルスを印加する前の状態にかかわらず、リセット後のすべての液晶分子の状態をプレーナ状態にでき、反射率の差が生じないようにできる。 As described above, when the additional pulse T is applied after the write pulse W is applied, the reflectivity after the write can be made substantially the same regardless of the state before the reset. In other words, after applying a pulse that is equal to or higher than the threshold voltage for changing the liquid crystal state and then continuing to apply a pulse that is lower than the threshold voltage, the state of the liquid crystal before the change can be prevented from affecting the state of the liquid crystal after the change. . Therefore, as shown in FIG. 7, by applying the additional pulse T after the application of the reset pulse R, all the liquid crystal molecules after the reset can be brought into the planar state regardless of the state before the reset pulse is applied. The difference in reflectance can be prevented from occurring.

以下、実施形態のコレステリック液晶表示素子を説明する。 Hereinafter, the cholesteric liquid crystal display element of the embodiment will be described.

図８は、第１実施形態のコレステリック液晶表示素子の概略構成を示す図である。第１実施形態のコレステリック液晶表示素子は、バーグラフ表示装置であり、バーグラフ３１と、その駆動回路３２と、を有する。バーグラフ３１は、連続して配置された複数のコレステリック液晶表示ユニットを有する。バーグラフ表示装置は、バーグラフ３１の一連の表示ユニットのうち、表示する値に応じた表示ユニットから左側の表示ユニットをオン状態にし、右側の表示ユニットをオフ状態にすることにより、表示を行う。バーグラフ表示装置については広く知られているので詳しい説明は省略するが、バーグラフ表示では、「焼付け」が発生すると、前の表示の境界部が目立つという問題があった。 FIG. 8 is a diagram showing a schematic configuration of the cholesteric liquid crystal display element of the first embodiment. The cholesteric liquid crystal display element of the first embodiment is a bar graph display device, and includes a bar graph 31 and a drive circuit 32 thereof. The bar graph 31 has a plurality of cholesteric liquid crystal display units arranged in succession. The bar graph display device performs display by turning on the left display unit from the display unit corresponding to the value to be displayed and turning off the right display unit among the series of display units of the bar graph 31. . Since the bar graph display device is widely known and will not be described in detail, the bar graph display has a problem that when “burning” occurs, the boundary portion of the previous display is conspicuous.

第１実施形態のバーグラフ表示装置は、コレステリック液晶を使用したカラー表示を行うバーグラフ３１を有しており、バーグラフ３１を構成する各コレステリック液晶表示ユニットの構造は、後述する第２実施形態のパネルと同様に作られているので、説明は省略する。なお、駆動回路３２は各コレステリック液晶表示ユニットをオン・オフ制御し、これにより８色の表示が行われる。各コレステリック液晶表示ユニットのオン・オフ制御は、書き換える表示ユニットをプレーナ状態にした後、必要に応じてフォーカルコニック状態にするように書き込み処理を行う。 The bar graph display device of the first embodiment includes a bar graph 31 that performs color display using cholesteric liquid crystal, and the structure of each cholesteric liquid crystal display unit that constitutes the bar graph 31 is a second embodiment to be described later. Since it is made in the same manner as the panel of, description is omitted. The drive circuit 32 controls on / off of each cholesteric liquid crystal display unit, thereby displaying eight colors. In the on / off control of each cholesteric liquid crystal display unit, after the display unit to be rewritten is in a planar state, a writing process is performed so as to be in a focal conic state as necessary.

図９は、第１実施形態において、駆動回路が出力する駆動波形を示す図であり、（Ａ）は参考例としての従来例の駆動波形を示し、（Ｂ）が第１実施形態における駆動波形を示し、（Ｃ）から（Ｅ）が実験に使用した駆動波形の変形例を示す。 FIG. 9 is a diagram showing a drive waveform output from the drive circuit in the first embodiment, (A) shows a drive waveform of a conventional example as a reference example, and (B) shows a drive waveform in the first embodiment. (C) to (E) show modified examples of the driving waveform used in the experiment.

従来例では、図９の（Ａ）に示すように、コレステリック液晶表示ユニットに、±３６Ｖの２５ｍｓのリセットパルスＲを印加してプレーナ状態にした後、±２０Ｖの２ｍｓの書き込みパルスを印加してフォーカルコニック状態にしていた。しかし、この場合には、フォーカルコニック状態の反射率が、前の表示状態に応じて異なり残像を生じていた。 In the conventional example, as shown in FIG. 9A, a ± 36 V 25 ms reset pulse R is applied to the cholesteric liquid crystal display unit to obtain a planar state, and then a ± 20 V 2 ms write pulse is applied. I was in a focal conic state. However, in this case, the reflectivity in the focal conic state differs depending on the previous display state, resulting in an afterimage.

これに対して、第１実施形態では、図９の（Ｂ）に示すように、コレステリック液晶表示ユニットに、±３６Ｖの２５ｍｓのリセットパルスＲを印加してプレーナ状態にした後、±２０Ｖの２ｍｓの書き込みパルスを印加した直後に±５Ｖの２ｍｓの追加パルスＴを印加する。これにより、液晶はフォーカルコニック状態になる。この場合、フォーカルコニック状態の反射率は、前の表示状態が異なってもほとんど視認できなかった。 In contrast, in the first embodiment, as shown in FIG. 9B, a ± 36 V 25 ms reset pulse R is applied to the cholesteric liquid crystal display unit to bring it into a planar state, and then ± 20 V 2 ms. Immediately after applying the write pulse, a 2 ms additional pulse T of ± 5 V is applied. Thereby, a liquid crystal will be in a focal conic state. In this case, the reflectance in the focal conic state was hardly visible even when the previous display state was different.

例えば、バーグラフ３１のコレステリック液晶表示ユニットのうち左側半分をフォーカルコニック状態とし、右側半分をプレーナ状態とし、そのまま１週間放置した。その後、図９の（Ａ）および（Ｂ）の駆動波形で全コレステリック液晶表示ユニットをフォーカルコニック状態にした。（Ｂ）による駆動の結果ではプレーナ状態であった右側の明度は８５．５２ｃｄ／ｍｍ^２であり、フォーカルコニック状態であった左側の明度は８５．２４ｃｄ／ｍｍ^２であり、その明度差ΔＬは０．２８ｃｄ／ｍｍ^２であり、明度差をほとんど視認できなかった。これに対して、（Ａ）による駆動の結果ではΔＬは５．６ｃｄ／ｍｍ^２であり、残像（ゴースト）が視認されるレベルであった。 For example, the left half of the cholesteric liquid crystal display unit of the bar graph 31 is in the focal conic state, the right half is in the planar state, and left as it is for one week. Thereafter, all the cholesteric liquid crystal display units were brought into a focal conic state with the drive waveforms shown in FIGS. As a result of the driving by (B), the right side brightness in the planar state is 85.52 cd / mm ² , the left side brightness in the focal conic state is 85.24 cd / mm ² , and the brightness difference ΔL is The brightness difference was 0.28 cd / mm ² , and the brightness difference was hardly visible. On the other hand, ΔL was 5.6 cd / mm ² in the driving result of (A), which was a level at which an afterimage (ghost) was visually recognized.

このように、第１実施例では、図９の（Ｂ）の駆動波形を使用することにより、（Ａ）の駆動波形を使用する従来例に比べて、明度差（ゴ−スト）を大幅に低減できた。 As described above, in the first embodiment, by using the drive waveform shown in FIG. 9B, the brightness difference (ghost) is greatly increased as compared with the conventional example using the drive waveform shown in FIG. Reduced.

ここで、第１実施形態において、図９の（Ｃ）から（Ｅ）の駆動波形を使用して、上記と同じ条件で明度差ΔＬを測定した。図９の（Ｃ）の駆動波形によれば、リセットパルスＲの印加後、追加パルスＰＴを印加し、その後書き込みパルスＷを印加し、その直後に追加パルスＴを印加する。図９の（Ｄ）の駆動波形によれば、リセットパルスＲの印加後、追加パルスＰＴを印加し、その後書き込みパルスＷを印加する。書き込みパルスＷの後には追加パルスを印加しない。図９の（Ｅ）の駆動波形によれば、リセットパルスＲの印加後、書き込みパルスＷを印加し、書き込みパルスＷの印加後緩和時間が経過してから追加パルスＤＴを印加する。 Here, in the first embodiment, the brightness difference ΔL was measured under the same conditions as described above using the drive waveforms shown in FIGS. 9C to 9E. According to the drive waveform of FIG. 9C, after the reset pulse R is applied, the additional pulse PT is applied, the write pulse W is applied thereafter, and the additional pulse T is applied immediately thereafter. According to the drive waveform in FIG. 9D, after the reset pulse R is applied, the additional pulse PT is applied, and then the write pulse W is applied. No additional pulse is applied after the write pulse W. According to the drive waveform shown in FIG. 9E, the write pulse W is applied after the reset pulse R is applied, and the additional pulse DT is applied after the relaxation time has elapsed after the write pulse W is applied.

図９の（Ｃ）の駆動波形を使用した場合にはΔＬは０．４１ｃｄ／ｍｍ^２であり、（Ｄ）の駆動波形を使用した場合にはΔＬは５．３ｃｄ／ｍｍ^２であり、（Ｅ）の駆動波形を使用した場合にはΔＬは５．５ｃｄ／ｍｍ^２であった。この結果から、追加パルスは、書き込みパルスの印加後短時間のうちに印加を開始することが望ましく、緩和時間を経過した後に追加パルスを印加しても効果がない。また、追加パルスは、書き込みパルスの前に印加しても効果がない。 When the drive waveform of FIG. 9C is used, ΔL is 0.41 cd / mm ² , and when the drive waveform of FIG. 9D is used, ΔL is 5.3 cd / mm ² ( When the drive waveform of E) was used, ΔL was 5.5 cd / mm ² . From this result, it is desirable to start the application of the additional pulse within a short time after the application of the write pulse. Even if the additional pulse is applied after the relaxation time has elapsed, there is no effect. Further, even if the additional pulse is applied before the writing pulse, there is no effect.

次に説明する第２実施形態の表示素子は、パッシブマトリクス方式のコレステリック液晶表示素子である。 The display element according to the second embodiment described below is a passive matrix cholesteric liquid crystal display element.

図１０は、第２実施形態の表示素子で使用するコレステリック液晶表示パネル１０の構成を示す図である。図１０に示すように、この表示パネル１０は、見る側から順番に、青（ブルー）用パネル１０Ｂ、緑（グリーン）用パネル１０Ｇ、および赤（レッド）用パネル１０Ｒの３枚のパネルが積層されており、レッド用パネル１０Ｒの下側には光吸収層１７が設けられている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、同じ構成を有するが、パネル１０Ｂは反射の中心波長が青色（約４８０ｎｍ）、パネル１０Ｇは反射の中心波長が緑色（約５５０ｎｍ）、パネル１０Ｒは反射の中心波長が赤色（約６３０ｎｍ）になるように、液晶材料およびカイラル材が選択され、カイラル材の含有率が決定されている。パネル１０Ｂ、１０Ｇおよび１０Ｒは、青層用制御回路１８Ｂ、緑層用制御回路１８Ｇおよび赤層用制御回路１８Ｒで、それぞれ駆動される。光吸収層１７は、液晶層で吸収されなかった光を効率よく吸収する。これにより、液晶表示素子１０は、コントラスト比の高い表示を実現する。 FIG. 10 is a diagram showing a configuration of a cholesteric liquid crystal display panel 10 used in the display element of the second embodiment. As shown in FIG. 10, the display panel 10 includes three panels, a blue panel 10 B, a green panel 10 G, and a red panel 10 R, which are stacked in this order from the viewing side. The light absorption layer 17 is provided below the red panel 10R. The panels 10B, 10G, and 10R have the same configuration, but the panel 10B has a blue central wavelength of reflection (about 480 nm), the panel 10G has a green central wavelength of reflection (about 550 nm), and the panel 10R has a central wavelength of reflection. The liquid crystal material and the chiral material are selected so as to be red (about 630 nm), and the content of the chiral material is determined. Panels 10B, 10G, and 10R are driven by blue layer control circuit 18B, green layer control circuit 18G, and red layer control circuit 18R, respectively. The light absorption layer 17 efficiently absorbs light that has not been absorbed by the liquid crystal layer. Thereby, the liquid crystal display element 10 realizes display with a high contrast ratio.

図１１は、図１０の表示パネル１０を構成する３枚のパネル１０Ｂ、１０Ｇ、１０Ｒのうちの１枚のパネル１０Ａ（Ａは、Ｂ，Ｇ，Ｒのいずれか）の基本構成を示す図である。３枚のパネル１０Ｂ、１０Ｇ、１０Ｒは、反射波長以外はほぼ共通の構成を有する。実施形態で使用するパネルについて、図１１を参照して説明する。 FIG. 11 is a diagram showing a basic configuration of one panel 10A (A is one of B, G, and R) among the three panels 10B, 10G, and 10R that constitute the display panel 10 of FIG. is there. The three panels 10B, 10G, and 10R have a substantially common configuration except for the reflection wavelength. The panel used in the embodiment will be described with reference to FIG.

図１１に示すように、表示素子１０Ａは、上側基板１１と、上側基板１１の表面に設けられた上側電極層１４と、下側基板１３の表面に設けられた下側電極層１５と、シール材１６と、を有する。上側基板１１と下側基板１３は、電極が対向するように配置され、間に液晶材料を封入した後シール材１６で封止される。なお、液晶層１２内にスペーサが配置されるが図示は省略している。上側電極層１４と下側電極層１５の電極には、駆動回路１８から電圧パルス信号が印加され、それにより液晶層１２に電圧が印加される。液晶層１２に電圧を印加して、液晶層１２の液晶分子をプレーナ状態またはフォーカルコニック状態にして表示を行う。 As shown in FIG. 11, the display element 10A includes an upper substrate 11, an upper electrode layer 14 provided on the surface of the upper substrate 11, a lower electrode layer 15 provided on the surface of the lower substrate 13, and a seal. Material 16. The upper substrate 11 and the lower substrate 13 are arranged so that the electrodes face each other, and after sealing a liquid crystal material therebetween, they are sealed with a sealing material 16. A spacer is disposed in the liquid crystal layer 12 but is not shown. A voltage pulse signal is applied from the drive circuit 18 to the electrodes of the upper electrode layer 14 and the lower electrode layer 15, whereby a voltage is applied to the liquid crystal layer 12. A voltage is applied to the liquid crystal layer 12 to display the liquid crystal molecules in the liquid crystal layer 12 in a planar state or a focal conic state.

上側基板１１と下側基板１３は、いずれも透光性を有しているが、パネル１０Ｒの下側基板１３は不透光性でもよい。透光性を有する基板としては、石英ガラス、ソーダガラス、ホウケイ酸ガラスなどのガラス基板がある。ガラス基板以外にも、ＰＥＴ（ポリエチレンテレフタレート）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリサルフォン（ＰＳＦ）などのフィルム基板が使用でき、日本ゼオン社製のゼオノア、ゼオネックス（商品名）などのフィルム基板も使用でき、ＪＳＲ製のアートン（商品名）といった商品に代表されるシクロオレフィン系樹脂類のフィルム基板を使用してもよい。パネル１０Ｒの下側基板１３は、上記の基板以外に、金属、セラミックなどの基板を使用できる。 The upper substrate 11 and the lower substrate 13 are both translucent, but the lower substrate 13 of the panel 10R may be opaque. As the light-transmitting substrate, there are glass substrates such as quartz glass, soda glass, and borosilicate glass. In addition to glass substrates, film substrates such as PET (polyethylene terephthalate), polyethylene naphthalate (PEN), polyethersulfone (PES), and polysulfone (PSF) can be used, and ZEONOR and ZEONEX (trade names by Nippon Zeon) ) And the like, and a film substrate of cycloolefin resin represented by a product such as Arton (trade name) manufactured by JSR may be used. As the lower substrate 13 of the panel 10R, a substrate such as metal or ceramic can be used in addition to the above-described substrate.

上側電極層１４と下側電極層１５の電極の材料としては、例えば、インジウム錫酸化物(ITO: Indium Tin Oxide)が代表的であるが、その他インジウム亜鉛酸化物(IZO: Indium Zic Oxide)、酸化錫など酸化物系の透明導電膜、アルミニュームあるいはシリコンなどの金属電極、またはアモルファスシリコンなどの光導電性膜などを使用できる。 As a material for the electrodes of the upper electrode layer 14 and the lower electrode layer 15, for example, indium tin oxide (ITO) is representative, but other indium zinc oxide (IZO: Indium Zic Oxide), An oxide-based transparent conductive film such as tin oxide, a metal electrode such as aluminum or silicon, or a photoconductive film such as amorphous silicon can be used.

上側電極層１４の透明電極は、上側基板１１上に互いに平行な複数の帯状の上側透明電極として形成され、下側電極層１５の透明電極は、下側基板１３上に互いに平行な複数の帯状の下側透明電極として形成されている。そして、上側基板１１と下側基板１３は、基板に垂直な方向から見た時に、上側電極と下側電極が交差するように配置され、交差部分に画素が形成される。 The transparent electrode of the upper electrode layer 14 is formed as a plurality of strip-shaped upper transparent electrodes parallel to each other on the upper substrate 11, and the transparent electrode of the lower electrode layer 15 is a plurality of strip-shaped parallel to each other on the lower substrate 13. Is formed as a lower transparent electrode. The upper substrate 11 and the lower substrate 13 are arranged so that the upper electrode and the lower electrode intersect when viewed from a direction perpendicular to the substrate, and pixels are formed at the intersection.

図１２は、パネル１０の平面図であり、上側透明電極および下側透明電極を示す。ここでは、上側透明電極を参照番号１４で、下側透明電極を参照番号１５で示す。なお、参照番号１９は、各画素を囲むように設けられたスペーサを示す。このスペーサは、基板表面に熱可塑性の樹脂を使用して形成される。隣接するスペーサ１９の間には液晶注入のための間隙１９ａが形成される。 FIG. 12 is a plan view of the panel 10 and shows an upper transparent electrode and a lower transparent electrode. Here, the upper transparent electrode is indicated by reference numeral 14, and the lower transparent electrode is indicated by reference numeral 15. Reference numeral 19 denotes a spacer provided so as to surround each pixel. The spacer is formed on the substrate surface using a thermoplastic resin. A gap 19a for liquid crystal injection is formed between adjacent spacers 19.

上側電極と下側電極上には機能膜として、絶縁膜や液晶分子の配列を制御するための配向膜がコーティングされる。これらの絶縁性のある薄膜が厚いと駆動電圧を高くする必要があり、汎用ＳＴＮドライバで駆動回路を構成するのが難しくなる。逆に、薄膜がないとリーク電流が流れるため、消費電力が増大するという問題を生じる。ここでは、薄膜は比誘電率が約５であり、液晶よりもかなり低いため、薄膜の厚さは約０．３μｍ以下とするのが適している。 On the upper electrode and the lower electrode, an insulating film or an alignment film for controlling the alignment of liquid crystal molecules is coated as a functional film. When these insulating thin films are thick, it is necessary to increase the drive voltage, and it becomes difficult to configure a drive circuit with a general-purpose STN driver. Conversely, if there is no thin film, a leakage current flows, which causes a problem that power consumption increases. Here, since the thin film has a relative dielectric constant of about 5 and is considerably lower than that of the liquid crystal, the thickness of the thin film is suitably about 0.3 μm or less.

絶縁膜は、電極間の短絡を防止したり、ガスバリア層として液晶表示素子の信頼性を向上させる機能を有する。また、配向膜は、ポリイミド樹脂、ポリアミドイミド樹脂、ポリエーテルイミド樹脂、ポリビニルブチラール樹脂およびアクリル樹脂などの有機膜や、酸化シリコン、酸化アルミニュームなどの無機材料膜などで実現できる。ここでは、電極上の基板全面に、配向膜が塗布（コーティング）されている。配向膜は、絶縁膜と兼用することも可能である。 The insulating film has a function of preventing a short circuit between the electrodes and improving the reliability of the liquid crystal display element as a gas barrier layer. The alignment film can be realized by an organic film such as polyimide resin, polyamideimide resin, polyetherimide resin, polyvinyl butyral resin, and acrylic resin, or an inorganic material film such as silicon oxide or aluminum oxide. Here, an alignment film is applied (coated) over the entire surface of the substrate on the electrode. The alignment film can also be used as an insulating film.

上記のように、液晶層１２内にスペーサが配置され、上側基板１１と下側基板１３の間隔、すなわち液晶層１２の厚さを一定にする。スペーサは、一般に樹脂製または無機酸化物製の球体であり、一方の基板上に散布される。また、基板表面に熱可塑性の樹脂をコーティングして柱状スペーサを形成することも可能である。このスペーサによって形成されるセルギャップｄは、２μｍ≦ｄ≦８μｍの範囲であることが望ましい。セルギャップがこの値より小さいと反射率が低下して暗い表示になり、逆のこの値より大きいと駆動電圧が上昇して汎用ドライバＩＣによる駆動が困難になる。 As described above, the spacers are arranged in the liquid crystal layer 12 so that the distance between the upper substrate 11 and the lower substrate 13, that is, the thickness of the liquid crystal layer 12 is constant. The spacers are generally spheres made of resin or inorganic oxide, and are distributed on one substrate. It is also possible to form columnar spacers by coating the surface of the substrate with a thermoplastic resin. The cell gap d formed by this spacer is preferably in the range of 2 μm ≦ d ≦ 8 μm. If the cell gap is smaller than this value, the reflectance is lowered and the display is dark. On the other hand, if the cell gap is larger than this value, the driving voltage rises and driving by the general-purpose driver IC becomes difficult.

液晶層１２を形成する液晶組成物は、ネマティック液晶混合物にカイラル材を１０〜４０重量％（ｗｔ％）添加したコレステリック液晶である。ここで、カイラル材の添加量は、ネマティック液晶成分とカイラル材の合計量を１００ｗｔ％とした時の値である。ナマティック液晶成分とカイラル材との配合比により、反射する光の色や、その他の諸特性が決定される。 The liquid crystal composition forming the liquid crystal layer 12 is a cholesteric liquid crystal obtained by adding 10 to 40% by weight (wt%) of a chiral material to a nematic liquid crystal mixture. Here, the addition amount of the chiral material is a value when the total amount of the nematic liquid crystal component and the chiral material is 100 wt%. The color of the reflected light and other characteristics are determined by the blending ratio of the namatic liquid crystal component and the chiral material.

ネマティック液晶としては、従来から公知の各種のものを使用可能であるが、液晶の駆動電圧を比較的低くするには、誘電率異方性Δεが２０≦Δε≦５０であることが望ましい。また、コレステリック液晶の屈折率異方性Δｎは、０．１８≦Δｎ≦０．２４であることが望ましい。屈折率異方性Δｎがこの範囲より小さいと、プレーナ状態での液晶層の反射率が低くなる。一方、屈折率異方性Δｎがこの範囲より大きいと、液晶層はフォーカルコニック状態での散乱反射が大きくなるほか、粘度も高くなり、応答速度が低下する。 As the nematic liquid crystal, various conventionally known liquid crystals can be used, but it is desirable that the dielectric anisotropy Δε is 20 ≦ Δε ≦ 50 in order to relatively reduce the driving voltage of the liquid crystal. The refractive index anisotropy Δn of the cholesteric liquid crystal is preferably 0.18 ≦ Δn ≦ 0.24. When the refractive index anisotropy Δn is smaller than this range, the reflectivity of the liquid crystal layer in the planar state becomes low. On the other hand, if the refractive index anisotropy Δn is larger than this range, the liquid crystal layer has a large scattering reflection in the focal conic state, and also has a high viscosity and a low response speed.

図１３は、第２実施形態の表示装置の全体構成を示す図である。表示素子１０は、Ａ４判ＸＧＡ仕様で、１０２４×７６８画素を有する。電源２１は、例えば３Ｖ〜５Ｖの電圧を出力する。昇圧部２２は、ＤＣ−ＤＣコンバータなどのレギュレータにより、電源２１からの入力電圧を３６Ｖ〜４０Ｖに昇圧する。この昇圧レギュレータは、専用ＩＣが広く使用されており、そのＩＣにはフィードバック電圧を設定することにより、昇圧電圧を調整する機能を有している。従って、抵抗による分圧などにより生成した複数の電圧を選択してフィードバック端子に供給するように構成することで、昇圧電圧を変化させることが可能である。 FIG. 13 is a diagram illustrating an overall configuration of a display device according to the second embodiment. The display element 10 is A4 size XGA specification and has 1024 × 768 pixels. The power source 21 outputs a voltage of 3V to 5V, for example. The boosting unit 22 boosts the input voltage from the power source 21 to 36V to 40V by a regulator such as a DC-DC converter. As this boost regulator, a dedicated IC is widely used, and the IC has a function of adjusting the boost voltage by setting a feedback voltage. Therefore, it is possible to change the boosted voltage by selecting a plurality of voltages generated by voltage division by a resistor and supplying the selected voltages to the feedback terminal.

電圧切替部２３は、抵抗分割などにより各種の電圧を生成する。電圧切替部２３におけるリセット電圧と階調書込み電圧のスイッチングには、高耐圧のアナログスイッチを用いてもよいが、トランジスタによる単純なスイッチング回路を使用することも可能である。電圧安定部２４は、電圧切替部２３から供給される各種の電圧を安定化させるために、オペアンプのボルテージフォロア回路を使用することが望ましい。オペアンプは、容量性負荷に対して強い特性を有するものを使用するのが望ましい。なお、オペアンプに接続する抵抗を切り替えることにより増幅率を切り替える構成が広く知られており、この構成を使用すれば、電圧安定部２４から出力する電圧を容易に切り替えることが可能である。 The voltage switching unit 23 generates various voltages by resistance division or the like. For switching between the reset voltage and the gradation write voltage in the voltage switching unit 23, an analog switch having a high withstand voltage may be used, but a simple switching circuit using a transistor may be used. The voltage stabilizing unit 24 desirably uses an operational amplifier voltage follower circuit in order to stabilize various voltages supplied from the voltage switching unit 23. It is desirable to use an operational amplifier having a strong characteristic against a capacitive load. In addition, the structure which switches an amplification factor by switching the resistance connected to an operational amplifier is widely known, and if this structure is used, the voltage output from the voltage stabilization part 24 can be switched easily.

原振クロック部２５は、動作の基本となる基本クロックを発生する。分周部２６は、基本クロックを分周して、後述する動作に必要な各種クロックを生成する。 The original oscillation clock unit 25 generates a basic clock that is a basic operation. The frequency divider 26 divides the basic clock to generate various clocks necessary for the operation described later.

制御回路２７は、基本クロック、各種クロックおよび画像データＤに基づいて制御信号を生成して、コモンドライバ２８およびセグメントドライバ２９に供給する。 The control circuit 27 generates a control signal based on the basic clock, various clocks, and the image data D, and supplies the control signal to the common driver 28 and the segment driver 29.

コモンドライバ２８は７６８本のスキャンラインを駆動し、セグメントドライバ２９は１０２４本のデータラインを駆動する。ＲＧＢの各画素に与える画像データが異なるため、セグメントドライバ２９は各データラインを独立して駆動する。コモンドライバ２８は、ＲＧＢのラインを共通に駆動する。本実施形態では、ドライバＩＣは、汎用の２値出力のＳＴＮドライバを使用した。利用可能な汎用ＳＴＮドライバは、様々なものが使用可能である。 The common driver 28 drives 768 scan lines, and the segment driver 29 drives 1024 data lines. Since the image data given to each pixel of RGB is different, the segment driver 29 drives each data line independently. The common driver 28 drives the RGB lines in common. In this embodiment, a general-purpose binary output STN driver is used as the driver IC. Various general-purpose STN drivers can be used.

セグメントドライバ２９へ入力する画像データは、フルカラーの原画像を誤差拡散法によりＲＧＢ各１６階調の４０９６色のデータに変換した、４ビットのデータＤ０−Ｄ３である。この階調変換は、高い表示品質を得られる方法が好ましく、誤差拡散法のほかにブルーノイズマスク法などが使用できる。また，階調変換の前後に，コントラスト強調処理などの画質向上処理を行うこともできる。 The image data input to the segment driver 29 is 4-bit data D0-D3 obtained by converting a full-color original image into 4096 colors of RGB with 16 gradations using an error diffusion method. The gradation conversion is preferably performed by a method capable of obtaining high display quality, and a blue noise mask method or the like can be used in addition to the error diffusion method. It is also possible to perform image quality improvement processing such as contrast enhancement processing before and after tone conversion.

汎用のセグメントドライバ２９およびコモンドライバ２８は、プレーナ状態から中間調レベルに変化させるために印加する書き込みパルスとして例えば図１４の（Ａ）に示すようなパルスを出力する。このようなパルスを印加することにより、画素には図１４の（Ｂ）に示すような電圧が印加される。なお、正極フェーズと負極フェーズを有するのは、前述の分極を防止するためである。 For example, the general-purpose segment driver 29 and the common driver 28 output a pulse as shown in FIG. 14A as a write pulse to be applied in order to change from the planar state to the halftone level. By applying such a pulse, a voltage as shown in FIG. 14B is applied to the pixel. The reason for having the positive electrode phase and the negative electrode phase is to prevent the polarization described above.

セグメントドライバには、Ｖ０として２０Ｖが、Ｖ２１ＳおよびＶ３４Ｓとして１０Ｖが、供給され、ベース電圧は１０Ｖで、正極フェーズ（ＦＲ＝１）ではＶ０のパルスが、負極フェーズ（ＦＲ＝０）では０Ｖのパルスが、出力される。 The segment driver is supplied with 20V as V0, 10V as V21S and V34S, the base voltage is 10V, V0 pulse in the positive phase (FR = 1), 0V pulse in the negative phase (FR = 0) Is output.

コモンライバには、Ｖ０として２０Ｖが、Ｖ２１Ｃとして１５Ｖが、Ｖ３４１Ｃとして５Ｖが、供給され、正極フェーズ（ＦＲ＝１）では、ベース電圧は１５Ｖで０Ｖのパルスが、負極フェーズ（ＦＲ＝０）では、ベース電圧は５Ｖで２０Ｖのパルスが、出力される。 The common driver is supplied with 20V as V0, 15V as V21C, and 5V as V341C. In the positive phase (FR = 1), the base voltage is 15V and the pulse of 0V is supplied in the negative phase (FR = 0). The base voltage is 5V and a pulse of 20V is output.

図１４の（Ａ）のようなパルスが印加されることにより、スキャンラインが選択状態（コモンがオン）で、データラインも選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては２０Ｖが、負極フェーズ（ＦＲ＝０）では−２０Ｖが印加される。スキャンラインが選択状態（コモンがオン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては１０Ｖが、負極フェーズ（ＦＲ＝０）では−１０Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが選択状態（セグメントがオン）では、正極フェーズ（ＦＲ＝１）においては５Ｖが、負極フェーズ（ＦＲ＝０）では−５Ｖが印加される。スキャンラインが非選択状態（コモンがオフン）で、データラインが非選択状態（セグメントがオフ）では、正極フェーズ（ＦＲ＝１）においては−５Ｖが、負極フェーズ（ＦＲ＝０）では５Ｖが印加される。 When a pulse as shown in FIG. 14A is applied, the scan line is in the selected state (common is on) and the data line is also in the selected state (segment is on). 20V is applied in the negative phase (FR = 0). When the scan line is selected (common is on) and the data line is not selected (segment is off), 10V is applied in the positive phase (FR = 1) and -10V is applied in the negative phase (FR = 0). The When the scan line is not selected (common is off) and the data line is selected (segment is on), 5 V is applied in the positive phase (FR = 1) and −5 V is applied in the negative phase (FR = 0). The When the scan line is in the non-selected state (common is off) and the data line is in the non-selected state (segment is off), -5V is applied in the positive phase (FR = 1) and 5V is applied in the negative phase (FR = 0). Is done.

従って、選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図１５の（Ａ）に示すようになり、非選択状態のスキャンラインの各画素に印加される電圧パルスの波形は図１５の（Ｂ）に示すようになり、どちらの場合も、選択状態のデータラインの波形を実線で、非選択状態のデータラインの波形を点線で示す。図４の（Ｂ）に示すように、パルス幅が２ｍｓの電圧パルスの場合、電圧が±２０Ｖでは液晶の状態、すなわち反射率が変化するが、電圧が±１２Ｖでは反射率は変化しないので、上記のような波形であれば、スキャンラインとデータラインの両方がＯＮの場合に、階調パルスによる書き込みが行われ、それ以外の場合には書き込みは行われないことになる。実際にはクロストークの問題があるが、本発明には直接関係しないので、説明は省略する。 Accordingly, the waveform of the voltage pulse applied to each pixel of the scan line in the selected state is as shown in FIG. 15A, and the waveform of the voltage pulse applied to each pixel of the scan line in the unselected state is shown in FIG. In both cases, the waveform of the selected data line is indicated by a solid line, and the waveform of the non-selected data line is indicated by a dotted line. As shown in FIG. 4B, in the case of a voltage pulse with a pulse width of 2 ms, the state of the liquid crystal, that is, the reflectance changes when the voltage is ± 20 V, but the reflectance does not change when the voltage is ± 12 V. In the case of the waveform as described above, when both the scan line and the data line are ON, writing by the gradation pulse is performed, and in other cases, writing is not performed. Actually, there is a problem of crosstalk, but since it is not directly related to the present invention, description thereof is omitted.

コレステリック液晶による多階調表示方法については各種の駆動方法が提案されている。コレステリック液晶の多階調表示の駆動方法は、ダイナミック駆動とコンベンショナル駆動の２つの方法に分けられる。ダイナミック駆動法は、駆動波形が複雑なため、複雑な制御回路およびドライバＩＣを必要とし、パネルの透明電極も低抵抗ものが必要であるため、製造コストが高くなるという問題がある。また、ダイナミック駆動法は、消費電力も大きいという問題がある。コンベンショナル駆動法では、液晶特有の累積時間を利用し、短いパルスを印加する回数を調整することで、徐々にプレーナ状態からフォーカルコニック状態へ、あるいはフォーカルコニックからプレーナ状態へ準動画レートの比較的高速で駆動する。 Various driving methods have been proposed for multi-tone display methods using cholesteric liquid crystals. The driving method of multi-tone display of cholesteric liquid crystal can be divided into two methods of dynamic driving and conventional driving. The dynamic drive method has a problem that the drive waveform is complicated, so that a complicated control circuit and a driver IC are required, and a transparent electrode of the panel is also required to have a low resistance. In addition, the dynamic driving method has a problem that power consumption is large. In the conventional driving method, the cumulative time peculiar to liquid crystal is used, and the number of times a short pulse is applied is adjusted to gradually change from the planar state to the focal conic state or from the focal conic to the planar state at a relatively high quasi-video rate. Drive with.

コンベンショナル駆動法で累積時間を利用して階調を設定する場合、短いパルスの印加回数を調整する方法と、パルス幅Ｗを異ならせる方法がある。パルス幅を異ならせる方法の方が、短いパルスの印加回数を調整するよりも、消費電力を抑制する上では有利である。さらに、パルス幅とパルスの印加回数の両方でパルス印加の累積時間を変える方法もある。図１６はそのような方法における電圧パルスの例を示す図であり、電圧パルスとそれを印加することにより変化する階調状態を示す。 When the gradation is set using the cumulative time in the conventional driving method, there are a method of adjusting the number of times of applying a short pulse and a method of making the pulse width W different. The method of varying the pulse width is more advantageous in suppressing power consumption than adjusting the number of times of applying a short pulse. Furthermore, there is a method of changing the accumulated time of pulse application by both the pulse width and the number of pulse applications. FIG. 16 is a diagram showing an example of a voltage pulse in such a method, and shows a voltage pulse and a gradation state that is changed by applying the voltage pulse.

図１６の（Ａ）は、リセット処理で印加するリセットパルスであり、パルス電圧が±３６Ｖで、比較的大きなパルス幅を有する。このリセットパルスは、コモンドライバ２８およびセグメントドライバ２９の出力をネゲートすることにより、全画素に同時に印加できる。このリセットパルスを印加することにより、画素の液晶はプレーナ状態になり、最大の階調状態になる。図１６の（Ｂ）から（Ｄ）は、書き込み処理で使用する第１から第３階調パルスであり、それぞれパルス電圧は±２０Ｖであるが、第１から第３階調パルスの順にパルス幅が狭くなる。図１６の（Ｂ）から（Ｄ）のパルスを印加すると、画素内で液晶は一部がプレーナ状態からフォーカルコニック状態に変化して階調が低下し、階調の低下具合は、（Ｂ）から（Ｄ）になるに従って小さくなる。言い換えれば、（Ｂ）から（Ｄ）のパルスを印加すると、相対的に低階調、中程度の階調、高階調になる。ここでは、（Ｂ）を低階調パルス、（Ｃ）を中階調パルス、（Ｄ）を高階調パルスと称する。これでは（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないというだけでは４階調を表現できるだけであるが、図１６に示す３種類のパルスを組み合わせることも可能である。例えば、周期Ｔをｎ個合わせて１ライン周期ｎＴとし、各周期Ｔにおけるパルス幅を選択することにより、多数の階調を表現することが可能である。また、階調パルスの印加を複数のフレームで行い、各フレームで（Ｂ）から（Ｄ）のパルスのいずれかを印加するかまたはいずれも印加しないという選択を行うことにより、多数の階調を表現することが可能である。 FIG. 16A shows a reset pulse applied in the reset process, and the pulse voltage is ± 36 V and has a relatively large pulse width. This reset pulse can be applied to all the pixels simultaneously by negating the outputs of the common driver 28 and the segment driver 29. By applying this reset pulse, the liquid crystal of the pixel is in a planar state and is in a maximum gradation state. 16B to 16D are first to third gradation pulses used in the writing process, and each has a pulse voltage of ± 20 V, but the pulse width in the order of the first to third gradation pulses. Becomes narrower. When the pulses (B) to (D) in FIG. 16 are applied, a part of the liquid crystal in the pixel is changed from the planar state to the focal conic state, and the gradation is lowered. Decreases from (D) to (D). In other words, when the pulses (B) to (D) are applied, the gradation becomes relatively low, medium, and high. Here, (B) is referred to as a low gradation pulse, (C) as a medium gradation pulse, and (D) as a high gradation pulse. In this case, only one of the pulses (B) to (D) is applied or none is applied, so that four gradations can be expressed. However, the three types of pulses shown in FIG. 16 can be combined. is there. For example, it is possible to express a large number of gradations by combining n periods T into one line period nT and selecting a pulse width in each period T. Further, by applying gradation pulses in a plurality of frames and selecting whether or not to apply any of the pulses (B) to (D) in each frame, a large number of gradations can be obtained. It is possible to express.

図１７は、第２実施形態における書換え動作を説明する図である。最初のリセット処理で、図１６の（Ａ）に示すリセットパルスを全画素に同時に印加して、全画素をプレーナ状態にリセット処理を行う。次の書き込み処理で、コモンドライバ２８がスキャンパルスを上側又は下側電極に順次印加し、スキャンパルスの印加に同期してセグメントドライバが書き込みパルスを出力する。これにより、図１５に示すような書き込みパルスが印加され、書き込む階調に応じて図１６の（Ｂ）から（Ｄ）に示す幅の異なる書き込みパルスのいずれかが選択される。上側又は下側電極のすべてにスキャンパルスが印加されると、スキャン動作が終了して書き込み動作が終了する。次に、図１５の（Ｂ）に示すような追加パルスを全画素に所定時間印加する。 FIG. 17 is a diagram for explaining the rewrite operation in the second embodiment. In the first reset process, the reset pulse shown in FIG. 16A is applied to all the pixels at the same time, and all the pixels are reset to the planar state. In the next writing process, the common driver 28 sequentially applies the scan pulse to the upper or lower electrode, and the segment driver outputs the write pulse in synchronization with the application of the scan pulse. Thus, a write pulse as shown in FIG. 15 is applied, and any of the write pulses having different widths shown in FIGS. 16B to 16D is selected according to the gradation to be written. When the scan pulse is applied to all of the upper and lower electrodes, the scan operation is finished and the write operation is finished. Next, an additional pulse as shown in FIG. 15B is applied to all pixels for a predetermined time.

スキャンの開始行の画素には、スキャンパルスの印加終了後最終行にスキャンパルスが印加されるまでの間、図１５の（Ｂ）に示す非選択行のパルスが印加される。そのため、これらの行では実質的に図６に示す追加パルスが印加されることになる。しかし、最終行を含む最後の数行乃至数十行では、追加パルスの印加期間が不足している。そこで、第２実施形態では、書き込み処理の後に追加パルス印加期間を設けて、すべての行の画素に追加パルスが印加されるようにしている。 The pixels in the scan start row are applied with the pulses in the non-selected rows shown in FIG. 15B until the scan pulse is applied to the last row after the application of the scan pulse. Therefore, the additional pulse shown in FIG. 6 is substantially applied to these rows. However, the application period of the additional pulse is insufficient in the last several to several tens of rows including the last row. Therefore, in the second embodiment, an additional pulse application period is provided after the writing process so that the additional pulse is applied to the pixels in all rows.

以上実施形態を説明したが、各種の変形例が可能であるのはいうまでもない。例えば、第１実施形態の構成は、セグメント型表示素子に適用可能である。また、駆動波形の電圧やパルス幅は、表示素子の各種の特性に応じて定めるべきである。 Although the embodiments have been described above, it goes without saying that various modifications are possible. For example, the configuration of the first embodiment can be applied to a segment type display element. Further, the voltage and pulse width of the driving waveform should be determined according to various characteristics of the display element.

図１は、コレステリック液晶の双安定状態（プレーナ状態とフォーカルコニック状態）を説明する図である。FIG. 1 is a diagram illustrating a bistable state (planar state and focal conic state) of a cholesteric liquid crystal. 図２は、パルス電圧によるコレステリック液晶の状態変化を説明する図である。FIG. 2 is a diagram for explaining a state change of the cholesteric liquid crystal due to the pulse voltage. 図３は、コレステリック液晶に印加する大きな電圧と広いパルス幅のパルスによる反射率の変化を説明する図である。FIG. 3 is a diagram for explaining a change in reflectance due to a large voltage applied to the cholesteric liquid crystal and a pulse having a wide pulse width. 図４は、コレステリック液晶に印加する中間電圧と狭い２種類のパルス幅のパルスによる反射率の変化を説明する図である。FIG. 4 is a diagram for explaining a change in reflectance due to an intermediate voltage applied to the cholesteric liquid crystal and pulses of two narrow pulse widths. 図５は、焼付け現象を説明する図である。FIG. 5 is a diagram for explaining the baking phenomenon. 図６は、実施形態の駆動波形の基本構成を示す図である。FIG. 6 is a diagram illustrating a basic configuration of drive waveforms according to the embodiment. 図７は、駆動波形の基本構成をリセットパルスに適用した波形を示す図である。FIG. 7 is a diagram showing a waveform in which the basic configuration of the drive waveform is applied to the reset pulse. 図８は、第１実施形態のバーグラフ表示装置の概略構成を示す図である。FIG. 8 is a diagram illustrating a schematic configuration of the bar graph display device of the first embodiment. 図９は、第１実施形態のバーグラフ表示装置の駆動波形の例および従来例の駆動波形の例を示す図である。FIG. 9 is a diagram illustrating an example of a drive waveform of the bar graph display device of the first embodiment and an example of a drive waveform of a conventional example. 図１０は、第２実施形態のカラー表示装置のコレステリック液晶素子の積層構造を示す図である。FIG. 10 is a diagram illustrating a stacked structure of cholesteric liquid crystal elements of the color display device according to the second embodiment. 図１１は、第２実施形態のカラー表示装置の１枚のコレステリック液晶素子の構造を示す図である。FIG. 11 is a diagram illustrating a structure of one cholesteric liquid crystal element of the color display device according to the second embodiment. 図１２は、第２実施形態のコレステリック液晶表示素子の上面図である。FIG. 12 is a top view of the cholesteric liquid crystal display element of the second embodiment. 図１３は、第２実施形態のカラー表示装置の概略構成を示す図である。FIG. 13 is a diagram illustrating a schematic configuration of a color display device according to the second embodiment. 図１４は、書き込み処理時のドライバ出力電圧と液晶印加電圧を示す図である。FIG. 14 is a diagram illustrating the driver output voltage and the liquid crystal applied voltage during the writing process. 図１５は、書き込み処理時に印加される対称パルスの例を示す図である。FIG. 15 is a diagram illustrating an example of a symmetric pulse applied during the writing process. 図１６は、第２実施形態における電圧パルスの例を示す図である。FIG. 16 is a diagram illustrating an example of a voltage pulse in the second embodiment. 図１７は、第２実施形態における処理シーケンスを示す図である。FIG. 17 is a diagram illustrating a processing sequence according to the second embodiment.

符号の説明Explanation of symbols

１０表示素子
１１上側基板
１２液晶層
１３下側基板
１４上側帯状電極
１５下側帯状電極
２８コモンドライバ
２９セグメントドライバ
３１バーグラフ
３２駆動回路 DESCRIPTION OF SYMBOLS 10 Display element 11 Upper board | substrate 12 Liquid crystal layer 13 Lower board | substrate 14 Upper strip | belt-shaped electrode 15 Lower strip | belt-shaped electrode 28 Common driver 29 Segment driver 31 Bar graph 32 Drive circuit

Claims

コレステリック液晶表示素子の駆動方法であって、
前記コレステリック液晶を挟持する対向する電極間に前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を印加し、
前記第１の交流電圧の印加に続いて、前記対向する電極間に前記閾値以下の第２の交流電圧を、所定時間以上連続して印加する、ことを特徴とするコレステリック液晶表示素子の駆動方法。 A driving method of a cholesteric liquid crystal display element,
Applying a first AC voltage equal to or higher than a threshold for changing an alignment state of the cholesteric liquid crystal between opposing electrodes sandwiching the cholesteric liquid crystal;
A method of driving a cholesteric liquid crystal display element, wherein a second AC voltage equal to or lower than the threshold value is continuously applied between the opposing electrodes following the application of the first AC voltage for a predetermined time or longer. .

前記第１の交流電圧の印加終了から前記第２の交流電圧の印加開始までの時間は、前記コレステリック液晶の緩和時間より短く、
前記第２の交流電圧の印加時間は、前記緩和時間より長い請求項１に記載のコレステリック液晶表示素子の駆動方法。 The time from the end of application of the first AC voltage to the start of application of the second AC voltage is shorter than the relaxation time of the cholesteric liquid crystal,
The method for driving a cholesteric liquid crystal display element according to claim 1, wherein the application time of the second AC voltage is longer than the relaxation time.

前記第１の交流電圧の印加の前に、前記コレステリック液晶の配向状態を初期状態にリセットする第３の交流電圧を印加する請求項１または２に記載のコレステリック液晶表示素子の駆動方法。 3. The method for driving a cholesteric liquid crystal display element according to claim 1, wherein a third AC voltage that resets the alignment state of the cholesteric liquid crystal to an initial state is applied before the application of the first AC voltage.

第１基板に設けられた複数の第１電極と、第２基板に設けられ、前記複数の第１電極と交差するように対向して配置された複数の第２電極と、前記複数の第１および第２電極間に挟持されたコレステリック液晶と、を備えるコレステリック液晶表示素子の、前記複数の第１電極および前記複数の第２電極を駆動する駆動回路であって、
前記複数の第１電極と前記複数の第２電極とを駆動して、前記コレステリック液晶にリセット交流電圧を印加して前記コレステリック液晶の配向状態を初期状態にリセットした後、
前記複数の第１または第２電極の電極ごとにスキャンパルスを印加して、前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を前記コレステリック液晶に印加し、
前記第１の交流電圧の印加に続いて、前記複数の第１および第２電極のすべてに前記第２の交流電圧を同時に印加して、前記対向する電極間に前記閾値以下の第２の交流電圧を所定時間以上連続して印加することを特徴とするコレステリック液晶表示素子の駆動回路。 A plurality of first electrodes provided on the first substrate, a plurality of second electrodes provided on the second substrate and arranged so as to cross the plurality of first electrodes, and the plurality of first electrodes And a cholesteric liquid crystal display element comprising a cholesteric liquid crystal sandwiched between second electrodes, and a drive circuit for driving the plurality of first electrodes and the plurality of second electrodes,
After driving the plurality of first electrodes and the plurality of second electrodes, applying a reset alternating voltage to the cholesteric liquid crystal to reset the alignment state of the cholesteric liquid crystal to an initial state,
Applying a scan pulse to each of the plurality of first or second electrodes to apply a first AC voltage equal to or higher than a threshold value for changing an alignment state of the cholesteric liquid crystal to the cholesteric liquid crystal;
Subsequent to the application of the first AC voltage, the second AC voltage is simultaneously applied to all of the plurality of first and second electrodes, and a second AC that is equal to or less than the threshold value between the opposing electrodes. A drive circuit for a cholesteric liquid crystal display element, wherein a voltage is continuously applied for a predetermined time or more.

前記第１の交流電圧の印加終了から前記第２の交流電圧の印加開始までの時間は、前記コレステリック液晶の緩和時間より短く、
前記第２の交流電圧の印加時間は、前記緩和時間より長い請求項４に記載のコレステリック液晶表示素子の駆動回路。 The time from the end of application of the first AC voltage to the start of application of the second AC voltage is shorter than the relaxation time of the cholesteric liquid crystal,
The cholesteric liquid crystal display element driving circuit according to claim 4, wherein an application time of the second AC voltage is longer than the relaxation time.

第１基板に設けられた複数の第１電極と、
第２基板に設けられ、前記複数の第１電極と交差するように対向して配置された複数の第２電極と、
前記複数の第１および第２電極間に挟持されたコレステリック液晶と、
前記複数の第１電極および前記複数の第２電極を駆動する駆動部と、を備え、
前記駆動部は、
前記複数の第１電極と前記複数の第２電極とを駆動して、前記コレステリック液晶にリセット交流電圧を印加して前記コレステリック液晶の配向状態を初期状態にリセットした後、
前記複数の第１または第２電極の電極ごとにスキャンパルスを印加して、前記コレステリック液晶の配向状態を変化させる閾値以上の第１の交流電圧を前記コレステリック液晶に印加し、
前記第１の交流電圧の印加に続いて、前記複数の第１および第２電極のすべてに前記第２の交流電圧を同時に印加して、前記対向する電極間に前記閾値以下の第２の交流電圧を所定時間以上連続して印加することを特徴とするコレステリック液晶表示素子。 A plurality of first electrodes provided on a first substrate;
A plurality of second electrodes provided on a second substrate and arranged to face each other so as to intersect the plurality of first electrodes;
A cholesteric liquid crystal sandwiched between the plurality of first and second electrodes;
A drive unit that drives the plurality of first electrodes and the plurality of second electrodes,
The drive unit is
After driving the plurality of first electrodes and the plurality of second electrodes, applying a reset alternating voltage to the cholesteric liquid crystal to reset the alignment state of the cholesteric liquid crystal to an initial state,
Applying a scan pulse to each of the plurality of first or second electrodes to apply a first AC voltage equal to or higher than a threshold value for changing an alignment state of the cholesteric liquid crystal to the cholesteric liquid crystal;
Subsequent to the application of the first AC voltage, the second AC voltage is simultaneously applied to all of the plurality of first and second electrodes, and a second AC that is equal to or less than the threshold value between the opposing electrodes. A cholesteric liquid crystal display element, wherein a voltage is continuously applied for a predetermined time or more.