JP2010041532A

JP2010041532A - Pulse rate converter

Info

Publication number: JP2010041532A
Application number: JP2008203774A
Authority: JP
Inventors: Ken Matsumura; 謙松村
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 2008-08-07
Filing date: 2008-08-07
Publication date: 2010-02-18

Abstract

<P>PROBLEM TO BE SOLVED: To provide a pulse rate converter capable of outputting an equalized pulse even without using any bulk memory. <P>SOLUTION: A pulse rate converter transmits output pulses corresponding to a pulse rate setting value with respect to the number of input pulses. The pulse rate converter includes: a number-of-input-pulses register for holding the number of input pulses; a number-of-output-pulses register for holding the number of output pulses; and a control circuit which compares (the number of output pulses)/(the number of input pulses) with the pulse rate setting value to determine whether or not to output the output pulses. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、所望のパルスレート設定値に対応した数の出力パルスを送信するパルスレート変換器に関し、特に大容量メモリを使用せずとも均等化された出力パルスを送信し得るパルスレート変換器に関する。 The present invention relates to a pulse rate converter that transmits a number of output pulses corresponding to a desired pulse rate setting value, and more particularly to a pulse rate converter that can transmit equalized output pulses without using a large-capacity memory. .

パルスレート変換器は主として工場のプロセス制御に用いられ、入力パルスのパルス数に対しユーザーが設定した所望のパルスレート設定値（たとえば、０．３）に対応した数の出力パルスを送信するものである。たとえば、パルスレート設定値を０．３に設定した場合、１０個のパルスが入力されると３個の出力パルスが送信される。 The pulse rate converter is mainly used for factory process control, and transmits the number of output pulses corresponding to a desired pulse rate setting value (for example, 0.3) set by the user with respect to the number of pulses of the input pulse. is there. For example, when the pulse rate setting value is set to 0.3, when 10 pulses are input, 3 output pulses are transmitted.

また、このようなパルスレート変換器には複数の実現方式がある。これらの中でも特にパルスレート設定値に対応した出力パルス列のパターンテーブルを予めメモリに記憶しておき、このテーブルから、入力されたパルス数に対応した出力パルス列のパターンを呼び出す方式については、出力パルスの不均一性を回避できるため広く利用されている。入力に応じて出力パルスを調整する機器の先行技術文献としては、例えば特許文献１が知られている。 There are a plurality of implementations of such a pulse rate converter. Among these methods, the output pulse train pattern table corresponding to the pulse rate setting value is stored in the memory in advance, and the method of calling the output pulse train pattern corresponding to the number of input pulses from this table is used for the output pulse sequence. Widely used because non-uniformity can be avoided. For example, Patent Document 1 is known as a prior art document of a device that adjusts an output pulse in accordance with an input.

特開平０５―１６７２５号公報Japanese Patent Laid-Open No. 05-16725

以下、図７を参照して従来のパルスレート変換器を説明する。通信ターミナル１００は、後述するパルスレート値を設定する外部機器であり、例えばハンディターミナル・パーソナルコンピュータ等からなる。 Hereinafter, a conventional pulse rate converter will be described with reference to FIG. The communication terminal 100 is an external device for setting a pulse rate value, which will be described later, and includes, for example, a handy terminal, a personal computer, or the like.

パルスレート変換器２００は、パルス入力端子２１０，パルス入力回路２２０，マイクロプロセッサ２３０，メモリ２４０、パルス出力回路２５０，パルス出力端子２６０，ＥＥＰＲＯＭ（以下、「イーイーピーロム」という。）２７０，通信ポート２８０を備える。 The pulse rate converter 200 includes a pulse input terminal 210, a pulse input circuit 220, a microprocessor 230, a memory 240, a pulse output circuit 250, a pulse output terminal 260, an EEPROM (hereinafter referred to as “EEPROM”) 270, a communication port. 280.

パルス入力端子２１０は、パルス信号が入力される端子である。パルス入力回路２２０には、パルス入力信号のフィルタ（図示せず）が設けられ、この入力パルスのレベルを後段のマイクロプロセッサに適したレベルに変換する。 The pulse input terminal 210 is a terminal to which a pulse signal is input. The pulse input circuit 220 is provided with a pulse input signal filter (not shown), and converts the level of the input pulse into a level suitable for the microprocessor of the subsequent stage.

マイクロプロセッサ２３０は、後述する通信ポート２８０から入力されたパルスレート設定値をイーイーピーロム２７０に書き込む。また、パルス入力回路２２０からパルス信号が入力される度にメモリ２４０に記憶された参照先のテーブルのナンバーのインクリメントを繰り返し、出力パルスを送信するかしないか決定する。 The microprocessor 230 writes the pulse rate setting value input from the communication port 280, which will be described later, into the EP ROM 270. Each time a pulse signal is input from the pulse input circuit 220, the number of the reference table stored in the memory 240 is incremented repeatedly to determine whether or not to transmit an output pulse.

メモリ２４０は、パルスレート設定値に対応した出力パルス列のパターンテーブルが記憶されている。具体的には０．０００１〜１．００００の範囲でパルスレートを設定できるよう、１００００パルス分の出力パターン列を内容とするテーブルを保持する。 The memory 240 stores an output pulse train pattern table corresponding to the pulse rate setting value. Specifically, a table containing the output pattern sequence for 10,000 pulses is held so that the pulse rate can be set in the range of 0.0001 to 1.0000.

パルス出力回路２５０は、出力パルスのパルス幅及びレベルをこのパルスレート変換器２００の仕様に基づいた所定の値に変換して出力する。 The pulse output circuit 250 converts the pulse width and level of the output pulse into a predetermined value based on the specification of the pulse rate converter 200 and outputs the value.

パルス出力端子２６０は、パルス出力回路２５０が出力した信号を外部に出力する端子である。イーイーピーロム２７０は、パルスレート変換器２００のパルスレート設定値等を保存する不揮発性メモリであり、電気的に内容を書き換えることができる。 The pulse output terminal 260 is a terminal for outputting the signal output from the pulse output circuit 250 to the outside. The EP ROM 270 is a non-volatile memory that stores a pulse rate setting value or the like of the pulse rate converter 200, and the contents can be electrically rewritten.

通信ポート２８０は、パルスレート設定値の設定時に利用されるものであり、具体的には通信ターミナル１００で指定されたパルスレート設定値をマイクロプロセッサ２３０に転送する。 The communication port 280 is used when setting the pulse rate setting value. Specifically, the communication port 280 transfers the pulse rate setting value specified by the communication terminal 100 to the microprocessor 230.

このように、従来のパルスレート変換器では、メモリ２４０に多数の出力パルス列を記憶したパターンテーブルを設けていた。 As described above, in the conventional pulse rate converter, the memory 240 is provided with a pattern table storing a large number of output pulse trains.

しかし、メモリ２４０に１００００通りもの出力パルス列を記憶する図７の方式では、送信される出力パルスの均等化は保たれるものの、大容量のメモリ２４０が必要となる。 However, in the method shown in FIG. 7 in which 10,000 output pulse trains are stored in the memory 240, the output pulses to be transmitted are equalized, but a large-capacity memory 240 is required.

また、このメモリ２４０とマイクロプロセッサ２３０を接続するアドレスバスＡＢの配線スペースが必要となり、さらに電磁環境適合性（以下、「ＥＭＣ」という。) の対策が必要となり、コストが高くなる。 Further, a wiring space for the address bus AB connecting the memory 240 and the microprocessor 230 is required, and further countermeasures for electromagnetic compatibility (hereinafter referred to as “EMC”) are required, resulting in an increase in cost.

なお、図７で説明した全ての出力パルス列を記憶する方式の他、レートマルチプライヤーなどの論理回路でパルスレート変換器を構成する方式がある。しかし、この方式では大容量のメモリ２４０は不要になるものの、出力パルスが不均一になる問題がある。 In addition to the method for storing all the output pulse trains described in FIG. 7, there is a method in which the pulse rate converter is configured by a logic circuit such as a rate multiplier. However, although this method does not require the large capacity memory 240, there is a problem that the output pulses are not uniform.

本発明は、これらの問題点に鑑みてなされたものであり、大容量メモリを使用せずとも均等化されたパルスを出力し得るパルスレート変換器を提供することを目的とする。 The present invention has been made in view of these problems, and an object thereof is to provide a pulse rate converter capable of outputting equalized pulses without using a large-capacity memory.

この様な課題を達成するために本発明は次の構成を備える。
（１）入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
（２）入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
前記パルスレート設定値を保持するパルスレート設定値レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。
（３）前記制御回路は、パルスが入力されたとき（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレートを比較し、
前記パルスレート設定値が大きい場合には前記出力パルスを送信し、前記パルスレート設定値が小さい場合には前記出力パルスを送信しないことを特徴とする請求項１又は２に記載のパルスレート変換器。
（４）前記パルスレート設定値が入力される通信ポートと、
この通信ポートを介して入力された前記パルスレート設定値を記憶するイーイーピーロムを備え、
前記制御回路は、前記イーイーピーロムに記憶された前記パルスレート設定値を直接参照し、又は前記パルスレート設定値を前記パルスレート設定値レジスタに設定してから参照することを特徴とする請求項２又は３に記載のパルスレート変換器。
（５）前記パルスレート設定値を設定するスイッチを備えたことを特徴とする請求項１乃至３のいずれかに記載のパルスレート変換器。 In order to achieve such a problem, the present invention has the following configuration.
(1) In a pulse rate converter that transmits an output pulse corresponding to a pulse rate set value with respect to the number of input pulses,
An input pulse number register for holding the number of pulses of the input pulse;
An output pulse number register for holding the number of pulses of the output pulse;
A pulse comprising: a control circuit that compares (pulse number of the output pulse) / (pulse number of the input pulse) with the pulse rate setting value and determines whether or not to output the output pulse. Rate converter.
(2) In a pulse rate converter that transmits an output pulse corresponding to a pulse rate setting value with respect to the number of pulses of an input pulse,
An input pulse number register for holding the number of pulses of the input pulse;
An output pulse number register for holding the number of pulses of the output pulse;
A pulse rate setting value register for holding the pulse rate setting value;
A pulse comprising: a control circuit that compares (pulse number of the output pulse) / (pulse number of the input pulse) with the pulse rate setting value and determines whether or not to output the output pulse. Rate converter.
(3) The control circuit compares the pulse rate when a pulse is input (number of pulses of the output pulse) / (number of pulses of the input pulse),
3. The pulse rate converter according to claim 1, wherein the output pulse is transmitted when the pulse rate set value is large, and the output pulse is not transmitted when the pulse rate set value is small. .
(4) a communication port to which the pulse rate setting value is input;
An EP ROM that stores the pulse rate setting value input via the communication port is provided.
The control circuit refers to the pulse rate setting value stored in the EP ROM directly or refers to the pulse rate setting value after setting the pulse rate setting value in the pulse rate setting value register. The pulse rate converter according to 2 or 3.
(5) The pulse rate converter according to any one of claims 1 to 3, further comprising a switch for setting the pulse rate setting value.

本発明では次のような効果がある。過去に送信した出力パルスのパルス数を踏まえて出力パルスの送信を行うので、出力パルスの間隔が均等化され、さらに、大容量メモリが不要となる。 The present invention has the following effects. Since output pulses are transmitted based on the number of output pulses transmitted in the past, the intervals between output pulses are equalized, and a large-capacity memory is not required.

以下、図１を参照して本発明によるパルスレート変換器の構成例を説明する。ただし、図７と同様の構成については同一の符号を付して説明を省略する。 Hereinafter, a configuration example of a pulse rate converter according to the present invention will be described with reference to FIG. However, the same components as those in FIG.

マイクロプロセッサ２３５は、入力パルス数レジスタ２３１，出力パルス数レジスタ２３２，パルスレート設定値レジスタ２３３を備える。入力パルス数レジスタ２３１は、入力パルスのパルス数（以下、「Ｎｐｉｎ」という。）を保持するレジスタであり、初期値は「０」に設定される。 The microprocessor 235 includes an input pulse number register 231, an output pulse number register 232, and a pulse rate setting value register 233. The input pulse number register 231 is a register that holds the number of input pulses (hereinafter referred to as “Npin”), and the initial value is set to “0”.

出力パルス数レジスタ２３２は、出力パルスのパルス数（以下、「Ｎｐｏｕｔ」という。）を保持するレジスタであり、初期値はゼロに設定される。パルスレート設定値レジスタ２３３は、パルスレート設定値（以下、「Ｒｐ」という。）を保持するレジスタであり、通信ターミナル１００を介して任意の値に設定される。 The output pulse number register 232 is a register that holds the number of output pulses (hereinafter referred to as “Npout”), and the initial value is set to zero. The pulse rate setting value register 233 is a register that holds a pulse rate setting value (hereinafter referred to as “Rp”), and is set to an arbitrary value via the communication terminal 100.

次に、図１の動作を説明する。まず、電源オン時の動作を図２のフローチャートを参照して説明する。マイクロプロセッサ２３５は、所望のパルスレート設定値をイーイーピーロム２７０から読み出し（ＳＡ１）、パルスレート設定値レジスタ２３３に設定する（ＳＡ２）。 Next, the operation of FIG. 1 will be described. First, the operation when the power is turned on will be described with reference to the flowchart of FIG. The microprocessor 235 reads a desired pulse rate setting value from the EP ROM 270 (SA1) and sets it in the pulse rate setting value register 233 (SA2).

また、マイクロプロセッサ２３５は、入力パルス数レジスタ２３１及び出力パルス数レジスタ２３２に初期値に「０」を設定する（ＳＡ３，ＳＡ４）。 Further, the microprocessor 235 sets “0” as an initial value in the input pulse number register 231 and the output pulse number register 232 (SA3, SA4).

続いて、パルスレート変更時の動作を図３のフローチャートを参照して説明する。ユーザーは、通信ターミナル１００を利用して所望のＲｐを入力する。このＲｐはマイクロプロセッサ２３５によりイーイーピーロム２７０に書き込まれる（ＳＢ１）。 Next, the operation when changing the pulse rate will be described with reference to the flowchart of FIG. The user inputs a desired Rp using the communication terminal 100. This Rp is written into the EP ROM 270 by the microprocessor 235 (SB1).

マイクロプロセッサ２３５は、イーイーピーロム２７０に記憶されたＲｐを読み込んで、パルスレート設定値レジスタ２３３に設定する（ＳＢ２）。また、入力パルス数レジスタ２３１、出力パルス数レジスタ２３２の内容は初期化される（ＳＢ３、ＳＢ４）。 The microprocessor 235 reads Rp stored in the EP ROM 270 and sets it in the pulse rate setting value register 233 (SB2). The contents of the input pulse number register 231 and the output pulse number register 232 are initialized (SB3, SB4).

次に、通常の動作を図４に示すフローチャートを参照して説明する。入力パルスを受信するとマイクロプロセッサ２３５は、入力パルス数レジスタ（Ｎｐｉｎ）の内容にＮｐｉｎ＋１を代入する（ＳＣ１）。 Next, a normal operation will be described with reference to a flowchart shown in FIG. When receiving the input pulse, the microprocessor 235 assigns Npin + 1 to the contents of the input pulse number register (Npin) (SC1).

マイクロプロセッサ２３５は、パルスレート設定値レジスタ２３３に記憶されたパルスレート設定値Ｒｐと比較して（ＳＣ２）、過去に出力したパルスレート結果Ｎｐｏｕｔ／Ｎｐｉｎが小さい場合、１パルス出力する（ＳＣ３）。 The microprocessor 235 compares the pulse rate set value Rp stored in the pulse rate set value register 233 (SC2), and outputs one pulse if the previously output pulse rate result Npout / Npin is small (SC3).

１パルス出力されると、マイクロプロセッサ２３５は出力パルスレジスタ（Ｎｐｏｕｔ）の内容にＮｐｏｕｔ＋１を代入する（ＳＣ４）。なお、入力パルスの数が１００００以上となったら（ＳＣ５）、入力パルス数レジスタ２３１及び出力パルス数レジスタをクリアする（ＳＣ６，ＳＣ７） When one pulse is output, the microprocessor 235 substitutes Npout + 1 for the contents of the output pulse register (Npout) (SC4). When the number of input pulses becomes 10,000 or more (SC5), the input pulse number register 231 and the output pulse number register are cleared (SC6, SC7).

次に、図５を参照して具体例を説明する。図５はパルスレート設定値が０．６に設定された場合のタイミングチャートである。入力パルス５００は、図５のように例えば一定の間隔で入力される。 Next, a specific example will be described with reference to FIG. FIG. 5 is a timing chart when the pulse rate set value is set to 0.6. The input pulse 500 is input at regular intervals, for example, as shown in FIG.

入力パルス数（Ｎｐｉｎ）５１０は、その時点における入力パルス５００の合計値である。出力パルス数（Ｎｐｏｕｔ）５２０はその時点における出力パルスの合計値である。 The number of input pulses (Npin) 510 is the total value of the input pulses 500 at that time. The number of output pulses (Npout) 520 is the total value of output pulses at that time.

例えば、入力パルス５００が与えられると、Ｎｐｏｕｔ／Ｎｐｉｎは０／１＝０（符号５５０）で０．６より小さいので出力パルス５３０が出力される。 For example, when the input pulse 500 is given, the output pulse 530 is output because Npout / Npin is 0/1 = 0 (reference numeral 550) and is smaller than 0.6.

また、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）が１／２＝０．５（符号５５１）の場合、パルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が大きいので、１パルス出力する。 When Npout / Npin (reference numeral 540) is 1/2 = 0.5 (reference numeral 551), the pulse rate setting value (Rp) is larger than the pulse rate setting value (Rp) 0.6. 1 pulse is output.

このとき、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）の値は２／３＝０．６６６７（符号５５２）となる。この値をパルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が小さいのでパルスは出力されず、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）の値は２／４＝０．５（符合５５３）となる。 At this time, the value of Npout / Npin (reference numeral 540) is 2/3 = 0.6667 (reference numeral 552). When this value is compared with the pulse rate setting value (Rp) 0.6, the pulse rate setting value (Rp) is smaller, so no pulse is output, and the value of Npout / Npin (reference numeral 540) is 2/4 = 0. .5 (sign 553).

この値０．５（符合５４３）をパルスレート設定値（Ｒｐ）０．６と比較すると、パルスレート設定値（Ｒｐ）の方が大きいので、１パルス出力する。そうすると、Ｎｐｏｕｔ／Ｒｐｉｎ（符号５４０）の値は３／５＝０．６（符合５５４）となる。以下、これらの動作を繰り返す。 When this value 0.5 (sign 543) is compared with the pulse rate set value (Rp) 0.6, one pulse is output because the pulse rate set value (Rp) is larger. Then, the value of Npout / Rpin (symbol 540) is 3/5 = 0.6 (symbol 554). Thereafter, these operations are repeated.

このように、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）とパルスレート設定値（Ｒｐ）を比較してパルスを出力するかしないか判定するので、Ｎｐｏｕｔ／Ｎｐｉｎ（符号５４０）は、パルスレート設定値を基準に変動する。 In this way, Npout / Npin (reference 540) is compared with the pulse rate setting value (Rp) to determine whether or not to output a pulse. Therefore, Npout / Npin (reference 540) is based on the pulse rate setting value. fluctuate.

従って、出力パルスの間隔が均等化され、かつ、大容量メモリが不要となる。さらに、大容量メモリが不要となるので、マイクロプロセッサ２３５に接続されていたアドレスバスも不要となり、配線スペース及びＥＭＣ対策が有利となる。 Accordingly, the intervals between the output pulses are equalized, and a large capacity memory is not required. Furthermore, since a large-capacity memory is not required, the address bus connected to the microprocessor 235 is also unnecessary, and wiring space and EMC countermeasures are advantageous.

尚、本実施例では、マイクロプロセッサ２３５に内蔵されている入力パルス数レジスタ２３１，出力パルス数レジスタ２３２，パルスレート設定値レジスタ２３３を用いて説明したが、これらの代わりに図示しないＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）を用いても差し支えない。 In this embodiment, the input pulse number register 231, the output pulse number register 232, and the pulse rate setting value register 233 built in the microprocessor 235 have been described, but a RAM (Random Access) (not shown) is used instead. Memory) may be used.

また、本実施例では、マイクロプロセッサ２３５は、イーイーピーロム２７０からパルスレート設定値レジスタ２３３に移動したＲｐを参照しているが、イーイーピーロム２７０を直接参照することにより、パルスの出力の判断を行っても良い。 In this embodiment, the microprocessor 235 refers to the Rp moved from the EP ROM 270 to the pulse rate set value register 233. However, by directly referring to the EP ROM 270, the microprocessor 235 determines the pulse output. May be performed.

さらに、本実施例では、マイクロプロセッサ２３５の判断によりパルスを出力するかしないか決定しているが、マイクロプロセッサ２３５が行っていた判断を、図示しないロジック回路で行っても差し支えない。尚、このようなロジック回路とマイクロプロセッサ２３５を総称して制御回路と呼ぶものとする。 Further, in this embodiment, whether or not to output a pulse is determined by the determination of the microprocessor 235, but the determination made by the microprocessor 235 may be performed by a logic circuit (not shown). Such a logic circuit and the microprocessor 235 are collectively referred to as a control circuit.

次に、図６を参照して本発明の応用例を説明する。ただし、図１と同様の構成については同一の符号を付して説明を省略する。パルスレートの設定を通信ターミナル１００ではなく、パルスレート変換器２３６に備えたスイッチ（ＢＣＤ（二進化十進数）コードロータリースイッチ等）で設定し、マイクロプロセッサの入力ポートで読み込む方法である。 Next, an application example of the present invention will be described with reference to FIG. However, the same components as those in FIG. In this method, the pulse rate is set not by the communication terminal 100 but by a switch (such as a BCD (binary decimal number) code rotary switch) provided in the pulse rate converter 236 and read by an input port of the microprocessor.

このように、スイッチで直接パルスレート設定値を指定することにより、図１で使用していたイーイーピーロム２７０が不要となる。 In this way, by directly specifying the pulse rate setting value with the switch, the EP ROM 270 used in FIG. 1 becomes unnecessary.

さらに、図６のように、入力パルス及び出力パルスを、それぞれマイクロプロセッサに内蔵された入力パルス数カウンタ２３８及び出力パルス数カウンタ２３９で代用してもよい。 Furthermore, as shown in FIG. 6, the input pulse number and the output pulse number may be replaced with an input pulse number counter 238 and an output pulse number counter 239 respectively incorporated in the microprocessor.

このように、カウンタを用いることにより図１の入力パルス数レジスタ２３１、出力パルス数レジスタ２３２によるインクリメントを代替できる。 In this way, the increment by the input pulse number register 231 and the output pulse number register 232 in FIG.

本発明のパルスレート変換器の構成図である。It is a block diagram of the pulse rate converter of this invention. 電源オン時のフローチャートである。It is a flowchart at the time of power-on. パルスレート設定変更時のフローチャートである。It is a flowchart at the time of a pulse rate setting change. 割込み発生時のフローチャートである。It is a flowchart at the time of interruption generation. 図１の動作を説明するタイミングチャートである。2 is a timing chart illustrating the operation of FIG. 1. 本発明の応用例の説明図である。It is explanatory drawing of the example of application of this invention. 従来のパルスレート変換器の構成図である。It is a block diagram of the conventional pulse rate converter.

符号の説明Explanation of symbols

１００通信ターミナル
２０１パルスレート変換器
２１０パルス入力端子
２２０パルス入力回路
２３５マイクロプロセッサ
２３１入力パルス数レジスタ
２３２出力パルス数レジスタ
２３３パルスレート設定値レジスタ
２５０パルス出力回路
２６０パルス出力端子
２７０イーイーピーロム
２８０通信ポート
100 Communication Terminal 201 Pulse Rate Converter 210 Pulse Input Terminal 220 Pulse Input Circuit 235 Microprocessor 231 Input Pulse Number Register 232 Output Pulse Number Register 233 Pulse Rate Setting Value Register 250 Pulse Output Circuit 260 Pulse Output Terminal 270 EP ROM 280 Communication Port

Claims

入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。 In the pulse rate converter that transmits the output pulse corresponding to the pulse rate setting value with respect to the number of pulses of the input pulse,
An input pulse number register for holding the number of pulses of the input pulse;
An output pulse number register for holding the number of pulses of the output pulse;
A pulse comprising: a control circuit that compares (pulse number of the output pulse) / (pulse number of the input pulse) with the pulse rate setting value and determines whether or not to output the output pulse. Rate converter.

入力パルスのパルス数に対してパルスレート設定値に対応した出力パルスを送信するパルスレート変換器において、
前記入力パルスのパルス数を保持する入力パルス数レジスタと、
前記出力パルスのパルス数を保持する出力パルス数レジスタと、
前記パルスレート設定値を保持するパルスレート設定値レジスタと、
（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレート設定値を比較し、前記出力パルスを出力するかしないか決定する制御回路と
を備えたことを特徴とするパルスレート変換器。 In the pulse rate converter that transmits the output pulse corresponding to the pulse rate setting value with respect to the number of pulses of the input pulse,
An input pulse number register for holding the number of pulses of the input pulse;
An output pulse number register for holding the number of pulses of the output pulse;
A pulse rate setting value register for holding the pulse rate setting value;
A pulse comprising: a control circuit that compares (pulse number of the output pulse) / (pulse number of the input pulse) with the pulse rate setting value and determines whether or not to output the output pulse. Rate converter.

前記制御回路は、パルスが入力されたとき（前記出力パルスのパルス数）／（前記入力パルスのパルス数）と前記パルスレートを比較し、
前記パルスレート設定値が大きい場合には前記出力パルスを送信し、前記パルスレート設定値が小さい場合には前記出力パルスを送信しないことを特徴とする請求項１又は２に記載のパルスレート変換器。 The control circuit compares the pulse rate when a pulse is input (number of pulses of the output pulse) / (number of pulses of the input pulse), and
3. The pulse rate converter according to claim 1, wherein the output pulse is transmitted when the pulse rate set value is large, and the output pulse is not transmitted when the pulse rate set value is small. .

前記パルスレート設定値が入力される通信ポートと、
この通信ポートを介して入力された前記パルスレート設定値を記憶するイーイーピーロムを備え、
前記制御回路は、前記イーイーピーロムに記憶された前記パルスレート設定値を直接参照し、又は前記パルスレート設定値を前記パルスレート設定値レジスタに設定してから参照することを特徴とする請求項２又は３に記載のパルスレート変換器。 A communication port to which the pulse rate set value is input;
An EP ROM that stores the pulse rate setting value input via the communication port is provided.
The control circuit refers to the pulse rate setting value stored in the EP ROM directly or refers to the pulse rate setting value after setting the pulse rate setting value in the pulse rate setting value register. The pulse rate converter according to 2 or 3.

前記パルスレート設定値を設定するスイッチを備えたことを特徴とする請求項１乃至３のいずれかに記載のパルスレート変換器。
The pulse rate converter according to any one of claims 1 to 3, further comprising a switch for setting the pulse rate set value.