JP2010040670A

JP2010040670A - Electrostatic discharge resistance simulation device and electrostatic discharge device model used for the same

Info

Publication number: JP2010040670A
Application number: JP2008199995A
Authority: JP
Inventors: Shinichi Shimoyama; 進一下山
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2008-08-01
Filing date: 2008-08-01
Publication date: 2010-02-18

Abstract

<P>PROBLEM TO BE SOLVED: To analyze the performance of a semiconductor integrated circuit more easily than in the prior art. <P>SOLUTION: Based on circuit connection information and an electrostatic discharge (ESD) device model (24), a simulation operation part applies an ESD surge voltage to a terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit to analyze the performance of the semiconductor integrated circuit. The ESD device model (24) is applied to a MOSFET having a drain terminal (21) and a source terminal (22) as a terminal of the semiconductor device. The ESD device model (24) has a first ESD device model (25) allowing current to flow from the drain terminal (21) to the source terminal (22) and a second ESD device model (26) having the same constituent element as that of the first ESD device model (25) and allowing current to flow from the source terminal (22) to the drain terminal (21). <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体集積回路の静電気放電（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ：ＥＳＤ、以降ＥＳＤと称す）耐性に関し、特にＥＳＤ耐性の性能を検証するＥＳＤ耐性シミュレーション装置とそれに用いられるＥＳＤデバイスモデルに関する。 The present invention relates to electrostatic discharge (ESD) resistance of a semiconductor integrated circuit, and more particularly to an ESD resistance simulation apparatus for verifying ESD resistance performance and an ESD device model used for the ESD resistance simulation apparatus.

半導体集積回路のＥＳＤ耐性の破壊検査は、製造、パッケージングされた最終製品に対して実施され、半導体集積回路の実力が判定される。 The ESD resistance destructive inspection of the semiconductor integrated circuit is performed on the final product manufactured and packaged, and the ability of the semiconductor integrated circuit is determined.

最終製品段階でＥＳＤ耐性の能力不足が判明した場合、放電経路の静電破壊保護回路の再設計、製造、ＥＳＤ耐性評価を繰り返すことになる。このため、開発期間の長期化や、ＥＳＤ耐性を確保する放電経路の静電破壊保護回路の規模を過剰に大きく設計する。これにより、半導体集積回路の面積が増大し、コストの増加を招いていた。 When it becomes clear that the ESD resistance capability is insufficient at the final product stage, redesign, manufacture, and ESD resistance evaluation of the electrostatic discharge protection circuit for the discharge path are repeated. For this reason, the development period is extended, and the scale of the electrostatic breakdown protection circuit in the discharge path that ensures ESD resistance is designed to be excessively large. As a result, the area of the semiconductor integrated circuit is increased, resulting in an increase in cost.

近年、半導体プロセスが微細になり、半導体に搭載するシステムが複雑になり、半導体集積回路は多電源化されている。これにより、ＥＳＤ保護回路の耐性検証だけでなく、内部回路とＥＳＤ保護回路の状態を半導体集積回路全体で検証する必要が生じる。そこで、設計段階でＥＳＤ耐性を確保し、且つ、開発期間の長期化と開発費高騰を抑えるためのＥＳＤ耐性シミュレーション装置とそれに用いられるＥＳＤデバイスモデルが求められている。 In recent years, the semiconductor process has become finer, the system to be mounted on the semiconductor has become complicated, and the semiconductor integrated circuit has become multi-power supply. As a result, it is necessary to verify not only the durability of the ESD protection circuit but also the state of the internal circuit and the ESD protection circuit in the entire semiconductor integrated circuit. Therefore, there is a need for an ESD tolerance simulation apparatus and an ESD device model used therefor for ensuring ESD tolerance at the design stage, and suppressing a prolonged development period and an increase in development costs.

図１は、従来のＥＳＤ耐性シミュレーション装置として、特開２００６−１４８０２９号公報に記載された回路シミュレーション装置の構成を示すブロック図である。 FIG. 1 is a block diagram showing a configuration of a circuit simulation apparatus described in Japanese Patent Laid-Open No. 2006-148029 as a conventional ESD tolerance simulation apparatus.

従来のＥＳＤ耐性シミュレーション装置は、回路図入力装置１と、回路接続情報部２と、入力記述解析部３と、回路行列生成部４と、素子特性計算部５と、過渡解析手段９を有するシミュレーション実行部８と、端子電圧抽出手段１０と、デバイスモデル選択部１１と、解析結果出力部１３とを具備している。 A conventional ESD tolerance simulation apparatus includes a circuit diagram input device 1, a circuit connection information unit 2, an input description analysis unit 3, a circuit matrix generation unit 4, an element characteristic calculation unit 5, and a transient analysis unit 9. An execution unit 8, a terminal voltage extraction unit 10, a device model selection unit 11, and an analysis result output unit 13 are provided.

回路図入力装置１は、半導体集積回路が記述された回路図を表すデータを入力する。半導体集積回路は、集積回路を構成する被試験回路である。 The circuit diagram input device 1 inputs data representing a circuit diagram describing a semiconductor integrated circuit. A semiconductor integrated circuit is a circuit under test that constitutes an integrated circuit.

回路接続情報部２は、回路図入力装置１により入力された回路図を表すデータに基づいて、回路接続情報を生成する。回路接続情報は、半導体集積回路で使用される半導体デバイスの回路構成と接続関係と端子とを表している。 The circuit connection information unit 2 generates circuit connection information based on data representing the circuit diagram input by the circuit diagram input device 1. The circuit connection information represents the circuit configuration, connection relationship, and terminals of the semiconductor device used in the semiconductor integrated circuit.

入力記述解析部３は、回路接続情報部２により生成された回路接続情報に基づいて、半導体デバイスの回路構成と接続関係と端子とを解析する。 Based on the circuit connection information generated by the circuit connection information unit 2, the input description analysis unit 3 analyzes the circuit configuration, connection relationship, and terminals of the semiconductor device.

素子特性計算部５には、標準デバイスモデル６とＥＳＤデバイスモデル７とが設定されている。標準デバイスモデル６は、半導体デバイスに対して通常動作をシミュレーションするためのデバイスモデルである。ＥＳＤデバイスモデル７は、半導体デバイスに対してＥＳＤ耐性をシミュレーションするためのデバイスモデルである。素子特性計算部５は、標準デバイスモデル６を使用して、半導体デバイスの端子に印加された電圧（デバイス端子電圧）におけるデバイス特性を算出する。 In the device characteristic calculation unit 5, a standard device model 6 and an ESD device model 7 are set. The standard device model 6 is a device model for simulating normal operation for a semiconductor device. The ESD device model 7 is a device model for simulating ESD tolerance for a semiconductor device. The element characteristic calculation unit 5 uses the standard device model 6 to calculate the device characteristic at the voltage (device terminal voltage) applied to the terminal of the semiconductor device.

回路行列生成部４は、入力記述解析部３により解析された回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）と、素子特性計算部５により算出された半導体デバイスのデバイス特性とに基づいて、半導体集積回路の行列方程式（関数）を生成する。 The circuit matrix generation unit 4 includes circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) analyzed by the input description analysis unit 3, and device characteristics of the semiconductor device calculated by the element characteristic calculation unit 5. Based on the above, a matrix equation (function) of the semiconductor integrated circuit is generated.

過渡解析手段９は、被試験回路（半導体集積回路）への過電圧・過電流入力に対する回路動作の過渡解析を行うための手段である。シミュレーション実行部８は、過渡解析手段９を用いて、回路行列生成部４により生成された回路行列方程式を解くことにより、半導体集積回路への過電圧・過電流入力に対する回路動作の過渡解析を実行する（半導体集積回路の動作を解析する）。即ち、シミュレーション実行部８は、回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）と標準デバイスモデル６とに基づいて、半導体集積回路への過電圧として第１電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。解析結果出力部１３は、その解析の結果を出力する。 The transient analysis means 9 is means for performing a transient analysis of circuit operation with respect to an overvoltage / overcurrent input to a circuit under test (semiconductor integrated circuit). The simulation execution unit 8 uses the transient analysis unit 9 to solve the circuit matrix equation generated by the circuit matrix generation unit 4, thereby executing a transient analysis of the circuit operation with respect to the overvoltage / overcurrent input to the semiconductor integrated circuit. (Analyze the operation of the semiconductor integrated circuit). That is, the simulation execution unit 8 sets the first voltage as an overvoltage to the semiconductor integrated circuit based on the circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) and the standard device model 6. Applied to the terminal, the operation of the semiconductor integrated circuit is analyzed. The analysis result output unit 13 outputs the analysis result.

シミュレーション実行部８が半導体集積回路の動作を解析しているとき、端子電圧抽出手段１０は、半導体デバイスの端子に印加された電圧をデバイス端子電圧として抽出する。 When the simulation execution unit 8 analyzes the operation of the semiconductor integrated circuit, the terminal voltage extraction unit 10 extracts the voltage applied to the terminal of the semiconductor device as the device terminal voltage.

デバイスモデル選択部１１には、ＥＳＤ動作適合判定条件１２が設定されている。ＥＳＤ動作適合判定条件１２は、標準デバイスモデル６をＥＳＤデバイスモデル７に置き換えるための条件を表している。この条件は、デバイス端子電圧により決定される。デバイスモデル選択部１１は、端子電圧抽出手段１０により抽出されたデバイス端子電圧がＥＳＤ動作適合判定条件１２に適合するか否かを調べる。その結果、適合しないものとする。この場合、素子特性計算部５は、標準デバイスモデル６を使用する。 In the device model selection unit 11, an ESD operation suitability determination condition 12 is set. The ESD operation suitability determination condition 12 represents a condition for replacing the standard device model 6 with the ESD device model 7. This condition is determined by the device terminal voltage. The device model selection unit 11 checks whether or not the device terminal voltage extracted by the terminal voltage extraction unit 10 meets the ESD operation suitability determination condition 12. As a result, it shall not conform. In this case, the element characteristic calculation unit 5 uses the standard device model 6.

一方、シミュレーション実行部８は、回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）と標準デバイスモデル６とに基づいて、第１電圧よりも高い第２電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。 On the other hand, the simulation execution unit 8 generates a second voltage higher than the first voltage based on the circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) and the standard device model 6. To analyze the operation of the semiconductor integrated circuit.

デバイスモデル選択部１１は、端子電圧抽出手段１０により抽出されたデバイス端子電圧がＥＳＤ動作適合判定条件１２に適合するか否かを調べる。その結果、適合する場合、デバイスモデル選択部１１は、デバイスモデルとしてＥＳＤデバイスモデル７を選択するための選択指示を素子特性計算部５に出力する。 The device model selection unit 11 checks whether or not the device terminal voltage extracted by the terminal voltage extraction unit 10 meets the ESD operation suitability determination condition 12. As a result, if it matches, the device model selection unit 11 outputs a selection instruction for selecting the ESD device model 7 as the device model to the element characteristic calculation unit 5.

素子特性計算部５は、デバイスモデル選択部１１からの選択指示に応じて、デバイスモデルを標準デバイスモデル６からＥＳＤデバイスモデル７に置き換える。素子特性計算部５は、ＥＳＤデバイスモデル７を使用して、半導体デバイスの端子に印加された電圧（デバイス端子電圧）におけるデバイス特性を算出する。 In response to the selection instruction from the device model selection unit 11, the element characteristic calculation unit 5 replaces the device model with the ESD device model 7 from the standard device model 6. The element characteristic calculation unit 5 uses the ESD device model 7 to calculate device characteristics at a voltage (device terminal voltage) applied to the terminals of the semiconductor device.

その結果、シミュレーション実行部８は、回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）とＥＳＤデバイスモデル７とに基づいて、第２電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。 As a result, the simulation execution unit 8 applies the second voltage to the terminals of the semiconductor device based on the circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) and the ESD device model 7. Analyzes the operation of a semiconductor integrated circuit.

このように、従来のＥＳＤ耐性シミュレーション装置では、デバイス端子電圧に応じてデバイスモデルを割り当て、半導体集積回路の動作を解析する。 Thus, in the conventional ESD tolerance simulation apparatus, a device model is assigned according to the device terminal voltage, and the operation of the semiconductor integrated circuit is analyzed.

図２は、ＥＳＤデバイスモデル７の等価回路１１０を示している。 FIG. 2 shows an equivalent circuit 110 of the ESD device model 7.

等価回路１１０は、第１〜２のバイポーラトランジスタ１０４と、第１〜４の変調抵抗素子１０１と、第１〜２のダイオード１０２と、第１〜２のアバランシェ電流源１０３とを備えている。第１〜２のバイポーラトランジスタ１０４では、Ｇｕｍｍｅｌ−Ｐｏｏｎモデルとして有名なバイポーラトランジスタである。第１〜４の変調抵抗素子１０１は、高電流密度における抵抗値変調を表す抵抗素子である。第１〜２のダイオード１０２は、ＰＮ接合の順方向のダイオードであり、高電流密度特性を有する。第１〜２のアバランシェ電流源１０３は、ＰＮ接合の逆電圧時のブレークダウン電流を発生する。 The equivalent circuit 110 includes first and second bipolar transistors 104, first to fourth modulation resistance elements 101, first and second diodes 102, and first and second avalanche current sources 103. The first and second bipolar transistors 104 are famous bipolar transistors as the Gummel-Poon model. The first to fourth modulation resistance elements 101 are resistance elements representing resistance value modulation at a high current density. The first and second diodes 102 are PN junction forward diodes and have high current density characteristics. The first and second avalanche current sources 103 generate a breakdown current at the time of reverse voltage of the PN junction.

第１〜４の変調抵抗素子１０１の両端のうちの一端には、それぞれ、ソース端子、コレクタ端子、ベース端子、エミッタ端子が接続されている。第１のバイポーラトランジスタ１０４は、そのコレクタが第１の変調抵抗素子１０１の他端に接続され、そのエミッタが第３の変調抵抗素子１０１の他端に接続され、そのベースが第２の変調抵抗素子１０１の他端に接続されている。第２のバイポーラトランジスタ１０４は、そのコレクタが第２の変調抵抗素子１０１の他端に接続され、そのエミッタが第４の変調抵抗素子１０１の他端に接続され、そのベースが第３の変調抵抗素子１０１の他端に接続されている。第１のダイオード１０２は、そのアノードが第２のバイポーラトランジスタ１０４のベースに接続され、そのカソードが第１のバイポーラトランジスタ１０４のベースに接続されている。第１のアバランシェ電流源１０３は、第１のダイオード１０２と並列に設けられ、その負側が第２のバイポーラトランジスタ１０４のベースに接続され、正側が第１のバイポーラトランジスタ１０４のベースに接続されている。第２のダイオード１０２は、そのアノードが第２のバイポーラトランジスタ１０４のベースに接続され、そのカソードが第２のバイポーラトランジスタ１０４のエミッタに接続されている。第２のアバランシェ電流源１０３は、第２のダイオード１０２と並列に設けられ、その負側が第２のバイポーラトランジスタ１０４のエミッタに接続され、正側が第２のバイポーラトランジスタ１０４のベースに接続されている。 A source terminal, a collector terminal, a base terminal, and an emitter terminal are connected to one end of both ends of the first to fourth modulation resistance elements 101, respectively. The first bipolar transistor 104 has a collector connected to the other end of the first modulation resistance element 101, an emitter connected to the other end of the third modulation resistance element 101, and a base connected to the second modulation resistance element 101. The other end of the element 101 is connected. The second bipolar transistor 104 has a collector connected to the other end of the second modulation resistance element 101, an emitter connected to the other end of the fourth modulation resistance element 101, and a base connected to the third modulation resistance element 101. The other end of the element 101 is connected. The first diode 102 has its anode connected to the base of the second bipolar transistor 104 and its cathode connected to the base of the first bipolar transistor 104. The first avalanche current source 103 is provided in parallel with the first diode 102, the negative side thereof is connected to the base of the second bipolar transistor 104, and the positive side is connected to the base of the first bipolar transistor 104. . The second diode 102 has an anode connected to the base of the second bipolar transistor 104 and a cathode connected to the emitter of the second bipolar transistor 104. The second avalanche current source 103 is provided in parallel with the second diode 102, the negative side thereof is connected to the emitter of the second bipolar transistor 104, and the positive side is connected to the base of the second bipolar transistor 104. .

特開２００６−１４８０２９号公報JP 2006-148029 A

従来のＥＳＤ耐性シミュレーション装置では、半導体集積回路内で使われる半導体デバイス、特に、ＭＯＳ型電界効果トランジスタ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ、以降ＭＯＳＦＥＴと称す）が適用されるＥＳＤデバイスモデル７を図２に示されるような構成にしている。即ち、寄生素子のバイポーラトランジスタのＧｕｍｍｅｌ−Ｐｏｏｎモデル１０４と、トリガーのための電流源のアバランシェ電流源１０３と、ダイオード１０２と、を組み合わせた等価回路によりモデル化している。 In the conventional ESD tolerance simulation apparatus, a semiconductor device used in a semiconductor integrated circuit, in particular, an ESD device model 7 to which a MOS field effect transistor (Metal Oxide Field Effect Transistor: MOSFET, hereinafter referred to as MOSFET) is applied is illustrated. The configuration is as shown in FIG. That is, it is modeled by an equivalent circuit in which a Gummel-Poon model 104 of a bipolar transistor as a parasitic element, an avalanche current source 103 as a current source for a trigger, and a diode 102 are combined.

この等価回路により、ＥＳＤデバイスモデル７は、第１のＥＳＤデバイスモデルと、第２のＥＳＤデバイスモデルと、を備えている。第１のＥＳＤデバイスモデルは、ＭＯＳＦＥＴのドレイン端子からソース端子に電流が流れる構成を表している。第２のＥＳＤデバイスモデルは、ＭＯＳＦＥＴのソース端子からドレイン端子に電流が流れる構成を表している。しかし、第１のＥＳＤデバイスモデルと第２のＥＳＤデバイスモデルは、構成要素が異なる。従って、従来のＥＳＤ耐性シミュレーション装置では、シミュレーション実行部８は、ＥＳＤデバイスモデル７を使用して半導体集積回路の動作を解析するときに、ＭＯＳＦＥＴのドレイン及びソース端子を区別しなければならない。 With this equivalent circuit, the ESD device model 7 includes a first ESD device model and a second ESD device model. The first ESD device model represents a configuration in which current flows from the drain terminal to the source terminal of the MOSFET. The second ESD device model represents a configuration in which current flows from the source terminal to the drain terminal of the MOSFET. However, the first ESD device model and the second ESD device model have different components. Therefore, in the conventional ESD tolerance simulation apparatus, the simulation execution unit 8 must distinguish the drain and source terminals of the MOSFET when analyzing the operation of the semiconductor integrated circuit using the ESD device model 7.

従来のＥＳＤ耐性シミュレーション装置では、シミュレーション実行部８がＭＯＳＦＥＴのドレイン及びソース端子を区別するために、端子電圧抽出手段１０が、半導体デバイスの端子に印加された電圧（デバイス端子電圧）を抽出し、デバイスモデル選択部１１が、デバイス端子電圧に適合するＥＳＤデバイスモデル７を選択する過程を繰り返すことになる。これにより、半導体集積回路の開発期間が長期化してしまうという問題がある。従来よりも簡便に半導体集積回路の動作を解析できることが望まれる。 In the conventional ESD tolerance simulation apparatus, in order for the simulation execution unit 8 to distinguish between the drain and source terminals of the MOSFET, the terminal voltage extraction means 10 extracts the voltage (device terminal voltage) applied to the terminal of the semiconductor device, The device model selection unit 11 repeats the process of selecting the ESD device model 7 that matches the device terminal voltage. As a result, there is a problem that the development period of the semiconductor integrated circuit is prolonged. It is desired that the operation of a semiconductor integrated circuit can be analyzed more simply than before.

以下に、発明を実施するための最良の形態・実施例で使用される符号を括弧付きで用いて、課題を解決するための手段を記載する。この符号は、特許請求の範囲の記載と発明を実施するための最良の形態・実施例の記載との対応を明らかにするために付加されたものであり、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。 In the following, means for solving the problems will be described using the reference numerals used in the best modes and embodiments for carrying out the invention in parentheses. This reference numeral is added to clarify the correspondence between the description of the claims and the description of the best mode for carrying out the invention / example, and is described in the claims. It should not be used to interpret the technical scope of the invention.

本発明のＥＳＤ耐性シミュレーション装置は、回路接続情報出力部（１〜３）と、シミュレーション実行部（８）と、を具備している。回路接続情報出力部（１〜３）は、半導体集積回路で使用される半導体デバイスの回路構成と接続関係と端子とを表す回路接続情報を出力する。シミュレーション実行部（８）は、回路接続情報と、半導体デバイスに対してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐性をシミュレーションするためのＥＳＤデバイスモデル（２４）（３４）とに基づいて、半導体集積回路への過電圧としてＥＳＤサージ電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。ＥＳＤデバイスモデル（２４）（３４）は、半導体デバイスの端子としてドレイン端子（２１）、ソース端子（２２）を有するＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に適用される。ＥＳＤデバイスモデル（２４）（３４）は、ドレイン端子（２１）からソース端子（２２）に電流が流れる第１のＥＳＤデバイスモデル（２５）（３５）と、第１のＥＳＤデバイスモデル（２５）（３５）と構成要素が同じであり、ソース端子（２２）からドレイン端子（２１）に電流が流れる第２のＥＳＤデバイスモデル（２６）（３６）と、を備えている。 The ESD tolerance simulation apparatus of the present invention includes a circuit connection information output unit (1-3) and a simulation execution unit (8). The circuit connection information output units (1 to 3) output circuit connection information representing the circuit configuration, connection relationship, and terminals of a semiconductor device used in the semiconductor integrated circuit. Based on the circuit connection information and the ESD device model (24) (34) for simulating the ESD (Electro Static Discharge) resistance of the semiconductor device, the simulation execution unit (8) applies overvoltage to the semiconductor integrated circuit. The ESD surge voltage is applied to the terminals of the semiconductor device to analyze the operation of the semiconductor integrated circuit. The ESD device model (24) (34) is applied to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a drain terminal (21) and a source terminal (22) as terminals of a semiconductor device. The ESD device models (24) and (34) include a first ESD device model (25) (35) in which current flows from the drain terminal (21) to the source terminal (22), and a first ESD device model (25) ( 35) and the second ESD device model (26) (36) having the same constituent elements and having a current flowing from the source terminal (22) to the drain terminal (21).

本発明のＥＳＤ耐性シミュレーション装置では、ＥＳＤデバイスモデル（２４）（３４）が使用される場合、ＥＳＤサージ電圧がドレイン端子（２１）、ソース端子（２２）に印加された場合にドレイン・ソース端子間にブレークダウンが発生し過渡的な電流が流れる。ドレイン端子（２１）にＥＳＤサージ電圧が印加された場合、第１のＥＳＤデバイスモデル（２５）（３５）が動作し、ドレイン端子（２１）からソース端子（２２）にサージ電流が流れる。また、ソース端子（２２）にＥＳＤサージ電圧が印加された場合、第２のＥＳＤデバイスモデル（２６）（３６）が動作し、ソース端子（２２）からドレイン端子（２１）にサージ電流が流れる。よって、第１のＥＳＤデバイスモデル（２５）（３５）と第２のＥＳＤデバイスモデル（２６）（３６）は、ドレイン端子（２１）とソース端子（２２）のどちらにＥＳＤサージ電圧が印加されても同じ動作をする。 In the ESD tolerance simulation apparatus of the present invention, when the ESD device model (24) (34) is used, when an ESD surge voltage is applied to the drain terminal (21) and the source terminal (22), the drain-source terminal is connected. A breakdown occurs and a transient current flows. When an ESD surge voltage is applied to the drain terminal (21), the first ESD device models (25) and (35) operate, and a surge current flows from the drain terminal (21) to the source terminal (22). When an ESD surge voltage is applied to the source terminal (22), the second ESD device model (26) (36) operates, and a surge current flows from the source terminal (22) to the drain terminal (21). Therefore, in the first ESD device model (25) (35) and the second ESD device model (26) (36), an ESD surge voltage is applied to either the drain terminal (21) or the source terminal (22). Does the same.

本発明のＥＳＤ耐性シミュレーション装置では、上述の構成と動作により、シミュレーション実行部（８）は、ＥＳＤデバイスモデル（２４）（３４）を使用して半導体集積回路の動作を解析するときに、ＭＯＳＦＥＴのドレイン及びソース端子を区別しなくてもよい。 In the ESD tolerance simulation apparatus of the present invention, the simulation execution unit (8) uses the ESD device model (24) (34) to analyze the operation of the semiconductor integrated circuit by the above-described configuration and operation. It is not necessary to distinguish the drain and source terminals.

本発明のＥＳＤ耐性シミュレーション装置では、シミュレーション実行部（８）がＭＯＳＦＥＴのドレイン及びソース端子を区別するために、半導体デバイスの端子に印加された電圧（デバイス端子電圧）を抽出し、デバイス端子電圧に適合するＥＳＤデバイスモデル（２４）（３４）を選択する過程を繰り返す必要はない。 In the ESD tolerance simulation apparatus of the present invention, the simulation execution unit (8) extracts the voltage (device terminal voltage) applied to the terminal of the semiconductor device in order to distinguish between the drain and source terminals of the MOSFET, and uses it as the device terminal voltage. There is no need to repeat the process of selecting a suitable ESD device model (24) (34).

従って、本発明のＥＳＤ耐性シミュレーション装置によれば、従来よりも簡便に半導体集積回路の動作を解析することができる。これにより、半導体集積回路の開発期間を短縮できる。 Therefore, according to the ESD tolerance simulation apparatus of the present invention, it is possible to analyze the operation of the semiconductor integrated circuit more easily than in the past. Thereby, the development period of the semiconductor integrated circuit can be shortened.

以下に添付図面を参照して、本発明の実施形態によるＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐性シミュレーション装置について詳細に説明する。 Hereinafter, an ESD (Electro Static Discharge) resistance simulation apparatus according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

（第１実施形態）
第１実施形態では、前述（従来のＥＳＤ耐性シミュレーション装置）と重複する説明を省略する。第１実施形態では、前述と同じ構成要素に対して同符号を付している。 (First embodiment)
In 1st Embodiment, the description which overlaps with the above-mentioned (conventional ESD tolerance simulation apparatus) is abbreviate | omitted. In the first embodiment, the same components as those described above are denoted by the same reference numerals.

［構成］
図３は、本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置の構成を示すブロック図である。 [Constitution]
FIG. 3 is a block diagram showing a configuration of the ESD tolerance simulation apparatus according to the first embodiment of the present invention.

本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置は、回路接続情報出力部（回路図入力装置１、回路接続情報部２、入力記述解析部３）と、モデル入替部１６と、シミュレーション実行部８と、解析結果出力部１３とを具備している。 The ESD tolerance simulation device according to the first embodiment of the present invention includes a circuit connection information output unit (circuit diagram input device 1, circuit connection information unit 2, input description analysis unit 3), model replacement unit 16, and simulation execution unit 8. And an analysis result output unit 13.

本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置は、コンピュータにより実現することができる。この場合、コンピュータは、制御部であるＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）と、記録媒体である記憶装置とを備えている。記憶装置には、コンピュータである回路図入力部（回路図入力装置１）、回路接続情報部２、入力記述解析部３、モデル入替部１６、シミュレーション実行部８、解析結果出力部１３を含んでいる。ＣＰＵは、起動時やユーザの指示などにより、記憶装置からコンピュータを読み取って実行する。 The ESD tolerance simulation apparatus according to the first embodiment of the present invention can be realized by a computer. In this case, the computer includes a CPU (Central Processing Unit) that is a control unit and a storage device that is a recording medium. The storage device includes a circuit diagram input unit (circuit diagram input device 1), which is a computer, a circuit connection information unit 2, an input description analysis unit 3, a model replacement unit 16, a simulation execution unit 8, and an analysis result output unit 13. Yes. The CPU reads and executes the computer from the storage device at the time of activation or in response to a user instruction.

モデル入替部１６には、標準デバイスモデルと、図４に示されるようなＥＳＤデバイスモデル２４とが設定されている。例えば、標準デバイスモデルとＥＳＤデバイスモデル２４とを記憶装置に予め格納しておく。標準デバイスモデルは、半導体デバイスに対して通常動作をシミュレーションするためのデバイスモデルである。ＥＳＤデバイスモデル２４は、半導体デバイスに対してＥＳＤ耐性をシミュレーションするためのデバイスモデルである。標準デバイスモデル、ＥＳＤデバイスモデル２４は、ドレイン端子２１、ソース端子２２、ゲート端子２３を有するＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に適用される。 In the model replacement unit 16, a standard device model and an ESD device model 24 as shown in FIG. 4 are set. For example, the standard device model and the ESD device model 24 are stored in advance in the storage device. The standard device model is a device model for simulating normal operation for a semiconductor device. The ESD device model 24 is a device model for simulating ESD tolerance for a semiconductor device. The standard device model and the ESD device model 24 are applied to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a drain terminal 21, a source terminal 22, and a gate terminal 23.

ＥＳＤデバイスモデル２４は、第１のＥＳＤデバイスモデル２５と、第２のＥＳＤデバイスモデル２６と、を備えている。第１のＥＳＤデバイスモデル２５は、ＭＯＳＦＥＴのドレイン端子２１からソース端子２２に電流が流れる構成を表している。第２のＥＳＤデバイスモデル２６は、ソース端子２２からドレイン端子２１に電流が流れる構成を表している。第１のＥＳＤデバイスモデル２５と第２のＥＳＤデバイスモデル２６は、電流が流れる方向が異なるが、構成要素が同じである。 The ESD device model 24 includes a first ESD device model 25 and a second ESD device model 26. The first ESD device model 25 represents a configuration in which current flows from the drain terminal 21 to the source terminal 22 of the MOSFET. The second ESD device model 26 represents a configuration in which current flows from the source terminal 22 to the drain terminal 21. The first ESD device model 25 and the second ESD device model 26 are different in the direction of current flow, but have the same components.

第１のＥＳＤデバイスモデル２５と第２のＥＳＤデバイスモデル２６は、ドレイン端子２１とソース端子２２間に並列接続されている。ＥＳＤデバイスモデル２４は、更に、ゲート端子２３と接地間に接続された抵抗素子２７を備えている。 The first ESD device model 25 and the second ESD device model 26 are connected in parallel between the drain terminal 21 and the source terminal 22. The ESD device model 24 further includes a resistance element 27 connected between the gate terminal 23 and the ground.

第１のＥＳＤデバイスモデル２５は、その構成として、第１のダイオードを備えている。第１のダイオードは、そのアノードがドレイン端子２１に接続され、そのカソードがソース端子２２に接続されている。 The first ESD device model 25 includes a first diode as its configuration. The first diode has an anode connected to the drain terminal 21 and a cathode connected to the source terminal 22.

第２のＥＳＤデバイスモデル２６は、その構成として、第２のダイオードを備えている。第２のダイオードは、そのアノードがソース端子２２に接続され、そのカソードがドレイン端子２１に接続されている。 The second ESD device model 26 includes a second diode as its configuration. The second diode has its anode connected to the source terminal 22 and its cathode connected to the drain terminal 21.

［動作］
本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置の動作について、図３及び図４を用いて説明する。 [Operation]
The operation of the ESD tolerance simulation apparatus according to the first embodiment of the present invention will be described with reference to FIGS.

モデル入替部１６には、標準デバイスモデルとＥＳＤデバイスモデル２４とのうちの、標準デバイスモデルを選択するための第１選択指示、又は、ＥＳＤデバイスモデル２４を選択するための第２選択指示が与えられる。半導体デバイスに対して通常動作をシミュレーションする場合、第１選択指示がモデル入替部１６に与えられ、半導体デバイスに対してＥＳＤ耐性をシミュレーションする場合、第２選択指示がモデル入替部１６に与えられる。 The model replacement unit 16 is given a first selection instruction for selecting the standard device model or the second selection instruction for selecting the ESD device model 24 out of the standard device model and the ESD device model 24. It is done. When simulating normal operation for a semiconductor device, a first selection instruction is given to the model replacement unit 16, and when simulating ESD tolerance for a semiconductor device, a second selection instruction is given to the model replacement unit 16.

まず、第１選択指示がモデル入替部１６に与えられる。この場合、モデル入替部１６は、第１選択指示に応じて、標準デバイスモデルを選択する。 First, a first selection instruction is given to the model replacement unit 16. In this case, the model replacement unit 16 selects a standard device model in response to the first selection instruction.

シミュレーション実行部８は、入力記述解析部３により解析された回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）を、モデル入替部１６を介して入力する。シミュレーション実行部８は、回路接続情報と標準デバイスモデルとに基づいて、半導体集積回路への過電圧として第１電圧を半導体デバイスの端子に印加して、半導体集積回路の動作を解析する。解析結果出力部１３は、その解析の結果を出力する。 The simulation execution unit 8 inputs the circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) analyzed by the input description analysis unit 3 via the model replacement unit 16. Based on the circuit connection information and the standard device model, the simulation execution unit 8 applies the first voltage to the terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit, and analyzes the operation of the semiconductor integrated circuit. The analysis result output unit 13 outputs the analysis result.

一方、第２選択指示がモデル入替部１６に与えられる。この場合、モデル入替部１６は、第２選択指示に応じて、ＥＳＤデバイスモデル２４を選択する。即ち、モデル入替部１６は、標準デバイスモデルをＥＳＤデバイスモデル２４に入れ替える。 On the other hand, a second selection instruction is given to the model replacement unit 16. In this case, the model replacement unit 16 selects the ESD device model 24 according to the second selection instruction. That is, the model replacement unit 16 replaces the standard device model with the ESD device model 24.

シミュレーション実行部８は、入力記述解析部３により解析された回路接続情報（半導体デバイスの回路構成、接続関係、端子を表す情報）を、モデル入替部１６を介して入力する。シミュレーション実行部８は、回路接続情報とＥＳＤデバイスモデル２４とに基づいて、第１電圧よりも高い第２電圧をＥＳＤサージ電圧として半導体デバイスの端子（ドレイン端子２１、ソース端子２２）に印加して、半導体集積回路の動作を解析する。解析結果出力部１３は、その解析の結果を出力する。 The simulation execution unit 8 inputs the circuit connection information (information representing the circuit configuration, connection relationship, and terminals of the semiconductor device) analyzed by the input description analysis unit 3 via the model replacement unit 16. Based on the circuit connection information and the ESD device model 24, the simulation execution unit 8 applies a second voltage higher than the first voltage to the terminals (drain terminal 21 and source terminal 22) of the semiconductor device as an ESD surge voltage. The operation of the semiconductor integrated circuit is analyzed. The analysis result output unit 13 outputs the analysis result.

本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置の動作として、ＥＳＤデバイスモデル２４が使用される場合、ＥＳＤサージ電圧がドレイン端子２１、ソース端子２２に印加された場合にドレイン・ソース端子間にブレークダウンが発生し過渡的な電流が流れる（これをＥＳＤ動作時と称する）。このＥＳＤ動作時に、拡散端子（ドレイン端子）２１にＥＳＤサージ電圧が印加された場合、第１のＥＳＤデバイスモデル２５が動作し、ドレイン端子２１から拡散端子（ソース端子）２２にサージ電流が流れる。また、ソース端子２２にＥＳＤサージ電圧が印加された場合、第２のＥＳＤデバイスモデル２６が動作し、ソース端子２２からドレイン端子２１にサージ電流が流れる。よって、第１のＥＳＤデバイスモデル２５と第２のＥＳＤデバイスモデル２６は、ドレイン端子２１とソース端子２２のどちらにＥＳＤサージ電圧が印加されても同じ動作をする。 When the ESD device model 24 is used as the operation of the ESD tolerance simulation apparatus according to the first embodiment of the present invention, a break occurs between the drain and source terminals when an ESD surge voltage is applied to the drain terminal 21 and the source terminal 22. Down occurs and a transient current flows (this is called an ESD operation). When an ESD surge voltage is applied to the diffusion terminal (drain terminal) 21 during the ESD operation, the first ESD device model 25 operates and a surge current flows from the drain terminal 21 to the diffusion terminal (source terminal) 22. When an ESD surge voltage is applied to the source terminal 22, the second ESD device model 26 operates and a surge current flows from the source terminal 22 to the drain terminal 21. Therefore, the first ESD device model 25 and the second ESD device model 26 perform the same operation regardless of which of the drain terminal 21 and the source terminal 22 is applied with an ESD surge voltage.

［効果］
本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置では、上述の構成と動作により、シミュレーション実行部８は、ＥＳＤデバイスモデル２４を使用して半導体集積回路の動作を解析するときに、ＭＯＳＦＥＴのドレイン及びソース端子を区別しなくてもよい。 [effect]
In the ESD tolerance simulation apparatus according to the first embodiment of the present invention, the simulation execution unit 8 uses the ESD device model 24 to analyze the operation of the semiconductor integrated circuit and the MOSFET drain and The source terminals need not be distinguished.

本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置では、シミュレーション実行部８がＭＯＳＦＥＴのドレイン及びソース端子を区別するために、半導体デバイスの端子に印加された電圧（デバイス端子電圧）を抽出し、デバイス端子電圧に適合するＥＳＤデバイスモデル２４を選択する過程を繰り返す必要はない。 In the ESD tolerance simulation apparatus according to the first embodiment of the present invention, the simulation execution unit 8 extracts the voltage (device terminal voltage) applied to the terminal of the semiconductor device in order to distinguish the drain and source terminals of the MOSFET, and the device There is no need to repeat the process of selecting the ESD device model 24 that matches the terminal voltage.

従って、本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置によれば、従来よりも簡便に半導体集積回路の動作を解析することができる。これにより、半導体集積回路の開発期間を短縮できる。 Therefore, according to the ESD tolerance simulation apparatus according to the first embodiment of the present invention, it is possible to analyze the operation of the semiconductor integrated circuit more easily than in the past. Thereby, the development period of the semiconductor integrated circuit can be shortened.

（第２実施形態）
第２実施形態では、前述（従来のＥＳＤ耐性シミュレーション装置、第１実施形態）と重複する説明を省略する。第２実施形態では、前述と同じ構成要素に対して同符号を付している。 (Second Embodiment)
In 2nd Embodiment, the description which overlaps with the previous (conventional ESD tolerance simulation apparatus, 1st Embodiment) is abbreviate | omitted. In 2nd Embodiment, the same code | symbol is attached | subjected with respect to the same component as the above-mentioned.

［構成］
モデル入替部１６には、標準デバイスモデルと、図５に示されるようなＥＳＤデバイスモデル３４とが設定されている。例えば、標準デバイスモデルとＥＳＤデバイスモデル３４とを記憶装置に予め格納しておく。即ち、ＥＳＤデバイスモデル２４に代えて、ＥＳＤデバイスモデル３４が設定されている。ＥＳＤデバイスモデル３４は、半導体デバイスに対してＥＳＤ耐性をシミュレーションするためのデバイスモデルである。標準デバイスモデル、ＥＳＤデバイスモデル３４は、ドレイン端子２１、ソース端子２２、ゲート端子２３を有するＭＯＳＦＥＴに適用される。 [Constitution]
In the model replacement unit 16, a standard device model and an ESD device model 34 as shown in FIG. 5 are set. For example, the standard device model and the ESD device model 34 are stored in the storage device in advance. That is, an ESD device model 34 is set instead of the ESD device model 24. The ESD device model 34 is a device model for simulating ESD tolerance for a semiconductor device. The standard device model and the ESD device model 34 are applied to a MOSFET having a drain terminal 21, a source terminal 22, and a gate terminal 23.

ＥＳＤデバイスモデル３４は、第１のＥＳＤデバイスモデル３５と、第２のＥＳＤデバイスモデル３６と、を備えている。第１のＥＳＤデバイスモデル３５は、ＭＯＳＦＥＴのドレイン端子２１からソース端子２２に電流が流れる構成を表している。第２のＥＳＤデバイスモデル３６は、ソース端子２２からドレイン端子２１に電流が流れる構成を表している。第１のＥＳＤデバイスモデル３５と第２のＥＳＤデバイスモデル３６は、電流が流れる方向が異なるが、構成要素が同じである。 The ESD device model 34 includes a first ESD device model 35 and a second ESD device model 36. The first ESD device model 35 represents a configuration in which current flows from the drain terminal 21 to the source terminal 22 of the MOSFET. The second ESD device model 36 represents a configuration in which current flows from the source terminal 22 to the drain terminal 21. The first ESD device model 35 and the second ESD device model 36 are different in the direction of current flow, but have the same components.

第１のＥＳＤデバイスモデル３５と第２のＥＳＤデバイスモデル３６は、ドレイン端子２１とソース端子２２間に並列接続されている。ＥＳＤデバイスモデル３４は、更に、ゲート端子２３と接地間に接続された抵抗素子２７を備えている。 The first ESD device model 35 and the second ESD device model 36 are connected in parallel between the drain terminal 21 and the source terminal 22. The ESD device model 34 further includes a resistance element 27 connected between the gate terminal 23 and the ground.

第１のＥＳＤデバイスモデル３５は、その構成として、第１のダイオード３１と、第２のダイオード３２と、第１の電圧制御スイッチ３３と、を備えている。第１のダイオード３１、第２のダイオード３２は、そのアノードがドレイン端子２１に接続され、そのカソードがソース端子２２に接続されている。第１の電圧制御スイッチ３３は、第１のダイオード３１のアノードとドレイン端子２１との間に接続されている。 The first ESD device model 35 includes, as its configuration, a first diode 31, a second diode 32, and a first voltage control switch 33. The first diode 31 and the second diode 32 have their anodes connected to the drain terminal 21 and their cathodes connected to the source terminal 22. The first voltage control switch 33 is connected between the anode of the first diode 31 and the drain terminal 21.

第２のＥＳＤデバイスモデル３６は、その構成として、第３のダイオード３１と、第４のダイオード３２と、第２の電圧制御スイッチ３３と、を備えている。第３のダイオード３１、第４のダイオード３２は、そのアノードがソース端子２２に接続され、そのカソードがドレイン端子２１に接続されている。第２の電圧制御スイッチ３３は、第３のダイオード３１のアノードとソース端子２２との間に接続されている。 The second ESD device model 36 includes, as its configuration, a third diode 31, a fourth diode 32, and a second voltage control switch 33. The third diode 31 and the fourth diode 32 have their anodes connected to the source terminal 22 and their cathodes connected to the drain terminal 21. The second voltage control switch 33 is connected between the anode of the third diode 31 and the source terminal 22.

第１のダイオード３１、第２のダイオード３２、第３のダイオード３１、第４のダイオード３２の電圧閾値と電流能力は、図６に示されるようなスナップバッグ特性における電圧−電流特性４１と電圧−電流特性４２により決定される。そこで、第１、２の電圧制御スイッチ３３は、スナップバッグ特性から、異なる特性に変わったときに、切り替わる（例えばオフする）。 The voltage threshold value and the current capability of the first diode 31, the second diode 32, the third diode 31, and the fourth diode 32 are the voltage-current characteristic 41 and the voltage-in the snap bag characteristic as shown in FIG. It is determined by the current characteristic 42. Therefore, the first and second voltage control switches 33 are switched (for example, turned off) when the snap bag characteristics are changed to different characteristics.

［動作］
本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置の動作として、ＥＳＤデバイスモデル３４が使用される場合、ＥＳＤサージ電圧がドレイン端子２１、ソース端子２２に印加された場合にドレイン・ソース端子間にブレークダウンが発生し過渡的な電流が流れる（ＥＳＤ動作時）。このＥＳＤ動作時に、拡散端子（ドレイン端子）２１にＥＳＤサージ電圧が印加された場合、第１のＥＳＤデバイスモデル３５が動作し、ドレイン端子２１から拡散端子（ソース端子）２２にサージ電流が流れる。第１の電圧制御スイッチ３３は、スナップバッグ特性から、異なる特性に変わったときに、切り替わる。また、ソース端子２２にＥＳＤサージ電圧が印加された場合、第２のＥＳＤデバイスモデル３６が動作し、ソース端子２２からドレイン端子２１にサージ電流が流れる。第２の電圧制御スイッチ３３は、スナップバッグ特性から、異なる特性に変わったときに、切り替わる。よって、第１のＥＳＤデバイスモデル３５と第２のＥＳＤデバイスモデル３６は、ドレイン端子２１とソース端子２２のどちらにＥＳＤサージ電圧が印加されても同じ動作をする。 [Operation]
When the ESD device model 34 is used as the operation of the ESD tolerance simulation apparatus according to the second embodiment of the present invention, a break occurs between the drain and source terminals when an ESD surge voltage is applied to the drain terminal 21 and the source terminal 22. Down occurs and a transient current flows (during ESD operation). When an ESD surge voltage is applied to the diffusion terminal (drain terminal) 21 during the ESD operation, the first ESD device model 35 operates and a surge current flows from the drain terminal 21 to the diffusion terminal (source terminal) 22. The first voltage control switch 33 is switched when the snap bag characteristic is changed to a different characteristic. Further, when an ESD surge voltage is applied to the source terminal 22, the second ESD device model 36 operates, and a surge current flows from the source terminal 22 to the drain terminal 21. The second voltage control switch 33 is switched when the snap bag characteristic is changed to a different characteristic. Therefore, the first ESD device model 35 and the second ESD device model 36 perform the same operation regardless of which of the drain terminal 21 and the source terminal 22 is applied with the ESD surge voltage.

［効果］
本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置では、上述の構成と動作により、シミュレーション実行部８は、ＥＳＤデバイスモデル３４を使用して半導体集積回路の動作を解析するときに、ＭＯＳＦＥＴのドレイン及びソース端子を区別しなくてもよい。 [effect]
In the ESD tolerance simulation apparatus according to the second embodiment of the present invention, the simulation execution unit 8 uses the ESD device model 34 to analyze the operation of the semiconductor integrated circuit and the MOSFET drain and The source terminals need not be distinguished.

本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置では、シミュレーション実行部８がＭＯＳＦＥＴのドレイン及びソース端子を区別するために、半導体デバイスの端子に印加された電圧（デバイス端子電圧）を抽出し、デバイス端子電圧に適合するＥＳＤデバイスモデル２４を選択する過程を繰り返す必要はない。 In the ESD tolerance simulation apparatus according to the second embodiment of the present invention, the simulation execution unit 8 extracts the voltage (device terminal voltage) applied to the terminal of the semiconductor device in order to distinguish the drain and source terminals of the MOSFET, and the device There is no need to repeat the process of selecting the ESD device model 24 that matches the terminal voltage.

従って、本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置によれば、従来よりも簡便に半導体集積回路の動作を解析することができる。これにより、半導体集積回路の開発期間を短縮できる。 Therefore, according to the ESD tolerance simulation apparatus according to the second embodiment of the present invention, the operation of the semiconductor integrated circuit can be analyzed more easily than in the past. Thereby, the development period of the semiconductor integrated circuit can be shortened.

また、本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置では、ＥＳＤデバイスモデル３４を使用して半導体集積回路の動作を解析するときに、第１実施形態に対して、ＥＳＤサージ電圧をドレイン端子２１、ソース端子２２に印加したときに、スナップバック特性を再現することができる。 Further, in the ESD tolerance simulation apparatus according to the second embodiment of the present invention, when the operation of the semiconductor integrated circuit is analyzed using the ESD device model 34, the ESD surge voltage is applied to the drain terminal 21 as compared with the first embodiment. When applied to the source terminal 22, the snapback characteristic can be reproduced.

また、本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置では、小さな回路規模でスナップバック特性を再現できることである。その理由としては、従来では、ＥＳＤデバイスモデル７を変調抵抗素子とダイオードとアバランシェ電流源とＧｕｍｍｅｌ−Ｐｏｏｎモデル（バイポーラトランジスタ）により実現しているのに対して、本発明では、ＥＳＤデバイスモデル３４をダイオード４個とスイッチ２個と抵抗素子１個の等価回路素子数でスナップバック特性を実現できるためである。 The ESD tolerance simulation apparatus according to the second embodiment of the present invention can reproduce the snapback characteristic with a small circuit scale. The reason is that, conventionally, the ESD device model 7 is realized by a modulation resistor element, a diode, an avalanche current source, and a Gummel-Poon model (bipolar transistor). This is because the snapback characteristic can be realized by the number of equivalent circuit elements of four diodes, two switches, and one resistance element.

図１は、従来のＥＳＤ耐性シミュレーション装置として、特開２００６−１４８０２９号公報に記載された回路シミュレーション装置の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a circuit simulation apparatus described in Japanese Patent Laid-Open No. 2006-148029 as a conventional ESD tolerance simulation apparatus. 図２は、従来のＥＳＤ耐性シミュレーション装置に用いられるＥＳＤデバイスモデル７の等価回路１１０を示している。FIG. 2 shows an equivalent circuit 110 of an ESD device model 7 used in a conventional ESD tolerance simulation apparatus. 図３は、本発明の第１、２実施形態によるＥＳＤ耐性シミュレーション装置の構成を示すブロック図である。FIG. 3 is a block diagram showing the configuration of the ESD tolerance simulation apparatus according to the first and second embodiments of the present invention. 図４は、本発明の第１実施形態によるＥＳＤ耐性シミュレーション装置に用いられるＥＳＤデバイスモデル２４を示している。FIG. 4 shows an ESD device model 24 used in the ESD tolerance simulation apparatus according to the first embodiment of the present invention. 図５は、本発明の第２実施形態によるＥＳＤ耐性シミュレーション装置に用いられるＥＳＤデバイスモデル３４を示している。FIG. 5 shows an ESD device model 34 used in the ESD tolerance simulation apparatus according to the second embodiment of the present invention. 図６は、一般的なスナップバック特性を示している。FIG. 6 shows a general snapback characteristic.

符号の説明Explanation of symbols

１回路図入力装置、
２回路接続情報部、
３入力記述解析部、
４回路行列生成部、
５素子特性計算部、
６標準デバイスモデル、
７ＥＳＤデバイスモデル、
８シミュレーション実行部、
９過渡解析手段、
１０端子電圧抽出手段、
１１デバイスモデル選択部、
１２ＥＳＤ動作適合判定条件、
１３解析結果出力部、
１６モデル入替部、
２１拡散端子（ドレイン端子）、
２２拡散端子（ソース端子）、
２３ゲート端子、
２４ＥＳＤデバイスモデル、
２５第１のＥＳＤデバイスモデル、
２６第２のＥＳＤデバイスモデル、
２７抵抗素子、
３１ダイオード、
３２ダイオード、
３３電圧制御スイッチ、
３４ＥＳＤデバイスモデル、
３５第１のＥＳＤデバイスモデル、
３６第２のＥＳＤデバイスモデル、
４１電圧−電流特性、
４２電圧−電流特性、
１０１変調抵抗素子、
１０２ダイオード、
１０３アバランシェ電流源、
１０４Ｇｕｍｍｅｌ−Ｐｏｏｎモデル（バイポーラトランジスタ）、
１１０等価回路（ＥＳＤデバイスモデル７）、 1 Circuit diagram input device,
2 Circuit connection information section,
3 Input description analysis part,
4 circuit matrix generator,
5 Element characteristic calculation section,
6 Standard device model,
7 ESD device model,
8 Simulation execution part,
9 Transient analysis means,
10 terminal voltage extraction means,
11 Device model selection section,
12 ESD operation conformity judgment condition,
13 Analysis result output part,
16 Model replacement department,
21 Diffusion terminal (drain terminal),
22 Diffusion terminal (source terminal),
23 Gate terminal,
24 ESD device model,
25 first ESD device model,
26 second ESD device model,
27 resistance elements,
31 diode,
32 diodes,
33 voltage control switch,
34 ESD device model,
35 first ESD device model,
36 second ESD device model,
41 Voltage-current characteristics,
42 Voltage-current characteristics,
101 modulation resistance element,
102 diode,
103 avalanche current source,
104 Gummel-Poon model (bipolar transistor),
110 equivalent circuit (ESD device model 7),

Claims

半導体集積回路で使用される半導体デバイスの回路構成と接続関係と端子とを表す回路接続情報を出力する回路接続情報出力部と、
前記回路接続情報と、前記半導体デバイスに対してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐性をシミュレーションするためのＥＳＤデバイスモデルとに基づいて、前記半導体集積回路への過電圧としてＥＳＤサージ電圧を前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析するシミュレーション実行部と、
を具備し、
前記ＥＳＤデバイスモデルは、
前記半導体デバイスの端子としてドレイン端子、ソース端子を有するＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に適用され、
前記ドレイン端子から前記ソース端子に電流が流れる第１のＥＳＤデバイスモデルと、
前記第１のＥＳＤデバイスモデルと構成要素が同じであり、前記ソース端子から前記ドレイン端子に電流が流れる第２のＥＳＤデバイスモデルと、
を備えるＥＳＤ耐性シミュレーション装置。 A circuit connection information output unit for outputting circuit connection information representing a circuit configuration, a connection relationship, and a terminal of a semiconductor device used in the semiconductor integrated circuit;
Based on the circuit connection information and an ESD device model for simulating ESD (Electro Static Discharge) resistance to the semiconductor device, an ESD surge voltage is applied to the terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit. A simulation execution unit for applying and analyzing the operation of the semiconductor integrated circuit;
Comprising
The ESD device model is
The semiconductor device is applied to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a drain terminal and a source terminal as terminals of the semiconductor device,
A first ESD device model in which current flows from the drain terminal to the source terminal;
A second ESD device model having the same components as the first ESD device model, and a current flows from the source terminal to the drain terminal;
An ESD resistance simulation device comprising:

前記第１のＥＳＤデバイスモデルと前記第２のＥＳＤデバイスモデルは、前記ドレイン端子と前記ソース端子間に並列接続され、
前記ＭＯＳＦＥＴはゲート端子を更に有し、
前記ＥＳＤデバイスモデルは、
前記ゲート端子と接地間に接続された抵抗素子、
を更に備える請求項１に記載のＥＳＤ耐性シミュレーション装置。 The first ESD device model and the second ESD device model are connected in parallel between the drain terminal and the source terminal,
The MOSFET further has a gate terminal;
The ESD device model is
A resistance element connected between the gate terminal and ground;
The ESD tolerance simulation device according to claim 1, further comprising:

前記第１のＥＳＤデバイスモデルは、
そのアノードが前記ドレイン端子に接続され、そのカソードが前記ソース端子に接続された第１のダイオード、
を備え、
前記第２のＥＳＤデバイスモデルは、
そのアノードが前記ソース端子に接続され、そのカソードが前記ドレイン端子に接続された第２のダイオード、
を備える請求項２に記載のＥＳＤ耐性シミュレーション装置。 The first ESD device model is:
A first diode having its anode connected to the drain terminal and its cathode connected to the source terminal;
With
The second ESD device model is:
A second diode having its anode connected to the source terminal and its cathode connected to the drain terminal;
The ESD tolerance simulation apparatus according to claim 2, comprising:

前記第１のＥＳＤデバイスモデルは、
そのアノードが前記ドレイン端子に接続され、そのカソードが前記ソース端子に接続された第１、２のダイオードと、
前記第１のダイオードのアノードと前記ドレイン端子との間に接続された第１の電圧制御スイッチと、
を備え、
前記第２のＥＳＤデバイスモデルは、
そのアノードが前記ソース端子に接続され、そのカソードが前記ドレイン端子に接続された第３、４のダイオードと、
前記第３のダイオードのアノードと前記ソース端子との間に接続された第２の電圧制御スイッチと、
を備え、
第１〜４のダイオードの電圧閾値と電流能力は、スナップバッグ特性における電圧−電流特性により決定され、
前記第１、２の電圧制御スイッチは、前記スナップバッグ特性から、異なる特性に変わったときに、切り替わる、
請求項２に記載のＥＳＤ耐性シミュレーション装置。 The first ESD device model is:
First and second diodes having an anode connected to the drain terminal and a cathode connected to the source terminal;
A first voltage control switch connected between the anode of the first diode and the drain terminal;
With
The second ESD device model is:
Third and fourth diodes having an anode connected to the source terminal and a cathode connected to the drain terminal;
A second voltage control switch connected between the anode of the third diode and the source terminal;
With
The voltage threshold and current capability of the first to fourth diodes are determined by the voltage-current characteristics in the snap bag characteristics,
The first and second voltage control switches are switched when the snap bag characteristic is changed to a different characteristic.
The ESD tolerance simulation apparatus according to claim 2.

前記シミュレーション実行部は、
前記回路接続情報と、前記半導体デバイスに対して通常動作をシミュレーションするための標準デバイスモデルとに基づいて、前記半導体集積回路への過電圧として第１電圧を前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析し、
前記半導体デバイスに対してＥＳＤ耐性をシミュレーションする場合、前記回路接続情報と前記ＥＳＤデバイスモデルとに基づいて、前記第１電圧よりも高い第２電圧を前記ＥＳＤサージ電圧として前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析する、
請求項１〜４のいずれかに記載のＥＳＤ耐性シミュレーション装置。 The simulation execution unit
Based on the circuit connection information and a standard device model for simulating normal operation for the semiconductor device, a first voltage is applied to a terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit, and Analyzing the operation of semiconductor integrated circuits,
When simulating ESD tolerance for the semiconductor device, a second voltage higher than the first voltage is applied to the terminal of the semiconductor device as the ESD surge voltage based on the circuit connection information and the ESD device model. And analyzing the operation of the semiconductor integrated circuit,
The ESD tolerance simulation apparatus according to any one of claims 1 to 4.

前記半導体デバイスに対してＥＳＤ耐性をシミュレーションする場合、前記標準デバイスモデルをＥＳＤデバイスモデルに入れ替えるモデル入替部、
を更に具備する請求項５に記載のＥＳＤ耐性シミュレーション装置。 When simulating ESD tolerance for the semiconductor device, a model replacement unit that replaces the standard device model with an ESD device model,
The ESD tolerance simulation apparatus according to claim 5, further comprising:

請求項１〜６のいずれかに記載のＥＳＤ耐性シミュレーション装置に用いられるＥＳＤデバイスモデル。 The ESD device model used for the ESD tolerance simulation apparatus in any one of Claims 1-6.

半導体集積回路で使用される半導体デバイスに対してＥＳＤ（ＥｌｅｃｔｒｏＳｔａｔｉｃＤｉｓｃｈａｒｇｅ）耐性をシミュレーションするためのＥＳＤデバイスモデルを記憶装置に格納するステップ、
を具備し、
前記ＥＳＤデバイスモデルは、
前記半導体デバイスの端子としてドレイン端子、ソース端子を有するＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）に適用され、
前記ドレイン端子から前記ソース端子に電流が流れる第１のＥＳＤデバイスモデルと、
前記第１のＥＳＤデバイスモデルと構成要素が同じであり、前記ソース端子から前記ドレイン端子に電流が流れる第２のＥＳＤデバイスモデルと、
を備え、
前記半導体デバイスの回路構成と接続関係と端子とを表す回路接続情報を出力するステップと、
前記回路接続情報と前記ＥＳＤデバイスモデルとに基づいて、前記半導体集積回路への過電圧としてＥＳＤサージ電圧を前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析するステップと、
を更に具備するＥＳＤ耐性シミュレーション方法。 Storing an ESD device model for simulating ESD (Electro Static Discharge) resistance of a semiconductor device used in a semiconductor integrated circuit in a storage device;
Comprising
The ESD device model is
The semiconductor device is applied to a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) having a drain terminal and a source terminal as terminals of the semiconductor device,
A first ESD device model in which current flows from the drain terminal to the source terminal;
A second ESD device model having the same components as the first ESD device model, and a current flows from the source terminal to the drain terminal;
With
Outputting circuit connection information representing a circuit configuration, a connection relationship, and a terminal of the semiconductor device;
Applying an ESD surge voltage to a terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit based on the circuit connection information and the ESD device model, and analyzing the operation of the semiconductor integrated circuit;
An ESD tolerance simulation method further comprising:

前記第１のＥＳＤデバイスモデルと前記第２のＥＳＤデバイスモデルは、前記ドレイン端子と前記ソース端子間に並列接続され、
前記ＭＯＳＦＥＴはゲート端子を更に有し、
前記ＥＳＤデバイスモデルは、
前記ゲート端子と接地間に接続された抵抗素子、
を更に備える請求項８に記載のＥＳＤ耐性シミュレーション方法。 The first ESD device model and the second ESD device model are connected in parallel between the drain terminal and the source terminal,
The MOSFET further has a gate terminal;
The ESD device model is
A resistance element connected between the gate terminal and ground;
The ESD tolerance simulation method according to claim 8, further comprising:

前記第１のＥＳＤデバイスモデルは、
そのアノードが前記ドレイン端子に接続され、そのカソードが前記ソース端子に接続された第１のダイオード、
を備え、
前記第２のＥＳＤデバイスモデルは、
そのアノードが前記ソース端子に接続され、そのカソードが前記ドレイン端子に接続された第２のダイオード、
を備える請求項９に記載のＥＳＤ耐性シミュレーション方法。 The first ESD device model is:
A first diode having its anode connected to the drain terminal and its cathode connected to the source terminal;
With
The second ESD device model is:
A second diode having its anode connected to the source terminal and its cathode connected to the drain terminal;
The ESD tolerance simulation method according to claim 9.

前記第１のＥＳＤデバイスモデルは、
そのアノードが前記ドレイン端子に接続され、そのカソードが前記ソース端子に接続された第１、２のダイオードと、
前記第１のダイオードのアノードと前記ドレイン端子との間に接続された第１の電圧制御スイッチと、
を備え、
前記第２のＥＳＤデバイスモデルは、
そのアノードが前記ソース端子に接続され、そのカソードが前記ドレイン端子に接続された第３、４のダイオードと、
前記第３のダイオードのアノードと前記ソース端子との間に接続された第２の電圧制御スイッチと、
を備え、
第１〜４のダイオードの電圧閾値と電流能力は、スナップバッグ特性における電圧−電流特性により決定され、
前記第１、２の電圧制御スイッチは、前記スナップバッグ特性から、異なる特性に変わったときに、切り替わる、
請求項９に記載のＥＳＤ耐性シミュレーション方法。 The first ESD device model is:
First and second diodes having an anode connected to the drain terminal and a cathode connected to the source terminal;
A first voltage control switch connected between the anode of the first diode and the drain terminal;
With
The second ESD device model is:
Third and fourth diodes having an anode connected to the source terminal and a cathode connected to the drain terminal;
A second voltage control switch connected between the anode of the third diode and the source terminal;
With
The voltage threshold and current capability of the first to fourth diodes are determined by the voltage-current characteristics in the snap bag characteristics,
The first and second voltage control switches are switched when the snap bag characteristic is changed to a different characteristic.
The ESD tolerance simulation method according to claim 9.

前記半導体集積回路の動作を解析するステップは、
前記回路接続情報と、前記半導体デバイスに対して通常動作をシミュレーションするための標準デバイスモデルとに基づいて、前記半導体集積回路への過電圧として第１電圧を前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析するステップと、
前記半導体デバイスに対してＥＳＤ耐性をシミュレーションする場合、前記回路接続情報と前記ＥＳＤデバイスモデルとに基づいて、前記第１電圧よりも高い第２電圧を前記ＥＳＤサージ電圧として前記半導体デバイスの端子に印加して、前記半導体集積回路の動作を解析するステップと、
を含む請求項８〜１１のいずれかに記載のＥＳＤ耐性シミュレーション方法。 Analyzing the operation of the semiconductor integrated circuit,
Based on the circuit connection information and a standard device model for simulating normal operation for the semiconductor device, a first voltage is applied to a terminal of the semiconductor device as an overvoltage to the semiconductor integrated circuit, and Analyzing the operation of the semiconductor integrated circuit;
When simulating ESD tolerance for the semiconductor device, a second voltage higher than the first voltage is applied to the terminal of the semiconductor device as the ESD surge voltage based on the circuit connection information and the ESD device model. And analyzing the operation of the semiconductor integrated circuit;
The ESD tolerance simulation method according to claim 8, comprising:

前記半導体デバイスに対してＥＳＤ耐性をシミュレーションする場合、前記標準デバイスモデルをＥＳＤデバイスモデルに入れ替えるステップ、
を更に具備する請求項１２に記載のＥＳＤ耐性シミュレーション方法。 When simulating ESD tolerance for the semiconductor device, replacing the standard device model with an ESD device model;
The ESD tolerance simulation method according to claim 12, further comprising:

請求項８〜１３のいずれかに記載のＥＳＤ耐性シミュレーション方法の各ステップをコンピュータに実行させるコンピュータプログラム。 The computer program which makes a computer perform each step of the ESD tolerance simulation method in any one of Claims 8-13.