JP2010034266A - Double gate semiconductor device and method of manufacturing the same - Google Patents

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Takahisa Sakaemori
貴尚 栄森
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a double gate semiconductor device reduced in dispersion of a characteristic. <P>SOLUTION: This double gate semiconductor device having a pair of gates facing each other includes: a semiconductor substrate; a fin-like semiconductor layer formed on the semiconductor substrate, and having a source region, a drain region and a channel region therebetween; and a pair of a first gate and a second gate arranged oppositely to each other by interposing the channel region. The first gate and the second gate include gate insulation films having thicknesses equal to each other and work functions different from each other, and gate electrodes formed of materials identical to each other. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、２重ゲート（デュアルゲート）半導体装置およびその製造方法に関し、特に２重ゲート電界効果トランジスタおよびその製造方法に関する。   The present invention relates to a double gate semiconductor device and a method for manufacturing the same, and more particularly to a double gate field effect transistor and a method for manufacturing the same.

図３は、全体が５００で表される従来の２重ゲート電界効果トランジスタの概略図である。２重ゲート電界効果トランジスタ５００は、絶縁層の上に設けられたフィン状の半導体層を有する。半導体層の両側には、ゲート（Ｇ１、Ｇ２）が設けられている。ゲート（Ｇ１、Ｇ２）に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース（Ｓ）、ドレイン（Ｄ）となる。ゲート（Ｇ１、Ｇ２）は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。   FIG. 3 is a schematic diagram of a conventional double gate field effect transistor, generally designated 500. The double gate field effect transistor 500 includes a fin-shaped semiconductor layer provided over an insulating layer. Gates (G1, G2) are provided on both sides of the semiconductor layer. The semiconductor layer sandwiched between the gates (G1, G2) serves as a channel, and the semiconductor layers on both sides serve as a source (S) and a drain (D). The gate (G1, G2) includes a gate insulating film in contact with the semiconductor layer and a gate electrode formed thereon.

２重ゲート電界効果トランジスタ５００では、２つのゲート絶縁膜の厚みを異なるように形成して（ｔ１＜ｔ２）、一方のゲート（Ｇ１）の仕事関数Φ１と、他方のゲート（Ｇ２）の仕事関数Φ２とが、互いに異なるようにしている（Φ１≠Φ２）。これにより、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。 In the double gate field effect transistor 500, two gate insulating films are formed to have different thicknesses (t 1 <t 2 ), and the work function Φ1 of one gate (G1) and the other gate (G2) The work functions Φ2 are different from each other (Φ1 ≠ Φ2). As a result, a desired threshold voltage can be obtained within a range that does not increase the subthreshold coefficient.

図４Ａ〜図４Ｈは、２重ゲート電界効果トランジスタ５００の製造工程の断面図であり、左図は図３をＡ−Ａ方向に見た場合の断面図、右図は図３をＢ−Ｂ方向に見た場合の断面図である。製造方法は、以下の工程１〜８を含む。   4A to 4H are cross-sectional views of the manufacturing process of the double-gate field effect transistor 500, the left view is a cross-sectional view when FIG. 3 is viewed in the AA direction, and the right view is FIG. It is sectional drawing at the time of seeing in a direction. The manufacturing method includes the following steps 1 to 8.

工程１：図４Ａに示すように、シリコン基板１の上に、埋め込み酸化膜２とシリコン結晶層５ａが設けられたＳＯＩ基板２０を準備する。次に、ＳＯＩ基板２０の表面にシリコン酸化膜９を形成する。   Step 1: As shown in FIG. 4A, an SOI substrate 20 in which a buried oxide film 2 and a silicon crystal layer 5a are provided on a silicon substrate 1 is prepared. Next, a silicon oxide film 9 is formed on the surface of the SOI substrate 20.

工程２：図４Ｂに示すように、シリコン酸化膜９をパターニングしてドーピングマスク９ａとする。次に、ドーピングマスク９ａを用いて、シリコン結晶層５ａにイオンを注入し、ソース／ドレイン領域７を形成する。   Step 2: As shown in FIG. 4B, the silicon oxide film 9 is patterned to form a doping mask 9a. Next, ions are implanted into the silicon crystal layer 5a using the doping mask 9a to form the source / drain regions 7.

工程３：図４Ｃに示すように、ドーピングマスク９ａを除去した後、絶縁膜を形成し、これをパターニングしてハードマスク４を形成する。次に、ハードマスク４を用いて、シリコン結晶層５ａをエッチングする。   Step 3: As shown in FIG. 4C, after removing the doping mask 9a, an insulating film is formed and patterned to form the hard mask 4. Next, the silicon crystal layer 5 a is etched using the hard mask 4.

工程４：図４Ｄに示すように、熱酸化法を用いてチャネル領域の片側にゲート絶縁膜６ｂを形成する。チャネルの両側にあるゲート絶縁膜の誘電率が異なるように、矢印３０で示すように、斜め蒸着技術やスパッタ法を用いてシリコン熱酸化膜とは異なる適当な絶縁材料を重ねて形成し、ゲート絶縁膜６ｂの誘電率を変える。   Step 4: As shown in FIG. 4D, a gate insulating film 6b is formed on one side of the channel region using a thermal oxidation method. An appropriate insulating material different from the silicon thermal oxide film is formed by using an oblique deposition technique or a sputtering method as shown by an arrow 30 so that the dielectric constants of the gate insulating films on both sides of the channel are different. The dielectric constant of the insulating film 6b is changed.

工程５：図４Ｅに示すように、レジストマスク２０を形成する。図４Ｅの左図に示すように、レジストマスク２０は、ゲート酸化膜６ｂを覆い、かつシリコン結晶層５ａを所定のチャネル厚（一対のゲート電極方向の厚み）だけ覆う。   Step 5: As shown in FIG. 4E, a resist mask 20 is formed. 4E, the resist mask 20 covers the gate oxide film 6b and covers the silicon crystal layer 5a by a predetermined channel thickness (thickness in the direction of a pair of gate electrodes).

工程６：図４Ｆに示すように、レジストマスク２０を用いハードマスク４をパターニングした後、レジストマスク２０を除去する。次に、ハードマスク４を用いてシリコン結晶層５ａの片側をエッチングする。所定の幅にエッチングされたシリコン結晶層５ａは、チャネル領域５となる。次に、チャネル領域５の表面にゲート絶縁膜６ａを形成する。ゲート絶縁膜６ａは、ゲート絶縁膜６ｂより膜厚が薄くなるように形成する。
工程４の代わりに、本工程６で、矢印３５で示すように、ゲート絶縁膜６ｂの上に、適当な絶縁材料を重ねて形成しても構わない。 Step 6: As shown in FIG. 4F, after patterning the hard mask 4 using the resist mask 20, the resist mask 20 is removed. Next, one side of the silicon crystal layer 5 a is etched using the hard mask 4. The silicon crystal layer 5 a etched to a predetermined width becomes the channel region 5. Next, a gate insulating film 6 a is formed on the surface of the channel region 5. The gate insulating film 6a is formed to be thinner than the gate insulating film 6b.
Instead of step 4, in step 6, as shown by an arrow 35, an appropriate insulating material may be formed on the gate insulating film 6b.

工程７：図４Ｇに示すように、全面を覆うように、例えばポリシリコンからなるゲート電極材料３ａを形成する。次に、チャネル領域５の両側にある一対のゲート電極３ａ、３ｂの仕事関数を互いに異なるようにする。まず、矢印Ｗｐで示すように、傾斜イオン注入法を用いて例えばＰ（リン）を注入する。続いて、矢印Ｗｂで示すように、反対方向からの傾斜イオン注入法により、例えばＢ（ホウ素）を注入する。   Step 7: As shown in FIG. 4G, a gate electrode material 3a made of polysilicon, for example, is formed so as to cover the entire surface. Next, the work functions of the pair of gate electrodes 3a and 3b on both sides of the channel region 5 are made different from each other. First, as indicated by an arrow Wp, for example, P (phosphorus) is implanted using a tilted ion implantation method. Subsequently, as shown by an arrow Wb, for example, B (boron) is implanted by an inclined ion implantation method from the opposite direction.

工程８：図４Ｈに示すように、シリケイトガラスからなるハードマスク１１を形成する。次に、ハードマスク１１を用いてゲート電極材料３をエッチングする。   Step 8: As shown in FIG. 4H, a hard mask 11 made of silicate glass is formed. Next, the gate electrode material 3 is etched using the hard mask 11.

以上の工程で、図３に示す２重ゲート電界効果トランジスタ５００が完成する。
特開２００５−１７４９６４ M. Masahara,, et. al : Demonstration, analysis, and Device Design Considerations for Independent DG MOSFETs, IEEE Transaction on Electron Devices vol.52,No.9, September 2005, p.2046 Through the above steps, the double gate field effect transistor 500 shown in FIG. 3 is completed.
JP-A-2005-174964 M. Masahara ,, et.al: Demonstration, analysis, and Device Design Considerations for Independent DG MOSFETs, IEEE Transaction on Electron Devices vol.52, No.9, September 2005, p.2046

しかしながら、従来の製造方法では、以下のような問題があった。
即ち、第１に、２重ゲート電界効果トランジスタ５００の微細化が進むとチャネルの幅も狭くなり、その寸法のばらつきはそのままトランジスタ特性へのばらつきにつながる。このため、工程５（図４Ｅ）で、レジストマスク２０を形成する場合の位置合わせが、トランジスタ特性に大きく影響するという問題があった。 However, the conventional manufacturing method has the following problems.
That is, first, as the miniaturization of the double gate field effect transistor 500 progresses, the channel width also becomes narrower, and the variation in the dimensions directly leads to the variation in the transistor characteristics. For this reason, in the step 5 (FIG. 4E), there is a problem that the alignment in forming the resist mask 20 greatly affects the transistor characteristics.

第２に、工程４（図４Ｄ）または工程６（図４Ｆ）で、斜め蒸着技術等を用いてシリコン熱酸化膜とは異なる絶縁材料を形成しているが、かかる斜め蒸着技術等は、ウエハ内で、フィンの形成方向が一定でなければ適用できないという問題があった。また、集積度が高くなると、他の部分の影になって斜め蒸着技術の適用が困難になるという問題もあった。   Second, in step 4 (FIG. 4D) or step 6 (FIG. 4F), an insulating material different from the silicon thermal oxide film is formed using an oblique deposition technique or the like. However, there is a problem that it cannot be applied unless the direction of fin formation is constant. In addition, when the degree of integration is high, there is a problem that it becomes difficult to apply the oblique deposition technique because it becomes a shadow of other portions.

第３に、工程７（図４Ｇ）で、傾斜イオン注入法を用いてＰとＢを異なった領域に注入するが、注入イオンを活性化させるための熱処理工程で、ＰとＢが相互に拡散するため、ゲート電極３ａ、３ｂの仕事関数がばらつくという問題があった。特に、２重ゲート電界効果トランジスタ５００の微細化が進み、フィンの幅が狭くなるほど、仕事関数のばらつきが顕著であった。   Third, in step 7 (FIG. 4G), P and B are implanted into different regions using the tilted ion implantation method, but P and B are diffused in a heat treatment step for activating the implanted ions. Therefore, there is a problem that the work functions of the gate electrodes 3a and 3b vary. In particular, as the miniaturization of the double gate field effect transistor 500 progresses and the fin width becomes narrower, the work function variation becomes more remarkable.

第４に、ゲート電極を加工する場合、注入されたイオンの種類やドーズ量によって加工寸法等の加工特性に差が生じ、２つのゲート電極の形状が異なるという問題もあった。   Fourth, when the gate electrode is processed, there is a problem in that the processing characteristics such as the processing dimensions vary depending on the type and dose of the implanted ions, and the shapes of the two gate electrodes are different.

そこで、本発明は、特性のばらつきを低減した２重ゲート半導体装置およびその製造方法の提供を目的とする。   SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a double gate semiconductor device with reduced variations in characteristics and a method for manufacturing the same.

本発明は、対向する１対のゲートを備えた２重ゲート半導体装置であって、半導体基板と、半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、チャネル領域を挟んで対向配置された１対の第１ゲートと第２ゲートとを含み、第１ゲートと第２ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする２重ゲート半導体装置である。   The present invention is a double gate semiconductor device having a pair of opposing gates, and is formed in a fin shape having a semiconductor substrate, a source region, a drain region, and a channel region therebetween formed on the semiconductor substrate. A semiconductor layer, and a pair of first and second gates arranged opposite to each other with the channel region interposed therebetween, wherein the first gate and the second gate have a gate insulating film having a different film thickness and a different work function, and A double gate semiconductor device including a gate electrode made of the same material.

また、本発明は、対向する１対のゲートを備えた２重ゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、半導体層に導電性元素を選択的に導入し、ソース／ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、チャネル領域の対向する側面にそれぞれ第１ゲート絶縁膜と第２ゲート絶縁膜とを形成する工程と、第２ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、熱処理により、拡散膜中の拡散元素を、拡散膜に接する第２ゲート絶縁膜中に拡散させて、第２ゲート絶縁膜の仕事関数を、第１ゲート絶縁膜と異なるようにする熱処理工程と、拡散膜を除去する工程と、第１ゲート絶縁膜と第２ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする２重ゲート半導体装置の製造方法でもある。   The present invention is also a method for manufacturing a double gate semiconductor device having a pair of opposing gates, the step of preparing a semiconductor substrate, and the formation of a semiconductor layer for forming a fin-like semiconductor layer on the semiconductor substrate A step of selectively introducing a conductive element into the semiconductor layer to form a source / drain region and a channel region sandwiched between these regions, and a first gate insulating layer on each side surface of the channel region. A step of forming a film and a second gate insulating film; a diffusion film forming step of selectively forming a diffusion film containing a diffusion element on the second gate insulating film; A heat treatment step of diffusing into the second gate insulating film in contact with the diffusion film so that the work function of the second gate insulating film differs from that of the first gate insulating film, a step of removing the diffusion film, Gate insulating film and second gate On the gate insulating film, it is also a manufacturing method of the double gate semiconductor device which comprises a gate electrode forming step of forming a gate electrode made of the same material with each other.

以上の説明から明らかなように、本発明にかかる２重ゲート半導体装置では、安定した特性を有する半導体装置が得られる。   As is clear from the above description, the double gate semiconductor device according to the present invention provides a semiconductor device having stable characteristics.

また、本発明にかかる２重ゲート半導体装置の製造方法では、再現性よく所定の特性の２重ゲート半導体装置の提供が可能となる。 Further, according to the method for manufacturing a double gate semiconductor device according to the present invention, it is possible to provide a double gate semiconductor device having predetermined characteristics with high reproducibility.

以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。   Hereinafter, preferred embodiments of the present invention will be described with reference to the drawings. In the following description, “top”, “bottom”, “left”, “right” and names including these terms are used as appropriate, but these directions make it easy to understand the invention with reference to the drawings. Therefore, a mode in which the embodiment is inverted upside down or rotated in an arbitrary direction is naturally included in the technical scope of the present invention.

図１Ａは、全体が１００で表される、本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。２重ゲート電界効果トランジスタ１００は、絶縁層の上に設けられたフィン状の半導体層を有し、半導体層の両側には、ゲート（Ｇ１、Ｇ２）が設けられている。ゲート（Ｇ１、Ｇ２）に挟まれた半導体層はチャネルとなり、その両側の半導体層はソース（Ｓ）、ドレイン（Ｄ）となる。ゲート（Ｇ１、Ｇ２）は、半導体層に接するゲート絶縁膜と、その上に形成されたゲート電極とを有する。   FIG. 1A is a schematic diagram of a dual gate field effect transistor according to an embodiment of the present invention, generally designated 100. The double gate field effect transistor 100 includes a fin-like semiconductor layer provided on an insulating layer, and gates (G1, G2) are provided on both sides of the semiconductor layer. The semiconductor layer sandwiched between the gates (G1, G2) serves as a channel, and the semiconductor layers on both sides serve as a source (S) and a drain (D). The gate (G1, G2) includes a gate insulating film in contact with the semiconductor layer and a gate electrode formed thereon.

２重ゲート電界効果トランジスタ１００では、対向するゲート（Ｇ１、Ｇ２）について、２つのゲート絶縁膜は、厚みが同じ（ｔ１＝ｔ２）で、異なる材料からなる。２つのゲート電極は、同じ材料からなる。この結果、ゲート絶縁膜とゲート電極からなるゲート（Ｇ１、Ｇ２）の仕事関数が違いに異なり（Φ１≠Φ２）、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができる。 In the double gate field effect transistor 100, the two gate insulating films of the opposing gates (G1, G2) have the same thickness (t 1 = t 2 ) and are made of different materials. The two gate electrodes are made of the same material. As a result, the work functions of the gates (G1, G2) made of the gate insulating film and the gate electrode are different (Φ1 ≠ Φ2), and a desired threshold voltage can be obtained in a range that does not increase the subthreshold coefficient.

図１Ｂは、２重ゲート電界効果トランジスタ１００の上面図である。図１Ａは、概略図であり、実際には、図１Ｂに示すように、ソース／ドレイン領域７に比較してチャネル領域の幅が狭くなることが好ましい。また、図１Ｂでは、チャネル領域を挟むゲート電極３ａ、３ｂが、電気的に接続された構造となっているが、分離された構造であっても良い。   FIG. 1B is a top view of the double gate field effect transistor 100. FIG. 1A is a schematic diagram. In practice, it is preferable that the width of the channel region is narrower than that of the source / drain region 7 as shown in FIG. 1B. In FIG. 1B, the gate electrodes 3a and 3b sandwiching the channel region are electrically connected, but may be separated.

次に、図２Ａ〜図２Ｊを用いて、本発明の実施の形態にかかる２重ゲート電界効果トランジスタ１００の製造方法について説明する。
図２Ａ〜図２Ｊは、製造工程における断面図であり、左図は図１ＡをＡ−Ａ方向に見た場合の断面図、右図は図１ＢをＢ−Ｂ方向に見た場合の断面図である。図２Ａ〜図２Ｊ中、図４Ａ〜図４Ｈと同一符号は、同一または相当箇所を示す。かかる製造方法は、以下の工程１〜１０を含む。 Next, a method of manufacturing the double gate field effect transistor 100 according to the embodiment of the present invention will be described with reference to FIGS. 2A to 2J.
2A to 2J are cross-sectional views in the manufacturing process, the left view is a cross-sectional view when FIG. 1A is viewed in the AA direction, and the right view is a cross-sectional view when FIG. 1B is viewed in the BB direction. It is. 2A to 2J, the same reference numerals as those in FIGS. 4A to 4H denote the same or corresponding portions. This manufacturing method includes the following steps 1 to 10.

工程１：図２Ａに示すように、シリコン基板１の上に、埋め込み酸化膜２とシリコン結晶層５ａが設けられたＳＯＩ（Silicon-On-Insulator）基板２０を準備する。次に、ＳＯＩ基板２０の表面に、例えば熱酸化法を用いてシリコン酸化膜９を形成する。   Step 1: As shown in FIG. 2A, an SOI (Silicon-On-Insulator) substrate 20 provided with a buried oxide film 2 and a silicon crystal layer 5a on a silicon substrate 1 is prepared. Next, a silicon oxide film 9 is formed on the surface of the SOI substrate 20 by using, for example, a thermal oxidation method.

工程２：図２Ｂに示すように、シリコン酸化膜９を、例えば光露光法と反応性イオンエッチング法を用いてパターニングしてドーピングマスク９ａとする。次に、ドーピングマスク９ａを用いて、シリコン結晶層５ａにイオンを注入し、ソース／ドレイン領域７を形成する。   Step 2: As shown in FIG. 2B, the silicon oxide film 9 is patterned by using, for example, a light exposure method and a reactive ion etching method to form a doping mask 9a. Next, ions are implanted into the silicon crystal layer 5a using the doping mask 9a to form the source / drain regions 7.

工程３：図２Ｃに示すように、ドーピングマスク９ａをフッ化水素酸で除去した後、例えば、酸化膜と窒化膜を連続的に堆積して絶縁膜を形成し、これをパターニングしてハードマスク４を形成する。次に、ハードマスク４を用いて、シリコン結晶層５ａをエッチングし、フィンを形成する。チャネル領域５を１回のエッチング工程で形成するため、従来の製造方法のような位置合わせが不要となり、チャネル領域５の幅（フィン幅）のばらつきを無くすことができる。   Step 3: As shown in FIG. 2C, after removing the doping mask 9a with hydrofluoric acid, for example, an oxide film and a nitride film are successively deposited to form an insulating film, which is patterned to form a hard mask. 4 is formed. Next, using the hard mask 4, the silicon crystal layer 5a is etched to form fins. Since the channel region 5 is formed by a single etching process, alignment as in the conventional manufacturing method is unnecessary, and variations in the width (fin width) of the channel region 5 can be eliminated.

工程４：図２Ｄに示すように、例えば熱酸化法やＣＶＤ法を用いて、チャネル領域５の両側にゲート絶縁膜６を形成する。ゲート絶縁膜６は、例えばシリコンの酸化膜と高誘電体（ｈｉｇｈ−ｋ）材料の酸化膜との積層構造からなる。シリコンの酸化膜としては、酸化シリコン（ＳｉＯ２）、酸窒化シリコン（ＳｉＯＮ）等が用いられる。高誘電体材料の酸化膜としては、ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ等のような、ＨｆやＺｒを含む酸化膜が用いられる。 Step 4: As shown in FIG. 2D, gate insulating films 6 are formed on both sides of the channel region 5 by using, for example, a thermal oxidation method or a CVD method. The gate insulating film 6 has a laminated structure of, for example, a silicon oxide film and a high dielectric (high-k) material oxide film. As the silicon oxide film, silicon oxide (SiO 2 ), silicon oxynitride (SiON), or the like is used. As the oxide film of the high dielectric material, an oxide film containing Hf or Zr such as HfO 2 , HfSiO, HfSiON, or the like is used.

工程５：図２Ｅに示すように、ゲート絶縁膜６の誘電率を変えるための拡散膜８を、例えばＡＬＤ（Atomic Layer Deposition）法やＣＶＤ（化学気相成長）法等の被覆性の良い成膜方法で形成する。拡散膜８は、例えば酸化アルミニウム（ＡｌＯ）、酸化マグネシウム（ＭｇＯ）、ランタノイド系の希土類金属（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｎ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）の酸化物からなる。次に、例えば、薄膜のＴｉＮからなるハードマスク１９をＣＶＤ法等の被覆性の良い成膜方法で形成する。次に、フォトレジスト層を形成し、パターニングによりレジストマスク１０を形成する。   Step 5: As shown in FIG. 2E, the diffusion film 8 for changing the dielectric constant of the gate insulating film 6 is formed with a good covering property such as an ALD (Atomic Layer Deposition) method or a CVD (Chemical Vapor Deposition) method. It is formed by a film method. The diffusion film 8 includes, for example, aluminum oxide (AlO), magnesium oxide (MgO), lanthanoid rare earth metals (La, Ce, Pr, Nd, Pm, Sm, En, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu). Next, for example, a hard mask 19 made of a thin film of TiN is formed by a film forming method with good coverage such as a CVD method. Next, a photoresist layer is formed, and a resist mask 10 is formed by patterning.

工程６：図２Ｆに示すように、レジストマスク１０を用いてハードマスク１９を所定の形状にパターニングする。レジストマスク１０を除去したハードマスク１９を用いて、拡散膜８をエッチングして所定の形状にする。この結果、図２Ｆの左図に示すように、拡散膜８およびハードマスク１９は、チャネル領域５の片側（右側）のゲート絶縁膜６を覆い、チャネル領域５の左側のゲート絶縁膜６は覆わない。
次に、この状態で、例えば６００℃以上の熱処理を行う。熱処理は、例えば窒素雰囲気で、ランプアニールを用いて行われる。この熱処理により、拡散膜８中のＡｌ等の元素が、拡散膜８に接ずるゲート絶縁膜中６に拡散する。 Step 6: As shown in FIG. 2F, the hard mask 19 is patterned into a predetermined shape using the resist mask 10. Using the hard mask 19 from which the resist mask 10 has been removed, the diffusion film 8 is etched into a predetermined shape. As a result, as shown in the left diagram of FIG. 2F, the diffusion film 8 and the hard mask 19 cover the gate insulating film 6 on one side (right side) of the channel region 5 and cover the gate insulating film 6 on the left side of the channel region 5. Absent.
Next, in this state, for example, heat treatment at 600 ° C. or higher is performed. The heat treatment is performed using lamp annealing in a nitrogen atmosphere, for example. By this heat treatment, elements such as Al in the diffusion film 8 diffuse into the gate insulating film 6 in contact with the diffusion film 8.

工程７：図２Ｇに示すように、ハードマスク１９と残った拡散膜８を除去する。この結果、チャネル領域５の両側に形成されたゲート絶縁膜６は、膜厚は同じで異なった材料からなるゲート絶縁膜６ａ、６ｂとなる。   Step 7: As shown in FIG. 2G, the hard mask 19 and the remaining diffusion film 8 are removed. As a result, the gate insulating films 6 formed on both sides of the channel region 5 become gate insulating films 6a and 6b made of different materials with the same film thickness.

工程８：図２Ｈに示すように、全体を覆うように、金属からなるゲート電極１３と、ポリシリコンからなるゲート電極３を形成する。ゲート電極１３は、例えばＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなる。また、ポリシリコンに代えて金属を用いても構わない。   Step 8: As shown in FIG. 2H, a gate electrode 13 made of metal and a gate electrode 3 made of polysilicon are formed so as to cover the whole. The gate electrode 13 is made of, for example, TiN, TaC, TaSiN, or TiAlN. Further, a metal may be used instead of polysilicon.

工程９：図２Ｉに示すように、例えば減圧ＣＶＤ法を用いてシリケイトガラスからなるハードマスク１１を形成する。次に、ハードマスク１１を用いてゲート電極３、１３を所定の形状にエッチングする。ゲート電極３、１３のエッチングは、例えばＲＩＥを用いて埋め込み酸化膜２の表面で止まるようにエッチングする。   Step 9: As shown in FIG. 2I, a hard mask 11 made of silicate glass is formed by using, for example, a low pressure CVD method. Next, the gate electrodes 3 and 13 are etched into a predetermined shape using the hard mask 11. The gate electrodes 3 and 13 are etched so as to stop at the surface of the buried oxide film 2 by using, for example, RIE.

工程１０：図２Ｊに示すように、ハードマスク１１を除去した後、ゲート電極３、１３を研磨し、チャネル領域５の両側に、それぞれゲート絶縁膜６ａ、ゲート電極１３ａ、３ａからなるゲート（第１ゲート：Ｇ１）と、ゲート絶縁膜６ｂ、ゲート電極１３ｂ、３ｂからなるゲート（第２ゲート：Ｇ２）とを有する２重ゲート電界効果トランジスタ１００が完成する。なお、配線層や保護膜は、適宜形成される。   Step 10: As shown in FIG. 2J, after the hard mask 11 is removed, the gate electrodes 3 and 13 are polished, and gates (first step) made of the gate insulating film 6a and the gate electrodes 13a and 3a are formed on both sides of the channel region 5, respectively. 1 gate: G1) and a double gate field effect transistor 100 having a gate (second gate: G2) formed of a gate insulating film 6b and gate electrodes 13b, 3b is completed. Note that the wiring layer and the protective film are appropriately formed.

以上のように、本実施の形態にかかる２重ゲート電界効果トランジスタ１００では、工程３（図２Ｃ）に示すように、１回のエッチング工程でフィン状のチャネル領域５を形成するため、素子間のフィン幅のばらつきがなくなり、素子間の特性のばらつきを無くすことが可能となる。   As described above, in the double gate field effect transistor 100 according to the present embodiment, the fin-shaped channel region 5 is formed in one etching process as shown in step 3 (FIG. 2C). Thus, it is possible to eliminate variations in characteristics between elements.

また、工程２（図２Ｆ）に示すように、絶縁材料の斜め蒸着を用いることなく、拡散膜８からゲート絶縁膜６に元素を拡散させることにより仕事関数の調整を行うため、フィンの形成方向の影響を受けない。   Further, as shown in step 2 (FIG. 2F), the work function is adjusted by diffusing elements from the diffusion film 8 to the gate insulating film 6 without using the oblique deposition of the insulating material. Not affected.

また、ゲート電極にはＰやＡｓのようなイオンを注入しないため、熱処理によりこれらの元素が相互拡散し、仕事関数が素子毎にばらつくという問題もない。   In addition, since ions such as P and As are not implanted into the gate electrode, there is no problem that these elements are interdiffused by heat treatment and the work function varies from element to element.

また、工程９（図２Ｉ）に示すように、ゲート電極３、１３にはイオン注入が行われないため、加工特性が一定で、所定の形状にゲート電極３、１３を加工することが可能となる。   Further, as shown in step 9 (FIG. 2I), since the gate electrodes 3 and 13 are not ion-implanted, the processing characteristics are constant and the gate electrodes 3 and 13 can be processed into a predetermined shape. Become.

なお、以上の工程では、工程１０（図２Ｊ）で、ハードマスク４の上のゲート電極３、１３を研磨して除去したが、工程９（図２Ｉ）で製造工程を終了し、ハードマスク４の上のゲート電極３、１３を残しても良い（図１Ｂ）。   In the above process, the gate electrodes 3 and 13 on the hard mask 4 are polished and removed in the process 10 (FIG. 2J). However, the manufacturing process is completed in the process 9 (FIG. 2I), and the hard mask 4 Alternatively, the gate electrodes 3 and 13 may be left (FIG. 1B).

また、シリコン基板を用いた２重ゲート電界効果トランジスタについて説明したが、他の半導体基板（例えばＧａＡｓ、ＧａＮ、ＳｉＣ等）を用いたり、２重ゲートのＭＯＳトランジスタ等に適用することも可能である。   Further, the double gate field effect transistor using the silicon substrate has been described, but it is also possible to use another semiconductor substrate (for example, GaAs, GaN, SiC, etc.) or to apply to a double gate MOS transistor. .

本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。It is the schematic of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの上面図である。It is a top view of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the double gate field effect transistor concerning embodiment of this invention. 本発明の実施の形態にかかる２重ゲート電界効果トランジスタの概略図である。It is the schematic of the double gate field effect transistor concerning embodiment of this invention. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor. 従来の２重ゲート電界効果トランジスタの製造工程の断面図である。It is sectional drawing of the manufacturing process of the conventional double gate field effect transistor.

符号の説明Explanation of symbols

１ シリコン基板、２ 埋め込み酸化膜、３、３ａ、３ｂ ゲート電極、４ ハードマスク、５ チャネル領域、６、６ａ、６ｂ ゲート絶縁膜、７ ソース／ドレイン領域、８ 拡散膜、９ シリコン酸化膜、１０ レジストマスク、１３ ゲート電極、１９ ハードマスク、２０ ＳＯＩ基板、１００ ２重ゲート電界効果トランジスタ。   1 silicon substrate, 2 buried oxide film, 3, 3a, 3b gate electrode, 4 hard mask, 5 channel region, 6, 6a, 6b gate insulating film, 7 source / drain region, 8 diffusion film, 9 silicon oxide film, 10 Resist mask, 13 gate electrode, 19 hard mask, 20 SOI substrate, 100 double gate field effect transistor.

Claims (17)

対向する１対のゲートを備えた２重ゲート半導体装置であって、
半導体基板と、
該半導体基板の上に形成され、ソース領域、ドレイン領域、およびその間のチャネル領域を有するフィン状の半導体層と、
該チャネル領域を挟んで対向配置された１対の第１ゲートと第２ゲートとを含み、
該第１ゲートと第２ゲートは、膜厚が等しく仕事関数の異なるゲート絶縁膜と、互いに同じ材料からなるゲート電極とを含むことを特徴とする２重ゲート半導体装置。 A double gate semiconductor device having a pair of opposing gates,
A semiconductor substrate;
A fin-like semiconductor layer formed on the semiconductor substrate and having a source region, a drain region, and a channel region therebetween;
A pair of first gates and second gates arranged opposite to each other across the channel region;
The double gate semiconductor device, wherein the first gate and the second gate include gate insulating films having the same film thickness and different work functions, and gate electrodes made of the same material. 上記第２ゲートのゲート絶縁膜は、上記第１ゲートのゲート絶縁膜と同一材料の母材に添加元素を含む材料からなることを特徴とする請求項１に記載の２重ゲート半導体装置。   2. The double gate semiconductor device according to claim 1, wherein the gate insulating film of the second gate is made of a material containing an additive element in a base material of the same material as the gate insulating film of the first gate. 上記第１および第２ゲートのゲート絶縁膜は、上記チャネル領域に接したシリコン絶縁膜と、その上に形成された高誘電体材料の酸化膜からなり、該第２ゲートにおいて該高融点材料の酸化膜が添加元素を含むことを特徴とする請求項１または２に記載の２重ゲート半導体装置。   The gate insulating films of the first and second gates are composed of a silicon insulating film in contact with the channel region and an oxide film of a high dielectric material formed thereon, and the high melting point material of the second gate is made of 3. The double gate semiconductor device according to claim 1, wherein the oxide film contains an additive element. 上記シリコン絶縁膜は、酸化シリコンまたは酸窒化シリコンからなり、上記高誘電体材料の酸化膜は、Ｈｆを含む酸化膜またはＺｒを含む酸化膜からなることを特徴とする請求項３に記載の２重ゲート半導体装置。   4. The silicon insulating film is made of silicon oxide or silicon oxynitride, and the oxide film of the high dielectric material is made of an oxide film containing Hf or an oxide film containing Zr. Heavy gate semiconductor device. 上記ゲート電極は、上記ゲート絶縁膜に接する第１の金属膜と、その上に形成された多結晶シリコン膜または第２の金属膜とからなることを特徴とする請求項１〜３のいずれかに記載の２重ゲート半導体装置。   The said gate electrode consists of the 1st metal film which contact | connects the said gate insulating film, and the polycrystalline silicon film or 2nd metal film formed on it, The any one of Claims 1-3 characterized by the above-mentioned. A double-gate semiconductor device as described in 1. 上記第１の金属膜は、ＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなることを特徴とする請求項５に記載の２重ゲート半導体装置。   6. The double gate semiconductor device according to claim 5, wherein the first metal film is made of TiN, TaC, TaSiN, or TiAlN. 上記ゲート電極は、上記半導体層を跨いで一体形成されたことを特徴とする請求項１〜６のいずれかに記載の２重ゲート半導体装置。   The double gate semiconductor device according to claim 1, wherein the gate electrode is integrally formed across the semiconductor layer. 上記ゲート電極は、上記半導体層を挟んで別々に形成されたことを特徴とする請求項１〜６のいずれかに記載の２重ゲート半導体装置。   The double gate semiconductor device according to claim 1, wherein the gate electrode is formed separately with the semiconductor layer interposed therebetween. 対向する１対のゲートを備えた２重ゲート半導体装置の製造方法であって、
半導体基板を準備する工程と、
該半導体基板上にフィン状の半導体層を形成する半導体層形成工程と、
該半導体層に導電性元素を選択的に導入し、ソース／ドレイン領域と、これらの領域に挟まれたチャネル領域とを形成する工程と、
該チャネル領域の対向する側面にそれぞれ第１ゲート絶縁膜と第２ゲート絶縁膜とを形成する工程と、
該第２ゲート絶縁膜の上に拡散元素を含む拡散膜を選択的に形成する拡散膜形成工程と、
熱処理により、該拡散膜中の拡散元素を、該拡散膜に接する該第２ゲート絶縁膜中に拡散させて、該第２ゲート絶縁膜の仕事関数を、該第１ゲート絶縁膜と異なるようにする熱処理工程と、
該拡散膜を除去する工程と、
該第１ゲート絶縁膜と該第２ゲート絶縁膜との上に、互いに同じ材料からなるゲート電極を形成するゲート電極形成工程とを含むことを特徴とする２重ゲート半導体装置の製造方法。 A method for manufacturing a double gate semiconductor device having a pair of opposing gates,
Preparing a semiconductor substrate;
A semiconductor layer forming step of forming a fin-like semiconductor layer on the semiconductor substrate;
Selectively introducing a conductive element into the semiconductor layer to form a source / drain region and a channel region sandwiched between these regions;
Forming a first gate insulating film and a second gate insulating film on opposite side surfaces of the channel region,
A diffusion film forming step of selectively forming a diffusion film containing a diffusion element on the second gate insulating film;
The diffusion element in the diffusion film is diffused in the second gate insulating film in contact with the diffusion film by heat treatment so that the work function of the second gate insulating film is different from that of the first gate insulating film. A heat treatment process,
Removing the diffusion film;
A method of manufacturing a double gate semiconductor device, comprising: a gate electrode forming step of forming gate electrodes made of the same material on the first gate insulating film and the second gate insulating film. 上記半導体層形成工程は、エッチングマスクを用いた１回のエッチングでフィン状の該半導体層を形成する工程を含むことを特徴とする請求項９に記載の製造方法。   10. The manufacturing method according to claim 9, wherein the semiconductor layer forming step includes a step of forming the fin-shaped semiconductor layer by one etching using an etching mask. 上記拡散膜形成工程は、上記半導体層を覆うように薄膜の上記拡散層を形成した後、上記第１ゲート絶縁膜上の該拡散層を選択的に除去する工程を含むことを特徴とする請求項９に記載の製造方法。   The diffusion film forming step includes a step of selectively removing the diffusion layer on the first gate insulating film after forming the thin diffusion layer so as to cover the semiconductor layer. Item 10. The manufacturing method according to Item 9. 上記第１および第２ゲート絶縁膜は、上記チャネル領域に接したシリコン絶縁膜と、その上に形成された高誘電体材料の酸化膜からなることを特徴とする請求項９に記載の製造方法。   10. The manufacturing method according to claim 9, wherein the first and second gate insulating films comprise a silicon insulating film in contact with the channel region and an oxide film of a high dielectric material formed thereon. . 上記シリコン絶縁膜は、酸化シリコンまたは酸窒化シリコンからなり、上記高誘電体材料の酸化膜は、Ｈｆを含む酸化膜またはＺｒを含む酸化膜からなることを特徴とする請求項１２に記載の製造方法。   13. The manufacturing method according to claim 12, wherein the silicon insulating film is made of silicon oxide or silicon oxynitride, and the oxide film of the high dielectric material is made of an oxide film containing Hf or an oxide film containing Zr. Method. 上記拡散層は、酸化アルミニウム、酸化マグネシウム、またはランタノイド系の希土類金属の酸化物からなることを特徴とする請求項９に記載の製造方法。   The manufacturing method according to claim 9, wherein the diffusion layer is made of an oxide of aluminum oxide, magnesium oxide, or a lanthanoid rare earth metal. 上記ゲート電極は、上記ゲート絶縁膜に接し、ＴｉＮ、ＴａＣ、ＴａＳｉＮ、またはＴｉＡｌＮからなる第１の金属膜と、その上に形成された多結晶シリコン膜または第２の金属膜とからなることを特徴とする請求項９に記載の製造方法。   The gate electrode is in contact with the gate insulating film and comprises a first metal film made of TiN, TaC, TaSiN, or TiAlN, and a polycrystalline silicon film or a second metal film formed thereon. The manufacturing method of Claim 9 characterized by the above-mentioned. 上記ゲート電極形成工程は、上記半導体層を跨ぐように、上記ゲート電極を形成することを特徴とする請求項９に記載の製造方法。   The manufacturing method according to claim 9, wherein the gate electrode formation step forms the gate electrode so as to straddle the semiconductor layer. 更に、上記半導体層の上の上記ゲート電極を除去することにより、該ゲート電極を、上記第１ゲート絶縁膜上の第１ゲート電極と、上記第２ゲート絶縁膜上の第２ゲート電極とに分離する工程を含むことを特徴とする請求項１６に記載の製造方法。   Further, by removing the gate electrode on the semiconductor layer, the gate electrode is changed into a first gate electrode on the first gate insulating film and a second gate electrode on the second gate insulating film. The manufacturing method according to claim 16, further comprising a separating step.
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