JP2010028134A - 薄膜磁性体記憶装置 - Google Patents
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Abstract
【課題】メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供する。
【解決手段】ライトディジット線WDLは、データ書込電流の供給時に電源配線90と接続される。ライトディジット線WDLは、電源配線90側の末端付近に、MTJメモリセルの配置位置に対応する定常部分93と比較して断面積を増大ざせた強化部分95を有する。これにより、定常部分93ではMTJメモリセルの最小設計ルールに従った配線幅とすることによってメモリセルを高集積に配置できるとともに、電源配線90側の末端付近で金属原子の移動による配線幅の減少が生じても、この部分で電流密度が局所的に増大して動作信頼性に影響を与えることを防止できる。
【選択図】図5
【解決手段】ライトディジット線WDLは、データ書込電流の供給時に電源配線90と接続される。ライトディジット線WDLは、電源配線90側の末端付近に、MTJメモリセルの配置位置に対応する定常部分93と比較して断面積を増大ざせた強化部分95を有する。これにより、定常部分93ではMTJメモリセルの最小設計ルールに従った配線幅とすることによってメモリセルを高集積に配置できるとともに、電源配線90側の末端付近で金属原子の移動による配線幅の減少が生じても、この部分で電流密度が局所的に増大して動作信頼性に影響を与えることを防止できる。
【選択図】図5
Description
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合(MTJ)を有するメモリセルを備えた薄膜磁性体記憶装置に関する。
近年、新世代の不揮発性記憶装置として、MRAM(Magnetic Random Access Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。(たとえば、非特許文献1参照。)。
磁気トンネル接合を有するメモリセル(以下、「MTJメモリセル」とも称する)は、1個のMTJ素子と1個のアクセス素子(たとえば、トランジスタ)とで構成可能であるため、高集積化にも有利である。MTJ素子は、印加された磁界に応じた方向に磁化可能な磁性体層を有しており、MTJメモリセルは、当該磁性体層の磁化方向に応じて、MTJ素子内での電気抵抗(接合抵抗)が変化する特性を利用して、データ記憶を実行する。
MTJメモリセルの記憶データを読出すためには、記憶データレベルに対応した電気抵抗差の検知が必要である。具体的には、電気抵抗(すなわち記憶データ)に応じて変化するMTJメモリセルの通過電流に基づいて、データ読出が実行される。
MTJメモリセルへのデータ書込は、データ書込磁界を発生するための2本の書込線に対するデータ書込電流の供給によって実行される。2本の書込線のそれぞれから、MTJメモリセルの磁化容易軸および磁化困難軸にそれぞれ沿った方向のデータ書込磁界が発生される。データ書込時には、磁化困難軸方向のデータ書込磁界の印加によってMTJメモリセルの磁化方向を回転させたるとともに、磁化容易軸に沿った方向のデータ書込磁界を印加して、MTJメモリセルは、書込データに応じた方向(磁化容易軸方向)に磁化される。
ロイ・ショイアーライン(Roy Scheuerline)他6名、"各セルにFETスイッチおよび磁気トンネル接合を用いた、10ns読出・書込の不揮発メモリアレイ(A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell)",(米国),2000年米国電気電子学会国際固体回路会議・技術論文集TA7.2(2000 IEEE ISSCC Digest of Technical Papers, TA7.2),p.128−129。
しかしながら、MRAMデバイスにおけるデータ書込電流は、データ書込に必要な所定強度の磁界を発生させるために、一般的に、数ミリアンペアから十数ミリアンペアオーダとなる。このため、データ書込電流を供給するドライバトランジスタの電流駆動能力を十分確保する必要がある。これにより、以下に述べるようなMRAMデバイス特有の問題点が生じるおそれがある。
(1) 電流駆動能力を確保するためにドライバトランジスタが大型化して、書込線の配置ピッチ内に収まりきらないケースが生じると、MTJメモリセルサイズが増大し、チップ面積が増大する。
(2) 書込線の電流密度が高くなり、エレクトロマイグレーション等の発生によって動作信頼性が損なわれる。
(3) データ書込電流の経路に含まれる配線抵抗や配線層間を接続するコンタクト等によって、当該経路の電気抵抗が増大して、十分なデータ書込電流を供給することが困難となる。
特に、近年ではバッテリ駆動を前提とした携帯機器へのメモリデバイスの搭載が盛んに行なわれており、低消費電力化の観点から低電圧動作化が強く要求されている。特にこのような低電圧動作時において、上記(3)の課題が顕著となるおそれがある。すなわち、低電圧動作下においても、データ書込に必要なデータ書込電流を十分なレベルを確保するための構成が必要となってくる。
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、メモリセルサイズの増加を招くことなく、安定的かつ効率的にデータ書込電流を供給可能な構成を備えた薄膜磁性体記憶装置を提供することである。
この発明に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流を流すための書込線と、データ書込時にデータ書込電流を供給するために、書込線を第1および第2の電圧間に結合する電流駆動回路とを備え、電流駆動回路は、第1および第2の電圧のいずれかと書込線との間に電気的に結合される電界効果型トランジスタを含む、電界効果型トランジスタは、そのゲート長方向が書込線と同じ方向に沿うように配置される。
この発明の他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、所定電圧を供給する電源配線と、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を流す書込線とを備え、書込線は、少なくともデータ書込電流を流すときに、電源配線と電気的に結合され、書込配線は、複数のメモリセルが配置される領域に対応し、第1の断面積を有する第1の部分と、第1の部分と電源配線との間の少なくとも一部に設けられ、第1の断面積より大きい第2の断面積を有する第2の部分とを有する。
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、所定電圧の供給を受ける電源パッドと、鉛直方向に設けられたコンタクトを介して電源パッドと電気的に結合される電源配線と、電源配線と交差する方向に沿って電源配線と同一の配線層に形成された第1の書込線とを備え、第1の書込線は、同一の配線層において電源配線と結合されて、磁性体層を磁化するためのデータ書込磁界を発生させる第1のデータ書込電流を流される。
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、データ書込時に、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流を複数のビット線の少なくとも1本へ流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第1および第2のビット線ドライバと、複数のビット線と交差する方向に沿って、複数のメモリセルのうちの選択メモリセルからの読出データを伝達するために設けられる読出データ線と、データ読出時に、複数のビット線のうちの、選択メモリセルと接続された1本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートは、メモリセルアレイに対して、複数の第1および第2のビット線ドライバの一方よりも外側に配置される。
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられ、データ書込時に、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を流すための複数のデータ線と、複数のデータ線にそれぞれ対応して設けられ、各々が、データ書込時に、複数のデータ線の対応する1本に対してデータ書込電流を供給するための複数の電流駆動回路と、所定電圧と複数の電流駆動回路との間に、複数のデータ線と交差する方向に沿って設けられた電源供給配線とを備え、電源供給配線とメモリセルアレイの間の中間領域には、回路素子または配線が配置される。
この発明の他の構成に従う薄膜磁性体記憶装置は、記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルが配置されたメモリセルアレイと、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、データ書込時に、磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を複数のビット線の少なくとも1本に流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第1および第2のビット線ドライバと、複数のビット線と交差する方向に沿って、読出データを伝達するために設けられる読出データ線と、データ読出時に、複数のビット線のうちの、複数のメモリセルのうちの選択メモリセルと接続された1本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートおよび読出データ線は、複数のビット線の中央部に対応する領域に配置される。
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、各々が記憶データに応じた方向に磁化される磁性体層を有する複数の磁気メモリセルを備え、複数の磁気メモリセルは、第1および第2のメモリブロックに分割して配置され、第1および第2のメモリブロックの各々において、複数の磁気メモリセルの所定区分にそれぞれ対応して設けられた複数のビット線と、第1および第2のメモリブロックの各々において、データ書込時に、磁性体層を磁化するデータ書込磁界を発生させるデータ書込電流をビット線に流すために、複数のビット線の両端にそれぞれ対応して設けられる複数の第1および第2のビット線ドライバと、第1および第2のメモリブロックに対して共通に、複数のビット線と交差する方向に沿って、複数のメモリセルのうちの選択メモリセルからの読出データを伝達するために設けられる読出データ線と、第1および第2のメモリブロックの各々に独立に設けられ、データ読出時に、複数のビット線のうちの、選択メモリセルと接続された1本と読出データ線とを接続するための読出選択ゲートとを備え、読出選択ゲートおよび読出データ線は、第1および第2のメモリブロックの間の領域に配置される。
この発明によれば、薄膜磁性体記憶装置において、データ書込電流を供給するための電界効果型トランジスタ(ドライバトランジスタ)を、そのゲート長方向がデータ書込電流を供給される書込線と同じ方向に沿うように配置することによって、ドライバトランジスタの配置ピッチに起因してメモリセルの集積配置が妨げられることを回避できる。
また、薄膜磁性体記憶装置において、書込線と電源配線との間に、定常部分よりも断面積の大きい強化部分を設けることによって、書込線の端部においてデータ書込電流供給時における金属原子の移動による配線幅の減少が生じても、この部分で電流密度が急激に増大して動作信頼性に影響を与える危険を抑制できる。
さらに、薄膜磁性体記憶装置において、電源配線と書込線とを同一配線層で結合するとともに、電源パッドと電源配線とを複数の配線層にまたがることなく、コンタクトによって直接接続することにより、データ書込電流経路の電気抵抗を低減できる。この結果、電源電圧が相対的に低電圧に設定されても所定のデータ書込電流を容易に確保できる。
あるいは、薄膜磁性体記憶装置において、ビット線に対応して設けられるビット線ドライバおよび読出選択ゲートについて、読出選択ゲートの方をメモリセルアレイに対して外側に配置することによって、データ書込電流の電流経路を短くして、その電気抵抗を低減することができる。この結果、ビット線を流れるデータ書込電流を所定レベル確保することが容易になる。
また、薄膜磁性体記憶装置において、データ線へのデータ書込電流を供給する電源供給線とメモリセルアレイとの中間領域に回路素子や配線群を配置することにより、データ書込時における電源供給線からメモリセルアレイへの磁気的ノイズを軽減することができる。
あるいは、薄膜磁性体記憶装置において、読出選択ゲートをビット線の中間ノードに対応して設けることにより、データ読出電流の経路を短縮して電気抵抗を低減できる。この結果、データ読出の高速化が図られる。
また、薄膜磁性体記憶装置において、複数のメモリブロックへ分割されたアレイ構成において、隣接するメモリブロック間に当該メモリブロック間で共有される読出選択ゲートおよびデータ読出回路を配置することにより、回路面積を削減してチップサイズを低減することが可能である。
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は同一または相当部分を示すものとする。
[実施の形態1]
(全体構成およびデータ読出・書込動作)
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成図である。
(全体構成およびデータ読出・書込動作)
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成図である。
図1を参照して、実施の形態1に従うMRAMデバイス1は、コマンド制御信号CMDを受けてMRAMデバイスの全体動作を制御するための制御回路5と、メモリセルアレイ10とを備える。メモリセルアレイ10は、行列状に配置された複数のMTJメモリセルMCを有する。ここで、MTJメモリセルの構成およびデータ記憶原理について説明する。
図2は、MTJメモリセルの構造およびデータ記憶原理を説明する概念図である。
図2を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
図2を参照して、トンネル磁気抵抗素子TMRは、固定された一定の磁化方向を有する強磁性体層(以下、単に「固定磁化層」とも称する)FLと、外部からの印加磁界に応じた方向に磁化可能な強磁性体層(以下、単に「自由磁化層」とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリア(トンネル膜)TBが設けられる。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または固定磁化層FLと反対方向に磁化される。これらの固定磁化層FL、トンネルバリアTBおよび自由磁化層VLによって磁気トンネル接合が形成される。
トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLおよび自由磁化層VLのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子TMRの電気抵抗は、固定磁化層FLの磁化方向と自由磁化層VLの磁化方向とが同じ(平行)である場合に最小値Rminとなり、両者の磁化方向が反対(反平行)方向である場合に最大値Rmaxとなる。
データ書込時においては、リードワード線RWLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、ライトディジット線WDLには、自由磁化層VLの磁気困難軸(HA)に沿ったデータ書込磁界H(WDL)を発生するための所定方向のデータ書込電流Ipが流される。これに対して、ビット線BLには、自由磁化層VLの磁気容易軸(EA)に沿ったデータ書込磁界H(BL)を発生するためのデータ書込電流+Iwまたは−Iwが流される。すなわち、ビット線BL上のデータ書込電流は、書込データのレベルに応じた方向を有するように制御される。以下においては、データ書込電流+Iwおよび−Iwを総称して、データ書込電流±Iwとも表記する。
図3は、MTJメモリセルのデータ書込電流とトンネル磁気抵抗素子の磁化方向との関係を示す概念図である。
図3を参照して、横軸H(EA)は、トンネル磁気抵抗素子TMR内の自由磁化層VLにおいて磁化容易軸(EA:Easy Axis)方向に印加される磁界を示す。一方、縦軸H(HA)は、自由磁化層VLにおいて磁化困難軸(HA:Hard Axis)方向に作用する磁界を示す。磁界H(EA)およびH(HA)は、ビット線BLおよびライトディジット線WDLをそれぞれ流れる電流によって生じる2つの磁界の一方ずつにそれぞれ対応する。
MTJメモリセルにおいては、固定磁化層FLの固定された磁化方向は、自由磁化層VLの磁化容易軸に沿っており、自由磁化層VLは、記憶データのレベルに応じて、磁化容易軸方向に沿って、固定磁化層FLと平行あるいは反平行(反対)方向に磁化される。MTJメモリセルは、自由磁化層VLの2通りの磁化方向と対応させて、1ビットのデータを記憶することができる。
自由磁化層VLの磁化方向は、印加される磁界H(EA)およびH(HA)の和が、図3に示されるアステロイド特性線の外側の領域に達する場合においてのみ新たに書換えることができる。すなわち、印加されたデータ書込磁界がアステロイド特性線の内側の領域に相当する強度である場合には、自由磁化層VLの磁化方向は変化しない。
アステロイド特性線に示されるように、自由磁化層VLに対して磁化困難軸方向の磁界を印加することによって、磁化容易軸に沿った磁化方向を変化させるのに必要な磁化しきい値を下げることができる。図3に示すように、データ書込時の動作点は、ライトディジット線WDLとビット線BLとの両方に所定のデータ書込電流を流したときに、MTJメモリセルの記憶データ、すなわちトンネル磁気抵抗素子TMRの磁化方向を書換えられるように設計される。
図3に例示された動作点では、データ書込対象であるMTJメモリセルにおいて、磁化容易軸方向のデータ書込磁界は、その強度がHWRとなるように設計される。すなわち、このデータ書込磁界HWRが得られるように、ビット線BLまたはライトディジット線WDLを流されるデータ書込電流の値が設計される。一般的に、データ書込磁界HWRは、磁化方向の切換えに必要なスイッチング磁界HSWと、マージン分ΔHとの和で示される。すなわち、HWR=HSW+ΔHで示される。
トンネル磁気抵抗素子TMRに一旦書込まれた磁化方向、すなわちMTJメモリセルの記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
再び図1を参照して、制御回路5は、コマンド制御信号CMDに応答して、MRAMデバイス1内の内部動作を制御するための各種の制御信号を生成する。これらの制御信号には、たとえばデータ読出時に所定期間ハイレベル(以下、「Hレベル」と表記する)へ活性化される制御信号REや、データ書込時に所定期間Hレベルへ活性化される制御信号WE等が含まれている。
メモリセルアレイ10において、MTJメモリセルMCの行にそれぞれ対応して、リードワード線RWLおよびライトディジット線WDLが配置され、MTJメモリセルMCの列にそれぞれ対応してビット線BLが配置される。各MTJメモリセルMCは、対応するビット線BLおよびソース電圧線SLの間に直列に接続されたトンネル磁気抵抗素子TMRおよびアクセストランジスタATRを有する。アクセストランジスタATRは、代表的にはN−MOSトランジスタで構成され、そのゲートは対応するリードワード線RWLと接続される。各アクセストランジスタATRのソースと接続されたソース電圧線SLは、接地電圧GNDを供給する。なお、以下本明細書において、MOSトランジスタは電界効果型トランジスタの代表例として示されるものとする。
次に、MRAMデバイス1におけるデータ書込系回路の構成および動作を説明する。
MRAMデバイス1は、行デコーダ20と、ライトディジット線ドライブ回路30と、各メモリセル列に対応して設けられたビット線ドライバ50,55と、データ書込回路60とを備える。
MRAMデバイス1は、行デコーダ20と、ライトディジット線ドライブ回路30と、各メモリセル列に対応して設けられたビット線ドライバ50,55と、データ書込回路60とを備える。
行デコーダ20は、ロウアドレスRAに基づいて、メモリセル行ごとにロウデコード信号Rdwを生成する。行デコーダ20は、データ書込時に、選択されたメモリセル行(以下、「選択行」とも称する)のロウデコード信号RdwをHレベル(電源電圧Vcc2)に活性化し、それ以外のメモリセル行(以下、「非選択行」とも称する)のロウデコード信号Rdwをローレベル(以下「Lレベル」とも表記する)に非活性化する。データ書込時以外には、行デコーダ20は、ロウデコード信号Rdwの各々をLレベル(接地電圧GND)に非活性化する。
ライトディジット線ドライブ回路30は、各ライトディジット線WDLの一端側と接地電圧GNDとの間に接続されたドライバトランジスタ35を有する。ドライバトランジスタ35は、N−MOSトランジスタで構成され、そのゲートは対応するメモリセル行のロウデコード信号Rdwを受ける。各ライトディジット線WDLの他端側は、行選択結果にかかわらず電源電圧Vcc2と接続されている。
したがって、データ書込時に選択行においては、ロウデコード信号Rdwの活性化(Hレベル)に応答して、対応するドライバトランジスタ35がターンオンする。これにより、選択行のライトディジット線WDLには、電源電圧Vcc2からライトディジット線ドライブ回路へ向う方向にデータ書込電流Ipが流される。
ビット線ドライバ50は、対応するビット線BLの一端側と、電源電圧Vcc2および接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ52および54を有する。同様に、ビット線ドライバ55は、対応するビット線BLの他端側と、電源電圧Vcc2および接地電圧GNDとの間にそれぞれ接続されたドライバトランジスタ56および58を有する。ビット線ドライバ50,55は、C−MOSドライバで構成される。すなわち、ドライバトランジスタ52,56はP−MOSトランジスタで構成され、ドライバトランジスタ54,58はN−MOSトランジスタで構成される。
ドライバトランジスタ52および54のゲートには書込制御信号/WTa1およびWTa0がそれぞれ入力され、ドライバトランジスタ56および58のゲートには、書込制御信号/WTb0およびWTb1がそれぞれ入力される。
各メモリセル列において、ビット線ドライバ50は、書込制御信号/WTa1およびWTa0に応じて、対応するビット線BLの一端側を、電源電圧Vcc2または接地電圧GNDで駆動するか、あるいは、いずれの電圧とも接続せずにフローティング状態とする。同様に、ビット線ドライバ55は、書込制御信号/WTb0およびWTb1に応じて、対応するビット線BLの他端側を、電源電圧Vcc2または接地電圧GNDで駆動するか、あるいはフローティング状態とする。フローティング状態のビット線BLの各々は、必要に応じて、図示しないプリチャージ回路によって、固定電圧にプリチャージされる。
データ書込回路60は、書込データDINおよび列選択結果に応じて、各メモリセル列における書込制御信号/WTa1,WTa0,/WTb0,WTb1を制御する。書込制御信号/WTa0,WTa1,/WTb0,WTb1は、選択列のビット線BLに書込データDINに応じた方向のデータ書込電流±Iwを流すように設定される。
データ書込回路60は、データ書込時以外には、各メモリセル列において、書込制御信号/WTa1,/WTb0をHレベル(電源電圧Vcc2)へ設定し、書込制御信号WTa0,WTb1をLレベル(接地電圧GND)に設定する。これにより、データ書込時以外には、各ビット線BLは、フローティング状態に設定される。
また、データ書込回路60は、データ書込時において非選択メモリセル列に対応する、書込制御信号/WTa1,WTa0,/WTb0,WTb1の各々をHレベルに設定する。これにより、データ書込時に非選択列のビット線BLは、意図しない電流が流れない様に、その両端を接地電圧GNDと接続される。
これに対して、データ書込回路60は、データ書込時において選択メモリセル列に対応する書込制御信号/WTa1,WTa0,/WTb0,WTb1を、書込データDINに応じて設定する。具体的には、書込データDINがHレベルであるときには、書込制御信号/WTa1およびWTa0はLレベルに設定され、書込制御信号/WTb0およびWTb1はHレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ50から55へ向かう方向にデータ書込電流+Iwが流される。
これに対して、書込データDINがLレベルであるときには、書込制御信号/WTa1およびWTa0はHレベルに設定され、書込制御信号/WTb0およびWTb1はLレベルに設定される。これにより、選択列のビット線BLには、ビット線ドライバ55から50へ向かう方向にデータ書込電流−Iwが流される。なお、ビット線ドライバ50,55の駆動電圧を、接地電圧GNDおよび電源電圧Vcc2以外の独立した電圧とすることも可能である。
また、ドライバトランジスタ52,54,56,58を、同一導電型のMOSトランジスタで構成することも可能である。この場合には、図1の構成例と反対導電型のMOSトランジスタを適用するドライバトランジスタについては、図1中の対応する書込制御信号の反転レベルをゲートに入力すれば、同様のビット線制御を実行できる。
対応するライトディジット線WDLおよびビット線BLの両方にデータ書込電流が流されたMTJメモリセルMC(すなわち、選択メモリセル)において、ビット線BL上のデータ書込電流±Iwの方向に応じたレベルのデータが磁気的に書込まれる。
次に、MRAMデバイス1におけるデータ読出系回路の構成および動作を説明する。
MRAMデバイス1は、さらに、行デコーダ21と、読出選択ゲート65と、電流供給トランジスタ70と、データ読出回路80とを備える。
MRAMデバイス1は、さらに、行デコーダ21と、読出選択ゲート65と、電流供給トランジスタ70と、データ読出回路80とを備える。
行デコーダ21は、ロウアドレスRAに基づいて、メモリセル行ごとにロウデコード信号Rdrを生成する。行デコーダ21は、データ読出時に、選択行のロウデコード信号RdrをHレベル(電源電圧Vcc1)に活性化し、非選択行のロウデコード信号RdrをLレベル(接地電圧GND)に非活性化する。
したがって、データ読出時には、ロウデコード信号Rdrに応じて、選択行のリードワード線RWLがHレベルへ活性化され、非選択行のリードワード線RWLはLレベルに非活性化される。一方、データ読出時以外には、各リードワード線RWLがLレベルに非活性化されている。この結果、データ読出時には、選択行のメモリセルにおいてアクセストランジスタATRがターンオンして、各ビット線BLは、対応するMTJメモリセルMCのトンネル磁気抵抗素子TMRを介して接地電圧GNDへプルダウンされる。
読出選択ゲート65は、各ビット線BLと読出データバスRDBとの間に設けられ、対応するコラム選択線CSLに応答してオンまたはオフする。コラム選択線CSLは、データ読出時に選択された列(以下、「選択列」とも称する)においてHレベルに活性化され、それ以外の列(以下、「非選択列」とも称する)ではLレベルに非活性化される。データ読出時以外には、各コラム選択線CSLは、Lレベルに非活性化される。
この結果、データ読出時において、読出データバスRDBは、選択列の読出選択ゲート65および選択列のビット線BLならびに選択メモリセル中のトンネル磁気抵抗素子TMRを介して、接地電圧GNDへプルダウンされている。この状態で、データ読出時にターンオンする電流供給トランジスタ70によって読出データバスRDBは、電源電圧Vcc1にプルアップされる。
電流供給トランジスタ70は、たとえば、電源電圧Vcc1および読出データバスRDBの間に接続されて、ゲートに制御信号/REを受けるP−MOSトランジスタで構成される。制御信号/REは、制御回路5が生成する制御信号REの反転信号であり、データ読出時の所定期間においてLレベルへ活性化される。この結果、データ読出時に読出データバスRDBには、選択メモリセルの電気抵抗(すなわち記憶データ)に応じた電圧が発生する。
データ読出回路80は、電源電圧Vcc1および接地電圧GNDの供給を受けて動作し、読出データバスRDBの電圧と読出基準電圧VRrefとの電圧差を増幅して、選択メモリセルの記憶データを示す読出データDOUTを生成する。読出基準電圧VRrefは、記憶データが電気抵抗Rminに対応する選択メモリセルが接続された場合における読出データバスRDBの電圧と、記憶データが電気抵抗Rmaxに対応する選択メモリセルが接続された場合における読出データバスRDBの電圧との中間レベルに設定されている。このようにして、選択メモリセルからのデータ読出が実行される。
なお、十分なデータ書込電流を供給するために電源電圧Vcc2は、電源電圧Vcc1よりも高い電圧に設定される。一方、電源電圧Vcc1は、データ読出時におけるトンネル膜TB(図2)への印加電圧に相当するため、信頼性の観点から高い電圧とすることができない。すなわち、データ読出回路系の電源電圧Vcc1とデータ書込回路系の電源電圧Vcc2とを独立した電圧とし、かつ、Vcc2>Vcc1とすることによって、データ読出およびデータ書込の双方を安定的に実行できる。
(データ書込電流を供給するための構成)
次に、小さい回路面積でデータ書込電流を効率的かつ安定的に供給するためのデータ書込電流供給回路系の構成について説明する。
次に、小さい回路面積でデータ書込電流を効率的かつ安定的に供給するためのデータ書込電流供給回路系の構成について説明する。
図4は、ライトディジット線WDLに対するデータ書込電流供給回路系の実施の形態1に従う第1の構成例を示す概念図である。図4には、代表的に第1行〜第4行にそれぞれ対応するライトディジット線WDL(1)〜WDL(4)に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線WDLに対しても同様の構成が設けられているものとする。
ライトディジット線WDL(1)〜WDL(4)の各々の一端側と接地電圧GNDとの間には、N−MOSトランジスタで構成されたドライバトランジスタ35が接続される。ドライバトランジスタ35は、電流通過方向すなわちゲート長方向(L方向)がライトディジット線WDLと同一方向に沿うように配置される。
ドライバトランジスタ35のソースは接地電圧GNDと結合されており、ドライバトランジスタ35のドレインはライトディジット線WDLとコンタクト36を介して電気的に結合されている。
それぞれのドライバトランジスタ35に対応して、独立したゲート配線37が設けられている。たとえば、ライトディジット線WDL(1)に対応するドライバトランジスタ35のゲート配線37には、ロウデコード信号Rdw(1)が伝達されている。ロウデコード信号Rdw(1)は、第1番目のメモリセル行がデータ書込時に選択されて次にHレベルに活性化され、それ以外にはLレベルに非活性化されている。各ドライバトランジスタ35において、ゲート幅方向(W方向)に沿って配置されるゲート配線37は、ライトディジット線WDLと交差する方向に配置されることになる。
もし、ドライバトランジスタ35を、そのゲート幅方向(W方向)とライトディジット線WDLの配置方向とが一致するように配置すれば、図4における縦方向(ライトディジット線WDLのピッチ方向)の配置ピッチが大きくなってしまうおそれがある。
一般的に、ライトディジット線WDLの配置ピッチは、MTJメモリセルの最小設計ルールに対応して最小値に設定することができるが、ドライバトランジスタ35のゲート幅方向とライトディジット線WDLの配置方向とが一致する配置では、ドライバトランジスタ35のゲート長、ソースおよびドレインへのコンタクト領域および隣接ドライバトランジスタ間における分離絶縁膜幅が上述したライトディジット線WDLの配置ピッチに入るように設計する必要が生じるからである。
特に、ドライバトランジスタ35を顕著に大型化することなく十分なデータ書込電流Ipを供給するためには、電源電圧Vcc2のレベルを高く設定する必要が生じる。特にこのような場合に、耐圧を確保するためにゲート長方向のトランジスタ寸法が大きくなるので、ライトディジット線WDLの配置ピッチがMTJメモリセルの最小設計ルールに従った配置ピッチと合致しなくなる。これにより、MTJメモリセルの高集積化が妨げられてしまう。
したがって、図4に示したように、ドライバトランジスタ35を、そのゲート長方向(L方向)とライトディジット線WDLの配置方向とが一致するように配置することにより、ドライバトランジスタ35の配置ピッチに起因してMTJメモリセルの集積配置が妨げられることを回避できる。
さらに、ライトディジット線WDL上において、MTTメモリセルの配置位置に対応する定常部分93と電源配線90との間には、断面積が定常部分93よりも大きく設計された強化部分95が設けられている。
図5には、実施の形態1に従うライトディジット線の設計例が示される。
図5(a)には、一様な配線幅(すなわち配線断面積)でライトディジット線WDLを設計した場合の問題点が示されている。
図5(a)には、一様な配線幅(すなわち配線断面積)でライトディジット線WDLを設計した場合の問題点が示されている。
図5(a)を参照して、データ書込電流の供給時には、ライトディジット線WDLから電源配線90に向う方向へ電子が流れるが、この際に流入する電子がライトディジット線WDLの末端近くの配線における材料原子(たとえばAlやCu)を動かす。この繰返しによって、点線で示すようにライトディジット線WDLの配線幅が細くなり断面積が小さくなってしまう。これにより、この部分で電流密度が局部的に増大し、エレクトロマイグレーションなどによる断線を引起して動作信頼性に支障を来たす危険がある。
したがって、図5(b)に示されるように、ライトディジット線WDLの末端(電源配線90側)付近で、定常部分93と比較して、配線幅を徐々に増加させることで断面積を増大させた強化部分95を設ける。これにより、上述したような金属原子の移動による配線幅の減少が生じても、この部分で電流密度が急激に増大して動作信頼性に影響を与える危険を抑制できる。あるいは、図5(c)に示されるように、ライトディジット線WDLの末端付近の一部部分の配線幅(断面積)を増大させる形状としてもよい。
一方で、ライトディジット線WDLの定常部分93、すなわちMTJメモリセルの配置領域に対する部分は、MTJメモリセルの最小設計ルールに従った定常的な配線幅Ws(断面積Ss)に維持されるので、MTJメモリセルは、高集積に配置することができる。
図6は、ライトディジット線WDLに対するデータ書込電流供給回路系の実施の形態1に従う第2の構成例を示す概念図である。図6には、代表的に第1行および第2行にそれぞれ対応するライトディジット線WDL(1)およびWDL(2)に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線WDLに対しても同様の構成が設けられているものとする。
図6を参照して、第2の構成例においては、ライトディジット線WDLは、断面積が定常部分よりも大きい強化部分95において、複数の配線層にそれぞれ形成され、コンタクト100を介して電気的に結合された複数の配線を用いて構成される。ドライバトランジスタ35は、図4に示された構成例と同様に、そのゲート長方向とライトディジット線WDLの方向とが一致するように配置されている。
図6中のP−Q断面図を参照して、ライトディジット線WDLは、複数の配線層にそれぞれ形成された配線101および102によって構成される。配線101は、ライトディジット線WDLの定常部分93に対応し、配線102は、配線101と異なる配線層において、強化部分95に対応した領域に形成される。配線101および102は、ビアホールに形成されたコンタクト100を介して電気的に結合される。
配線101および102は、それぞれの配線層において、電源配線90を構成する配線91および92と電気的に直接結合される。すなわち配線91および92は、電源電圧Vcc2の供給を受けている。配線91および92の間もビアホールに設けられたコンタクトを介して電気的に結合されている。
ドライバトランジスタ35は、不純物領域110,120とゲート130とを有する。不純物領域110は接地電圧GNDを供給されてソースとして作用する。もう一方の不純物領域120は、コンタクト36を介して配線101と電気的に結合され、ドレインとして作用する。ゲート130には、ゲート配線37が配設されている。なお、図4ではドライバトランジスタ35の断面図を示さなかったが、図4および図6において、ドライバトランジスタ35に関する断面図は同様である。
このような構成とすることにより、ドライバトランジスタ35のターンオン時におけるライトディジット線WDL上のデータ書込電流経路は、強化部分95において、配線101および102の両方を含むように形成される。この結果、ライトディジット線WDL内の強化部分95において、配線断面積が定常部分93よりも等価的に増大する。これにより、図5(b),(c)におけるレイアウトと同様に、電流密度の局部的な増大を避けることができる。
特に図6の構成例においては、配線101および102のそれぞれを一様形状で設計できるので、図5(b)および(c)と比較して、配線の製造が容易に行なえる。また、平面方向の広がりを有しないので、配線ピッチが加工寸法上の最小に相当する場合にも適用できる。
図7は、ライトディジット線WDLに対するデータ書込電流供給回路系の実施の形態1に従う第3の構成例を示す概念図である。図7には、代表的に第1行〜第4行にそれぞれ対応するライトディジット線WDL(1)〜WDL(4)に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線WDLに対しても同様の構成が設けられているものとする。
図7を参照して、第3の構成例においては、ドライバトランジスタ35は、ライトディジット線WDLの一端および他端のいずれか一方に対して、1行ごとに交互配置されている。これに対応して、ライトディジット線WDLの両端にそれぞれ対応して電源配線90および90♯が配置されている。
すなわち奇数行のライトディジット線WDL(1),WDL(3),…は、電源配線90と電気的に結合され、偶数行のライトディジット線WDL(2),WDL(4),…は、電源配線90♯と電気的に結合されている。ライトディジット線WDLの各々には、対応する電源配線90,90♯と定常部分93との間に、図4または図5(b),(c)で示したのと同様の強化部分95が設けられている。
このように、ドライバトランジスタを1行おきに交互配置することによって、ドライバトランジスタ35の配置ピッチが緩和されるので、ドライバトランジスタ35をさらに効率的に配置することができる。このような交互配置は、電源電圧Vcc2を他の電源電圧と比較して高く設定する場合に効果的である。
特に、図5(b),(c)のように配線の平面形状によって強化部分95を確保する場合に、この領域での寸法の自由度が大きくなるので、ドライバトランジスタ35をさらに効率的に配置することができる。
なお、図7においては、1行ごとにドライバトランジスタ35が交互に配置される構成例を示したが、たとえば、2本以上の複数本のライトディジット線WDLごとにドライバトランジスタ35を交互配置する構成としても同様の効果を得ることができる。
図8は、ライトディジット線WDLに対するデータ書込電流供給回路系の実施の形態1に従う第4の構成例を示す概念図である。図8には、代表的に第1行および第2行にそれぞれ対応するライトディジット線WDL(1)およびWDL(2)に対するデータ書込電流供給構成の平面レイアウトが示されているが、他のライトディジット線WDLに対しても同様の構成が設けられているものとする。
図8中のP−Q断面図から理解されるように、第4の構成例においては、ライトディジット線WDLは、MRAMデバイス中の最下層の配線層に設けられる。さらに、電源配線90はライトディジット線WDLと同一の配線層に設けられ、電源配線90およびライトディジット線WDLは、当該配線層で電気的に結合されている。
電源配線90は、MRAMデバイス外部から電源電圧Vcc2が供給される電源パッド150との間で、コンタクト100を介して電気的に結合されている。特に、複数の配線層にまたがることなく、電源パッド150と電源配線90との間をコンタクトで直接結合することによって、電源パッド150と電源配線90との間の電気抵抗を軽減することができる。このような設計とすることにより、コンタクト100の断面積または並列な配置個数の確保が容易となるからである。ドライバトランジスタ35の配置については図6で説明したのと同様であるので詳細な説明は繰返さない。
図9は、ライトディジット線WDLを最下層配線に設けた場合のMTJメモリセル構造を示す断面図である。
図9を参照して、MTJメモリセルMCは、トンネル磁気抵抗素子TMRとアクセストランジスタATRとから構成されるが、アクセストランジスタATRは、不純物領域110♯,120♯とゲート130♯とを有する。不純物領域110♯は、図1に示されたソース電圧線SLによって接地電圧GNDと電気的に結合され、ソースとして作用する。不純物領域120♯は、金属配線層M1に設けられた配線やビアホールに形成されたコンタクトを介して、トンネル磁気抵抗素子TMRと電気的に結合される。トンネル磁気抵抗素子TMRは、さらに金属配線層M2に設けられたビット線BLとも電気的に結合される。
さらに、金属配線層M1には、トンネル磁気抵抗素子TMRの直下領域にライトディジット線WDLが配置される。このようにデータ書込磁界をトンネル磁気抵抗素子に作用させるためのライトディジット線WDLおよびビット線BLは、トンネル磁気抵抗素子TMRに近接してトンネル磁気抵抗素子TMRを挟む金属配線層M1およびM2にそれぞれ形成されている。
データ読出時においては、ゲート領域130♯に配設されたリードワード線RWLの活性化に応答してアクセストランジスタATRがオンする。これにより、ビット線〜トンネル磁気抵抗素子TMR〜不純物領域(ドレイン)120♯〜不純物領域(ソース)110♯〜接地電圧GNDの電流経路が形成されて、当該電流経路にトンネル磁気抵抗素子の電気抵抗、すなわちMTJメモリセルの記憶データに応じた電流を流すことができる。
再び図8を参照して、第4の構成例においては、データ書込電流Ipの経路が複数の配線層に跨らないように設計することによって、電源パッド150と接地電圧GNDとの間に形成されるデータ書込電流Ipの経路の電気抵抗を低減できる。すなわち、複数の配線層にそれぞれ形成された複数の配線およびこれらの配線層間を結合するコンタクトを介してデータ書込電流Ipの経路を形成する場合と比較して、当該経路の電気抵抗が小さくなる。したがって、電源電圧Vcc2が相対的に低電圧に設定されても所定のデータ書込電流を容易に確保できる。
特に、MRAMデバイスにおいては、相対的に大きな電流量を流す必要のある配線は、ビット線BLおよびライトディジット線WDLのいずれか一方になるので、ビット線BLもしくはライトディジット線WDLを最下層の配線層として設けることになる。特に、ビット線BLおよびライトディジット線WDLのいずれを最下層に形成するかについても、それぞれの配線を流れるデータ書込電流の設計値に基いて決定すればよい。
すなわち、図9に示されたMTJメモリセルの構造図は、ライトディジット線WDLを流れるデータ書込電流Ipがビット線を流れるデータ書込電流±Iwよりも大きい場合に対応している。
[実施の形態1の変形例]
実施の形態1においては、ライトディジット線WDLに対するデータ書込電流の供給構成について説明したが、実施の形態1の変形例においては、同様の構成をビット線BLへのデータ書込電流の供給構成に適用する場合について説明する。
実施の形態1においては、ライトディジット線WDLに対するデータ書込電流の供給構成について説明したが、実施の形態1の変形例においては、同様の構成をビット線BLへのデータ書込電流の供給構成に適用する場合について説明する。
図10は、ビット線に対するデータ書込電流供給回路系の実施の形態1の変形例に従う第1の構成例を示す概念図である。図10には、第1列目および第2列目のビット線BL(1)およびBL(2)とそれに対するデータ書込電流供給構成の平面レイアウトが示されているが、他のビット線BLに対しても同様の構成が設けられているものとする。
図10を参照して、図1で説明したように、各ビット線BLの両端にそれぞれ対応して、ビット線ドライバ50および55がそれぞれ配置されている。以下においては、先頭列のビット線BL(1)に対するビット線ドライバのレイアウト構成について代表的に説明する。
図10を参照して、ビット線ドライバ50を構成するドライバトランジスタのうち、P−MOSトランジスタであるドライバトランジスタ52において、ソースは直接電源電圧Vcc2と結合され、ドレインはコンタクト135aを介してビット線BL(1)の一端(ビット線ドライバ50側)と接続される。ドライバトランジスタ52のゲートは、ゲート配線140aと接続される。ゲート配線140aには、ビット線BL(1)に対応した書込制御信号/WTa1(1)が伝達される。
一方、N−MOSトランジスタであるドライバトランジスタ54において、ソースは直接接地電圧GNDと結合され、ドレインはコンタクト135bを介してビット線BL(1)の一端と接続される。ドライバトランジスタ54のゲートは、ゲート配線140bと接続される。ゲート配線140bには、ビット線BL(1)に対応した書込制御信号WTa0(1)が伝達される。
同様に、ビット線ドライバ55を構成するドライバトランジスタのうち、P−MOSトランジスタであるドライバトランジスタ56において、ソースは直接電源電圧Vcc2と結合され、ドレインはコンタクト135dを介してビット線BL(1)の他端(ビット線ドライバ55側)と接続される。ドライバトランジスタ56のゲートは、ゲート配線140dと接続される。ゲート配線140dには、ビット線BL(1)に対応した書込制御信号/WTb0(1)が伝達される。
一方、N−MOSトランジスタであるドライバトランジスタ58において、ソースは直接接地電圧GNDと結合され、ドレインはコンタクト135cを介してビット線BL(1)の他端と接続される。ドライバトランジスタ58のゲートは、ゲート配線140cと接続される。ゲート配線140cには、ビット線BL(1)に対応した書込制御信号WTb1(1)が伝達される。
ドライバトランジスタ52,54,56,58の各々は、実施の形態1で説明したドライバトランジスタ35と同様に、そのゲート長がビット線BL(1)の配置方向と同一となるように配置されている。
これにより、ビット線ドライバ50,55を構成するドライバトランジスタ群についても、そのゲート長方向とビット線の配置方向とが交差(直交)するようなレイアウト配置と比較して、ビット線BLの配置ピッチに影響を及ぼすことなく効率的に配置することができる。
さらに、ビット線BL(1)のうちのMTJメモリセルの配置領域に対応する定常部分143と、コンタクト135b,135cとの間には、配線断面積が定常部分143よりも大きく設計された強化部分145が設けられる。ビット線BLを流れるデータ書込電流は、書込データのレベルに応じて変化するので、ビット線BLの一端および他端のいずれも電源電圧Vcc2と結合される可能性がある。既に説明したように、配線断面積の大き
い強化部分145は、データ書込電流の供給時に電子が流入する電源電圧Vcc2側に設ける必要があるので、ビット線BLに対しては、両端にそれぞれ対応して強化部分145を設ける必要がある。して強化部分145を設ける必要がある。
い強化部分145は、データ書込電流の供給時に電子が流入する電源電圧Vcc2側に設ける必要があるので、ビット線BLに対しては、両端にそれぞれ対応して強化部分145を設ける必要がある。して強化部分145を設ける必要がある。
このような構成とすることにより、ビット線BLにおいても、実施の形態1で説明したのと同様の効果を享受して、電流密度の局部的な増大によるエレクトロマイグレーションの発生を防止して動作信頼性を向上することができる。
図11は、ビット線に対するデータ書込電流供給回路系の実施の形態1の変形例に従う第2の構成例を示す概念図である。
図11を参照して、実施の形態2の変形例の第2の構成例においては、図6に示したライトディジット線WDLの配置が、ビット線BLへ適用されている。ビット線BLは、異なる配線層に形成された配線151および152によって構成される。配線151は、たとえば図9の構造図に示された、定常部でのビット線BLに相当し、トンネル磁気抵抗素子TMRに近接して配置されている。
配線152は、配線151の上層に配置され、ビアホールに設けられたコンタクト160によって配線151と電気的に結合されている。
ドライバトランジスタ52は、不純物領域170a,180aおよびゲート配線140aと接続されたゲートを有する。不純物領域170aは、電源電圧Vcc2と電気的に結合され、ソースとして作用する。不純物領域180aは、コンタクト135aによって配線151,152と接続されて、ドレインとして作用する。
同様に、ドライバトランジスタ54は、不純物領域170b,180bおよびゲート配線140bと接続されたゲートを有する。不純物領域170bは、接地電圧GNDと電気的に結合され、ソースとして作用する。不純物領域180bは、コンタクト135bによって配線151,152と接続されて、ドレインとして作用する。
また、ドライバトランジスタ56は、不純物領域170d,180dおよびゲート配線140dと接続されたゲートを有する。不純物領域170dは、電源電圧Vcc2と電気的に結合され、ソースとして作用する。不純物領域180dは、コンタクト135dによって配線151,152と接続されて、ドレインとして作用する。
ドライバトランジスタ58は、不純物領域170c,180cおよびゲート配線140cと接続されたゲートを有する。不純物領域170cは、接地電圧GNDと電気的に結合され、ソースとして作用する。不純物領域180cは、コンタクト135cによって配線151,152と接続されて、ドレインとして作用する。
このような構成とすることにより、図10に示した構成と同様に、ビット線BLの両端部において、データ書込電流が通過する断面積(配線断面積)が等価的に増大する。この結果、ビット線の両端部において配線幅の減少が発生しても、電流密度の局部的な増大を招くことなく、エレクトロマイグレーションの発生を防止できる。
特に、図11の構成例においては、配線151および152のそれぞれを一様形状で設計できるので、図10の構成例と比較して、配線の製造が容易に行なえる。また、平面方向の広がりを有しないので、配線ピッチが加工寸法上の最小に相当する場合にも適用できる。
[実施の形態2]
実施の形態2においては、実施の形態1で説明したビット線ドライバの望ましい配置についてさらに詳細に説明する。
実施の形態2においては、実施の形態1で説明したビット線ドライバの望ましい配置についてさらに詳細に説明する。
図12は、ビット線ドライバの実施の形態2に従う第1の配置例を示す図である。図12には、第j列目および第(j+1)行目のビット線BL(j)およびBL(j+1)とそれに対応する構成が代表的に示されているが、他のビット線BLに対しても同様の構成が設けられているものとする。なお、第j列目および第(j+1)行目は、奇数列および偶数列の代表例としてそれぞれ示されているものとする。
図12を参照して、各ビット線BLの両端にそれぞれに対応して、ビット線BLと交差する方向に沿って設けられた電源配線および接地配線の組が、メモリセルアレイ10の隣接領域に配置されている。具体的には、電源電圧Vcc2を供給する電源配線190は、ビット線ドライバ50中のドライバトランジスタ52と接続され、接地電圧GNDを供給する接地配線195は、ビット線ドライバ50中のドライバトランジスタ54と接続される。
同様に、電源電圧Vcc2を供給する電源配線190♯は、ビット線ドライバ55中のドライバトランジスタ56と接続され、接地電圧GNDを供給する接地配線195♯は、ビット線ドライバ55中のドライバトランジスタ58と接続される。
既に説明したように、各ビット線BLに対応して、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート65が配置される。ビット線BLは1行おきに読出データバスRDB1およびRDB2と接続されるものとする。たとえば、奇数列のビット線BL(j)は読出選択ゲート65を介して読出データバスRDB1と接続され、偶数列のビット線BL(j+1)は、読出選択ゲート65を介して読出データバスRDB2と接続される。
読出選択ゲート65のそれぞれのゲートには、対応するメモリセル列のデータ読出時における選択結果を示すコラム選択線CSLが接続される。コラム選択線CSLの活性化および非活性化については、図1で説明したのと同様である。
さらに、図示を省略しているが、メモリセル行にそれぞれ対応して図1に示したリードワード線RWLが配置されており、データ読出時には選択メモリセルは選択列のビット線BLに接続される。
この結果、データ読出回路80は、読出選択ゲート65を介して選択メモリセルと接続された読出データバスRDB1またはRDB2の電圧と、読出基準電圧VRrefとの比較に基づいて、選択メモリセルからの読出データDOUTを確定することができる。
ここで、読出選択ゲート65は、メモリセルアレイ10に対して、ビット線ドライバ50あるいは55よりも外側に配置される。このような構成とすることによって、ビット線BLを流れるデータ書込電流の電流経路を短くして、その電気抵抗を低減することができる。この結果、ビット線を流れるデータ書込電流±Iwを所定レベル確保することが容易になる。
図13は、ビット線ドライバの実施の形態2に従う第2の構成例を示す図である。
図13を参照して、第2の構成例においては、図12に示される第1の構成例と比較して、読出選択ゲート65が、ビット線ドライバ50(または55)とメモリセルアレイ10との間に配置される点が異なる。これにより、読出選択ゲート65は、電源配線190♯および接地配線195♯(または電源配線190および接地配線195)とメモリセルアレイ10との間の領域200♯(または200)を用いて配置される。その他の部分の構成および配置については図12と同様であるので詳細な説明は繰返さない。
図13を参照して、第2の構成例においては、図12に示される第1の構成例と比較して、読出選択ゲート65が、ビット線ドライバ50(または55)とメモリセルアレイ10との間に配置される点が異なる。これにより、読出選択ゲート65は、電源配線190♯および接地配線195♯(または電源配線190および接地配線195)とメモリセルアレイ10との間の領域200♯(または200)を用いて配置される。その他の部分の構成および配置については図12と同様であるので詳細な説明は繰返さない。
このような構成とすることにより、データ書込時にデータ書込電流±Iwの電流経路に含まれる電源配線190♯および接地配線195♯をメモリセルアレイ10から遠ざけることができる。したがって、電源配線190♯および接地配線195♯によって発生する磁気的ノイズのメモリセルアレイ10に対する影響を軽減することができる。
さらに、読出選択ゲート65をメモリセルアレイ10に近接して配置することによって、データ読出時におけるデータ読出電流経路の電気抵抗が低減されるので、データ読出動作の高速化を図ることができる。
なお、図12および図13の構成例においては、奇数列および偶数列のビット線が異なる読出データバスRDB1,RDB2と接続される例を示したが、各ビット線BLが共通の読出データバスと接続される構成や、3本以上の読出データバスがビット線BLの一部ずつと接続される構成においても、ビット線ドライバおよび読出選択ゲートを同様に配置することができる。
図14は、ビット線ドライバの実施の形態2に従う第3の配置例を示す図である。
図14を参照して、第3の構成例においては、図13に比較した第2の構成例と比較して、読出データバスRDB1およびRDB2が、メモリセルアレイ10の両側の領域にそれぞれ配置されている点が異なる。これにより、データ読出回路80は、読出データバスRDB1およびRDB2にそれぞれ対応して配置される。また読出選択ゲート65は、奇数列においては、電源配線190および接地配線195とメモリセルアレイ10の間の領域200を用いて配置され、偶数列においては、電源配線190♯および接地配線195♯とメモリセルアレイ10との間の領域200♯を用いて配置される。その他の点は図13と同様であるので詳細な説明は繰返さない。
図14を参照して、第3の構成例においては、図13に比較した第2の構成例と比較して、読出データバスRDB1およびRDB2が、メモリセルアレイ10の両側の領域にそれぞれ配置されている点が異なる。これにより、データ読出回路80は、読出データバスRDB1およびRDB2にそれぞれ対応して配置される。また読出選択ゲート65は、奇数列においては、電源配線190および接地配線195とメモリセルアレイ10の間の領域200を用いて配置され、偶数列においては、電源配線190♯および接地配線195♯とメモリセルアレイ10との間の領域200♯を用いて配置される。その他の点は図13と同様であるので詳細な説明は繰返さない。
このような構成とすることにより、データ書込時に電源配線190,190♯および接地配線195、195♯からメモリセルアレイ10へ作用する磁気的ノイズを軽減することができる。これによりデータ誤書込の発生を抑制してより安定的な動作を実行することができる。
図15および図16には、図14に示された第3の構成例のバリエーションが示される。
たとえば、図15においては、図10に示された領域200および200♯を利用して、ビット線BLを所定電圧にプリチャージするためのプリチャージトランジスタ66が配置される。プリチャージトランジスタ66は、たとえばN−MOSトランジスタで形成され、ビット線プリチャージ期間に活性化(Hレベル)される制御信号BLPRの活性化に応答して、所定のビット線プリチャージ電圧VBLと対応するビット線BLを接続する。
図15においては、ビット線BL(j)およびBL(j+1)に対応するプリチャージトランジスタ66の配置を代表的に示しているが、他のビット線BL(図示せず)に対しても同様にプリチャージトランジスタ66が配置される。
このような構成とすることにより、図14に示した第3の構成例と同様に、電源配線190,190♯および接地配線195,195♯からメモリセルアレイ10へ作用する磁気的ノイズを軽減することができる。
あるいは、図16に示すように、各ビット線BLに対応してデータ読出回路80を配置して、複数のビット線における並列なデータ読出を実現する構成においては、データ読出回路80を、領域200,200♯を用いて配置することもできる。図16にはビット線BL(j)およびBL(j+1)にそれぞれ対応するデータ読出回路80が代表的に示されるが、他のビット線BL(図示せず)に対しても、領域200または200♯を利用してデータ読出回路80が配置される。
このような構成としても電源配線190,190♯および接地配線195,195♯とメモリセルアレイ10との間を離すことができるので、データ書込時において電源配線190,190♯および接地配線195,195♯からメモリセルアレイ10へ作用する磁気的ノイズを軽減することができる。
なお、図13から図15に示した構成は、3本以上の読出データバスが、メモリセルアレイの両側に分かれて配置された場合にも、同様に適用することが可能である。
[実施の形態2の変形例1]
実施の形態2の変形例1においては、ライトディジット線ドライブ回路に対する電源配線および接地配線からの磁気的ノイズを軽減するための構成が示される。
実施の形態2の変形例1においては、ライトディジット線ドライブ回路に対する電源配線および接地配線からの磁気的ノイズを軽減するための構成が示される。
図17は、ライトディジット線ドライブ回路の実施の形態2の変形例1に従う第1の配置例を示す図である。図17には、偶数行の代表例として示される第i行(i:自然数)および第(i+2)行と、奇数行の代表例として示される第(i+1)行に対応する構成が代表的に示されるが、その他のメモリセル行に対しても同様の構成が設けられるものとする。
図17を参照して、ライトディジット線ドライブ回路を構成するドライバトランジスタ35は、図7に示したように1行おきに交互配置される。たとえばメモリセルアレイ10に隣接する領域の一方を用いて、電源配線191および接地配線196がライトディジット線WDLと交差する方向に配置され、メモリセルアレイ10に隣接する領域の他方を用いて、電源配線191♯および接地配線196♯がライトディジット線WDLと交差する方向に配置されている。電源配線191,191♯は電源電圧Vcc2を伝達し、接地配線196および196♯は接地電圧GNDを伝達している。また、既に説明したように、各ビット線BLの両端にそれぞれ対応してビット線ドライバ50および55が配置されている。
偶数行のライトディジット線WDLの一端側(図17における上側)は電源配線191と接続され、その他端側(図17における下側)は、ドライバトランジスタ35を介して接地配線196♯と接続される。同様に、奇数行のライトディジット線WDLの一端側はドライバトランジスタ35を介して接地配線196と接続され、その他端側は電源配線191♯と接続される。
さらに、ドライバトランジスタ35とメモリセルアレイ10との間の領域210および210♯を用いて、行デコーダ20および20♯がそれぞれ配置される。行デコーダ20は、奇数行に対応するロウデコード信号Rdwを出力し、行デコーダ20♯は、偶数行に対応するロウデコード信号Rdwを出力する。
このような構成とすることにより、ドライバトランジスタ35および行デコーダ20,20♯を効率的に配置できるのみならず、ライトディジット線WDL上のデータ書込電流を供給するための電源配線191,191♯および接地配線196,196♯をメモリセルアレイ10から遠ざけることができる。これにより、データ書込時にデータ書込電流Ipの供給に伴って生じる、電源配線および接地配線からメモリセルアレイへの磁気的ノイズを軽減することができる。
あるいは、図18に示されるように、領域210および210♯を用いて、アドレス信号やその他の信号を伝達するための配線群230および230♯を配置する構成としてもよい。この場合には、行デコーダ20および20♯は、メモリセルアレイ10に対してドライバトランジスタ35よりも外側の領域にそれぞれ配置すればよい。
このような構成としても、図17に示した構成例と同様に、ライトディジット線WDL上のデータ書込電流供給時における電源配線および接地配線からメモリセルアレイ10へ作用する磁気的ノイズを軽減することができる。
[実施の形態2の変形例2]
図19は、実施の形態2の変形例2に従う読出選択ゲートの配置を示す概念図である。
図19は、実施の形態2の変形例2に従う読出選択ゲートの配置を示す概念図である。
図19を参照して、実施の形態2の第2の変形例2においては、図13に示した配置例と比較して、各ビット線BLと交差する方向に設けられる読出データバスRDB1,RDB2がビット線BLの中間部分に対応して配置される点が異なる。この結果、読出選択ゲート65は、各ビット線BLの中間ノードと読出データバスRDB1またはRDB2との間に配置される。データ読出回路80は、読出データバスRDB1およびRDB2に対応してメモリセルアレイ10の周辺領域に設けられる。その他の部分の構成は、図13と同様であるので、詳細な説明は繰り返さない。
このような構成とすることにより、ビット線BLは読出選択ゲート65と接続される中間ノードを境界として2つの部分に分割され、データ読出時において当該2つの部分の選択メモリセルと結合された一方にしかデータ読出電流は流れない。
この結果、データ読出時におけるデータ読出電流経路を短縮して、その電気抵抗を低減することができる。この結果、データ読出動作の高速化が可能となる。
[実施の形態2の変形例3]
図20は、実施の形態2の変形例3に従う読出選択ゲートの配置を示す概念図である。
図20は、実施の形態2の変形例3に従う読出選択ゲートの配置を示す概念図である。
図20を参照して、実施の形態2の変形例3においては、複数のMTJメモリセルが配置されたメモリセルアレイ10は、2つのメモリブロック10a,10bに分割される。
ビット線BLは、各メモリセル列において、メモリブロック10aおよび10bに分割される。たとえば第j列目のビット線BLは、メモリブロック10aに配置されるビット線BLa(j)とメモリブロック10bに配置されるビット線BLb(j)とに分割されている。メモリブロック10a,10bの各々において、各ビット線の両端にそれぞれ対応してビット線ドライバ50および55が配置される。なお、以下においては、メモリブロック10aに配置されるビット線を総称する場合にはビット線BLaと表記し、メモリブロック10bに配置されるビット線を総称する場合にはビット線BLbと表記することとする。
図示しないが、メモリブロック10a,10bの各々において、メモリセル行ごとにリードワード線RWLおよびライトディジット線WDLが配置されているものとする。したがって、データ読出対象およびデータ書込対象となる選択メモリセルの指定は、メモリブロック10a,10bの選択と、各メモリブロック内での行および列選択との組合せによって実行される。
読出データバスRDB1,RDB2およびデータ読出回路80は、メモリブロック10aおよび10bの境界部分に配置され、両方のメモリブロックによって共有される。奇数列においては、読出データバスRDB1と、対応するビット線BLaおよびBLbとの間にそれぞれ読出選択ゲート65が設けられる。同様に、偶数列においても、読出データバスRDB2とビット線BLaおよびBLbとの間にそれぞれ読出選択ゲート65が設けられる。
各読出選択ゲート65のオン・オフは、対応するメモリセル列およびメモリブロックの選択結果を反映したコラム選択線CSLaまたはCSLbによって制御される。たとえば、第j列目において、メモリブロック10aに対応する読出選択ゲート65のゲートにはコラム選択線CSLa(j)が接続され、メモリブロック10bに対応する読出選択ゲート65のゲートにはコラム選択線CSLb(j)が接続される。
コラム選択線CSLa(j)は、データ読出時において、メモリブロック10aが選択され、かつ、第j番目のメモリセル列が選択された場合、すなわちビット線BLa(j)に選択メモリセルが接続された場合にHレベルへ活性化され、それ以外ではLレベルへ非活性化される。同様に、コラム選択線CSLb(j)は、データ読出時において、メモリブロック10bが選択され、かつ、第j番目のメモリセル列が選択された場合、すなわちビット線BLb(j)に選択メモリセルが接続された場合にHレベルへ活性化され、それ以外ではLレベルへ非活性化される。
このような構成とすることにより、複数のメモリブロックへ分割されたアレイ構成において、隣接するメモリブロック10a,10b間でデータ読出系回路群を共有して、チップサイズを低減することが可能である。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
1 MRAMデバイス、10 メモリセルアレイ、10a,10b メモリブロック、20,20♯,21 行デコーダ、30 ライトディジット線ドライブ回路、35 ドライバトランジスタ(ライトディジット線用)、36,135a〜135d,100,160 配線間コンタクト、37,140a〜140d ゲート配線、50,55 ビット線ドライバ、52,54,56,58 ドライバトランジスタ(ビット線用)、60 データ書込回路、65 読出選択ゲート、66 プリチャージトランジスタ、80 データ読出回路、90,190,190♯,191,191♯ 電源配線、91,101,102,151,152 配線、93,143 定常部分、95,145 強化部分、110,110♯,120,120♯,170a〜170d,180a〜180d 不純物領域、130,130♯ ゲート、150 電源パッド、195,195♯,196,196♯ 接地配線、200,200♯,210,210♯ 領域、230,230♯ 配線群、ATR アクセストランジスタ、BL,BLa,BLb ビット線、CSL,CSLa,CSLb コラム選択線、FL 固定磁化層、GND 接地電圧、Ip,±Iw データ書込電流、MC MTJメモリセル、RDB,RDB1,RDB2 読出データバス、RWL リードワード線、TB トンネルバリア、TMR トンネル磁気抵抗素子、VL 自由磁化層、Vcc1,Vcc2 電源電圧、WDL ライトディジット線。
Claims (6)
- 記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、
所定電圧を供給する電源配線と、
前記磁性体層を磁化するためのデータ書込磁界を発生させるデータ書込電流を流す書込線とを備え、
前記書込線は、少なくとも前記データ書込電流を流すときに、前記電源配線と電気的に結合され、
前記書込線は、
前記複数のメモリセルが配置される領域に対応し、第1の断面積を有する第1の部分と、
前記第1の部分と前記電源配線との間の少なくとも一部に設けられ、前記第1の断面積より大きい第2の断面積を有する第2の部分とを有する、薄膜磁性体記憶装置。 - 前記書込線は、前記第2の部分の配線幅が前記第1の部分から前記電源配線へ向かうに従って徐々に広くなるように設計される、請求項1に記載の薄膜磁性体記憶装置。
- 前記第2の部分において、前記書込線は、複数の配線層にそれぞれ形成された複数の配線と、前記複数の配線間を電気的に結合するために設けられたコンタクトとを有する、請求項1に記載の薄膜磁性体記憶装置。
- 記憶データに応じた方向に磁化される磁性体層を各々が有する複数の磁気メモリセルと、
所定電圧の供給を受ける電源パッドと、
鉛直方向に設けられたコンタクトを介して前記電源パッドと電気的に結合される電源配線と、
前記電源配線と交差する方向に沿って前記電源配線と同一の配線層に形成された第1の書込線とを備え、
前記第1の書込線は、前記同一の配線層において前記電源配線と結合されて、前記磁性体層を磁化するためのデータ書込磁界を発生させる第1のデータ書込電流を流される、薄膜磁性体記憶装置。 - 前記第1の書込線と交差する方向に沿って前記第1の書込線と異なる配線層に形成され、前記磁性体層を磁化するためのデータ書込磁界を発生させる第2のデータ書込電流を流すための第2の書込線をさらに備え、
前記第1の書込線は、最下層の金属配線層に設けられる、請求項4に記載の薄膜磁性体記憶装置。 - 前記第1のデータ書込電流は、前記第2のデータ書込電流よりも大きい、請求項5に記載の薄膜磁性体記憶装置。
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