JP2010027178A - Storage device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a storage device which attains high integration of a resistance change element in a storage device using the resistance change element such as a spin injection memory. <P>SOLUTION: The storage device includes: a plurality of resistance change elements in which a resistance value is changed by a direction of a supplied current; a plurality of resistors for access performing on-off control of current supply for each resistance change element; bit lines connected to one end of a plurality of resistance change element; source lines connected respectively to the other end of the plurality of resistance change element through the transistors for access; a plurality of word lines connected respectively to a gate of transistors for access; a ground line to which a ground potential is applied; and a transistor for switch connecting the bit line or source line to the ground line at the on-state. When current is supplied to the resistance change element, the transistor for switch is turned on, the bit line or the source line is set to a ground potential. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、記憶装置に関し、特にスピン注入メモリなどの抵抗変化素子を用いた記憶装置に関する。   The present invention relates to a memory device, and more particularly to a memory device using a resistance change element such as a spin injection memory.

従来、不揮発メモリなどの記憶装置の一形態として、トンネル磁気抵抗効果を利用した抵抗変化素子を用いた記憶装置が知られている。   2. Description of the Related Art Conventionally, as one form of a storage device such as a nonvolatile memory, a storage device using a resistance change element utilizing a tunnel magnetoresistance effect is known.

このような記憶装置では、１つの抵抗変化素子と１つのアクセス用トランジスタとによって１つのメモリセルを構成し、このメモリセルを行列状に多数配設することにより所定容量のデータの記憶を可能としている。１つのメモリセルでは、抵抗変化素子に１ビット分のデータを記憶可能としており、アクセス用トランジスタは、抵抗変化素子への給電をオン−オフ制御している。抵抗変化素子は、アクセス用トランジスタがオン状態となることにより給電され、抵抗変化素子へのデータの書き込み、あるいは抵抗変化素子からのデータの読み出しを可能としている。   In such a storage device, one resistance change element and one access transistor constitute one memory cell, and a large number of memory cells are arranged in a matrix to enable storage of data of a predetermined capacity. Yes. In one memory cell, 1-bit data can be stored in the variable resistance element, and the access transistor performs on / off control of power supply to the variable resistance element. The resistance change element is supplied with power when the access transistor is turned on, so that data can be written to the resistance change element or data can be read from the resistance change element.

特に、抵抗変化素子は、磁化の向きを任意の向きとすることができる強磁性体製の記憶層と、トンネル絶縁膜と、磁化の向きを固定した磁化固定層とを積層した構造とし、記憶層の磁化の向きによって「１」または「０」の１ビット分のデータを記憶している。すなわち、記憶層の磁化の方向が、磁化固定層の磁化の向きと平行な成分を有している場合と、磁化固定層の磁化の向きと反平行な成分を有している場合とで、磁気メモリ素子の抵抗値が異なるトンネル磁気抵抗効果を利用している。そして、磁気メモリ素子に給電すると、磁気メモリ素子では、磁気メモリ素子が低抵抗となっている場合と高抵抗となっている場合とでトンネル電流の大きさが異なるため、磁気メモリ素子から１ビット分のデータを読み出し可能となっている。このようにトンネル磁気抵抗効果を利用した抵抗変化素子は、トンネル磁気抵抗素子と呼ばれることもある。   In particular, the resistance change element has a structure in which a storage layer made of a ferromagnetic material capable of setting the magnetization direction to an arbitrary direction, a tunnel insulating film, and a fixed magnetization layer having a fixed magnetization direction are stacked. One-bit data of “1” or “0” is stored depending on the magnetization direction of the layer. That is, when the magnetization direction of the storage layer has a component parallel to the magnetization direction of the magnetization fixed layer, and when the magnetization direction of the magnetization fixed layer has a component anti-parallel, A tunnel magnetoresistive effect having different resistance values of the magnetic memory element is used. When power is supplied to the magnetic memory element, the magnitude of the tunnel current differs between the case where the magnetic memory element has a low resistance and the case where the magnetic memory element has a high resistance. Minute data can be read out. Such a resistance change element using the tunnel magnetoresistance effect is sometimes called a tunnel magnetoresistance element.

一般的なトンネル磁気抵抗素子では、交差状に設けたワード線とビット線の交差部分にトンネル磁気抵抗素子を設け、ワード線とビット線に所定の電流を流して発生させた合成電流磁界によって記憶層を所定の磁化状態として、データの書き込みを行っている。一方、トンネル磁気抵抗素子からデータを読み出す場合には、トンネル磁気抵抗素子に所定の電圧を印加することにより電流を流し、トンネル磁気抵抗素子での抵抗値の違いによるそれぞれの電流値を検出して、「１」または「０」を判別している。   In a general tunnel magnetoresistive element, a tunnel magnetoresistive element is provided at an intersection of a word line and a bit line provided in an intersecting manner, and a memory is stored by a combined current magnetic field generated by flowing a predetermined current through the word line and the bit line. Data is written with the layer in a predetermined magnetization state. On the other hand, when reading data from the tunnel magnetoresistive element, a current is applied by applying a predetermined voltage to the tunnel magnetoresistive element, and each current value due to the difference in resistance value at the tunnel magnetoresistive element is detected. , “1” or “0”.

このように、トンネル磁気抵抗素子では、合成電流磁界によって所定のデータを記憶させているため、確実な書き込みを行うためにはより大きな磁界を発生させる必要があり、その結果、ワード線あるいはビット線に大きな電流を流す必要がある。しかしながら、記憶装置の小型化にともなって、ワード線あるいはビット線の配線が細くなっていくことにより、十分な大きさの電流を流すことが困難となってきていた。   As described above, since the tunnel magnetoresistive element stores predetermined data by the combined current magnetic field, it is necessary to generate a larger magnetic field in order to perform reliable writing. As a result, the word line or the bit line It is necessary to pass a large current through However, along with the miniaturization of memory devices, it has become difficult to pass a sufficiently large current due to the narrowing of the wiring of word lines or bit lines.

そこで、最近では、スピントランスファを利用して記憶層の磁化の向きを反転可能とした抵抗変化素子が提案されている。このような抵抗変化素子は、スピン注入メモリと呼ばれている（例えば、特許文献１参照。）。   Therefore, recently, a resistance change element has been proposed in which the magnetization direction of the storage layer can be reversed using spin transfer. Such a resistance change element is called a spin injection memory (see, for example, Patent Document 1).

スピン注入メモリでは、所定の磁性体を通過させることによりスピン偏極させた電子を強磁性体製の記憶層に注入しており、所定の閾値以上の電流を流すことによって、記憶層の磁化の向きを変更可能としている。そして、スピン注入メモリでも、記憶層の磁化の方向が、磁化固定層の磁化の向きと平行な成分を有している場合と、磁化固定層の磁化の向きと反平行な成分を有している場合とで異なるスピン注入メモリの抵抗値を利用して１ビット分のデータを記憶している。   In a spin injection memory, electrons that have been spin-polarized by passing through a predetermined magnetic material are injected into a ferromagnetic storage layer, and by passing a current exceeding a predetermined threshold value, the magnetization of the storage layer is changed. The direction can be changed. Also in the spin injection memory, the magnetization direction of the storage layer has a component parallel to the magnetization direction of the magnetization fixed layer, and a component antiparallel to the magnetization direction of the magnetization fixed layer. One bit of data is stored by using the resistance value of the spin injection memory which is different from that in the case of the present invention.

トンネル磁気抵抗素子やスピン注入メモリからなる抵抗変化素子を用いた記憶装置では、一般的に、図１０に示すように、メモリセルを構成している抵抗変化素子ｍを行列状に多数配設して、所要の容量の記憶を可能としている。特に、抵抗変化素子ｍがスピン注入メモリの場合には、抵抗変化素子ｍには、一方端にビット線bLを接続し、他方端にアクセス用トランジスタaTのドレインを接続するとともに、このアクセス用トランジスタaTのソースにソース線sLを接続している。さらに、アクセス用トランジスタaTのゲートにはワード線wLを接続している。ビット線bLとソース線sLは、列方向（ロー方向）に並べて配設した複数の抵抗変化素子ｍとそれぞれ共用し、また、ワード線wLは、行方向（カラム方向）に並べて配設した複数の抵抗変化素子ｍに接続した各アクセス用トランジスタaTと共用している。すなわち、ビット線bL及びソース線sLは、列方向に並べた複数の抵抗変化素子ｍからなる素子配列に沿って、直線状に設けている。また、ワード線wLは、行方向に並べた複数の抵抗変化素子ｍからなる素子配列に沿って、直線状に設けている。   In a storage device using a resistance change element such as a tunnel magnetoresistive element or a spin injection memory, generally, a large number of resistance change elements m constituting a memory cell are arranged in a matrix as shown in FIG. The required capacity can be stored. In particular, when the resistance change element m is a spin injection memory, the resistance change element m is connected to the bit line bL at one end and connected to the drain of the access transistor aT at the other end. The source line sL is connected to the source of aT. Further, a word line wL is connected to the gate of the access transistor aT. The bit line bL and the source line sL are respectively shared by a plurality of resistance change elements m arranged in the column direction (row direction), and the word line wL is arranged in a row direction (column direction). This is shared with each access transistor aT connected to the variable resistance element m. In other words, the bit line bL and the source line sL are provided in a straight line along an element array including a plurality of resistance change elements m arranged in the column direction. In addition, the word line wL is provided in a straight line along an element array including a plurality of resistance change elements m arranged in the row direction.

このような記憶装置において、所定のメモリセルの抵抗変化素子ｍにデータを書き込むライト動作では、ワード線wLの電位を電源電位のＶＤＤとして、ソース線sLの電位及びビット線bLの電位を調整することにより、抵抗変化素子ｍの抵抗値を調整している。すなわち、図１１（ａ）に示すように、ソース線sLの電位を接地電位の０Ｖとし、ビット線bLの電位をＶＤＤとして抵抗変化素子ｍに通電することにより、抵抗変化素子ｍの抵抗値を例えば高抵抗状態として、例えば「０」のデータを書き込むこととしている。一方、図１１（ｂ）に示すように、ソース線sLの電位をＶＤＤとし、ビット線bLの電位を０Ｖとして抵抗変化素子ｍに通電することにより、抵抗変化素子ｍの抵抗値を例えば低抵抗状態として、例えば「１」のデータを書き込むこととしている。   In such a storage device, in a write operation for writing data to the resistance change element m of a predetermined memory cell, the potential of the source line sL and the potential of the bit line bL are adjusted with the potential of the word line wL as the power supply potential VDD. Thus, the resistance value of the variable resistance element m is adjusted. That is, as shown in FIG. 11 (a), the resistance value of the resistance change element m is reduced by energizing the resistance change element m by setting the potential of the source line sL to the ground potential of 0V and the potential of the bit line bL to VDD. For example, in a high resistance state, for example, data “0” is written. On the other hand, as shown in FIG. 11B, when the potential of the source line sL is set to VDD and the potential of the bit line bL is set to 0 V and the resistance change element m is energized, the resistance value of the resistance change element m is reduced to, for example, a low resistance. For example, data “1” is written as the state.

また、図１１（ｃ）に示すように、ワード線wLの電位がＶＤＤであっても、ビット線bL及びソース線sLの電位が０Ｖであれば、抵抗変化素子ｍの抵抗値が変化するだけの電流が抵抗変化素子ｍに流れないことによりデータの書き込みは行われない。あるいは、図１１（ｄ）に示すように、ワード線wLの電位が０Ｖの場合には、ビット線bLの電位がＶＤＤでソース線sLの電位が０Ｖであっても、抵抗変化素子ｍに電流が流れないことにより抵抗変化素子ｍへのデータの書き込みは行われない。ワード線wLの電位が０Ｖの場合には、ビット線bLの電位が０Ｖで、ソース線sLの電位がＶＤＤであっても同様である。   As shown in FIG. 11C, even if the potential of the word line wL is VDD, if the potential of the bit line bL and the source line sL is 0 V, the resistance value of the resistance change element m only changes. Since no current flows through the resistance change element m, data is not written. Alternatively, as shown in FIG. 11D, when the potential of the word line wL is 0V, even if the potential of the bit line bL is VDD and the potential of the source line sL is 0V, a current flows through the resistance change element m. Since no current flows, data is not written to the resistance change element m. The same applies when the potential of the word line wL is 0V, even when the potential of the bit line bL is 0V and the potential of the source line sL is VDD.

一方、記憶装置において、所定のメモリセルの抵抗変化素子に記憶されたデータを読み出すリード動作では、ワード線の電位をＶＤＤとし、ソース線及びビット線によって抵抗変化素子に所定の電圧を印加して、抵抗変化素子に流れる電流を検出している。   On the other hand, in a read operation of reading data stored in a variable resistance element of a predetermined memory cell in a memory device, the potential of the word line is set to VDD, and a predetermined voltage is applied to the variable resistance element by the source line and the bit line. The current flowing through the resistance change element is detected.

ここで、抵抗変化素子に印加する電圧は、その電圧の印加にともなって抵抗変化素子に流れる電流によって抵抗変化素子の抵抗値に変化が生じない微小電圧としている。この微小電圧によって抵抗変化素子に流れる電流の向きはどちら向きであってもよく、検出された電流値から、抵抗変化素子が低抵抗状態と高抵抗状態のいずれであるかを判別して、記憶されているデータを特定している。
特開２００８−００４６２５号公報 Here, the voltage applied to the variable resistance element is a minute voltage that does not change the resistance value of the variable resistance element due to the current flowing through the variable resistance element as the voltage is applied. The direction of the current flowing through the resistance change element by this minute voltage may be either direction. From the detected current value, it is determined whether the resistance change element is in the low resistance state or the high resistance state, and stored. The data being identified is identified.
JP 2008-004625 A

このように、抵抗変化素子では、所要のデータを記憶させるために、記憶層における磁化の方向を変えることができる所定の大きさ以上の電流を流す必要がある。   As described above, in the resistance change element, in order to store necessary data, it is necessary to pass a current of a predetermined magnitude or more that can change the direction of magnetization in the storage layer.

しかしながら、図１０に示したように、記憶装置では、抵抗変化素子を行列状に配設しているため、ビット線及びソース線が長くなりやすく、ビット線及びソース線の寄生抵抗の影響を受けて、抵抗変化素子に十分な大きさの電流が流せなくなるおそれがあった。   However, as shown in FIG. 10, in the memory device, since the variable resistance elements are arranged in a matrix, the bit line and the source line tend to be long, and are affected by the parasitic resistance of the bit line and the source line. As a result, there is a possibility that a sufficiently large current cannot flow through the variable resistance element.

そこで、１本のビット線及びソース線は、寄生抵抗を考慮して所定の長さ以下とすることにより抵抗変化素子に十分な大きさの電流を流して、データを確実に書き込めるようにしなければならず、配設可能なメモリセルの個数が規制されることとなっていた。   Therefore, if one bit line and source line are not longer than a predetermined length in consideration of the parasitic resistance, a sufficient amount of current must be passed through the resistance change element to ensure that data can be written. In other words, the number of memory cells that can be arranged has been restricted.

したがって、規制された個数以上のメモリセルが必要な場合には、規制された個数以内のメモリセルごとに個別にビット線及びソース線への電圧印加の制御を行うドライバ回路を設ける必要があり、メモリセルの高集積化の障害となっていた。   Therefore, when more than a restricted number of memory cells are required, it is necessary to provide a driver circuit that controls voltage application to the bit line and the source line individually for each memory cell within the restricted number. This is an obstacle to high integration of memory cells.

そこで、本発明の記憶装置では、供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、各抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、複数の抵抗変化素子の一方端に接続したビット線と、複数の抵抗変化素子の他方端にそれぞれアクセス用トランジスタを介して接続したソース線と、各アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、接地電位が印加されるグランド線と、オン状態となることによりビット線またはソース線とグランド線とを接続するスイッチ用トランジスタとを備え、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にすることとした。   Therefore, in the memory device of the present invention, a plurality of resistance change elements whose resistance values change depending on the direction of the supplied current, a plurality of access transistors for controlling on / off of current supply to each resistance change element, A bit line connected to one end of the variable resistance element, a source line connected to the other end of the variable resistance element via an access transistor, and a plurality of word lines connected to the gates of the access transistors, respectively. A switching transistor for connecting a bit line or a source line to the ground line by being turned on, and supplying a current to the variable resistance element. And the bit line or the source line is set to the ground potential.

さらに、本発明の記憶装置では、以下の点にも特徴を有するものである。
（１）スイッチ用トランジスタのゲートをソース線に接続したこと。
（２）スイッチ用トランジスタのゲートをビット線に接続したこと。
（３）ワード線は、行列状に並べて配設した複数の抵抗変化素子における行方向の素子配列に沿って素子配列ごとに設け、グランド線は、複数の素子配列ごとに１本ずつ設けたこと。
（４）ビット線及びソース線は、行列状に並べて配設した複数の抵抗変化素子における列方向の素子配列に沿って素子配列ごとに設け、スイッチ用トランジスタのゲートは、１つまたは複数の素子配列を１ブロックとした素子配列ブロックごとに設けてスイッチ用トランジスタをオン−オフ制御する所定の電位が印加される制御線に接続したこと。 Furthermore, the storage device of the present invention is also characterized by the following points.
(1) The gate of the switch transistor is connected to the source line.
(2) The gate of the switching transistor is connected to the bit line.
(3) The word line is provided for each element arrangement along the element arrangement in the row direction of the plurality of variable resistance elements arranged in a matrix, and one ground line is provided for each of the plurality of element arrangements. .
(4) The bit line and the source line are provided for each element arrangement along the element arrangement in the column direction in the plurality of resistance change elements arranged in a matrix, and the gate of the switching transistor is one or more elements Provided for each element array block in which the array is one block and connected to a control line to which a predetermined potential for on-off control of the switching transistor is applied.

本発明の記憶装置では、抵抗変化素子へ電流供給する際に、スイッチ用トランジスタをオン状態にして、ビット線またはソース線を接地電位にすることによって、ビット線またはソース線における寄生抵抗の影響を大きく低減させることができる。   In the memory device of the present invention, when a current is supplied to the variable resistance element, the switching transistor is turned on, and the bit line or the source line is set to the ground potential. It can be greatly reduced.

したがって、記憶装置では、ビット線及びソース線の電圧印加の制御を行うドライバ回路の配設数を削減することができ、その分だけ抵抗変化素子とアクセス用トランジスタとからなるメモリセルを設けることにより、高集積化することができる。   Therefore, in the memory device, the number of driver circuits for controlling the voltage application of the bit line and the source line can be reduced, and the memory cell including the resistance change element and the access transistor is provided accordingly. High integration can be achieved.

本発明の記憶装置は、半導体ウエハ上に、１つの抵抗変化素子と、この抵抗変化素子への電流供給をオン−オフ制御する１つのアクセス用トランジスタとを１組としたメモリセルを多数配設して、所要の記憶容量を有しているものである。   In the memory device of the present invention, a large number of memory cells each including one resistance change element and one access transistor for controlling on / off of current supply to the resistance change element are arranged on a semiconductor wafer. Thus, it has a required storage capacity.

抵抗変化素子は、強磁性体製の記憶層と、トンネル絶縁膜と、磁化の向きを固定した磁化固定層とを積層して形成している。本実施形態の抵抗変化素子はスピン注入メモリであって、スピントランスファを利用して記憶層の磁化の向きを反転可能としている。そして、抵抗変化素子では、抵抗変化素子に供給する電流の向きによって記憶層の磁化の向きを調整し、抵抗変化素子の抵抗値を変化させて「１」または「０」の１ビット分のデータを記憶させている。また、抵抗変化素子に記憶されたデータを読み出す場合には、抵抗変化素子に抵抗値を変化させない程度の電圧を印加して抵抗変化素子に流れる電流を検出し、抵抗変化素子の抵抗値に応じた電流値の大小によって「１」または「０」のデータを読み出している。   The variable resistance element is formed by laminating a ferromagnetic storage layer, a tunnel insulating film, and a magnetization fixed layer whose magnetization direction is fixed. The resistance change element according to the present embodiment is a spin injection memory, and the direction of magnetization of the storage layer can be reversed using spin transfer. In the resistance change element, the magnetization direction of the storage layer is adjusted according to the direction of the current supplied to the resistance change element, and the resistance value of the resistance change element is changed to change data of 1 bit of “1” or “0”. Is remembered. When reading data stored in the variable resistance element, a voltage that does not change the resistance value is applied to the variable resistance element to detect the current flowing through the variable resistance element, and the resistance value of the variable resistance element is detected. The data “1” or “0” is read depending on the current value.

図１に示すように、抵抗変化素子Ｍの一方端にはビット線BLを接続するとともに、抵抗変化素子Ｍの他方端にはアクセス用トランジスタATを介してソース線SLを接続し、ビット線BLとソース線SLを介して抵抗変化素子Ｍに所定の電流を供給可能としている。   As shown in FIG. 1, a bit line BL is connected to one end of the variable resistance element M, and a source line SL is connected to the other end of the variable resistance element M via an access transistor AT. A predetermined current can be supplied to the variable resistance element M via the source line SL.

アクセス用トランジスタATはｎＭＯＳトランジスタであって、ゲートをワード線WLに接続しており、このワード線WLによってゲートに所定の電圧を印加することによりオン状態として、抵抗変化素子Ｍへの電流供給を可能としている。   The access transistor AT is an nMOS transistor, and has a gate connected to the word line WL, and is turned on by applying a predetermined voltage to the gate through the word line WL to supply current to the resistance change element M. It is possible.

抵抗変化素子Ｍ及びアクセス用トランジスタATは、一般的に、図１に示すように行列状に配置しており、列方向の素子配列に沿って、素子配列の左側にビット線BLを、素子配列の右側にソース線SLを素子配列ごと配設している。すなわち、各素子配列の上下に位置する抵抗変化素子Ｍ及びアクセス用トランジスタATは、ビット線BLとソース線SLを共用しており、左右に隣り合った列方向の素子配列の間には、ビット線BLとソース線SLを１本ずつ設けている。なお、ビット線BLとソース線SLの配置は、逆であってもよい。   The resistance change element M and the access transistor AT are generally arranged in a matrix as shown in FIG. 1, and a bit line BL is arranged on the left side of the element arrangement along the element arrangement in the column direction. A source line SL is arranged on the right side of each element array. That is, the variable resistance element M and the access transistor AT positioned above and below each element array share the bit line BL and the source line SL, and there is a bit between the element arrays in the column direction adjacent to the left and right. One line BL and one source line SL are provided. Note that the arrangement of the bit lines BL and the source lines SL may be reversed.

また、記憶装置では、行方向の素子配列に沿って、素子配列の上側にワード線WLを素子配列ごと配設して、左右に並んだアクセス用トランジスタATは、ワード線WLを共用している。説明の便宜上、ビット線BL、ソース線SL、及びワード線WLは直線状としているが、必ずしも直線状となっている必要はない。   In the memory device, along the element array in the row direction, the word lines WL are arranged for each element array above the element array, and the access transistors AT arranged on the left and right share the word line WL. . For convenience of explanation, the bit line BL, the source line SL, and the word line WL are linear, but they are not necessarily linear.

ビット線BL及びソース線SLは、カラムスイッチ回路10を介してライトドライバ回路とリード回路とを一体的に構成したカラム制御回路20に接続している。カラム制御回路20は、複数の列方向の素子配列を制御可能しており、本実施形態では、図１に示すように、４つの列方向の素子配列を１ブロックとして、１つのカラム制御回路20で制御している。カラム制御回路20は、列方向の素子配列の配設数に応じて必要数設けている。カラム制御回路20で制御される１ブロック中の列方向の素子配列は、４つに限定するものではなく、１つでもよいし、４つ以外の複数であってもよい。   The bit line BL and the source line SL are connected via a column switch circuit 10 to a column control circuit 20 in which a write driver circuit and a read circuit are integrally formed. The column control circuit 20 can control a plurality of element arrangements in the column direction. In this embodiment, as shown in FIG. 1, one column control circuit 20 includes four element arrangements in the column direction as one block. It is controlled by. The required number of column control circuits 20 is provided according to the number of elements arranged in the column direction. The element arrangement in the column direction in one block controlled by the column control circuit 20 is not limited to four, and may be one or plural other than four.

図１中、信号線21はカラム制御回路20にライトイネーブル信号を入力するためのライトイネーブル信号線、信号線22はカラム制御回路20にリードイネーブル信号を入力するためのリードイネーブル信号線である。また、図１中、信号線23は書込データ入力線であり、カラム制御回路20ごとに１本ずつ設けて、カラム制御回路20で制御されている列方向の素子配列のいずれかの抵抗変化素子Ｍに記憶させるデータが「０」であるか、「１」であるかを指定する信号を伝送している。また、図１中、信号線24は読出データ出力線であり、カラム制御回路20ごとに１本ずつ設けて、カラム制御回路20で制御されている列方向の素子配列のいずれかの抵抗変化素子Ｍから読み出された「０」または「１」のデータに基づく信号を伝送している。さらに、図１中、信号線25はカラムスイッチ回路10とカラム制御回路20とを接続している接続配線である。   In FIG. 1, a signal line 21 is a write enable signal line for inputting a write enable signal to the column control circuit 20, and a signal line 22 is a read enable signal line for inputting a read enable signal to the column control circuit 20. In FIG. 1, a signal line 23 is a write data input line. One signal line 23 is provided for each column control circuit 20, and the resistance change in any of the column-wise element arrays controlled by the column control circuit 20 is provided. A signal designating whether the data to be stored in the element M is “0” or “1” is transmitted. In FIG. 1, a signal line 24 is a read data output line, and is provided for each column control circuit 20, and any one of the variable resistance elements in the element array in the column direction controlled by the column control circuit 20. A signal based on data “0” or “1” read from M is transmitted. Further, in FIG. 1, a signal line 25 is a connection wiring that connects the column switch circuit 10 and the column control circuit 20.

カラムスイッチ回路10では、カラム選択信号線26から各カラムスイッチ回路10に入力された選択信号に基づいていずれか１つの列方向の素子配列のビット線BLとソース線SLを接続配線25にそれぞれ接続させている。接続配線25を介してカラム制御回路20に接続されたビット線BL及びソース線SLには、カラム制御回路20によって電源電位（ＶＤＤ）または接地電位（０Ｖ）をそれぞれ印加している。カラム制御回路20に接続されない列方向の素子配列のビット線BLとソース線SLは、カラムスイッチ回路10にて接地電位（０Ｖ）を印加している。   In the column switch circuit 10, the bit line BL and the source line SL of the element arrangement in any one column direction are connected to the connection wiring 25 based on the selection signal input from the column selection signal line 26 to each column switch circuit 10. I am letting. The column control circuit 20 applies a power supply potential (VDD) or a ground potential (0 V) to the bit line BL and the source line SL connected to the column control circuit 20 via the connection wiring 25, respectively. The column switch circuit 10 applies a ground potential (0 V) to the bit line BL and the source line SL of the element array in the column direction not connected to the column control circuit 20.

ワード線WLはロー制御回路30に接続し、このロー制御回路30による制御によって、各ワード線WLに電源電位（ＶＤＤ）または接地電位（０Ｖ）のいずれかを印加している。図１中、信号線31はロー制御回路30にロー制御信号を入力するロー制御信号線である。図示しないが、記憶装置には、ライトイネーブル信号線21、リードイネーブル信号線22、書込データ入力線23、読出データ出力線24、ロー制御信号線25などが接続される主制御部を設けており、記憶装置は、この主制御部の制御に基づいて動作している。   The word line WL is connected to the row control circuit 30, and the power supply potential (VDD) or the ground potential (0 V) is applied to each word line WL under the control of the row control circuit 30. In FIG. 1, a signal line 31 is a row control signal line for inputting a row control signal to the row control circuit 30. Although not shown, the storage device is provided with a main control unit to which a write enable signal line 21, a read enable signal line 22, a write data input line 23, a read data output line 24, a row control signal line 25, and the like are connected. The storage device operates based on the control of the main control unit.

本発明の要部は、図１に示すように、ビット線BLを接地電位とするためのグランド線GLを設けて、ビット線BLとグランド線GLとを接続することにより、ビット線BLを接地電位とするものである。あるいは、ソース線SLとグランド線GLとを接続することにより、ソース線SLを接地電位とするものである。   As shown in FIG. 1, the main part of the present invention provides a ground line GL for setting the bit line BL to the ground potential, and connects the bit line BL and the ground line GL to ground the bit line BL. It is a potential. Alternatively, the source line SL is connected to the ground potential by connecting the source line SL and the ground line GL.

グランド線GLは行方向の素子配列に沿って設けて、各ビット線BL及びソース線SLと交差状に設け、かつワード線WLと平行状に設けている。   The ground line GL is provided along the element arrangement in the row direction, is provided in a crossing manner with each bit line BL and the source line SL, and is provided in parallel with the word line WL.

図1において、グランド線GLとビット線BLは、ｎＭＯＳトランジスタで構成したスイッチ用トランジスタSTを介して接続し、スイッチ用トランジスタSTのゲートはソース線SLに接続している。   In FIG. 1, a ground line GL and a bit line BL are connected via a switching transistor ST composed of an nMOS transistor, and the gate of the switching transistor ST is connected to a source line SL.

この場合、図２（ａ）に示すように、ビット線BLに電源電位（ＶＤＤ）を印加し、ソース線SLに接地電位（０Ｖ）を印加し、ワード線WLに電源電位（ＶＤＤ）を印加すると、図２（ａ）において抵抗変化素子Ｍに右向きの電流が流れる。この右向きの電流によって、抵抗変化素子Ｍの記憶層の磁化の向きが所定方向となる。以下において、説明の便宜上、抵抗変化素子Ｍに右向きに流した電流を正方向の電流と呼び、抵抗変化素子Ｍに左向きに流した電流を逆方向の電流と呼ぶ。   In this case, as shown in FIG. 2A, a power supply potential (VDD) is applied to the bit line BL, a ground potential (0 V) is applied to the source line SL, and a power supply potential (VDD) is applied to the word line WL. Then, a rightward current flows through the resistance change element M in FIG. Due to this rightward current, the magnetization direction of the memory layer of the resistance change element M becomes the predetermined direction. In the following, for convenience of explanation, a current that flows rightward through the resistance change element M is referred to as a forward current, and a current that flows leftward through the resistance change element M is referred to as a reverse current.

抵抗変化素子Ｍに正方向の電流を流すことによって抵抗変化素子Ｍに「０」のデータが記憶される場合には、抵抗変化素子Ｍに逆方向の電流を流すことによって抵抗変化素子Ｍに「１」のデータが記憶されることとなっている。なお、逆に、抵抗変化素子Ｍに正方向の電流を流すことによって抵抗変化素子Ｍに「１」のデータを記憶し、抵抗変化素子Ｍに逆方向の電流を流すことによって抵抗変化素子Ｍに「０」のデータを記憶することとしてもよい。また、ビット線BLに電源電位（ＶＤＤ）を印加し、ソース線SLに接地電位（０Ｖ）を印加して抵抗変化素子Ｍにデータの書き込みを行う動作状態を、ビット線ライト状態と呼ぶ。   When data “0” is stored in the resistance change element M by flowing a current in the forward direction through the resistance change element M, “ 1 "is to be stored. Conversely, data “1” is stored in the resistance change element M by flowing a current in the positive direction through the resistance change element M, and the resistance change element M is flowed in by flowing a current in the reverse direction through the resistance change element M. Data of “0” may be stored. In addition, an operation state in which a power supply potential (VDD) is applied to the bit line BL and a ground potential (0 V) is applied to the source line SL to write data to the resistance change element M is referred to as a bit line write state.

また、図２（ｂ）に示すように、ビット線BLに接地電位（０Ｖ）を印加し、ソース線SLに電源電位（ＶＤＤ）を印加し、ワード線WLに電源電位（ＶＤＤ）を印加すると、抵抗変化素子Ｍに逆向きの電流が流れ、所定のデータが記憶される。このとき、ソース線SLに電源電位（ＶＤＤ）が印加されることによりスイッチ用トランジスタSTはオン状態となって、スイッチ用トランジスタSTを介してビット線BLとグランド線GLが接続され、ビット線BLを接地電位としている。   Further, as shown in FIG. 2B, when a ground potential (0 V) is applied to the bit line BL, a power supply potential (VDD) is applied to the source line SL, and a power supply potential (VDD) is applied to the word line WL. A reverse current flows through the resistance change element M, and predetermined data is stored. At this time, when the power supply potential (VDD) is applied to the source line SL, the switching transistor ST is turned on, the bit line BL and the ground line GL are connected via the switching transistor ST, and the bit line BL Is at ground potential.

このように、ビット線BLを接地電位とすることにより、後述するようにビット線BLの寄生抵抗の影響を規制できるので、ビット線BLに長さの規制が生じることがなく、ソース線SLの寄生抵抗のみを考慮してメモリセルの高集積化を図ることができる。ここで、ソース線SLに電源電位（ＶＤＤ）を印加し、ビット線BLに接地電位（０Ｖ）を印加して抵抗変化素子Ｍにデータの書き込みを行う動作状態を、ソース線ライト状態と呼ぶ。   Thus, by setting the bit line BL to the ground potential, the influence of the parasitic resistance of the bit line BL can be regulated as will be described later, so that the length of the bit line BL is not restricted, and the source line SL High integration of memory cells can be achieved considering only the parasitic resistance. Here, an operation state in which the power supply potential (VDD) is applied to the source line SL, the ground potential (0 V) is applied to the bit line BL, and data is written to the resistance change element M is referred to as a source line write state.

一方、図２（ｃ）に示すように、ビット線BLとソース線SLにそれぞれに接地電位（０Ｖ）を印加した場合には、ワード線WLに電源電位（ＶＤＤ）を印加してアクセス用トランジスタATがオン状態としていても、抵抗変化素子Ｍにデータの書き込みは生じない。ビット線BL及びソース線SLが接地電位（０Ｖ）となっている場合には、抵抗変化素子Ｍには、記憶層の磁化の向きを変更できるだけの大きさの電流が流れないからである。   On the other hand, as shown in FIG. 2C, when a ground potential (0 V) is applied to each of the bit line BL and the source line SL, the power supply potential (VDD) is applied to the word line WL to thereby provide an access transistor. Even if AT is in the ON state, no data is written to the resistance change element M. This is because when the bit line BL and the source line SL are at the ground potential (0 V), the resistance change element M does not flow a current large enough to change the magnetization direction of the storage layer.

また、ワード線WLに接地電位（０Ｖ）を印加している場合には、アクセス用トランジスタATがオフ状態となるので、ビット線BL及びソース線SLに印加された電圧にかかわらず、抵抗変化素子Ｍに電流が流れないことによりデータの書き込みは生じない。   Further, when the ground potential (0 V) is applied to the word line WL, the access transistor AT is turned off, so that the resistance change element regardless of the voltage applied to the bit line BL and the source line SL. Since no current flows through M, data writing does not occur.

本実施形態では、ビット線ライト状態の場合にソース線SLに接地電位（０Ｖ）を印加し、ソース線ライト状態の場合にビット線BLに接地電位（０Ｖ）を印加しているが、必ずしも接地電位（０Ｖ）である必要はなく、例えば負の電圧を印加してもよい。抵抗変化素子Ｍでのデータの書き込みに必要となる電流を供給するために、記憶装置内において調達が容易な接地電位（０Ｖ）及び電源電位（ＶＤＤ）を用いているだけである。   In the present embodiment, the ground potential (0 V) is applied to the source line SL in the bit line write state, and the ground potential (0 V) is applied to the bit line BL in the source line write state. There is no need for the potential (0 V), and for example, a negative voltage may be applied. In order to supply a current necessary for writing data in the variable resistance element M, only a ground potential (0 V) and a power supply potential (VDD) that are easily procured in the memory device are used.

グランド線GLは、行方向の素子配列に沿って素子配列ごと設けてもよいが、グランド線GLによってビット線BLの寄生抵抗の影響を無視できる程度に緩和できれば、図１に示すように、複数の行方向の素子配列ごとに１本のグランド線GLを設けてよい。このようにグランド線GLの配線数を抑制することによって、より多くの行方向の素子配列を配設することができ、メモリセルを高集積化することができる。   The ground line GL may be provided for each element arrangement along the element arrangement in the row direction. However, if the influence of the parasitic resistance of the bit line BL can be reduced by the ground line GL, a plurality of ground lines GL can be provided as shown in FIG. One ground line GL may be provided for each element array in the row direction. Thus, by suppressing the number of ground lines GL, more element arrays in the row direction can be provided, and the memory cells can be highly integrated.

以下において、グランド線GLを設けることによる効果について具体的に説明する。   Below, the effect by providing the ground line GL is demonstrated concretely.

ここで、グランド線GLは、図３（ａ）に示すように、２０４８行の素子配列ごとに設けているものとする。アクセス用トランジスタAT及びスイッチ用トランジスタSTのオン抵抗は500ohmとする。   Here, as shown in FIG. 3A, the ground line GL is provided for each element array of 2048 rows. The on resistance of the access transistor AT and the switch transistor ST is 500 ohms.

ビット線ライト状態での抵抗変化素子Ｍの素子抵抗は2300ohm、ソース線ライト状態での抵抗変化素子Ｍの素子抵抗は1500ohmとする。   The resistance of the resistance change element M in the bit line write state is 2300 ohms, and the resistance of the resistance change element M in the source line write state is 1500 ohms.

ビット線BL及びソース線SLにおける配線抵抗は１行あたり0.3ohmとする。すなわち、１０２４行で300ohm、４０９６行で1200ohmとなる。   The wiring resistance in the bit line BL and the source line SL is 0.3 ohm per row. That is, 300 ohms at 1024 lines and 1200 ohms at 4096 lines.

カラム制御回路20におけるライトドライバ回路20aのオン抵抗は、便宜上、ビット線用ドライバ回路とソース線用ドライバ回路とも、及び電源電位側と接地電位側とも一律250ohmとする。電源電位（ＶＤＤ)は1.5Vとする。   For convenience, the ON resistance of the write driver circuit 20a in the column control circuit 20 is set to 250 ohms for both the bit line driver circuit and the source line driver circuit, and for both the power supply potential side and the ground potential side. The power supply potential (VDD) is 1.5V.

抵抗変化素子Ｍにおいて記憶層の磁化の向きを反転させるために必要な電流は、ビット線ライト状態でも、ソース線ライト状態でも200μＡである。   The current necessary for reversing the magnetization direction of the storage layer in the resistance change element M is 200 μA in both the bit line write state and the source line write state.

さらに、合成の寄生抵抗の見積もりを簡単にするために、以下のように仮定する。   Further, in order to simplify the estimation of the synthetic parasitic resistance, the following assumption is made.

まず、２０４８行の行方向の素子配列間隔で設けたグランド線GLに接続したスイッチ用トランジスタSTからもっとも遠い抵抗変化素子Ｍは、グランド線GLから１０２４行離れた素子配列の抵抗変化素子Ｍとする。   First, the resistance change element M farthest from the switching transistor ST connected to the ground line GL provided at the element arrangement interval of 2048 rows in the row direction is the resistance change element M of the element arrangement separated from the ground line 1024 by 1024 rows. .

そして、この抵抗変化素子Ｍに接続されたビット線BLは、１０２４行だけ上方に位置するグランド線GL、あるいは１０２４行だけ下方に位置するグランド線GLとスイッチ用トランジスタSTを介して接続されるものとする。   The bit line BL connected to the variable resistance element M is connected to the ground line GL located above 1024 rows or the ground line GL located below 1024 rows via the switching transistor ST. And

したがって、スイッチ用トランジスタSTまでのビット線BLの寄生抵抗は、最大でも１０２４行分の寄生抵抗に相当する300ohmとなる。   Therefore, the parasitic resistance of the bit line BL up to the switching transistor ST is 300 ohms corresponding to the parasitic resistance for 1024 rows at the maximum.

ここで、図３（ａ）において矢印で示したある１つのメモリセルにおける抵抗変化素子Ｍに流れる電流の大きさを考察するために、ビット線ライト状態における回路図を図３（ｂ）に、ソース線ライト状態における回路図を図３（ｃ）に示す。回路図では、ビット線BL及びソース線SLにおける行方向の素子配列の行ごとの寄生抵抗をr1とし、ライトドライバ回路20aのオン抵抗をr2、スイッチ用トランジスタSTの抵抗をr3として示している。   Here, in order to consider the magnitude of the current flowing through the resistance change element M in one memory cell indicated by an arrow in FIG. 3A, a circuit diagram in the bit line write state is shown in FIG. A circuit diagram in the source line write state is shown in FIG. In the circuit diagram, the parasitic resistance for each row of the element arrangement in the row direction in the bit line BL and the source line SL is denoted by r1, the on-resistance of the write driver circuit 20a is denoted by r2, and the resistance of the switching transistor ST is denoted by r3.

図３（ｂ）に示すように、ビット線ライト状態では、グランド線GLを設けたことによる効果はないが、図３（ｃ）に示すように、ソース線ライト状態では、グランド線GLによってビット線BLの中途部において接地電位が印加されることとなっている。したがって、ソース線ライト状態では、グランド線GLを介した接地電位の印加によって、ビット線BLにおける寄生抵抗の影響を抑制できる。   As shown in FIG. 3B, in the bit line write state, there is no effect due to the provision of the ground line GL. However, in the source line write state, as shown in FIG. A ground potential is applied in the middle of the line BL. Therefore, in the source line write state, the influence of the parasitic resistance in the bit line BL can be suppressed by applying the ground potential via the ground line GL.

図４は、横軸をビット線BL及びソース線SLにおける寄生抵抗の合成寄生抵抗として、上述した数値を用いて、抵抗変化素子Ｍに流れる電流の大きさを、グランド線GLを介した接地電位への接続の有り無しで数値解析を行った結果を示したグラフである。図４において、太線がビット線BLへの接地電位接続有りの場合であり、細線がビット線BLへの接地電位接続無しの従来の場合である。   In FIG. 4, the horizontal axis is the combined parasitic resistance of the parasitic resistance in the bit line BL and the source line SL, and the magnitude of the current flowing through the resistance change element M is expressed as the ground potential via the ground line GL using the above-described numerical values. It is the graph which showed the result of having performed numerical analysis with and without connection to. In FIG. 4, the thick line is the case with the ground potential connection to the bit line BL, and the thin line is the conventional case without the ground potential connection to the bit line BL.

上述したように、抵抗変化素子Ｍでは、データの書き込みに200μＡ以上の電流が必要であるため、ビット線BLに接続したグランド線GLで接地電位をしない場合には、合成寄生抵抗を約500ohm以下とする必要があった。したがって、ビット線BL及びソース線SLは長くすることができなかった。   As described above, since the resistance change element M requires a current of 200 μA or more for data writing, if the ground potential is not connected to the ground line GL connected to the bit line BL, the combined parasitic resistance is about 500 ohms or less. It was necessary to. Therefore, the bit line BL and the source line SL cannot be lengthened.

これに対して、ビット線BLに接続したグランド線GLによってビット線BLの中途部に接地電位を印加することにより、合成寄生抵抗が約2600ohmまで許容可能とすることができ、ビット線BL及びソース線SLをより長くすることができる。したがって、カラムスイッチ回路10及びカラム制御回路20の配設数を削減して、削減したカラムスイッチ回路10及びカラム制御回路20の代わりに抵抗変化素子Ｍを設けることによって、高集積化することができる。   On the other hand, by applying a ground potential to the middle of the bit line BL by the ground line GL connected to the bit line BL, the combined parasitic resistance can be allowed up to about 2600 ohms. Line SL can be made longer. Therefore, the number of column switch circuits 10 and column control circuits 20 can be reduced, and the resistance change elements M can be provided in place of the reduced column switch circuits 10 and column control circuits 20 to achieve high integration. .

上述した実施形態では、スイッチ用トランジスタSTを介してグランド線GLとビット線BLとを接続しているが、図５に示すように、スイッチ用トランジスタSTを介してグランド線GLとソース線SLとを接続してもよい。このとき、スイッチ用トランジスタSTのゲートはビット線BLに接続している。   In the embodiment described above, the ground line GL and the bit line BL are connected via the switching transistor ST. However, as shown in FIG. 5, the ground line GL and the source line SL are connected via the switching transistor ST. May be connected. At this time, the gate of the switching transistor ST is connected to the bit line BL.

この場合、図５（ａ）に示すように、ビット線BLに電源電位（ＶＤＤ)を印加し、ソース線SLに接地電位（０Ｖ）を印加し、ワード線WLに電源電位（ＶＤＤ)を印加すると、抵抗変化素子Ｍに正方向の電流が流れ、抵抗変化素子Ｍに所定のデータが記憶される。このとき、ビット線BLに電源電位（ＶＤＤ)が印加されることによりスイッチ用トランジスタSTはオン状態となって、スイッチ用トランジスタSTを介してソース線SLとグランド線GLとを接続して、ソース線SLを接地電位としている。   In this case, as shown in FIG. 5A, a power supply potential (VDD) is applied to the bit line BL, a ground potential (0 V) is applied to the source line SL, and a power supply potential (VDD) is applied to the word line WL. Then, a current in the positive direction flows through the resistance change element M, and predetermined data is stored in the resistance change element M. At this time, when the power supply potential (VDD) is applied to the bit line BL, the switching transistor ST is turned on, the source line SL and the ground line GL are connected via the switching transistor ST, and the source The line SL is set to the ground potential.

このように、ソース線SLを接地電位とすることにより、ソース線SLの寄生抵抗の影響を規制できるので、ソース線SLに長さの規制が生じることがなく、ビット線BLの寄生抵抗のみを考慮してメモリセルの高集積化を図ることができる。   In this way, since the influence of the parasitic resistance of the source line SL can be regulated by setting the source line SL to the ground potential, the length of the source line SL is not regulated, and only the parasitic resistance of the bit line BL is obtained. Considering this, high integration of memory cells can be achieved.

図６は、横軸をビット線BL及びソース線SLにおける寄生抵抗の合成寄生抵抗として、抵抗変化素子Ｍに流れる電流の大きさを、グランド線GLを介した接地電位への接続の有り無しで数値解析を行った結果を示したグラフである。図６において、太線がソース線SLへの接地電位接続有りの場合であり、細線がソース線SLへの接地電位接続無しの従来の場合である。   In FIG. 6, the horizontal axis is the combined parasitic resistance of the parasitic resistance in the bit line BL and the source line SL, and the magnitude of the current flowing through the resistance change element M is determined with or without connection to the ground potential via the ground line GL. It is the graph which showed the result of having performed numerical analysis. In FIG. 6, the thick line is the case with the ground potential connection to the source line SL, and the thin line is the conventional case without the ground potential connection to the source line SL.

ソース線SLに接続したグランド線GLで接地電位をしない場合には、合成寄生抵抗を約1250ohm以下とする必要があり、ビット線BL及びソース線SLは長くすることができなかった。   When the ground potential is not applied to the ground line GL connected to the source line SL, the combined parasitic resistance needs to be about 1250 ohms or less, and the bit line BL and the source line SL cannot be lengthened.

これに対して、ソース線SLに接続したグランド線GLによってソース線SLの中途部に接地電位を印加することにより、合成寄生抵抗が約2600ohmまで許容可能とすることができ、ビット線BL及びソース線SLをより長くすることができる。したがって、カラムスイッチ回路10及びカラム制御回路20の配設数を削減して、削減したカラムスイッチ回路10及びカラム制御回路20の代わりに抵抗変化素子Ｍを設けることによって、高集積化することができる。   On the other hand, by applying a ground potential to the middle of the source line SL by the ground line GL connected to the source line SL, the combined parasitic resistance can be allowed up to about 2600 ohms, and the bit line BL and the source Line SL can be made longer. Therefore, the number of column switch circuits 10 and column control circuits 20 can be reduced, and the resistance change elements M can be provided in place of the reduced column switch circuits 10 and column control circuits 20 to achieve high integration. .

なお、図４と図６において、グランド線GLを介した接地電位への接続を行う場合でグラフの傾きが異なるのは、ソース線ライト状態とビット線ライト状態とで、抵抗変化素子Ｍとアクセス用トランジスタATの接続関係が逆向きとなることに起因している。   In FIGS. 4 and 6, the slope of the graph differs when the connection to the ground potential through the ground line GL is different between the resistance change element M and the access in the source line write state and the bit line write state. This is because the connection relation of the transistor AT is reversed.

上述したように、グランド線GLは、ビット線BLとソース線SLのいずれか一方に接続する構成とするのではなく、その両方としてもよい。   As described above, the ground line GL is not connected to either the bit line BL or the source line SL, but may be both.

すなわち、図７に示すように、グランド線GLとビット線BLとを接続する第１スイッチ用トランジスタST1と、グランド線GLとソース線SLとを接続する第２スイッチ用トランジスタST2を設けてもよい。ここで、第１スイッチ用トランジスタST1のゲートはソース線SLに接続し、第２スイッチ用トランジスタST2のゲートはビット線BLに接続している。また、図７では、第１スイッチ用トランジスタST1に接続するグランド線GLと、第２スイッチ用トランジスタST2に接続するグランド線GLの２本のグランド線GLを設けているが、１本として共用してもよい。   That is, as shown in FIG. 7, a first switch transistor ST1 that connects the ground line GL and the bit line BL and a second switch transistor ST2 that connects the ground line GL and the source line SL may be provided. . Here, the gate of the first switch transistor ST1 is connected to the source line SL, and the gate of the second switch transistor ST2 is connected to the bit line BL. In FIG. 7, two ground lines GL, that is, a ground line GL connected to the first switch transistor ST1 and a ground line GL connected to the second switch transistor ST2, are provided. May be.

第１及び第２スイッチ用トランジスタST1,ST2のゲートを、電源電位（ＶＤＤ)が印加されるビット線BLあるいはソース線SLに接続することにより、余分な配線を設けることなく第１及び第２スイッチ用トランジスタST1,ST2を駆動させることができる。   By connecting the gates of the first and second switch transistors ST1 and ST2 to the bit line BL or source line SL to which the power supply potential (VDD) is applied, the first and second switches can be provided without providing extra wiring. The transistors ST1 and ST2 can be driven.

しかも、グランド線GLを設けてソース線SL及びビット線BLを接地電位に接続可能とすることにより、図４及び図６で示した両方の効果を兼ね備えることができ、効果的に抵抗変化素子Ｍを高集積化することができる。   In addition, by providing the ground line GL so that the source line SL and the bit line BL can be connected to the ground potential, both the effects shown in FIGS. Can be highly integrated.

また、第１及び第２スイッチ用トランジスタST1,ST2のゲートは、電源電位（ＶＤＤ)が印加されるビット線BLあるいはソース線SLに接続するのではなく、適宜の制御線に接続してもよい。   The gates of the first and second switch transistors ST1 and ST2 may be connected to an appropriate control line instead of being connected to the bit line BL or the source line SL to which the power supply potential (VDD) is applied. .

すなわち、図８に示すように、スイッチ用トランジスタSTを介してビット線BLが接続されるグランド線GLを備えた記憶装置において、スイッチ用トランジスタSTのゲートに接続する制御線CLを設けてもよい。   That is, as shown in FIG. 8, in the memory device including the ground line GL to which the bit line BL is connected via the switching transistor ST, a control line CL connected to the gate of the switching transistor ST may be provided. .

特に、制御線CLは、１つのカラム制御回路20で制御される１ブロック中の列方向の素子配列において、行方向に隣り合ったスイッチ用トランジスタSTと共用して、ブロックごとに制御線CLを設けている。   In particular, the control line CL is shared with the switching transistor ST adjacent in the row direction in the element arrangement in the column direction in one block controlled by one column control circuit 20, and the control line CL is set for each block. Provided.

さらに、制御線CLは制御信号ドライバ回路40に接続している。制御信号ドライバ回路40は、制御線CLを介して各スイッチ用トランジスタSTのゲートに所定の電位を印加する制御信号を出力して、各スイッチ用トランジスタSTをオン−オフ制御している。   Further, the control line CL is connected to the control signal driver circuit 40. The control signal driver circuit 40 outputs a control signal for applying a predetermined potential to the gate of each switching transistor ST via the control line CL, and controls each switching transistor ST on and off.

特に、本実施形態の制御信号ドライバ回路40では、カラム制御回路20に入力しているライトイネーブル信号と、各書込データ入力線23を介してカラム制御回路20に入力しているデータ入力信号との論理和処理を行うＡＮＤ回路を設けている。   In particular, in the control signal driver circuit 40 of the present embodiment, the write enable signal input to the column control circuit 20 and the data input signal input to the column control circuit 20 via each write data input line 23 An AND circuit for performing the logical sum processing is provided.

制御信号ドライバ回路40では、ＡＮＤ回路での処理結果を制御信号として出力し、各スイッチ用トランジスタSTをオン−オフ制御することにより、スイッチ用トランジスタSTのゲートをソース線SLに接続するよりも、安定的に動作させることができる。したがって、抵抗変化素子Ｍが高集積された場合に、誤作動を生じにくくすることができ、動作安定性の高い記憶装置を提供できる。   In the control signal driver circuit 40, the processing result in the AND circuit is output as a control signal, and the on / off control of each switch transistor ST is performed, so that the gate of the switch transistor ST is connected to the source line SL. It can be operated stably. Therefore, when the variable resistance elements M are highly integrated, it is possible to prevent malfunctions and to provide a memory device with high operational stability.

さらに、図８に示すように、ビット線BLにグランド線GLを接続させる場合だけでなく、図９に示すように、ソース線SLもグランド線GLに接続させるようにしてもよい。   Furthermore, as shown in FIG. 8, not only when the ground line GL is connected to the bit line BL, but also as shown in FIG. 9, the source line SL may be connected to the ground line GL.

すなわち、グランド線GLとビット線BLとを接続する第１スイッチ用トランジスタST1と、グランド線GLとソース線SLとを接続する第２スイッチ用トランジスタST2を設けるものである。   That is, a first switch transistor ST1 that connects the ground line GL and the bit line BL and a second switch transistor ST2 that connects the ground line GL and the source line SL are provided.

第１スイッチ用トランジスタST1のゲートには、制御信号ドライバ回路40から出力された制御信号を伝送する制御線CLを接続し、第２スイッチ用トランジスタST2のゲートも、制御信号ドライバ回路40から出力された制御信号を伝送する制御線CLを接続している。   A control line CL for transmitting the control signal output from the control signal driver circuit 40 is connected to the gate of the first switch transistor ST1, and the gate of the second switch transistor ST2 is also output from the control signal driver circuit 40. A control line CL for transmitting the control signal is connected.

本実施形態の制御信号ドライバ回路40にも、カラム制御回路20に入力しているライトイネーブル信号と、各書込データ入力線23を介してカラム制御回路20に入力しているデータ入力信号との論理和処理を行うＡＮＤ回路を設けている。   The control signal driver circuit 40 of the present embodiment also includes a write enable signal input to the column control circuit 20 and a data input signal input to the column control circuit 20 via each write data input line 23. An AND circuit that performs logical sum processing is provided.

制御信号ドライバ回路40では、ＡＮＤ回路での処理結果を制御信号として出力し、各第１及び第２スイッチ用トランジスタST1,ST2をオン−オフ制御して、各スイッチ用トランジスタST1,ST2を安定的に動作可能としている。したがって、抵抗変化素子Ｍが高集積された場合に、誤作動を生じにくくすることができ、動作安定性の高い記憶装置を提供できる。   In the control signal driver circuit 40, the processing result in the AND circuit is output as a control signal, and the first and second switch transistors ST1 and ST2 are controlled to be turned on and off, thereby stably switching the switch transistors ST1 and ST2. It is possible to operate. Therefore, when the variable resistance elements M are highly integrated, it is possible to prevent malfunctions and to provide a memory device with high operational stability.

本発明の実施形態にかかる記憶装置の説明図である。It is explanatory drawing of the memory | storage device concerning embodiment of this invention. 抵抗変化素子を備えたメモリセルの動作説明図である。It is operation | movement explanatory drawing of the memory cell provided with the resistance change element. 抵抗変化素子に流れる電流を算出するための数値解析用モデルの説明図である。It is explanatory drawing of the model for numerical analysis for calculating the electric current which flows into a resistance change element. 抵抗変化素子に流れる電流と寄生抵抗との関係を示すグラフである。It is a graph which shows the relationship between the electric current which flows into a resistance change element, and parasitic resistance. 他の実施形態の抵抗変化素子を備えたメモリセルの動作説明図である。It is operation | movement explanatory drawing of the memory cell provided with the resistance change element of other embodiment. 抵抗変化素子に流れる電流と寄生抵抗との関係を示すグラフである。It is a graph which shows the relationship between the electric current which flows into a resistance change element, and parasitic resistance. 他の実施形態の記憶装置の説明図である。It is explanatory drawing of the memory | storage device of other embodiment. 他の実施形態の記憶装置の説明図である。It is explanatory drawing of the memory | storage device of other embodiment. 他の実施形態の記憶装置の説明図である。It is explanatory drawing of the memory | storage device of other embodiment. 従来の記憶装置の説明図である。It is explanatory drawing of the conventional memory | storage device. 従来の抵抗変化素子を備えたメモリセルの動作説明図である。It is operation | movement explanatory drawing of the memory cell provided with the conventional resistance change element.

符号の説明Explanation of symbols

Ｍ 抵抗変化素子
AT アクセス用トランジスタ
ST スイッチ用トランジスタ
BL ビット線
SL ソース線
WL ワード線
GL グランド線
10 カラムスイッチ回路
20 カラム制御回路
21 ライトイネーブル信号線
22 リードイネーブル信号線
23 書込データ入力線
24 読出データ出力線
25 接続配線
26 カラム選択信号線
30 ロー制御回路
31 ロー制御信号線
40 制御信号ドライバ回路 M resistance change element
AT access transistor
ST switch transistor
BL bit line
SL source line
WL word line
GL ground line
10 Column switch circuit
20 Column control circuit
21 Write enable signal line
22 Read enable signal line
23 Write data input line
24 Read data output line
25 Connection wiring
26 Column selection signal line
30 Low control circuit
31 Low control signal line
40 Control signal driver circuit

Claims (5)

供給される電流の向きにより抵抗値が変化する複数の抵抗変化素子と、
各前記抵抗変化素子への電流供給をオン−オフ制御する複数のアクセス用トランジスタと、
前記複数の抵抗変化素子の一方端に接続したビット線と、
前記複数の抵抗変化素子の他方端にそれぞれ前記アクセス用トランジスタを介して接続したソース線と、
各前記アクセス用トランジスタのゲートにそれぞれ接続した複数のワード線と、
接地電位が印加されるグランド線と、
オン状態となることにより前記ビット線または前記ソース線と前記グランド線とを接続するスイッチ用トランジスタと、を備え、
前記抵抗変化素子へ電流供給する際に、前記スイッチ用トランジスタをオン状態にして、前記ビット線または前記ソース線を接地電位にする記憶装置。 A plurality of resistance change elements whose resistance values change depending on the direction of supplied current;
A plurality of access transistors for on-off control of current supply to each of the resistance change elements;
A bit line connected to one end of the plurality of resistance change elements;
A source line connected to the other end of each of the plurality of resistance change elements via the access transistor;
A plurality of word lines respectively connected to the gates of the access transistors;
A ground line to which a ground potential is applied;
A switching transistor that connects the bit line or the source line and the ground line by being turned on, and
A memory device that turns on the switching transistor and sets the bit line or the source line to a ground potential when supplying a current to the variable resistance element. 前記スイッチ用トランジスタのゲートを前記ソース線に接続した請求項１に記載の記憶装置。   The storage device according to claim 1, wherein a gate of the switching transistor is connected to the source line. 前記スイッチ用トランジスタのゲートを前記ビット線に接続した請求項１に記載の記憶装置。   The storage device according to claim 1, wherein a gate of the switch transistor is connected to the bit line. 前記ワード線は、行列状に並べて配設した前記複数の抵抗変化素子における行方向の素子配列に沿って素子配列ごとに設け、
前記グランド線は、複数の前記素子配列ごとに１本ずつ設けた請求項１〜３のいずれか１項に記載の記憶装置。 The word line is provided for each element arrangement along the element arrangement in the row direction in the plurality of resistance change elements arranged in a matrix.
The storage device according to claim 1, wherein one ground line is provided for each of the plurality of element arrays. 前記ビット線及び前記ソース線は、行列状に並べて配設した前記複数の抵抗変化素子における列方向の素子配列に沿って素子配列ごとに設け、
前記スイッチ用トランジスタのゲートは、１つまたは複数の前記素子配列を１ブロックとした素子配列ブロックごとに設けて前記スイッチ用トランジスタをオン−オフ制御する所定の電位が印加される制御線に接続した請求項１に記載の記憶装置。 The bit line and the source line are provided for each element arrangement along an element arrangement in a column direction in the plurality of resistance change elements arranged in a matrix.
The gate of the switching transistor is provided for each element arrangement block in which one or a plurality of the element arrangements are one block, and is connected to a control line to which a predetermined potential for on-off control of the switching transistor is applied. The storage device according to claim 1.

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