JP2010026592A

JP2010026592A - Memory device and memory device control device

Info

Publication number: JP2010026592A
Application number: JP2008184022A
Authority: JP
Inventors: Hideaki Yamashita; 英明山下; Takeshi Otsuka; 健大塚
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-07-15
Filing date: 2008-07-15
Publication date: 2010-02-04

Abstract

<P>PROBLEM TO BE SOLVED: To solve the following problem: even when a memory device having an IF of a general-purpose PC is connected through an adaptor having the higher speed IF of the general-purpose PC, it is not possible to transfer data beyond the speed of the general-purpose IF at the memory device side. <P>SOLUTION: This memory device control device includes a device information request part 122 for requesting device information to a memory device 103 when it is recognized that the memory device 103 is connected to an adapter 102; and an extended function validating part 121 for validating the extended function of the memory device 103 based on the device information acquired by the device information request part 122, and is configured to perform access to the memory device 103 by using the extended function of the memory device 103. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、パーソナルコンピュータ（以下ＰＣと称する）やディジタルカメラなどの記録媒体として利用される汎用のインターフェース（以下ＩＦと称する）をもつ不揮発性メモリデバイスなどのメモリデバイスおよびメモリデバイス制御装置に関する。 The present invention relates to a memory device such as a nonvolatile memory device having a general-purpose interface (hereinafter referred to as IF) used as a recording medium for a personal computer (hereinafter referred to as PC) or a digital camera, and a memory device control apparatus.

従来のメモリデバイスおよびメモリデバイス制御装置は、異なった２つのバスが異なる速度で動作しており、これらの動作クロックが変更可能なシステムにおいて、どのような動作クロックやデータ幅においても双方のバス間の転送を可能とする必要があった。その対応のために、複数の様々な周波数に対応したバスブリッジを並列に構成して、双方のクロック周波数の関係に応じて、バスブリッジを選択することにより、異なった２つのバスが異なる速度で動作していても利用可能にしていた（例えば、特許文献１参照）。 In a conventional memory device and memory device control apparatus, two different buses operate at different speeds. In a system in which these operation clocks can be changed, the buses between both buses can be used at any operation clock or data width. Needed to be able to transfer. For this purpose, bus bridges corresponding to a plurality of different frequencies are configured in parallel, and by selecting a bus bridge according to the relationship between the clock frequencies of the two, different two buses are at different speeds. Even if it is operating, it can be used (for example, see Patent Document 1).

図２２は、特許文献１に記載された従来のメモリデバイスおよびメモリデバイス制御装置の構成を示す。 FIG. 22 shows the configuration of a conventional memory device and memory device control apparatus described in Patent Document 1.

図２２において、ホストＰＣ１０１は、パーソナルコンピュータなどに代表される情報処理装置である。メモリデバイス１０３は、フラッシュメモリなどの不揮発性メモリを搭載している。アダプタ１０２は、ホストＰＣ１０１とメモリデバイス１０３とを接続するものである。また、アダプタ１０２は、各々異なった動作周波数で動作する第１のバスブリッジ２２２１、第２のバスブリッジ２２２２、第３のバスブリッジ２２２３、第４のバスブリッジ２２２４と、ホストＰＣ１０１の動作周波数に応じてバスブリッジの選択を切り替える第１の選択部２２３１と、メモリデバイス１０３の動作周波数に応じてバスブリッジの選択を切り替える第２の選択部２２３２とを備えている。 In FIG. 22, a host PC 101 is an information processing apparatus represented by a personal computer or the like. The memory device 103 includes a nonvolatile memory such as a flash memory. The adapter 102 connects the host PC 101 and the memory device 103. Further, the adapter 102 corresponds to the operating frequency of the first bus bridge 2221, the second bus bridge 2222, the third bus bridge 2223, the fourth bus bridge 2224, and the host PC 101 that operate at different operating frequencies. A first selection unit 2231 that switches the selection of the bus bridge, and a second selection unit 2232 that switches the selection of the bus bridge according to the operating frequency of the memory device 103.

この構成により、さまざまな周波数に対応したバスブリッジ群２２２１〜２２２４を並列に構成し、動作周波数の関係に応じて、複数のバスブリッジ２２２１〜２２３２の中より転送速度を最も大きくするバスブリッジを選択することにより、どのような動作クロックにおいてもバス間の転送が可能になる。
特開２００６−１９５９４８号公報 With this configuration, bus bridge groups 2221 to 2224 corresponding to various frequencies are configured in parallel, and the bus bridge that maximizes the transfer speed is selected from among the plurality of bus bridges 2221 to 2232 according to the relationship of the operating frequency. As a result, transfer between the buses becomes possible at any operation clock.
JP 2006-195948 A

しかしながら上記従来の構成では、ホストＰＣとメモリデバイスとは最大の動作周波数で動作させることができるが、各バス、ホストＰＣ、メモリデバイスの特性に合わせて最適な動作モードで動作させることができないという課題を有していた。特に、消去ブロックサイズが固定され、高速化のために複数のメモリを並列して動作させる構成の不揮発性メモリでは、デバイスの特性に合わせたアクセスサイズ・アライメントでのアクセスは高速に転送ができるためにアクセス方法も変更する必要がある。 However, in the above conventional configuration, the host PC and the memory device can be operated at the maximum operating frequency, but cannot be operated in an optimum operation mode according to the characteristics of each bus, the host PC, and the memory device. Had problems. In particular, non-volatile memory with a fixed erase block size and a configuration in which multiple memories are operated in parallel for high-speed access can be transferred at high speed with access size alignment that matches the device characteristics. It is necessary to change the access method.

また、メモリデバイス側が汎用ＰＣの標準ＩＦであれば、その規格内でしか転送性能を引き出すことができず、ホストＰＣ側が汎用ＰＣの高速なＩＦであったとしてもその最大性能を引き出すことができないという課題も有していた。 Further, if the memory device side is a standard IF of a general-purpose PC, transfer performance can be extracted only within the standard, and even if the host PC side is a high-speed IF of a general-purpose PC, its maximum performance cannot be extracted. There was also a problem.

さらに、ホストＰＣ側の要求する動作性能を満たすように動作させることができないという課題も有していた。 Furthermore, there has been a problem that the operation cannot be performed so as to satisfy the operation performance requested by the host PC.

本発明は、メモリデバイスの特性とホストＰＣの動作制約をもとに最高の性能が引き出せる動作モードで動作でき、各々のバスプロトコルに対して最適な性能を引き出せるプロトコルに変換できることを可能とするメモリデバイスおよびメモリデバイス制御装置を提供すること目的とする。 The present invention can operate in an operation mode in which the best performance can be derived based on the characteristics of the memory device and the operation restrictions of the host PC, and can be converted into a protocol that can extract the optimum performance for each bus protocol. An object is to provide a device and a memory device control apparatus.

本発明のメモリデバイスは、メモリデバイス制御装置と所定のインターフェースで接続可能なメモリデバイスであって、複数のメモリモジュールを備え、それぞれの前記メモリモジュール内でのデータを前記メモリデバイス制御装置にアドレスの順序で転送するものである。 A memory device according to the present invention is a memory device that can be connected to a memory device control device through a predetermined interface, and includes a plurality of memory modules, and data in each of the memory modules is addressed to the memory device control device. Transfer in order.

本発明の第１のメモリデバイス制御装置は、複数のメモリモジュールを備えたメモリデバイスと所定のインターフェースで接続可能なメモリデバイス制御装置であって、当該装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求手段と、前記メモリデバイスから取得したデータを記憶する共有メモリと、前記共有メモリとのデータ転送時に前記メモリモジュール単位で転送データのアドレスを判別する領域判別手段と、前記領域判別手段における判別結果に基づいてデータ転送が完了した範囲を記憶する領域カウンタと、前記領域カウンタの結果をもとに処理を行う中央演算処理部とを備えたものである。 A first memory device control apparatus according to the present invention is a memory device control apparatus that can be connected to a memory device having a plurality of memory modules through a predetermined interface, and recognizes that the memory device is connected to the apparatus. Device information requesting means for requesting device information to the memory device, shared memory for storing data acquired from the memory device, and transfer data in units of the memory module at the time of data transfer to the shared memory. An area discriminating unit for discriminating an address; an area counter for storing a range in which data transfer is completed based on a discrimination result in the area discriminating unit; and a central processing unit for performing processing based on the result of the area counter. It is provided.

本発明の第２のメモリデバイス制御装置は、ホスト機器とアダプタとを備え、複数のメモリデバイスを制御可能なメモリデバイス制御装置であって、前記アダプタは、前記ホスト機器と前記メモリデバイスとの間の制御方式を変更して転送を行うデータ送出制御部を備えたものである。 A second memory device control apparatus according to the present invention includes a host device and an adapter, and is a memory device control device capable of controlling a plurality of memory devices, wherein the adapter is provided between the host device and the memory device. A data transmission control unit for transferring data by changing the control method is provided.

本発明によれば、ホストＰＣと高速なＩＦを有するアダプタを接続することにより、メモリデバイスのＩＦの転送性能のボトルネックを解消し、ホストＰＣの要求する転送性能を実現することが可能になる。 According to the present invention, by connecting a host PC and an adapter having a high-speed IF, it is possible to eliminate the bottleneck of the IF transfer performance of the memory device and realize the transfer performance required by the host PC. .

本発明のメモリデバイス制御装置は、上記構成を基本として、以下のような態様をとることができる。 The memory device control apparatus of the present invention can take the following aspects based on the above configuration.

すなわち、本発明の第１のメモリデバイス制御装置において、前記領域判別手段は、前記メモリデバイス内部のストライピング単位でデータを管理して、それぞれの領域の最終アドレスのデータが転送されたことを判別条件とする構成とすることができる。 That is, in the first memory device control apparatus of the present invention, the area determination unit manages data in units of striping in the memory device, and determines that the data at the final address of each area has been transferred. It can be set as the structure.

本発明の第１のメモリデバイス制御装置において、当該装置はホスト機器に接続可能であり、前記ホスト機器と前記共有メモリとの間でデータ転送を行うよう制御するインターフェース制御手段を、さらに備え、前記中央演算処理部は、前記領域カウンタの結果をもとに、前記ホスト機器との転送を行うデータの範囲を確認して前記インターフェース制御手段へ転送の要求を行う構成とすることができる。 In the first memory device control device of the present invention, the device is connectable to a host device, and further comprises interface control means for controlling data transfer between the host device and the shared memory, The central processing unit may be configured to confirm the range of data to be transferred with the host device based on the result of the area counter and to make a transfer request to the interface control means.

本発明の第１のメモリデバイス制御装置において、前記領域判別手段は、前記ホスト機器へ転送するデータの転送サイズごとの領域で管理して、それぞれの領域の最終アドレスのデータが転送されたことを判別条件とする構成とすることができる。 In the first memory device control apparatus of the present invention, the area determination means manages the area for each transfer size of data to be transferred to the host device, and confirms that the data at the final address of each area has been transferred. It can be set as the determination condition.

本発明の第２のメモリデバイス制御装置において、前記アダプタは、前記共有メモリと前記インタフェース制御手段と、前記ホスト機器と前記メモリデバイスとの間の転送速度を計測する速度計測部とを、さらに備え、前記データ送出制御部は、前記速度計測部の測定値を元にデータ転送方式を選択する構成とすることができる。 In the second memory device control apparatus of the present invention, the adapter further includes the shared memory, the interface control means, and a speed measuring unit that measures a transfer speed between the host device and the memory device. The data transmission control unit can select a data transfer method based on the measurement value of the speed measurement unit.

本発明の第２のメモリデバイス制御装置において、前記データ送出制御部は、タイムスライス間隔で間欠的に転送を行い、当該タイムスライス間隔を変更して転送を行う構成とすることができる。 In the second memory device control apparatus of the present invention, the data transmission control unit may perform a transfer intermittently at a time slice interval and change the time slice interval for transfer.

本発明の第２のメモリデバイス制御装置において、前記データ送出制御部は、転送サイズを変更して転送を行う構成とすることができる。 In the second memory device control apparatus of the present invention, the data transmission control unit may be configured to perform transfer by changing a transfer size.

（実施の形態１）
図１は、本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置の構成図である。また、図２から図６は、具体的に動作を説明するための図である。なお、図２２に示す構成要素と同じ構成要素については、同じ符号を付与し、詳しい説明を省略する。 (Embodiment 1)
FIG. 1 is a configuration diagram of a memory device and a memory device control apparatus according to Embodiment 1 of the present invention. 2 to 6 are diagrams for specifically explaining the operation. Note that the same components as those shown in FIG. 22 are given the same reference numerals, and detailed descriptions thereof are omitted.

図１において、アダプタ１０２は、拡張機能有効化部１２１とデバイス情報要求部１２２とを有する。メモリデバイス１０３は、拡張機能制御部１３１とデバイス情報通知部１３２とを有する。デバイス情報要求部１２２は、メモリデバイス１０３における機能及び特徴やアダプタ１０２とのＩＦのデバイス情報などを取得するために、デバイス情報通知部１３２に対してデバイス情報の取得を要求する。デバイス情報通知部１３２は、メモリデバイス１０３における機能及び特徴やアダプタ１０２とのＩＦのデバイス情報などの情報を管理し、デバイス情報要求部１２２からのデバイス情報の取得の要求に対して、デバイス情報を通知する。拡張機能有効化部１２１は、デバイス情報要求部１２２がメモリデバイス１０３から取得したデバイス情報をもとに、アダプタ１０２が対応可能なメモリデバイス１０３の拡張機能を有効にするために、拡張機能制御部１３１に対して拡張機能を有効化する要求を行う。拡張機能制御部１３１は、拡張機能有効化部１２１からの要求をもとに、メモリデバイス１０３の拡張機能を有効化する。 In FIG. 1, the adapter 102 includes an extended function enabling unit 121 and a device information requesting unit 122. The memory device 103 includes an extended function control unit 131 and a device information notification unit 132. The device information request unit 122 requests the device information notification unit 132 to acquire device information in order to acquire functions and features of the memory device 103, device information of IF with the adapter 102, and the like. The device information notification unit 132 manages information such as functions and features in the memory device 103 and device information of IF with the adapter 102, and in response to a request for acquisition of device information from the device information request unit 122, Notice. The extended function enabling unit 121 is an extended function control unit that enables the extended function of the memory device 103 that can be supported by the adapter 102 based on the device information acquired from the memory device 103 by the device information requesting unit 122. A request for enabling the extended function is issued to 131. The extended function control unit 131 enables the extended function of the memory device 103 based on a request from the extended function enabler 121.

図２を参照して、アダプタ１０２に拡張機能を有するメモリデバイス１０３が接続された場合と、拡張機能を有しないメモリデバイス１０３が接続された場合のフローを説明する。 With reference to FIG. 2, a flow when a memory device 103 having an extended function is connected to the adapter 102 and a memory device 103 having no extended function is connected will be described.

まず、スタートステップＳ２０１において、アダプタ１０２の電源が挿入されて初期化が完了する。次に、アダプタ１０２にメモリデバイス１０３が挿入されるまで待機する（Ｓ２０２）。アダプタ１０２にメモリデバイス１０３が挿入されると、デバイス情報要求部１２２はメモリデバイス１０３からデバイス情報を取得する（Ｓ２０３）。次に、拡張機能有効化部１２１は、デバイス情報要求部１２２において取得したデバイス情報に拡張機能が存在する情報が含まれているか否かを判定する（Ｓ２０４）。デバイス情報に拡張機能が存在する情報が含まれている場合は、拡張機能が選択される（Ｓ２１１）。一方、デバイス情報に拡張機能が存在する情報が含まれていない場合は、通常動作を実行する（Ｓ２２１）。通常動作（Ｓ２２１）では、拡張機能を有効にすることなく、ホストＰＣ１０１標準の汎用ＩＦとして動作する。 First, in start step S201, the adapter 102 is powered on and initialization is completed. Next, the process waits until the memory device 103 is inserted into the adapter 102 (S202). When the memory device 103 is inserted into the adapter 102, the device information request unit 122 acquires device information from the memory device 103 (S203). Next, the extended function enabling unit 121 determines whether the device information acquired by the device information requesting unit 122 includes information on the presence of the extended function (S204). If the device information includes information indicating that the extended function exists, the extended function is selected (S211). On the other hand, if the device information does not include information indicating the extended function, the normal operation is executed (S221). In the normal operation (S221), the host PC 101 operates as a general-purpose IF standard without enabling the extended function.

拡張機能が選択された場合（Ｓ２１１）は、メモリデバイス１０３とアダプタ１０２の対応している拡張機能より、有効にする拡張機能を選択する。次に、アダプタ１０２における拡張機能有効化部１２１は、メモリデバイス１０３の拡張機能制御部１３１に対して拡張機能を有効にする要求を発行する（Ｓ２１２）。次に、アダプタ１０２は、利用する拡張機能を有効にする（Ｓ２１３）。次に、アダプタ１０２は、拡張機能を利用してメモリデバイス１０３に対してアクセスを行う（Ｓ２１４）。 When the extended function is selected (S211), the extended function to be enabled is selected from the extended functions corresponding to the memory device 103 and the adapter 102. Next, the extended function enabling unit 121 in the adapter 102 issues a request for enabling the extended function to the extended function control unit 131 of the memory device 103 (S212). Next, the adapter 102 enables the extended function to be used (S213). Next, the adapter 102 accesses the memory device 103 using the extended function (S214).

図３から図５を参照して、さらに詳しく拡張機能を有効にする場合の動作について具体的に説明を行う。なお、図３〜図５において、図１と同じ構成要素については同じ符号を付与して、詳しい説明を省略する。 With reference to FIG. 3 to FIG. 5, the operation for enabling the extended function will be described in detail. 3 to 5, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図３は、アダプタ１０２とメモリデバイス１０３との間のコマンドとデータの受け渡しを示すシーケンス図である。図３に示すように、まずアダプタ１０２は、メモリデバイス１０３に対してデバイス情報要求を行う。メモリデバイス１０３は、アダプタ１０２からのデバイス情報要求に応じて、デバイス情報として、最大動作周波数、最大データバス幅、ストライプ構成などをアダプタ１０２に通知する。次に、アダプタ１０２は、メモリデバイス１０３からデバイス情報を受けて、メモリデバイス１０３に対して拡張機能有効化の命令を行う。メモリデバイス１０３は、アダプタ１０２からの拡張機能有効化命令に基づき、拡張機能を有効化する。メモリデバイス１０３は、拡張機能の有効化処理が終われば、完了通知をアダプタ１０２に送る。アダプタ１０２は、メモリデバイス１０３からの拡張機能の有効化の完了通知を受けて、メモリデバイス１０３に対する拡張機能を含むアクセスを開始する。 FIG. 3 is a sequence diagram illustrating the exchange of commands and data between the adapter 102 and the memory device 103. As shown in FIG. 3, the adapter 102 first makes a device information request to the memory device 103. In response to a device information request from the adapter 102, the memory device 103 notifies the adapter 102 of the maximum operating frequency, the maximum data bus width, the stripe configuration, and the like as device information. Next, the adapter 102 receives device information from the memory device 103 and issues an instruction to enable the extended function to the memory device 103. The memory device 103 validates the extension function based on the extension function validation command from the adapter 102. The memory device 103 sends a completion notification to the adapter 102 when the extended function enabling process is completed. In response to the notification of completion of the extension function validation from the memory device 103, the adapter 102 starts access including the extension function to the memory device 103.

動作最大周波数の変更を行う場合の動作をさらに詳しく説明する。アダプタ１０２の拡張機能有効化部１２１（図１参照）は、メモリデバイス１０３からの対応可能な動作最大周波数の通知を受けて、アダプタ１０２側が対応可能な動作最大周波数を選択して、アダプタ１０２とメモリデバイス１０３ともに動作可能な動作周波数への切り替えを行う。具体的には、外部ＩＦがＣａｒｄＢｕｓ（ＰＣＭＣＩＡ規格）であるメモリデバイス１０３は、ホストＰＣ１０１と直接接続する際には、ＣａｒｄＢｕｓとして接続される。つまり、動作周波数は、ＩＦの規格としての最大周波数３３ＭＨｚで動作する。このメモリデバイス１０３が拡張機能として、６６ＭＨｚで動作可能であるとしても標準のホストＰＣ１０１では規格に準拠した形態で動作し３３ＭＨｚでのみ動作する。しかし、このメモリデバイス１０３をアダプタ１０２に接続した場合は、メモリデバイス１０３は拡張機能を有効にして、６６ＭＨｚの動作周波数で動作し、２倍速の転送が可能になる。 The operation when changing the maximum operating frequency will be described in more detail. The extension function enabling unit 121 (see FIG. 1) of the adapter 102 receives the notification of the maximum operation frequency that can be supported from the memory device 103, selects the maximum operation frequency that can be supported by the adapter 102, and Switching to an operating frequency at which the memory device 103 can operate is performed. Specifically, the memory device 103 whose external IF is CardBus (PCMCIA standard) is connected as CardBus when directly connected to the host PC 101. That is, the operating frequency operates at a maximum frequency of 33 MHz as an IF standard. Even if this memory device 103 can operate as an extended function at 66 MHz, the standard host PC 101 operates in a form conforming to the standard and operates only at 33 MHz. However, when this memory device 103 is connected to the adapter 102, the memory device 103 enables the extended function, operates at an operating frequency of 66 MHz, and enables double-speed transfer.

図４、図５を参照して、メモリデバイス１０３内の物理メモリを複数配置して並列化して動作させて高速化するストライピングを行った場合の動作を説明する。まず、アダプタ１０２は、メモリデバイス１０３からデバイス情報としてストライプ構成の情報を取得して、取得したストライプ情報を用いて制御方法を変更する。図４は、ストライプ情報を利用していないデフォルト状態のバッファ構成であり、本実施の形態では、１２８バイトを４面構成で管理している。つまり、ホストＰＣ１０１からのアクセスをアダプタ１０２内部で１２８バイトの基本単位で管理し、この基本単位に基づいてメモリデバイス１０３へのアクセスを行う。 With reference to FIG. 4 and FIG. 5, an operation in the case of performing striping for increasing the speed by arranging a plurality of physical memories in the memory device 103 and operating them in parallel will be described. First, the adapter 102 acquires stripe configuration information as device information from the memory device 103, and changes the control method using the acquired stripe information. FIG. 4 shows a buffer configuration in a default state in which stripe information is not used. In the present embodiment, 128 bytes are managed in a four-plane configuration. That is, access from the host PC 101 is managed in a basic unit of 128 bytes inside the adapter 102, and the memory device 103 is accessed based on this basic unit.

ここで、アダプタ１０２は、ストライプ情報として、図５に示すように４Ｋバイトで４メモリへのストライピングを行っているメモリデバイス１０３であることが分かった場合、バッファの管理を３２ＫＢ（８ＫＢ×４）での管理を行い、メモリデバイス１０３への基本アクセス単位をストライプ構成と合致させることにより、メモリデバイス１０３の特性に合わせた最適なアクセスが可能になる。 Here, when the adapter 102 finds that the stripe information is the memory device 103 that performs striping to 4 memories with 4 Kbytes as shown in FIG. 5, the buffer management is 32 KB (8 KB × 4). The basic access unit to the memory device 103 is matched with the stripe configuration, so that optimum access according to the characteristics of the memory device 103 can be performed.

具体的には、近年の不揮発性メモリデバイスとして主流であるフラッシュメモリを用いたメモリデバイス１０３は、高速化のために複数のフラッシュメモリを並列に動作させており、並列して動作させる複数のフラッシュメモリをまとめて内部のテーブル管理等を行うことで、処理のオーバヘッドを削減して高速化を図っている。したがって、ストライピングの単位を意識したアクセスをメモリデバイス１０３に行うことで、高速にアクセスを実現することが可能になる。同様に、最大データバス幅などの変更も同様の手順で行う。 Specifically, a memory device 103 using a flash memory which is a mainstream nonvolatile memory device in recent years operates a plurality of flash memories in parallel for speeding up, and a plurality of flashes operated in parallel. By collecting the memory and managing the internal table, the processing overhead is reduced and the processing speed is increased. Therefore, it is possible to realize access at high speed by performing access to the memory device 103 in consideration of the unit of striping. Similarly, the maximum data bus width is changed in the same procedure.

以上のように本実施の形態によれば、アダプタ１０２においてメモリデバイス１０３におけるストライプ情報を取得し、取得したストライプ情報に合わせてバッファ管理を行う構成としたことで、メモリデバイス１０３の特性に合わせた最適なアクセスが可能となる。 As described above, according to the present embodiment, the adapter 102 acquires the stripe information in the memory device 103 and performs the buffer management in accordance with the acquired stripe information, so that the adapter 102 matches the characteristics of the memory device 103. Optimal access is possible.

（実施の形態２）
図６は、本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置の構成を示す。また、図７Ａ〜図７Ｄ，図８は、実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置の具体的な動作を説明するための図である。なお、図６において、図１と同じ構成要素については同じ符号を付与し、詳しい説明を省略する。 (Embodiment 2)
FIG. 6 shows the configuration of the memory device and the memory device control apparatus according to Embodiment 2 of the present invention. 7A to 7D and FIG. 8 are diagrams for explaining specific operations of the memory device and the memory device control device according to the second embodiment. In FIG. 6, the same components as those in FIG. 1 are denoted by the same reference numerals, and detailed description thereof is omitted.

図６において、ホストＰＣ１０１の動作制約通知部６１１は、ホストＰＣ１０１上でアプリケーションを実行する上で、必ず満たさなければならない電力値の上限値や、映像（動画）をスムーズに表示するために最低限満たさなければならない転送速度など、メモリデバイス１０３を利用する上での制約をアダプタ１０２に通知するものである。アダプタ１０２の拡張機能選択部６２１は、動作制約通知部６１１からの動作制約を満たすように拡張機能を選択する。 In FIG. 6, the operation constraint notification unit 611 of the host PC 101 is the minimum in order to smoothly display the upper limit value of the power value and video (moving image) that must be satisfied when executing the application on the host PC 101. This is to notify the adapter 102 of restrictions in using the memory device 103, such as a transfer rate that must be satisfied. The extended function selection unit 621 of the adapter 102 selects an extended function so as to satisfy the operation constraint from the operation constraint notification unit 611.

具体的に、拡張機能選択部６２１が、ホストＰＣ１０１の要求する動作制約を満たすように、拡張機能とそのパラメータを選択する動作について詳しく説明する。まず、メモリデバイス１０３のデバイス情報通知部１３２には、デバイス情報として、図７Ａ〜図７Ｄに示すようにメモリデバイス１０３として設定可能なパラメータとその設定値を変化させた時に変化する値の関係を保持する。デバイス情報通知部１３２に保持されているデバイス情報は、たとえば、図７Ａに示す動作周波数を変更した場合の転送速度と、図７Ｂに示すデータ幅を変更した場合の転送速度と、図７Ｃに示す動作周波数を変更した場合の電力と、図７Ｄに示すデータ幅を変更した場合の電力などである。これらは、数式で持つことや、不連続なサンプル点での値を持つことで実現できる。また、ホストＰＣ１０１での動作制約の制限値は、図７Ａ〜図７Ｄにおいて破線で示している。アダプタ１０２における拡張機能選択部６２１は、図７Ａ〜図７Ｄに示す特性値（図中の実線）と制限値（破線）との関係より、拡張機能を選択するものとする。図７Ａ〜図７Ｄにおける実線で示すメモリデバイス１０３の特性と、破線で示すホストＰＣ１０１の制約から、アダプタ１０２の拡張機能選択部６２１が最適な拡張機能とそのパラメータを選択する。 Specifically, an operation in which the extended function selection unit 621 selects an extended function and its parameters so as to satisfy the operation restriction requested by the host PC 101 will be described in detail. First, in the device information notification unit 132 of the memory device 103, as device information, as shown in FIGS. 7A to 7D, the relationship between the parameters that can be set as the memory device 103 and the values that change when the set values are changed is shown. Hold. The device information held in the device information notification unit 132 includes, for example, a transfer rate when the operating frequency shown in FIG. 7A is changed, a transfer rate when the data width shown in FIG. 7B is changed, and a transfer rate shown in FIG. 7C. These are power when the operating frequency is changed, power when the data width shown in FIG. 7D is changed, and the like. These can be realized by having mathematical expressions or having values at discontinuous sample points. Further, the limit value of the operation constraint in the host PC 101 is indicated by a broken line in FIGS. 7A to 7D. The extended function selection unit 621 in the adapter 102 selects the extended function based on the relationship between the characteristic value (solid line in the figure) and the limit value (broken line) shown in FIGS. 7A to 7D. Based on the characteristics of the memory device 103 indicated by the solid line in FIGS. 7A to 7D and the restrictions of the host PC 101 indicated by the broken line, the extension function selection unit 621 of the adapter 102 selects the optimum extension function and its parameters.

より詳しく、図８のフローを参照して最適な拡張機能とそのパラメータを選択する方法を説明する。拡張機能選択部６２１の選択ルーチンに入ると、下限値の動作制約を選択し（Ｓ８０１）、ホストＰＣ１０１の要求が満たせる設定値を演算して求める（Ｓ８０２）。制約項目の選択は、ホストＰＣ１０１からの要求により選択してもよいし、特に要求がなければアダプタ１０２で所定の順序で選択したり、ランダムな順で選択する。処理Ｓ８０１及びＳ８０２を、設定可能な設定値が求まるまで繰り返す（Ｓ８０３、Ｓ８０７）。設定値の演算方法は、制限値を超える設定可能な最小の設定値を選択する。 More specifically, a method for selecting the optimum extended function and its parameters will be described with reference to the flow of FIG. When the selection routine of the extended function selection unit 621 is entered, the lower limit operation constraint is selected (S801), and a set value that can satisfy the request of the host PC 101 is calculated and obtained (S802). The restriction items may be selected according to a request from the host PC 101, or if there is no particular request, the adapter 102 selects them in a predetermined order or selects them in a random order. The processes S801 and S802 are repeated until a set value that can be set is obtained (S803, S807). As a method for calculating the set value, the minimum set value that can be set exceeding the limit value is selected.

ここで、このパラメータが制限値（上限値）に影響が及ぶ場合には、すべての制限値（上限値）が超えないことを確認する。制限値（上限値）を一つでも超えている場合には、設定不可能な値として処理する（Ｓ８０３におけるＮＯ判断）。演算結果が設定可能な値であれば（Ｓ８０３におけるＹＥＳ判断）、動作制約項目（上限値）を選択するステップへ進む（Ｓ８０４）。一方、全動作制約項目で設定可能な値を求めることができなければ、終了処理を行う（Ｓ８１１）。 Here, when this parameter affects the limit value (upper limit value), it is confirmed that all the limit values (upper limit value) do not exceed. When even one limit value (upper limit value) is exceeded, it is processed as a value that cannot be set (NO determination in S803). If the calculation result is a settable value (YES determination in S803), the process proceeds to a step of selecting an operation restriction item (upper limit value) (S804). On the other hand, if a value that can be set in all the operation restriction items cannot be obtained, end processing is performed (S811).

設定可能な値が求まった場合の動作制約項目（上限値）の選択動作（Ｓ８０５）について説明する。下限値の設定値は、ホストＰＣ１０１が要求する最低限の動作性能を保証するものであり、これから説明する上限値の設定は、アダプタ１０２とメモリデバイス１０３を動作可能な最大の性能で動作させるための設定値を設定する処理である。処理Ｓ８０５では、処理Ｓ８０１と同様に設定可能な制約項目を選択して、制限値を超えない設定値を演算する。この処理を動作制約項目が無くなるまで繰り返し、全動作制約項目に対して設定値を演算する（Ｓ８０６）。 An operation restriction item (upper limit value) selection operation (S805) when a settable value is obtained will be described. The setting value of the lower limit value guarantees the minimum operation performance required by the host PC 101, and the setting of the upper limit value described below is for operating the adapter 102 and the memory device 103 with the maximum operable performance. This is a process for setting the set value. In process S805, a settable restriction item is selected as in process S801, and a set value that does not exceed the limit value is calculated. This process is repeated until there are no operation constraint items, and set values are calculated for all the operation constraint items (S806).

なお、本実施の形態では、設定項目として、動作周波数、データ幅、転送速度、電力を例に挙げたが、他の項目においても同等に処理可能である。 In the present embodiment, the operation frequency, data width, transfer rate, and power are exemplified as setting items. However, the same processing can be performed for other items.

（実施の形態３）
図９は、本発明の実施の形態３におけるメモリデバイスおよびメモリデバイス制御装置の構成を示す。また、図１０は、具体的に動作を説明するための図である。なお、図９において、図１、図６、図２２などと同じ構成要素については同じ符号を付与し、詳しい説明を省略する。 (Embodiment 3)
FIG. 9 shows a configuration of a memory device and a memory device control apparatus according to Embodiment 3 of the present invention. FIG. 10 is a diagram for specifically explaining the operation. In FIG. 9, the same constituent elements as those in FIGS.

図９に示すように、本実施の形態のメモリデバイスおよびメモリデバイス制御装置は、アダプタ１０２の新プロトコル生成部９２１と、メモリデバイス１０３の新プロトコル制御部９３１との間において、新規のコマンドを定義することにより、コマンド処理のオーバヘッドを最小化することを可能にする。 As illustrated in FIG. 9, the memory device and the memory device control apparatus according to the present embodiment define a new command between the new protocol generation unit 921 of the adapter 102 and the new protocol control unit 931 of the memory device 103. By doing so, it is possible to minimize command processing overhead.

新規プロトコルの生成方法を図１０を参照して詳しく説明する。新プロトコル生成前のシーケンスは、アダプタ１０２はメモリデバイス１０３から情報［１］から［１００］までの１００個の情報を定型的に取り出し、ホストＰＣ１０１へ通知する例である。つまり、ホストＰＣ１０１で必要な情報［１０］と［２０］と［２１］と［３０］に対して、不必要な情報をメモリデバイス１０３からアダプタ１０２へ転送している。この情報が動的に変化する情報であり、データのリード・ライト時に必ずコマンド発行が必要なコマンドである場合、データ転送時間のオーバヘッドになり、転送時間に加算される。ここで、アダプタ１０２とメモリデバイス１０３との間で、新プロトコルとして必要な情報を通知するコマンドを新プロトコル生成部９２１と新プロトコル制御部９３１とで定義し、不必要な情報の送受信を減らすことにより、転送性能を上げることが可能になる。 A method for generating a new protocol will be described in detail with reference to FIG. The sequence before the new protocol is generated is an example in which the adapter 102 regularly extracts 100 pieces of information [1] to [100] from the memory device 103 and notifies the host PC 101 of them. That is, unnecessary information is transferred from the memory device 103 to the adapter 102 for the information [10], [20], [21], and [30] necessary for the host PC 101. This information is dynamically changing information, and if it is a command that must be issued at the time of data read / write, it becomes an overhead of the data transfer time and is added to the transfer time. Here, between the adapter 102 and the memory device 103, a command for notifying information necessary as a new protocol is defined by the new protocol generation unit 921 and the new protocol control unit 931, thereby reducing transmission / reception of unnecessary information. As a result, the transfer performance can be improved.

さらに、ホストＰＣ１０１とアダプタ１０２との間がＰＣＩＥｘｐｒｅｓｓなどで代表されるパケットでの通信を行うプロトコルである場合、アダプタ１０２とメモリデバイス１０３間のコマンドを、パケット化に適したサイズを選択することにより、ホストＰＣ１０１とアダプタ１０２間の転送をさらに効率的に行うことが可能になる。 Further, when the host PC 101 and the adapter 102 are protocols that perform communication using packets such as PCI Express, the command between the adapter 102 and the memory device 103 is selected by selecting a size suitable for packetization. The transfer between the host PC 101 and the adapter 102 can be performed more efficiently.

以上のように本実施の形態では、アダプタ１０２の新プロトコル生成部９２１と、メモリデバイス１０３の新プロトコル制御部９３１との間において、新規のコマンドを定義することにより、コマンド処理のオーバヘッドを最小化することを可能にする。よって、不必要な情報の送受信を減らすことにより、転送性能を上げることが可能になる。 As described above, in this embodiment, the command processing overhead is minimized by defining a new command between the new protocol generation unit 921 of the adapter 102 and the new protocol control unit 931 of the memory device 103. Make it possible to do. Therefore, it is possible to improve transfer performance by reducing unnecessary information transmission / reception.

（実施の形態４）
図１１は、具体的に動作を説明するための図である。なお、図１１に示す動作は、図９に示すメモリデバイスおよびメモリデバイス制御装置により実行される。 (Embodiment 4)
FIG. 11 is a diagram for specifically explaining the operation. The operation shown in FIG. 11 is executed by the memory device and the memory device controller shown in FIG.

近年のホストＰＣ１０１のメモリ管理方式は、限られた物理的なメモリ空間を有効に使うために、ページ単位で管理を行なっている。ページは、離散的に配置されているために、メモリデバイス１０３を直接ホストＰＣ１０１へ接続して利用する際には、転送するデータがどのページに対応するかを記載したリスト（ＳＧリスト）で通知し、そのリストに従って転送する。この転送を行うためには、各ページの転送が完了した時点で、次のページの知るためにＳＧリスト取得処理が必要となる。転送が高速化するにつれ、この処理のオーバヘッドが表面化してきているため、本実施の形態のようにアダプタ１０２内で連続領域を確保して転送することにより、転送途中のＳＧリスト取得処理が不要になる。よって、ＳＧリスト取得処理のオーバヘッドを削減することができ、メモリデバイス１０３の転送速度を効率的に行うことが可能になる。 In recent years, the memory management system of the host PC 101 performs management in units of pages in order to effectively use a limited physical memory space. Since the pages are discretely arranged, when the memory device 103 is directly connected to the host PC 101 and used, it is notified by a list (SG list) describing which page the data to be transferred corresponds to. And transfer according to the list. In order to perform this transfer, SG list acquisition processing is required to know the next page when the transfer of each page is completed. As the transfer speeds up, the overhead of this process has come to the surface. Therefore, the SG list acquisition process in the middle of the transfer is unnecessary by securing a continuous area in the adapter 102 and transferring it as in this embodiment. Become. Therefore, the overhead of the SG list acquisition process can be reduced, and the transfer speed of the memory device 103 can be efficiently performed.

（実施の形態５）
図１２は、具体的に動作を説明するための図である。なお、図１２に示す動作は、図９に示すメモリデバイスおよびメモリデバイス制御装置により実行される。 (Embodiment 5)
FIG. 12 is a diagram for specifically explaining the operation. The operation shown in FIG. 12 is executed by the memory device and the memory device controller shown in FIG.

近年のホストＰＣ１０１は、主記憶領域の増大により、対応ＣＰＵ（central processing unit）は３２ビット空間から６４ビット空間への拡張が図られている。３２ビット空間にのみ対応しているメモリデバイス１０３を６４ビット対応のホストＰＣ１０１に接続した場合には、ホストＰＣ１０１の３２ビット空間への転送後、そのデータの複製を所定の必要な領域へ作成する。したがって、ホストＰＣ１０１において、無駄な処理が発生していた。 In recent host PCs 101, a corresponding CPU (central processing unit) has been expanded from a 32-bit space to a 64-bit space due to an increase in the main storage area. When the memory device 103 that supports only the 32-bit space is connected to the 64-bit compatible host PC 101, a copy of the data is created in a predetermined necessary area after the host PC 101 transfers to the 32-bit space. . Therefore, useless processing has occurred in the host PC 101.

まず、メモリデバイス１０３からアダプタ１０２へデータ転送を行う。具体的には、アダプタ１０２は、ホストＰＣ１０１からの転送要求を受けた場合、メモリデバイス１０３に対して、アダプタ１０２内部のバッファ（３２ビット空間以内に配置）に対してデータ転送を行うように転送要求を発行する。アダプタ１０２は、メモリデバイス１０３からバッファへ転送されたデータを、ホストＰＣ１０１が要求したアドレス（６４ビット空間に対応）へ転送する。 First, data is transferred from the memory device 103 to the adapter 102. Specifically, when the adapter 102 receives a transfer request from the host PC 101, the adapter 102 transfers data to the memory device 103 so as to transfer data to a buffer (arranged within a 32-bit space) inside the adapter 102. Issue a request. The adapter 102 transfers the data transferred from the memory device 103 to the buffer to the address requested by the host PC 101 (corresponding to the 64-bit space).

このように、ホストＰＣ１０１が、６４ビット空間への対応を要求した場合、メモリデバイス１０３の転送を６４ビット空間に対応したアダプタ１０２を経由することにより、３２ビット空間のみに対応しているメモリデバイス１０３を、６４ビット空間への転送を可能とするプロトコルへ変換する。これにより、ホストＰＣ１０１の無駄な処理を不要にすることができ、効率的に処理を行うことが可能になる。 As described above, when the host PC 101 requests the correspondence to the 64-bit space, the memory device 103 supports only the 32-bit space by transferring the memory device 103 via the adapter 102 corresponding to the 64-bit space. 103 is converted into a protocol that enables transfer to a 64-bit space. As a result, useless processing of the host PC 101 can be eliminated and processing can be performed efficiently.

（実施の形態６）
図１３は、本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置の構成を示す。また、図１４から図１６は、具体的に動作を説明するための図である。なお、図１３において、図１、図６などと同じ構成要素については同じ符号を付与し、詳しい説明を省略する。 (Embodiment 6)
FIG. 13 shows a configuration of a memory device and a memory device control apparatus according to Embodiment 6 of the present invention. 14 to 16 are diagrams for specifically explaining the operation. In FIG. 13, the same components as those in FIGS. 1 and 6 are denoted by the same reference numerals, and detailed description thereof is omitted.

メモリデバイス１０３は、フラッシュメモリを管理単位でストライピングの基本単位であるフラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３２）、フラッシュメモリモジュール３（１３３３）、フラッシュメモリモジュール１３３０〜１３３３に対するデータの書き込み及び読み出し制御を行うメモリコントローラー１３３４を有する。 The memory device 103 includes a flash memory module 0 (1330), a flash memory module 1 (1331), a flash memory module 2 (1332), a flash memory module 3 (1333), and a flash memory, which are basic units of striping of flash memory as a management unit. It has a memory controller 1334 that controls writing and reading of data to and from the memory modules 1330 to 1333.

アダプタ１０２は、メモリデバイス１０３とホストＰＣ１０１との間のデータの受け渡しを行う共有メモリ１３２１と、ホストＰＣ１０１側のＩＦとメモリデバイス１０３側のＩＦの制御を行うＩＦ制御部１３２２と、アダプタ１０２全体のシーケンスを制御するＣＰＵ１３２３と、それぞれのフラッシュメモリモジュール（１３３０から１３３３）の転送を完了した領域を管理する領域カウンタ１３２４と、それぞれのフラッシュメモリモジュール（１３３０から１３３３）がどこまで転送が完了したかを判別する領域判別部１３２５を有する。 The adapter 102 includes a shared memory 1321 that exchanges data between the memory device 103 and the host PC 101, an IF control unit 1322 that controls the IF on the host PC 101 side and the IF on the memory device 103 side, and the entire adapter 102. The CPU 1323 for controlling the sequence, the area counter 1324 for managing the area where the transfer of each flash memory module (1330 to 1333) is completed, and the extent to which the transfer is completed for each flash memory module (1330 to 1333) A region discriminating unit 1325 to perform.

まず、図１４を参照して、ＰＣＩバス、ＰＣＩ−Ｅｘｐｒｅｓｓなど、汎用のＰＣインターフェースを経由した転送（メモリデバイス１０３からホストＰＣ１０１への転送）を行う場合の処理の流れについて説明する。 First, with reference to FIG. 14, the flow of processing when performing transfer (transfer from the memory device 103 to the host PC 101) via a general-purpose PC interface such as a PCI bus or PCI-Express will be described.

図１４（ａ）は、ホストＰＣ１０１からアダプタ１０２へのコマンドである。図１４（ｂ）は、メモリデバイス１０３からアダプタ１０２へのＤＭＡ転送の処理である。図１４（ｃ）は、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送の処理である。まず、アダプタ１０２は、ホストＰＣ１０１からコマンド１を受けると、メモリデバイス１０３からデータ１の転送が行われる。ＰＣＩ、ＰＣＩ−Ｅｘｐｒｅｓｓの規格上、転送の順序は問わなく、メモリデバイス１０３内の処理に依存するためにデータ１のデータすべてが完了したの後に、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送（データ１）を開始する必要がある。したがって、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送が完了しなければ、次のコマンド（コマンド２）への移行ができない。そのために、ホストＰＣ１０１へデータが届くまでのレイテンシ時間は、メモリデバイス１０３からアダプタ１０２へのＤＭＡ転送時間に、アダプタ１０２からホストＰＣ１０１へのＤＭＡ転送時間を加えた時間になる。したがって、映像データ（動画）の再生時などにおいては、データが表示されるまでの時間が長くなってしまう。 FIG. 14A shows a command from the host PC 101 to the adapter 102. FIG. 14B shows a DMA transfer process from the memory device 103 to the adapter 102. FIG. 14C shows a DMA transfer process from the adapter 102 to the host PC 101. First, when the adapter 102 receives the command 1 from the host PC 101, the data 102 is transferred from the memory device 103. According to the PCI and PCI-Express standards, the transfer order does not matter, and after all data 1 data is completed because it depends on the processing in the memory device 103, DMA transfer from the adapter 102 to the host PC 101 (data 1 ) Need to start. Therefore, the transfer to the next command (command 2) cannot be made unless the DMA transfer from the adapter 102 to the host PC 101 is completed. Therefore, the latency time until data reaches the host PC 101 is a time obtained by adding the DMA transfer time from the adapter 102 to the host PC 101 to the DMA transfer time from the memory device 103 to the adapter 102. Therefore, when reproducing video data (moving image), the time until the data is displayed becomes longer.

図１５を参照して、ホストＰＣ１０１から見たときのメモリデバイス１０３内のデータのアドレス順序を説明する。フラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３２）、フラッシュメモリモジュール３（１３３３）の順でストライピングする場合、アドレス順序は、フラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３２）、フラッシュメモリモジュール３（１３３３）の順に繰り返し振られていくことになる。フラッシュメモリモジュール０（１３３０）については、アドレス０，アドレス４，アドレス８，アドレス１２の順になる。それぞれのフラッシュメモリモジュール１３３０は、独立して並列に動作しているために、メモリデバイス１０３から転送されるそれぞれのフラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３２）、フラッシュメモリモジュール３（１３３３）間でのデータの順序は決められないが、それぞれのフラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３３）、フラッシュメモリモジュール３（１３３３）内でのデータの順は、決めることが可能である。つまり、フラッシュメモリモジュール０（１３３０）においては、アドレス０、アドレス４、アドレス８、アドレス１２の順でデータが出力される。したがって、この順での出力をメモリデバイス１０３で規定することにより、すべてのデータの転送が完了する前に、メモリデバイス１０３から出力されたデータを特定することが可能になる。それぞれのフラッシュメモリモジュール０（１３３０）、フラッシュメモリモジュール１（１３３１）、フラッシュメモリモジュール２（１３３２）、フラッシュメモリモジュール３（１３３）単位で転送されたデータを領域判別部１３２５で判断して、転送が完了したストライピング単位のデータ（以下、ストライプデータ）を領域カウンタ１３２４で管理する。管理データの例を図１６を参照してさらに詳しく説明する。 With reference to FIG. 15, the address order of data in the memory device 103 when viewed from the host PC 101 will be described. When striping is performed in the order of the flash memory module 0 (1330), the flash memory module 1 (1331), the flash memory module 2 (1332), and the flash memory module 3 (1333), the address order is the flash memory module 0 (1330), The flash memory module 1 (1331), the flash memory module 2 (1332), and the flash memory module 3 (1333) are repeatedly shaken in this order. The flash memory module 0 (1330) is in the order of address 0, address 4, address 8, and address 12. Since each flash memory module 1330 operates independently and in parallel, each flash memory module 0 (1330), flash memory module 1 (1331), flash memory module 2 ( 1332), the order of data between the flash memory modules 3 (1333) is not determined, but the respective flash memory modules 0 (1330), flash memory modules 1 (1331), flash memory modules 2 (1333), flash memory The order of data in module 3 (1333) can be determined. That is, the flash memory module 0 (1330) outputs data in the order of address 0, address 4, address 8, and address 12. Therefore, by defining the output in this order by the memory device 103, the data output from the memory device 103 can be specified before the transfer of all data is completed. The data transferred in units of each flash memory module 0 (1330), flash memory module 1 (1331), flash memory module 2 (1332), and flash memory module 3 (133) is determined by the area determination unit 1325 and transferred. The area counter 1324 manages striping unit data (hereinafter referred to as stripe data) that has been completed. An example of management data will be described in more detail with reference to FIG.

図１６は、フラッシュメモリモジュール０（１３３０）において、アドレス０とアドレス４が転送完了し、「転送済」を表すフラグを立てて転送が完了したことを管理している図である。領域判別部１３２５は、例えば、それぞれのフラッシュメモリモジュール（１３３０から１３３３）のストライプデータの最後のデータが転送されたかどうかで、転送が完了したことを判断することができる。また、メモリデバイス１０３のストライピング構成の情報を取得するには、実施の形態１により取得するものとする。 FIG. 16 is a diagram showing that in the flash memory module 0 (1330), address 0 and address 4 have been transferred, and a flag indicating “transfer completed” is set to manage that transfer has been completed. The area determination unit 1325 can determine that the transfer is complete, for example, based on whether or not the last data of the stripe data of each flash memory module (1330 to 1333) has been transferred. In addition, the striping configuration information of the memory device 103 is acquired according to the first embodiment.

以上のように本実施の形態によれば、図１７に示すように、メモリデバイス１０３からアダプタ１０２への転送（図１７（ｂ）参照）が、あるフラッシュメモリモジュール（１３３０から１３３３）からストライピング単位分の転送が完了した時点Ｔ１で、アダプタ１０２からホストＰＣ１０１への転送を開始することが可能になり、ホストＰＣ１０１がデータを取得するまでのレイテンシ時間を短くすることが可能になる。 As described above, according to the present embodiment, as shown in FIG. 17, transfer from the memory device 103 to the adapter 102 (see FIG. 17B) is performed in a striping unit from a certain flash memory module (1330 to 1333). The transfer from the adapter 102 to the host PC 101 can be started at the time T1 when the transfer of the minute is completed, and the latency time until the host PC 101 acquires data can be shortened.

なお、本実施の形態において、フラッシュメモリモジュールとして、４つのモジュール構成で説明したが、４つ以外の構成でも良い。 In the present embodiment, the flash memory module has been described with four module configurations, but other configurations may be used.

（実施の形態７）
図１８は、本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置の構成を示す。また、図１９から図２１は、具体的に動作を説明するための図である。なお、図１８において、図１、図６、図１３と同じ構成要素については同じ符号を付与し、詳しい説明を省略する。 (Embodiment 7)
FIG. 18 shows a configuration of a memory device and a memory device control apparatus according to Embodiment 7 of the present invention. FIGS. 19 to 21 are diagrams for specifically explaining the operation. In FIG. 18, the same components as those in FIGS. 1, 6, and 13 are given the same reference numerals, and detailed description thereof is omitted.

図１８に示すように、アダプタ１０２は、ホストＰＣ１０１へ設定された所定の転送条件に従ってデータを転送するよう制御するデータ送出制御部１８２１と、データ送出制御部１８２１の転送条件ごとに転送速度を計測して結果を保持する速度計測部１８２２とを有する。ホストＰＣ１０１には、ホストＰＣ１０１内で利用するデータを蓄積するとともに、アダプタ１０２との間でデータ転送を行うためのデータを蓄積するＨＤＤ１８２１を有する。また、アダプタ１０２には、メモリデバイス０（１８３０）、メモリデバイス１（１８３１）、メモリデバイス２（１８３２）、メモリデバイス３（１８３３）が接続される。 As shown in FIG. 18, the adapter 102 measures the transfer speed for each transfer condition of the data transmission control unit 1821 that controls data transfer according to a predetermined transfer condition set to the host PC 101 and the data transmission control unit 1821. And a speed measuring unit 1822 for holding the result. The host PC 101 includes an HDD 1821 that accumulates data used in the host PC 101 and accumulates data for performing data transfer with the adapter 102. Further, the memory device 0 (1830), the memory device 1 (1831), the memory device 2 (1832), and the memory device 3 (1833) are connected to the adapter 102.

ホストＰＣ１０１が複数のメモリデバイス（１８３０から１８３３）へのアクセスを行った場合、データ送出制御部１８２１は、メモリデバイス１８３０〜１８３３からのアクセスが所定の条件を満たした場合に、メモリデバイス１８３０〜１８３３からホストＰＣ１０１へデータの転送を行う。具体的には、タイマーによる所定のタイムスライス間隔や、所定のサイズごとにデータ転送を行う。この所定の設定値を変更することにより、転送速度の変化を速度計測部１８２２が計測して、性能が引き出せる設定値を特定する。 When the host PC 101 accesses a plurality of memory devices (1830 to 1833), the data transmission control unit 1821 displays the memory devices 1830 to 1833 when the access from the memory devices 1830 to 1833 satisfies a predetermined condition. The data is transferred from the host PC 101 to the host PC 101. Specifically, data transfer is performed at predetermined time slice intervals by a timer or at predetermined sizes. By changing the predetermined set value, the speed measuring unit 1822 measures a change in the transfer rate, and specifies a set value from which performance can be derived.

図１９を参照して、より詳しく動作の説明を行う。図１９に示すように、メモリデバイス０（１８３０）にはファイル０Ａとファイル０Ｂ、メモリデバイス１（１８３１）にはファイル１Ａとファイル１Ｂ、メモリデバイス２（１８３２）にはファイル２Ａとファイル２Ｂ、メモリデバイス３（１８３３）にはファイル３Ａと３Ｂが、それぞれ記憶されている。図１９は、ホストＰＣ１０１がアダプタ１０２経由で、メモリデバイス０（１８３０）のファイル０Ａ、メモリデバイス１（１８３１）のファイル１Ａ、メモリデバイス２（１８３２）のファイル２Ａ、メモリデバイス３（１８３３）からの読み出しを行った場合のデータの流れを示している。それぞれのファイルは、並列して動作してバス・メモリデバイスの速度／バッファサイズに応じて分断化されて、アダプタ１０２に転送される。たとえば、メモリデバイス０（１８３０）のファイル０Ａは、データ０Ａ（０），データ０Ａ（１），データ０Ａ（２）に分割されて、アダプタ１０２に転送される。他のメモリデバイスも同様に動作する。これらの分割されたデータは、到着順に、アダプタ１０２からホストＰＣ１０１へ転送される。図１９では、データ０Ａ（０）、データ１Ａ（０），データ２Ａ（０），データ３Ａ（０）の順で、ホストＰＣ１０１へ転送される。 The operation will be described in more detail with reference to FIG. As shown in FIG. 19, file 0A and file 0B are stored in memory device 0 (1830), file 1A and file 1B are stored in memory device 1 (1831), file 2A and file 2B are stored in memory device 2 (1832), memory The device 3 (1833) stores files 3A and 3B, respectively. FIG. 19 shows that the host PC 101 receives the file 0A of the memory device 0 (1830), the file 1A of the memory device 1 (1831), the file 2A of the memory device 2 (1832), and the memory device 3 (1833) via the adapter 102. The flow of data when reading is performed is shown. Each file operates in parallel, is divided according to the speed / buffer size of the bus memory device, and transferred to the adapter 102. For example, the file 0A of the memory device 0 (1830) is divided into data 0A (0), data 0A (1), and data 0A (2) and transferred to the adapter 102. Other memory devices operate similarly. These divided data are transferred from the adapter 102 to the host PC 101 in the order of arrival. In FIG. 19, data 0A (0), data 1A (0), data 2A (0), and data 3A (0) are transferred to the host PC 101 in this order.

ここで、ホストＰＣ１０１におけるＨＤＤ１８２１のアクセス動作について、図２０を参照して詳しく説明する。ＨＤＤ１８２１に記録されたファイルは、通常連続して配置される、図２０に示すように、ファイル０Ａ、ファイル１Ａ、ファイル２Ａ、ファイル３Ａのように物理的に連続した領域が確保される。これらのファイルに対して、データ０Ａ（０）、データ１Ａ（０）、データ２Ａ（０）の順でアクセスすると、アクセス毎にＨＤＤ１８２１のヘッドが移動（シーク）が発生する。シークは、物理的にヘッドが移動するために、移動時間が大きく、転送速度が低下するということにつながる。 Here, the access operation of the HDD 1821 in the host PC 101 will be described in detail with reference to FIG. The files recorded in the HDD 1821 are normally arranged continuously, and as shown in FIG. 20, physically continuous areas such as a file 0A, a file 1A, a file 2A, and a file 3A are secured. When these files are accessed in the order of data 0A (0), data 1A (0), and data 2A (0), the head of the HDD 1821 moves (seeks) for each access. Seek leads to a long movement time and a reduced transfer speed because the head physically moves.

図２１は、データ送出制御部１８２１により、所定の条件を満たした上で転送した場合の転送動作を説明するための図である。図２１に示すように、ファイル０Ａにおいては、データ０Ａ（０）、データ０Ａ（１）、データ０Ａ（２）、データ０Ａ（３）をまとめて転送する結果を示している。この例では、データ０Ａ（０）、データ０Ａ（１）、データ０Ａ（２）、データ０Ａ（３）の転送を行った後に、シークが発生することになる。同様にファイル１Ａ、ファイル２Ａ、ファイル３Ａも動作すると、シークの発生回数が４分の１になり、全体の転送速度が向上する。 FIG. 21 is a diagram for explaining a transfer operation when data transmission control unit 1821 performs transfer after satisfying a predetermined condition. As shown in FIG. 21, in the file 0A, data 0A (0), data 0A (1), data 0A (2), and data 0A (3) are transferred together. In this example, a seek occurs after data 0A (0), data 0A (1), data 0A (2), and data 0A (3) are transferred. Similarly, when the file 1A, the file 2A, and the file 3A are also operated, the number of seeks is reduced to a quarter, and the overall transfer speed is improved.

かかる構成によれば、アダプタ１０２に対して、ホストＰＣ１０１の動作制約通知部６１１が動作制約を通知し、メモリデバイス１０３のデバイス情報通知部１３２がデバイス情報を通知し、アダプタ１０２の拡張機能有効化部１２１がメモリデバイス１０３の拡張機能を有効にすることにより、ホストＰＣ１０１の制約を満たした上で、メモリデバイス１０３標準の転送速度を超えて高速にデータ転送を行うことができる。 According to this configuration, the operation restriction notification unit 611 of the host PC 101 notifies the adapter 102 of the operation restriction, the device information notification unit 132 of the memory device 103 notifies the device information, and the extended function of the adapter 102 is activated. By enabling the extended function of the memory device 103 by the unit 121, data transfer can be performed at a high speed exceeding the standard transfer speed of the memory device 103 while satisfying the restrictions of the host PC 101.

また、アダプタ１０２の新プロトコル生成部９２１により、ホストＰＣ１０１側とメモリデバイス１０３側の転送の冗長部分を削除することにより、転送を効率化することができる。 Further, the transfer can be made more efficient by deleting redundant portions of the transfer on the host PC 101 side and the memory device 103 side by the new protocol generation unit 921 of the adapter 102.

また、メモリデバイス１０３のそれぞれのフラッシュメモリモジュール内での転送順序を固定し、アダプタ１０２がフラッシュメモリモジュールごとに領域判別部１３２５で転送経過を確認し、ホストＰＣ１０１への転送開始までの時間を短縮することができ高速な転送が可能になる。 In addition, the transfer order in each flash memory module of the memory device 103 is fixed, and the adapter 102 confirms the transfer progress by the area determination unit 1325 for each flash memory module and shortens the time until the transfer to the host PC 101 is started. Can be transferred at high speed.

また、アダプタ１０２に、データ送出制御部１８２１を設けてホストＰＣ１０１へのデータ転送を行う条件を設定することにより、ホストＰＣ１０１内にＨＤＤ１８２１のようにシークにより転送時間が低下するデバイスに対しても、転送速度の低下を最低限にすることができる。 In addition, by setting a condition for performing data transfer to the host PC 101 by providing the data transmission control unit 1821 in the adapter 102, even for a device whose transfer time is reduced due to seeking, such as the HDD 1821, in the host PC 101. A decrease in transfer speed can be minimized.

本発明にかかるメモリデバイスおよびメモリデバイス制御装置は、従来の標準ＰＣのＩＦで接続するメモリデバイスなどを、標準ＰＣのより高速なＩＦで接続する場合、標準ＰＣとメモリデバイスの性能を最大限に引き出すことが可能になるもので、パーソナルコンピュータ（ＰＣ）やディジタルカメラなどの記録媒体として利用される不揮発性メモリデバイスなどのメモリデバイスおよびメモリデバイス制御装置として有用である。 The memory device and the memory device control apparatus according to the present invention maximize the performance of the standard PC and the memory device when the memory device connected with the IF of the conventional standard PC is connected with the higher speed IF of the standard PC. It can be pulled out and is useful as a memory device such as a non-volatile memory device used as a recording medium for a personal computer (PC) or a digital camera, and a memory device controller.

本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図1 is a block diagram showing a configuration of a memory device and a memory device control apparatus according to Embodiment 1 of the present invention. 本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置を説明するフロー図FIG. 1 is a flowchart illustrating a memory device and a memory device control apparatus according to Embodiment 1 of the present invention. 本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置のコマンドとデータの流れを説明するための模式図Schematic diagram for explaining the flow of commands and data of the memory device and the memory device control device according to the first embodiment of the present invention. 本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置のバッファ管理を説明する模式図（１）Schematic diagram for explaining buffer management of the memory device and the memory device control apparatus according to Embodiment 1 of the present invention (1) 本発明の実施の形態１におけるメモリデバイスおよびメモリデバイス制御装置のバッファ管理を説明する模式図（２）Schematic diagram for explaining buffer management of the memory device and the memory device controller in the first embodiment of the present invention (2) 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図The block diagram which shows the structure of the memory device and memory device control apparatus in Embodiment 2 of this invention 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置を説明する制限値を示す特性図FIG. 5 is a characteristic diagram showing limit values for explaining a memory device and a memory device control apparatus according to Embodiment 2 of the present invention; 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置を説明する制限値を示す特性図FIG. 5 is a characteristic diagram showing limit values for explaining a memory device and a memory device control apparatus according to Embodiment 2 of the present invention; 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置を説明する制限値を示す特性図FIG. 5 is a characteristic diagram showing limit values for explaining a memory device and a memory device control apparatus according to Embodiment 2 of the present invention; 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置を説明する制限値を示す特性図FIG. 5 is a characteristic diagram showing limit values for explaining a memory device and a memory device control apparatus according to Embodiment 2 of the present invention; 本発明の実施の形態２におけるメモリデバイスおよびメモリデバイス制御装置を説明するフロー図FIG. 5 is a flowchart for explaining a memory device and a memory device control apparatus according to Embodiment 2 of the present invention. 本発明の実施の形態３におけるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図The block diagram which shows the structure of the memory device and memory device control apparatus in Embodiment 3 of this invention 本発明の実施の形態３におけるメモリデバイスおよびメモリデバイス制御装置の処理データの流れを説明する模式図Schematic diagram for explaining the flow of processing data of the memory device and the memory device control apparatus according to Embodiment 3 of the present invention. 本発明の実施の形態４におけるメモリデバイスおよびメモリデバイス制御装置のテーブルを説明する模式図Schematic diagram illustrating a table of a memory device and a memory device control apparatus according to Embodiment 4 of the present invention. 本発明の実施の形態５におけるメモリデバイスおよびメモリデバイス制御装置のプロトコル変換を説明する模式図Schematic diagram illustrating protocol conversion of a memory device and a memory device control device according to Embodiment 5 of the present invention 本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図The block diagram which shows the structure of the memory device and memory device control apparatus in Embodiment 6 of this invention 本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図（１）Schematic diagram for explaining data transfer of a memory device and a memory device control apparatus in Embodiment 6 of the present invention (1) 本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図（２）Schematic diagram for explaining data transfer of the memory device and the memory device control apparatus according to Embodiment 6 of the present invention (2) 本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図（３）Schematic diagram for explaining data transfer of the memory device and the memory device control apparatus according to Embodiment 6 of the present invention (3) 本発明の実施の形態６におけるメモリデバイスおよびメモリデバイス制御装置のデータ転送を説明する模式図（４）Schematic diagram for explaining data transfer of the memory device and the memory device control apparatus in Embodiment 6 of the present invention (4) 本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図The block diagram which shows the structure of the memory device and memory device control apparatus in Embodiment 7 of this invention 本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置を説明する模式図（１）Schematic diagram for explaining a memory device and a memory device control apparatus according to Embodiment 7 of the present invention (1) 本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置のＨＤＤ上のアクセス順を示す模式図（１）Schematic diagram (1) showing the access order on the HDD of the memory device and the memory device control apparatus according to the seventh embodiment of the present invention 本発明の実施の形態７におけるメモリデバイスおよびメモリデバイス制御装置のＨＤＤ上のアクセス順を示す模式図（２）Schematic diagram (2) showing the access order on the HDD of the memory device and the memory device control apparatus according to the seventh embodiment of the present invention 従来のメモリデバイスおよびメモリデバイス制御装置の構成を示すブロック図Block diagram showing the configuration of a conventional memory device and memory device control device

符号の説明Explanation of symbols

１０１ホストＰＣ
１０２アダプタ
１０３メモリデバイス
１２１拡張機能有効化部
１２２デバイス情報要求部
１３１拡張機能制御部
１３２デバイス情報通知部
６１１動作制約通知部
６２１拡張機能選択部
９２１新プロトコル生成部
９３１新プロトコル制御部
１３２１共有メモリ
１３２２ＩＦ制御部
１３２３ＣＰＵ
１３２４領域カウンタ
１３２５領域判別部
１３３０フラッシュメモリモジュール０
１３３１フラッシュメモリモジュール１
１３３２フラッシュメモリモジュール２
１３３３フラッシュメモリモジュール３
１８１１ＨＤＤ
１８２１データ送出制御部
１８２２速度計測部
１８３０メモリデバイス０
１８３１メモリデバイス１
１８３２メモリデバイス２
１８３３メモリデバイス３ 101 Host PC
DESCRIPTION OF SYMBOLS 102 Adapter 103 Memory device 121 Extended function enabling part 122 Device information request part 131 Extended function control part 132 Device information notification part 611 Operation restriction notification part 621 Extended function selection part 921 New protocol generation part 931 New protocol control part 1321 Shared memory 1322 IF control unit 1323 CPU
1324 area counter 1325 area discriminating unit 1330 flash memory module 0
1331 Flash memory module 1
1332 Flash memory module 2
1333 Flash memory module 3
1811 HDD
1821 Data transmission control unit 1822 Speed measurement unit 1830 Memory device 0
1831 Memory device 1
1832 Memory device 2
1833 Memory device 3

Claims

メモリデバイス制御装置と所定のインターフェースで接続可能なメモリデバイスであって、
複数のメモリモジュールを備え、
それぞれの前記メモリモジュール内でのデータを前記メモリデバイス制御装置にアドレスの順序で転送する、メモリデバイス。 A memory device that can be connected to a memory device control device through a predetermined interface,
With multiple memory modules,
A memory device that transfers data in each of the memory modules to the memory device controller in the order of addresses.

複数のメモリモジュールを備えたメモリデバイスと所定のインターフェースで接続可能なメモリデバイス制御装置であって、
当該装置に前記メモリデバイスが接続されたことを認識した時に、前記メモリデバイスに対してデバイス情報を要求するデバイス情報要求手段と、
前記メモリデバイスから取得したデータを記憶する共有メモリと、
前記共有メモリとのデータ転送時に前記メモリモジュール単位で転送データのアドレスを判別する領域判別手段と、
前記領域判別手段における判別結果に基づいてデータ転送が完了した範囲を記憶する領域カウンタと、
前記領域カウンタの結果をもとに処理を行う中央演算処理部とを備えた、メモリデバイス制御装置。 A memory device control device connectable to a memory device having a plurality of memory modules through a predetermined interface,
Device information requesting means for requesting device information to the memory device when recognizing that the memory device is connected to the apparatus;
A shared memory for storing data obtained from the memory device;
An area discriminating unit for discriminating an address of transfer data in units of the memory module at the time of data transfer with the shared memory;
An area counter for storing a range in which data transfer is completed based on a determination result in the area determination unit;
A memory device control apparatus comprising: a central processing unit that performs processing based on a result of the area counter.

前記領域判別手段は、前記メモリデバイス内部のストライピング単位でデータを管理して、それぞれの領域の最終アドレスのデータが転送されたことを判別条件とする、請求項２記載のメモリデバイス制御装置。 3. The memory device control apparatus according to claim 2, wherein the area determination unit manages data in units of striping in the memory device, and uses a determination condition that data at the final address of each area is transferred.

当該装置はホスト機器に接続可能であり、
前記ホスト機器と前記共有メモリとの間でデータ転送を行うよう制御するインターフェース制御手段を、さらに備え、
前記中央演算処理部は、前記領域カウンタの結果をもとに、前記ホスト機器との転送を行うデータの範囲を確認して前記インターフェース制御手段へ転送の要求を行う、請求項２または３記載のメモリデバイス制御装置。 The device can be connected to a host device,
Interface control means for controlling data transfer between the host device and the shared memory, further comprising:
The said central processing part confirms the range of the data transferred with the said host apparatus based on the result of the said area counter, The transfer request | requirement is made to the said interface control means. Memory device controller.

前記領域判別手段は、前記ホスト機器へ転送するデータの転送サイズごとの領域で管理して、それぞれの領域の最終アドレスのデータが転送されたことを判別条件とする、請求項４記載のメモリデバイス制御装置。 5. The memory device according to claim 4, wherein the area determination unit manages the area for each transfer size of data to be transferred to the host device, and uses as a determination condition that the data at the final address of each area has been transferred. Control device.

ホスト機器とアダプタとを備え、複数のメモリデバイスを制御可能なメモリデバイス制御装置であって、
前記アダプタは、前記ホスト機器と前記メモリデバイスとの間の制御方式を変更して転送を行うデータ送出制御部を備えた、メモリデバイス制御装置。 A memory device control apparatus comprising a host device and an adapter and capable of controlling a plurality of memory devices,
The adapter is a memory device control device including a data transmission control unit that performs transfer by changing a control method between the host device and the memory device.

前記アダプタは、
前記共有メモリと前記インタフェース制御手段と、
前記ホスト機器と前記メモリデバイスとの間の転送速度を計測する速度計測部とを、さらに備え、
前記データ送出制御部は、前記速度計測部の測定値を元にデータ転送方式を選択する、請求項６記載のメモリデバイス制御装置。 The adapter is
The shared memory and the interface control means;
A speed measuring unit that measures a transfer speed between the host device and the memory device,
The memory device control apparatus according to claim 6, wherein the data transmission control unit selects a data transfer method based on a measurement value of the speed measurement unit.

前記データ送出制御部は、タイムスライス間隔で間欠的に転送を行い、当該タイムスライス間隔を変更して転送を行う、請求項７記載のメモリデバイス制御装置。 The memory device control apparatus according to claim 7, wherein the data transmission control unit performs transfer intermittently at time slice intervals, and performs transfer by changing the time slice intervals.

前記データ送出制御部は、転送サイズを変更して転送を行う、請求項７記載のメモリデバイス制御装置。 The memory device control apparatus according to claim 7, wherein the data transmission control unit performs transfer while changing a transfer size.