JP2010021800A

JP2010021800A - Delay circuit

Info

Publication number: JP2010021800A
Application number: JP2008180602A
Authority: JP
Inventors: Keiichi Sagehashi; 圭一提箸; Shunsuke Serizawa; 俊介芹沢
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2008-07-10
Filing date: 2008-07-10
Publication date: 2010-01-28
Anticipated expiration: 2028-07-10
Also published as: JP5017199B2

Abstract

<P>PROBLEM TO BE SOLVED: To lengthen the delay time of a delay circuit with a simple configuration. <P>SOLUTION: The delay circuit has a clock signal output circuit 310 outputting a first clock signal having a first pulse number per one scanning period of a video signal and a clock-signal adjusting circuit 330 receiving the first clock signal, stopping the first clock signal for a specified period within a blanking period of the video signal and outputting a second clock signal having a second pulse numbers smaller than the first pulse number per one scanning period. The delay circuit further has a sample hold circuit 101 delaying the video signal sampled by the second clock signal for a time from the start of sampling to second clock signal input equivalent to a first pulse number and then outputting the delayed video signal. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、映像信号処理に用いられる遅延回路に関する。 The present invention relates to a delay circuit used for video signal processing.

テレビ受信システムにはアナログ信号を遅延させる遅延回路が種々用いられている。
遅延回路の一例としては、特許文献１に示す構成を有するものがある。以下、図５を参照して、色櫛形フィルタに含まれる、ＰＡＬ方式の色差信号を１Ｈ遅延させる遅延回路１００について説明する。 Various delay circuits that delay analog signals are used in television reception systems.
As an example of the delay circuit, there is one having a configuration shown in Patent Document 1. The delay circuit 100 that delays the PAL color difference signal included in the color comb filter by 1H will be described below with reference to FIG.

遅延回路１００は、サンプルホールド回路１０１と、クロック信号出力回路１０２とから構成される。
サンプルホールド回路１０１は、複数のメモリ単位１１１−１〜１１１−ｍ、及びオペアンプ１１２からなるアナログメモリ回路１１０と、フリップフロップ（ＦＦ１〜ＦＦｍ）を有するシフトレジスタからなる制御回路１２０とから構成される。かかる構成のサンプルホールド回路１０１は、スイッチドキャパシタと呼ばれている。 The delay circuit 100 includes a sample hold circuit 101 and a clock signal output circuit 102.
The sample and hold circuit 101 includes an analog memory circuit 110 including a plurality of memory units 111-1 to 111-m and an operational amplifier 112, and a control circuit 120 including a shift register having flip-flops (FF1 to FFm). . The sample and hold circuit 101 having such a configuration is called a switched capacitor.

アナログメモリ回路１１０を構成するメモリ単位１１１−１〜１１−ｍは、１Ｈの色差信号に対するサンプリング数ｍ設けられる。これによって、アナログメモリ回路１１０に１Ｈ分の色差信号をサンプリングして保持できる。 The memory units 111-1 to 11 -m constituting the analog memory circuit 110 are provided with a sampling number m for 1H color difference signals. As a result, the analog memory circuit 110 can sample and hold the color difference signal for 1H.

メモリ単位１１１−１〜１１１−ｍの各々は、キャパシタＣと、色差信号の電圧値に応じた電圧をキャパシタに保持させるためのスイッチング素子Ｔｉａ、Ｔｉｂと、キャパシタＣの両端をオペアンプ１１２のフィードバック回路に接続するためのスイッチング素子Ｔｏａ、Ｔｏｂとを含んで構成される。以下、メモリ単位１１１−１を採り上げて説明する。 Each of the memory units 111-1 to 111-m includes a capacitor C, switching elements Tia and Tib for holding the voltage according to the voltage value of the color difference signal, and both ends of the capacitor C as feedback circuits of the operational amplifier 112. And switching elements Toa and Tob for connecting to. Hereinafter, the memory unit 111-1 will be taken and described.

メモリ単位１１１−１は、トランジスタＴｉａ、Ｔｏａ、Ｔｉｂ、Ｔｏｂ及びキャパシタＣを含んで構成される。
トランジスタＴｉａのゲートがハイレベルになると、トランジスタＴｉａのドレイン−ソース間を介してキャパシタＣの一端へ色差信号の電圧値が入力される。また、トランジスタＴｏａのゲートがハイレベルになると、トランジスタＴｏａのドレイン−ソース間を介してオペアンプ１１２の出力端子と、キャパシタＣの一端が接続される。 The memory unit 111-1 includes transistors Tia, Toa, Tib, Tob, and a capacitor C.
When the gate of the transistor Tia becomes high level, the voltage value of the color difference signal is input to one end of the capacitor C through the drain-source of the transistor Tia. Further, when the gate of the transistor Toa becomes high level, the output terminal of the operational amplifier 112 and one end of the capacitor C are connected via the drain-source of the transistor Toa.

トランジスタＴｉｂのゲートがハイレベルになると、トランジスタＴｉｂのドレイン−ソース間を介してキャパシタＣの他端が接地される。また、トランジスタＴｏｂのゲートがハイレベルになると、トランジスタＴｏｂのドレイン−ソース間を介してオペアンプ１１２の反転入力端子と、キャパシタＣの他端が接続される。 When the gate of the transistor Tib becomes high level, the other end of the capacitor C is grounded via the drain-source of the transistor Tib. Further, when the gate of the transistor Tob becomes high level, the inverting input terminal of the operational amplifier 112 and the other end of the capacitor C are connected via the drain-source of the transistor Tob.

メモリ単位１１１−２〜１１１−ｍについてもメモリ単位１１１−１と同様の構成を有する。メモリ単位１１１−１のトランジスタＴｉａ及びトランジスタＴｉｂのゲートは短絡され、次段のメモリ単位１１１−２のトランジスタＴｏａ及びトランジスタＴｏｂのゲートに共通に接続される。同様に、メモリ単位１１１−（ｎ−１）（ｎ＝１、２、…、ｍ）もそれぞれ次段のメモリ単位１１１−ｎに接続される。 The memory units 111-2 to 111-m have the same configuration as the memory unit 111-1. The gates of the transistor Tia and the transistor Tib of the memory unit 111-1 are short-circuited, and are connected in common to the gates of the transistor Toa and the transistor Tob of the next memory unit 111-2. Similarly, the memory unit 111- (n−1) (n = 1, 2,..., M) is also connected to the next-stage memory unit 111-n.

制御回路１２０は、複数のメモリ単位１１１−１〜１１１−ｍの中から色差信号の電圧値を記憶させるメモリ単位と色差信号の電圧値を出力させるメモリ単位とを順に選択するために設けられる。制御回路１２０は、メモリ単位１１１−１〜１１１−ｍと等しい数ｍのＦＦ１〜ＦＦｍの直列回路であるシフトレジスタを含んで構成される。 The control circuit 120 is provided to sequentially select a memory unit that stores the voltage value of the color difference signal and a memory unit that outputs the voltage value of the color difference signal from among the plurality of memory units 111-1 to 111 -m. The control circuit 120 includes a shift register that is a serial circuit of a number m of FF1 to FFm equal to the memory units 111-1 to 111-m.

ＦＦ（ｎ−１）のＱ端子はそれぞれ次段のＦＦｎのＤ端子に接続される。第１段目のＦＦ１のＤ端子には、１Ｈの開始を示す水平同期パルスが入力される。ＦＦ１〜ＦＦｍのクロック端子（Ｃ端子）には共通に、クロック信号出力回路１０２からサンプリング周期に同期したクロック信号のパルスが入力される。 The Q terminal of FF (n−1) is connected to the D terminal of FFn in the next stage. A horizontal synchronization pulse indicating the start of 1H is input to the D terminal of the first-stage FF1. A clock signal pulse synchronized with the sampling period is input from the clock signal output circuit 102 to the clock terminals (C terminals) of FF1 to FFm in common.

また、ＦＦ（ｎ−１）のＱ端子は、第（ｎ−１）段のメモリ単位１１１−ｎのトランジスタＴｉａ、Ｔｉｂのゲート、及び第ｎ段のメモリ単位１１１−ｎのトランジスタＴｏａ、Ｔｏｂのゲートに共通に接続される。但し、第１段のメモリ単位１１１−１のトランジスタＴｏａ、ＴｏｂのゲートにはＦＦｍのＱ端子が接続される。 The Q terminal of FF (n−1) is connected to the gates of the transistors Tia and Tib of the (n−1) th memory unit 111-n and the transistors Toa and Tob of the nth memory unit 111-n. Commonly connected to the gate. However, the Q terminal of FFm is connected to the gates of the transistors Toa and Tob of the first-stage memory unit 111-1.

以上の構成によって、クロック信号出力回路１０２から制御回路１２０へ、クロック信号のパルスが入力されるたびに、シフトレジスタの次段に水平同期パルスがシフトされる。クロック信号のパルスが（ｎ−１）回入力されると、ＦＦ（ｎ−１）のＱ端子がハイレベルに維持され、メモリ単位１１１−（ｎ−１）のキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−ｎのキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。 With the above configuration, every time a clock signal pulse is input from the clock signal output circuit 102 to the control circuit 120, the horizontal synchronization pulse is shifted to the next stage of the shift register. When the pulse of the clock signal is input (n−1) times, the Q terminal of FF (n−1) is maintained at the high level, and the voltage value of the color difference signal is applied to the capacitor C of the memory unit 111- (n−1). Is sampled and held, and a voltage corresponding to the voltage value of the color difference signal held in the capacitor C of the memory unit 111-n is output from the operational amplifier 112.

但し、ｍ回目のパルスについては、ＦＦｍのＱ端子がハイレベルに維持され、メモリ単位１１１−ｍのキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。よって、１Ｈのサンプリング数ｍに応じて設定された、制御回路１２０のシフトレジスタの段数及び、メモリ単位１１１の個数と、サンプリング周波数に一致させたクロック信号の周波数によって、遅延回路１００は、入力された色差信号を１Ｈ遅延させて出力させる。 However, for the m-th pulse, the Q terminal of FFm is maintained at a high level, and the voltage value of the color difference signal is newly sampled and held in the capacitor C of the memory unit 111-m, and the capacitor of the memory unit 111-1 A voltage corresponding to the voltage value of the color difference signal held in C is output from the operational amplifier 112. Therefore, the delay circuit 100 is input according to the number of stages of the shift register of the control circuit 120, the number of memory units 111, and the frequency of the clock signal matched with the sampling frequency, which is set according to the sampling number m of 1H. The color difference signal is output with a delay of 1H.

以上より、遅延回路１００に色差信号が入力されてから出力されるまでの遅延時間は、主に、制御回路１２０のシフトレジスタの段数、及びメモリ単位１１１の個数と、遅延回路１００に供給されるクロック信号の周波数と、によって定められる。
特開２００７−３６８７２号公報 As described above, the delay time from when the color difference signal is input to the delay circuit 100 until it is output is mainly supplied to the number of shift registers of the control circuit 120, the number of memory units 111, and the delay circuit 100. And the frequency of the clock signal.
JP 2007-36872 A

ところで、上記のような遅延回路を設計・製造して映像信号処理システムに組み込もうとした際に、アナログ信号が遅延回路に入力されるまでの間の配線インピーダンスや、遅延回路から出力される遅延信号を伝送するための伝送経路の配線インピーダンス等を考慮すると、遅延回路自体の遅延時間の微調整を必要とする場合がある。
この場合、例えば、遅延回路に供給されるクロック信号の周波数（サンプリング周波数）の変更をすることが考えられる。しかしながら、かかるクロック信号の周波数の変更は、セットアップタイムやホールドタイム等のクロック制約に基づき限界設計されている等の理由で、全ての面で最適なクロック信号の周波数を試行錯誤で検出する必要がある等、現実的には困難な場合が多い。
また、例えば、制御回路のシフトレジスタの段数及び、メモリ単位の個数を変更することが考えられる。しかしながら、かかる変更によって、遅延回路全体の設計変更が必要となり、特に、遅延回路が複数層の集積回路で構成されている場合には全層変更となる恐れがある。
上記のとおり、遅延回路自体の遅延時間の微調整を試みた場合、大規模な修正を要し、非効率的な試行錯誤の調整が必要となり、遅延回路ひいては当該遅延回路を用いた映像信号処理システムのコストアップを引き起こす恐れがある。 By the way, when an attempt is made to design and manufacture the delay circuit as described above and incorporate it into the video signal processing system, the wiring impedance until the analog signal is input to the delay circuit, or the delay circuit outputs it. Considering the wiring impedance of the transmission path for transmitting the delay signal, it may be necessary to finely adjust the delay time of the delay circuit itself.
In this case, for example, it is conceivable to change the frequency (sampling frequency) of the clock signal supplied to the delay circuit. However, such a change in the frequency of the clock signal needs to be detected by trial and error in terms of the optimal clock signal frequency in all aspects because it is designed to be limited based on clock constraints such as setup time and hold time. In many cases, it is difficult in practice.
Further, for example, it is conceivable to change the number of shift registers of the control circuit and the number of memory units. However, such a change requires a design change of the entire delay circuit. In particular, when the delay circuit is composed of a plurality of layers of integrated circuits, there is a possibility that the entire layer is changed.
As described above, when trying to finely adjust the delay time of the delay circuit itself, a large-scale correction is required, and inefficient trial-and-error adjustment is required. The video signal processing using the delay circuit and thus the delay circuit is necessary. There is a risk of increasing the cost of the system.

前記課題を解決するための主たる本発明は、映像信号の１走査期間あたり第１パルス数を有する第１のクロック信号を出力するクロック信号出力回路と、前記第１のクロック信号が入力され、前記映像信号の帰線消去期間内における所定周期の間に前記第１のクロック信号を停止し、前記１走査期間あたり前記第１パルス数より少ない第２パルス数を有した第２のクロック信号を出力するクロック信号調整回路と、前記第２のクロック信号によってサンプリングされた前記映像信号を、当該サンプリング開始から前記第２のクロック信号が前記第１パルス数分入力されるまでの間、遅延させて出力するサンプルホールド回路と、を有する遅延回路である。
本発明の他の特徴については、添付図面及び本明細書の記載により明らかとなる。 A main aspect of the present invention for solving the above problems is that a clock signal output circuit that outputs a first clock signal having a first number of pulses per scanning period of a video signal, the first clock signal being input, The first clock signal is stopped during a predetermined period in the blanking period of the video signal, and a second clock signal having a second pulse number smaller than the first pulse number is output per scanning period. And the video signal sampled by the second clock signal are output after being delayed from the start of sampling until the second clock signal is input by the number of the first pulses. A delay circuit having a sample and hold circuit.
Other features of the present invention will become apparent from the accompanying drawings and the description of this specification.

本発明によれば、遅延回路の遅延時間を簡易な構成によって延長できる。 According to the present invention, the delay time of the delay circuit can be extended with a simple configuration.

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of this specification and the accompanying drawings.

＜＜遅延回路の構成＞＞
本実施形態に係る遅延回路３００は、テレビ受信システムにおける既存の水平偏向回路１８に含まれる構成を流用して構成されている。尚、遅延回路３００は、ＰＡＬ方式の色復調回路の色櫛形フィルタに適用され、色差信号を遅延させる用途に用いられる。 << Configuration of delay circuit >>
The delay circuit 300 according to the present embodiment is configured by using the configuration included in the existing horizontal deflection circuit 18 in the television reception system. The delay circuit 300 is applied to a color comb filter of a PAL color demodulation circuit and is used for delaying a color difference signal.

以下、図１を参照して、遅延回路３００の概略構成について説明する。尚、図１に示す構成のうち、図５に示すものと同一の構成については同一の番号を付し、その説明を省略する。遅延回路３００は、クロック信号出力回路３１０と、タイミングパルス発生回路３２０と、クロック信号調整回路３３０と、サンプルホールド回路１０１と、から構成される。 Hereinafter, a schematic configuration of the delay circuit 300 will be described with reference to FIG. 1 that are the same as those shown in FIG. 5 are given the same reference numerals, and descriptions thereof are omitted. The delay circuit 300 includes a clock signal output circuit 310, a timing pulse generation circuit 320, a clock signal adjustment circuit 330, and a sample hold circuit 101.

クロック信号出力回路３１０は、不図示の同期分離回路によってコンポジット映像信号から分離された水平同期信号が入力される。また、クロック信号出力回路３１０は、水平同期信号に同期する第１のクロック信号ＣＬＫ１（第１のクロック信号）を出力する。第１のクロック信号ＣＬＫ１は、水平同期信号の１周期である１水平走査期間（１Ｈ）あたりに、第１パルス数を有する。 The clock signal output circuit 310 receives a horizontal synchronization signal separated from the composite video signal by a synchronization separation circuit (not shown). The clock signal output circuit 310 outputs a first clock signal CLK1 (first clock signal) that is synchronized with the horizontal synchronization signal. The first clock signal CLK1 has the first number of pulses per one horizontal scanning period (1H) that is one cycle of the horizontal synchronizing signal.

タイミングパルス発生回路３２０は、第１のクロック信号ＣＬＫ１が入力され、タイミングパルスと、水平同期パルスを発生する。タイミングパルスは、コンポジット映像信号における後述の帰線消去期間内に発生され、第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）を自然数倍（１倍、２倍、・・・、ｎ倍）したパルス幅（第２のパルス幅）を有する。また、水平同期パルスは１Ｈの開始を示し、第１のクロック信号ＣＬＫ１の１周期より短いパルス幅を有する。 The timing pulse generation circuit 320 receives the first clock signal CLK1 and generates a timing pulse and a horizontal synchronization pulse. The timing pulse is generated within a blanking period to be described later in the composite video signal, and the pulse width (first pulse width) of the first clock signal CLK1 is a natural number multiple (1 ×, 2 ×,... n times the pulse width (second pulse width). The horizontal synchronization pulse indicates the start of 1H and has a pulse width shorter than one cycle of the first clock signal CLK1.

クロック信号調整回路３３０は、第１のクロック信号ＣＬＫ１及びタイミングパルスが入力され、第２のクロック信号ＣＬＫ２（第２のクロック信号）を出力する。第２のクロック信号ＣＬＫ２は、タイミングパルスのパルス幅の間、第１のクロック信号ＣＬＫ１のパルスの信号レベルが保持された信号である。よって、第２のクロック信号ＣＬＫ２は、１Ｈあたりに、第１パルス数より少ない第２パルス数を有する。尚、第２のクロック信号ＣＬＫ２は、サンプルホールド回路１０１において、サンプリング周期に同期したクロック信号となる。 The clock signal adjustment circuit 330 receives the first clock signal CLK1 and the timing pulse, and outputs a second clock signal CLK2 (second clock signal). The second clock signal CLK2 is a signal in which the signal level of the pulse of the first clock signal CLK1 is held during the pulse width of the timing pulse. Therefore, the second clock signal CLK2 has a second pulse number smaller than the first pulse number per 1H. The second clock signal CLK2 is a clock signal synchronized with the sampling period in the sample hold circuit 101.

以下、図２及び図３を参照して、水平偏向回路１８の構成と遅延回路３００の構成との関係、及び遅延回路３００の詳細な構成について説明する。図２及び図３に示す構成のうち、図５に示すものと同一の構成については同一番号を付し、その説明を省略する。 The relationship between the configuration of the horizontal deflection circuit 18 and the configuration of the delay circuit 300 and the detailed configuration of the delay circuit 300 will be described below with reference to FIGS. 2 and 3 that are the same as those shown in FIG. 5 are given the same reference numerals and descriptions thereof are omitted.

遅延回路３００は、クロック信号調整回路３３０と、サンプルホールド回路１０１と、水平偏向回路１８の一部であるクロック信号出力回路３１０及びタイミングパルス発生回路３２０とにより構成される。尚、水平偏向回路１８は、クロック信号出力回路３１０及びタイミングパルス発生回路３２０の他に、水平出力回路１８０を有する。 The delay circuit 300 includes a clock signal adjustment circuit 330, a sample hold circuit 101, a clock signal output circuit 310 and a timing pulse generation circuit 320 that are part of the horizontal deflection circuit 18. The horizontal deflection circuit 18 has a horizontal output circuit 180 in addition to the clock signal output circuit 310 and the timing pulse generation circuit 320.

クロック信号出力回路３１０は、電圧制御発振器（ＶＣＯ）３１１と、ローパスフィルタ（ＬＰＦ）３１２と、位相比較器３１３とから構成される。ＶＣＯ３１１はｍ（ｍは１Ｈあたりのサンプリング数）×ｆＨ（ｆＨは水平同期信号周波数）の周波数で発振し、位相比較器３１３及びＬＰＦ３１２の出力電圧によりその周波数及び位相が制御される結果、第１のクロック信号ＣＬＫ１を出力する。 The clock signal output circuit 310 includes a voltage controlled oscillator (VCO) 311, a low pass filter (LPF) 312, and a phase comparator 313. The VCO 311 oscillates at a frequency of m (m is the number of samplings per 1H) × fH (fH is the horizontal synchronizing signal frequency), and the frequency and phase are controlled by the output voltages of the phase comparator 313 and the LPF 312. The clock signal CLK1 is output.

タイミングパルス発生回路３２０は、分周器３２１と、カウンタ部３２２とから構成される。分周器３２１は、ＶＣＯ３１１から出力される第１のクロック信号ＣＬＫ１をｍ分周し、周波数ｆＨのリセット信号を出力する。カウンタ部３２２は、第１のクロック信号ＣＬＫ１とリセット信号が入力される。そして、カウンタ部３２２は、第１のクロック信号ＣＬＫ１のパルス数をカウントし、リセット信号によって当該カウント値をリセットする。 The timing pulse generation circuit 320 includes a frequency divider 321 and a counter unit 322. The frequency divider 321 divides the first clock signal CLK1 output from the VCO 311 by m and outputs a reset signal having a frequency fH. The counter unit 322 receives the first clock signal CLK1 and the reset signal. Then, the counter unit 322 counts the number of pulses of the first clock signal CLK1, and resets the count value by a reset signal.

また、カウンタ部３２２はカウントデータをデコードするデコーダを含み、第１のクロック信号ＣＬＫ１のカウント値が所定の閾値となると、所定パルス幅のパルス信号を発生させる。つまり、カウンタ部３２２は周波数ｆＨの様々なタイミングで、様々なパルス幅を有するパルス信号を発生する。本実施形態に係る、カウンタ部３２２は、タイミングパルスと、水平同期パルスと、水平ドライブパルスとを出力する。水平ドライブパルスは、水平同期信号に同期させて電子ビームに水平走査をさせるための信号であり、水平出力回路１８０へ入力される。 The counter unit 322 includes a decoder that decodes the count data, and generates a pulse signal having a predetermined pulse width when the count value of the first clock signal CLK1 reaches a predetermined threshold value. That is, the counter unit 322 generates pulse signals having various pulse widths at various timings with the frequency fH. The counter unit 322 according to this embodiment outputs a timing pulse, a horizontal synchronization pulse, and a horizontal drive pulse. The horizontal drive pulse is a signal for causing the electron beam to perform horizontal scanning in synchronization with the horizontal synchronization signal, and is input to the horizontal output circuit 180.

リセット信号は、水平同期信号と共に位相比較器３１３に入力され、位相比較器３１３によって、リセット信号の位相と水平同期信号の位相とが比較される。これによって、ＶＣＯ３１１と、分周器３２１と、位相比較器３１３と、ＬＰＦ３１２とによってＰＬＬ回路が構成されるため、クロック信号出力回路３１０は、水平同期信号と同期した第１のクロック信号ＣＬＫ１を出力する。また、タイミングパルス発生回路３２０は、それぞれ水平同期信号と同期した、タイミングパルスと、水平同期パルスと、水平ドライブパルスとを発生する。 The reset signal is input to the phase comparator 313 together with the horizontal synchronization signal, and the phase comparator 313 compares the phase of the reset signal with the phase of the horizontal synchronization signal. Thus, the PLL circuit is configured by the VCO 311, the frequency divider 321, the phase comparator 313, and the LPF 312. Therefore, the clock signal output circuit 310 outputs the first clock signal CLK1 synchronized with the horizontal synchronization signal. To do. The timing pulse generation circuit 320 generates a timing pulse, a horizontal synchronization pulse, and a horizontal drive pulse that are synchronized with the horizontal synchronization signal.

水平出力回路１８０は、水平ドライブパルス信号をＤ／Ａ変換することで、水平同期信号と同期して電子ビーム（不図示）を水平走査させるための水平偏向波（水平駆動信号）を水平偏向コイル（不図示）に出力する。水平偏向波に応じて駆動される電子ビームは、ディスプレイ（不図示）に映像を表示するための有効走査、及び電子ビームを次の走査線の開始点まで戻す帰線走査を行う。 The horizontal output circuit 180 converts a horizontal drive pulse signal from digital to analog, thereby generating a horizontal deflection wave (horizontal drive signal) for horizontally scanning an electron beam (not shown) in synchronization with the horizontal synchronization signal. (Not shown). The electron beam driven in accordance with the horizontal deflection wave performs effective scanning for displaying an image on a display (not shown) and return scanning for returning the electron beam to the start point of the next scanning line.

尚、帰線走査期間中のコンポジット映像信号は画像再現には不要である。よって、帰線走査期間中は、確実にコンポジット映像信号をカットオフして、ディスプレイの画面には不要な画像が再現されないように、帰線走査期間の前後を含んだ期間を帰線消去期間としている。帰線消去期間のコンポジット映像信号は、クランプ回路（不図示）によってペデスタルレベルを黒レベル以下に固定されるため、コンポジット映像信号のうち、帰線消去期間を除いた、有効走査期間のみディスプレイの画面に画像表示される。帰線消去期間中には水平同期信号が含まれ、帰線消去期間は、水平同期信号から前の部分であるフロントポーチと、水平同期信号から後ろの部分であるバックポーチとから構成される。 The composite video signal during the blanking scan period is not necessary for image reproduction. Therefore, during the blanking period, the period including the period before and after the blanking period is set as the blanking period so that the composite video signal is surely cut off and unnecessary images are not reproduced on the display screen. Yes. Since the composite video signal in the blanking period is fixed to a black level or less by a clamp circuit (not shown), only the effective scanning period of the composite video signal excluding the blanking period is displayed on the display screen. An image is displayed. A horizontal sync signal is included in the blanking period, and the blanking period is composed of a front porch that is a part before the horizontal sync signal and a back porch that is a part after the horizontal sync signal.

クロック信号調整回路３３０は、ＮＡＮＤゲートから構成され、第１のクロック信号ＣＬＫ１と、タイミングパルスとの否定論理積を第２のクロック信号ＣＬＫ２とし、サンプルホールド回路１０１へ出力する。 The clock signal adjustment circuit 330 includes a NAND gate, and outputs a negative logical product of the first clock signal CLK1 and the timing pulse as the second clock signal CLK2 to the sample hold circuit 101.

＜＜遅延回路の動作＞＞
以下、図４のタイミングチャートを基に、本実施形態に係る遅延回路の動作例について説明する。
テレビ受信システムの映像検波回路（不図示）より出力されたコンポジット映像信号から、同期分離回路によって分離された水平同期信号は、クロック信号出力回路３１０に入力される。クロック信号出力回路３１０から、水平同期信号に同期した、例えば、４ＭＨｚの周波数を有する第１のクロック信号ＣＬＫ１が出力される。 << Operation of delay circuit >>
Hereinafter, an operation example of the delay circuit according to the present embodiment will be described based on the timing chart of FIG.
A horizontal synchronization signal separated by a synchronization separation circuit from a composite video signal output from a video detection circuit (not shown) of the television reception system is input to a clock signal output circuit 310. The clock signal output circuit 310 outputs a first clock signal CLK1 having a frequency of 4 MHz, for example, synchronized with the horizontal synchronization signal.

ところで、ＰＡＬ方式のコンポジット映像信号の水平走査周波数（水平同期信号周波数ｆＨ）は１５．６２５ｋＨｚである。よって、分周器３２１によって、第１のクロック信号ＣＬＫ１が２５６分周され、周波数ｆＨの水平同期信号と同一周波数のリセット信号が出力される。 By the way, the horizontal scanning frequency (horizontal synchronization signal frequency fH) of the PAL composite video signal is 15.625 kHz. Therefore, the frequency divider 321 divides the first clock signal CLK1 by 256 and outputs a reset signal having the same frequency as the horizontal synchronization signal having the frequency fH.

また、カウンタ部３２２において、第１のクロック信号ＣＬＫ１のパルス数のカウント値がリセット信号によってリセットされる。つまり、カウンタ部３２２は、水平同期信号ごとに第１のクロック信号ＣＬＫ１のパルス数のカウントを開始する。よって、カウンタ部３２２は１Ｈごとに第１のクロック信号ＣＬＫ１の２５６パルス数（第１パルス数）をカウントする。そして、カウンタ部３２２のカウント値が、１Ｈ中の水平帰線消去期間にカウントされる所定のカウント値（所定の閾値）となると、カウンタ部３２２によって、第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅（第２のパルス幅）のタイミングパルスが出力される。 In the counter unit 322, the count value of the number of pulses of the first clock signal CLK1 is reset by a reset signal. That is, the counter unit 322 starts counting the number of pulses of the first clock signal CLK1 for each horizontal synchronization signal. Therefore, the counter unit 322 counts 256 pulses (first pulse number) of the first clock signal CLK1 every 1H. When the count value of the counter unit 322 becomes a predetermined count value (predetermined threshold value) counted during the horizontal blanking interval during 1H, the counter unit 322 causes the pulse width (first count) of the first clock signal CLK1 to be counted. Timing pulse having a pulse width (second pulse width) that is larger than one pulse width and smaller than one cycle of the first clock signal CLK1 is output.

尚、所定のカウント値とは、例えば、ＰＡＬ方式のコンポジット映像信号の場合１Ｈの周期のうち略１／６程度が水平帰線消去期間として規定されている。よって、２５６カウント／Ｈのうち、カウント開始から、水平同期信号のパルス幅の期間及びバックポーチ期間、又は２５６カウント終了直前のフロントポーチ期間に出力される、第１のクロック信号ＣＬＫ１の略４２パルス程度のうち、何れかのパルスのカウント値である。 For example, in the case of a PAL composite video signal, the predetermined count value is defined as about 1/6 of the 1H period as the horizontal blanking period. Therefore, out of 256 counts / H, approximately 42 pulses of the first clock signal CLK1 output in the period of the pulse width of the horizontal synchronization signal and the back porch period from the start of counting, or in the front porch period immediately before the end of 256 counting. This is the count value of any pulse.

タイミングパルス及び第１のクロック信号ＣＬＫ１から、クロック信号調整回路３３０によって、第２のクロック信号ＣＬＫ２が出力される。尚、タイミングパルスのパルス幅（第２パルス幅）の期間が、本願請求項に係る帰線消去期間内における所定周期に該当する。 From the timing pulse and the first clock signal CLK1, the clock signal adjusting circuit 330 outputs the second clock signal CLK2. Note that the period of the pulse width (second pulse width) of the timing pulse corresponds to a predetermined period within the blanking period according to the claims of the present application.

ここでは、タイミングパルスのパルス幅（第２のパルス幅）を第１のクロック信号ＣＬＫ１のパルス幅（第１のパルス幅）より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅、としたので、第２のクロック信号ＣＬＫ２の１Ｈあたりのパルス数は、第１のクロック信号ＣＬＫ１の１Ｈあたりのパルス数よりも１パルス少ない２５５パルス数（第２パルス数）となる。 Here, the pulse width (second pulse width) of the timing pulse is larger than the pulse width (first pulse width) of the first clock signal CLK1, and is smaller than one cycle of the first clock signal CLK1. Therefore, the number of pulses per 1H of the second clock signal CLK2 is 255 pulses (second pulse number), which is one pulse less than the number of pulses per 1H of the first clock signal CLK1.

尚、タイミングパルスは、帰線消去期間中に出力される。よって、第２のクロック信号ＣＬＫ２において、ディスプレイの有効走査期間には、第１のクロック信号ＣＬＫ１のパルスの信号レベルは保持されていない。 Note that the timing pulse is output during the blanking interval. Therefore, in the second clock signal CLK2, the signal level of the pulse of the first clock signal CLK1 is not held during the effective scanning period of the display.

サンプルホールド回路１０１によって、色差信号は、第２のクロック信号ＣＬＫ２の周波数に応じてサンプリングされる。尚、ここで、色差信号は４ＭＨｚのサンプリング周波数でサンプリングされ、水平走査周波数が１５．６２５ｋＨｚである。よって、１Ｈあたりのサンプリング数ｍ＝２５６個の、制御回路１２０のシフトレジスタＦＦ１〜ＦＦ２５６及びアナログメモリ回路１１０のメモリ単位１１１−１〜１１１−２５６が設けられる。 The color difference signal is sampled by the sample and hold circuit 101 in accordance with the frequency of the second clock signal CLK2. Here, the color difference signal is sampled at a sampling frequency of 4 MHz, and the horizontal scanning frequency is 15.625 kHz. Therefore, the shift registers FF1 to FF256 of the control circuit 120 and the memory units 111-1 to 111-256 of the analog memory circuit 110, which are m = 256 samplings per 1H, are provided.

遅延回路３００は、具体的には、初期状態では、制御回路１２０を構成するシフトレジスタの各ＦＦ１〜ＦＦ２５６はリセットされており、各メモリ単位１１１−１〜１１１−２５６のキャパシタＣの両端はフローティング状態にあるものとする。制御回路１２０の第１段のＦＦ１のＤ端子に、水平同期パルスが入力される。さらに、第２のクロック信号ＣＬＫ２のパルスがＦＦ１〜ＦＦ２５６のＣ端子に入力されることによって、ＦＦ１がセットされ、ＦＦ１のＱ端子がハイレベルに保持される。これによって、メモリ単位１１１−１のトランジスタＴｉａ、Ｔｉｂが導通状態となり、メモリ単位１１１−１のキャパシタＣの端子電圧が入力される色差信号の電圧に等しくなる。従って、入力される色差信号の電圧に応じた電荷がメモリ単位１１１−１のキャパシタＣに蓄積される。すなわち、メモリ単位１１１−１に色差信号の電圧値がサンプリングされて保持される。 Specifically, in the delay circuit 300, in the initial state, the FF1 to FF256 of the shift register constituting the control circuit 120 are reset, and both ends of the capacitors C of the memory units 111-1 to 111-256 are floating. Suppose that it is in a state. A horizontal synchronization pulse is input to the D terminal of the first stage FF 1 of the control circuit 120. Furthermore, when the pulse of the second clock signal CLK2 is input to the C terminals of FF1 to FF256, FF1 is set and the Q terminal of FF1 is held at a high level. As a result, the transistors Tia and Tib of the memory unit 111-1 become conductive, and the terminal voltage of the capacitor C of the memory unit 111-1 becomes equal to the voltage of the input color difference signal. Therefore, charges corresponding to the voltage of the input color difference signal are accumulated in the capacitor C of the memory unit 111-1. That is, the voltage value of the color difference signal is sampled and held in the memory unit 111-1.

また、メモリ単位１１１−２のトランジスタＴｏａ、Ｔｏｂが導通状態となり、オペアンプ１１２の出力端子と反転入力端子とがメモリ単位１１１−２のキャパシタＣを介して接続される。これによって、オペアンプ１１２の出力端子と反転入力端子との間にメモリ単位１１１のキャパシタＣの端子電圧が印加され、オペアンプ１１２の出力端子からその端子電圧と等しい電圧が出力される。 Further, the transistors Toa and Tob of the memory unit 111-2 become conductive, and the output terminal and the inverting input terminal of the operational amplifier 112 are connected via the capacitor C of the memory unit 111-2. As a result, the terminal voltage of the capacitor C of the memory unit 111 is applied between the output terminal and the inverting input terminal of the operational amplifier 112, and a voltage equal to the terminal voltage is output from the output terminal of the operational amplifier 112.

次に、ＦＦ１〜ＦＦ２５６のＣ端子に、第２のクロック信号ＣＬＫ２のパルスが入力されると、ＦＦ１がリセットされてＦＦ１のＱ端子はローレベルとなり、ＦＦ２がセットされてＦＦ２のＱ端子がハイレベルに保持される。これによって、メモリ単位１１１−２のトランジスタＴｉａ、Ｔｉｂが導通状態となり、入力される色差信号の電圧値に応じた電荷がメモリ単位１１１−２のキャパシタＣに蓄積される。すなわち、メモリ単位１１１−２に色差信号の電圧値がサンプリングされて保持される。 Next, when the pulse of the second clock signal CLK2 is input to the C terminals of FF1 to FF256, FF1 is reset and the Q terminal of FF1 becomes low level, FF2 is set and the Q terminal of FF2 is high. Retained in the level. As a result, the transistors Tia and Tib of the memory unit 111-2 become conductive, and charges corresponding to the voltage value of the input color difference signal are accumulated in the capacitor C of the memory unit 111-2. That is, the voltage value of the color difference signal is sampled and held in the memory unit 111-2.

また、メモリ単位１１１−３のトランジスタＴｏａ、Ｔｏｂが導通状態となり、オペアンプ１１２の出力端子と反転入力端子とがメモリ単位１１１−３のキャパシタＣを介して接続される。これによって、オペアンプ１１２の出力端子と反転入力端子との間にメモリ単位１１１のキャパシタＣの端子電圧が印加され、オペアンプ１１２の非反転入力端子は接地されているので、オペアンプ１１２の出力端子からその端子電圧と等しい電圧が出力される。 In addition, the transistors Toa and Tob of the memory unit 111-3 are turned on, and the output terminal and the inverting input terminal of the operational amplifier 112 are connected via the capacitor C of the memory unit 111-3. As a result, the terminal voltage of the capacitor C of the memory unit 111 is applied between the output terminal and the inverting input terminal of the operational amplifier 112, and the non-inverting input terminal of the operational amplifier 112 is grounded. A voltage equal to the terminal voltage is output.

以下同様にＦＦ１〜ＦＦ２５６のＣ端子に第２のクロック信号ＣＬＫ２のパルスが入力されるたびにＦＦ１〜ＦＦ２５６のＱ端子のハイレベルが次段にシフトされる。ＦＦ１〜ＦＦ２５６に入力された第２のクロック信号ＣＬＫ２のパルスが２５６パルス（第１パルス数）となると、ＦＦ２５６のＱ端子がハイレベルに維持される。メモリ単位１１１−２５６のキャパシタＣに色差信号の電圧値が新たにサンプリングされて保持され、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧がオペアンプ１１２から出力される。 Similarly, every time a pulse of the second clock signal CLK2 is input to the C terminals of FF1 to FF256, the high level of the Q terminal of FF1 to FF256 is shifted to the next stage. When the number of pulses of the second clock signal CLK2 input to FF1 to FF256 becomes 256 pulses (first pulse number), the Q terminal of the FF256 is maintained at a high level. The voltage value of the color difference signal is newly sampled and held in the capacitor C of the memory unit 111-256, and a voltage corresponding to the voltage value of the color difference signal held in the capacitor C of the memory unit 111-1 is output from the operational amplifier 112. Is done.

ここで、第２のクロック信号ＣＬＫ２はクロック信号調整回路３３０によって、１Ｈあたりのパルス数が２５５パルス（第２パルス数）とされ、１Ｈの色差信号に対するサンプリング数２５６に対して１パルス少ないこととなる。また、第２のクロック信号ＣＬＫ２のパルスが２５６パルス（第１パルス数）ほど、サンプルホールド回路１０１に入力されるまで、メモリ単位１１１−１のキャパシタＣに保持されていた色差信号の電圧値に応じた電圧はオペアンプ１１２から出力されない。よって、サンプルホールド回路１０１に色差信号が入力されてから出力されるまでの遅延時間は、１Ｈよりも第２のクロック信号ＣＬＫ２の１パルス幅の期間、延長されることとなる。 Here, the number of pulses per 1H of the second clock signal CLK2 is set to 255 pulses (second number of pulses) by the clock signal adjustment circuit 330, and one pulse is less than the number of samplings 256 for the color difference signal of 1H. Become. Further, the voltage value of the color difference signal held in the capacitor C of the memory unit 111-1 until the pulse of the second clock signal CLK 2 is input to the sample hold circuit 101 as many as 256 pulses (first pulse number). The corresponding voltage is not output from the operational amplifier 112. Therefore, the delay time from when the color difference signal is input to the sample hold circuit 101 until it is output is extended for a period of one pulse width of the second clock signal CLK2 from 1H.

以上より、本実施形態に係る遅延回路３００によれば、サンプルホールド回路１０１の構成単位を変更することなく、また、サンプリングのためのクロック信号を別途用意することなく、第１のクロック信号ＣＬＫ１の１Ｈあたりのパルス数を減らした第２のクロック信号ＣＬＫ２を生成して、第２のクロック信号ＣＬＫ２によってサンプリングを行うことができる。よって、大規模な修正を要さずに、サンプルホールド回路１０１自体の遅延時間を、サンプリングクロック信号のパルス幅単位で延長することができる。 As described above, according to the delay circuit 300 according to the present embodiment, the first clock signal CLK1 can be generated without changing the structural unit of the sample hold circuit 101 and without separately preparing a clock signal for sampling. The second clock signal CLK2 with a reduced number of pulses per 1H can be generated, and sampling can be performed with the second clock signal CLK2. Therefore, the delay time of the sample hold circuit 101 itself can be extended by the pulse width unit of the sampling clock signal without requiring a large-scale correction.

さらに、本実施形態に係る遅延回路３００によれば、テレビ受信システムにおける既存の水平偏向回路１８の構成を流用することができる。また、クロック信号調整回路３３０としてＮＡＮＤゲートを１つ用いるのみで、容易にサンプルホールド回路１０１の遅延時間を第１のクロック信号ＣＬＫ１のパルス幅単位で延長することができる。 Furthermore, according to the delay circuit 300 according to the present embodiment, the configuration of the existing horizontal deflection circuit 18 in the television reception system can be used. Further, by using only one NAND gate as the clock signal adjustment circuit 330, the delay time of the sample hold circuit 101 can be easily extended in units of the pulse width of the first clock signal CLK1.

また、本実施形態に係る遅延回路３００のタイミングパルス発生回路３２０は、タイミングパルスをコンポジット映像信号の帰線消去期間に出力する。帰線消去期間のコンポジット映像信号は、ディスプレイに画像として再現されない。よって、タイミングパルスのパルス幅の期間、クロックのパルスのレベルが保持された第２のクロック信号ＣＬＫ２をサンプルホールド回路１０１におけるサンプリングのためのクロック信号としても、画像表示にノイズ等の影響が生じることがない。 Further, the timing pulse generation circuit 320 of the delay circuit 300 according to the present embodiment outputs the timing pulse during the blanking period of the composite video signal. The composite video signal during the blanking interval is not reproduced as an image on the display. Therefore, even if the second clock signal CLK2 in which the level of the clock pulse is held is used as the clock signal for sampling in the sample hold circuit 101 during the period of the pulse width of the timing pulse, the image display is affected by noise or the like. There is no.

以上、本実施の形態について説明したが、前述した実施例は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。 Although the present embodiment has been described above, the above-described examples are for facilitating the understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed / improved without departing from the spirit thereof, and the present invention includes equivalents thereof.

例えば、本実施形態では、遅延回路３００のサンプルホールド回路１０１を、キャパシタとトランジスタから構成される、所謂スイッチドキャパシタからなる構成としたが、これに限られるものではなく、転送パルスによって入力信号に応じた電荷を転送するものであれば、ＣＣＤ（ＣｈａｒｇｅＣｏｕｐｌｅｄＤｅｖｉｃｅｓ）遅延素子などからなる構成としても同様の効果が得られる。 For example, in the present embodiment, the sample hold circuit 101 of the delay circuit 300 is configured by a so-called switched capacitor including a capacitor and a transistor. However, the configuration is not limited thereto, and the input signal is generated by a transfer pulse. The same effect can be obtained by a configuration including a CCD (Charge Coupled Devices) delay element or the like as long as it can transfer a corresponding charge.

また、本実施形態では、１つのタイミングパルスのパルス幅を第１のクロック信号ＣＬＫ１のパルス幅より大きく、第１のクロック信号ＣＬＫ１の１周期よりも小さいパルス幅としたが、これに限られるものではない。入力パルスのレベル保持期間がサンプルホールド回路１０１の耐えうる期間であれば、タイミングパルスのパルス幅はこれよりも大きい場合であってもよい。また、タイミングパルス発生回路３２０によって複数のタイミングパルスが出力されるようにしてもよい。これによって、サンプルホールド回路１０１の遅延時間を、さらに第１のクロック信号ＣＬＫ１のパルス幅単位で調整することができる。 Further, in this embodiment, the pulse width of one timing pulse is set to be larger than the pulse width of the first clock signal CLK1 and smaller than one cycle of the first clock signal CLK1, but is not limited thereto. is not. If the level holding period of the input pulse is a period that the sample hold circuit 101 can withstand, the pulse width of the timing pulse may be larger than this. In addition, a plurality of timing pulses may be output by the timing pulse generation circuit 320. As a result, the delay time of the sample hold circuit 101 can be further adjusted in units of the pulse width of the first clock signal CLK1.

また、本実施形態における遅延回路３００のクロック信号調整回路３３０は、ＮＡＮＤ素子から構成されることとしたが、これに限られるものではなく、ＡＮＤ素子、ＯＲ素子、ＮＯＲ素子などのゲート素子から構成されても良い。 Further, the clock signal adjustment circuit 330 of the delay circuit 300 in the present embodiment is composed of NAND elements, but is not limited thereto, and is composed of gate elements such as AND elements, OR elements, NOR elements, and the like. May be.

また、本実施形態における遅延回路３００では、水平偏向回路１８の構成を流用したが、これに限られるものではない。カウンタ及びデコーダからなるタイミングパルス発生回路、ゲート素子からなるクロック信号調整回路を用意し、サンプルホールド回路１０１に供給されるサンプリングクロックのパルス数を調整することによって、容易に遅延回路の遅延時間を調整することができる。尚、遅延回路がＩＣから構成されている場合、メタル層の調整のみで遅延回路の遅延時間を調整することが可能となる。 In the delay circuit 300 according to the present embodiment, the configuration of the horizontal deflection circuit 18 is used, but the configuration is not limited thereto. A timing pulse generation circuit consisting of a counter and a decoder and a clock signal adjustment circuit consisting of a gate element are prepared, and the delay time of the delay circuit is easily adjusted by adjusting the number of pulses of the sampling clock supplied to the sample hold circuit 101. can do. When the delay circuit is composed of an IC, the delay time of the delay circuit can be adjusted only by adjusting the metal layer.

また、遅延回路３００は、ＰＡＬ方式における同期検波前の色信号を遅延させる用途や、ＳＥＣＡＭ方式の色復調回路の色櫛形フィルタに適用され、色信号を１Ｈ遅延させて、間欠した色信号を連続した色信号に変換する用途に用いられてもよい。若しくは、遅延回路３００を直列接続することで、２Ｈ遅延が必要なＰＡＬ方式のＹ／Ｃ分離回路の櫛形フィルタとして用いられてもよい。また、ＮＴＳＣ方式のコンポジット映像信号を遅延させる、Ｙ／Ｃ分離回路の櫛形フィルタとして用いられてもよい。この他にも、櫛形フィルタに限らず、アナログ信号の遅延回路として種々採用することができる。 The delay circuit 300 is applied to a use for delaying a color signal before synchronous detection in the PAL system or a color comb filter of a color demodulator circuit of the SECAM system. The delay circuit 300 delays the color signal by 1H and continuously outputs the intermittent color signal. It may be used for the purpose of converting into a color signal. Alternatively, the delay circuit 300 may be connected in series to be used as a comb filter of a PAL Y / C separation circuit that requires a 2H delay. Further, it may be used as a comb filter of a Y / C separation circuit for delaying an NTSC composite video signal. In addition, the present invention is not limited to the comb filter, and various analog signal delay circuits can be employed.

本実施形態に係る遅延回路の概略構成を示す図である。It is a figure which shows schematic structure of the delay circuit which concerns on this embodiment. 本実施形態に係る水平偏向回路の構成と遅延回路の構成との関係を示すブロック図である。It is a block diagram which shows the relationship between the structure of the horizontal deflection circuit which concerns on this embodiment, and the structure of a delay circuit. 本実施形態に係る遅延回路の構成を示す図である。It is a figure which shows the structure of the delay circuit which concerns on this embodiment. 本実施形態に係る遅延回路の動作を説明するタイミングチャートである。6 is a timing chart for explaining the operation of the delay circuit according to the present embodiment. 遅延回路の構成を示す図である。It is a figure which shows the structure of a delay circuit.

符号の説明Explanation of symbols

１８水平偏向回路
３００遅延回路
３１０クロック信号出力回路
３１１ＶＣＯ
３１２ＬＰＦ
３１３位相比較器
３２０タイミングパルス発生回路
３２１分周器
３２２カウンタ部
３３０クロック信号調整回路
１０１サンプルホールド回路
１１０アナログメモリ回路
１２０制御回路 18 Horizontal deflection circuit 300 Delay circuit 310 Clock signal output circuit 311 VCO
312 LPF
313 Phase comparator 320 Timing pulse generation circuit 321 Frequency divider 322 Counter unit 330 Clock signal adjustment circuit 101 Sample hold circuit 110 Analog memory circuit 120 Control circuit

Claims

映像信号の１走査期間あたり第１パルス数を有する第１のクロック信号を出力するクロック信号出力回路と、
前記第１のクロック信号が入力され、前記映像信号の帰線消去期間内における所定周期の間に前記第１のクロック信号を停止し、前記１走査期間あたり前記第１パルス数より少ない第２パルス数を有した第２のクロック信号を出力するクロック信号調整回路と、
前記第２のクロック信号によってサンプリングされた前記映像信号を、当該サンプリング開始から前記第２のクロック信号が前記第１パルス数分入力されるまでの間、遅延させて出力するサンプルホールド回路と、
を有することを特徴とする遅延回路。 A clock signal output circuit for outputting a first clock signal having a first number of pulses per scanning period of a video signal;
The first clock signal is input, the first clock signal is stopped during a predetermined period in the blanking period of the video signal, and the second pulse is smaller than the first pulse number per scanning period. A clock signal adjustment circuit for outputting a second clock signal having a number;
A sample and hold circuit that delays and outputs the video signal sampled by the second clock signal from the start of sampling until the second clock signal is input for the first number of pulses;
A delay circuit comprising:

前記第１のクロック信号の前記所定周期の長さに応じたパルス幅を有したタイミングパルスを、前記帰線消去期間内に出力するタイミングパルス発生回路を備え、
前記クロック信号調整回路は、
前記タイミングパルスが入力され、前記第１のクロック信号を前記タイミングパルスの前記パルス幅の間パルス停止することで、前記第２のクロック信号を出力することを特徴とする請求項１に記載の遅延回路。 A timing pulse generating circuit for outputting a timing pulse having a pulse width corresponding to the length of the predetermined period of the first clock signal within the blanking period;
The clock signal adjustment circuit includes:
2. The delay according to claim 1, wherein the timing pulse is input, and the second clock signal is output by stopping the pulse of the first clock signal for the pulse width of the timing pulse. circuit.

前記第１クロック信号は、前記映像信号にあって前記１走査期間の開始を示す同期パルスと同期し、
前記タイミングパルスは、前記第１のクロック信号に同期し、且つ前記第１のクロック信号の１周期中の第１のパルス幅を自然数倍した第２のパルス幅を有し、
前記クロック信号調整回路は、
前記第１のクロック信号を前記タイミングパルスの前記第２のパルス幅の期間停止することで、前記第２のクロック信号を出力すること、
を特徴とする請求項２に記載の遅延回路。 The first clock signal is synchronized with a synchronization pulse indicating the start of the one scanning period in the video signal,
The timing pulse has a second pulse width that is synchronized with the first clock signal and that is a natural number times the first pulse width in one cycle of the first clock signal,
The clock signal adjustment circuit includes:
Outputting the second clock signal by stopping the first clock signal for a period of the second pulse width of the timing pulse;
The delay circuit according to claim 2.

前記タイミングパルス発生回路及び前記クロック信号出力回路は、前記同期パルスに具備された水平同期信号と同期して水平走査を行うための水平駆動信号を出力する水平偏向回路を用いて構成され、
前記水平偏向回路は、
前記第１のクロック信号を分周して１水平走査期間を１周期とするリセット信号を出力する分周器と、
水平帰線消去期間内に出力される前記第１のクロック信号のパルス数をカウントしていき前記水平駆動信号を出力するとともに、カウント値が所定の閾値となるとき前記タイミングパルスを発生し、前記リセット信号によって当該カウント値がリセットされるカウンタと、
前記リセット信号と前記水平同期信号との間の位相差をなくするように、前記第１のクロック信号を発振出力する発振回路と、
を備えることを請求項３に記載の遅延回路。 The timing pulse generation circuit and the clock signal output circuit are configured using a horizontal deflection circuit that outputs a horizontal drive signal for performing horizontal scanning in synchronization with a horizontal synchronization signal included in the synchronization pulse,
The horizontal deflection circuit includes:
A frequency divider that divides the first clock signal to output a reset signal having one horizontal scanning period as one cycle;
Counting the number of pulses of the first clock signal output within the horizontal blanking period and outputting the horizontal drive signal, and generating the timing pulse when the count value reaches a predetermined threshold, A counter whose count value is reset by a reset signal;
An oscillation circuit for oscillating and outputting the first clock signal so as to eliminate a phase difference between the reset signal and the horizontal synchronization signal;
The delay circuit according to claim 3, further comprising:

前記クロック信号調整回路は、前記第１のクロック信号と前記タイミングパルスとの否定論理積を前記第２のクロック信号として出力するＮＡＮＤゲートから成ること、
を特徴とする請求項１乃至４のいずれかに記載の遅延回路。 The clock signal adjustment circuit includes a NAND gate that outputs a negative logical product of the first clock signal and the timing pulse as the second clock signal;
The delay circuit according to claim 1, wherein:

前記サンプルホールド回路は、
キャパシタと、当該キャパシタにサンプリング値を保持させる第１のスイッチング素子と、当該キャパシタに保持されたサンプリング値を出力する第２のスイッチング素子と、を具備した複数のメモリ単位と、
前記複数のメモリ単位の中から、サンプリング値を保持させるメモリ単位と、サンプリング値を出力させるメモリ単位と、を予め定められた順に選択する制御回路と、
を備えること、を特徴とする請求項１乃至５のいずれかに記載の遅延回路。 The sample and hold circuit includes:
A plurality of memory units each including a capacitor, a first switching element for holding the sampling value in the capacitor, and a second switching element for outputting the sampling value held in the capacitor;
A control circuit for selecting a memory unit for holding sampling values and a memory unit for outputting sampling values from the plurality of memory units in a predetermined order;
The delay circuit according to claim 1, further comprising: