JP2010021706A

JP2010021706A - 半導体集積回路

Info

Publication number: JP2010021706A
Application number: JP2008179118A
Authority: JP
Inventors: Kazuhisa Kida; 和久来田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2008-07-09
Filing date: 2008-07-09
Publication date: 2010-01-28
Also published as: US20110102092A1; US8558624B2; CN102089972A; WO2010004684A1

Abstract

【課題】振動子型発振回路の発振停止を確実に検出し、発振停止を検出した際には確実に発振回路を再起動できる半導体集積回路を提供すること。
【解決手段】半導体集積回路は、振動子によりメインクロック信号を生成する一つ以上のメイン発振回路と、メイン発振回路と独立し常に動作するリング発振器と、リング発振器の出力クロック信号を基準にメインクロック信号を監視してメイン発振回路の動作状態を判断するメインクロック検知回路と、メインクロック検知回路の検知結果に応じて、メイン発振回路を構成する素子の組み合せを変更する素子構成変更回路とを備える。
【選択図】図１

Description

本発明は、振動子型発振回路の動作停止に対するフェイルセーフ機能を高めた半導体集積回路に関する。

車載用途向けのＬＳＩ等に強く要望されるものとして、高い安全性能を実現するフェイルセーフ機能がある。ＬＳＩのフェイルセーフ機能を実現するために、通常動作時か停止時かを問わず、ウオッチドックタイマ等を用いてＬＳＩの誤動作が監視される。ＬＳＩに供給されるクロックにはある程度の精度が必要とされるため、精度の高い振動子型発振回路からメインクロックが得られるが、電源電圧の変動等により振動子型発振回路が停止した場合の対策を行う必要がある。

この対策の一つに、振動子型発振回路の動作状態によらず常に動作するリング発振器の出力クロックを用いたウオッチドックタイマによってＬＳＩの誤動作を監視する手法がある。図９は、リング発振器の出力クロックによって動作するウオッチドックタイマを用いて誤動作を監視する従来のＬＳＩの構成例を示すブロック図である。

図９に示すＬＳＩ１０は、振動子５１、入力側発振容量５３及び出力側発振容量５５によりメインクロック信号Ｓ１１を生成する振動子型のメイン発振回路１１と、ＬＳＩが目的とする機能を実現するＣＰＵ等を含む機能回路ブロック１３と、ウオッチドックタイマ１５と、メイン発振回路１１の動作状態によらず常に動作する低消費電流型のリング発振器１７とを備える。

ウオッチドックタイマ１５は、リング発振器１７からの出力クロック信号Ｓ１３を用いて、メインクロック信号Ｓ１１により動作する機能回路ブロック１３の動作状態を監視する。このため、メイン発振回路１１の動作状態によらずＬＳＩ１０の誤動作を監視することができる。図９に示すＬＳＩ１０に用いられるリング発振器１７は、電源電圧が１Ｖ程度の低電圧でも動作し、電源電圧の変動にも強く、消費電流が少ない。

デジタル時計等に用いられるシステムＬＳＩには高精度のクロックが必要であるため、精度の高い振動子型発振回路がメインクロックを供給する。このようなシステムＬＳＩでは、発振回路が常に正常動作していることを保証する必要があるため、振動子型発振回路の出力を直接監視する発振停止検出回路が設けられている（例えば、特許文献１参照）。発振停止検出回路は、発振回路の出力を電位レベルで処理することにより発振動作の停止を検出し、発振回路の出力によって発振回路の電源電圧を制御し、発振回路を自動的に再起動させる。

特開昭５８―７０６３０号公報

上記説明したように、ＬＳＩに供給されるメインクロックは、精度の高い振動子型発振回路から得られる。しかし、電源電圧の変動等により振動子型発振回路が停止した際、ウオッチドックタイマ等を用いたＬＳＩの誤動作の監視だけでは緊急的な処置はできても自動的な動作回復ができないため、フェイルセーフ機能としては不十分であった。また、特許文献１に示された技術は、発振回路の出力を電位レベルで監視し、発振停止時に発振回路の電源電圧を制御して再起動させるため、電源電圧の変動等に対しては所期の動作が保証されない。

本発明の目的は、振動子型発振回路の発振停止を確実に検出し、発振停止を検出した際には確実に発振回路を再起動できる半導体集積回路を提供することである。

本発明は、振動子によりメインクロック信号を生成する一つ以上のメイン発振回路と、前記メイン発振回路と独立し常に動作するリング発振器と、前記リング発振器の出力クロック信号を基準に前記メインクロック信号を監視して前記メイン発振回路の動作状態を判断するメインクロック検知回路と、前記メインクロック検知回路の検知結果に応じて、前記メイン発振回路を構成する素子の組み合せを変更する素子構成変更回路と、を備えた半導体集積回路を提供する。

上記半導体集積回路は、前記素子構成変更回路からの指示に応じて動作して、クロック信号を出力する高速ＲＣ発振器と、前記素子構成変更回路の処理結果に応じて、前記メイン発振回路から出力された前記メインクロック信号及び前記高速ＲＣ発振器が出力したクロック信号のいずれか一方を選択するクロック選択回路と、を備える。

上記半導体集積回路では、前記リング発振器の出力クロック信号の周波数は、前記メインクロック信号の周波数の２倍以上である。

上記半導体集積回路は、入力された前記リング発振器の出力クロック信号の周波数を逓倍し、前記メインクロック信号の周波数の２倍以上の周波数のクロック信号を出力する逓倍回路を備え、前記メインクロック検知回路は、前記リング発振器の出力クロック信号に代えて、前記逓倍回路が出力したクロック信号を基準に前記メインクロック信号を監視して前記メイン発振回路の動作状態を判断する。

上記半導体集積回路では、前記逓倍回路はＰＬＬ又はＤＬＬである。

上記半導体集積回路は、入力された前記メインクロック信号の周波数を分周し、前記リング発振器の出力クロック信号の周波数の半分以下とする分周回路を備え、前記メインクロック検知回路は、前記リング発振器の出力クロック信号を基準に、前記メインクロック信号に代えて前記分周回路が出力した分周クロック信号を監視して前記メイン発振回路の動作状態を判断する。

上記半導体集積回路では、前記分周回路は１段以上のフリップフロップである。

上記半導体集積回路では、前記メイン発振回路の構成素子の組み合せが、ハードウェアにより予め決められている。

上記半導体集積回路では、前記メイン発振回路の構成素子の組み合せが、ハードウェアにより自動的に変更される。

上記半導体集積回路では、前記メイン発振回路の構成素子の組み合せが、ソフトウェアにより自由に変更される。

上記半導体集積回路は、前記クロック選択回路が前記高速ＲＣ発振器の出力クロック信号を選択した際、当該半導体集積回路の外部に設けられた異常警告システムに信号を出力する。

本発明に係る半導体集積回路によれば、振動子型のメイン発振回路が停止した場合にも、メイン発振回路の構成素子を組み換えることにより発振定数を変更してメイン発振回路を再起動することができるため、高いレベルのフェイルセーフ機能を実現することができる。

さらに、メイン発振回路の構成素子の組み換えによってもメイン発振回路が再起動しない場合には、高速ＲＣ発振器の出力クロック信号をメインクロック信号の代わりに利用することにより、２重のフェイルセーフ機能を実現することができる。

以下、本発明の実施形態について、図面を参照して説明する。

（第１の実施形態）
図１は、振動子型発振回路に対する第１の実施形態の動作停止対策回路を示すブロック図である。図１に示すＬＳＩ１００は、メイン発振回路１０１と、機能回路ブロック１０３と、ウオッチドックタイマ１０５と、リング発振器１０７と、メインクロック検知回路１０９と、素子構成変更回路１１１とを備える。

メイン発振回路１０１は、振動子５１、入力側発振容量５３及び出力側発振容量５５によりメインクロック信号Ｓ１０１を生成する。機能回路ブロック１０３は、ＬＳＩが目的とする機能を実現するＣＰＵ等を含む。リング発振器１０７は、メイン発振回路１０１の動作状態によらず常に動作する。すなわち、リング発振器１０７は、メイン発振回路１０１の動作が停止しても動作し、出力クロック信号Ｓ１０３を生成する。

ウオッチドックタイマ１０５は、リング発振器１０７からの出力クロック信号Ｓ１０３を用いて、メインクロック信号Ｓ１０１により動作する機能回路ブロック１０３の動作状態を監視する。この機能は図９に示したＬＳＩ１０と同じであり、メイン発振回路の動作状態によらずＬＳＩの誤動作を監視することができる。

メインクロック検知回路１０９は、比較用クロックとなるリング発振器１０７の出力クロック信号Ｓ１０３と、メイン発振回路１０１の出力であるメインクロック信号Ｓ１０１とを受け取り、出力クロック信号Ｓ１０３を基準にメインクロック信号Ｓ１０１を監視し、メイン発振回路１０１が動作状態を判断する。素子構成変更回路１１１は、メインクロック検知回路１０９の検知結果に応じて、メイン発振回路１０１を構成する素子の組み合せ（内部構成）を変更する。

本実施形態では、メインクロック検知回路１０９がメイン発振回路１０１は停止状態と判断した場合、メインクロック検知回路１０９は、メイン発振回路１０１の内部構成を変更するよう指示する出力信号Ｓ１０５を素子構成変更回路１１１に出力する。

図２は、メイン発振回路１０１における素子の構成の一例を示す回路図である。図２中の符号２０１は発振帰還抵抗群を示し、符号２０３は発振回路貫通電流制限抵抗群を示し、符号２０５はダンピング抵抗群を示し、符号２０７は内蔵発振容量群を示し、符号２０９は発振増幅用インバータ群を示す。各回路素子群は、素子構成変更回路１１１から出力された複数本（図２ではＮ本）の信号Ｓ１０７に応じて、構成素子の組み合せを変更する。

素子構成変更回路１１１は、メインクロック検知回路１０９から出力信号Ｓ１０５を受け取ると、メイン発振回路１０１の発振帰還抵抗群２０１を構成する抵抗の組み合せを選択し、出力信号Ｓ１０７を出力することによりメイン発振回路１０１における発振帰還抵抗群２０１の変更を指示する。同様に、素子構成変更回路１１１は、発振回路貫通電流制限抵抗群２０３やダンピング抵抗群２０５、内蔵発振容量群２０７、発振増幅用インバータ群２０９の変更についても順次指示する。このように、各回路素子群の内部構成を変更すると、メイン発振回路１０１の発振定数が変わる。メイン発振回路１０１の発振定数を変更することにより、メイン発振回路１０１の再起動を図る。

なお、図２に示した構成例は、例えば、発振増幅用インバータ群２０９が複数個の発振増幅用インバータから構成され、他の回路素子群は１つの素子で構成されていても良い。すなわち、メイン発振回路１０１の構成素子の組み合せには自由度を持たせることができる。また、構成素子の組み合わせがハードウェアにより予め決められていても、ハードウェアにより自動的に変更される構成であっても良いし、ソフトウェアにより自由に変更できる構成であっても良い。

本実施形態では、メインクロック検知回路１０９で比較用クロックとして扱われる出力クロック信号Ｓ１０３の周波数は、メインクロック検知回路１０９で被検知クロックとして扱われるメインクロック信号Ｓ１０１の周波数の２倍以上である必要がある。この条件が満たされない場合の対策案として考えられる２つの方法を以下に示す。

第１の方法は、比較用クロックである出力クロック信号Ｓ１０３の周波数を高くする回路を挿入し、その出力をメインクロック検知回路１０９に入力することで、比較用クロックの周波数をメインクロック信号Ｓ１０１の周波数の２倍以上に上げる方法である。具体的には、図３に示すように、リング発振器１０７とメインクロック検知回路１０９の間にＰＬＬやＤＬＬ等の逓倍回路１５１を設け、メインクロック検知回路１０９に入力する比較用クロックの周波数をメインクロック信号Ｓ１０１の周波数の２倍以上に上げる。

第２の方法は、被検知用クロックであるメインクロック信号Ｓ１０１の周波数を低くする回路を挿入し、その出力をメインクロック検知回路１０９に入力することで、出力クロック信号Ｓ１０３の周波数が被検知用クロックの周波数の２倍以上となるようにする方法である。具体的には、図４に示すように、メイン発振回路１０１とメインクロック検知回路１０９の間にフリップフロップ等を用いた分周回路１５３を設け、その出力をメインクロック検知回路１０９に入力する被検知用クロックとすることで、メインクロック検知回路１０９に入力されるクロック信号の周波数を被検知用クロックの周波数の２倍以上に上げる。

以上説明したように、本実施形態によれば、電源電圧の変動等によってメイン発振回路１０１が停止しても、メインクロック検知回路１０９がそれを検知して、素子構成変更回路１１１がメイン発振回路１０１の発振定数を変更することにより、メイン発振回路１０１の再起動を実施できる。このため、異常によるメイン発振回路１０１の動作停止に対するフェイルセーフ機能を実現できる。また、製造プロセスの不具合等によりメイン発振回路１０１が正常に動作しない際にも、自動的にメイン発振回路１０１を動作させることができる。

（第２の実施形態）
図５は、振動子型発振回路に対する第２の実施形態の動作停止対策回路を示すブロック図である。図５に示すＬＳＩ２００は、図１に示した第１の実施形態のＬＳＩ１００が備えるメイン発振回路１０１、機能回路ブロック１０３、ウオッチドックタイマ１０５、リング発振器１０７、メインクロック検知回路１０９及び素子構成変更回路１１１を備え、さらに、高速ＲＣ発振器１２１及びセレクト回路１２３を備える。図５において、図１と共通する構成要素には同じ参照符号が付され、説明を省略する。

高速ＲＣ発振器１２１は、素子構成変更回路１１１がメイン発振回路１０１の発振定数を変更することによりメイン発振回路１０１の再起動を図ったもののメイン発振回路１０１が再起動しないときの２重のフェイルセーフ機能を実現するために用いられる。また、セレクト回路１２３は、メイン発振回路１０１の出力であるメインクロック信号Ｓ１０１及び高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１のいずれか一方を選択する。

通常時、セレクト回路１２３はメイン発振回路１０１のメインクロック信号Ｓ１０１を選択し、機能回路ブロック１０３及びメインクロック検知回路１０９にはメインクロック信号Ｓ１０１が供給される。メインクロック検知回路１０９がメイン発振回路１０１は停止状態と判断した場合、第１の実施形態と同様に、素子構成変更回路１１１がメイン発振回路１０１の発振定数を変更することによりメイン発振回路１０１の再起動を試みる。それでもメイン発振回路１０１が再起動しない場合、本実施形態では、素子構成変更回路１１１は選択信号Ｓ１０９を出力し、高速ＲＣ発振器１２１を動作させる。

高速ＲＣ発振器１２１の発振が安定するための待ち時間が経過した後、高速ＲＣ発振器１２１は、クロック切換信号Ｓ１１３をセレクト回路１２３に送り、セレクト回路１２３が高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１を選択するよう設定する。このようにして、機能回路ブロック１０３及びメインクロック検知回路１０９には高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１が供給される。

なお、高速ＲＣ発振器１２１の発振が安定するための待ち時間は、安全性の観点から数μ秒以下である方が望ましい。また、本実施形態では、２重のフェイルセーフ機能として、機能回路ブロック１０３及びメインクロック検知回路１０９に高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１が供給されるが、これは暫定的な対策であり、あくまでもクロックを与えることによる安定動作性の確保が目的である。このため、最終的には振動子５１によるメイン発振回路１０１の復旧が基本である。

なお、本実施形態でも、メインクロック検知回路１０９で比較用クロックとして扱われる出力クロック信号Ｓ１０３の周波数は、メインクロック検知回路１０９で被検知クロックとして扱われるメインクロック信号Ｓ１０１の周波数の２倍以上である必要がある。この条件が満たされない場合の対策は、第１の実施形態で説明した通りである。

図６は、第１の実施形態で説明した第１の方法に基づいた、第２の実施形態の動作停止対策回路の第１の変形例を示すブロック図である。図６に示すように、比較用クロックの周波数を被検知クロックの周波数の２倍以上にするために、リング発振器１０７とメインクロック検知回路１０９の間にＰＬＬやＤＬＬ等の逓倍回路１５１を設けても良い。

図７は、第１の実施形態で説明した第２の方法に基づいた、第２の実施形態の動作停止対策回路の第２の変形例を示すブロック図である。図７に示すように、比較用クロックの周波数を被検知クロックの周波数の２倍以上にするために、メイン発振回路１０１とメインクロック検知回路１０９の間にフリップフロップ等を用いた分周回路１５３を設けても良い。

以上説明したように、本実施形態によれば、電源電圧の変動等によってメイン発振回路１０１が停止しても、メインクロック検知回路１０９がそれを検知して、素子構成変更回路１１１がメイン発振回路１０１の発振定数を変更することにより、メイン発振回路１０１の再起動を実施できる。さらに、素子構成変更回路１１１がメイン発振回路１０１の再起動を試みてもメイン発振回路１０１の動作が停止したままであれば、高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１がメインクロック信号Ｓ１０１の代わりに利用されるために２重のフェイルセーフ機能が実現される。このため、さらなる安全性の向上が図れる。

（第３の実施形態）
図８は、振動子型発振回路に対する第３の実施形態の動作停止対策回路を示すブロック図である。図８に示すＬＳＩ３００は、図５に示した第２の実施形態のＬＳＩ２００が備えるメイン発振回路１０１、機能回路ブロック１０３、ウオッチドックタイマ１０５、リング発振器１０７、メインクロック検知回路１０９、素子構成変更回路１１１、高速ＲＣ発振器１２１及びセレクト回路１２３を備え、さらに、素子構成変更回路１１１から出力される選択信号Ｓ１０９の出力ポート１３１を備える。図８において、図５と共通する構成要素には同じ参照符号が付され、説明を省略する。

素子構成変更回路１１１から高速ＲＣ発振器１２１に出力される信号である選択信号Ｓ１０９は、高速ＲＣ発振器１２１だけでなく出力ポート１３１にも入力される。出力ポート１３１からは、素子構成変更回路１１１から入力された選択信号Ｓ１０９がＬＳＩ３００の外部に出力される。出力ポート１３１から出力された選択信号Ｓ１０９は、警告灯等を点灯し警告を促すシステム３５１に入力される。

本実施形態によれば、電源電圧の変動等によってメイン発振回路１０１が停止しても、メインクロック検知回路１０９がそれを検知して、素子構成変更回路１１１がメイン発振回路１０１の発振定数を変更することにより、メイン発振回路１０１の再起動を実施できる。さらに、素子構成変更回路１１１がメイン発振回路１０１の再起動を試みてもメイン発振回路１０１の動作が停止したままであれば、高速ＲＣ発振器１２１の出力クロック信号Ｓ１１１がメインクロック信号Ｓ１０１の代わりに利用されるために２重のフェイルセーフ機能が実現されると共に、外部の警告灯等を点灯させ警告を促すシステムによって、メイン発振回路１０１の復旧を促すことができる。

本発明に係る半導体集積回路は、振動子型発振回路からクロック信号が供給されるフェイルセーフ機能を有した各種システムＬＳＩ等として有用である。

振動子型発振回路に対する第１の実施形態の動作停止対策回路を示すブロック図メイン発振回路における素子の構成の一例を示す回路図比較用クロックの周波数を被検知クロックの周波数の２倍以上にする、第１の実施形態の動作停止対策回路の第１の変形例を示すブロック図比較用クロックの周波数を被検知クロックの周波数の２倍以上にする、第１の実施形態の動作停止対策回路の第２の変形例を示すブロック図振動子型発振回路に対する第２の実施形態の動作停止対策回路を示すブロック図第１の実施形態で説明した第１の方法に基づいた、第２の実施形態の動作停止対策回路の第１の変形例を示すブロック図第１の実施形態で説明した第２の方法に基づいた、第２の実施形態の動作停止対策回路の第２の変形例を示すブロック図振動子型発振回路に対する第３の実施形態の動作停止対策回路を示すブロック図ウオッチドックタイマを用いて誤動作を監視する従来のＬＳＩの構成例を示すブロック図

符号の説明

５１振動子
５３入力側発振容量
５５出力側発振容量
１００，２００，３００ＬＳＩ
１０１メイン発振回路
１０３機能回路ブロック
１０５ウオッチドックタイマ
１０７リング発振器
１０９メインクロック検知回路
１１１素子構成変更回路
１５１逓倍回路
１５３分周回路
１２１高速ＲＣ発振器
１２３セレクト回路
１３１出力ポート
２０１発振帰還抵抗群
２０３発振回路貫通電流制限抵抗群
２０５ダンピング抵抗群
２０７内蔵発振容量群
２０９発振増幅用インバータ群

Claims

振動子によりメインクロック信号を生成する一つ以上のメイン発振回路と、
前記メイン発振回路と独立し常に動作するリング発振器と、
前記リング発振器の出力クロック信号を基準に前記メインクロック信号を監視して前記メイン発振回路の動作状態を判断するメインクロック検知回路と、
前記メインクロック検知回路の検知結果に応じて、前記メイン発振回路を構成する素子の組み合せを変更する素子構成変更回路と、
を備えたことを特徴とする半導体集積回路。
請求項１に記載の半導体集積回路であって、
前記素子構成変更回路からの指示に応じて動作して、クロック信号を出力する高速ＲＣ発振器と、
前記素子構成変更回路の処理結果に応じて、前記メイン発振回路から出力された前記メインクロック信号及び前記高速ＲＣ発振器が出力したクロック信号のいずれか一方を選択するクロック選択回路と、
を備えたことを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
前記リング発振器の出力クロック信号の周波数は、前記メインクロック信号の周波数の２倍以上であることを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
入力された前記リング発振器の出力クロック信号の周波数を逓倍し、前記メインクロック信号の周波数の２倍以上の周波数のクロック信号を出力する逓倍回路を備え、
前記メインクロック検知回路は、前記リング発振器の出力クロック信号に代えて、前記逓倍回路が出力したクロック信号を基準に前記メインクロック信号を監視して前記メイン発振回路の動作状態を判断することを特徴とする半導体集積回路。
請求項４に記載の半導体集積回路であって、
前記逓倍回路は、ＰＬＬ又はＤＬＬであることを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
入力された前記メインクロック信号の周波数を分周し、前記リング発振器の出力クロック信号の周波数の半分以下とする分周回路を備え、
前記メインクロック検知回路は、前記リング発振器の出力クロック信号を基準に、前記メインクロック信号に代えて前記分周回路が出力した分周クロック信号を監視して前記メイン発振回路の動作状態を判断することを特徴とする半導体集積回路。
請求項６に記載の半導体集積回路であって、
前記分周回路は、１段以上のフリップフロップであることを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
前記メイン発振回路の構成素子の組み合せが、ハードウェアにより予め決められていることを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
前記メイン発振回路の構成素子の組み合せが、ハードウェアにより自動的に変更されることを特徴とする半導体集積回路。
請求項１又は２に記載の半導体集積回路であって、
前記メイン発振回路の構成素子の組み合せが、ソフトウェアにより自由に変更されることを特徴とする半導体集積回路。
請求項２に記載の半導体集積回路であって、
前記クロック選択回路が前記高速ＲＣ発振器の出力クロック信号を選択した際、当該半導体集積回路の外部に設けられた異常警告システムに信号を出力することを特徴とする半導体集積回路。