JP2010021191A - Semiconductor memory device and manufacturing method thereof - Google Patents

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陽介 小森
Ryuta Katsumata
竜太 勝又
Takashi Kito
傑 鬼頭
Yoshiaki Fukuzumi
嘉晃 福住
Masaru Kito
大 木藤
Hiroyasu Tanaka
啓安 田中
Megumi Ishizuki
恵 石月
Hideaki Aochi
英明 青地
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor memory device capable of preventing the dispersion of stored charges in a charge storage layer, and to provide a manufacturing method thereof. <P>SOLUTION: This semiconductor memory device is provided with: a semiconductor substrate; a laminate provided on the semiconductor substrate and having a plurality of electrode layers WL and a plurality of insulation layers 14 which are alternately laminated; a semiconductor layer SP formed in a hole formed so as to penetrate the laminate and extending in a direction where the electrode layers WL and the insulation layers 14 are laminated; and a charge storage layer 26 formed only between the electrode layers WL and the insulation layers 14 and separated in the direction where the electrode layers WL and the insulation layers 14 are laminated. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体記憶装置及びその製造方法に関し、特に積層した電極層に対してメモリセルを電極積層方向に高密度配列した３次元メモリセルアレイ構造を有する半導体記憶装置及びその製造方法に関する。   The present invention relates to a semiconductor memory device and a manufacturing method thereof, and more particularly to a semiconductor memory device having a three-dimensional memory cell array structure in which memory cells are densely arranged in the electrode stacking direction with respect to stacked electrode layers and a manufacturing method thereof.

従来の積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていく構造で、一層あたりの製造工程が多く大容量化には不向きであった。   The conventional stacked memory technology has a structure in which the process of forming a normal planar memory cell on a silicon substrate is repeated for the number of layers, and has many manufacturing processes per layer and is not suitable for increasing the capacity.

そこで、ゲート電極層と層間絶縁層とを交互に積み重ねた積層構造に、最上層から最下層まで貫通する孔を一度にあけ、シリコンを柱状に埋め込み、高い製造効率でもって大容量化を図る技術が提案されている（特許文献１）。これはシリコンの柱をゲート電極層が一定間隔ごとに覆う構造となり、ゲート電極層とシリコン柱との交差部にデータ保持用の電荷蓄積層を設けることでメモリセルトランジスタが形成される。   Therefore, a technology to increase the capacity with high manufacturing efficiency by opening holes that penetrate from the top layer to the bottom layer at once in a laminated structure in which gate electrode layers and interlayer insulating layers are alternately stacked, and filling silicon in a columnar shape. Has been proposed (Patent Document 1). This is a structure in which the gate electrode layer covers the silicon pillar at regular intervals, and a memory cell transistor is formed by providing a data storage charge storage layer at the intersection of the gate electrode layer and the silicon pillar.

上記構造を得るにあたっては、シリコン柱をホールに埋め込む前に、ホール内の側壁に電荷蓄積層を形成するが、このとき電極層の部分だけでなく絶縁層の部分にも電荷蓄積層が形成され、すなわち電荷蓄積層が縦方向（積層方向）でつながってしまう。このため、電極層に対向する部分の電荷蓄積層に蓄積された電荷が縦方向に拡散し、蓄積電荷の保持ができない、あるいは電荷が他のメモリセルまで拡散して書き込み等に影響を与えることが懸念される。
特開２００７−２６６１４３号公報 In order to obtain the above structure, a charge storage layer is formed on the sidewall in the hole before the silicon pillar is embedded in the hole. At this time, the charge storage layer is formed not only on the electrode layer but also on the insulating layer. That is, the charge storage layers are connected in the vertical direction (stacking direction). For this reason, the charge accumulated in the charge accumulation layer in the portion facing the electrode layer diffuses in the vertical direction, and the accumulated charge cannot be retained, or the charge diffuses to other memory cells and affects writing or the like. Is concerned.
JP 2007-266143 A

本発明は、電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法を提供する。   The present invention provides a semiconductor memory device that prevents diffusion of accumulated charges in a charge accumulation layer and a method for manufacturing the same.

本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、前記電極層と前記半導体層との間にのみ設けられ、前記積層方向に分断された電荷蓄積層と、を備えたことを特徴とする半導体記憶装置が提供される。   According to one embodiment of the present invention, a semiconductor substrate, a stacked body provided over the semiconductor substrate, in which a plurality of electrode layers and a plurality of insulating layers are alternately stacked, and the stacked body are formed. A semiconductor layer extending in the stacking direction of the electrode layer and the insulating layer, and a charge storage layer provided only between the electrode layer and the semiconductor layer and divided in the stacking direction. A semiconductor memory device is provided.

また、本発明の他の一態様によれば、半導体基板上に、複数の電極層と複数の絶縁層とを交互に積層させてこれらの積層体を形成する工程と、前記積層体を貫通し、前記電極層と前記絶縁層との積層方向に延びるホールを形成する工程と、前記絶縁層における前記ホールに臨む露出面を、前記電極層における前記ホールに臨む露出面よりも、前記ホールから離間させた第１の位置に後退させる工程と、前記絶縁層の後退により前記ホール側に突出した前記電極層の突出部に対して熱窒化処理を行い窒化膜を形成する工程と、前記絶縁層を前記第１の位置からさらに第２の位置まで後退させる工程と、前記電極層における、前記窒化膜が形成された部分と前記第２の位置との間の部分に対して熱酸化処理を行い酸化膜を形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。   According to another aspect of the present invention, a step of alternately laminating a plurality of electrode layers and a plurality of insulating layers on a semiconductor substrate to form these laminates, and penetrating the laminate. A step of forming a hole extending in the stacking direction of the electrode layer and the insulating layer, and an exposed surface facing the hole in the insulating layer is separated from the hole than an exposed surface facing the hole in the electrode layer. A step of retracting to the first position, a step of forming a nitride film by performing thermal nitridation on the protruding portion of the electrode layer protruding to the hole side by the recession of the insulating layer, and the insulating layer A step of retreating from the first position to the second position; and a portion of the electrode layer between the portion where the nitride film is formed and the second position is subjected to thermal oxidation to oxidize Forming a film, and Method of manufacturing a semiconductor memory device, characterized in that there is provided.

本発明によれば、電荷蓄積層における蓄積電荷の拡散を防ぐ半導体記憶装置及びその製造方法が提供される。   According to the present invention, there are provided a semiconductor memory device and a method for manufacturing the same, which prevent diffusion of accumulated charges in the charge accumulation layer.

以下、図面を参照し、本発明の実施形態について説明する。   Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１は、本発明の実施形態に係る半導体記憶装置を例示する模式斜視図である。
図２は、同半導体記憶装置における、１本（１列）のメモリストリングの模式斜視図である。
図３は、図１におけるＸＺ方向の要部模式断面図である。
図４は、図１におけるＹＺ方向の要部模式断面図である。
図５は、同半導体記憶装置における電極層と絶縁層との積層体に設けられたメモリセルの拡大断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。 FIG. 1 is a schematic perspective view illustrating a semiconductor memory device according to an embodiment of the invention.
FIG. 2 is a schematic perspective view of one (one column) memory string in the semiconductor memory device.
FIG. 3 is a schematic cross-sectional view of an essential part in the XZ direction in FIG.
FIG. 4 is a schematic cross-sectional view of a main part in the YZ direction in FIG.
FIG. 5 is an enlarged cross-sectional view of a memory cell provided in a stacked body of an electrode layer and an insulating layer in the semiconductor memory device.
In FIGS. 1 and 2, only the conductive portion is shown and the insulating portion is not shown for easy understanding of the drawings.

本実施形態に係る半導体記憶装置は、半導体基板上に、半導体層、絶縁層、電極層、配線などを形成した構造を有する。なお、本実施形態では、半導体としてシリコンを例示するが、他の半導体を用いてもよい。   The semiconductor memory device according to this embodiment has a structure in which a semiconductor layer, an insulating layer, an electrode layer, a wiring, and the like are formed on a semiconductor substrate. In this embodiment, silicon is exemplified as the semiconductor, but other semiconductors may be used.

図３、４に示すように、シリコン基板１１上にはセルソースＣＳが設けられている。セルソースＣＳは、例えば比較的高濃度で不純物が導入され低抵抗化されたシリコン層である。セルソースＣＳの上には絶縁層１２が設けられ、その上には下部選択ゲートＬＳＧが設けられ、その上には絶縁層１３が設けられている。絶縁層１２、１３は例えば酸化シリコン層であり、下部選択ゲートＬＳＧは例えばシリコン層である。絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３により、積層体ＭＬ１が構成される。なお、絶縁層１３は必ずしも必要ない。   As shown in FIGS. 3 and 4, a cell source CS is provided on the silicon substrate 11. The cell source CS is, for example, a silicon layer in which impurities are introduced at a relatively high concentration to reduce resistance. An insulating layer 12 is provided on the cell source CS, a lower selection gate LSG is provided thereon, and an insulating layer 13 is provided thereon. The insulating layers 12 and 13 are, for example, silicon oxide layers, and the lower selection gate LSG is, for example, a silicon layer. The insulating layer 12, the lower selection gate LSG, and the insulating layer 13 constitute a stacked body ML1. The insulating layer 13 is not always necessary.

積層体ＭＬ１の上には、例えばシリコン酸化物からなる複数の絶縁層１４と、例えば非晶質または多結晶シリコンからなる複数の電極層ＷＬとが交互に積層された積層体ＭＬ２が設けられている。   On the stacked body ML1, a stacked body ML2 in which a plurality of insulating layers 14 made of, for example, silicon oxide and a plurality of electrode layers WL made of, for example, amorphous or polycrystalline silicon are alternately stacked is provided. Yes.

電極層ＷＬはワード線として機能する。絶縁層１４は電極層ＷＬの上下及び相互間に設けられており、電極層ＷＬどうしを絶縁する層間絶縁層として機能する。電極層ＷＬの層数をｎ（ｎは自然数）とすると、絶縁層１４の層数は（ｎ＋１）である。電極層ＷＬの層数ｎは任意であるが、本実施形態においては、ｎ＝４の場合を例示する。   The electrode layer WL functions as a word line. The insulating layer 14 is provided above and below and between the electrode layers WL, and functions as an interlayer insulating layer that insulates the electrode layers WL from each other. When the number of electrode layers WL is n (n is a natural number), the number of insulating layers 14 is (n + 1). The number n of electrode layers WL is arbitrary, but in the present embodiment, a case where n = 4 is illustrated.

積層体ＭＬ２上には、絶縁層１５が設けられ、その上には上部選択ゲートＵＳＧが設けられ、その上には絶縁層１６が設けられている。絶縁層１５、１６は例えば酸化シリコン層であり、上部選択ゲートＵＳＧは例えばシリコン層である。絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６により、積層体ＭＬ３が構成される。なお、絶縁層１６は必ずしも必要ない。   An insulating layer 15 is provided on the stacked body ML2, an upper selection gate USG is provided thereon, and an insulating layer 16 is provided thereon. The insulating layers 15 and 16 are, for example, silicon oxide layers, and the upper selection gate USG is, for example, a silicon layer. The insulating layer 15, the upper selection gate USG, and the insulating layer 16 constitute a stacked body ML3. The insulating layer 16 is not always necessary.

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち、絶縁層１４及び電極層ＷＬの積層方向をＺ方向とする。   Hereinafter, in this specification, for convenience of explanation, an XYZ orthogonal coordinate system is introduced. In this coordinate system, two directions that are parallel to the upper surface (main surface) of the silicon substrate 11 and are orthogonal to each other are defined as an X direction and a Y direction, and are orthogonal to both the X direction and the Y direction. The direction, that is, the stacking direction of the insulating layer 14 and the electrode layer WL is defined as a Z direction.

積層体ＭＬ１、積層体ＭＬ２及び積層体ＭＬ３（以下、総称して「積層体ＭＬ」ともいう）は、Ｙ方向に沿って複数のブロックに分かれて設けられている。   The stacked body ML1, the stacked body ML2, and the stacked body ML3 (hereinafter collectively referred to as “stacked body ML”) are provided in a plurality of blocks along the Y direction.

上部選択ゲートＵＳＧは、１枚の板状の導電層（例えばシリコン層）がＹ方向に沿って複数に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。   The upper selection gate USG is formed by dividing a single plate-like conductive layer (for example, a silicon layer) into a plurality of pieces along the Y direction, and includes a plurality of wiring-like conductive members extending in the X direction. It has become.

電極層ＷＬ及び下部選択ゲートＬＳＧは、ＸＹ平面に対して平行な板状の導電層となっている。あるいは、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。また、セルソースＣＳは、複数の積層体ＭＬのブロックの直下域をつなぐように、ＸＹ平面に対して平行な１枚の板状の導電層となっている。   The electrode layer WL and the lower selection gate LSG are plate-like conductive layers parallel to the XY plane. Alternatively, the lower selection gate LSG may be divided into a plurality of parts similarly to the upper selection gate USG. Further, the cell source CS is a single plate-like conductive layer parallel to the XY plane so as to connect the regions immediately below the blocks of the plurality of stacked bodies ML.

積層体ＭＬには、積層体ＭＬ全体を貫き積層方向（Ｚ方向）に延びる複数本の貫通ホールが形成されている。複数本の貫通ホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。   In the stacked body ML, a plurality of through-holes that extend through the entire stacked body ML in the stacking direction (Z direction) are formed. The plurality of through holes are arranged in a matrix along, for example, the X direction and the Y direction.

各貫通ホールの内部には、柱状の半導体層としてシリコンピラーＳＰが埋め込まれている。シリコンピラーＳＰは、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラーＳＰの形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。また、シリコンピラーＳＰは積層体ＭＬの積層方向全長にわたって設けられており、その下端部はセルソースＣＳに接続されている。   Inside each through-hole, a silicon pillar SP is embedded as a columnar semiconductor layer. The silicon pillar SP is made of polycrystalline silicon or amorphous silicon. The shape of the silicon pillar SP is a columnar shape extending in the Z direction, for example, a cylindrical shape. Further, the silicon pillar SP is provided over the entire length in the stacking direction of the stacked body ML, and the lower end thereof is connected to the cell source CS.

積層体ＭＬ３上には絶縁層１８（図３、４参照）が設けられており、その絶縁層１８上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、例えば金属材料によって形成されている。なお、本明細書において「金属」というときは、純金属の他に合金も含むものとする。   An insulating layer 18 (see FIGS. 3 and 4) is provided on the stacked body ML3, and a plurality of bit lines BL extending in the Y direction are provided on the insulating layer 18. The bit line BL is formed of, for example, a metal material. In the present specification, the term “metal” includes alloys in addition to pure metals.

各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラーＳＰの直上域を通過するように配列されており、絶縁層１８に形成されたビアホール１８ａを介して、シリコンピラーＳＰの上端部に接続されている。すなわち、シリコンピラーＳＰは、Ｙ方向に延びる列ごとに、異なるビット線ＢＬに接続されている。各シリコンピラーＳＰは、ビット線ＢＬとセルソースＣＳとの間に接続されている。   Each bit line BL is arranged so as to pass through a region immediately above the silicon pillar SP in each column arranged in the Y direction, and the bit line BL is connected to the silicon pillar SP through a via hole 18a formed in the insulating layer 18. Connected to the upper end. That is, the silicon pillar SP is connected to a different bit line BL for each column extending in the Y direction. Each silicon pillar SP is connected between the bit line BL and the cell source CS.

上部選択ゲートＵＳＧは、ビア２０を介して、例えば金属材料によって形成された上部選択ゲート配線ＵＳＬと接続されている。   The upper selection gate USG is connected to the upper selection gate wiring USL formed of, for example, a metal material through the via 20.

各積層体ＭＬのブロックごとに、複数本のワード線ＷＬＬ、１本の下部選択ゲート配線ＬＳＬ、及び１本のセルソース配線ＣＳＬが設けられている。ワード配線ＷＬＬ、下部選択ゲート配線ＬＳＬ、及びセルソース配線ＣＳＬは、例えば金属材料によって形成されている。   For each block of each stacked body ML, a plurality of word lines WLL, one lower selection gate line LSL, and one cell source line CSL are provided. The word line WLL, the lower select gate line LSL, and the cell source line CSL are formed of, for example, a metal material.

１つの積層体ＭＬのブロックに対応するワード線ＷＬＬの本数は、電極層ＷＬの数と同じであり、各ワード線ＷＬＬはビア２１を介して各電極層ＷＬに接続されている。また、下部選択ゲート配線ＬＳＬはビア２２を介して下部選択ゲートＬＳＧに接続されており、セルソース配線ＣＳＬはコンタクト２３を介してセルソースＣＳに接続されている。   The number of word lines WLL corresponding to a block of one stacked body ML is the same as the number of electrode layers WL, and each word line WLL is connected to each electrode layer WL via a via 21. The lower select gate line LSL is connected to the lower select gate LSG via the via 22, and the cell source line CSL is connected to the cell source CS via the contact 23.

各配線間は、図示しない層間絶縁膜によって絶縁されている。   Each wiring is insulated by an interlayer insulating film (not shown).

電極層ＷＬと絶縁層１４との積層構造からなる積層体ＭＬ２に形成されたホールの内周壁には、図５に示すように、第１の絶縁膜２５、電荷蓄積層２６、および第２の絶縁膜２７がそれぞれ筒状に形成されている。第２の絶縁膜２７の内側にシリコンピラーＳＰが埋め込まれ、第２の絶縁膜２７はシリコンピラーＳＰに接している。   As shown in FIG. 5, on the inner peripheral wall of the hole formed in the stacked body ML2 having a stacked structure of the electrode layer WL and the insulating layer 14, the first insulating film 25, the charge storage layer 26, and the second The insulating films 27 are each formed in a cylindrical shape. The silicon pillar SP is embedded inside the second insulating film 27, and the second insulating film 27 is in contact with the silicon pillar SP.

第１の絶縁膜２５は電極層ＷＬに接して設けられ、第１の絶縁膜２５と第２の絶縁膜２７との間に電荷蓄積層２６が設けられている。第１の絶縁膜２５及び電荷蓄積層２６は、電極層ＷＬとシリコンピラーＳＰとの間にのみ設けられ、絶縁層１４とシリコンピラーＳＰとの間には設けられていない。すなわち、第１の絶縁膜２５及び電荷蓄積層２６は、絶縁層１４と電極層ＷＬとの積層方向に分断されている。   The first insulating film 25 is provided in contact with the electrode layer WL, and the charge storage layer 26 is provided between the first insulating film 25 and the second insulating film 27. The first insulating film 25 and the charge storage layer 26 are provided only between the electrode layer WL and the silicon pillar SP, and are not provided between the insulating layer 14 and the silicon pillar SP. That is, the first insulating film 25 and the charge storage layer 26 are divided in the stacking direction of the insulating layer 14 and the electrode layer WL.

積層体ＭＬ２に設けられたシリコンピラーＳＰはチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積層２６はシリコンピラーＳＰから注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラーＳＰと各電極層ＷＬとの交差部分に、チャネルの周囲をゲート電極が取り囲んだ構造のメモリセルが形成されている。   The silicon pillar SP provided in the stacked body ML2 functions as a channel, the electrode layer WL functions as a control gate, and the charge storage layer 26 functions as a data storage layer that stores charges injected from the silicon pillar SP. That is, a memory cell having a structure in which the gate electrode surrounds the channel is formed at the intersection between the silicon pillar SP and each electrode layer WL.

メモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２６は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。   The memory cell is a memory cell having a charge trap structure, and the charge storage layer 26 has a large number of traps that confine charges (electrons) and is made of, for example, a silicon nitride film.

第２の絶縁膜２７は、例えばシリコン酸化膜からなり、電荷蓄積層２６にシリコンピラーＳＰから電荷が注入される際、または、電荷蓄積層２６に蓄積された電荷がシリコンピラーＳＰへ拡散する際に電位障壁となる。   The second insulating film 27 is made of, for example, a silicon oxide film, and when charge is injected from the silicon pillar SP into the charge storage layer 26 or when charge accumulated in the charge storage layer 26 diffuses into the silicon pillar SP. It becomes a potential barrier.

第１の絶縁膜２５は、例えばシリコン酸化膜からなり、電荷蓄積層２６に蓄積された電荷が、ゲート電極として機能する電極層ＷＬへ拡散するのを防止する。   The first insulating film 25 is made of, for example, a silicon oxide film, and prevents the charges accumulated in the charge accumulation layer 26 from diffusing into the electrode layer WL functioning as a gate electrode.

前述した構造のメモリセルにおいて微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。したがって、本実施形態においては、メモリセルはシリコンピラーＳＰ内に、導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、シリコンピラーＳＰは、メモリセルにおけるチャネル領域、ソース領域およびドレイン領域として機能する。また、電極層ＷＬに印加する電圧を制御することで、電極層ＷＬに対向するシリコンピラーＳＰ内をほぼ空乏化することでオフ状態を実現する。   When miniaturization proceeds in the memory cell having the above-described structure, normal write / read operations can be performed without a diffusion layer serving as a source / drain region. Therefore, in the present embodiment, the memory cell does not have diffusion layers as source / drain regions having different conductivity types in the silicon pillar SP. That is, the silicon pillar SP functions as a channel region, a source region, and a drain region in the memory cell. Further, by controlling the voltage applied to the electrode layer WL, the silicon pillar SP facing the electrode layer WL is almost depleted to realize the off state.

図２に示すように、１本のシリコンピラーＳＰの周囲には、電極層ＷＬと同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングが構成される。このようなメモリストリングがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。   As shown in FIG. 2, the same number of memory cells MC as the electrode layers WL are connected in series in the Z direction around one silicon pillar SP to form one memory string. By arranging such memory strings in a matrix in the X and Y directions, a plurality of memory cells are three-dimensionally arranged in the X, Y, and Z directions.

再び図３、４を参照すると、積層体ＭＬ２より下層の積層体ＭＬ１に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ１内には、シリコンピラーＳＰをチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。   3 and 4 again, a gate insulating film GD is formed in a cylindrical shape on the inner peripheral wall of the through hole formed in the multilayer ML1 lower than the multilayer ML2, and the silicon pillar SP is buried inside the gate insulating film GD. ing. Thus, in the stacked body ML1, a lower select transistor LST is provided that has the silicon pillar SP as a channel and the surrounding lower select gate LSG as a gate electrode.

また、積層体ＭＬ２より上層の積層体ＭＬ３に形成された貫通ホールの内周壁には、ゲート絶縁膜ＧＤが筒状に形成され、この内側にシリコンピラーＳＰが埋め込まれている。これにより、積層体ＭＬ３内には、シリコンピラーＳＰをチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。   In addition, a gate insulating film GD is formed in a cylindrical shape on the inner peripheral wall of the through hole formed in the stacked body ML3 above the stacked body ML2, and the silicon pillar SP is embedded inside the gate insulating film GD. Thus, in the stacked body ML3, an upper select transistor UST is provided in which the silicon pillar SP is a channel and the surrounding upper select gate USG is a gate electrode.

下部選択トランジスタＬＳＴ及び上部選択トランジスタＵＳＴは、それぞれ、上述のメモリセルと同様にチャネルの周囲をゲート電極が取り囲んだ構造であるが、メモリセルとしては機能せず、シリコンピラーＳＰを選択する役割を果たす。   Each of the lower selection transistor LST and the upper selection transistor UST has a structure in which a gate electrode surrounds the periphery of the channel like the memory cell described above, but does not function as a memory cell and plays a role of selecting the silicon pillar SP. Fulfill.

さらにまた、本実施形態に係る半導体記憶装置においては、ビット線ＢＬを介してシリコンピラーＳＰの上端部に電位を印加するドライバ回路、セルソース配線ＣＳＬ、コンタクト２３及びセルソースＣＳを介してシリコンピラーＳＰの下端部に電位を印加するドライバ回路、上部選択ゲート配線ＵＳＬ及びビア２０を介して上部選択ゲートＵＳＧに電位を印加するドライバ回路、下部選択ゲート配線ＬＳＬ及びビア２２を介して下部選択ゲートＬＳＧに電位を印加するドライバ回路、ワード線ＷＬＬ及びビア２１を介して各電極層ＷＬに電位を印加するドライバ回路（いずれも図示せず）が設けられている。これらのドライバ回路が形成されている回路領域には、Ｐウエル及びＮウエル（図示せず）が形成されており、これらのウエル内にはトランジスタ等の素子が形成されている。   Furthermore, in the semiconductor memory device according to the present embodiment, the driver circuit for applying a potential to the upper end portion of the silicon pillar SP via the bit line BL, the cell source line CSL, the contact 23, and the silicon pillar via the cell source CS. Driver circuit for applying a potential to the lower end of SP, driver circuit for applying a potential to the upper selection gate USG via the upper selection gate line USL and via 20, lower selection gate LSG via the lower selection gate line LSL and via 22 A driver circuit (not shown) for applying a potential to each electrode layer WL through a word line WLL and a via 21 is provided. P wells and N wells (not shown) are formed in a circuit region where these driver circuits are formed, and elements such as transistors are formed in these wells.

本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。   The semiconductor memory device according to this embodiment is a nonvolatile semiconductor memory device that can electrically erase and write data freely and can retain the memory contents even when the power is turned off.

ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線としての電極層ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２６に電子を注入することにより、情報を記憶する。また、このメモリセルを通過するシリコンピラーＳＰにセンス電流を流すことにより、このメモリセルに記憶された情報を読み出す。   By selecting the bit line BL, the X coordinate of the memory cell is selected, the upper select gate USG is selected, and the upper select transistor UST is turned on or off to select the Y coordinate of the memory cell. By selecting the electrode layer WL as the word line, the Z coordinate of the memory cell is selected. Then, information is stored by injecting electrons into the charge storage layer 26 of the selected memory cell. Further, by passing a sense current through the silicon pillar SP passing through the memory cell, information stored in the memory cell is read out.

次に、本発明の実施形態に係る半導体記憶装置の製造方法について説明する。   Next, a method for manufacturing a semiconductor memory device according to an embodiment of the present invention will be described.

まず、シリコン基板１１におけるメモリアレイ領域に不純物を導入し、図３、４に示すように、セルソースＣＳを形成する。次に、セルソースＣＳ上に絶縁層１２を形成し、その上に下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１３を形成する。これにより、絶縁層１２、下部選択ゲートＬＳＧ及び絶縁層１３からなる積層体ＭＬ１が形成される。同時に、周辺回路領域（図示せず）にはＰウエル及びＮウエル等を形成し、各ドライバ回路を構成するトランジスタのゲートを形成し、さらにソース・ドレインを形成する。   First, impurities are introduced into the memory array region in the silicon substrate 11 to form a cell source CS as shown in FIGS. Next, an insulating layer 12 is formed on the cell source CS, a silicon layer serving as the lower selection gate LSG is formed thereon, and an insulating layer 13 is further formed thereon. Thereby, the stacked body ML1 including the insulating layer 12, the lower selection gate LSG, and the insulating layer 13 is formed. At the same time, a P well, an N well, and the like are formed in a peripheral circuit region (not shown), a gate of a transistor constituting each driver circuit is formed, and a source / drain is formed.

次に、積層体ＭＬ１に、Ｚ方向（積層方向）に延びセルソースＣＳまで到達する貫通ホールをエッチングにより形成した後、積層体ＭＬ１の全面に、シリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。絶縁膜は、積層体ＭＬ１の上面の他に、貫通ホールの底面及び側面にも成膜される。そして、例えばＲＩＥ（Reactive Ion Etching）により、積層体ＭＬ１の上面及び貫通ホールの底面に形成された絶縁膜を除去する。これにより、貫通ホールの側面には絶縁膜が残り、ゲート絶縁膜ＧＤとなる。次に、貫通ホールの内部にシリコンを埋め込み、貫通ホール内にシリコンピラーＳＰを形成する。これにより、下部選択トランジスタＬＳＴが形成される。   Next, a through-hole extending in the Z direction (stacking direction) and reaching the cell source CS is formed in the stacked body ML1 by etching, and then an insulating film such as a silicon oxide film or a silicon nitride film is formed on the entire surface of the stacked body ML1. Deposit. The insulating film is formed on the bottom surface and the side surface of the through hole in addition to the top surface of the multilayer body ML1. Then, for example, by RIE (Reactive Ion Etching), the insulating film formed on the top surface of the multilayer body ML1 and the bottom surface of the through hole is removed. As a result, the insulating film remains on the side surface of the through hole and becomes the gate insulating film GD. Next, silicon is buried in the through hole, and a silicon pillar SP is formed in the through hole. Thereby, the lower select transistor LST is formed.

次に、積層体ＭＬ１上に、図６（ａ）に示すように、例えばＴＥＯＳ（tetraethoxysilane）からなる絶縁層１４と、例えば非晶質もしくは多結晶シリコンからなる電極層ＷＬとを交互に積層させて、積層体ＭＬ２を形成する。   Next, as shown in FIG. 6A, insulating layers 14 made of, for example, TEOS (tetraethoxysilane) and electrode layers WL made of, for example, amorphous or polycrystalline silicon are alternately stacked on the stacked body ML1. Thus, the stacked body ML2 is formed.

次に、図６（ｂ）に示すように、絶縁層１４と電極層ＷＬとの積層体ＭＬ２を貫通し、それらの積層方向に延びるホール１７をＲＩＥで形成する。ホール１７は、下層の積層体ＭＬ１のシリコンピラーＳＰ直上部分に、そのシリコンピラーＳＰにまで到達して形成される。   Next, as shown in FIG. 6B, a hole 17 is formed by RIE, which penetrates the stacked body ML2 of the insulating layer 14 and the electrode layer WL and extends in the stacking direction. The hole 17 is formed at a portion immediately above the silicon pillar SP of the lower layered multilayer ML1 so as to reach the silicon pillar SP.

次に、ホール１７内に臨む絶縁層１４をウェットエッチングする。このときのエッチング液に対して、絶縁層１４は可溶であり、電極層ＷＬは不溶である。したがって、絶縁層１４のみが、図７（ａ）に示すように、ホール１７の中心軸から離間する方向に後退する。すなわち、絶縁層１４におけるホール１７に臨む露出面が、電極層ＷＬにおけるホール１７に臨む露出面よりもホール１７の中心軸から離間した第１の位置（図７（ａ）に示す）に後退する。なお、このときのエッチングは等方的であればよく、ウェットエッチング以外にも、ＣＤＥ（Chemical Dry Etching）も可能である。   Next, the insulating layer 14 facing the hole 17 is wet etched. The insulating layer 14 is soluble and the electrode layer WL is insoluble in the etching solution at this time. Therefore, only the insulating layer 14 is retracted in the direction away from the central axis of the hole 17 as shown in FIG. That is, the exposed surface facing the hole 17 in the insulating layer 14 recedes to a first position (shown in FIG. 7A) that is farther from the central axis of the hole 17 than the exposed surface facing the hole 17 in the electrode layer WL. . The etching at this time may be isotropic, and CDE (Chemical Dry Etching) is also possible in addition to wet etching.

上記工程における絶縁層１４の後退により、電極層ＷＬが絶縁層１４よりもホール１７側に突出する。そして次に、その電極層ＷＬの突出部に対して熱窒化処理を行う。これにより、電極層ＷＬにおけるホール１７に露出する部分に、図７（ｂ）に示すように、電荷蓄積層となるシリコン窒化膜２６が形成される。窒素（Ｎ）を含む窒化性ガス雰囲気中で、上記図７（ａ）までの工程を終えたウェーハを加熱することで、シリコンが露出している部分だけにシリコン窒化膜２６が形成される。すなわち、電極層ＷＬにのみ、電荷蓄積層（シリコン窒化膜）２６が形成され、絶縁層１４には形成されない。   Due to the recession of the insulating layer 14 in the above process, the electrode layer WL protrudes further toward the hole 17 than the insulating layer 14. Next, thermal nitridation is performed on the protruding portion of the electrode layer WL. As a result, a silicon nitride film 26 serving as a charge storage layer is formed in the portion of the electrode layer WL exposed at the hole 17 as shown in FIG. 7B. By heating the wafer after the steps up to FIG. 7A in a nitriding gas atmosphere containing nitrogen (N), the silicon nitride film 26 is formed only on the portion where silicon is exposed. That is, the charge storage layer (silicon nitride film) 26 is formed only on the electrode layer WL, and not on the insulating layer 14.

次に、上記第１の位置にてホール１７内に臨んでいる絶縁層１４を再びウェットエッチングする。このときのエッチング液に対して、絶縁層１４は可溶であり、電極層ＷＬ及びシリコン窒化膜２６は不溶である。したがって、絶縁層１４のみが、図７（ａ）及び（ｂ）に示す第１の位置から、図８（ａ）に示す第２の位置へと、さらにホール１７の中心軸から離間する方向に後退する。なお、このときのエッチングも等方的であればよく、ウェットエッチング以外にもＣＤＥも可能である。   Next, the insulating layer 14 facing the hole 17 at the first position is wet-etched again. The insulating layer 14 is soluble in the etching solution at this time, and the electrode layer WL and the silicon nitride film 26 are insoluble. Accordingly, only the insulating layer 14 moves from the first position shown in FIGS. 7A and 7B to the second position shown in FIG. 8A and further away from the central axis of the hole 17. fall back. Note that the etching at this time only needs to be isotropic, and CDE is possible in addition to wet etching.

絶縁層１４の上記第２の位置への後退により、図８（ａ）に示すように、電極層ＷＬにおけるシリコン窒化膜２６が形成された部分と上記絶縁層１４の第２の位置との間の部分の上面及び下面が露出する。   Due to the retreat of the insulating layer 14 to the second position, as shown in FIG. 8A, between the portion of the electrode layer WL where the silicon nitride film 26 is formed and the second position of the insulating layer 14. The upper and lower surfaces of this part are exposed.

そして、その電極層ＷＬにおけるシリコンが露出した部分に対して熱酸化処理を行う。すなわち、酸素（Ｏ）を含む酸化性ガス雰囲気中で、上記図８（ａ）までの工程を終えたウェーハを加熱することで、電極層ＷＬにおいてシリコンが露出している部分から酸化膜の成長が進んでいく。   Then, thermal oxidation treatment is performed on a portion of the electrode layer WL where silicon is exposed. That is, by heating the wafer after the steps up to FIG. 8A in an oxidizing gas atmosphere containing oxygen (O), an oxide film grows from the portion of the electrode layer WL where silicon is exposed. Will progress.

酸化は、電極層ＷＬにおいてシリコン窒化膜２６及び絶縁層１４で覆われていない、それらの間の部分の上面及び下面から膜厚方向の中央部へと向けて進んでいく。このため、図８（ｂ）に示すように、電極層ＷＬにおいてシリコン窒化膜２６の裏側（ホール１７に臨む部分の反対側）に、バーズビーク構造の第１の絶縁膜（シリコン酸化膜）２５が形成される。   Oxidation proceeds from the upper and lower surfaces of the electrode layer WL not covered with the silicon nitride film 26 and the insulating layer 14 toward the center in the film thickness direction. For this reason, as shown in FIG. 8B, a first insulating film (silicon oxide film) 25 having a bird's beak structure is formed on the back side of the silicon nitride film 26 (opposite the portion facing the hole 17) in the electrode layer WL. It is formed.

次に、上記積層体ＭＬ２においてホール１７に臨む側壁部分すべてに、例えばＣＶＤ（chemical vapor deposition）法により、第２の絶縁膜（シリコン酸化膜）２７を形成する。これにより、図９に示すように、電荷蓄積層（シリコン窒化膜）２６は第２の絶縁膜（シリコン酸化膜）２７で覆われ、電極層ＷＬにおけるホール１７に対向する部分に、ＯＮＯ（Oxide-Nitride-Oxide）膜が形成される。   Next, a second insulating film (silicon oxide film) 27 is formed on all the side walls facing the holes 17 in the stacked body ML2 by, for example, CVD (chemical vapor deposition). As a result, as shown in FIG. 9, the charge storage layer (silicon nitride film) 26 is covered with the second insulating film (silicon oxide film) 27, and an ONO (Oxide) is formed in a portion facing the hole 17 in the electrode layer WL. -Nitride-Oxide) film is formed.

次に、ホール１７の底面に形成されたシリコン酸化膜等を除去して、下層の積層体ＭＬ１のシリコンピラーＳＰ上面をホール１７内に露出させた後、例えばＣＶＤ法により、ホール１７の内部にシリコンを埋め込む。これにより、図３〜５に示すように、積層体ＭＬ２にシリコンピラーＳＰが形成され、そのシリコンピラーＳＰと電極層ＷＬとの交差部分にメモリセルが形成される。積層体ＭＬ２のシリコンピラーＳＰの下端は、下層の積層体ＭＬ１のシリコンピラーＳＰの上端と接触する。   Next, after removing the silicon oxide film and the like formed on the bottom surface of the hole 17 to expose the upper surface of the silicon pillar SP of the lower layered multilayer ML1 in the hole 17, the inside of the hole 17 is formed by, for example, the CVD method. Embed silicon. Thereby, as shown in FIGS. 3 to 5, the silicon pillar SP is formed in the stacked body ML <b> 2, and a memory cell is formed at the intersection of the silicon pillar SP and the electrode layer WL. The lower end of the silicon pillar SP of the stacked body ML2 is in contact with the upper end of the silicon pillar SP of the lower stacked body ML1.

次に、図３、４に示すように、積層体ＭＬ２上に絶縁層１５を形成し、その上に上部選択ゲートＵＳＧとなるシリコン層を形成し、さらにその上に絶縁層１６を形成する。これにより、絶縁層１５、上部選択ゲートＵＳＧ及び絶縁層１６からなる積層体ＭＬ３が形成される。   Next, as shown in FIGS. 3 and 4, the insulating layer 15 is formed on the stacked body ML2, the silicon layer serving as the upper selection gate USG is formed thereon, and the insulating layer 16 is further formed thereon. Thereby, the stacked body ML3 including the insulating layer 15, the upper selection gate USG, and the insulating layer 16 is formed.

次に、積層体ＭＬ３に、Ｚ方向（積層方向）に延び積層体ＭＬ２のシリコンピラーＳＰまで到達する貫通ホールをエッチングにより形成した後、積層体ＭＬ３の全面にシリコン酸化膜やシリコン窒化膜などの絶縁膜を堆積させる。この絶縁膜は、積層体ＭＬ３の上面の他に、貫通ホールの底面及び側面にも成膜される。   Next, a through hole that extends in the Z direction (stacking direction) and reaches the silicon pillar SP of the stacked body ML2 is formed in the stacked body ML3 by etching, and then a silicon oxide film, a silicon nitride film, or the like is formed on the entire surface of the stacked body ML3. An insulating film is deposited. This insulating film is formed on the bottom surface and side surface of the through hole in addition to the top surface of the multilayer body ML3.

次に、例えばＲＩＥにより、積層体ＭＬ３の上面及び貫通ホールの底面に形成された絶縁膜を除去し、これにより、貫通ホールの側面に絶縁膜が残りゲート絶縁膜ＧＤとなる。   Next, the insulating film formed on the top surface of the multilayer body ML3 and the bottom surface of the through hole is removed by, for example, RIE, whereby the insulating film remains on the side surface of the through hole and becomes the gate insulating film GD.

次に、貫通ホールの底面に積層体ＭＬ２のシリコンピラーＳＰを露出させた後、貫通ホールの内部にシリコンを埋め込み、積層体ＭＬ３にシリコンピラーＳＰを形成する。これにより、上部選択トランジスタＵＳＴが形成される。積層体ＭＬ３のシリコンピラーＳＰの下端は、下層の積層体ＭＬ２のシリコンピラーＳＰの上端と接触する。   Next, after exposing the silicon pillar SP of the stacked body ML2 to the bottom surface of the through hole, silicon is embedded in the through hole to form the silicon pillar SP in the stacked body ML3. Thereby, the upper selection transistor UST is formed. The lower end of the silicon pillar SP of the stacked body ML3 is in contact with the upper end of the silicon pillar SP of the lower stacked body ML2.

次に、積層体ＭＬ３上に絶縁層１８を形成した後、絶縁層１８にビア１８ａを形成する。次に、全面に金属膜を形成し、パターニングすることにより、ビット線ＢＬを形成する。   Next, after forming the insulating layer 18 on the stacked body ML3, the via 18a is formed in the insulating layer 18. Next, a metal film is formed on the entire surface and patterned to form the bit line BL.

なお、積層体ＭＬ３にホールを形成する前に積層体ＭＬ３の上に絶縁層１８を積層し、この後それらを貫通するホール（絶縁層１８においてはビア１８ａ）を形成してもよい。絶縁層１８及び積層体ＭＬ３にホールを形成した後、積層体ＭＬ３のホール側面にゲート絶縁膜ＧＤを形成し、その内側にシリコンピラーＳＰを埋め込む。このとき、絶縁層１８のビア１８ａにもシリコンピラーＳＰが埋め込まれるが、このビア１８ａ内のシリコンピラーＳＰをエッチングにより除去し、この後ビア１８ａを埋め込むように金属材料を絶縁層１８上に形成してパターニングを行い、ビット線ＢＬを形成する。   Note that the insulating layer 18 may be stacked on the stacked body ML3 before forming a hole in the stacked body ML3, and then a hole (via 18a in the insulating layer 18) penetrating them may be formed. After holes are formed in the insulating layer 18 and the stacked body ML3, a gate insulating film GD is formed on the hole side surface of the stacked body ML3, and a silicon pillar SP is embedded inside thereof. At this time, the silicon pillar SP is embedded also in the via 18a of the insulating layer 18, but the silicon pillar SP in the via 18a is removed by etching, and then a metal material is formed on the insulating layer 18 so as to embed the via 18a. Then, patterning is performed to form the bit line BL.

さらに、上部選択ゲート配線ＵＳＬ、ワード線ＷＬＬ、下部選択ゲート配線ＬＳＬ及びセルソース配線ＣＳＬを形成し、図１に示す構造が得られる。   Furthermore, the upper selection gate line USL, the word line WLL, the lower selection gate line LSL, and the cell source line CSL are formed, and the structure shown in FIG. 1 is obtained.

本発明の実施形態によれば、図５に示すように、電荷蓄積層２６が、電極層ＷＬとオン時にチャネルとして機能するシリコンピラーＳＰとの間にのみ存在し、絶縁層１４とシリコンピラーＳＰとの間には存在しない。すなわち、電荷蓄積層２６は、メモリセルが積層方向に直列接続された方向に分断されている。   According to the embodiment of the present invention, as shown in FIG. 5, the charge storage layer 26 exists only between the electrode layer WL and the silicon pillar SP functioning as a channel when turned on, and the insulating layer 14 and the silicon pillar SP. Does not exist between. That is, the charge storage layer 26 is divided in the direction in which the memory cells are connected in series in the stacking direction.

このため、電荷蓄積層２６に蓄積された電荷が他のメモリセルの電荷蓄積層２６へと拡散することを防止できる。これによって、各メモリセルごとに蓄積電荷の安定した保持が可能となり、また、蓄積電荷の拡散による他のメモリセルの書き込み等への影響を防ぐことができる。   For this reason, it is possible to prevent the charge accumulated in the charge accumulation layer 26 from diffusing into the charge accumulation layer 26 of another memory cell. This makes it possible to stably hold the stored charge for each memory cell, and to prevent the influence of the diffusion of the stored charge on writing to other memory cells.

本実施形態によれば、電極層ＷＬ間の絶縁層１４に電荷蓄積層（シリコン窒化膜）２６を設けない構造を得るための前述したプロセス上、図５に示すように、シリコンピラーＳＰが電荷蓄積層２６の角部に沿うように絶縁層１４に対して横方向に食い込んだ構造となりやすい。さらに、そのシリコンピラーＳＰが食い込んだ部分と、電極層ＷＬにおける第１の絶縁膜２５との界面付近の厚さ方向端部との間には、酸化膜だけで窒化膜がないため、ここに電界が集中するとこの部分でゲートリークが発生するおそれがある。   According to the present embodiment, the silicon pillar SP is charged as shown in FIG. 5 in the above-described process for obtaining a structure in which the charge storage layer (silicon nitride film) 26 is not provided in the insulating layer 14 between the electrode layers WL. It tends to be a structure that bites in the lateral direction with respect to the insulating layer 14 along the corners of the storage layer 26. Furthermore, since there is no nitride film with only an oxide film between the portion in which the silicon pillar SP has bite and the end in the thickness direction near the interface with the first insulating film 25 in the electrode layer WL, there is no nitride film. If the electric field is concentrated, gate leakage may occur in this portion.

しかし本実施形態では、前述したように、先に形成したシリコン窒化膜２６をマスクとした熱酸化処理によりバーズビーク構造の第１の絶縁膜２５が得られ、すなわち、第１の絶縁膜２５は、電極層ＷＬにおける厚さ方向の中央部２５ｂよりも絶縁層１４と接する端部２５ａの方が厚くなる。これにより、シリコンピラーＳＰの絶縁層１４側に食い込んだ上記部分と、電極層ＷＬとの間のリークを抑制できる。   However, in the present embodiment, as described above, the first insulating film 25 having a bird's beak structure is obtained by thermal oxidation using the previously formed silicon nitride film 26 as a mask, that is, the first insulating film 25 is The end portion 25a in contact with the insulating layer 14 is thicker than the central portion 25b in the thickness direction of the electrode layer WL. Thereby, the leak between the said part which dig into the insulating layer 14 side of silicon pillar SP, and the electrode layer WL can be suppressed.

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。   The embodiments of the present invention have been described above with reference to specific examples. However, the present invention is not limited to them, and various modifications can be made based on the technical idea of the present invention.

前述した実施形態では、図３、４に示すように、メモリセルが形成された積層体ＭＬ２の上下にそれぞれ上部選択ゲートＵＳＧと下部選択ゲートＬＳＧを有し、さらに上部選択ゲートＵＳＧの上にビット線ＢＬを、下部選択ゲートＬＳＧの下にセルソースＣＳを有する構造を示した。すなわち、ビット線ＢＬとセルソースＣＳとの間に「Ｉ」字状にシリコンピラーＳＰが設けられている。   In the above-described embodiment, as shown in FIGS. 3 and 4, the upper selection gate USG and the lower selection gate LSG are respectively provided above and below the stacked body ML <b> 2 in which the memory cells are formed, and a bit is provided above the upper selection gate USG. The structure in which the line BL has the cell source CS under the lower selection gate LSG is shown. That is, the silicon pillar SP is provided in an “I” shape between the bit line BL and the cell source CS.

これに対して、図１０に示すように、ビット線ＢＬとソース線ＳＬとの間に「Ｕ」字状のシリコンピラーＳＰを設けた構造であってもよい。
図１０は、本発明の他の実施形態に係る半導体記憶装置を示し、前述した実施形態における図４に対応するＹＺ方向の模式断面図である。なお、図１０において、ハッチング部分は導電体を、ハッチングをしていない部分は絶縁体を示す。 On the other hand, as shown in FIG. 10, a structure in which a “U” -shaped silicon pillar SP is provided between the bit line BL and the source line SL may be used.
FIG. 10 shows a semiconductor memory device according to another embodiment of the present invention, and is a schematic cross-sectional view in the YZ direction corresponding to FIG. 4 in the above-described embodiment. In FIG. 10, a hatched portion indicates a conductor, and a portion not hatched indicates an insulator.

メモリセルが形成された積層体ＭＬ２の上に、ビット線ＢＬとメモリセルとの接続をオンオフする第１の選択トランジスタＳＴ１と、ソース線ＳＬとメモリセルとの接続をオンオフする第２の選択トランジスタＳＴ２が設けられている。第１の選択トランジスタＳＴ１においては、ゲート絶縁膜ＧＤを介して第１の選択ゲートＳＧ１とシリコンピラーＳＰとが対向している。同様に、第２の選択トランジスタＳＴ２においては、ゲート絶縁膜ＧＤを介して第２の選択ゲートＳＧ２とシリコンピラーＳＰとが対向している。   A first selection transistor ST1 for turning on / off the connection between the bit line BL and the memory cell and a second selection transistor for turning on / off the connection between the source line SL and the memory cell on the stacked body ML2 in which the memory cell is formed. ST2 is provided. In the first selection transistor ST1, the first selection gate SG1 and the silicon pillar SP are opposed to each other through the gate insulating film GD. Similarly, in the second selection transistor ST2, the second selection gate SG2 and the silicon pillar SP are opposed to each other through the gate insulating film GD.

それら選択トランジスタＳＴ１、ＳＴ２の上に、ビット線ＢＬとソース線ＳＬが設けられている。ビット線ＢＬとソース線ＳＬは異なる高さに設けられ、図１０に示す例ではビット線ＢＬの方がより上層に設けられている。積層体ＭＬ２のシリコンピラーＳＰの下端部は、導電層３１を介して接続されている。その導電層３１は、絶縁膜３２によって他の導電部分と絶縁されている。   A bit line BL and a source line SL are provided on the select transistors ST1 and ST2. The bit line BL and the source line SL are provided at different heights. In the example shown in FIG. 10, the bit line BL is provided in an upper layer. The lower end portion of the silicon pillar SP of the stacked body ML2 is connected via the conductive layer 31. The conductive layer 31 is insulated from other conductive portions by the insulating film 32.

なお、シリコンピラーＳＰは円柱状に限らず、角柱状であってもよい。あるいは、貫通ホール内のすべてを半導体層で埋め込むことに限らず、第２の絶縁膜２７に接する部分にだけ半導体層を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。   The silicon pillar SP is not limited to a cylindrical shape, and may be a prismatic shape. Alternatively, it is not limited to burying the entire inside of the through-hole with a semiconductor layer, but a structure in which a semiconductor layer is formed in a cylindrical shape only in a portion in contact with the second insulating film 27 and an insulator is embedded therein. Also good.

本発明の実施形態に係る半導体記憶装置を例示する模式斜視図。1 is a schematic perspective view illustrating a semiconductor memory device according to an embodiment of the invention. 同半導体記憶装置における、１本（１列）のメモリストリングの模式斜視図。FIG. 4 is a schematic perspective view of one (one row) memory string in the semiconductor memory device. 図１におけるＸＺ方向の要部模式断面図。The principal part schematic cross section of the XZ direction in FIG. 図１におけるＹＺ方向の要部模式断面図。The principal part schematic sectional drawing of the YZ direction in FIG. 同半導体記憶装置におけるメモリセル部分の拡大模式断面図。FIG. 3 is an enlarged schematic cross-sectional view of a memory cell portion in the semiconductor memory device. 本発明の実施形態に係る半導体記憶装置の製造方法を例示する模式図。FIG. 3 is a schematic view illustrating a method for manufacturing a semiconductor memory device according to an embodiment of the invention. 図６に続く工程を示す模式図。FIG. 7 is a schematic diagram illustrating a process following FIG. 6. 図７に続く工程を示す模式図。FIG. 8 is a schematic diagram illustrating a process following FIG. 7. 図８に続く工程を示す模式図。FIG. 9 is a schematic diagram illustrating a process following FIG. 8. 本発明の他の実施形態に係る半導体記憶装置の上記図４に対応する模式断面図。The schematic cross section corresponding to the said FIG. 4 of the semiconductor memory device which concerns on other embodiment of this invention.

符号の説明Explanation of symbols

１１…半導体基板、１４…絶縁層、１７…ホール、２５…第１の絶縁膜、２６…電荷蓄積層、２７…第２の絶縁膜、ＳＰ…半導体層、ＷＬ…電極層、ＷＬＬ…ワード線、ＢＬ…ビット線、ＬＳＧ…下部選択ゲート、ＵＳＧ…上部選択ゲート   DESCRIPTION OF SYMBOLS 11 ... Semiconductor substrate, 14 ... Insulating layer, 17 ... Hole, 25 ... 1st insulating film, 26 ... Charge storage layer, 27 ... 2nd insulating film, SP ... Semiconductor layer, WL ... Electrode layer, WLL ... Word line , BL ... bit line, LSG ... lower selection gate, USG ... upper selection gate

Claims (5)

半導体基板と、
前記半導体基板上に設けられ、複数の電極層と複数の絶縁層とが交互に積層された積層体と、
前記積層体を貫通して形成されたホールの内部に設けられ、前記電極層と前記絶縁層との積層方向に延びる半導体層と、
前記電極層と前記半導体層との間にのみ設けられ、前記積層方向に分断された電荷蓄積層と、
を備えたことを特徴とする半導体記憶装置。 A semiconductor substrate;
A stacked body provided on the semiconductor substrate, in which a plurality of electrode layers and a plurality of insulating layers are alternately stacked;
A semiconductor layer provided in a hole formed through the stacked body and extending in a stacking direction of the electrode layer and the insulating layer;
A charge storage layer provided only between the electrode layer and the semiconductor layer and divided in the stacking direction;
A semiconductor memory device comprising: 前記電荷蓄積層は、電荷のトラップを有する絶縁膜であることを特徴とする請求項１記載の半導体記憶装置。   2. The semiconductor memory device according to claim 1, wherein the charge storage layer is an insulating film having a charge trap. 前記電荷蓄積層は、シリコン窒化膜であることを特徴とする請求項２記載の半導体記憶装置。   3. The semiconductor memory device according to claim 2, wherein the charge storage layer is a silicon nitride film. 前記電極層と前記電荷蓄積層との間に設けられた第１の絶縁膜と、前記電荷蓄積層と前記半導体層との間に設けられた第２の絶縁膜とをさらに備え、
前記第１の絶縁膜は、前記電極層における厚さ方向の中央部よりも前記絶縁層と接する端部の方が厚いことを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。 A first insulating film provided between the electrode layer and the charge storage layer; and a second insulating film provided between the charge storage layer and the semiconductor layer;
4. The semiconductor according to claim 1, wherein the first insulating film has a thicker end portion in contact with the insulating layer than a central portion in the thickness direction of the electrode layer. Storage device. 半導体基板上に、複数の電極層と複数の絶縁層とを交互に積層させてこれらの積層体を形成する工程と、
前記積層体を貫通し、前記電極層と前記絶縁層との積層方向に延びるホールを形成する工程と、
前記絶縁層における前記ホールに臨む露出面を、前記電極層における前記ホールに臨む露出面よりも、前記ホールから離間させた第１の位置に後退させる工程と、
前記絶縁層の後退により前記ホール側に突出した前記電極層の突出部に対して熱窒化処理を行い窒化膜を形成する工程と、
前記絶縁層を前記第１の位置からさらに第２の位置まで後退させる工程と、
前記電極層における、前記窒化膜が形成された部分と前記第２の位置との間の部分に対して熱酸化処理を行い酸化膜を形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。 A step of alternately laminating a plurality of electrode layers and a plurality of insulating layers on a semiconductor substrate to form these laminates;
Forming a hole penetrating the laminated body and extending in the laminating direction of the electrode layer and the insulating layer;
Retreating the exposed surface facing the hole in the insulating layer to a first position spaced from the hole, than the exposed surface facing the hole in the electrode layer;
Forming a nitride film by performing thermal nitridation on the protruding portion of the electrode layer protruding to the hole side due to the recession of the insulating layer;
Retracting the insulating layer from the first position to a second position;
A step of performing a thermal oxidation process on a portion between the portion where the nitride film is formed and the second position in the electrode layer to form an oxide film;
A method of manufacturing a semiconductor memory device.
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