JP2010016122A - Semiconductor integrated circuit - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To overcome the problem of a redundancy function of a semiconductor integrated circuit in the prior art that the cost increases because many processing steps such as dicing of good chips of a functional group, open circuit of interconnect, and the like, are required, and the yield decreases and miniaturization of a product is impeded when redundancy circuitry is employed. <P>SOLUTION: A first semiconductor chip with bumps for external connection which are electrically connected with signal lines for delivering/receiving signals to/from a plurality of functional blocks in the chip, and a second semiconductor chip with pads for external connection which are electrically connected with signal lines for delivering/receiving signals to/from a plurality of functional blocks in the chip and are arranged to be mirror symmetrical with respect to the arrangement of bumps of the first semiconductor chip are joined together while facing the surfaces so that the bumps touch the pads, and the signal lines belonging, respectively, to the first semiconductor chip and the second semiconductor chip electrically connected with the bumps and pads are electrically connected at the joints of the bumps and pads. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

この発明は半導体集積回路に関し、特に不良救済手段や故障に備えた冗長回路の形成などに関するものである。   The present invention relates to a semiconductor integrated circuit, and more particularly to formation of a fault relief means and a redundant circuit in preparation for a failure.

半導体チップ上に回路を構成した半導体集積回路では不良チップの発生はウェハ当たりの歩留まりに直接影響し、半導体集積回路のコストを引き上げる原因となっている。不良チップの救済方法の一つとして、特許文献１に示されるようなチップ上の不良となった機能ブロックに、該当する機能ブロックの良品チップを重ねて電気的に接続する方法などが提案されている。   In a semiconductor integrated circuit in which a circuit is formed on a semiconductor chip, the occurrence of a defective chip directly affects the yield per wafer, which increases the cost of the semiconductor integrated circuit. As one method for relieving defective chips, a method has been proposed in which a non-defective functional block on a corresponding functional block is overlaid and electrically connected to a defective functional block on the chip as disclosed in Patent Document 1. Yes.

一方で大規模な半導体集積回路が、自動車や航空機、宇宙産業等の安定して正常動作することを求められる分野で使用されることが求められている。このような分野では半導体集積回路の故障がフィールドにおいて確実に検出され誤動作が起こらないことが求められ、クロックスキューの小さいクロックツリー回路を構成するためにクロック配線とバッファを、バッファや配線距離が一定なパネルの組合せで構成する方法（例えば、特許文献１）などが提案されている。   On the other hand, large-scale semiconductor integrated circuits are required to be used in fields that require stable and normal operation, such as automobiles, aircraft, and the space industry. In these fields, it is required that failures in semiconductor integrated circuits are reliably detected in the field and no malfunction occurs. To configure a clock tree circuit with a small clock skew, the clock wiring and the buffer are fixed, and the buffer and wiring distance are constant. A method of forming a combination of various panels (for example, Patent Document 1) has been proposed.

特開平5-136331号公報 第2頁〜4頁、第１図JP-A-5-133631 Pages 2-4, Figure 1

従来の半導体集積回路の不良救済手段として提案されている方法は、機能ブロックの良品チップの切出しや、配線の切断などの多くのチップ加工工程が必要で、チップ加工コストが嵩むという理由により普及していない。   A method proposed as a conventional means for repairing a defect in a semiconductor integrated circuit is widely used because it requires many chip processing steps such as cutting out non-defective chips of functional blocks and cutting of wiring, and the chip processing cost increases. Not.

さらに従来の半導体集積回路で、故障に備えた冗長回路構成にしようとした場合には、同一チップ内に冗長回路を形成する方法や同一機能のチップを実装基板上に並べて構成する方法などが用いられるが、いずれもチップ面積の増大による歩留まりの悪化や実装基板の面積増大により製品の小型化が阻害されるなどの問題点があった。   Furthermore, when trying to make a redundant circuit configuration for failure in a conventional semiconductor integrated circuit, a method of forming a redundant circuit in the same chip, a method of arranging chips of the same function on the mounting substrate, etc. are used. However, there are problems such as deterioration in yield due to increase in chip area and reduction in product size due to increase in area of the mounting substrate.

この発明は上記のような問題点を解決するためになされたもので、半導体集積回路の歩留まりを効果的に改善するとともに、同一の手段を用いて冗長回路構成を低コストに実現することを目的とする。   The present invention has been made to solve the above-described problems, and it is an object of the present invention to effectively improve the yield of a semiconductor integrated circuit and realize a redundant circuit configuration at a low cost by using the same means. And

この発明に係る半導体集積回路は、
チップ内に配設された複数の機能ブロックと、この機能ブロックへ信号授受をするブロック間信号配線と、チップ表面に配設され、信号配線に電気的に接続された外部接続用のバンプとを備えた第１の半導体チップと、
同じく、チップ内に配設された複数の機能ブロックと、この機能ブロックへ信号授受をするブロック間信号配線と、チップ表面に配設され、信号配線と電気的に接続され、かつ第１の半導体チップにおけるバンプの配置と鏡面対称となるように配設された外部接続用パッドとが設けられた第２の半導体チップとを備え、
第１の半導体チップと第２の半導体チップそれぞれの表面を向かい合わせにしてバンプとパッドが接触するように結合し、バンプとパッドに電気的に接続された第１の半導体チップと第２の半導体チップそれぞれに属するブロック間信号配線がバンプとパッドの接触部で電気的に接続される構成にされる。 A semiconductor integrated circuit according to the present invention includes:
A plurality of functional blocks arranged in the chip, inter-block signal wiring for transmitting / receiving signals to the functional block, and external connection bumps arranged on the chip surface and electrically connected to the signal wiring A first semiconductor chip comprising:
Similarly, a plurality of functional blocks disposed in the chip, inter-block signal wiring for transmitting / receiving signals to the functional block, disposed on the chip surface, electrically connected to the signal wiring, and the first semiconductor A second semiconductor chip provided with an external connection pad disposed so as to be mirror-symmetrical with the arrangement of bumps in the chip,
The first and second semiconductor chips and the second semiconductor are electrically connected to the bump and the pad, with the surfaces of the first semiconductor chip and the second semiconductor chip facing each other so that the bump and the pad are in contact with each other. The inter-block signal wiring belonging to each chip is electrically connected at the contact portion between the bump and the pad.

この発明に係る半導体集積回路によれば、
２つの鏡面対称に構成された半導体チップの不良品を不良ブロックを補完するような組合せで張り合わせて一つの半導体集積回路を構成することにより、不良チップを救済し２つの不良チップから一つの良品半導体集積回路を得ることが出来る。
また、他の発明においては、半導体集積回路を構成するに当たり、あらかじめ半導体チップ内部に、ブロック間信号配線への機能ブロックからの出力信号の制御を機能ブロック外部からの信号で行う出力信号制御素子や、機能ブロックの入力側に複数のブロック間信号配線から信号を入力する複数の信号入力素子と、この複数の信号入力素子の出力側に機能ブロック外部からどの信号入力素子の出力を入力するか選択できる選択回路や、複数の機能ブロックの出力信号を比較し、比較結果を内部信号として保持、または機能ブロック外部に信号出力する比較回路等の所望の構成を行っておけば、半導体チップ上の配線の機能ブロックの切出しや配線の切断といった物理的な加工は必要ない。 According to the semiconductor integrated circuit of the present invention,
A defective semiconductor chip composed of two mirrors is bonded together in a combination that complements a defective block to form a single semiconductor integrated circuit, thereby repairing the defective chip and converting the defective chip into a good semiconductor. An integrated circuit can be obtained.
In another invention, when configuring a semiconductor integrated circuit, an output signal control element for controlling an output signal from the functional block to the inter-block signal wiring by a signal from the outside of the functional block in advance in the semiconductor chip, , Select multiple signal input elements that input signals from multiple inter-block signal wires on the input side of the functional block, and select which signal input elements to input from outside the functional block to the output side of the multiple signal input elements If the desired configuration such as a selection circuit that can be used and a comparison circuit that compares the output signals of a plurality of functional blocks and holds the comparison result as an internal signal or outputs the signal to the outside of the functional block is used There is no need for physical processing such as cutting out functional blocks or cutting wires.

実施の形態１．
図１はこの発明の実施の形態１による半導体集積回路を構成する半導体チップの表面から見た概略の構成を示す構成図である。
図１において、半導体チップ１はチップ内部に機能ブロック２、機能ブロック３、機能ブロック４を持つ。機能ブロックと機能ブロックの間はブロック間信号配線５によって電気的に接続される。半導体チップ１はブロック間信号配線５の上に接触して形成され、ブロック間信号配線５と電気的に接続された外部接続用のバンプ６を持つ。外部接続用のバンプ６の形成箇所はブロック間信号配線５の上とは限らず、ブロック間信号配線５と電気的に接続されていればよい。
半導体チップ１０１は半導体チップ１と全く同一の構成要素を持っている。つまり機能ブロック１０２、機能ブロック１０３、機能ブロック１０４、ブロック間信号配線１０５、外部接続用のパッド１０６を持つ。半導体チップ１０１は半導体チップ１を製造するためのマスクを裏表逆に使用することによって製造される。このため半導体チップ１０１の配線配置は半導体チップ１の配線配置の鏡面対称の関係となっている。 Embodiment 1 FIG.
1 is a block diagram showing a schematic configuration viewed from the surface of a semiconductor chip constituting a semiconductor integrated circuit according to Embodiment 1 of the present invention.
In FIG. 1, a semiconductor chip 1 has a functional block 2, a functional block 3, and a functional block 4 inside the chip. The functional block and the functional block are electrically connected by an inter-block signal wiring 5. The semiconductor chip 1 is formed in contact with the inter-block signal wiring 5 and has external connection bumps 6 electrically connected to the inter-block signal wiring 5. The formation location of the bump 6 for external connection is not limited to being on the inter-block signal wiring 5, but may be electrically connected to the inter-block signal wiring 5.
The semiconductor chip 101 has the same components as the semiconductor chip 1. That is, it has a functional block 102, a functional block 103, a functional block 104, an inter-block signal wiring 105, and a pad 106 for external connection. The semiconductor chip 101 is manufactured by using a mask for manufacturing the semiconductor chip 1 upside down. For this reason, the wiring arrangement of the semiconductor chip 101 is mirror-symmetric with respect to the wiring arrangement of the semiconductor chip 1.

バンプとは半導体チップ表面に形成されて別の半導体チップあるいは接続基板などと直接信号をやり取りする突起状の端子のことを言い、蒸着、めっき、印刷などのプロセスで形成される。ここではバンプの材質や形成方法については特に限定しない。   A bump is a protruding terminal formed on the surface of a semiconductor chip and directly exchanges signals with another semiconductor chip or a connection substrate, and is formed by processes such as vapor deposition, plating, and printing. Here, the material and forming method of the bump are not particularly limited.

この発明の実施の形態１による半導体集積回路は半導体チップ１と半導体チップ１０１の表面を向かい合わせに張り合わせて構成される。図２はこの発明の実施の形態１による半導体集積回路の概略の構成を示す垂直断面図である。
半導体チップ１の表面に形成される外部接続用のバンプ６と半導体チップ１０１の表面に形成される外部接続用のパッド１０６はこれまで説明したようにチップ上の鏡面対称の位置に配置されるので、図２のように向かい合わせにチップ上に多数配置されるバンプ６とパッド１０６が対応するもの同士が接触するように張り合わせることが出来る。このように構成した半導体集積回路２０１においてはバンプ６とパッド１０６の接触により、ブロック間信号配線５とブロック間信号配線１０５が電気的に接続される。 The semiconductor integrated circuit according to the first embodiment of the present invention is configured by bonding the surfaces of the semiconductor chip 1 and the semiconductor chip 101 face to face. FIG. 2 is a vertical sectional view showing a schematic configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
Since the external connection bumps 6 formed on the surface of the semiconductor chip 1 and the external connection pads 106 formed on the surface of the semiconductor chip 101 are arranged at mirror-symmetric positions on the chip as described above. As shown in FIG. 2, the bumps 6 and the pads 106 arranged in large numbers on the chip face to face can be bonded to each other. In the semiconductor integrated circuit 201 configured as described above, the inter-block signal wiring 5 and the inter-block signal wiring 105 are electrically connected by the contact between the bump 6 and the pad 106.

図３はバンプ６とパッド１０６が接触することで半導体チップ１と半導体チップ１０１の間で電気的に接続されて構成される機能ブロック間の接続部分の電気回路の回路図を示したものである。
図３では半導体チップ１上に配置される機能ブロック３から信号が出力され機能ブロック４に入力されるブロック間信号配線の回路を示している。出力側の機能ブロック３は、出力側に出力信号制御素子としての出力バッファ１０および同じく出力信号制御素子としての出力バッファ１１を備え、この出力バッファ１０および出力バッファ１１は入力側が機能ブロック３の出力信号端子１７に接続される。 FIG. 3 shows a circuit diagram of an electric circuit of a connection portion between functional blocks configured by being electrically connected between the semiconductor chip 1 and the semiconductor chip 101 by contacting the bump 6 and the pad 106. .
FIG. 3 shows an inter-block signal wiring circuit in which a signal is output from the functional block 3 arranged on the semiconductor chip 1 and input to the functional block 4. The function block 3 on the output side includes an output buffer 10 as an output signal control element and an output buffer 11 as an output signal control element on the output side. The output buffer 10 and the output buffer 11 have outputs on the output side of the function block 3. Connected to signal terminal 17.

入力側の機能ブロック４は出力バッファ１０の信号を受信する信号入力素子としての入力バッファ１２および出力バッファ１１の信号を受信する信号入力素子としての入力バッファ１３を備え、入力バッファ１２および入力バッファ１３の出力信号を比較する比較回路１４と、入力バッファ１２および入力バッファ１３の出力信号をいずれかを選択して出力する選択回路１５を備える。   The function block 4 on the input side includes an input buffer 12 as a signal input element that receives a signal from the output buffer 10 and an input buffer 13 as a signal input element that receives a signal from the output buffer 11. The input buffer 12 and the input buffer 13 And a selection circuit 15 that selects and outputs one of the output signals of the input buffer 12 and the input buffer 13.

さらに半導体チップ１上には出力バッファ１０，１１の出力状態の切り替え、および比較回路１４の比較結果による選択回路１５への切り替え指示を行う制御観測部１６を備える。   Furthermore, the semiconductor chip 1 includes a control observation unit 16 that switches the output state of the output buffers 10 and 11 and instructs the selection circuit 15 to switch based on the comparison result of the comparison circuit 14.

半導体チップ１と鏡面対称に構成された半導体チップ１０１も半導体チップ１と同一構成であり、出力信号制御素子としての出力バッファ１１０および出力信号制御素子としての出力バッファ１１１、信号入力素子としての入力バッファ１１２および同じく信号入力素子としての入力バッファ１１３を備え、比較回路１１４、選択回路１１５、さらに制御観測部１１６を備える。また、出力バッファ１１０および出力バッファ１１１の入力側が機能ブロック１０３の出力信号端子１１７に接続される。
半導体チップ１および半導体チップ１０１のそれぞれ対応する配線や機能ブロックを構成する素子は、鏡面対称で配置される以外は全く同一の設計・製造過程で製作されるため、その特性に有意な違いはない。 A semiconductor chip 101 that is mirror-symmetrical with the semiconductor chip 1 is also identical in configuration to the semiconductor chip 1, and includes an output buffer 110 as an output signal control element, an output buffer 111 as an output signal control element, and an input buffer as a signal input element. 112 and an input buffer 113 as a signal input element, a comparison circuit 114, a selection circuit 115, and a control observation unit 116. The input side of the output buffer 110 and the output buffer 111 is connected to the output signal terminal 117 of the functional block 103.
Since the elements constituting the corresponding wiring and functional block of the semiconductor chip 1 and the semiconductor chip 101 are manufactured in exactly the same design and manufacturing process except that they are arranged in mirror symmetry, there is no significant difference in their characteristics. .

次に動作について説明する。
半導体チップ１および半導体チップ１０１はそれぞれシリコンウェハー表面に回路形成する一般的な半導体プロセスにより製造される。どちらのチップにおいてもチップ単体として良品が得られた場合はチップ単体でパッケージ化し出荷することが可能である。
ここで半導体チップ１および半導体チップ１０１において一部に不良があった場合を考える。スキャンテストなどの不良検出および診断の手段を使い半導体チップ１は機能ブロック３のみに不良が存在していたとする。一方、半導体チップ１０１においては同様の不良検出および診断手段で機能ブロック１０４の不良が検出されたとした場合の例を元に動作を説明する。この場合、機能ブロック１０３および機能ブロック４は正常な機能を持つためこれらの機能ブロックを組み合わせることで正常な半導体チップ１あるいは半導体チップ１０１と同じ機能をもつ半導体集積回路を得ることが出来る。 Next, the operation will be described.
Each of the semiconductor chip 1 and the semiconductor chip 101 is manufactured by a general semiconductor process in which a circuit is formed on the surface of a silicon wafer. In both chips, if a good product is obtained as a single chip, it can be packaged and shipped as a single chip.
Here, consider a case where there is a defect in part of the semiconductor chip 1 and the semiconductor chip 101. Assume that a defect exists only in the functional block 3 of the semiconductor chip 1 by using a defect detection and diagnosis means such as a scan test. On the other hand, the operation of the semiconductor chip 101 will be described based on an example in which a failure of the functional block 104 is detected by the same failure detection and diagnosis means. In this case, since the functional block 103 and the functional block 4 have normal functions, a semiconductor integrated circuit having the same function as the normal semiconductor chip 1 or the semiconductor chip 101 can be obtained by combining these functional blocks.

具体的には、半導体チップ１の出力バッファ１１をオフにし、選択回路１５を入力バッファ１３側を選択するように制御観測部１６から制御し、半導体チップ１０１の出力バッファ１１１をオンにするように制御観測部１１６から設定する。これにより正常動作可能な機能ブロック１０３と機能ブロック４の間の信号接続が確保される。半導体チップ１および半導体チップ１０１それぞれの機能ブロック間を上記のように適切に設定することで半導体チップの不良を救済することが出来る。
なお、図３においては、説明を簡単にするため、出力バッファ１１からのブロック間信号配線５上の外部接続用のバンプ６と出力バッファ１１１からのブロック間信号配線１０５上の外部接続用パッド１０６とが接続されている例を示したが、図１に示す全ての外部接続用のバンプ６と外部接続用パッド１０６とが接続されていてもよい。その場合は比較回路１４・１１４、選択回路１５・１１５、および制御観測部１６・１１６が適切な動作をする。 Specifically, the output buffer 11 of the semiconductor chip 1 is turned off, the selection circuit 15 is controlled from the control observation unit 16 so as to select the input buffer 13 side, and the output buffer 111 of the semiconductor chip 101 is turned on. Set from the control observation unit 116. Thereby, the signal connection between the functional block 103 and the functional block 4 which can operate normally is ensured. By appropriately setting the functional blocks between the semiconductor chip 1 and the semiconductor chip 101 as described above, defects in the semiconductor chip can be remedied.
In FIG. 3, for simplicity of explanation, the external connection bump 6 on the inter-block signal wiring 5 from the output buffer 11 and the external connection pad 106 on the inter-block signal wiring 105 from the output buffer 111. In this example, all of the external connection bumps 6 and the external connection pads 106 shown in FIG. 1 may be connected. In that case, the comparison circuits 14 and 114, the selection circuits 15 and 115, and the control observation units 16 and 116 perform appropriate operations.

このようにして得られた半導体集積回路２０１は適当なパッケージ等に封止され、あるいはボードに直接実装された後に封止されるなどして様々な電子機器の構成部品として使用される。   The semiconductor integrated circuit 201 obtained in this way is used as a component of various electronic devices by being sealed in an appropriate package or the like, or after being directly mounted on a board.

以上のように２つの鏡面対称に構成された半導体チップの不良品を不良ブロックを補完するような組合せで張り合わせて一つの半導体集積回路を構成することにより、不良チップを救済し２つの不良チップから一つの良品半導体集積回路を得ることが出来る。半導体集積回路を構成するに当たり、あらかじめ半導体チップ内部に所望の構成を行っておけば、半導体チップ上の配線の機能ブロックの切出しや配線の切断といった物理的な加工は必要ない。   As described above, defective products of two mirror-symmetrical semiconductor chips are bonded together in a combination that complements the defective block to constitute one semiconductor integrated circuit, so that the defective chip can be relieved and the two defective chips can be recovered. One good semiconductor integrated circuit can be obtained. When a semiconductor integrated circuit is configured, if a desired configuration is made in the semiconductor chip in advance, physical processing such as cutting out a functional block of wiring on the semiconductor chip or cutting of the wiring is not necessary.

実施の形態２．
以上の実施の形態１は２つの半導体チップ両方の一部分の機能ブロックが不良チップである場合の実施例を示したが、同じ構成で良品半導体チップを組合わせて半導体集積回路を構成することも可能である。
このようにした場合は同一回路が２つ構成された冗長半導体集積回路として使用する。図３において、出力バッファ１０をオンし選択回路１５を入力バッファ１２側に切替えることで、半導体チップ１は接続されている半導体１０１とは独立して動作することができる。 Embodiment 2. FIG.
Although the first embodiment has shown an example in which a part of the functional blocks of both of the two semiconductor chips is a defective chip, it is also possible to configure a semiconductor integrated circuit by combining non-defective semiconductor chips with the same configuration. It is.
In this case, it is used as a redundant semiconductor integrated circuit in which two identical circuits are configured. In FIG. 3, by turning on the output buffer 10 and switching the selection circuit 15 to the input buffer 12 side, the semiconductor chip 1 can operate independently of the connected semiconductor 101.

半導体１０１についても同様に出力バッファ１１０と選択回路１１５を制御することで独立して動作することが可能である。この動作中に適当なタイミングで出力バッファ１１１をオンに制御すると、半導体チップ１内部の比較回路１４では、半導体チップ１上の信号値と対応する半導体チップ１０１上の信号値を比較し、制御観測部１６で比較結果を読み取ることが可能となる。半導体チップ１と半導体チップ１０１が同一入力に対して独立に正常動作している場合は、比較結果は常に一致するはずである。比較結果が一致しない場合を検出することにより２つの半導体チップのどちらかに異常が発生したことを検知することができる。異常が検出された場合、ビルトインセルフテストなどのテスト手段と組合わせてどちらのチップに故障があるかを判別することにより、実施の形態１で説明した不良ブロックの分離手段を使用して片方の半導体チップの不良ブロックのみの機能を使用しないように構成し、その他の機能ブロックについては冗長構成を保ち、比較回路１４や比較回路１１４のチップ相互比較を有効にしたまま半導体集積回路の搭載された装置を使用し続けることができる。   Similarly, the semiconductor 101 can operate independently by controlling the output buffer 110 and the selection circuit 115. When the output buffer 111 is controlled to be turned on at an appropriate timing during this operation, the comparison circuit 14 in the semiconductor chip 1 compares the signal value on the semiconductor chip 1 with the corresponding signal value on the semiconductor chip 101 and performs control observation. The comparison result can be read by the unit 16. When the semiconductor chip 1 and the semiconductor chip 101 are operating normally independently for the same input, the comparison results should always match. By detecting the case where the comparison results do not match, it is possible to detect that an abnormality has occurred in one of the two semiconductor chips. When an abnormality is detected, by determining which chip has a failure in combination with a test means such as a built-in self-test, the fault block separation means described in the first embodiment is used. The semiconductor integrated circuit is mounted so that the function of only the defective block of the semiconductor chip is not used, the redundant structure is maintained for the other functional blocks, and the comparison circuit 14 and the comparison circuit 114 are made effective in chip mutual comparison. You can continue to use the device.

なお、以上の実施の形態の説明では説明が煩雑にならないように半導体チップ表面のバンプのあるひとつに着目した動作を記述しているが、実際は半導体チップ上の別のバンプにも同様の製造工程を適用することにより効果が得られるものである。また説明に使用した図にはバンプの数がごく小数しか記載していないが、本発明の主旨はバンプの数による所はなく、バンプは比較回路、選択回路および制御観測部の動作との兼ね合いにより多数でも小数でも構成することが可能である。   In the above description of the embodiment, the operation focusing on one of the bumps on the surface of the semiconductor chip is described so that the description is not complicated, but actually the same manufacturing process is applied to another bump on the semiconductor chip. The effect can be obtained by applying. The figures used in the description show only a very small number of bumps, but the gist of the present invention does not depend on the number of bumps, and the bumps balance the operation of the comparison circuit, selection circuit and control observation unit. Therefore, it can be configured by a large number or a small number.

自動車や航空機、宇宙産業等の安定して正常動作することを求められる分野で使用される半導体集積回路に利用可能性であり、特に大規模な半導体集積回路においては利便性が高い。   The present invention is applicable to semiconductor integrated circuits used in fields that require stable and normal operation such as automobiles, aircraft, and space industries, and is particularly convenient for large-scale semiconductor integrated circuits.

この発明の実施の形態１による半導体集積回路を構成する半導体チップの概略構成を示す平面図である。1 is a plan view showing a schematic configuration of a semiconductor chip constituting a semiconductor integrated circuit according to a first embodiment of the present invention. この発明の実施の形態１による半導体集積回路の概略構成を示す垂直断面図である。1 is a vertical sectional view showing a schematic configuration of a semiconductor integrated circuit according to a first embodiment of the present invention. この発明の実施の形態１による半導体集積回路に形成される電気回路の概略構成を示す回路図である。1 is a circuit diagram showing a schematic configuration of an electric circuit formed in a semiconductor integrated circuit according to a first embodiment of the present invention.

符号の説明Explanation of symbols

１ 第１の半導体チップ、２・３・４・１０２・１０３・１０４ 機能ブロック、５・１０５ ブロック間信号配線、６ バンプ、１０６ パッド、１０・１１・１１０・１１１ 出力バッファ、１２・１３・１１２・１１３ 入力バッファ、１４・１１４ 比較回路、１５・１１５ 選択回路、１６・１１６ 制御観測部、１０１ 第２の半導体チップ、２０１ 半導体集積回路。 DESCRIPTION OF SYMBOLS 1 1st semiconductor chip, 2 * 3 * 4 * 102 * 103 * 104 functional block, 5 * 105 signal wiring between blocks, 6 bump, 106 pad, 10 * 11 * 110 * 111 output buffer, 12 * 13 * 112 113 input buffer, 14/114 comparison circuit, 15/115 selection circuit, 16/116 control observation unit, 101 second semiconductor chip, 201 semiconductor integrated circuit.

Claims (6)

チップ内に配設された複数の機能ブロックと、この機能ブロックへ信号授受をするブロック間信号配線と、チップ表面に配設され、信号配線に電気的に接続された外部接続用のバンプとを備えた第１の半導体チップと、
同じく、チップ内に配設された複数の機能ブロックと、この機能ブロックへ信号授受をするブロック間信号配線と、チップ表面に配設され、信号配線と電気的に接続され、かつ第１の半導体チップにおけるバンプの配置と鏡面対称となるように配設された外部接続用パッドとが設けられた第２の半導体チップとを備え、
第１の半導体チップと第２の半導体チップそれぞれの表面を向かい合わせにしてバンプとパッドが接触するように結合し、バンプとパッドに電気的に接続された第１の半導体チップと第２の半導体チップそれぞれに属するブロック間信号配線がバンプとパッドの接触部で電気的に接続される構成にされることを特徴とする半導体集積回路。 A plurality of functional blocks arranged in the chip, inter-block signal wiring for transmitting / receiving signals to the functional block, and external connection bumps arranged on the chip surface and electrically connected to the signal wiring A first semiconductor chip comprising:
Similarly, a plurality of functional blocks disposed in the chip, inter-block signal wiring for transmitting / receiving signals to the functional block, disposed on the chip surface, electrically connected to the signal wiring, and the first semiconductor A second semiconductor chip provided with an external connection pad disposed so as to be mirror-symmetrical with the arrangement of bumps in the chip,
The first and second semiconductor chips and the second semiconductor are electrically connected to the bump and the pad, with the surfaces of the first semiconductor chip and the second semiconductor chip facing each other so that the bump and the pad are in contact with each other. A semiconductor integrated circuit characterized in that inter-block signal wiring belonging to each chip is electrically connected at a contact portion between a bump and a pad. 第２の半導体チップに形成される機能ブロックとブロック間信号配線が、第１の半導体チップに形成される機能ブロックとブロック間信号配線に互いに鏡面対称となるように配設されることを特徴とする請求項１記載の半導体集積回路。   The functional block and inter-block signal wiring formed on the second semiconductor chip are arranged to be mirror-symmetric with each other on the functional block and inter-block signal wiring formed on the first semiconductor chip. The semiconductor integrated circuit according to claim 1. 第１の半導体チップと第２の半導体チップそれぞれに配設される外部接続用のバンプおよびパッドは、それぞれの半導体チップ上のブロック間信号配線上に形成されることを特徴とする請求項１または請求項２に記載の半導体集積回路。   2. The bumps and pads for external connection disposed on the first semiconductor chip and the second semiconductor chip, respectively, are formed on inter-block signal wirings on the respective semiconductor chips. The semiconductor integrated circuit according to claim 2. 第１の半導体チップと第２の半導体チップそれぞれに配設される外部接続用のバンプおよびパッドにそれぞれ接続されるブロック間信号配線への機能ブロックからの出力信号の制御を機能ブロック外部からの信号で行う出力信号制御素子を備えることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体集積回路。   A signal from the outside of the functional block controls the output signal from the functional block to the inter-block signal wirings respectively connected to the bumps and pads for external connection arranged in the first semiconductor chip and the second semiconductor chip, respectively. 4. The semiconductor integrated circuit according to claim 1, further comprising an output signal control element that is used in step 1. 第１の半導体チップと第２の半導体チップそれぞれに配設された外部接続用のバンプおよびパッドに接続されるブロック間信号配線から信号を入力する機能ブロックの入力側に複数の信号入力素子と、この複数の信号入力素子の出力側に機能ブロック外部からどの信号入力素子の出力を入力するか選択できる選択回路を備えることを特徴とする請求項１乃至請求項３の何れか１項に記載の半導体集積回路。   A plurality of signal input elements on the input side of a functional block for inputting signals from inter-block signal wirings connected to bumps and pads for external connection disposed in the first semiconductor chip and the second semiconductor chip, 4. The selection circuit according to claim 1, further comprising: a selection circuit capable of selecting an output of which signal input element is input from the outside of the functional block on an output side of the plurality of signal input elements. 5. Semiconductor integrated circuit. 第１の半導体チップと第２の半導体チップの少なくとも何れか一方に、自己の半導体チップ内部の機能ブロックの出力信号と、バンプとパッドの接続を通して観測できる向かい合わせに結合された他方の半導体チップの対応する機能ブロックの出力信号を比較し、比較結果を内部信号として保持、または機能ブロック外部に信号出力する比較回路を備えることを特徴とする請求項１乃至請求項４の何れか１項に記載の半導体集積回路。   At least one of the first semiconductor chip and the second semiconductor chip is connected to the other semiconductor chip coupled in a face-to-face manner that can be observed through the connection between the output signal of the function block inside the semiconductor chip and the bump and the pad. 5. The comparison circuit according to claim 1, further comprising a comparison circuit that compares output signals of corresponding functional blocks and holds the comparison result as an internal signal or outputs the signal to the outside of the functional block. Semiconductor integrated circuit.
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