JP2010010367A - Semiconductor device, and manufacturing method of the same - Google Patents

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Kentaro Nakanishi
賢太郎 中西
Junji Hirase
順司 平瀬
Yoshinori Takami
義則 高見
Yoshihisa Harada
佳尚 原田
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device with an MIS (Metal Inserted Semiconductor) transistor suppressing short channel effect and preventing deterioration of the driving capability of the MIS transistor, and to provide a manufacturing method of the same. <P>SOLUTION: The semiconductor device includes a gate insulating film 13 formed on an active region 10x on a semiconductor substrate 10, a gate electrode 15A formed on the gate insulating film 13 and constituted by a first conductive film 14 and a second conductive film 15 formed on the first conductive film 14, an extension region 16 formed on the active region 10x below a side of the second conductive film 15 and a first side wall 17 formed on the first conductive film 14 in contact with a side face of the second conductive film 15. The length of the first conductive film 14 in a gate length direction is made longer than that of the second conductive film 15. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＰＳ（Ｍetal Ｉnserted Ｐoly Ｓilicon）構造のゲート電極を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a semiconductor device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a gate electrode having a MIPS (Metal Insulated Poly Silicon) structure and a manufacturing method thereof.

近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の高駆動能力化の手段として、ゲート空乏化抑制のため、ＭＩＳトランジスタのゲート電極として、メタルゲート電極、又はポリシリコン膜とゲート絶縁膜との間にメタル膜を挟んだＭＩＰＳ構造のゲート電極が導入されつつある。最近の学会でも、メタルゲート電極、又はＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置が多数報告されており、それらの中には、Ｎ型ＭＩＳトランジスタのゲート電極、及びＰ型ＭＩＳトランジスタのゲート電極の双方の構造がＭＩＰＳ構造の半導体装置も報告されている（例えば非特許文献１参照）。   In recent years, as a means for increasing the driving capability of a MISFET (hereinafter referred to as “MIS transistor”), in order to suppress gate depletion, a metal gate electrode or a polysilicon film and a gate insulating film can be used as the gate electrode of the MIS transistor. A gate electrode having a MIPS structure with a metal film interposed therebetween is being introduced. Recently, many semiconductor devices including a MIS transistor having a metal gate electrode or a gate electrode having a MIPS structure have been reported. Among them, a gate electrode of an N-type MIS transistor and a P-type MIS transistor are reported. A semiconductor device in which both gate electrodes have a MIPS structure has also been reported (see Non-Patent Document 1, for example).

ここで、メタルゲート電極、又はＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置においても、ゲート長の微細化に伴い顕在化する短チャネル効果（即ち、実効チャネル長が短くなるに連れてＭＩＳトランジスタの閾値電圧が低下する現象）を抑制することは困難である。そのため、実効チャネル長を長くする為に、１）ＭＩＳトランジスタが、ゲート電極の側面上に形成されたオフセットスペーサを有すること、２）ＭＩＳトランジスタのエクステンション領域の形成の為に行うイオン注入が、低エネルギー化されていることが必要とされる。即ち、イオン注入の低エネルギー化により、エクステンション領域に含まれる導電型不純物のゲート長方向への広がりを抑制することができ、さらに、オフセットスペーサの形成により、その幅分だけ該導電型不純物のゲート長方向への広がりを抑制することができるため、実効チャネル長を長くすることができる。   Here, even in a semiconductor device including a MIS transistor having a metal gate electrode or a gate electrode having a MIPS structure, a short channel effect that becomes apparent as the gate length becomes finer (that is, as the effective channel length becomes shorter). It is difficult to suppress the phenomenon that the threshold voltage of the MIS transistor decreases. Therefore, in order to increase the effective channel length, 1) the MIS transistor has an offset spacer formed on the side surface of the gate electrode, and 2) ion implantation performed for forming the extension region of the MIS transistor is low. It needs to be energized. That is, by reducing the energy of the ion implantation, it is possible to suppress the spreading of the conductive impurity contained in the extension region in the gate length direction, and further, by forming the offset spacer, the gate of the conductive impurity by the width is formed. Since the spread in the long direction can be suppressed, the effective channel length can be increased.

以下に、従来の半導体装置の製造方法（即ち、ゲート電極の側面上へのオフセットスペーサの形成を含み、且つエクステンション領域の形成の為のイオン注入が低エネルギー化された半導体装置の製造方法）について、図７(a) 〜(e) を参照しながら簡単に説明する。図７(a) 〜(e) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。   Hereinafter, a conventional method of manufacturing a semiconductor device (that is, a method of manufacturing a semiconductor device including forming an offset spacer on the side surface of the gate electrode and reducing the energy of ion implantation for forming an extension region) will be described below. This will be briefly described with reference to FIGS. 7 (a) to (e). 7A to 7E are cross-sectional views of main steps in the gate length direction showing a conventional method of manufacturing a semiconductor device in the order of steps.

まず、図７(a) に示すように、半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた活性領域１００ｘを形成する。その後、半導体基板１００にウェル領域１０２を形成する。   First, as shown in FIG. 7A, an element isolation region 101 is formed on the semiconductor substrate 100. Thus, an active region 100x surrounded by the element isolation region 101 is formed in the semiconductor substrate 100. Thereafter, a well region 102 is formed in the semiconductor substrate 100.

その後、半導体基板１００上に、ゲート絶縁膜形成膜１０３Ｘ、金属膜からなる第１の導電膜形成膜１０４Ｘ、及びポリシリコン膜からなる第２の導電膜形成膜１０５Ｘを順次堆積する。   Thereafter, a gate insulating film formation film 103X, a first conductive film formation film 104X made of a metal film, and a second conductive film formation film 105X made of a polysilicon film are sequentially deposited on the semiconductor substrate 100.

次に、図７(b) に示すように、第２の導電膜形成膜１０５Ｘ、第１の導電膜形成膜１０４Ｘ、及びゲート絶縁膜形成膜１０３Ｘを順次パターニングする。このようにして、半導体基板１００上に、ゲート絶縁膜１０３を介して、第１の導電膜１０４と第２の導電膜１０５とからなるゲート電極１０５Ａを形成する。   Next, as shown in FIG. 7B, the second conductive film formation film 105X, the first conductive film formation film 104X, and the gate insulating film formation film 103X are sequentially patterned. In this manner, the gate electrode 105A including the first conductive film 104 and the second conductive film 105 is formed over the semiconductor substrate 100 with the gate insulating film 103 interposed therebetween.

次に、図７(c) に示すように、ゲート電極１０５Ａの側面上に、オフセットスペーサ１０６を形成する。その後、活性領域１００ｘにおけるオフセットスペーサ１０６の側方下に、エクステンション領域１０７を自己整合的に形成する。   Next, as shown in FIG. 7C, an offset spacer 106 is formed on the side surface of the gate electrode 105A. Thereafter, the extension region 107 is formed in a self-aligned manner below the side of the offset spacer 106 in the active region 100x.

次に、図７(d) に示すように、オフセットスペーサ１０６の側面上に、サイドウォール１０８を形成する。   Next, as shown in FIG. 7D, a sidewall 108 is formed on the side surface of the offset spacer 106.

次に、図７(e) に示すように、活性領域１００ｘにおけるサイドウォール１０８の外側方下に、ソースドレイン領域１０９を自己整合的に形成する。
H.S.Jung et al., VLSI2007, p196 Next, as shown in FIG. 7 (e), a source / drain region 109 is formed in a self-aligned manner below the sidewall 108 in the active region 100x.
HSJung et al., VLSI2007, p196

しかしながら、従来の半導体装置は、以下に示す問題がある。この問題について、図８を参照しながら説明する。図８は、従来の半導体装置の構造を示すゲート長方向の断面図である。   However, the conventional semiconductor device has the following problems. This problem will be described with reference to FIG. FIG. 8 is a sectional view in the gate length direction showing the structure of a conventional semiconductor device.

図８に示すように、ゲート電極１０５Ａのチャネル方向の長さであるゲート長Ｌｇと、エクステンション領域１０７のソース側（仮に例えば、図８中の左側）領域とゲート電極１０５Ａとのソース側オーバーラップ領域のゲート長方向の長さＬｏｖｓと、エクステンション領域１０７のドレイン側（仮に例えば、図８中の右側）領域とゲート電極１０５Ａとのドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄ（＝Ｌｏｖｓ）と、ゲート電極１０５Ａの実効チャネル量Ｌｅｆｆとの関係は、下記に示す[数式３]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ・・・[数式３]
従来の半導体装置では、短チャネル効果の抑制を目的に、実効チャネル長Ｌｅｆｆを長くするため、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを極力短くする。具体的には例えば、４５ｎｍ世代（即ち、ゲート長Ｌｇが４０ｎｍレベル）のＭＩＳトランジスタの場合、Ｌｏｖｓ，Ｌｏｖｄの値は１ｎｍ〜数ｎｍ程度しかないのが実情である。 As shown in FIG. 8, the gate length Lg, which is the length of the gate electrode 105A in the channel direction, and the source side overlap between the source side (eg, left side in FIG. 8) region of the extension region 107 and the gate electrode 105A. The length Lovs in the gate length direction of the region, and the length Lovd in the gate length direction of the drain side overlap region between the drain side (for example, the right side in FIG. 8) region of the extension region 107 and the gate electrode 105A (= Lovs) ) And the effective channel amount Leff of the gate electrode 105A is expressed by [Formula 3] shown below.
Lovs + Lovd + Leff = Lg [Formula 3]
In the conventional semiconductor device, the lengths Lovs and Lovd in the gate length direction of the source side and drain side overlap regions are shortened as much as possible in order to increase the effective channel length Leff for the purpose of suppressing the short channel effect. Specifically, for example, in the case of a MIS transistor of the 45 nm generation (that is, the gate length Lg is 40 nm level), the actual situation is that the values of Lovs and Lovd are only about 1 nm to several nm.

このように、従来の半導体装置では、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが短いため、ソースドレイン寄生抵抗が増大し、ＭＩＳトランジスタの駆動能力が劣化するという問題がある。   As described above, in the conventional semiconductor device, since the lengths Lovs and Lovd in the gate length direction of the source-side and drain-side overlap regions are short, the source-drain parasitic resistance increases, and the drive capability of the MIS transistor deteriorates. There is.

特に例えば、オフセットスペーサ１０６の幅が予定幅よりも大きく形成される、又は図９に示すように、ゲート絶縁膜１０３ａ及び第１の導電膜１０４ａに削れが形成される等の加工バラツキが発生した場合、ＭＩＳトランジスタの駆動能力が顕著に劣化することが考えられる。   In particular, for example, the offset spacer 106 is formed to have a width larger than a predetermined width, or, as illustrated in FIG. 9, processing variations such as the gate insulating film 103 a and the first conductive film 104 a being cut are generated. In this case, it is conceivable that the driving capability of the MIS transistor is significantly deteriorated.

ここで、従来の半導体装置の問題をより明確に説明する為に、図１０、及び図１１(a) 〜(c) を参照しながら説明する。図１０は、従来の半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。なお、図１０に示す測定に用いた半導体装置については、その製造方法の詳細なプロセス条件の説明は省略するが、該半導体装置は、４５ｎｍ世代のＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタが有するオフセットスペーサの幅は９ｎｍである。   Here, in order to explain the problem of the conventional semiconductor device more clearly, it will be described with reference to FIG. 10 and FIGS. 11 (a) to 11 (c). FIG. 10 is a diagram showing an impurity concentration profile of a region including a junction region in an active region in a conventional semiconductor device. For the semiconductor device used for the measurement shown in FIG. 10, detailed description of the process conditions of the manufacturing method is omitted, but the semiconductor device is a semiconductor device provided with a 45 nm generation MIS transistor, The width of the offset spacer of the transistor is 9 nm.

図１０に示す縦軸は、半導体基板の表面からの深さ（μｍ）を示し、図１０に示す横軸は、ゲート電極の中央からの距離（μｍ）を示す。   The vertical axis shown in FIG. 10 indicates the depth (μm) from the surface of the semiconductor substrate, and the horizontal axis shown in FIG. 10 indicates the distance (μm) from the center of the gate electrode.

図１０中には、接合領域の近傍領域に配置されたゲート絶縁膜１０３、第１の導電膜１０４、第２の導電膜１０５、オフセットスペーサ１０６、及びサイドウォール１０８を図示している。図１０中に示す太線は、エクステンション領域１０７及びソースドレイン領域１０９のｐｎ接合を示す。   In FIG. 10, the gate insulating film 103, the first conductive film 104, the second conductive film 105, the offset spacer 106, and the sidewall 108 are illustrated in the vicinity of the junction region. A thick line in FIG. 10 indicates a pn junction between the extension region 107 and the source / drain region 109.

図１０から判るように、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄは、２ｎｍ程度しか確保されていないことが判る。   As can be seen from FIG. 10, the length Lovd in the gate length direction of the drain-side overlap region is only secured about 2 nm.

図１１(a) は、従来の半導体装置において、ゲート長Ｌｇと閾値電圧Ｖｔとの関係を示すグラフである。図１１(a) に示すように、ゲート長が０．０６μｍ以下の場合、ゲート長が小さくなるに連れて、閾値電圧が急激に低下する。このように、ゲート長の微細化に伴い、短チャネル効果が顕在化することが判る。   FIG. 11A is a graph showing the relationship between the gate length Lg and the threshold voltage Vt in a conventional semiconductor device. As shown in FIG. 11A, when the gate length is 0.06 μm or less, the threshold voltage rapidly decreases as the gate length decreases. Thus, it can be seen that the short channel effect becomes apparent as the gate length is reduced.

図１１(b) は、従来の半導体装置において、閾値電圧の差分ΔＶｔとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフである。   FIG. 11B is a graph showing the relationship between the threshold voltage difference ΔVt and the offset spacer width Los in the conventional semiconductor device.

図１１(b) に示す縦軸は、閾値電圧の差分ΔＶｔを示し、具体的には、ゲート長Ｌｇが４０ｎｍでの閾値電圧Ｖｔ(at Lg=40nm)から、ゲート長Ｌｇが３４ｎｍでの閾値電圧Ｖｔ(at Lg=34nm)を差し引いた差分ΔＶｔを示す（即ち、ΔＶｔ＝Ｖｔ(at Lg=40nm)−Ｖｔ(at Lg=34nm)）。図１１(b) に示す横軸は、オフセットスペーサの幅Ｌｏｓを示す。   The vertical axis shown in FIG. 11 (b) represents the difference ΔVt in threshold voltage. Specifically, the threshold value Vt when the gate length Lg is 40 nm and the threshold value when the gate length Lg is 34 nm. A difference ΔVt obtained by subtracting the voltage Vt (at Lg = 34 nm) is shown (that is, ΔVt = Vt (at Lg = 40 nm) −Vt (at Lg = 34 nm)). The horizontal axis shown in FIG. 11 (b) indicates the width Los of the offset spacer.

図１１(b) から判るように、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、閾値電圧の差分ΔＶｔは小さくなる。即ち、オフセットスペーサの幅が大きくなるに連れて、閾値電圧の低下が抑制され（言い換えれば、短チャネル効果が抑制され）、オフセットスペーサの幅が大きくなるに連れて、実効チャネル長が長くなることが判る。   As can be seen from FIG. 11B, the threshold voltage difference ΔVt decreases as the offset spacer width Los increases. That is, as the offset spacer width increases, the threshold voltage decrease is suppressed (in other words, the short channel effect is suppressed), and the effective channel length increases as the offset spacer width increases. I understand.

図１１(c) は、従来の半導体装置において、駆動電流Ｉｏｎとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフである。   FIG. 11C is a graph showing the relationship between the drive current Ion and the offset spacer width Los in the conventional semiconductor device.

図１１(c) に示す縦軸は、駆動電流Ｉｏｎ（即ち、Ｉｏｆｆｓ＝２００ｐＡ／μｍにおけるＩｏｎ）を示し、具体的には、ゲート長Ｌｇが４０ｎｍでの駆動電流Ｉｏｎを示す。図１１(c) に示す横軸は、オフセットスペーサの幅Ｌｏｓを示す。   The vertical axis shown in FIG. 11 (c) represents the drive current Ion (that is, Ion at Ioffs = 200 pA / μm), specifically, the drive current Ion when the gate length Lg is 40 nm. The horizontal axis shown in FIG. 11 (c) indicates the width Los of the offset spacer.

図１１(c) から判るように、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、駆動電流Ｉｏｎが小さくなり、駆動能力が劣化する。即ち、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが小さくなることが判る。特に、図１１(c) から判るように、オフセットスペーサの幅が９ｎｍを超えた場合、駆動能力が著しく劣化する。   As can be seen from FIG. 11 (c), as the offset spacer width Los increases, the drive current Ion decreases and the drive capability deteriorates. That is, it can be seen that the lengths Lovs and Lovd in the gate length direction of the source-side and drain-side overlap regions become smaller as the width Los of the offset spacer increases. In particular, as can be seen from FIG. 11 (c), when the width of the offset spacer exceeds 9 nm, the driving capability is remarkably deteriorated.

即ち、従来の半導体装置では、図１１(b) に示すように、オフセットスペーサの幅Ｌｏｓを大きくすることで、実効チャネル長Ｌｅｆｆを長くし、短チャネル効果を抑制することは可能なものの、図１１(c) に示すように、オフセットスペーサの幅Ｌｏｓを大きくすることで、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄが短くなるため、ＭＩＳトランジスタの駆動能力が劣化するという問題がある。   That is, in the conventional semiconductor device, as shown in FIG. 11B, the effective channel length Leff can be increased and the short channel effect can be suppressed by increasing the offset spacer width Los. As shown in FIG. 11 (c), by increasing the offset spacer width Los, the lengths Lovs and Lovd in the gate length direction of the overlap region on the source side and drain side are shortened, so that the driving capability of the MIS transistor is deteriorated. There is a problem of doing.

前記に鑑み、本発明の目的は、ＭＩＳトランジスタを備えた半導体装置において、短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力が劣化することを防止することである。   In view of the above, an object of the present invention is to suppress the short channel effect and prevent the drive capability of the MIS transistor from deteriorating in the semiconductor device including the MIS transistor.

前記の目的を達成するために、本発明に係る第１の半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の導電膜、及び該第１の導電膜上に形成された第２の導電膜からなるゲート電極と、活性領域における第２導電膜の側方下に形成されたエクステンション領域と、第１の導電膜上に、第２の導電膜の側面と接して形成された第１のサイドウォールとを備え、第１の導電膜のゲート長方向の長さは、第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする。   To achieve the above object, a first semiconductor device according to the present invention is a semiconductor device including a MIS transistor, and the MIS transistor includes a gate insulating film formed on an active region in a semiconductor substrate, A gate electrode formed on the gate insulating film and made of the first conductive film and the second conductive film formed on the first conductive film, and formed laterally below the second conductive film in the active region. And the first sidewall formed on the first conductive film in contact with the side surface of the second conductive film, and the length of the first conductive film in the gate length direction is: The second conductive film is longer than the length in the gate length direction.

本発明に係る第１の半導体装置によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さを、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the first semiconductor device of the present invention, since the effective channel length can be ensured long, the short channel effect can be suppressed. At the same time, by making the length of the first conductive film in the gate length direction larger than the length of the second conductive film in the gate length direction, the overlap region between the gate electrode and the extension region in the gate length direction is increased. Since a long length can be ensured, it is possible to prevent deterioration of the driving capability of the MIS transistor.

本発明に係る第１の半導体装置において、ゲート電極のゲート長は、第２の導電膜のゲート長方向の長さであり、ゲート電極のゲート長は、実効チャネル長と、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことが好ましい。   In the first semiconductor device according to the present invention, the gate length of the gate electrode is the length of the second conductive film in the gate length direction, and the gate length of the gate electrode is the effective channel length, the gate electrode, and the extension region. Is preferably smaller than the sum of the overlap regions in the gate length direction.

このように、実効チャネル長Ｌｅｆｆとオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄとの総和はゲート長Ｌｇよりも大きく（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＞Ｌｇ）、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。   Thus, the sum of the effective channel length Leff and the length Lovs + Lovd of the overlap region in the gate length direction is larger than the gate length Lg (that is, Leff + Lovs + Lovd> Lg), which is the same as the gate length Lg as in the prior art (that is, Since Leff + Lovs + Lovd = Lg), the length Lovs + Lovd of the overlap region in the gate length direction is not shortened as the effective channel length Leff is increased (that is, the short channel effect is suppressed).

本発明に係る第１の半導体装置において、半導体基板上に、第１の導電膜の側面及び第１のサイドウォールの側面と接して形成された第２のサイドウォールをさらに備えていることが好ましい。   The first semiconductor device according to the present invention preferably further comprises a second sidewall formed on the semiconductor substrate in contact with the side surface of the first conductive film and the side surface of the first sidewall. .

前記の目的を達成するために、本発明に係る第２の半導体装置は、ＭＩＳトランジスタを備えた半導体装置であって、ＭＩＳトランジスタは、半導体基板における活性領域上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の導電膜、該第１の導電膜上に形成された第２の導電膜、並びに該第１の導電膜の側面及び該第２の導電膜の側面と接して形成された側壁導電膜からなるゲート電極と、活性領域における第２の導電膜の側方下に形成されたエクステンション領域とを備え、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和は、第２の導電膜のゲート長方向の長さよりも大きく、側壁導電膜は、第１の導電膜と同じ材料からなることを特徴とする。   In order to achieve the above object, a second semiconductor device according to the present invention is a semiconductor device including a MIS transistor, and the MIS transistor includes a gate insulating film formed on an active region in a semiconductor substrate, A first conductive film, a second conductive film formed on the first conductive film, a side surface of the first conductive film, and a side surface of the second conductive film; A gate electrode made of a sidewall conductive film formed in contact with each other; and an extension region formed laterally below the second conductive film in the active region. The sum total with the width of the film is larger than the length of the second conductive film in the gate length direction, and the sidewall conductive film is made of the same material as the first conductive film.

本発明に係る第２の半導体装置によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和を、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the second semiconductor device of the present invention, since the effective channel length can be ensured long, the short channel effect can be suppressed. At the same time, by making the sum of the length of the first conductive film in the gate length direction and the width of the sidewall conductive film larger than the length of the second conductive film in the gate length direction, Since the length of the overlap region in the gate length direction can be secured long, it is possible to prevent deterioration of the driving capability of the MIS transistor.

本発明に係る第２の半導体装置において、ゲート電極のゲート長は、第２の導電膜のゲート長方向の長さであり、ゲート電極のゲート長は、実効チャネル長と、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことが好ましい。   In the second semiconductor device according to the present invention, the gate length of the gate electrode is the length of the second conductive film in the gate length direction, and the gate length of the gate electrode is the effective channel length, the gate electrode, and the extension region. Is preferably smaller than the sum of the overlap regions in the gate length direction.

このように、実効チャネル長Ｌｅｆｆとオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄとの総和はゲート長Ｌｇよりも大きく（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＞Ｌｇ）、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｅｆｆ＋Ｌｏｖｓ＋Ｌｏｖｄ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。   Thus, the sum of the effective channel length Leff and the length Lovs + Lovd of the overlap region in the gate length direction is larger than the gate length Lg (that is, Leff + Lovs + Lovd> Lg), which is the same as the gate length Lg as in the prior art (that is, Since Leff + Lovs + Lovd = Lg), the length Lovs + Lovd of the overlap region in the gate length direction is not shortened as the effective channel length Leff is increased (that is, the short channel effect is suppressed).

本発明に係る第２の半導体装置において、半導体基板上に、側壁導電膜の側面と接して形成されたサイドウォールをさらに備えていることが好ましい。   In the second semiconductor device according to the present invention, it is preferable that the semiconductor substrate further includes a sidewall formed in contact with the side surface of the sidewall conductive film.

本発明に係る第１又は第２の半導体装置において、第１の導電膜は、金属膜からなり、第２の導電膜は、シリコン膜からなることが好ましい。   In the first or second semiconductor device according to the present invention, it is preferable that the first conductive film is made of a metal film and the second conductive film is made of a silicon film.

本発明に係る第１又は第２の半導体装置において、ＭＩＳトランジスタの導電型は、Ｎ型であり、金属膜は、窒化タンタル膜であることが好ましい。   In the first or second semiconductor device according to the present invention, the conductivity type of the MIS transistor is preferably N type, and the metal film is preferably a tantalum nitride film.

本発明に係る第１又は第２の半導体装置において、ＭＩＳトランジスタの導電型は、Ｐ型であり、金属膜は、窒化チタン膜であることが好ましい。   In the first or second semiconductor device according to the present invention, the conductivity type of the MIS transistor is preferably P-type, and the metal film is preferably a titanium nitride film.

本発明に係る第１又は第２の半導体装置において、実効チャネル長は、エクステンション領域のうちソース側に配置された領域とドレイン側に配置された領域との間隔であり、オーバーラップ領域は、ゲート電極と、エクステンション領域のうちソース側に配置された領域とのソース側オーバーラップ領域と、ゲート電極と、エクステンション領域のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含むことが好ましい。   In the first or second semiconductor device according to the present invention, the effective channel length is an interval between a region arranged on the source side and a region arranged on the drain side in the extension region, and the overlap region is a gate A source-side overlap region between the electrode and a region of the extension region disposed on the source side, a gate electrode, and a drain-side overlap region of the region of the extension region disposed on the drain side. preferable.

前記の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、第２の導電膜形成膜をパターニングして、第２の導電膜を形成する工程（ｂ）と、活性領域における第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、工程（ｃ）の後に、第２の導電膜の側面上に第１のサイドウォールを形成する工程（ｄ）と、第１のサイドウォールをマスクにして、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次エッチングし、ゲート絶縁膜及び第１の導電膜を順次形成する工程（ｅ）とを備え、ＭＩＳトランジスタのゲート電極は、第１の導電膜と第２の導電膜とからなり、第１の導電膜のゲート長方向の長さは、第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする。   In order to achieve the above object, a first method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device including a MIS transistor, and a gate insulating film forming film is formed on an active region in a semiconductor substrate. A step (a) of sequentially forming a first conductive film formation film and a second conductive film formation film, and a step of patterning the second conductive film formation film to form a second conductive film (b) ), Forming an extension region under the side of the second conductive film in the active region, and forming a first sidewall on the side surface of the second conductive film after the step (c). Step (d), and a step of sequentially forming the gate insulating film and the first conductive film by sequentially etching the first conductive film forming film and the gate insulating film forming film using the first sidewall as a mask ( e) and a MIS transistor The gate electrode is composed of a first conductive film and a second conductive film, and the length of the first conductive film in the gate length direction is larger than the length of the second conductive film in the gate length direction. Features.

本発明に係る第１の半導体装置の製造方法によると、第２の導電膜をマスクにして、第１の導電膜形成膜及びゲート絶縁膜形成膜を順次介して、活性領域に導電型不純物がイオン注入されて、エクステンション領域が形成されるため、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さを、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the first method for manufacturing a semiconductor device of the present invention, a conductive impurity is present in the active region through the first conductive film formation film and the gate insulating film formation film in order using the second conductive film as a mask. Since the extension region is formed by ion implantation, a long effective channel length can be secured, so that the short channel effect can be suppressed. At the same time, by making the length of the first conductive film in the gate length direction larger than the length of the second conductive film in the gate length direction, the overlap region between the gate electrode and the extension region in the gate length direction is increased. Since a long length can be ensured, it is possible to prevent deterioration of the driving capability of the MIS transistor.

さらに、加工バラツキが発生することがあっても、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、従来のようにＭＩＳトランジスタの駆動能力の顕著な劣化を招くことはない。   Furthermore, even if processing variations may occur, the length of the overlap region between the gate electrode and the extension region in the gate length direction can be secured long, so that the driving capability of the MIS transistor is remarkable as in the prior art. It will not cause any deterioration.

本発明に係る第１の半導体装置の製造方法において、工程（ｅ）の後に、第１の導電膜の側面及び第１のサイドウォールの側面の上に、第２のサイドウォールを形成する工程（ｆ）をさらに備えていることが好ましい。   In the first method of manufacturing a semiconductor device according to the present invention, after the step (e), a step of forming a second sidewall on the side surface of the first conductive film and the side surface of the first sidewall ( It is preferable to further include f).

前記の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、ＭＩＳトランジスタを備えた半導体装置の製造方法であって、半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、第２の導電膜形成膜及び第１の導電膜形成膜を順次パターニングして、第１の導電膜及び第２の導電膜を順次形成する工程（ｂ）と、活性領域における第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、工程（ｃ）の後に、第１の導電膜の側面及び第２の導電膜の側面上に、側壁導電膜を形成する工程（ｄ）と、側壁導電膜をマスクにして、ゲート絶縁膜形成膜をエッチングし、ゲート絶縁膜を形成する工程（ｅ）とを備え、ＭＩＳトランジスタのゲート電極は、第１の導電膜と第２の導電膜と側壁導電膜とからなり、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和は、第２の導電膜のゲート長方向の長さよりも大きく、側壁導電膜は、第１の導電膜と同じ材料からなることを特徴とする。   In order to achieve the above object, a second method of manufacturing a semiconductor device according to the present invention is a method of manufacturing a semiconductor device including a MIS transistor, and a gate insulating film forming film is formed on an active region in a semiconductor substrate. (A) sequentially forming the first conductive film forming film and the second conductive film forming film, and sequentially patterning the second conductive film forming film and the first conductive film forming film, After the step (b) of sequentially forming the conductive film and the second conductive film, the step (c) of forming an extension region under the side of the second conductive film in the active region, and the step (c), A step (d) of forming a sidewall conductive film on the side surface of the first conductive film and the side surface of the second conductive film; and the gate insulating film forming film is etched using the sidewall conductive film as a mask to form a gate insulating film A step (e) of forming a MIS transistor The gate electrode is composed of a first conductive film, a second conductive film, and a sidewall conductive film, and the sum of the length of the first conductive film in the gate length direction and the width of the sidewall conductive film is the second conductive film. The sidewall conductive film is larger than the length in the gate length direction of the film, and is characterized by being made of the same material as the first conductive film.

本発明に係る第２の半導体装置の製造方法によると、第２の導電膜をマスクにして、ゲート絶縁膜形成膜を介して、活性領域に導電型不純物がイオン注入されて、エクステンション領域が形成されるため、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜のゲート長方向の長さと側壁導電膜の幅との総和を、第２の導電膜のゲート長方向の長さよりも大きくすることにより、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the second method for manufacturing a semiconductor device of the present invention, an extension region is formed by ion-implanting a conductive impurity into the active region through the gate insulating film formation film using the second conductive film as a mask. Therefore, a long effective channel length can be ensured, so that the short channel effect can be suppressed. At the same time, by making the sum of the length of the first conductive film in the gate length direction and the width of the sidewall conductive film larger than the length of the second conductive film in the gate length direction, Since the length of the overlap region in the gate length direction can be secured long, it is possible to prevent deterioration of the driving capability of the MIS transistor.

本発明に係る第２の半導体装置の製造方法において、工程（ｅ）の後に、側壁導電膜の側面上にサイドウォールを形成する工程（ｆ）をさらに備えていることが好ましい。   The second method for manufacturing a semiconductor device according to the present invention preferably further includes a step (f) of forming a sidewall on the side surface of the sidewall conductive film after the step (e).

本発明に係る半導体装置及びその製造方法によると、実効チャネル長を長く確保することができるので、短チャネル効果を抑制することができる。それと共に、ゲート電極とエクステンション領域とのオーバーラップ領域のゲート長方向の長さを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the semiconductor device and the manufacturing method thereof according to the present invention, since the effective channel length can be secured long, the short channel effect can be suppressed. At the same time, since the length of the overlap region between the gate electrode and the extension region in the gate length direction can be ensured, deterioration of the driving capability of the MIS transistor can be prevented.

以下に、本発明の各実施形態について図面を参照しながら説明する。   Embodiments of the present invention will be described below with reference to the drawings.

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について、図１を参照しながら説明する。図１は、本発明の第１の実施形態に係る半導体装置の構造を示すゲート長方向の断面図である。なお、本実施形態では、ＭＩＳトランジスタの導電型が、Ｎ型である場合を具体例に挙げて説明する。 (First embodiment)
The semiconductor device according to the first embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a sectional view in the gate length direction showing the structure of the semiconductor device according to the first embodiment of the present invention. In the present embodiment, the case where the conductivity type of the MIS transistor is N type will be described as a specific example.

図１に示すように、Ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１０における素子分離領域１１に囲まれた活性領域１０ｘと、活性領域１０ｘ上に形成されたゲート絶縁膜１３と、ゲート絶縁膜１３上に形成され、第１の導電膜１４及び該第１の導電膜１４上に形成された第２の導電膜１５からなるゲート電極１５Ａと、第１の導電膜１４上に第２の導電膜１５の側面と接して形成された第１のサイドウォール１７と、半導体基板１０上に第１の導電膜１４の側面及び第１のサイドウォール１７の側面と接して形成された第２のサイドウォール１８と、活性領域１０ｘにおける第２の導電膜１５の側方下に形成され、接合深さの比較的浅いｎ型ソースドレインエクステンション領域（以下、「エクステンション領域」と称す）１６と、活性領域１０ｘにおける第２のサイドウォール１８の外側方下に形成され、接合深さの比較的深いｎ型ソースドレイン領域１９とを備えている。   As shown in FIG. 1, the N-type MIS transistor NTr includes an active region 10x surrounded by an element isolation region 11 in a semiconductor substrate 10, a gate insulating film 13 formed on the active region 10x, and a gate insulating film 13 A gate electrode 15A formed of a first conductive film 14 and a second conductive film 15 formed on the first conductive film 14, and a second conductive film 15 on the first conductive film 14. A first sidewall 17 formed in contact with the side surface of the first conductive film 14, and a second sidewall 18 formed on the semiconductor substrate 10 in contact with the side surface of the first conductive film 14 and the side surface of the first sidewall 17. And an n-type source / drain extension region (hereinafter referred to as an “extension region”) 16 having a relatively shallow junction depth, which is formed in the active region 10x and below the side of the second conductive film 15; Formed outside the second sidewall 18 in the range 10x, and a relatively deep n-type source drain region 19 of the junction depth.

図１に示すように、第１の導電膜１４のゲート長方向の長さは、第２の導電膜１５のゲート長方向の長さよりも大きい。具体的には、第１の導電膜１４の左側の端部（又は右側の端部）が、第２の導電膜１５の左側の端部（又は右側の端部）から突出する幅Ｌｐｒｍは、第１のサイドウォール１７の幅Ｌｓｗ１と同じ幅である。即ち、第１の導電膜１４の一方の端部は、第２の導電膜１５の一方の端部から第１のサイドウォール１７の幅Ｌｓｗ１分だけゲート長方向に突出している。なお、以降の説明において、図中の左側を「ソース側」とし、図中の右側を「ドレイン側」とする。   As shown in FIG. 1, the length of the first conductive film 14 in the gate length direction is larger than the length of the second conductive film 15 in the gate length direction. Specifically, the width Lprm at which the left end (or right end) of the first conductive film 14 projects from the left end (or right end) of the second conductive film 15 is: The width is the same as the width Lsw1 of the first sidewall 17. That is, one end portion of the first conductive film 14 protrudes from the one end portion of the second conductive film 15 in the gate length direction by the width Lsw1 of the first sidewall 17. In the following description, the left side in the figure is the “source side” and the right side in the figure is the “drain side”.

図１から判るように、ゲート電極１５Ａのゲート長（＝第２の導電膜１５のゲート長方向の長さ）Ｌｇは、実効チャネル長Ｌｅｆｆと、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さい。   As can be seen from FIG. 1, the gate length of the gate electrode 15A (= the length of the second conductive film 15 in the gate length direction) Lg is the effective channel length Leff and the overlap region between the gate electrode 15A and the extension region 16 Less than the sum of the length in the gate length direction.

ここで、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域は、ゲート電極１５Ａとエクステンション領域１６のうちソース側に配置された領域とのソース側オーバーラップ領域と、ゲート電極１５Ａとエクステンション領域１６のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含む。即ち、オーバーラップ領域のゲート長方向の長さは、ソース側オーバーラップ領域のゲート長方向の長さＬｏｖｓと、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄとを含む。   Here, the overlap region between the gate electrode 15A and the extension region 16 includes a source-side overlap region between the gate electrode 15A and the region disposed on the source side of the extension region 16, and the gate electrode 15A and the extension region 16. Of these, a drain-side overlap region with a region disposed on the drain side is included. That is, the length of the overlap region in the gate length direction includes the length Lovs of the source side overlap region in the gate length direction and the length Lovd of the drain side overlap region in the gate length direction.

またここで、実効チャネル長Ｌｅｆｆは、エクステンション領域１６のうちソース側に配置された領域とドレイン側に配置された領域との間隔である。   Further, here, the effective channel length Leff is an interval between a region disposed on the source side and a region disposed on the drain side in the extension region 16.

従って、ゲート電極１５Ａのゲート長Ｌｇと、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さ（＝Ｌｏｖｓ＋Ｌｏｖｄ）と、実効チャネル長Ｌｅｆｆとの関係は、下記に示す[数式１]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＞Ｌｇ・・・[数式１]
このように、ゲート電極１５Ａとエクステンション領域１６とのオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄと、実効チャネル長Ｌｅｆｆとの総和はゲート長Ｌｇよりも大きく、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、該オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。 Therefore, the relationship between the gate length Lg of the gate electrode 15A, the length in the gate length direction of the overlap region between the gate electrode 15A and the extension region 16 (= Lovs + Lovd), and the effective channel length Leff is expressed as follows: 1].
Lovs + Lovd + Leff> Lg [Formula 1]
As described above, the sum of the length Lovs + Lovd in the gate length direction of the overlap region between the gate electrode 15A and the extension region 16 and the effective channel length Leff is larger than the gate length Lg, which is the same as the gate length Lg as in the related art. Since it is not (that is, Lovs + Lovd + Leff = Lg), the length Lovs + Lovd in the gate length direction of the overlap region does not become shorter as the effective channel length Leff increases (that is, the short channel effect is suppressed).

以下に、本発明の第１の実施形態に係る半導体装置の製造方法について、図２(a) 〜(f) を参照しながら説明する。図２(a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。   A method for manufacturing a semiconductor device according to the first embodiment of the present invention will be described below with reference to FIGS. 2 (a) to 2 (f). 2 (a) to 2 (f) are cross-sectional views of main steps in the gate length direction showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention in the order of steps.

まず、図２(a) に示すように、半導体基板１０の上部に素子分離領域１１を形成する。これにより、半導体基板１０に、素子分離領域１１に囲まれた活性領域１０ｘを形成する。その後、半導体基板１０にｐ型ウェル領域１２を形成する。   First, as shown in FIG. 2A, an element isolation region 11 is formed on the semiconductor substrate 10. Thereby, an active region 10 x surrounded by the element isolation region 11 is formed in the semiconductor substrate 10. Thereafter, a p-type well region 12 is formed in the semiconductor substrate 10.

その後、半導体基板１０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜１３Ｘ、例えば膜厚が５ｎｍの金属膜（具体的には例えば、窒化タンタル（ＴａＮ））からなる第１の導電膜形成膜１４Ｘ、及び例えば膜厚が１２０ｎｍのシリコン膜（具体的には例えば、ポリシリコン膜）からなる第２の導電膜形成膜１５Ｘを順次堆積する。その後、第２の導電膜形成膜１５Ｘに対し、ｎ型不純物を注入する。   Thereafter, a first conductive film formed of, for example, a gate insulating film forming film 13X having a thickness of 2 nm, for example, a metal film having a thickness of 5 nm (specifically, for example, tantalum nitride (TaN)) is formed on the semiconductor substrate 10. A film 14X and a second conductive film forming film 15X made of, for example, a silicon film having a thickness of 120 nm (specifically, for example, a polysilicon film) are sequentially deposited. Thereafter, an n-type impurity is implanted into the second conductive film formation film 15X.

ここで、ゲート絶縁膜形成膜１３Ｘの材料としては、例えばＳｉＯＮを用いることが好ましく、ＳｉＯＮの他に、例えばＳｉＯ２，又はＳｉ３Ｎ４等を用いてもよい。また、ゲート絶縁膜形成膜１３Ｘの構造としては、図１(a) に示す単層構造の他に、ゲート絶縁膜における実効的な膜厚を薄膜化することを目的に、上記に列挙したＳｉＯＮ，ＳｉＯ２，又はＳｉ３Ｎ４等からなる膜と高誘電体膜とが積層された積層構造でもよく、該高誘電体膜の材料としては、例えばＨｆＯ２，ＨｆＳｉＯｘ，ＨｆＳｉＯＮ，ＨｆＡｌＯｘ，ＨｆＡｌＯＮ，ＨｆＬａＯｘ，ＨｆＬａＯＮ，ＨｆＴａＯｘ，ＨｆＴａＯＮ，ＨｆＥｒＯｘ，ＺｒＯ２，Ｌａ２Ｏ３，Ｙ２Ｏ３，Ａｌ２Ｏ３，ＴｉＯ２，Ｔａ２Ｏ５，ＭｇＯ，ＣｅＯ２，Ｃｅ２Ｏ３，Ｓｃ２Ｏ３，Ｄｙ２Ｏ３，Ｐｒ２Ｏ３，若しくはＧｄ２Ｏ３等、又はこれらの混晶を用いることができる。 Here, as a material of the gate insulating film forming film 13X, for example, SiON is preferably used, and for example, SiO 2 or Si 3 N 4 may be used in addition to SiON. Further, as the structure of the gate insulating film forming film 13X, in addition to the single layer structure shown in FIG. 1 (a), the SiON listed above is used for the purpose of reducing the effective film thickness in the gate insulating film. , SiO 2 , Si 3 N 4, and the like and a high dielectric film may be laminated. Examples of the material of the high dielectric film include HfO 2 , HfSiO x , HfSiON, HfAlO x , HfAlON, HfLaO x, HfLaON, HfTaO x, HfTaON, HfErO x, ZrO 2, La 2 O 3, Y 2 O 3, Al 2 O 3, TiO 2, Ta 2 O 5, MgO, CeO 2, Ce 2 O 3 , Sc 2 O 3 , Dy 2 O 3 , Pr 2 O 3 , Gd 2 O 3 , or a mixed crystal thereof can be used.

またここで、第１の導電膜形成膜１４Ｘの金属膜材料としては、ＴａＮの他に、例えば、ＴａＣＮ，ＴａＳｉＮ，ＴａＣ，ＴａＬａＮ，ＴａＣＯ，ＴａＣＮ，Ｔａ２Ｃ，ＺｒＮ，ＨｆＣ，ＨｆＳｉ，Ｗ，ＷＮ，ＷＯ，ＴｉＮ，Ｍｏ，又はＭｏＡｌ等が挙げられる。 Here, as the metal film material of the first conductive film forming film 14X, in addition to TaN, for example, TaCN, TaSiN, TaC, TaLaN, TaCO, TaCN, Ta 2 C, ZrN, HfC, HfSi, W, WN, WO, TiN, Mo, MoAl, etc. are mentioned.

またここで、ＭＩＳトランジスタの実効仕事関数を調整する為に、ゲート絶縁膜形成膜１３Ｘの堆積後で、第１の導電膜形成膜１４Ｘの堆積前に、例えば金属酸化物、又は金属酸窒化物からなるキャップ層形成膜を堆積してもよい。金属酸化物としては、具体的には例えば、ＬａＯｘ，ＡｌＯｘ，ＳｃＯｘ，ＤｙＯｘ，又はＭｇＯ等が挙げられ、金属酸窒化物としては、具体的には例えば、ＬａＯｘＮｙ，ＡｌＯｘＮｙ，ＳｃＯｘＮｙ，ＤｙＯｘＮｙ，又はＭｇＯＮ等が挙げられる。これにより、最終的に製造される半導体装置において、ゲート絶縁膜と第１の導電膜との間に、キャップ層を挿入することができる。 Here, in order to adjust the effective work function of the MIS transistor, for example, metal oxide or metal oxynitride after deposition of the gate insulating film formation film 13X and before deposition of the first conductive film formation film 14X. A cap layer forming film may be deposited. Specific examples of the metal oxide include LaO x , AlO x , ScO x , DyO x , and MgO. Specific examples of the metal oxynitride include LaO x N y , AlO. x N y, ScO x N y , DyO x N y, or MgON the like. Thereby, in the finally manufactured semiconductor device, the cap layer can be inserted between the gate insulating film and the first conductive film.

次に、図２(b) に示すように、リソグラフィ法により、第２の導電膜形成膜１５Ｘ上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、該レジストをマスクにして、ドライエッチング法により、第２の導電膜形成膜１５Ｘをパターニングして、ゲートパターン形状を有する第２の導電膜１５を形成する。   Next, as shown in FIG. 2B, a resist (not shown) having a gate pattern shape is formed on the second conductive film forming film 15X by lithography, and then the resist is used as a mask. Then, the second conductive film forming film 15X is patterned by dry etching to form the second conductive film 15 having a gate pattern shape.

次に、図２(c) に示すように、第２の導電膜１５をマスクにして、例えば注入エネルギーが４ｋｅＶ，注入ドーズ量が９×１０１４ｃｍ−２の条件で、活性領域１０ｘに例えばＡｓ等のｎ型不純物をイオン注入する。これにより、活性領域１０ｘにおける第２の導電膜１５の側方下に、接合深さの比較的浅いｎ型エクステンション領域１６を自己整合的に形成する。このように、第２の導電膜１５をマスクにして、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次介して、活性領域１０ｘにｎ型不純物がイオン注入されて、エクステンション領域１６が形成される。 Next, as shown in FIG. 2C, with the second conductive film 15 as a mask, for example, in the active region 10x under the conditions of an implantation energy of 4 keV and an implantation dose of 9 × 10 14 cm −2 , for example. An n-type impurity such as As is ion-implanted. As a result, an n-type extension region 16 having a relatively shallow junction depth is formed in a self-aligned manner below the side of the second conductive film 15 in the active region 10x. In this way, the n-type impurity is ion-implanted into the active region 10x through the first conductive film formation film 14X and the gate insulating film formation film 13X in order using the second conductive film 15 as a mask, thereby extending the extension region. 16 is formed.

次に、図２(d) に示すように、第１の導電膜形成膜１４Ｘ上に、第２の導電膜１５を覆うように、例えば膜厚が１０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、第２の導電膜１５の側面上に、幅Ｌｓｗ１が１０ｎｍのシリコン酸化膜からなる第１のサイドウォール１７を形成する。このように、第１のサイドウォール１７は、第１の導電膜形成膜１４Ｘ上に、第２の導電膜１５の側面と接して形成される。   Next, as shown in FIG. 2D, after depositing, for example, a 10 nm-thickness silicon oxide film on the first conductive film forming film 14X so as to cover the second conductive film 15, The silicon oxide film is dry-etched to form first sidewalls 17 made of a silicon oxide film having a width Lsw1 of 10 nm on the side surfaces of the second conductive film 15. As described above, the first sidewall 17 is formed on the first conductive film formation film 14 </ b> X in contact with the side surface of the second conductive film 15.

次に、図２(e) に示すように、第１のサイドウォール１７及び第２の導電膜１５をマスクにして、第１のサイドウォール（シリコン酸化膜）１７及び第２の導電膜（ポリシリコン膜）１５と選択性のあるエッチング法により、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次除去して、ゲート絶縁膜１３及び第１の導電膜１４を順次形成すると共に、活性領域１０ｘにおけるソースドレイン形成領域の表面を露出させる。   Next, as shown in FIG. 2 (e), the first sidewall (silicon oxide film) 17 and the second conductive film (polysilicon oxide film) 17 are formed using the first sidewall 17 and the second conductive film 15 as a mask. The first conductive film forming film 14X and the gate insulating film forming film 13X are sequentially removed by an etching method having selectivity with the silicon film 15), and the gate insulating film 13 and the first conductive film 14 are sequentially formed. Then, the surface of the source / drain formation region in the active region 10x is exposed.

このようにして、半導体基板１０上に、第１のゲート絶縁膜１３を介して、第１の導電膜１４と、該第１の導電膜１４上に形成された第２の導電膜１５とからなるゲート電極１５Ａを形成する。第１の導電膜１４の端部は、第２の導電膜１５の端部から、第１のサイドウォール１７の幅Ｌｓｗ１分だけゲート長方向に突出している。   In this way, from the first conductive film 14 and the second conductive film 15 formed on the first conductive film 14 on the semiconductor substrate 10 via the first gate insulating film 13. A gate electrode 15A is formed. The end portion of the first conductive film 14 protrudes from the end portion of the second conductive film 15 in the gate length direction by the width Lsw1 of the first sidewall 17.

次に、図２(f) に示すように、半導体基板１０上に、第１のサイドウォール１７及びゲート電極１５Ａを覆うように、例えば膜厚が３０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、第１の導電膜１４の側面及び第１のサイドウォール１７の側面上に、幅Ｌｓｗ２が３０ｎｍのシリコン酸化膜からなる第２のサイドウォール１８を形成する。このように、第２のサイドウォール１８は、半導体基板１０上に、第１の導電膜１４の側面及び第１のサイドウォール１７の側面と接して形成される。   Next, as shown in FIG. 2F, a silicon oxide film having a thickness of, for example, 30 nm is deposited on the semiconductor substrate 10 so as to cover the first sidewall 17 and the gate electrode 15A, Dry etching is performed on the oxide film to form second sidewalls 18 made of a silicon oxide film having a width Lsw2 of 30 nm on the side surfaces of the first conductive film 14 and the first sidewalls 17. In this manner, the second sidewall 18 is formed on the semiconductor substrate 10 in contact with the side surface of the first conductive film 14 and the side surface of the first sidewall 17.

その後、第２のサイドウォール１８をマスクにして、例えば注入エネルギーが１５ＫｅＶ，注入ドーズ量が４×１０１５ｃｍ−２の条件で、活性領域１０ｘに例えばＡｓ等のｎ型不純物をイオン注入する。これにより、活性領域１０ｘにおける第２のサイドウォール１８の外側方下に、接合深さの比較的深いｎ型ソースドレイン領域１９を自己整合的に形成する。その後、熱処理により、ソースドレイン領域１９に含まれるｎ型不純物を活性化させる。 Thereafter, an n-type impurity such as As is ion-implanted into the active region 10x, for example, under conditions of an implantation energy of 15 KeV and an implantation dose of 4 × 10 15 cm −2 using the second sidewall 18 as a mask. As a result, an n-type source / drain region 19 having a relatively deep junction depth is formed in a self-aligned manner below the second sidewall 18 in the active region 10x. Thereafter, the n-type impurity contained in the source / drain region 19 is activated by heat treatment.

次に、図示は省略するが、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様な工程を順次行う。具体的には例えば、ソースドレイン領域１９の低抵抗化の為に、ソースドレイン領域１９の上部にシリサイド膜を形成する工程、半導体基板上に形成された層間絶縁膜中に該シリサイド膜と接続するコンタクトプラグを形成する工程、及び該層間絶縁膜上に該コンタクトプラグと接続する配線を形成する工程等を順次行う。   Next, although not shown in the drawing, the same steps as those for manufacturing a semiconductor device having a normal MIS transistor are sequentially performed. Specifically, for example, a step of forming a silicide film on the source / drain region 19 in order to reduce the resistance of the source / drain region 19, and the silicide film is connected to the interlayer insulating film formed on the semiconductor substrate. A step of forming a contact plug and a step of forming a wiring connected to the contact plug on the interlayer insulating film are sequentially performed.

以上のようにして、本実施形態に係る半導体装置を製造することができる。   As described above, the semiconductor device according to this embodiment can be manufactured.

本実施形態によると、図２(c) に示すように、第２の導電膜１５をマスクにして、第１の導電膜形成膜１４Ｘ及びゲート絶縁膜形成膜１３Ｘを順次介して、活性領域１０ｘにｎ型不純物がイオン注入されて、エクステンション領域１６が形成されるため、実効チャネル長Ｌｅｆｆを長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜１４のゲート長方向の長さを、第２の導電膜１５のゲート長方向の長さよりも大きくすることにより、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the present embodiment, as shown in FIG. 2C, the active region 10x is sequentially passed through the first conductive film forming film 14X and the gate insulating film forming film 13X using the second conductive film 15 as a mask. Since the n-type impurity is ion-implanted into the extension region 16 to form the effective channel length Leff, the short channel effect can be suppressed. At the same time, by making the length of the first conductive film 14 in the gate length direction larger than the length of the second conductive film 15 in the gate length direction, the source-side and drain-side overlap regions in the gate length direction Since the lengths Lovs and Lovd can be ensured long, it is possible to prevent deterioration of the driving capability of the MIS transistor.

さらに、図３(a) に示すように第１のサイドウォール１７ａの幅Ｌｓｗ１が予定幅よりも小さく形成される、又は図３(b) に示すようにゲート絶縁膜１３ｂ及び第１の導電膜１４ｂに掘れが形成される等の加工バラツキが発生することがあっても、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるため、従来のようにＭＩＳトランジスタの駆動能力の顕著な劣化を招くことはない。   Further, the width Lsw1 of the first sidewall 17a is formed to be smaller than the predetermined width as shown in FIG. 3 (a), or the gate insulating film 13b and the first conductive film as shown in FIG. 3 (b). Even if processing variations such as the formation of digging in 14b may occur, the lengths Lovs and Lovd in the gate length direction of the source-side and drain-side overlap regions can be ensured long. In addition, the drive capability of the MIS transistor is not significantly degraded.

加えて、図３(b) 〜図３(d) に示すように半導体基板１０上の全面が第１の導電膜形成膜１４Ｘで覆われた状態で、第２の導電膜１５の形成、エクステンション領域１６の形成、及び第１のサイドウォール１７の形成を行うため、半導体基板１０の表面が露出されず、半導体基板１０に掘れが発生しない。このため、実効チャネル長Ｌｅｆｆ、及びソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができる。また、エクステンション領域１６の形成後も、エクステンション領域１６の表面が露出しないので、エクステンション領域１６の不純物濃度を高く保持することができ、エクステンション領域１６の低抵抗化を図ることができる。結果として、短チャネル効果の抑制と駆動能力確保との両立が実現できる。   In addition, as shown in FIGS. 3B to 3D, the formation and extension of the second conductive film 15 is performed with the entire surface of the semiconductor substrate 10 covered with the first conductive film formation film 14X. Since the region 16 and the first sidewall 17 are formed, the surface of the semiconductor substrate 10 is not exposed and the semiconductor substrate 10 is not digged. Therefore, the effective channel length Leff and the lengths Lovs and Lovd in the gate length direction of the source-side and drain-side overlap regions can be secured long. Further, since the surface of the extension region 16 is not exposed after the extension region 16 is formed, the impurity concentration of the extension region 16 can be kept high, and the resistance of the extension region 16 can be reduced. As a result, it is possible to achieve both suppression of the short channel effect and securing of driving capability.

また、本実施形態におけるエクステンション領域１６は、第２の導電膜１５をマスクにして、活性領域１０ｘに導電型不純物をイオン注入して形成される。これに対し、従来におけるエクステンション領域は、オフセットスペーサ及び第２の導電膜をマスクにして、活性領域に導電型不純物をイオン注入して形成される。そのため、本実施形態におけるゲート電極１５Ａのゲート長を、従来におけるゲート電極のゲート長に比べて、オフセットスペーサの幅分だけ大きくすることができる。即ち、本実施形態におけるゲート電極１５Ａのゲート長を、従来におけるゲート電極のゲート長に比べて、オフセットスペーサの幅分だけ大きくしても、本実施形態における実効チャネル長を、従来における実効チャネル長と同じにすることができる。そのため、半導体装置の微細化要求を緩和することができ、加工マージンの確保が容易になり、延いては、半導体装置の生産性を高めることができる。   Further, the extension region 16 in the present embodiment is formed by ion-implanting a conductive impurity into the active region 10x using the second conductive film 15 as a mask. On the other hand, the conventional extension region is formed by ion-implanting conductive impurities into the active region using the offset spacer and the second conductive film as a mask. Therefore, the gate length of the gate electrode 15A in this embodiment can be increased by the width of the offset spacer as compared with the gate length of the conventional gate electrode. That is, even if the gate length of the gate electrode 15A in the present embodiment is increased by the width of the offset spacer as compared with the gate length of the conventional gate electrode, the effective channel length in the present embodiment is reduced to the conventional effective channel length. Can be the same. Therefore, the demand for miniaturization of the semiconductor device can be relaxed, the processing margin can be easily secured, and the productivity of the semiconductor device can be increased.

以下に、本発明の効果を有効に説明する為に、図４を参照しながら説明する。図４は、本発明の第１の実施形態に係る半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。なお、図４に示す測定に用いた半導体装置については、その製造方法の詳細なプロセス条件の説明は省略するが、該半導体装置は、ゲート長が６０ｎｍのゲート電極を有するＭＩＳトランジスタを備えた半導体装置である。   Hereinafter, in order to effectively explain the effects of the present invention, a description will be given with reference to FIG. FIG. 4 is a diagram showing an impurity concentration profile of a region including a junction region in the active region in the semiconductor device according to the first embodiment of the present invention. The semiconductor device used for the measurement shown in FIG. 4 is not described in detail for the process conditions of the manufacturing method, but the semiconductor device includes a MIS transistor having a gate electrode with a gate length of 60 nm. Device.

図４に示す縦軸は、半導体基板の表面からの深さ（μｍ）を示し、図４に示す横軸は、ゲート電極の中央からの距離（μｍ）を示す。   The vertical axis shown in FIG. 4 represents the depth (μm) from the surface of the semiconductor substrate, and the horizontal axis shown in FIG. 4 represents the distance (μm) from the center of the gate electrode.

図４中には、接合領域の近傍領域に配置されたゲート絶縁膜１３、第１の導電膜１４、第２の導電膜１５、第１のサイドウォール１７、及び第２のサイドウォール１８を図示している。図４中に示す太線は、エクステンション領域１６及びソースドレイン領域１９のｐｎ接合を示す。   In FIG. 4, the gate insulating film 13, the first conductive film 14, the second conductive film 15, the first sidewall 17, and the second sidewall 18 disposed in the vicinity of the junction region are illustrated. Show. 4 indicates the pn junction between the extension region 16 and the source / drain region 19.

図４から判るように、ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄは、２０ｎｍ程度確保されていることが判る。   As can be seen from FIG. 4, the length Lovd in the gate length direction of the drain-side overlap region is secured to about 20 nm.

図５(a) は、本実施形態に係る半導体装置において、閾値電圧の差分ΔＶｔを示すグラフである。なお、本実施形態における閾値電圧の差分Δｖｔを、従来における閾値電圧の差分ΔＶｔと比較する為に、図５(a) 中には、従来の半導体装置における閾値電圧の差分ΔＶｔとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフ（前述の図１１(b) 参照）も図示している。図５(a) に示す太線は、本実施形態に係る半導体装置について示し、図５(a) に示す細線は、従来の半導体装置について示す。ここで、閾値電圧の差分ΔＶｔとは、典型的なゲート長Ｌｇでの閾値電圧Ｖｔ（at Lg(typ)）から、最小値のゲート長Ｌｇでの閾値電圧Ｖｔ（at Lg(min)）を差し引いた差分ΔＶｔを示す（即ち、ΔＶｔ＝Ｖｔ（at Lg(typ)）−Ｖｔ（at Lg(min)）である）。   FIG. 5A is a graph showing the difference ΔVt in threshold voltage in the semiconductor device according to the present embodiment. In order to compare the threshold voltage difference Δvt in this embodiment with the conventional threshold voltage difference ΔVt, FIG. 5A shows the threshold voltage difference ΔVt in the conventional semiconductor device and the width of the offset spacer. A graph showing the relationship with Los (see FIG. 11B) is also shown. A thick line shown in FIG. 5A shows the semiconductor device according to this embodiment, and a thin line shown in FIG. 5A shows a conventional semiconductor device. Here, the threshold voltage difference ΔVt is a threshold voltage Vt (at Lg (min)) at a minimum gate length Lg from a threshold voltage Vt (at Lg (typ)) at a typical gate length Lg. The subtracted difference ΔVt is shown (that is, ΔVt = Vt (at Lg (typ)) − Vt (at Lg (min))).

図５(a) 中の細線に示す従来における閾値電圧の差分ΔＶｔは、既述の通り、典型的なゲート長が４０ｎｍでの閾値電圧から、最小値のゲート長が３４ｎｍでの閾値電圧を差し引いた差分である（即ち、ΔＶｔ＝Ｖｔ(at Lg=40nm)−Ｖｔ(at Lg=34nm)である）。オフセットスペーサの幅Ｌｏｓが７，８，９，１０，１１，１２，１３，１４，１５ｎｍでの、閾値電圧の差分ΔＶｔを測定し、各オフセットスペーサの幅Ｌｏｓ毎に、各閾値電圧の差分ΔＶｔをプロットしたグラフである。   The difference ΔVt in the conventional threshold voltage indicated by the thin line in FIG. 5A is obtained by subtracting the threshold voltage at the minimum gate length of 34 nm from the threshold voltage at a typical gate length of 40 nm as described above. (That is, ΔVt = Vt (at Lg = 40 nm) −Vt (at Lg = 34 nm)). The threshold voltage difference ΔVt is measured when the offset spacer width Los is 7, 8, 9, 10, 11, 12, 13, 14, 15 nm, and the threshold voltage difference ΔVt is measured for each offset spacer width Los. Is a graph in which is plotted.

一方、図５(a) 中の太線に示す本実施形態における閾値電圧の差分ΔＶｔは、典型的なゲート長が６０ｎｍでの閾値電圧から、最小値のゲート長が５４ｎｍでの閾値電圧を差し引いた差分である（即ち、ΔＶｔ＝Ｖｔ(at Lg=60nm)−Ｖｔ(at Lg=54nm)である）。この差分ΔＶｔを、図５(a) 中に一定に図示している。なお、本実施形態における閾値電圧の差分ΔＶｔの測定に用いた半導体装置における実効チャネル長は、従来におけるオフセットスペーサの幅Ｌｏｓが９ｎｍの場合の半導体装置における実効チャネル長と同じである。   On the other hand, the threshold voltage difference ΔVt in the present embodiment indicated by the bold line in FIG. 5A is obtained by subtracting the threshold voltage at the minimum gate length of 54 nm from the threshold voltage at a typical gate length of 60 nm. Difference (ie, ΔVt = Vt (at Lg = 60 nm) −Vt (at Lg = 54 nm)). This difference ΔVt is shown constant in FIG. Note that the effective channel length in the semiconductor device used for the measurement of the threshold voltage difference ΔVt in the present embodiment is the same as the effective channel length in the conventional semiconductor device when the offset spacer width Los is 9 nm.

図５(a) から判るように、従来における閾値電圧の差分Δｖｔは、オフセットスペーサの幅Ｌｏｓに依存し、オフセットスペーサの幅Ｌｏｓが小さくなるに連れて、短チャネル効果（即ち、実効チャネル長が短くなるに連れて閾値電圧が低下する現象）を抑制することが困難になる（短チャネル効果が顕在化する）。これに対し、本実施形態における閾値電圧の差分ΔＶｔは一定であり、既述の通り、実効チャネル長Ｌｅｆｆを長く確保することができるため、短チャネル効果を抑制することができる。   As can be seen from FIG. 5 (a), the threshold voltage difference Δvt in the prior art depends on the offset spacer width Los, and as the offset spacer width Los becomes smaller, the short channel effect (that is, the effective channel length becomes smaller). It becomes difficult to suppress the phenomenon that the threshold voltage decreases as the time becomes shorter (the short channel effect becomes apparent). On the other hand, the threshold voltage difference ΔVt in the present embodiment is constant, and as described above, the effective channel length Leff can be secured long, so that the short channel effect can be suppressed.

図５(b) は、本実施形態に係る半導体装置において、駆動電流Ｉｏｎを示すグラフである。なお、本実施形態における駆動電流Ｉｏｎを、従来における駆動電流Ｉｏｎと比較する為に、図５(b) 中には、従来の半導体装置における駆動電流Ｉｏｎとオフセットスペーサの幅Ｌｏｓとの関係を示すグラフ（前述の図１１(c) 参照）も図示している。図５(b) に示す細線は、従来の半導体装置について示し、図５(b) に示す太線は、本実施形態に係る半導体装置について示す。   FIG. 5B is a graph showing the drive current Ion in the semiconductor device according to this embodiment. In order to compare the drive current Ion in this embodiment with the conventional drive current Ion, FIG. 5B shows the relationship between the drive current Ion and the offset spacer width Los in the conventional semiconductor device. A graph (see FIG. 11 (c) above) is also shown. The thin line shown in FIG. 5B shows the conventional semiconductor device, and the thick line shown in FIG. 5B shows the semiconductor device according to this embodiment.

本実施形態における駆動電流Ｉｏｎは、ゲート長Ｌｇが６０ｎｍでの駆動電流（即ち、Ｉｏｆｆｓ＝２００ｐＡ／μｍにおけるＩｏｎ）を示す。   The drive current Ion in the present embodiment indicates a drive current when the gate length Lg is 60 nm (that is, Ion at Ioffs = 200 pA / μm).

図５(b) から判るように、従来における駆動電流Ｉｏｎは、オフセットスペーサの幅Ｌｏｓに依存し、オフセットスペーサの幅Ｌｏｓが大きくなるに連れて、駆動能力が劣化する。これに対し、本実施形態における駆動電流Ｉｏｎは一定であり、既述の通り、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｓ，Ｌｏｖｄを長く確保することができるため、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   As can be seen from FIG. 5B, the conventional drive current Ion depends on the offset spacer width Los, and the drive capability deteriorates as the offset spacer width Los increases. On the other hand, the drive current Ion in the present embodiment is constant, and as described above, the lengths Lovs and Lovd in the gate length direction of the source-side and drain-side overlap regions can be secured long. It is possible to prevent the deterioration of the driving ability.

ここで、図５(a) 及び(b) の測定に用いた従来の半導体装置のエクステンション領域の注入条件は、注入エネルギーが２ＫｅＶ，注入ドーズ量が７×１０１４ｃｍ−２，注入イオン種がＡｓである。また、オフセットスペーサの幅と、サイドウォールの幅との総和は４０ｎｍである（即ち、本実施形態に係る半導体装置の第１のサイドウォールの幅（即ち、１０ｎｍ）と、第２のサイドウォールの幅（即ち、３０ｎｍ）との総和と同じである）。また、ソースドレイン領域の注入条件は、本実施形態に係る半導体装置のソースドレイン領域の注入条件と同じである。 Here, the implantation conditions of the extension region of the conventional semiconductor device used for the measurement of FIGS. 5A and 5B are as follows: implantation energy is 2 KeV, implantation dose is 7 × 10 14 cm −2 , and implantation ion species is As. The sum of the width of the offset spacer and the width of the sidewall is 40 nm (that is, the width of the first sidewall of the semiconductor device according to the present embodiment (that is, 10 nm) and the width of the second sidewall. (Same as total with width (ie 30 nm)). The source / drain region implantation conditions are the same as the source / drain region implantation conditions of the semiconductor device according to the present embodiment.

なお、本実施形態では、ＭＩＳトランジスタの導電型がＮ型の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＭＩＳトランジスタの導電型がＰ型の場合においても、本実施形態と同様の効果を得ることができる。但し、この場合、第１の導電膜材料として、本実施形態におけるＴａＮの代わりに、例えばＴｉＮを用い、エクステンション領域、及びソースドレイン領域に含まれる導電型不純物として、本実施形態におけるＡｓ等のｎ型不純物の代わりに、例えばＢＦ２又はＢ等のｐ型不純物を用いる。ここで、第１の導電膜材料としては、上記のＴｉＮの他に、例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＣＯ，ＴａＡｌＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＺｒＮ，ＭｏＯ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，ＲｕＡｌＯ，ＲｕＡｌＮ，ＷＯ，ＷＡｌＮ，ＭｏＡｌＮ，ＭｏＨｆＯ，Ｐｔ，ＰｔＧｅ，又はＩｒ膜等が挙げられる。 In the present embodiment, the case where the conductivity type of the MIS transistor is N type has been described as a specific example. However, the present invention is not limited to this, and in the case where the conductivity type of the MIS transistor is P type. In addition, the same effects as in the present embodiment can be obtained. However, in this case, instead of TaN in the present embodiment, for example, TiN is used as the first conductive film material, and n-type impurities such as As in the present embodiment are used as the conductive impurities contained in the extension region and the source / drain region. For example, a p-type impurity such as BF 2 or B is used instead of the type impurity. Here, as the first conductive film material, in addition to TiN, for example, TaN, TaCNO, TaCN, TaCO, TaAlN, TiSiN, TiAlN, ZrN, MoO, MoN, Ru, RuO x , RuAlO, RuAlN, WO, WAlN, MoAlN, MoHfO, Pt, PtGe, or Ir film can be used.

また、本実施形態では、第２のサイドウォール１８の構造が単層構造の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜とシリコン窒化膜との２種類の膜が積層された積層構造、又は３種類以上の膜が積層された積層構造でもよい。   Further, in the present embodiment, the case where the structure of the second sidewall 18 is a single layer structure has been described as a specific example, but the present invention is not limited to this. For example, the silicon oxide film and the silicon nitride A laminated structure in which two kinds of films are laminated, or a laminated structure in which three or more kinds of films are laminated may be used.

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置の製造方法について、図６(a) 〜(e) を参照しながら説明する。図６(a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。なお、本実施形態では、ＭＩＳトランジスタの導電型が、Ｐ型である場合を具体例に挙げて説明する。 (Second Embodiment)
A method for manufacturing a semiconductor device according to the second embodiment of the present invention will be described below with reference to FIGS. 6 (a) to 6 (e). 6A to 6E are cross-sectional views of main steps in the gate length direction showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention in the order of steps. In the present embodiment, the case where the conductivity type of the MIS transistor is P type will be described as a specific example.

まず、図６(a) に示すように、半導体基板２０の上部に素子分離領域２１を形成する。これにより、半導体基板２０に、素子分離領域２１に囲まれた活性領域２０ｘを形成する。その後、半導体基板２０にｎ型ウェル領域２２を形成する。   First, as shown in FIG. 6A, an element isolation region 21 is formed on the semiconductor substrate 20. Thereby, an active region 20 x surrounded by the element isolation region 21 is formed in the semiconductor substrate 20. Thereafter, an n-type well region 22 is formed in the semiconductor substrate 20.

その後、半導体基板２０上に、例えば膜厚が２ｎｍのゲート絶縁膜形成膜２３Ｘ、例えば膜厚が５ｎｍの金属膜（具体的には例えば、窒化チタン（ＴｉＮ））からなる第１の導電膜形成膜２４Ｘ、及び例えば膜厚が１２０ｎｍのシリコン膜（具体的には例えば、ポリシリコン膜）からなる第２の導電膜形成膜２５Ｘを順次堆積する。その後、第２の導電膜形成膜２５Ｘに対し、ｐ型不純物を注入する。   Thereafter, a first conductive film made of a gate insulating film forming film 23X having a thickness of 2 nm, for example, a metal film having a thickness of 5 nm (specifically, for example, titanium nitride (TiN)) is formed on the semiconductor substrate 20. A film 24X and a second conductive film forming film 25X made of, for example, a silicon film having a thickness of 120 nm (specifically, for example, a polysilicon film) are sequentially deposited. Thereafter, a p-type impurity is implanted into the second conductive film formation film 25X.

ここで、ゲート絶縁膜形成膜２３Ｘとしては、例えばＳｉＯＮを用いることが好ましい。また、ゲート絶縁膜形成膜２３Ｘの構造としては、図６(a) に示す単層構造の他に、ゲート絶縁膜における実効的な膜厚を薄膜化することを目的に、上記のＳｉＯＮ等からなる膜と高誘電体膜とが積層された積層構造でもよい。   Here, for example, SiON is preferably used as the gate insulating film forming film 23X. Further, as the structure of the gate insulating film forming film 23X, in addition to the single layer structure shown in FIG. 6A, for the purpose of reducing the effective film thickness in the gate insulating film, the above-mentioned SiON or the like is used. A laminated structure in which a film and a high dielectric film are laminated may be used.

次に、図６(b) に示すように、リソグラフィ法により、第２の導電膜形成膜２５Ｘ上に、ゲートパターン形状を有するレジスト（図示せず）を形成した後、該レジストをマスクにして、ドライエッチング法により、第２の導電膜形成膜２５Ｘ、及び第１の導電膜形成膜２４Ｘを順次パターニングして、ゲートパターン形状を有する第１の導電膜２４、及び第２の導電膜２５を順次形成する。このとき、ゲート絶縁膜形成膜２３Ｘはパターニングせずに残存させる。   Next, as shown in FIG. 6B, a resist (not shown) having a gate pattern shape is formed on the second conductive film formation film 25X by lithography, and then the resist is used as a mask. Then, the second conductive film formation film 25X and the first conductive film formation film 24X are sequentially patterned by dry etching, so that the first conductive film 24 and the second conductive film 25 having a gate pattern shape are formed. Sequentially formed. At this time, the gate insulating film forming film 23X is left without patterning.

次に、図６(c) に示すように、第２の導電膜２５をマスクにして、例えば注入エネルギーが１．５ｋｅＶ，注入ドーズ量が４×１０１４ｃｍ−２の条件で、活性領域２０ｘに例えばＢＦ２等のｐ型不純物をイオン注入する。これにより、活性領域２０ｘにおける第２の導電膜２５の側方下に、接合深さの比較的浅いｐ型ソースドレインエクステンション領域（以下、「エクステンション領域」と称す）２６を自己整合的に形成する。このように、第２の導電膜２５をマスクにして、ゲート絶縁膜形成膜２３Ｘを介して、活性領域２０ｘにｐ型不純物がイオン注入されて、エクステンション領域２６が形成される。 Next, as shown in FIG. 6C, using the second conductive film 25 as a mask, for example, the active region 20x under the conditions of an implantation energy of 1.5 keV and an implantation dose of 4 × 10 14 cm −2. For example, a p-type impurity such as BF 2 is ion-implanted. As a result, a p-type source / drain extension region (hereinafter referred to as an “extension region”) 26 having a relatively shallow junction depth is formed in a self-aligned manner below the side of the second conductive film 25 in the active region 20x. . Thus, the p-type impurity is ion-implanted into the active region 20x through the gate insulating film formation film 23X using the second conductive film 25 as a mask, and the extension region 26 is formed.

次に、図６(d) に示すように、ゲート絶縁膜形成膜２３Ｘ上に、第２の導電膜２５を覆うように、例えば膜厚が１０ｎｍのＴｉＮ膜（即ち、第１の導電膜２４と同一材料の膜）を堆積した後、該ＴｉＮ膜に対してドライエッチングを行い、第１の導電膜２４及び第２の導電膜２５の側面上に、幅Ｌｓｃが１０ｎｍのＴｉＮ膜からなる側壁導電膜２７を形成する。このように、側壁導電膜２７は、ゲート絶縁膜形成膜２３Ｘ上に、第１の導電膜２４の側面、及び第２の導電膜２５の側面と接して形成される。   Next, as shown in FIG. 6D, a TiN film having a thickness of, eg, 10 nm (ie, the first conductive film 24) is formed on the gate insulating film formation film 23X so as to cover the second conductive film 25. Is deposited on the side surfaces of the first conductive film 24 and the second conductive film 25, and the side walls made of a TiN film having a width Lsc of 10 nm are deposited on the side surfaces of the first conductive film 24 and the second conductive film 25. A conductive film 27 is formed. As described above, the sidewall conductive film 27 is formed on the gate insulating film formation film 23 </ b> X in contact with the side surface of the first conductive film 24 and the side surface of the second conductive film 25.

このようにして、ゲート絶縁膜形成膜２３Ｘ上に、第１の導電膜２４と、該第１の導電膜２４上に形成された第２の導電膜２５と、該第１の導電膜２４の側面及び該第２の導電膜２５の側面と接して形成された側壁導電膜２７とからなるゲート電極２７Ａを形成する。   In this way, the first conductive film 24, the second conductive film 25 formed on the first conductive film 24, and the first conductive film 24 are formed on the gate insulating film formation film 23X. A gate electrode 27 </ b> A including a side surface and a sidewall conductive film 27 formed in contact with the side surface of the second conductive film 25 is formed.

ここで、第１の導電膜２４及び側壁導電膜２７の金属膜材料としては、ＴｉＮの他に、例えば、ＴａＮ，ＴａＣＮＯ，ＴａＣＮ，ＴａＣＯ，ＴａＡｌＮ，ＴｉＳｉＮ，ＴｉＡｌＮ，ＺｒＮ，ＭｏＯ，ＭｏＮ，Ｒｕ，ＲｕＯｘ，ＲｕＡｌＯ，ＲｕＡｌＮ，ＷＯ，ＷＡｌＮ，ＭｏＡｌＮ，ＭｏＨｆＯ，Ｐｔ，ＰｔＧｅ，又はＩｒ膜等が挙げられる。 Here, as the metal film material of the first conductive film 24 and the sidewall conductive film 27, in addition to TiN, for example, TaN, TaCNO, TaCN, TaCO, TaAlN, TiSiN, TiAlN, ZrN, MoO, MoN, Ru, RuO x, RuAlO, RuAlN, WO , WAlN, MoAlN, MoHfO, Pt, PtGe, or Ir film, or the like.

次に、図６(e) に示すように、側壁導電膜２７及び第２の導電膜２５をマスクにして、側壁導電膜（ＴｉＮ膜）２７及び第２の導電膜（ポリシリコン膜）２５と選択性のあるエッチング法により、ゲート絶縁膜形成膜２３Ｘを除去して、ゲート絶縁膜２３を形成すると共に、活性領域２０ｘにおけるソースドレイン形成領域の表面を露出させる。   Next, as shown in FIG. 6E, the sidewall conductive film 27 (TiN film) 27 and the second conductive film (polysilicon film) 25 are formed using the sidewall conductive film 27 and the second conductive film 25 as a mask. The gate insulating film forming film 23X is removed by a selective etching method to form the gate insulating film 23, and the surface of the source / drain forming region in the active region 20x is exposed.

その後、半導体基板１０上に、ゲート電極２７Ａを覆うように、例えば膜厚が３０ｎｍのシリコン酸化膜を堆積した後、該シリコン酸化膜に対してドライエッチングを行い、側壁導電膜２７の側面上に、幅Ｌｓｗが３０ｎｍのシリコン酸化膜からなるサイドウォール２８を形成する。   Thereafter, a silicon oxide film having a film thickness of, for example, 30 nm is deposited on the semiconductor substrate 10 so as to cover the gate electrode 27A, and then dry etching is performed on the silicon oxide film to form the silicon oxide film on the side surface of the sidewall conductive film 27. Then, a sidewall 28 made of a silicon oxide film having a width Lsw of 30 nm is formed.

その後、サイドウォール２８をマスクにして、例えば注入エネルギーが３ｋｅＶ，注入ドーズ量が３×１０１５ｃｍ−２の条件で、活性領域２０ｘに例えばＢ等のｐ型不純物をイオン注入する。これにより、活性領域２０ｘにおけるサイドウォール２８の外側方下に、接合深さの比較的深いｐ型ソースドレイン領域２９を自己整合的に形成する。その後、熱処理により、ソースドレイン領域２９に含まれるｐ型不純物を活性化させる。 Thereafter, using the sidewall 28 as a mask, for example, a p-type impurity such as B is ion-implanted into the active region 20x under conditions of an implantation energy of 3 keV and an implantation dose of 3 × 10 15 cm −2 . As a result, a p-type source / drain region 29 having a relatively deep junction depth is formed in a self-aligned manner below the side wall 28 in the active region 20x. Thereafter, the p-type impurity contained in the source / drain region 29 is activated by heat treatment.

次に、図示は省略するが、通常のＭＩＳトランジスタを有する半導体装置の製造工程と同様な工程を順次行う。具体的には例えば、ソースドレイン領域２９の低抵抗化の為に、ソースドレイン領域２９の上部にシリサイド膜を形成する工程、半導体基板上に形成された層間絶縁膜中に該シリサイド膜と接続するコンタクトプラグを形成する工程、及び該層間絶縁膜上に該コンタクトプラグと接続する配線を形成する工程等を順次行う。   Next, although not shown in the drawing, the same steps as those for manufacturing a semiconductor device having a normal MIS transistor are sequentially performed. Specifically, for example, in order to reduce the resistance of the source / drain region 29, a step of forming a silicide film on the source / drain region 29 is connected to the silicide film in an interlayer insulating film formed on the semiconductor substrate. A step of forming a contact plug and a step of forming a wiring connected to the contact plug on the interlayer insulating film are sequentially performed.

以上のようにして、本実施形態に係る半導体装置を製造することができる。   As described above, the semiconductor device according to this embodiment can be manufactured.

以下に、本発明の第２の実施形態に係る半導体装置の構造上の特徴点について、図６(e) を参照しながら説明する。   The structural features of the semiconductor device according to the second embodiment of the present invention will be described below with reference to FIG.

図６(e) に示すように、第１の導電膜２４のゲート長方向の長さと側壁導電膜２７の幅Ｌｓｃとの総和は、第２の導電膜２５のゲート長方向の長さよりも大きい。   As shown in FIG. 6E, the sum of the length of the first conductive film 24 in the gate length direction and the width Lsc of the sidewall conductive film 27 is larger than the length of the second conductive film 25 in the gate length direction. .

図６(e) から判るように、ゲート電極２７Ａのゲート長（＝第２の導電膜２５のゲート長方向の長さ）Ｌｇは、実効チャネル長Ｌｅｆｆと、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さい。   As can be seen from FIG. 6 (e), the gate length of the gate electrode 27A (= the length in the gate length direction of the second conductive film 25) Lg is the effective channel length Leff, It is smaller than the total sum of the overlap regions in the gate length direction.

従って、ゲート電極２７Ａのゲート長Ｌｇと、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さ（＝Ｌｏｖｄ＋Ｌｏｖｓ）と、実効チャネル長Ｌｅｆｆとの関係は、下記に示す[数式２]で表される。
Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＞Ｌｇ・・・[数式２]
このように、ゲート電極２７Ａとエクステンション領域２６とのオーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄと、実効チャネル長Ｌｅｆｆとの総和はゲート長Ｌｇよりも大きく、従来のようにゲート長Ｌｇと同じ（即ち、Ｌｏｖｓ＋Ｌｏｖｄ＋Ｌｅｆｆ＝Ｌｇ）ではないため、実効チャネル長Ｌｅｆｆの増長（即ち、短チャネル効果の抑制）に伴い、該オーバーラップ領域のゲート長方向の長さＬｏｖｓ＋Ｌｏｖｄが短くなることはない。 Therefore, the relationship between the gate length Lg of the gate electrode 27A, the length in the gate length direction of the overlap region between the gate electrode 27A and the extension region 26 (= Lovd + Lovs), and the effective channel length Leff is expressed as follows: 2].
Lovs + Lovd + Leff> Lg [Formula 2]
As described above, the sum of the length Lovs + Lovd in the gate length direction of the overlap region between the gate electrode 27A and the extension region 26 and the effective channel length Leff is larger than the gate length Lg, which is the same as the gate length Lg as in the related art. Since it is not (that is, Lovs + Lovd + Leff = Lg), the length Lovs + Lovd in the gate length direction of the overlap region does not become shorter as the effective channel length Leff increases (that is, the short channel effect is suppressed).

本実施形態によると、図６(c) に示すように、第２の導電膜２５をマスクにして、ゲート絶縁膜形成膜２３Ｘを介して、活性領域２０ｘにｐ型不純物がイオン注入されて、エクステンション領域２６が形成されるため、実効チャネル長Ｌｅｆｆを長く確保することができるので、短チャネル効果を抑制することができる。それと共に、第１の導電膜２４のゲート長方向の長さと側壁導電膜２７の幅Ｌｓｃとの総和を、第２の導電膜２５のゲート長方向の長さよりも大きくすることにより、ソース側，ドレイン側オーバーラップ領域のゲート長方向の長さＬｏｖｄ，Ｌｏｖｓを長く確保することができるので、ＭＩＳトランジスタの駆動能力の劣化を防止することができる。   According to the present embodiment, as shown in FIG. 6C, p-type impurities are ion-implanted into the active region 20x through the gate insulating film formation film 23X using the second conductive film 25 as a mask. Since the extension region 26 is formed, a long effective channel length Leff can be ensured, so that the short channel effect can be suppressed. At the same time, by making the sum of the length of the first conductive film 24 in the gate length direction and the width Lsc of the sidewall conductive film 27 larger than the length of the second conductive film 25 in the gate length direction, Since the lengths Lovd and Lovs in the gate length direction of the drain-side overlap region can be secured long, it is possible to prevent the drive capability of the MIS transistor from deteriorating.

なお、本実施形態では、ＭＩＳトランジスタの導電型がＰ型の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ＭＩＳトランジスタの導電型がＮ型の場合においても、本実施形態と同様の効果を得ることができる。なお、この場合、第１の導電膜材料、及び側壁導電膜材料として、本実施形態におけるＴｉＮの代わりに、例えば、ＴａＮ，ＴａＣＮ，ＴａＳｉＮ，ＴａＣ，ＴａＬａＮ，ＴａＣＯ，ＴａＣＮ，Ｔａ２Ｃ，ＺｒＮ，ＨｆＣ，ＨｆＳｉ，Ｗ，ＷＮ，ＷＯ，ＴｉＮ，Ｍｏ，又はＭｏＡｌ等を用いる。 In this embodiment, the case where the conductivity type of the MIS transistor is P type has been described as a specific example. However, the present invention is not limited to this, and in the case where the conductivity type of the MIS transistor is N type. In addition, the same effects as in the present embodiment can be obtained. In this case, as the first conductive film material and the sidewall conductive film material, for example, TaN, TaCN, TaSiN, TaC, TaLaN, TaCO, TaCN, Ta 2 C, ZrN, instead of TiN in this embodiment, HfC, HfSi, W, WN, WO, TiN, Mo, MoAl, or the like is used.

また、本実施形態では、サイドウォール２８の構造が単層構造の場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばシリコン酸化膜とシリコン窒化膜との２種類の膜が積層された積層構造、又は３種類以上の膜が積層された積層構造でもよい。   Further, in the present embodiment, the case where the structure of the sidewall 28 is a single layer structure has been described as a specific example, but the present invention is not limited to this, and for example, a silicon oxide film and a silicon nitride film A laminated structure in which two kinds of films are laminated, or a laminated structure in which three or more kinds of films are laminated may be used.

なお、第１〜第２の実施形態では、ゲート絶縁膜１３，２３とシリコン膜からなる第２の導電膜１５，２５との間に、金属膜からなる第１の導電膜１４，２４が挿入されたゲート電極１５Ａ，２７Ａを具体例に挙げて説明したが、本発明はこれに限定されるものではなく、ゲート絶縁膜と第２の導電膜との間に第１の導電膜を挿入せずに、ゲート絶縁膜上にシリコン膜からなる第２の導電膜が直接形成されたゲート電極でもよい。   In the first and second embodiments, the first conductive films 14 and 24 made of a metal film are inserted between the gate insulating films 13 and 23 and the second conductive film 15 and 25 made of a silicon film. However, the present invention is not limited to this, and the first conductive film is inserted between the gate insulating film and the second conductive film. Alternatively, a gate electrode in which a second conductive film made of a silicon film is directly formed on the gate insulating film may be used.

以上説明したように、本発明は、短チャネル効果を抑制すると共に、ＭＩＳトランジスタの駆動能力の劣化を防止することができるので、例えばＭＩＰＳ構造のゲート電極を有するＭＩＳトランジスタを備えた半導体装置に有用である。   As described above, the present invention can suppress the short channel effect and prevent the deterioration of the driving capability of the MIS transistor. Therefore, the present invention is useful for a semiconductor device including a MIS transistor having a gate electrode having a MIPS structure, for example. It is.

本発明の第１の実施形態に係る半導体装置の構造を示すゲート長方向の断面図である。1 is a cross-sectional view in the gate length direction showing the structure of a semiconductor device according to a first embodiment of the present invention. (a) 〜(f) は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(f) is process sectional drawing of the principal part of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 1st Embodiment of this invention in process order. (a) 〜(b) は、本発明の第１の実施形態に係る半導体装置において、加工バラツキが発生した場合の構造を示すゲート長方向の断面図である。(a)-(b) is sectional drawing of the gate length direction which shows the structure when the processing variation generate | occur | produces in the semiconductor device which concerns on the 1st Embodiment of this invention. 本発明の第１の実施形態に係る半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。In the semiconductor device concerning a 1st embodiment of the present invention, it is a figure showing an impurity concentration profile of a field including a junction field among active fields. (a) は、本発明の第１の実施形態に係る半導体装置における閾値電圧の差分を示すグラフである。(b) は、本発明の第１の実施形態に係る半導体装置における駆動電流を示すグラフである。(a) is a graph which shows the difference of the threshold voltage in the semiconductor device which concerns on the 1st Embodiment of this invention. (b) is a graph which shows the drive current in the semiconductor device which concerns on the 1st Embodiment of this invention. (a) 〜(e) は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(e) is principal part process sectional drawing of the gate length direction which shows the manufacturing method of the semiconductor device which concerns on the 2nd Embodiment of this invention in process order. (a) 〜(e) は、従来の半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。(a)-(e) is process sectional drawing of the principal part of the gate length direction which shows the manufacturing method of the conventional semiconductor device in order of a process. 従来の半導体装置の構造を示すゲート長方向の断面図である。It is sectional drawing of the gate length direction which shows the structure of the conventional semiconductor device. 従来の半導体装置において、加工バラツキが発生した場合の構造を示すゲート長方向の断面図である。It is sectional drawing of the gate length direction which shows the structure when the processing variation generate | occur | produces in the conventional semiconductor device. 従来の半導体装置において、活性領域のうち接合領域を含む領域の不純物濃度プロファイルを示す図である。In the conventional semiconductor device, it is a figure which shows the impurity concentration profile of the area | region containing a junction area | region among active regions. (a) は、従来の半導体装置におけるゲート長と閾値電圧との関係を示すグラフであり、(b) は、従来の半導体装置における閾値電圧の差分とオフセットスペーサの幅との関係を示すグラフであり、(c) は、従来の半導体装置における駆動電流とオフセットスペーサの幅との関係を示すグラフである。(a) is a graph showing the relationship between the gate length and threshold voltage in the conventional semiconductor device, and (b) is a graph showing the relationship between the difference in threshold voltage and the width of the offset spacer in the conventional semiconductor device. FIG. 7C is a graph showing the relationship between the drive current and the width of the offset spacer in the conventional semiconductor device.

符号の説明Explanation of symbols

１０，２０ 半導体基板
１１，２１ 素子分離領域
１２ ｐ型ウェル領域
２２ ｎ型ウェル領域
１３Ｘ，２３Ｘ ゲート絶縁膜形成膜
１３，２３ ゲート絶縁膜
１４Ｘ，２４Ｘ 第１の導電膜形成膜
１４，２４ 第１の導電膜
１５Ｘ，２５Ｘ 第２の導電膜形成膜
１５，２５ 第２の導電膜
１５Ａ ゲート電極
１６ ｎ型ソースドレインエクステンション領域（ｎ型エクステンション領域）
２６ ｐ型ソースドレインエクステンション領域（ｐ型エクステンション領域）
１７ 第１のサイドウォール
２７ 側壁導電膜
２７Ａ ゲート電極
１８ 第２のサイドウォール
２８ サイドウォール
１９ ｎ型ソースドレイン領域
２９ ｐ型ソースドレイン領域
Ｌｇ ゲート長
Ｌｏｖｓ ソース側オーバーラップ領域のゲート長方向の長さ
Ｌｏｖｄ ドレイン側オーバーラップ領域のゲート長方向の長さ
Ｌｅｆｆ 実効チャネル長
Ｌｐｒｍ 幅
Ｌｓｗ１ 第１のサイドウォールの幅
Ｌｓｗ２ 第２のサイドウォールの幅
Ｌｓｃ 側壁導電膜の幅
Ｌｓｗ サイドウォールの幅 DESCRIPTION OF SYMBOLS 10,20 Semiconductor substrate 11, 21 Element isolation region 12 P-type well region 22 N-type well region 13X, 23X Gate insulating film forming film 13, 23 Gate insulating film 14X, 24X First conductive film forming film 14, 24 First Conductive film 15X, 25X second conductive film formation film 15, 25 second conductive film 15A gate electrode 16 n-type source / drain extension region (n-type extension region)
26 p-type source / drain extension region (p-type extension region)
Reference Signs List 17 first sidewall 27 sidewall conductive film 27A gate electrode 18 second sidewall 28 sidewall 19 n-type source / drain region 29 p-type source / drain region Lg gate length Lovs length of source-side overlap region in gate length direction Lovd Drain side overlap region length in the gate length direction Leff Effective channel length Lprm Width Lsw1 First sidewall width Lsw2 Second sidewall width Lsc Side wall conductive film width Lsw Side wall width

Claims (14)

ＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
半導体基板における活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜、及び該第１の導電膜上に形成された第２の導電膜からなるゲート電極と、
前記活性領域における前記第２導電膜の側方下に形成されたエクステンション領域と、
前記第１の導電膜上に、前記第２の導電膜の側面と接して形成された第１のサイドウォールとを備え、
前記第１の導電膜のゲート長方向の長さは、前記第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする半導体装置。 A semiconductor device including a MIS transistor,
The MIS transistor is
A gate insulating film formed on an active region in a semiconductor substrate;
A gate electrode formed on the gate insulating film, comprising a first conductive film and a second conductive film formed on the first conductive film;
An extension region formed laterally below the second conductive film in the active region;
A first sidewall formed on and in contact with a side surface of the second conductive film on the first conductive film;
The length of the first conductive film in the gate length direction is larger than the length of the second conductive film in the gate length direction. 請求項１に記載の半導体装置において、
前記ゲート電極のゲート長は、前記第２の導電膜のゲート長方向の長さであり、
前記ゲート電極のゲート長は、実効チャネル長と、前記ゲート電極と前記エクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことを特徴とする半導体装置。 The semiconductor device according to claim 1,
The gate length of the gate electrode is the length of the second conductive film in the gate length direction,
The gate length of the gate electrode is smaller than the sum of the effective channel length and the length in the gate length direction of the overlap region between the gate electrode and the extension region. 請求項１又は２に記載の半導体装置において、
前記半導体基板上に、前記第１の導電膜の側面及び前記第１のサイドウォールの側面と接して形成された第２のサイドウォールをさらに備えていることを特徴とする半導体装置。 The semiconductor device according to claim 1 or 2,
A semiconductor device further comprising a second sidewall formed on the semiconductor substrate in contact with a side surface of the first conductive film and a side surface of the first sidewall. ＭＩＳトランジスタを備えた半導体装置であって、
前記ＭＩＳトランジスタは、
半導体基板における活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の導電膜、該第１の導電膜上に形成された第２の導電膜、並びに該第１の導電膜の側面及び該第２の導電膜の側面と接して形成された側壁導電膜からなるゲート電極と、
前記活性領域における前記第２の導電膜の側方下に形成されたエクステンション領域とを備え、
前記第１の導電膜のゲート長方向の長さと前記側壁導電膜の幅との総和は、前記第２の導電膜のゲート長方向の長さよりも大きく、
前記側壁導電膜は、前記第１の導電膜と同じ材料からなることを特徴とする半導体装置。 A semiconductor device including a MIS transistor,
The MIS transistor is
A gate insulating film formed on an active region in a semiconductor substrate;
A first conductive film, a second conductive film formed on the first conductive film, a side surface of the first conductive film, and a side surface of the second conductive film formed on the gate insulating film A gate electrode made of a sidewall conductive film formed in contact with
An extension region formed in a lateral lower side of the second conductive film in the active region,
The sum of the length of the first conductive film in the gate length direction and the width of the sidewall conductive film is larger than the length of the second conductive film in the gate length direction,
The sidewall conductive film is made of the same material as the first conductive film. 請求項４に記載の半導体装置において、
前記ゲート電極のゲート長は、前記第２の導電膜のゲート長方向の長さであり、
前記ゲート電極のゲート長は、実効チャネル長と、前記ゲート電極と前記エクステンション領域とのオーバーラップ領域のゲート長方向の長さとの総和よりも小さいことを特徴とする半導体装置。 The semiconductor device according to claim 4,
The gate length of the gate electrode is the length of the second conductive film in the gate length direction,
The gate length of the gate electrode is smaller than the sum of the effective channel length and the length in the gate length direction of the overlap region between the gate electrode and the extension region. 請求項４又は５に記載の半導体装置において、
前記半導体基板上に、前記側壁導電膜の側面と接して形成されたサイドウォールをさらに備えていることを特徴とする半導体装置。 The semiconductor device according to claim 4 or 5,
A semiconductor device further comprising a sidewall formed on the semiconductor substrate in contact with a side surface of the sidewall conductive film. 請求項１〜６のうちいずれか１項に記載の半導体装置において、
前記第１の導電膜は、金属膜からなり、
前記第２の導電膜は、シリコン膜からなることを特徴とする半導体装置。 The semiconductor device according to any one of claims 1 to 6,
The first conductive film is made of a metal film,
The semiconductor device, wherein the second conductive film is made of a silicon film. 請求項７に記載の半導体装置において、
前記ＭＩＳトランジスタの導電型は、Ｎ型であり、
前記金属膜は、窒化タンタル膜であることを特徴とする半導体装置。 The semiconductor device according to claim 7,
The conductivity type of the MIS transistor is N-type,
The semiconductor device, wherein the metal film is a tantalum nitride film. 請求項７に記載の半導体装置において、
前記ＭＩＳトランジスタの導電型は、Ｐ型であり、
前記金属膜は、窒化チタン膜であることを特徴とする半導体装置。 The semiconductor device according to claim 7,
The conductivity type of the MIS transistor is P-type,
The semiconductor device, wherein the metal film is a titanium nitride film. 請求項２又は５に記載の半導体装置において、
前記実効チャネル長は、前記エクステンション領域のうちソース側に配置された領域とドレイン側に配置された領域との間隔であり、
前記オーバーラップ領域は、
前記ゲート電極と、前記エクステンション領域のうちソース側に配置された領域とのソース側オーバーラップ領域と、
前記ゲート電極と、前記エクステンション領域のうちドレイン側に配置された領域とのドレイン側オーバーラップ領域とを含むことを特徴とする半導体装置。 The semiconductor device according to claim 2 or 5,
The effective channel length is an interval between a region arranged on the source side and a region arranged on the drain side in the extension region,
The overlap region is
A source-side overlap region between the gate electrode and a region of the extension region disposed on the source side;
A semiconductor device comprising: the gate electrode; and a drain-side overlap region with a region of the extension region disposed on the drain side. ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、
前記第２の導電膜形成膜をパターニングして、第２の導電膜を形成する工程（ｂ）と、
前記活性領域における前記第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第２の導電膜の側面上に第１のサイドウォールを形成する工程（ｄ）と、
前記第１のサイドウォールをマスクにして、前記第１の導電膜形成膜及び前記ゲート絶縁膜形成膜を順次エッチングし、ゲート絶縁膜及び第１の導電膜を順次形成する工程（ｅ）とを備え、
前記ＭＩＳトランジスタのゲート電極は、前記第１の導電膜と前記第２の導電膜とからなり、
前記第１の導電膜のゲート長方向の長さは、前記第２の導電膜のゲート長方向の長さよりも大きいことを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a MIS transistor,
(A) sequentially forming a gate insulating film forming film, a first conductive film forming film, and a second conductive film forming film on an active region in a semiconductor substrate;
Patterning the second conductive film formation film to form a second conductive film (b);
Forming an extension region under the side of the second conductive film in the active region (c);
After the step (c), a step (d) of forming a first sidewall on the side surface of the second conductive film;
Using the first sidewall as a mask, sequentially etching the first conductive film forming film and the gate insulating film forming film, and sequentially forming the gate insulating film and the first conductive film; Prepared,
The gate electrode of the MIS transistor is composed of the first conductive film and the second conductive film,
The length of the first conductive film in the gate length direction is larger than the length of the second conductive film in the gate length direction. 請求項１１に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記第１の導電膜の側面及び前記第１のサイドウォールの側面の上に、第２のサイドウォールを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 11,
A step (f) of forming a second sidewall on the side surface of the first conductive film and the side surface of the first sidewall is further provided after the step (e). A method for manufacturing a semiconductor device. ＭＩＳトランジスタを備えた半導体装置の製造方法であって、
半導体基板における活性領域上に、ゲート絶縁膜形成膜、第１の導電膜形成膜、及び第２の導電膜形成膜を順次形成する工程（ａ）と、
前記第２の導電膜形成膜及び前記第１の導電膜形成膜を順次パターニングして、第１の導電膜及び第２の導電膜を順次形成する工程（ｂ）と、
前記活性領域における前記第２の導電膜の側方下にエクステンション領域を形成する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１の導電膜の側面及び前記第２の導電膜の側面上に、側壁導電膜を形成する工程（ｄ）と、
前記側壁導電膜をマスクにして、前記ゲート絶縁膜形成膜をエッチングし、ゲート絶縁膜を形成する工程（ｅ）とを備え、
前記ＭＩＳトランジスタのゲート電極は、前記第１の導電膜と前記第２の導電膜と前記側壁導電膜とからなり、
前記第１の導電膜のゲート長方向の長さと前記側壁導電膜の幅との総和は、前記第２の導電膜のゲート長方向の長さよりも大きく、
前記側壁導電膜は、前記第１の導電膜と同じ材料からなることを特徴とする半導体装置の製造方法。 A method of manufacturing a semiconductor device including a MIS transistor,
(A) sequentially forming a gate insulating film forming film, a first conductive film forming film, and a second conductive film forming film on an active region in a semiconductor substrate;
(B) sequentially patterning the second conductive film formation film and the first conductive film formation film to sequentially form the first conductive film and the second conductive film;
Forming an extension region under the side of the second conductive film in the active region (c);
A step (d) of forming a sidewall conductive film on the side surface of the first conductive film and the side surface of the second conductive film after the step (c);
Using the sidewall conductive film as a mask, etching the gate insulating film forming film to form a gate insulating film (e),
The gate electrode of the MIS transistor is composed of the first conductive film, the second conductive film, and the sidewall conductive film,
The sum of the length of the first conductive film in the gate length direction and the width of the sidewall conductive film is larger than the length of the second conductive film in the gate length direction,
The method for manufacturing a semiconductor device, wherein the sidewall conductive film is made of the same material as the first conductive film. 請求項１３に記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、前記側壁導電膜の側面上にサイドウォールを形成する工程（ｆ）をさらに備えていることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 13,
A method of manufacturing a semiconductor device, further comprising a step (f) of forming a sidewall on a side surface of the sidewall conductive film after the step (e).
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JP2011166144A (en) * 2010-02-10 2011-08-25 Taiwan Semiconductor Manufacturing Co Ltd Field effect transistor with conduction band electron channel and uni-terminal response

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