JP2010004105A - Tdi type image sensor and its driving method - Google Patents
Tdi type image sensor and its driving method Download PDFInfo
- Publication number
- JP2010004105A JP2010004105A JP2008158856A JP2008158856A JP2010004105A JP 2010004105 A JP2010004105 A JP 2010004105A JP 2008158856 A JP2008158856 A JP 2008158856A JP 2008158856 A JP2008158856 A JP 2008158856A JP 2010004105 A JP2010004105 A JP 2010004105A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- wiring
- tdi
- clock
- stage number
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
Description
本発明は、リモートセンシング等の分野で用いられるイメージセンサ、及びその駆動方法に関する。 The present invention relates to an image sensor used in fields such as remote sensing and a driving method thereof.
半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。画像解像度を向上させるには、光検出器における画素ピッチをできるだけ小さくすることが望ましいが、そうすることで光検出器の面積が縮小する。よって、その分だけ光検出器への入射光量が減少し、Ｓ／Ｎ比が劣化するという課題がある。 A large number of image sensors have been developed in which a large number of photodetectors are arranged in an array on a semiconductor substrate, and a signal charge readout circuit and an output amplifier are provided on the same substrate. In remote sensing, a linear image sensor with photodetectors arranged in a one-dimensional array is mounted on an artificial satellite, etc., and a two-dimensional image of the ground surface is taken by matching the direction perpendicular to the array with the direction of travel of the satellite. To do. In order to improve the image resolution, it is desirable to make the pixel pitch in the photodetector as small as possible, but doing so reduces the area of the photodetector. Therefore, there is a problem that the amount of light incident on the photodetector is reduced by that amount and the S / N ratio is deteriorated.
Ｓ／Ｎ比を改善するための巧妙な手段として、ＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用い、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎ比を改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。即ち、垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となる。よって、感度がＭ倍向上し、Ｓ／Ｎ比は、√Ｍ倍に改善される。 As a clever means for improving the S / N ratio, a TDI (Time Delay and Integration) image sensor has been developed. The TDI system uses an FFT (full frame transfer) CCD (Charge Coupled Devices), which is a two-dimensional image sensor, and improves the S / N ratio by synchronizing the charge transfer timing with the movement timing of the subject image. This is a readout method of a CCD image sensor. In the case of remote sensing, TDI operation can be realized by adjusting the charge transfer in the vertical direction to the moving speed of the satellite. That is, when M stages of TDI operations are performed with a vertical CCD, the accumulation time is effectively M times. Therefore, the sensitivity is improved M times, and the S / N ratio is improved to √M times.
一般的な２次元イメージセンサの場合、垂直方向の電荷転送は水平ブランキング期間に行われるが、リモートセンシングに用いるＴＤＩ方式リニアイメージセンサの場合には、水平方向の電荷転送期間中に垂直方向の電荷転送を行う。
しかしながら、垂直方向への電荷転送用の垂直転送クロックの立上り及び立下り時点において、駆動クロックの干渉によって、信号出力にスパイク状のカップリングノイズが重畳するといった課題がある。
In the case of a general two-dimensional image sensor, the vertical charge transfer is performed during the horizontal blanking period. In the case of a TDI linear image sensor used for remote sensing, the vertical direction charge transfer is performed during the horizontal charge transfer period. Charge transfer is performed.
However, there is a problem that spike-like coupling noise is superimposed on the signal output due to the interference of the drive clock at the rise and fall times of the vertical transfer clock for charge transfer in the vertical direction.
その対策として、例えば特許文献１では、垂直ＣＣＤについて、垂直転送クロックφＶ１〜φＶ４からなる４相にて駆動し、垂直転送クロックφＶ１と垂直転送クロックφＶ３、及び垂直転送クロックφＶ２と垂直転送クロックφＶ４とを互いに逆相で駆動することで、上記カップリングノイズを相殺する方法が提案されている。
As a countermeasure, for example, in
又、ＴＤＩ方式のイメージセンサは、ＴＤＩ方式にて電荷転送を行うＣＣＤの段数（以下、ＴＤＩ段数と記す）に比例して感度が変わるため、被写体の輝度に応じてＴＤＩ段数を切り替え可能な構成を有することが望ましい。このようなＴＤＩ段数切替機能を実現するためのＣＣＤの駆動方法の一つとして、イメージセンサの各画素にて生成した信号電荷の転送を制御する、イメージセンサに備わる垂直転送ゲートに与える駆動電圧をＨ、Ｌ、ＬＬ（Ｌ＞ＬＬ）の３値とする方法が知られている。このＴＤＩ段数制御方法について、図面を用いて以下に説明する。 In addition, since the sensitivity of the TDI image sensor changes in proportion to the number of CCD stages (hereinafter referred to as the number of TDI stages) that transfer charges by the TDI system, the number of TDI stages can be switched according to the luminance of the subject. It is desirable to have As one of the CCD driving methods for realizing such a TDI stage number switching function, a drive voltage applied to a vertical transfer gate provided in the image sensor for controlling transfer of signal charges generated in each pixel of the image sensor is set. A method of setting three values of H, L, and LL (L> LL) is known. This TDI stage number control method will be described below with reference to the drawings.
まず、ＴＤＩ方式の電荷転送について簡単に説明する。
図５Ａは、４相駆動ＣＣＤの電荷転送方向に沿った断面構造の模式図と、転送チャネルのポテンシャル変化のようすを時系列に表した図である。尚、４相駆動ＣＣＤとは、イメージセンサに含まれる一画素の構成部分に対して４相の転送クロックを供給して電荷転送を行うＣＣＤである。又、図５Ｂは、図５Ａに示す４相駆動ＣＣＤに与える転送クロックの波形を示す。尚、図５Ｂに示す転送クロックでは、上記特許文献１のように、垂直転送クロックφＶ１と垂直転送クロックφＶ３、及び垂直転送クロックφＶ２と垂直転送クロックφＶ４とは、互いに逆相としている。
First, TDI charge transfer will be briefly described.
FIG. 5A is a schematic diagram of a cross-sectional structure along the charge transfer direction of the four-phase drive CCD, and a time series showing changes in the potential of the transfer channel. The four-phase drive CCD is a CCD that transfers charges by supplying a four-phase transfer clock to a component of one pixel included in the image sensor. FIG. 5B shows the waveform of the transfer clock applied to the four-phase drive CCD shown in FIG. 5A. In the transfer clock shown in FIG. 5B, as in
４相駆動ＣＣＤの各入力ピン７に、図５Ｂに示す転送クロックφＶ１〜φＶ４を供給すると、時刻ｔ１〜ｔ５における、転送チャネルのポテンシャル分布は図５Ａに示されるようになる。尚、図５Ｂに示すように、ＣＣＤ転送クロックφＶ１〜φＶ４のＨｉｇｈ電圧をＨ、Ｌｏｗ電圧をＬとする。 When the transfer clocks φV1 to φV4 shown in FIG. 5B are supplied to the input pins 7 of the four-phase drive CCD, the potential distribution of the transfer channel at times t1 to t5 is as shown in FIG. 5A. As shown in FIG. 5B, the high voltage of the CCD transfer clocks φV1 to φV4 is H, and the low voltage is L.
図５Ａに示すように、転送ゲート８のうち電圧Ｈが印加されたゲートの下にポテンシャル井戸９が形成される。例えば光入射によって発生した信号電荷を１０とすると、ＣＣＤの転送動作によってポテンシャル井戸９が図面右方へと移動するのに伴って、信号電荷１０は、図面右方へと電荷転送される。このとき、被写体像の移動速度とＣＣＤ転送速度とを一致させることによりＴＤＩ動作が実現でき、電荷転送と電荷積分とが同時に行われる。
As shown in FIG. 5A, the
次に、ＴＤＩ段数切り替え機能について説明する。
図６Ａは、ＴＤＩ段数切り替え機能を有する従来の４相駆動ＣＣＤの転送方向に沿った断面構造の模式図、及び転送チャネルのポテンシャル変化のようすを時系列に表した図である。又、図６Ｂは、図６Ａに示す４相駆動ＣＣＤに与える転送クロックの波形を示す。尚、図６Ｂに示す転送クロックにおいても、上記特許文献１のように、垂直転送クロックφＶ１と垂直転送クロックφＶ３、及び垂直転送クロックφＶ２と垂直転送クロックφＶ４とは、互いに逆相としている。
Next, the TDI stage number switching function will be described.
FIG. 6A is a schematic diagram of a cross-sectional structure along the transfer direction of a conventional four-phase drive CCD having a function of switching the number of TDI stages, and shows a time series of changes in the potential of the transfer channel. FIG. 6B shows the waveform of the transfer clock applied to the four-phase drive CCD shown in FIG. 6A. 6B, the vertical transfer clock φV1 and the vertical transfer clock φV3, and the vertical transfer clock φV2 and the vertical transfer clock φV4 are out of phase with each other, as in
図６Ａに示す、ＴＤＩ段数切り替え機能付き４相駆動ＣＣＤの例では、ＴＤＩ転送ゲートのうち転送クロックφＶ４ｘを供給する配線６ｘが他の転送クロックφＶ１〜φＶ４が供給されるクロック配線６とは独立するように形成されている。尚、転送クロックφＶ４ｘの転送ゲート１１を他の転送ゲート８と区別するため、以下、転送ゲート１１を「ブロックゲート」と記す。
In the example of the four-phase drive CCD with the TDI stage number switching function shown in FIG. 6A, the
図６Ｂに示すように、通常の転送ゲート８に接続している入力ピン７−１〜７−４には、４相駆動ＣＣＤの転送クロックφＶ１〜φＶ４を与え、ブロックゲート１１に接続している入力ピン７ｘには、一定電圧ＬＬ（ＬＬ＜Ｌ）のＤＣバイアスを与える。これにより、時刻ｔ１〜ｔ５におけるポテンシャル分布は、図６Ａのようになる。このとき、ブロックゲート１１下にポテンシャル障壁１２が形成される。ブロックゲート１１よりも図面右側では、ＣＣＤの転送動作によってポテンシャル井戸９が図面右方へと移動するのに伴い、信号電荷１０が図面右方へと電荷転送される。一方、ブロックゲート１１よりも図面左側では、ブロックゲート１１下に形成されたポテンシャル障壁１２のため、ポテンシャル障壁１２より右側には信号電荷が転送されない。
As shown in FIG. 6B, input clocks 7-1 to 7-4 connected to the
その結果、ブロックゲート１１から図面右側にある転送ゲート８の段数分だけ信号蓄積が行われ、実効的なＴＤＩ段数が減少する。このとき、ブロックゲート１１よりも図面左側では、転送チャネル全体にわたって不要電荷１３が広がるが、この不要電荷１３は、ＣＣＤの左端に設けた電荷排出ドレイン（図示せず）を通して素子外部へと排出される。
As a result, signal accumulation is performed from the
図７は、ＴＤＩ段数切り替え機能を有する従来の４相駆動ＣＣＤの、素子全体の平面構造を示すレイアウト図である。図７では、ブロックゲート１１を画素アレイにおける垂直方向の複数箇所に設けた構成例が示されている。この例では、画素１を水平方向に８画素、垂直方向に１６画素を２次元アレイ状に配置し、垂直方向において図面下方から順に、ＴＤＩ−２段目、３段目、５段目、９段目、１３段目の画素群について、これら以外の画素群ではＣＣＤ転送クロックφＶ４が供給される転送ゲートに対して、金属配線６とは独立した金属配線６Ａ〜６Ｅを接続し、これらの金属配線６Ａ〜６Ｅに接続した入力ピン７Ａ〜７Ｅに、転送制御クロックφＶ４Ａ〜φＶ４Ｅが供給される構成になっている。尚、図７に示す「２」は水平転送ＣＣＤ、「３」は電荷蓄積部、「４」は電荷排出ドレイン、「５」は出力アンプを示している。
又、図８は、図７に示した従来の４相駆動ＣＣＤの画素部付近、具体的には入力ピン７Ａ付近を拡大したレイアウト図である。
FIG. 7 is a layout diagram showing a planar structure of the entire element of a conventional four-phase drive CCD having a TDI stage number switching function. FIG. 7 shows a configuration example in which the
FIG. 8 is an enlarged layout view of the vicinity of the pixel portion of the conventional four-phase drive CCD shown in FIG. 7, specifically, the vicinity of the
図８に示すように、各画素１では、Ｓｉ基板上にポリシリコンからなる転送ゲート８ａ及び転送ゲート８ｂが交互に配置され、その下に転送チャネル（図示せず）が形成される。転送チャネルは、Ｓｉ基板とは逆導電型の不純物領域からなる分離領域１６で電気的に分離されている。４相駆動ＣＣＤでは、図示するように、２組の転送ゲート８ａ及び転送ゲート８ｂによる計４本の電極によって一つの画素１が形成される。
As shown in FIG. 8, in each
それぞれの転送ゲート８ａ及び転送ゲート８ｂには、金属配線６を介して入力ピン７−１〜７−４からＣＣＤ転送クロックφＶ１〜φＶ４が供給され、あるいは、例えば図８に示すように、入力ピン７Ａから金属配線６Ａを介して転送制御クロックφＶ４Ａが供給される。独立配線６Ａは、独立配線となっているため、入力ピン７Ａへの入力クロックを選択することで、つまり一定電圧のＤＣバイアス、又は通常の転送クロックφＶ４を選択することで、ブロックゲート１１でＴＤＩ方式を行う段数を制限することができる。
The
ＴＤＩ段数の決定手法について、図７を参照してより具体的に説明する。図７に示す構成例では、上述のように、ＴＤＩ−２段目、３段目、５段目、９段目、１３段目の画素群について、入力ピン７Ａ〜７Ｅからそれぞれ独立した金属配線６Ａ〜６Ｅが接続されており、これらの独立の金属配線６Ａ〜６Ｅには、転送制御クロックφＶ４Ａ〜φＶ４Ｅが供給される構成になっている。この構成において、金属配線６Ａ〜６Ｅが接続されたブロックゲート１１のいずれか１つに対して、電圧ＬＬで一定のＤＣバイアスを供給し、残りの他のブロックゲート１１には、入力ピン７−４へ供給されるのと同じＣＣＤ転送クロックφＶ４を供給する。
A method for determining the number of TDI stages will be described more specifically with reference to FIG. In the configuration example shown in FIG. 7, as described above, the metal wirings independent from the input pins 7 </ b> A to 7 </ b> E for the pixel groups of the second stage, the third stage, the fifth stage, the ninth stage, and the thirteenth stage as described above. 6A to 6E are connected, and transfer control clocks φV4A to φV4E are supplied to these
このように操作することで、どのブロックゲート１１に対して一定電圧ＬＬのＤＣバイアスを供給するかに応じて、ＴＤＩ方式を行う段数を決定することができる。尚、図７に示すＴＤＩ方式イメージセンサについて、ＴＤＩの段数設定と、入力ピン７Ａ〜７Ｅに供給する入力クロック、つまりＣＣＤ転送クロックφＶ４又は一定電圧ＬＬのＤＣバイアスとの関係を図９に示す。図９に示すように、入力ピン７Ａ〜７Ｅへ供給する入力クロックの種類によって、ＴＤＩ段数を制御することができる。例えば、入力ピン７Ｃへ転送制御クロックφＶ４Ｃとして電圧ＬＬで一定のＤＣバイアスを供給し、残りの入力ピン７Ａ、７Ｂ、７Ｄ、７Ｅには、通常の転送クロックφＶ４を供給することで、図面下から４段目までの画素群について、信号電荷の転送が可能となり、５段目から１６段目までの画素群については信号電荷転送が行われない。
By operating in this way, the number of stages for performing the TDI method can be determined according to which
一方、上述したようなＴＤＩ段数の切り替え機能を、ＴＤＩ方式を実行する従来のイメージセンサに適用した場合、垂直転送クロックの干渉によって生じるカップリングノイズの低減に関する上述の特許文献１に開示の技術をたとえ適用したとしても、上記カップリングノイズを低減することはできない。
即ち、特許文献１に開示されるカップリングノイズの低減方法では、互いに逆相とされる、対になるＣＣＤ転送クロック（４相駆動ＣＣＤでは、φＶ１とφＶ３、及び、φＶ２とφＶ４）が供給される入力ピンの入力容量は等しく、これらの入力ピンで発生するカップリングノイズの絶対値は等しいことが前提となっている。
On the other hand, when the switching function of the number of TDI stages as described above is applied to a conventional image sensor that executes the TDI method, the technique disclosed in the above-mentioned
That is, in the coupling noise reduction method disclosed in
これに対して、ＴＤＩ段数の切り替え機能を有する従来の４相駆動ＣＣＤでは、上述のように、転送クロックφＶ４が供給される転送ゲートの内、複数個は、独立配線を施してブロックゲートとして用いられる。よって、転送クロックφＶ４が供給される入力ピンの入力容量は、ブロックゲート分だけ小さくなる。したがって、転送クロックφＶ２が供給される入力ピン（例えば図７に示す入力ピン７−２）の入力容量と、転送クロックφＶ４が供給される入力ピン（例えば図７に示す入力ピン７−４）の入力容量とは、互いに異なってしまう。その結果、この４相駆動ＣＣＤを特許文献１の方法によって駆動したとしても、転送クロックφＶ１と転送クロックφＶ３との干渉によるカップリングノイズは、相殺できるが、転送クロックφＶ２と転送クロックφＶ４との干渉によるカップリングノイズは、相殺できない。
On the other hand, in the conventional four-phase drive CCD having the function of switching the number of TDI stages, as described above, a plurality of transfer gates supplied with the transfer clock φV4 are used as block gates with independent wiring. It is done. Therefore, the input capacitance of the input pin to which the transfer clock φV4 is supplied is reduced by the block gate. Accordingly, the input capacitance of the input pin (for example, the input pin 7-2 shown in FIG. 7) to which the transfer clock φV2 is supplied and the input pin (for example, the input pin 7-4 shown in FIG. 7) to which the transfer clock φV4 is supplied. It differs from the input capacitance. As a result, even if this four-phase driving CCD is driven by the method of
本発明は、上述のような問題点を解決するためになされたもので、ＴＤＩ段数の切り替え機能を有し、かつカップリングノイズを抑制したＴＤＩ方式イメージセンサ、及びその駆動方法を提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a TDI image sensor having a function of switching the number of TDI stages and suppressing coupling noise, and a driving method thereof. Objective.
上記目的を達成するため、本発明は以下のように構成する。
即ち、本発明の第１態様におけるＴＤＩ方式イメージセンサは、光電変換素子にて光電変換された信号電荷を垂直方向へ転送する転送ゲートを有する画素がマトリクス状に２次元配置された画素群を有し、それぞれの上記転送ゲートが接続され電気的に互いに独立したクロック配線に対となる２つの垂直転送クロックを互いに逆相にて供給して上記信号電荷を上記垂直方向へ時間遅延積分（ＴＤＩ）して転送を行うＴＤＩ方式イメージセンサにおいて、上記画素群において上記垂直方向へ上記信号電荷をＴＤＩ転送させる段数を切り替えるＴＤＩ段数切替構成を備えたことを特徴とする。
In order to achieve the above object, the present invention is configured as follows.
That is, the TDI image sensor according to the first aspect of the present invention has a pixel group in which pixels having transfer gates that transfer signal charges photoelectrically converted by photoelectric conversion elements in a vertical direction are arranged two-dimensionally in a matrix. Then, two vertical transfer clocks that are paired to clock lines electrically connected to each other and connected to the respective transfer gates are supplied in opposite phases to each other, and the signal charges are time delay integrated (TDI) in the vertical direction. In the TDI image sensor that performs transfer, the TDI stage number switching configuration that switches the number of stages in which the signal charges are TDI transferred in the vertical direction in the pixel group is provided.
又、本発明の第２態様におけるＴＤＩ方式イメージセンサの駆動方法は、光電変換素子にて光電変換された信号電荷を垂直方向へ転送する転送ゲートを有する画素がマトリクス状に２次元配置され、それぞれの上記転送ゲートが接続され電気的に互いに独立したクロック配線に４以上の偶数相にてなり対となる２相が互いに逆相の関係にてなる偶数組の垂直転送クロックを供給して上記信号電荷を垂直方向へ時間遅延積分（ＴＤＩ）して転送を行うＴＤＩ方式イメージセンサであって、上記画素群における所望の上記転送ゲートに接続され、上記クロック配線とは電気的に独立した偶数本からなり、上記偶数組の垂直転送クロックの内の１組の垂直転送クロックが供給される第１種配線及び第２種配線にて構成され、上記第１種配線及び上記第２種配線の本数並びに上記入力容量が互いに等しい段数決定用候補配線を備えたＴＤＩ方式イメージセンサの駆動方法において、上記段数決定用候補配線の内、ＴＤＩ転送を行う所望の段数に対応する一つの段数決定配線に第１一定電圧を印加し、上記段数決定配線よりも上記信号電荷の反垂直転送方向側に位置し上記段数決定配線とは反対種の上記段数決定用候補配線の一つに、上記第１一定電圧よりも高い第２一定電圧を印加し、残りの上記段数決定用候補配線には、上記第１種配線及び上記第２種配線に対応して上記１組の垂直転送クロックを供給する、ことを特徴とする。 Further, in the driving method of the TDI image sensor in the second aspect of the present invention, the pixels having transfer gates that transfer the signal charges photoelectrically converted by the photoelectric conversion elements in the vertical direction are two-dimensionally arranged in a matrix, respectively. The above-mentioned transfer gates are connected to the electrically independent clock lines, and an even number of vertical transfer clocks in which two or more even-phase and paired two-phases are in opposite phase to each other are supplied to the signal A TDI type image sensor that transfers charges by time delay integration (TDI) in the vertical direction, and is connected to a desired transfer gate in the pixel group, and from an even number electrically independent of the clock wiring. The first type wiring and the second type wiring to which one set of vertical transfer clocks of the even number of vertical transfer clocks are supplied, In the driving method of the TDI image sensor having the number of two types of wirings and the stage number determination candidate wirings having the same input capacitance, one of the stage number determination candidate wirings corresponding to a desired number of stages performing TDI transfer. A first constant voltage is applied to the stage number determination wiring, and one of the stage number determination candidate wirings of the type opposite to the stage number determination wiring, which is located on the anti-vertical transfer direction of the signal charge with respect to the stage number determination wiring, A second constant voltage higher than the first constant voltage is applied, and the set of vertical transfer clocks corresponding to the first type wiring and the second type wiring is applied to the remaining stage number determination candidate wirings. It is characterized by supplying.
本発明の第１態様におけるＴＤＩ方式イメージセンサ、及び第２態様におけるＴＤＩ方式イメージセンサの駆動方法によれば、対となる２つが互いに逆相にてなる垂直転送クロックを供給して信号電荷を垂直方向へ時間遅延積分して転送するＴＤＩ方式イメージセンサにおいて、ＴＤＩ段数切替構成を備え、ＴＤＩ方式イメージセンサは、所定の駆動方法にて駆動される。このように構成することで、ＴＤＩ方式イメージセンサに対して、単に逆相にてなる垂直転送クロックを供給した場合には発生を防止することができない、垂直転送クロックの干渉によって生じるいわゆるカップリングノイズを低減することが可能となり、さらに、垂直方向への信号電荷を転送させる段数を切り替えることが可能となる。よって、ＴＤＩ方式イメージセンサにおいて、カップリングノイズを抑制し、かつ被写体の輝度に応じてＴＤＩ段数を切り替えて適切な感度を得ることが可能となる。 According to the TDI type image sensor in the first aspect of the present invention and the TDI type image sensor driving method in the second aspect, the vertical transfer clocks in which the two pairs are in opposite phases are supplied to vertically transfer the signal charges. The TDI image sensor that integrates and transfers in the direction with a time delay includes a TDI stage number switching configuration, and the TDI image sensor is driven by a predetermined driving method. With this configuration, generation of so-called coupling noise caused by interference of a vertical transfer clock that cannot be prevented when a vertical transfer clock that is simply in reverse phase is supplied to a TDI image sensor. And the number of stages for transferring signal charges in the vertical direction can be switched. Therefore, in the TDI image sensor, it is possible to suppress coupling noise and obtain appropriate sensitivity by switching the number of TDI stages according to the luminance of the subject.
本発明の実施形態であるＴＤＩ方式イメージセンサ、及び該ＴＤＩ方式イメージセンサの駆動方法について、図を参照しながら以下に説明する。尚、各図において、同一又は同様の構成部分については同じ符号を付している。又、以下の説明では、ＴＤＩ方式イメージセンサは、光電変換により信号電荷を発生し転送する部分である画素がマトリクス状に配置された構成を有するが、上記画素を一次元に信号電荷の垂直転送方向に配列したＴＤＩ方式のリニアイメージセンサとして構成することもできる。 A TDI image sensor according to an embodiment of the present invention and a driving method of the TDI image sensor will be described below with reference to the drawings. In each figure, the same or similar components are denoted by the same reference numerals. In the following description, the TDI type image sensor has a configuration in which pixels, which are portions that generate and transfer signal charges by photoelectric conversion, are arranged in a matrix, but the pixels are vertically transferred in one dimension. It can also be configured as a TDI linear image sensor arranged in the direction.
実施の形態１．
図１は、本発明の実施の形態１によるＴＤＩ方式リニアイメージセンサ１０１の回路構成を示す素子平面図である。当該ＴＤＩ方式リニアイメージセンサ１０１は、大きく分けて、画素群１１０と、水平方向電荷転送部１１２と、電荷蓄積部１１３と、電荷排出ドレイン部１１４と、ＴＤＩ段数切替構成１２０とを備え、信号電荷を垂直方向へ時間遅延積分（ＴＤＩ）して転送を行う。
FIG. 1 is an element plan view showing a circuit configuration of a TDI type
画素群１１０は、本実施形態１では、Ｓｉ基板表面上に画素１１１が水平転送方向１８２に８画素、垂直転送方向１８１に１６画素の２次元アレイ状（マトリクス状）に配列されて構成される。画素１１１は、光信号を信号電荷に変換する光電変換素子と上記信号電荷を転送する、後述の転送ゲートを含む。尚、上記光電変換素子として、本実施形態では、ＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（電荷結合素子）を使用する。勿論、画素群１１０を構成する画素配列数は、本実施形態のものに限定されない。又、垂直転送方向１８１は、図面における上から下への方向であり、信号電荷のＴＤＩ転送を行う方向であり、当該ＴＤＩ方式イメージセンサ１０１を例えば人工衛星に搭載したときにおける衛星の進行方向に対応する方向である。又、水平転送方向１８２は、図面における左から右への方向であり、垂直転送方向１８１に直角な方向である。
In the first embodiment, the
画素１１１の構成について、図２を参照して説明する。Ｓｉ基板上には、水平方向に沿ってポリシリコンからなる転送ゲート（転送電極とも言う）１０８ａ及び転送ゲート１０８ｂが交互に配置され、その下に転送チャネル（図示せず）が形成される。転送チャネルは、Ｓｉ基板とは逆の導電型の不純物領域からなる分離領域１１６にて電気的に分離されている。本実施形態では、以下に説明するように、４相の垂直転送クロックが計４本からなる２組の転送ゲート１０８ａ及び転送ゲート１０８ｂに供給され、垂直転送方向１８１への信号電荷の転送が行われる。よって、本実施形態では図２に示すように、４本の転送ゲート１０８ａ−１、転送ゲート１０８ｂ−１、転送ゲート１０８ａ−２、転送ゲート１０８ｂ−２によって、一つの画素１１１が形成される。
The configuration of the
尚、４本の転送ゲート１０８ａ−１、転送ゲート１０８ｂ−１、転送ゲート１０８ａ−２、転送ゲート１０８ｂ−２には、後述の段数決定用候補配線を施す場合を除いて、それぞれの垂直転送クロックφＶ１〜φＶ４を供給するクロック配線１０６−１〜１０６−４が接続されている。又、詳細後述するが、各クロック配線１０６−１〜１０６−４は、互いに逆相の関係にてなる、本実施形態では２組の、上記垂直転送クロックが供給される。本実施形態では、図３Ｂに示すように、対となる垂直転送クロックφＶ１と垂直転送クロックφＶ３とは、互いに１８０度位相がずれた、つまり同時刻では互いに位相が逆である逆相にてなる１組の垂直転送クロックに相当し、同様に、対となる垂直転送クロックφＶ２と垂直転送クロックφＶ４とは、互いに１８０度位相がずれた、つまり同時刻では互いに位相が逆である逆相にてなる他の１組の垂直転送クロックに相当する。
The four
水平方向電荷転送部１１２は、画素群１１０の各列、本実施形態では上述のように８列から転送される信号電荷を水平転送方向１８２に転送する部分である。水平転送方向１８２に転送された信号電荷は、出力アンプ１１５を通して当該ＴＤＩ方式イメージセンサ１０１から出力される。
The horizontal
電荷蓄積部１１３は、画素群１１０の各列、本実施形態では上述のように８列から転送される信号電荷を一旦蓄積する部分であり、画素群１１０と水平方向電荷転送部１１２との間に配置されている。当該ＴＤＩ方式イメージセンサ１０１では、水平方向電荷転送部１１２における水平転送方向１８２への信号電荷の有効転送期間内に、画素群１１０の各列から電荷蓄積部１１３へ信号電荷の垂直転送が行われる。
The
電荷排出ドレイン部１１４は、画素群１１０の反垂直転送方向１８１ａ側に配置され、後述する不要電荷の排出を行う。
The charge
次に、本実施形態において特徴的構成部分の一つであるＴＤＩ段数切替構成１２０について説明する。
ＴＤＩ段数切替構成１２０は、画素群１１０において垂直転送方向１８１へ信号電荷をＴＤＩ転送させる段数を切り替える構成部分であり、本実施形態では段数決定用候補配線１２１と、駆動部１２２とを備える。
Next, the TDI stage
The TDI stage
段数決定用候補配線１２１は、水平方向において画素群１１０における所望の転送ゲート（転送電極）１０８ａ−１、転送ゲート１０８ｂ−１、転送ゲート１０８ａ−２、又は転送ゲート１０８ｂ−２のいずれかに接続され、転送ゲート１０８とは電気的に独立し、画素群１１０において偶数本から構成される配線であり、上記偶数本の半数本同士の入力容量が互いに等しい配線であり、かつ、上記ＴＤＩ転送させる段数を決定する転送制御クロックが供給される配線である。尚、段数決定用候補配線１２１が接続された転送ゲートについて、クロック配線１０６−１〜１０６−４が接続された転送ゲートと区別するため、以下では、ブロックゲートと記す場合もある。
The stage number
図１を参照して具体的に説明する。本実施形態では、垂直転送方向１８１に１６個の画素（１６段）にて形成された画素群１１０において、電荷蓄積部１１３に近接する画素１１１より１段目、２段目、…とし、最遠のつまり電荷排出ドレイン部１１４に近接する画素１１１を１６段目とし、２段目、３段目、５段目、９段目、１３段目、１６段目の計６つの段をＴＤＩ転送段に設定している。
A specific description will be given with reference to FIG. In the present embodiment, in the
上記２段目の画素１１１では、図２に示すように、転送ゲート１０８ａ−１、転送ゲート１０８ｂ−１、及び転送ゲート１０８ａ−２には、クロック配線１０６−１〜１０６−３がそれぞれ接続され、転送ゲート１０８ｂ−２には、クロック配線１０６−４ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ａが接続されている。
In the second-
上記３段目の画素１１１では、転送ゲート１０８ａ−１、転送ゲート１０８ａ−２、及び転送ゲート１０８ｂ−２には、クロック配線１０６−１、１０６−３、１０６−４がそれぞれ接続され、転送ゲート１０８ｂ−１には、クロック配線１０６−２ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ｂが接続されている。
In the
上記５段目の画素１１１では、上記２段目の画素１１１と同様に、転送ゲート１０８ａ−１、転送ゲート１０８ｂ−１、及び転送ゲート１０８ａ−２には、クロック配線１０６−１〜１０６−３がそれぞれ接続され、転送ゲート１０８ｂ−２には、クロック配線１０６−４ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ｃが接続されている。
In the fifth-
上記９段目の画素１１１では、上記３段目の画素１１１と同様に、転送ゲート１０８ａ−１、転送ゲート１０８ａ−２、及び転送ゲート１０８ｂ−２には、クロック配線１０６−１、１０６−３、１０６−４がそれぞれ接続され、転送ゲート１０８ｂ−１には、クロック配線１０６−２ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ｄが接続されている。
In the ninth-
上記１３段目の画素１１１では、上記２段目及び５段目の画素１１１と同様に、転送ゲート１０８ａ−１、転送ゲート１０８ｂ−１、及び転送ゲート１０８ａ−２には、クロック配線１０６−１〜１０６−３がそれぞれ接続され、転送ゲート１０８ｂ−２には、クロック配線１０６−４ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ｅが接続されている。
In the
上記１６段目の画素１１１では、上記３段目及び９段目の画素１１１と同様に、転送ゲート１０８ａ−１、転送ゲート１０８ａ−２、及び転送ゲート１０８ｂ−２には、クロック配線１０６−１、１０６−３、１０６−４がそれぞれ接続され、転送ゲート１０８ｂ−１には、クロック配線１０６−２ではなく、転送制御クロックとしての垂直転送クロックが供給可能な段数決定用候補配線１２１Ｆが接続されている。
In the
上述したように、段数決定用候補配線１２１Ａ〜１２１Ｆは、互いに電気的に独立した配線となっており、又、クロック配線１０６−１〜１０６−４からも電気的に独立した配線であり、ＴＤＩ段数を制御する場合に、段数決定用候補配線１２１ごとに異なるバイアス電圧やクロックを与えることができる。
As described above, the stage number determination candidate wirings 121A to 121F are wirings that are electrically independent from each other, and are also wirings that are electrically independent from the clock wirings 106-1 to 106-4. When controlling the number of stages, a different bias voltage or clock can be applied to each stage number
又、詳細後述するように、上記６つの段から上記転送制御クロックを供給する段を選択することで、ＴＤＩ転送させる段を切り替えることができる。例えば、ＴＤＩ転送させる段を上記５段目としたときには、１段目から４段目までに存在する画素１１１から信号電荷がＴＤＩ転送され、５段目から１６段目までに存在する画素１１１の信号電荷は、電荷排出ドレイン部１１４から排出されることになる。
勿論、ＴＤＩ転送させる段の数は、上記６つに限定されず、又、設定段も上記２、３、５、…に限定されない。
Further, as will be described in detail later, the stage for TDI transfer can be switched by selecting the stage for supplying the transfer control clock from the six stages. For example, when the TDI transfer stage is the fifth stage, signal charges are transferred from the
Of course, the number of TDI transfer stages is not limited to the above six, and the setting stages are not limited to the above 2, 3, 5,.
又、本実施形態において、上述したように、垂直転送クロックφＶ１と垂直転送クロックφＶ３とが互いに逆相にてなる１組の垂直転送クロックであり、垂直転送クロックφＶ２と垂直転送クロックφＶ４とが互いに逆相にてなる他の１組の垂直転送クロックである。よって、下記の駆動部１２２の説明からより明らかとなるが、段数決定用候補配線１２１は、上記複数組の垂直転送クロックの内の１組の垂直転送クロックが供給される第１種配線及び第２種配線にて構成され、上記第１種配線及び上記第２種配線の本数並びに上記入力容量は互いに等しく構成されている。即ち、本実施形態では、転送制御クロックとしての垂直転送クロックφＶ４が供給可能な段数決定用候補配線１２１Ａ、１２１Ｃ、１２１Ｅが例えば上記第１種配線に相当し、転送制御クロックとしての垂直転送クロックφＶ２が供給可能な段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆが例えば上記第２種配線に相当する。さらに、段数決定用候補配線１２１Ａ、１２１Ｃ、１２１Ｅと、段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆとは、互いに３本ずつで同じ本数であり、かつ、互いの入力容量が等しくなるように構成している。
In the present embodiment, as described above, the vertical transfer clock φV1 and the vertical transfer clock φV3 are a pair of vertical transfer clocks having opposite phases, and the vertical transfer clock φV2 and the vertical transfer clock φV4 are mutually connected. It is another set of vertical transfer clocks in reverse phase. Therefore, as will become more apparent from the following description of the
尚、上述の、段数決定用候補配線１２１は、複数組の垂直転送クロックの内の１組の垂直転送クロックが供給される第１種配線及び第２種配線にて構成され、上記第１種配線及び上記第２種配線の本数並びに上記入力容量は互いに等しく構成される、という条件を満たす限り、本実施形態における２、３、５、…段目のようなＴＤＩ転送させる設定段において、段数決定用候補配線１２１が設定されるクロック配線１０６は、供給される１組の垂直転送クロックの種類に応じて変化する。つまり、段数決定用候補配線１２１が設定されるクロック配線１０６は、本実施形態におけるクロック配線１０６−４、１０６−２に限定されない。
The stage number
次に、駆動部１２２について説明する。
駆動部１２２は、クロック配線１０６に対して上述の逆相の垂直転送クロックφＶ１、φＶ３と、垂直転送クロックφＶ２、φＶ４とを供給するとともに、段数決定用候補配線１２１に対して上記転送制御クロックを供給する部分である。ここで転送制御クロックは、上記逆相の垂直転送クロックφＶ１、φＶ３又はφＶ２、φＶ４、並びに一定電圧である。
Next, the
The
より詳しく説明すると、駆動部１２２は、段数決定用候補配線１２１の内、ＴＤＩ転送を行う所望段数に対応する一つの段数決定配線に一定電圧の第１一定電圧を印加する。つまり、例えば１〜４段目の画素１１１についてＴＤＩ転送させたい場合、ＴＤＩ転送の設定段として上述の５段目に設けている段数決定用候補配線１２１Ｃに一定電圧の第１一定電圧を印加する。尚、第１一定電圧が印加された段数決定用候補配線１２１Ｃを段数決定配線と呼ぶ。又、第１一定電圧とは、垂直転送クロックφＶ１〜φＶ４を形成するＨレベル電圧及びＬレベル電圧のＬレベル電圧よりも低い電圧Ｌ１である。
More specifically, the driving
ＴＤＩ転送の設定段が５段目で、第１一定電圧Ｌ１を段数決定配線に印加し、さらに駆動部１２２は、反垂直転送方向１８１ａ側に位置し上記段数決定配線とは反対種の段数決定用候補配線１２１の一つに、第２一定電圧Ｌ２を印加し、その他の段数決定用候補配線には、上記第１種配線及び上記第２種配線に対応して上記１組の垂直転送クロックの垂直転送クロックを供給する。
The setting stage of the TDI transfer is the fifth stage, the first constant voltage L1 is applied to the stage number determination wiring, and the
即ち、本例の場合、段数決定配線である段数決定用候補配線１２１Ｃは、垂直転送クロックφＶ４が供給可能なクロック配線１０６−４に相当する配線である。よって、これとは反対種の垂直転送クロックφＶ２が供給可能なクロック配線１０６−２に相当する配線である段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆの中から、段数決定用候補配線１２１Ｃよりも反垂直転送方向１８１ａ側に位置する段数決定用候補配線１２１Ｄ、１２１Ｆを、駆動部１２２は抽出する。そして駆動部１２２は、段数決定用候補配線１２１Ｄ、１２１Ｆのいずれか一方に、第２一定電圧Ｌ２を印加する。説明の便宜上、段数決定用候補配線１２１Ｆに第２一定電圧Ｌ２を印加するとして次の説明を行う。尚、第２一定電圧Ｌ２は、垂直転送クロックのＬレベルと同じ電圧である。
That is, in this example, the stage number
上述の、段数決定配線である段数決定用候補配線１２１Ｃ及び段数決定用候補配線１２１Ｆを除いた、残りの段数決定用候補配線１２１Ａ、１２１Ｂ、１２１Ｄ、１２１Ｅについて、段数決定用候補配線１２１Ａ、１２１Ｅは、上記第１種配線に相当し、転送制御クロックとしての垂直転送クロックφＶ４が供給可能な配線であり、段数決定用候補配線１２１Ｂ、１２１Ｄは、上記第２種配線に相当し、転送制御クロックとしての垂直転送クロックφＶ２が供給可能な配線である。よって、駆動部１２２は、残りの段数決定用候補配線１２１Ａ、１２１Ｂ、１２１Ｄ、１２１Ｅに対して、これらの配線の種類に対応して、段数決定用候補配線１２１Ａ、１２１Ｅには、転送制御クロックとして垂直転送クロックφＶ４を供給し、段数決定用候補配線１２１Ｂ、１２１Ｄには、転送制御クロックとして垂直転送クロックφＶ２を供給する。
With respect to the remaining stage number determination candidate wirings 121A, 121B, 121D, and 121E, excluding the stage number
尚、以上のように構成される駆動部１２２は、画素群１１０等が形成されるＳｉ基板と同じ基板上に形成してもよいし、画素群１１０等を形成した基板とは別の基板に別途形成することもできる。
Note that the driving
以上説明した、実施の形態１によるＴＤＩ方式イメージセンサ１０１では、段数決定用候補配線１２１が接続されたブロックゲートは、垂直転送クロックφＶ２とφＶ４とに振り分けて同数ずつ形成される。そのため、段数決定用候補配線１２１Ａ、１２１Ｃ、１２１Ｅと、段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆとは、互いに３本ずつで同じ本数であり、かつ、互いの入力容量を等しく形成可能である。そのため、互いに逆相とした垂直転送クロックを段数決定用候補配線１２１に供給することで、垂直転送クロックφＶ２とφＶ４、及び垂直転送クロックφＶ１とφＶ３のカップリングノイズを相殺することができる。
In the
以上のように構成される本実施形態におけるＴＤＩ方式イメージセンサ１０１の動作、及びＴＤＩ方式イメージセンサ１０１の駆動方法について、図３Ａ、図３Ｂ、及び図４を参照して、以下に説明する。
図３Ａ及び図３Ｂは、ＴＤＩ方式イメージセンサ１０１の駆動方法を説明するための図であり、図３Ａは、ＴＤＩ方式イメージセンサ１０１の信号転送方向に沿った断面構造の模式図であり、転送チャネルのポテンシャル変化のようすを時系列に表した図である。又、図３Ｂは、転送ゲート及びブロックゲートに供給する垂直転送クロックφＶ１〜φＶ４、及び上記第１一定電圧Ｌ１の波形を示す。
The operation of the TDI
3A and 3B are diagrams for explaining a driving method of the TDI
上述したように、駆動部１２２によって、段数決定用候補配線１２１のいずれか１本に、上記段数決定配線とするために第１一定電圧Ｌ１が印加され、他の１本に第２一定電圧Ｌ２が印加される。図３Ａでは、ＴＤＩ転送ゲートの内、第１一定電圧Ｌ１が印加される転送ゲートをブロックゲート１３１とし、第１一定電圧Ｌ１の転送制御クロックとして「φＶ４ｘ」を記している。又、第２一定電圧Ｌ２が印加される転送ゲートをブロックゲート１３４とし、第２一定電圧Ｌ２の転送制御クロックとして「φＶ２ｙ」を記している。よって、図３Ａに示す例では、ブロックゲート１３１が接続されている段数決定用候補配線１２１は、垂直転送クロックφＶ４が供給可能な、上述した例えば第１種配線に相当し、段数決定用候補配線１２１Ａ、１２１Ｃ、１２１Ｅのいずれかが相当し、ブロックゲート１３４が接続されている段数決定用候補配線１２１は、垂直転送クロックφＶ２が供給可能な、上述した例えば第２種配線に相当し、段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆのいずれかが相当する。又、既に説明したように、段数決定用候補配線１２１は、他のクロック配線１０６−１〜１０６−４とは電気的に独立している。
As described above, the
図３Ｂに示すように、駆動部１２２によって、クロック配線１０６−１〜１０６−４には、４相の駆動ＣＣＤの転送クロックφＶ１〜φＶ４を供給し、段数決定用候補配線１２１を通してブロックゲート１３１には、第１一定電圧Ｌ１の転送制御クロックφＶ４ｘを印加し、段数決定用候補配線１２１を通してブロックゲート１３４には、第２一定電圧Ｌ２の転送制御クロックφＶ２ｙを印加する。これにより、時刻ｔ１〜ｔ５におけるポテンシャル分布は、図３Ａに示すようになる。
As shown in FIG. 3B, the
このとき、ブロックゲート１３１下にポテンシャル障壁１３２が形成される。ブロックゲート１３４に与えられる第２一定電圧Ｌ２は、ブロックゲート１３１に与えられる第１一定電圧Ｌ１よりも大きいため、ブロックゲート１３４下にはポテンシャル障壁は形成されない。
ブロックゲート１３１よりも右側では、クロック配線１０６−１〜１０６−４に供給される転送クロックφＶ１〜φＶ４によるＣＣＤの転送動作によってポテンシャル井戸が図面右方へと移動するのに伴い、信号電荷１３０（１３０ａ〜１３０ｃ）が図面右方へと電荷転送される。
At this time, a
On the right side of the
一方、ブロックゲート１３１よりも左側では、ブロックゲート１３１下に形成されたポテンシャル障壁１３２のため、ブロックゲート１３１より右側には信号電荷は転送されない。その結果、ブロックゲート１３１から右側にある転送ゲート１３８の段数分だけ信号蓄積が行われ、実効的なＴＤＩ段数は減少する。このとき、ブロックゲート１３１よりも左側では転送チャネル全体にわたって不要電荷１３３が広がるが、この不要電荷１３３は、ＣＣＤの左端に設けた電荷排出ドレイン１１４（図１）を通して素子外部へと排出される。
On the other hand, on the left side of the
次に、実施の形態１のＴＤＩ方式イメージセンサ１０１の駆動方法について具体例を挙げて説明する。
駆動部１２２により、例えば段数決定用候補配線１２１Ａに第１一定電圧Ｌ１を印加する。これにより、図１に示す構成において、１段目の画素１１１についてＴＤＩ転送が行われることになり、段数決定用候補配線１２１Ａが段数決定配線となる。又、上述したように、駆動部１２２により、段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆの中から例えば段数決定用候補配線１２１Ｆに第２一定電圧Ｌ２が印加される。さらに、駆動部１２２により、段数決定用候補配線１２１Ｃ、１２１Ｅには、クロック配線１０６−４に供給されるのと同じ転送クロックφＶ４が供給され、段数決定用候補配線１２１Ｂ、１２１Ｄには、クロック配線１０６−２に供給されるのと同じ転送クロックφＶ２が供給される。又、クロック配線１０６−１〜１０６−４には、駆動部１２２により、対になる転送クロックを互いに逆相とした４相駆動ＣＣＤの転送クロックφＶ１〜φＶ４が供給される。
Next, a method for driving the
For example, the
この状態において、クロック配線１０６−１、１０６−３には、それぞれ同数のＣＣＤ転送ゲート１３８が接続されるため、これら２つのクロック配線１０６−１、１０６−３の入力容量は、互いに等しくなる。これと同様に、クロック配線１０６−２、１０６−４の入力容量も互いに等しくなる。このため、転送クロックφＶ１とφＶ３、及び転送クロックφＶ２とφＶ４を互いに逆相として駆動すると、転送クロックφＶ１〜φＶ４の干渉によって生じるカップリングノイズは相殺されることになる。
In this state, since the same number of
さらに、転送クロックφＶ４と同一のクロックが段数決定用候補配線１２１Ｃ、１２１Ｅの２つに与えられ、転送クロックφＶ２と同一のクロックが段数決定用候補配線１２１Ｂ、１２１Ｄの２つに与えられ、段数決定用候補配線１２１Ｃ、１２１Ｅと、段数決定用候補配線１２１Ｂ、１２１Ｄとのそれぞれの入力ピン容量は、ブロックゲート１個分で互いに等しい。よって、これらの段数決定用候補配線１２１Ｃ、１２１Ｅ、１２１Ｂ、１２１Ｄに接続されているブロックゲートに与えられるＣＣＤ転送クロックについてもφＶ２とφＶ４の干渉によって生じるカップリングノイズは相殺される。
又、段数決定用候補配線１２１Ａ、１２１Ｆには、上述のように一定電圧Ｌ１、Ｌ２が印加されるため、転送クロックの干渉は生じない。
Further, the same clock as the transfer clock φV4 is supplied to two of the stage number determination candidate wirings 121C and 121E, and the same clock as the transfer clock φV2 is supplied to the two of the stage number determination candidate wirings 121B and 121D to determine the number of stages. The input pin capacities of the candidate wirings 121C and 121E and the stage number determination candidate wirings 121B and 121D are equal to each other for one block gate. Therefore, the coupling noise generated by the interference between φV2 and φV4 is canceled out with respect to the CCD transfer clock given to the block gate connected to these stage number determination candidate wirings 121C, 121E, 121B, and 121D.
Further, since the constant voltages L1 and L2 are applied to the stage number
以上の説明は、ＴＤＩ転送を行う段を１段目に設定した場合を示している。図４には、ＴＤＩ転送を行う設定段数と、入力クロックの与え方の関係を示している。以下に、図４を参照してＴＤＩ段数の制御方法について説明する。 The above description shows the case where the stage for performing the TDI transfer is set to the first stage. FIG. 4 shows the relationship between the number of setting stages for performing TDI transfer and how to provide an input clock. Hereinafter, a method for controlling the number of TDI stages will be described with reference to FIG.
ＴＤＩ転送を行う段数を１６段より小さく設定する場合、まずポテンシャル障壁１３２を形成するブロックゲートを１つ選択する。つまり段数決定用候補配線１２１Ａ〜１２１Ｆのいずれか一つを選択する。尚、選択方法としては、例えば、操作者が駆動部１２２に指令を入力する方法や、別途設けた、被写体の輝度とＴＤＩ転送を行う段数との関係を決定する決定部から設定信号を駆動部１２２に供給することで自動的に上記段数を設定する等の方法を採ることができる。
When the number of stages for performing TDI transfer is set to be smaller than 16, first, one block gate that forms the
例えば上記段数として４段を選択した場合、図４に示すＴＤＩ段数の「４」の欄について右方向に示すように、駆動部１２２により、段数決定用候補配線１２１Ｃに第１一定電圧Ｌ１が印加される。
次に、駆動部１２２は、第２一定電圧Ｌ２を印加する段数決定用候補配線１２１を決定する。即ち、既に行った説明の繰り返しになるが、段数決定用候補配線１２１Ｃは、転送クロックφＶ４が供給されるクロック配線１０６−４に対応する配線であるので、駆動部１２２は、転送クロックφＶ４と逆相の転送クロックφＶ２が供給されるクロック配線１０６−２に対応する配線である段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆの中から、段数決定用候補配線１２１Ｃよりも反垂直転送方向１８１ａ側に位置する段数決定用候補配線１２１Ｄ、１２１Ｆを抽出する。そして駆動部１２２は、段数決定用候補配線１２１Ｄ、１２１Ｆのいずれか一方に、（図４では段数決定用候補配線１２１Ｆを選択した場合を示している。）第２一定電圧Ｌ２を印加する。
For example, when four stages are selected as the number of stages, the
Next, the
次に、駆動部１２２は、残りのブロックゲートが接続されている段数決定用候補配線１２１Ａ、１２１Ｂ、１２１Ｄ、１２１Ｅに対して、図４に示すように、転送クロックφＶ４が供給されるクロック配線１０６−４に対応する段数決定用候補配線１２１Ａ、１２１ＥにはφＶ４のＣＣＤ転送クロックを供給し、転送クロックφＶ２が供給されるクロック配線１０６−２に対応する段数決定用候補配線１２１Ｂ、１２１ＤにはφＶ２のＣＣＤ転送クロックを供給する。
Next, as shown in FIG. 4, the driving
このとき、転送クロックφＶ２及び転送クロックφＶ４が供給される段数決定用候補配線１２１は、段数決定用候補配線１２１Ｂ、１２１Ｄと、段数決定用候補配線１２１Ａ、１２１Ｅとの互いに２つずつで、同数となる。
At this time, the number of candidate stages 121 for determining the number of stages to which the transfer clock φV2 and the transfer clock φV4 are supplied is the same as the number of
尚、段数決定用候補配線１２１Ｂ及び段数決定用候補配線１２１Ｄを段数決定配線に選択しこれらに第１一定電圧Ｌ１が印加される場合には、図４に示すように、ＴＤＩ段数は、２．５段及び８．５段と整数倍ではなくなる。これは、ポテンシャル障壁１３２を形成するゲート位置がクロック配線１０６−４に接続される転送ゲートからクロック配線１０６−２に接続される転送ゲートへと１／２画素分だけずれた位置に対応することを示している。
When the stage number
次に、ＴＤＩ段数を最大の１６段に設定する場合、図４に示すＴＤＩ段数の「１６」の欄について右方向に示すように、駆動部１２２は、第１一定電圧Ｌ１が印加されて形成されるポテンシャル障壁１３２を形成せず、転送クロックφＶ４が供給されるクロック配線１０６−４に対応する段数決定用候補配線１２１Ａ、１２１Ｃ、１２１Ｅには、転送クロックφＶ４を供給し、転送クロックφＶ２が供給されるクロック配線１０６−２に対応する段数決定用候補配線１２１Ｂ、１２１Ｄ、１２１Ｆには、転送クロックφＶ２を供給する。このとき、転送クロックφＶ２及び転送クロックφＶ４が供給される段数決定用候補配線１２１は、それぞれ３つずつで同数となる。
Next, when setting the maximum number of TDI stages to 16, the
以上、説明した駆動方法によれば、いずれの段数にＴＤＩ段数を設定する場合でも、対になる段数決定用候補配線１２１の入力容量が互いに等しくなる。よって、逆相クロックによるＣＣＤ駆動を行うと、ＣＣＤ転送クロックの干渉によるカップリングノイズを完全に相殺することができる。 As described above, according to the driving method described above, the input capacities of the pair of stage number determination candidate wirings 121 are equal to each other regardless of the number of TDI stages. Therefore, when the CCD is driven by the reverse phase clock, the coupling noise due to the interference of the CCD transfer clock can be completely canceled.
以上、説明したように、本実施の形態によるＴＤＩ方式イメージセンサの駆動方法によれば、ＴＤＩ段数切り替えを行うと同時に、垂直転送クロックの干渉によって生じるカップリングノイズを完全に相殺することが可能になる。 As described above, according to the TDI image sensor driving method according to the present embodiment, it is possible to completely cancel the coupling noise caused by the interference of the vertical transfer clock at the same time as switching the number of TDI stages. Become.
尚、上述した各説明では、信号電荷をＴＤＩ転送させる段数を設定するブロックゲートを、転送クロックφＶ２及び転送クロックφＶ４が供給されるクロック配線１０６−２，１６１−４に対応する段数決定用候補配線１２１に接続されるブロックゲートとしたが、勿論、互いに逆相となる転送クロックφＶ１及び転送クロックφＶ３に対応したブロックゲートとすることもできる。さらに、ブロックゲートを、転送クロックφＶ１〜φＶ４のすべてについて等数ずつ設ける場合についても同様である。 In each of the above explanations, the block gate for setting the number of stages for transferring the signal charges in TDI is the stage number determining candidate wiring corresponding to the clock wirings 106-2 and 161-4 to which the transfer clock φV2 and the transfer clock φV4 are supplied. Although the block gate connected to 121 is, of course, a block gate corresponding to the transfer clock φV1 and the transfer clock φV3 that are in opposite phases to each other. The same applies to the case where the block gates are provided in equal numbers for all the transfer clocks φV1 to φV4.
又、ＴＤＩ転送段をいずれに設定するか、さらに段数の切替候補段をいくつに設定するかについては、画素群１１０においてブロックゲートを設ける位置と、その数とに応じて決まり、図４を用いて説明した設定方法に従う範囲内で任意の位置と箇所に設定可能である。
又、上述した各説明では、４相の転送クロックを用いる場合を例に採ったが、転送クロックを６相等、４相以上の偶数相数にて駆動されるＣＣＤに適用する場合についても、上述の実施形態は適用可能である。
In addition, the setting of the TDI transfer stage and the number of stage switching candidate stages are determined according to the position where the block gate is provided in the
In each of the above explanations, the case of using a four-phase transfer clock is taken as an example. However, the case where the transfer clock is applied to a CCD driven by an even number of phases of four or more, such as six phases, is also described above. This embodiment is applicable.
１０１ ＴＤＩ方式イメージセンサ、
１０６,１０６−１〜１０６−４ クロック配線、
１０８,１０８ａ，１０８ｂ，１０８ａ−１，１０８ｂ−１，１０８ａ−２，１０８ｂ−２ 転送ゲート、１１０ 画素群、１１１ 画素、１１２ 水平方向電荷転送部、
１１３ 電荷蓄積部、１１４ 電荷排出ドレイン、
１２０ ＴＤＩ段数切替構成、
１２１,１２１−１〜１２１−６ 段数決定用候補配線、１２２ 駆動部、
１３０ 信号電荷、１３１ ブロックゲート、１３２ ポテンシャル障壁、
１３４ ブロックゲート、
１８１ 垂直転送方向、１８１ａ 反垂直転送方向、１８２ 水平転送方向。
101 TDI image sensor,
106, 106-1 to 106-4 clock wiring,
108, 108a, 108b, 108a-1, 108b-1, 108a-2, 108b-2 transfer gate, 110 pixel group, 111 pixel, 112 horizontal direction charge transfer unit,
113 charge storage unit, 114 charge discharge drain,
120 TDI stage number switching configuration,
121, 121-1 to 121-6, candidate wiring for determining the number of stages, 122 driving unit,
130 signal charge, 131 block gate, 132 potential barrier,
134 block gate,
181 Vertical transfer direction, 181a Anti-vertical transfer direction, 182 Horizontal transfer direction.
Claims (4)
上記画素群において上記垂直方向へ上記信号電荷をＴＤＩ転送させる段数を切り替えるＴＤＩ段数切替構成を備えたことを特徴とするＴＤＩ方式イメージセンサ。 A pixel group having a transfer gate for transferring a signal charge photoelectrically converted by a photoelectric conversion element in a vertical direction has a pixel group arranged two-dimensionally in a matrix, and the transfer gates are connected and electrically independent from each other. In a TDI type image sensor that supplies two vertical transfer clocks that are paired to the clock wiring in opposite phases and transfers the signal charges by time delay integration (TDI) in the vertical direction,
A TDI type image sensor comprising a TDI stage number switching configuration for switching the number of stages for TDI transfer of the signal charge in the vertical direction in the pixel group.
上記段数決定用候補配線は、上記画素群における所望の上記転送ゲートに接続され、上記クロック配線とは電気的に独立した偶数本から構成され、対となる互いに逆相の関係にある２つの上記垂直転送クロックが供給されるものの入力容量が互いに等しく、上記段数を決定する転送制御クロックが供給される配線であり、
上記駆動部は、それぞれの上記クロック配線に対して上記逆相の垂直転送クロックを供給するとともに、上記段数決定用候補配線に対して上記転送制御クロックを供給し、ここで転送制御クロックは、上記逆相の垂直転送クロック及び一定電圧である、
請求項１記載のＴＤＩ方式イメージセンサ。 The TDI stage number switching configuration includes a stage number determination candidate wiring and a drive unit.
The stage number determination candidate wiring is connected to the desired transfer gate in the pixel group, is configured of an even number electrically independent from the clock wiring, and has two pairs of opposite phases that are paired with each other. Although the vertical transfer clock is supplied, the input capacities are equal to each other, and the transfer control clock that determines the number of stages is supplied to the wiring.
The drive unit supplies the reverse-phase vertical transfer clock to each of the clock wirings, and supplies the transfer control clock to the stage number determination candidate wiring, where the transfer control clock is A reverse phase vertical transfer clock and a constant voltage,
The TDI image sensor according to claim 1.
上記段数決定用候補配線は、上記複数組の垂直転送クロックの内の１組の垂直転送クロックが供給される第１種配線及び第２種配線にて構成され、上記第１種配線及び上記第２種配線の本数並びに上記入力容量は互いに等しく、
上記駆動部は、上記段数決定用候補配線の内、ＴＤＩ転送を行う所望段数に対応する一つの段数決定配線に上記一定電圧内の第１一定電圧を印加し、上記信号電荷の反垂直転送方向側に位置し上記段数決定配線とは反対種の上記段数決定用候補配線の一つに、上記第１一定電圧よりも高い第２一定電圧を印加し、その他の段数決定用候補配線には、上記第１種配線及び上記第２種配線に対応して上記１組の垂直転送クロックの垂直転送クロックを供給する、請求項２記載のＴＤＩ方式イメージセンサ。 Each of the pixels has an even number of transfer gates of 4 or more, and each of the clock wirings includes a plurality of even phases of 4 or more and a pair of two phases that are in opposite phase to each other. A set of vertical transfer clocks is provided,
The stage number determination candidate wiring is configured by a first type wiring and a second type wiring to which one set of vertical transfer clocks among the plurality of sets of vertical transfer clocks is supplied. The number of the two types of wiring and the input capacitance are equal to each other,
The driving unit applies a first constant voltage within the constant voltage to one stage number determination wiring corresponding to a desired number of stages to perform TDI transfer among the stage number determination candidate wirings, and the anti-vertical transfer direction of the signal charge A second constant voltage higher than the first constant voltage is applied to one of the stage number determination candidate wirings located on the side opposite to the stage number determination wiring, and the other stage number determination candidate wirings are 3. The TDI image sensor according to claim 2, wherein a vertical transfer clock of the set of vertical transfer clocks is supplied corresponding to the first type wiring and the second type wiring.
上記段数決定用候補配線の内、ＴＤＩ転送を行う所望の段数に対応する一つの段数決定配線に第１一定電圧を印加し、
上記段数決定配線よりも上記信号電荷の反垂直転送方向側に位置し上記段数決定配線とは反対種の上記段数決定用候補配線の一つに、上記第１一定電圧よりも高い第２一定電圧を印加し、
残りの上記段数決定用候補配線には、上記第１種配線及び上記第２種配線に対応して上記１組の垂直転送クロックを供給する、
ことを特徴とするＴＤＩ方式イメージセンサの駆動方法。 Pixels having transfer gates that transfer signal charges photoelectrically converted by the photoelectric conversion elements in a vertical direction are two-dimensionally arranged in a matrix, and the transfer gates are connected to each other and four or more clock wirings are electrically independent from each other. A TDI system in which an even number of vertical transfer clocks in which two even pairs of phases are in opposite phases with each other are supplied and the signal charges are transferred by time delay integration (TDI) in the vertical direction. An image sensor, which is connected to a desired transfer gate in the pixel group and is composed of an even number electrically independent from the clock wiring, and one set of vertical transfer clocks among the even number of vertical transfer clocks The number of first-type wirings and second-type wirings to be supplied, the number of first-type wirings and second-type wirings, and the stage number determination candidate wirings having the same input capacitances. A method of driving a TDI type of image sensor which includes,
A first constant voltage is applied to one stage number determination wiring corresponding to a desired number of stages to perform TDI transfer among the stage number determination candidate wirings,
A second constant voltage higher than the first constant voltage is applied to one of the stage number determination candidate wirings located on the anti-vertical transfer direction side of the signal charge with respect to the stage number determination wiring and opposite to the stage number determination wiring. Apply
The set of vertical transfer clocks corresponding to the first type wiring and the second type wiring is supplied to the remaining stage number determination candidate wirings.
A method of driving a TDI image sensor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008158856A JP5052421B2 (en) | 2008-06-18 | 2008-06-18 | TDI image sensor and driving method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008158856A JP5052421B2 (en) | 2008-06-18 | 2008-06-18 | TDI image sensor and driving method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010004105A true JP2010004105A (en) | 2010-01-07 |
| JP5052421B2 JP5052421B2 (en) | 2012-10-17 |
Family
ID=41585489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008158856A Expired - Fee Related JP5052421B2 (en) | 2008-06-18 | 2008-06-18 | TDI image sensor and driving method thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5052421B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130016081A (en) | 2011-08-05 | 2013-02-14 | 에스아이아이 나노 테크놀로지 가부시키가이샤 | Transmitted x-ray analysing apparatus and method |
| JP2016096387A (en) * | 2014-11-12 | 2016-05-26 | 三菱電機株式会社 | Ccd imaging sensor and driving method thereof |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01221694A (en) * | 1987-02-16 | 1989-09-05 | Optische Ind Oude Delft:Bv | Camera apparatus |
| JPH0690407A (en) * | 1992-09-09 | 1994-03-29 | Fujitsu Ltd | Solid-state image pickup element |
| JPH1013742A (en) * | 1996-06-24 | 1998-01-16 | Sony Corp | Solid-state image pickup device and its drive method |
| JPH11298805A (en) * | 1998-04-06 | 1999-10-29 | Nikon Corp | Tdi transfer type solid-state image pickup device |
| JP2000050063A (en) * | 1998-07-31 | 2000-02-18 | Minolta Co Ltd | Image reader |
| JP2007221368A (en) * | 2006-02-15 | 2007-08-30 | Sony Corp | Method and device for driving load, and electronic device |
-
2008
- 2008-06-18 JP JP2008158856A patent/JP5052421B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01221694A (en) * | 1987-02-16 | 1989-09-05 | Optische Ind Oude Delft:Bv | Camera apparatus |
| JPH0690407A (en) * | 1992-09-09 | 1994-03-29 | Fujitsu Ltd | Solid-state image pickup element |
| JPH1013742A (en) * | 1996-06-24 | 1998-01-16 | Sony Corp | Solid-state image pickup device and its drive method |
| JPH11298805A (en) * | 1998-04-06 | 1999-10-29 | Nikon Corp | Tdi transfer type solid-state image pickup device |
| JP2000050063A (en) * | 1998-07-31 | 2000-02-18 | Minolta Co Ltd | Image reader |
| JP2007221368A (en) * | 2006-02-15 | 2007-08-30 | Sony Corp | Method and device for driving load, and electronic device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130016081A (en) | 2011-08-05 | 2013-02-14 | 에스아이아이 나노 테크놀로지 가부시키가이샤 | Transmitted x-ray analysing apparatus and method |
| JP2013036805A (en) * | 2011-08-05 | 2013-02-21 | Sii Nanotechnology Inc | Transmission x-ray analyzing apparatus and method |
| US8912503B2 (en) | 2011-08-05 | 2014-12-16 | Sii Nanotechnology Inc. | Transmission X-ray analyzer and transmission X-ray analysis method |
| JP2016096387A (en) * | 2014-11-12 | 2016-05-26 | 三菱電機株式会社 | Ccd imaging sensor and driving method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP5052421B2 (en) | 2012-10-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9185319B2 (en) | Pixel-grouping image sensor | |
| KR102389417B1 (en) | Solid-state imaging element and imaging device | |
| JP4968227B2 (en) | Image sensor and driving method thereof | |
| KR20230043243A (en) | Light detection device and electronic machine | |
| CN102984468A (en) | Solid-state imaging device and camera system | |
| EP1320993A2 (en) | Imager with adjustable resolution | |
| US20090290057A1 (en) | Solid state imaging device capable of parallel reading of data from a plurality of pixel cells | |
| JP5300577B2 (en) | TDI image sensor and method for driving the image sensor | |
| US7847848B2 (en) | Solid-state imaging device having a plurality of lines formed in at least two layers on semiconductor substrate | |
| JP5052421B2 (en) | TDI image sensor and driving method thereof | |
| US20240040277A1 (en) | Imaging device and driving method thereof | |
| US20190006542A1 (en) | Photodetection device and imaging device | |
| JP5135613B2 (en) | Image sensor and imaging apparatus using the same | |
| US20130312248A1 (en) | Methods for producing image sensors having multi- purpose architectures | |
| US11031430B2 (en) | Image sensor with dummy lines for minimizing fixed pattern noise (FPN) and electronic apparatus including the same | |
| JP3718103B2 (en) | Solid-state imaging device, driving method thereof, and camera using the same | |
| EP2530927B1 (en) | Multi-purpose architecture for CCD image sensors | |
| KR100339294B1 (en) | Solid-State Image Sensing Device and Method of Driving the Same | |
| US8411189B2 (en) | Multi-purpose architecture for CCD image sensors | |
| US20110261240A1 (en) | Solid-state imaging device | |
| JP6967716B2 (en) | Photodetector and image pickup device | |
| US20070262365A1 (en) | Solid-state imaging device and method of driving the same | |
| JP6956666B2 (en) | Imaging device, flying object and image sensor driving method | |
| US10580808B2 (en) | Photodetection device and imaging device | |
| KR100891119B1 (en) | Method for two dimensional charge movement of ccd sensor or hybrid sensor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100928 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120306 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120717 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120724 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150803 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |