JP2010003767A - Method of manufacturing semiconductor device - Google Patents

Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a semiconductor device which forms a uniform seed film having no film breaks. <P>SOLUTION: The method of manufacturing the semiconductor device includes: a step (S102) of forming an insulating film on a substrate; a step (S104) of forming a mouth in the insulating film; a step (S110) of forming a photocalytic film inside the mouth; a step (S112) of irradiating ultraviolet rays on the photocalytic film while the photocalytic film is dipped in a solution having Cu; and a step (S114) of embedding Cu into the mouth by the electrolytic plating method. <P>COPYRIGHT: (C)2010,JPO&INPIT

Description

本発明は、半導体装置の製造方法に係り、例えば、絶縁膜に形成された開口部内に銅（Ｃｕ）膜を形成する工程を有する半導体装置の製造方法に関する。   The present invention relates to a method for manufacturing a semiconductor device, for example, a method for manufacturing a semiconductor device including a step of forming a copper (Cu) film in an opening formed in an insulating film.

近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である（例えば、特許文献１参照）。さらに、多層Ｃｕ配線を形成する場合は、特に、デュアルダマシン構造と呼ばれる配線形成方法を用いることもできる。かかる方法では、下層配線上に絶縁膜を堆積し、所定のヴィアホール（孔）及び上層配線用のトレンチ（配線溝）を形成した後に、ヴィアホールとトレンチに配線材料となるＣｕを同時に埋め込み、さらに、上層の不要なＣｕをＣＭＰにより除去し平坦化することにより埋め込み配線を形成する。   In recent years, new microfabrication techniques have been developed along with higher integration and higher performance of semiconductor integrated circuits (LSIs). In particular, recently, in order to achieve high-speed LSIs, a trend has been made to replace wiring materials from conventional aluminum (Al) alloys with low resistance copper (Cu) or Cu alloys (hereinafter collectively referred to as Cu). It is out. Since Cu is difficult to finely process by the dry etching method frequently used in the formation of Al alloy wiring, Cu is deposited on the insulating film subjected to the groove processing, and other than the portion embedded in the groove A so-called damascene method, in which the Cu film is removed by chemical mechanical polishing (CMP) to form a buried wiring, is mainly employed. A Cu film is generally formed by forming a thin seed layer by sputtering or the like and then forming a laminated film having a thickness of about several hundreds of nanometers by electrolytic plating (see, for example, Patent Document 1). Further, when forming a multilayer Cu wiring, a wiring forming method called a dual damascene structure can be used. In such a method, after depositing an insulating film on the lower layer wiring and forming a predetermined via hole (hole) and a trench for upper layer wiring (wiring groove), Cu serving as a wiring material is simultaneously buried in the via hole and the trench, Further, unnecessary wiring in the upper layer is removed by CMP and planarized to form a buried wiring.

そして、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ_２膜）から比誘電率ｋが２．６以下の低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることにより、配線間の寄生容量を低減することが試みられている。特に、低誘電率化のために絶縁膜中に微細な空孔を有する、いわゆる多孔性絶縁膜を用いたプロセスが開発されている。そして、上述したダマシン法によりＣｕ配線を形成する際に、Ｃｕがｌｏｗ−ｋ膜中へと拡散することを防止するためにバリアメタル膜がＣｕとｌｏｗ−ｋ膜との間に形成される。 Recently, it has been studied to use a low dielectric constant material film (low-k film) having a low relative dielectric constant as an interlayer insulating film. That is, by using a low dielectric constant material film (low-k film) having a relative dielectric constant k of 2.6 or less from a silicon oxide film (SiO ₂ film) having a relative dielectric constant k of about 4.2, it is possible to reduce the distance between wirings. Attempts have been made to reduce the parasitic capacitance. In particular, a process using a so-called porous insulating film having fine pores in the insulating film has been developed to reduce the dielectric constant. Then, when forming the Cu wiring by the damascene method described above, a barrier metal film is formed between the Cu and the low-k film in order to prevent Cu from diffusing into the low-k film.

ここで、ヴィアホールやトレンチ内に電解めっき法でＣｕ膜を埋め込むには、カソード極となるシード膜が必要となるが、高集積化に伴ってヴィアホール径やトレンチ幅が狭くなると、それに伴いシード膜を薄くかつ均一に形成する必要がある。シード膜が薄くなるに伴ない、スパッタ法では、特に溝の側面において膜が形成されない領域が生じ、所謂膜切れが起こってしまうといった問題があった。膜切れが起こってしまうとその部分ではＣｕがめっきされないので埋め込み不良の原因となってしまう。膜切れのない均一なシード膜を形成するためには、ＣＶＤ、エレクトログラフティング技術などが考慮されるものの、密着性などに問題があり、実現に至っていない。
特開２００７−３１７７０２号公報 Here, in order to embed a Cu film in a via hole or a trench by an electrolytic plating method, a seed film that becomes a cathode electrode is required. However, as the via hole diameter and the trench width become narrower as the integration becomes higher, It is necessary to form the seed film thinly and uniformly. As the seed film becomes thinner, the sputtering method has a problem that a film is not formed particularly on the side surface of the groove, and so-called film breakage occurs. When the film is cut off, Cu is not plated at that portion, which causes a filling failure. In order to form a uniform seed film without film breakage, although CVD and electrografting techniques are considered, there is a problem in adhesion and the like, and it has not been realized yet.
JP 2007-317702 A

本発明は、上述した問題点を克服し、膜切れの無い均一なＣｕ膜を形成できる半導体装置の製造方法を提供することを目的とする。   An object of the present invention is to overcome the above-described problems and to provide a method for manufacturing a semiconductor device that can form a uniform Cu film without film breakage.

本発明の一態様の半導体装置の製造方法は、基体上に絶縁膜を形成する工程と、前記絶縁膜に開口部を形成する工程と、前記開口部内に光触媒膜を形成する工程と、銅（Ｃｕ）を含有する溶液に前記光触媒膜を浸漬させた状態で前記光触媒膜にエネルギーを照射して前記開口部内の前記光触媒膜上にＣｕを堆積させる工程と、を備えたことを特徴とする。   The method for manufacturing a semiconductor device of one embodiment of the present invention includes a step of forming an insulating film over a base, a step of forming an opening in the insulating film, a step of forming a photocatalytic film in the opening, And a step of depositing Cu on the photocatalyst film in the opening by irradiating the photocatalyst film with energy while the photocatalyst film is immersed in a solution containing Cu).

本発明によれば、光触媒膜の光電変換作用により開口部内に膜切れの無い均一なＣｕ膜を形成することができる。   According to the present invention, a uniform Cu film having no film breakage can be formed in the opening by the photoelectric conversion action of the photocatalytic film.

実施の形態１．
実施の形態１では、光触媒膜を露出面側から形成する場合について説明する。以下、図面を用いて、実施の形態１について説明する。 Embodiment 1 FIG.
In Embodiment 1, a case where the photocatalytic film is formed from the exposed surface side will be described. The first embodiment will be described below with reference to the drawings.

図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。図１において、本実施の形態では、ｌｏｗ−ｋ膜形成工程（Ｓ１０２）と、開口部形成工程（Ｓ１０４）と、ガス抜き及びアニール工程（Ｓ１０６）と、チタン（Ｔｉ）膜形成工程（Ｓ１０８）と、酸化チタン（ＴｉＯ_２）膜形成工程（Ｓ１１０）と、紫外線照射工程（Ｓ１１２）と、電解めっき及びアニール工程（Ｓ１１４）と、研磨工程（Ｓ１１６）と、拡散防止膜形成工程（Ｓ１１８）と、ｌｏｗ−ｋ膜形成工程（Ｓ１２０）と、開口部形成工程（Ｓ１２２）と、ガス抜き及びアニール工程（Ｓ１２４）と、Ｔｉ膜形成工程（Ｓ１２６）と、ＴｉＯ_２膜形成工程（Ｓ１２８）と、紫外線照射工程（Ｓ１３０）と、電解めっき及びアニール工程（Ｓ１３２）と、研磨工程（Ｓ１３４）という一連の工程を実施する。 FIG. 1 is a flowchart showing the main part of the semiconductor device manufacturing method according to the first embodiment. 1, in this embodiment, a low-k film forming step (S102), an opening forming step (S104), a degassing and annealing step (S106), and a titanium (Ti) film forming step (S108). A titanium oxide (TiO ₂ ) film forming step (S110), an ultraviolet irradiation step (S112), an electrolytic plating and annealing step (S114), a polishing step (S116), and a diffusion prevention film forming step (S118). , Low-k film forming step (S120), opening forming step (S122), degassing and annealing step (S124), Ti film forming step (S126), TiO ₂ film forming step (S128), A series of steps of an ultraviolet irradiation step (S130), an electrolytic plating and annealing step (S132), and a polishing step (S134) are performed.

図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のｌｏｗ−ｋ膜形成工程（Ｓ１０２）からＴｉＯ_２膜形成工程（Ｓ１１０）までを示している。それ以降の工程は後述する。 FIG. 2 is a process sectional view showing a process performed corresponding to the flowchart of FIG.
FIG. 2 shows the low-k film formation process (S102) to the TiO ₂ film formation process (S110) in FIG. Subsequent steps will be described later.

図２（ａ）において、ｌｏｗ−ｋ膜形成工程（Ｓ１０２）として、基板２００の上に多孔質の低誘電率絶縁性材料を用いたｌｏｗ−ｋ膜２２０を例えば１２０ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２２０を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ｌｏｗ−ｋ膜２２０の材料として、例えば、ＳｉＯＣが挙げられる。形成方法は、例えば、化学気相成長（ＣＶＤ）法を用いればよいが、ＣＶＤ法に限らず、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ ｏｎ ｄｉｅｌｅｃｔｒｉｃ ｃｏａｔｉｎｇ）法を用いることができる。例えば、比誘電率が２．５未満の低誘電率絶縁材料となるポリメチルシロキサンを成分としたＬＫＤ（Ｌｏｗ−Ｋ Ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ：ＪＳＲ製）を用いてｌｏｗ−ｋ膜２２０を形成することもできる。ｌｏｗ−ｋ膜２２０の材料としては、ＣＶＤ法で形成したＳｉＯＣやＳＯＤ法によるポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるｌｏｗ−ｋ膜２２０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。例えば、スピナーで成膜し、このウェハをホットプレート上で窒素雰囲気中でのベークを行った後、最終的にホットプレート上で窒素雰囲気中ベーク温度よりも高温でキュアを行なうことにより形成することができる。ｌｏｗ−ｋ材料や形成条件などを適宜調節することにより、所定の物性値を有する多孔質の絶縁膜が得られる。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、下層配線層やデバイス部分の形成を省略している。   In FIG. 2A, as a low-k film forming step (S102), a low-k film 220 using a porous low dielectric constant insulating material is formed on the substrate 200 with a thickness of, for example, 120 nm. By forming the low-k film 220, an interlayer insulating film having a relative dielectric constant k lower than 3.5 can be obtained. Examples of the material of the low-k film 220 include SiOC. For example, the chemical vapor deposition (CVD) method may be used as the formation method, but not limited to the CVD method, for example, an SOD (spin on dielectric coating) method in which a thin film is formed by spin-coating a solution and performing heat treatment is used. be able to. For example, the low-k film 220 can be formed using LKD (Low-K Dielectric material: made by JSR) containing polymethylsiloxane as a low dielectric constant insulating material having a relative dielectric constant of less than 2.5. . As a material of the low-k film 220, in addition to SiOC formed by CVD or polymethylsiloxane by SOD, for example, it has a siloxane skeleton such as polysiloxane, hydrogen silsesquioxane, methyl silsesquioxane or the like. It may be formed using at least one selected from the group consisting of a film, a film mainly composed of an organic resin such as polyarylene ether, polybenzoxazole, and polybenzocyclobutene, and a porous film such as a porous silica film. I do not care. With such a material of the low-k film 220, a low dielectric constant having a relative dielectric constant of less than 2.5 can be obtained. For example, a film is formed with a spinner, and this wafer is baked on a hot plate in a nitrogen atmosphere, and finally cured on the hot plate at a temperature higher than the baking temperature in the nitrogen atmosphere. Can do. A porous insulating film having a predetermined physical property value can be obtained by appropriately adjusting the low-k material, formation conditions, and the like. As the substrate 200, for example, a silicon wafer having a diameter of 300 mm is used. Here, the formation of the lower wiring layer and the device portion is omitted.

図２（ｂ）において、開口部形成工程（Ｓ１０４）として、リソグラフィー工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をｌｏｗ−ｋ膜２２０内に形成する。例えば、６０ｎｍの幅で開口する。図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てｌｏｗ−ｋ膜２２０の上にレジスト膜が形成された基板２００に対し、露出したｌｏｗ−ｋ膜２２０を異方性エッチング法により除去して開口部１５０を形成すればよい。異方性エッチング法を用いることで、基板２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。   In FIG. 2B, as an opening forming step (S104), an opening 150, which is a wiring trench structure for producing a damascene wiring, is formed in the low-k film 220 by a lithography process and a dry etching process. For example, the opening has a width of 60 nm. The exposed low-k film 220 is removed by anisotropic etching with respect to the substrate 200 on which the resist film is formed on the low-k film 220 through a lithography process such as a resist coating process and an exposure process (not shown). Thus, the opening 150 may be formed. By using the anisotropic etching method, the opening 150 can be formed substantially perpendicular to the surface of the substrate 200. For example, as an example, the opening 150 may be formed by a reactive ion etching method.

次に、ガス抜き及びアニール工程（Ｓ１０６）として、開口部１５０が形成された基板２００に対し減圧下でガス抜き（デガス）を行う。例えば、２５０℃の温度条件で３０秒間行う。これにより、水（Ｈ_２Ｏ）や酸素（Ｏ_２）を排出する。続いて、水素（Ｈ_２）雰囲気下において３５０℃でアニール処理を行う。 Next, as a degassing and annealing process (S106), degassing is performed on the substrate 200 on which the opening 150 is formed under reduced pressure. For example, it is performed at a temperature condition of 250 ° C. for 30 seconds. Thereby, water (H ₂ O) and oxygen (O ₂ ) are discharged. Subsequently, annealing is performed at 350 ° C. in a hydrogen (H ₂ ) atmosphere.

図２（ｃ）において、Ｔｉ膜形成工程（Ｓ１０８）として、開口部１５０及びｌｏｗ−ｋ膜２２０表面にＴｉ膜２４０を形成する。物理気相成長（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いるスパッタリング装置内でＴｉ膜２４０を例えば膜厚５ｎｍ堆積し、Ｔｉ膜２４０を形成する。形成方法としては、ＰＶＤ法に限らず、原子層気相成長（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ、あるいは、ａｔｏｍｉｃ ｌａｙｅｒ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＣＶＤ）法やＣＶＤ法などを用いることができる。ＰＶＤ法を用いる場合より被覆率を良くすることができる。また、Ｔｉ膜２４０の代わりに、ジルコニウム（Ｚｒ）膜を用いてもよい。   In FIG. 2C, a Ti film 240 is formed on the surface of the opening 150 and the low-k film 220 as a Ti film forming step (S108). A Ti film 240 is deposited to a thickness of, for example, 5 nm in a sputtering apparatus using a sputtering method which is one of physical vapor deposition (PVD) methods, and the Ti film 240 is formed. The formation method is not limited to the PVD method, and an atomic layer deposition (ALD) or an CVD method may be used. The coverage can be improved as compared with the case of using the PVD method. Further, instead of the Ti film 240, a zirconium (Zr) film may be used.

図２（ｄ）において、ＴｉＯ_２膜形成工程（Ｓ１１０）として、Ｏ_２雰囲気下でＴｉ膜２４０が表面に形成された基板２００を例えば４００℃以下で加熱することで、Ｔｉ膜２４０の表面側の一部に光触媒膜となるＴｉＯ_２膜２４２を形成する。このようにして開口部１５０内の側面と底面に光触媒膜を形成する。ここでは、Ｔｉ膜２４０を全部酸化させるのではなく、表面の一部を酸化させる。これにより、アナターゼ型の結晶構造を有するＴｉＯ_２膜２４２を形成することができる。アナターゼ型とすることでルチル型と異なり導電性を確保することができる。また、Ｔｉ膜２４０を残すことでＣｕに対するバリア性を確保することができる。ここでは、開口部１５０外の表面と開口部１５０内の側面と底面にそれぞれＴｉＯ_２膜２４２が散りばめられるように形成されているが、少なくとも開口部１５０内の側面にＴｉＯ_２膜２４２を散りばめられればよい。また、Ｔｉ膜２４０の代わりにＺｒ膜を用いた場合にはかかる処理によりアナターゼ型の結晶構造を有する酸化ジルコニウム（ＺｒＯ）膜をＺｒ膜表面の一部に形成することができる。かかるＺｒＯも光触媒膜として用いることができる。 In FIG. 2D, as the TiO ₂ film forming step (S110), the substrate 200 on which the Ti film 240 is formed on the surface in an O ₂ atmosphere is heated at, for example, 400 ° C. or less, so that the surface side of the Ti film 240 is obtained. A TiO ₂ film 242 serving as a photocatalytic film is formed on a part of the film. In this manner, a photocatalytic film is formed on the side surface and the bottom surface in the opening 150. Here, the entire Ti film 240 is not oxidized, but a part of the surface is oxidized. Thereby, a TiO ₂ film 242 having an anatase type crystal structure can be formed. Unlike the rutile type, the anatase type can ensure conductivity. Further, by leaving the Ti film 240, barrier properties against Cu can be ensured. Here, each of the side surfaces and the bottom surface of the inner surface and opening 150 of the outer opening 150 is TiO ₂ film 242 is formed to be interspersed, are studded with TiO ₂ film 242 on the side surface of at least the opening 150 That's fine. When a Zr film is used instead of the Ti film 240, a zirconium oxide (ZrO) film having an anatase type crystal structure can be formed on a part of the Zr film surface by such treatment. Such ZrO can also be used as a photocatalytic film.

図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１の紫外線照射工程（Ｓ１１２）から拡散防止膜形成工程（Ｓ１１８）までを示している。それ以降の工程は後述する。 FIG. 3 is a process sectional view showing a process performed corresponding to the flowchart of FIG.
FIG. 3 shows the process from the ultraviolet irradiation process (S112) to the diffusion prevention film forming process (S118) in FIG. Subsequent steps will be described later.

図３（ａ）において、紫外線照射工程（Ｓ１１２）として、Ｃｕを含有する溶液にＴｉＯ_２膜２４２を浸漬させた状態でＴｉＯ_２膜２４２に紫外線を照射する。ＴｉＯ_２膜２４２に紫外線を照射することで、開口部１５０内壁にＣｕのシード膜２５０を形成することができる。ここでは、次の工程の電解めっき工程（Ｓ１１４）で用いるめっき槽内でＴｉＯ_２膜２４２に紫外線を照射する。 In FIG. 3A, as the ultraviolet irradiation step (S112), the TiO ₂ film 242 is irradiated with ultraviolet rays while the TiO ₂ film 242 is immersed in a solution containing Cu. By irradiating the TiO ₂ film 242 with ultraviolet rays, a Cu seed film 250 can be formed on the inner wall of the opening 150. Here, the TiO ₂ film 242 is irradiated with ultraviolet rays in the plating tank used in the electrolytic plating step (S114) of the next step.

図４は、実施の形態１における電解めっき装置内で紫外線照射を行う場合の装置構成の一例を示す概念図である。図４において、電解めっきに用いるめっき液５０２が入っためっき槽５００にホルダー５２０に表面を下向きに保持された基板３００を回転させながら入槽させる。また、入槽させる際に、基板３００とめっき液５０２との間に空気が残らないように基板を所定の角度だけ傾けた状態で入槽させるとなおよい。ここでの基板３００は、上述した各工程を実施後のＴｉＯ_２膜２４２が形成された基板を用いる。基板３００表面側の負極、及び基板３００と対向する位置に配置されたアノード電極５１０間には電圧が印加されないようにスイッチ５４０をＯＦＦにしておく。かかる状態で、めっき槽５００内に配置された紫外線ランプ５３０からＴｉＯ_２膜２４２に紫外線５３２を照射する。また、基板３００を回転させているため、均一に紫外線をＴｉＯ_２膜２４２に照射することができる。 FIG. 4 is a conceptual diagram showing an example of an apparatus configuration when ultraviolet irradiation is performed in the electrolytic plating apparatus in the first embodiment. In FIG. 4, a substrate 300 having a surface held downward in a holder 520 is placed in a plating tank 500 containing a plating solution 502 used for electrolytic plating while rotating. Further, when entering the bath, it is better to enter the bath in a state where the substrate is inclined at a predetermined angle so that no air remains between the substrate 300 and the plating solution 502. Here, the substrate 300 is a substrate on which the TiO ₂ film 242 after the above-described steps are formed. The switch 540 is turned off so that no voltage is applied between the negative electrode on the surface side of the substrate 300 and the anode electrode 510 disposed at a position facing the substrate 300. In this state, the ultraviolet ray 532 is irradiated to the TiO ₂ film 242 from the ultraviolet lamp 530 disposed in the plating tank 500. Further, since the substrate 300 is rotated, the TiO ₂ film 242 can be uniformly irradiated with ultraviolet rays.

図５は、実施の形態１における紫外線ランプの一例を示す概念図である。紫外線ランプ５３０は、基板３００表面全体に紫外線５３２が当たるように図５に示すような棒状ランプが複数回折り返す形状にすると好適である。或いは、渦巻き形状としても好適である。基板３００とアノード電極５１０間に隙間を空けておくことで次の電解めっき工程における電流を流すことができる。   FIG. 5 is a conceptual diagram showing an example of an ultraviolet lamp in the first embodiment. It is preferable that the ultraviolet lamp 530 has a shape in which a rod-shaped lamp as shown in FIG. Or it is suitable also as a spiral shape. By leaving a gap between the substrate 300 and the anode electrode 510, a current in the next electrolytic plating process can be passed.

図６は、実施の形態１におけるシード膜形成のプロセスを説明するための概念図である。ＴｉＯ_２膜２４２に紫外線５３２が照射されると光触媒作用により光電変換される。光電変換により電子が放射され、めっき液５０２中のＣｕイオンがＣｕとなって開口部１５０内壁および基板３００の表面に堆積する。ＴｉＯ_２膜２４２における光電変換には３．２ｅＶのエネルギーが必要となるがこれを波長に換算すると４００ｎｍ程度となるため、エネルギー線として波長が４００ｎｍ以下の紫外線を照射することでＣｕを堆積させることができる。その際、ＴｉＯ_２膜２４２は等方的に電子が放射されるのでＴｉＯ_２膜２４２が隙間を空けてまばらに形成されていても開口部１５０内壁および基板３００の表面に均一にＣｕを堆積させることができる。このようにして、Ｃｕのシード膜２５０を例えば１５ｎｍ形成する。紫外線照射でシード膜２５０を形成することで薄くかつ膜切れのない均一な膜を形成することができる。 FIG. 6 is a conceptual diagram for explaining the seed film formation process in the first embodiment. When the TiO ₂ film 242 is irradiated with ultraviolet rays 532, photoelectric conversion is performed by photocatalytic action. Electrons are emitted by the photoelectric conversion, and Cu ions in the plating solution 502 become Cu and deposit on the inner wall of the opening 150 and the surface of the substrate 300. The photoelectric conversion in the TiO ₂ film 242 requires energy of 3.2 eV, but when converted into a wavelength, it becomes about 400 nm. Therefore, Cu is deposited by irradiating ultraviolet rays having a wavelength of 400 nm or less as energy rays. Can do. At that time, TiO ₂ film 242 because isotropically electrons emitted is TiO ₂ film 242 is deposited uniformly Cu on the surface of the opening 150 the inner wall and the substrate 300 be sparsely formed with a gap be able to. In this way, a Cu seed film 250 is formed to a thickness of, for example, 15 nm. By forming the seed film 250 by ultraviolet irradiation, a thin and uniform film with no film breakage can be formed.

図３（ｂ）において、電解めっき及びアニール工程（Ｓ１１４）として、シード膜２５０をカソード極とした電解めっきによる電気化学成長法により、Ｃｕ膜２６０を開口部１５０内及び基板２００表面に堆積させる。ここでは、例えば膜厚３００ｎｍのＣｕ膜２６０を堆積させる。かかる電解めっき法により開口部１５０全体が埋まるようにＣｕを埋め込む。そして、Ｃｕ膜２６０を堆積させた後にデガス処理とアニール処理を行なう。デガス処理は、減圧下で、例えば、２５０℃の温度条件で３０秒間行う。これにより、Ｈ_２ＯやＯ_２を排出する。続いて、Ｈ_２雰囲気下において例えば３５０℃でアニール処理を６０秒間行ってＣｕを還元する。 In FIG. 3B, as an electrolytic plating and annealing step (S114), a Cu film 260 is deposited in the opening 150 and on the surface of the substrate 200 by an electrochemical growth method by electrolytic plating using the seed film 250 as a cathode electrode. Here, for example, a Cu film 260 having a thickness of 300 nm is deposited. Cu is embedded by the electrolytic plating method so that the entire opening 150 is filled. Then, after the Cu film 260 is deposited, degassing and annealing are performed. The degas treatment is performed under reduced pressure, for example, at a temperature condition of 250 ° C. for 30 seconds. Thereby, H ₂ O and O ₂ are discharged. Subsequently, Cu is reduced by performing an annealing process at 350 ° C. for 60 seconds in an H ₂ atmosphere.

図７は、図４に示す装置で電解めっきを行う場合を説明するための概念図である。図７において、シード膜２５０が形成された後にめっき槽５００内で引き続き電解めっきを行う。スイッチ５４０をＯＮにして、アノード電極５１０を陽極（アノード）、めっき面となる基板３００のシード膜２５０を陰極（カソード）として所定の電流密度の電流を流し、電解めっきを行なう。紫外線ランプ５３０はアノードとカソード間の電流を妨げないように隙間が形成されており、また、基板３００は回転させているので、均一にＣｕをシード膜２５０上にめっきすることができる。   FIG. 7 is a conceptual diagram for explaining a case where electrolytic plating is performed with the apparatus shown in FIG. In FIG. 7, after the seed film 250 is formed, electrolytic plating is continued in the plating tank 500. The switch 540 is turned on, and electrolytic plating is performed by passing a current having a predetermined current density using the anode electrode 510 as the anode (anode) and the seed film 250 of the substrate 300 serving as the plating surface as the cathode (cathode). The ultraviolet lamp 530 is formed with a gap so as not to disturb the current between the anode and the cathode, and the substrate 300 is rotated, so that Cu can be uniformly plated on the seed film 250.

ここで、言い換えれば、実施の形態１では、電解めっき処理の前半で通電せずに紫外線照射を行って開口部１５０内壁にシード膜２５０を形成し、後半で、通電して開口部１５０の残りを完全に埋め込む。ここでは、電解めっき法により開口部１５０全体を埋め込んでいるが、配線幅が狭い場合には紫外線照射時のＣｕの堆積により開口部全体を埋め込んでも構わない。   Here, in other words, in the first embodiment, ultraviolet rays are irradiated without energization in the first half of the electroplating process to form the seed film 250 on the inner wall of the opening 150, and energization is performed in the latter half to leave the remaining of the opening 150. Embed completely. Here, the entire opening 150 is embedded by electrolytic plating, but if the wiring width is narrow, the entire opening may be embedded by deposition of Cu during ultraviolet irradiation.

図３（ｃ）において、研磨工程（Ｓ１１６）として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積したシード膜２５０を含むＣｕ膜２６０とＴｉＯ_２膜２４２を含むＴｉ膜２４０を研磨除去して、図３（ｃ）に示すように平坦化する。以上のようにして、ダマシン配線を形成することができる。多層配線を形成するべく、次に、上層側の配線を形成する場合について説明する。 In FIG. 3C, as the polishing step (S116), the surface of the substrate 200 is polished by CMP to include the Cu film 260 including the seed film 250 deposited on the surface other than the opening and the TiO ₂ film 242. The Ti film 240 is polished and removed, and planarized as shown in FIG. As described above, damascene wiring can be formed. Next, a case where an upper layer side wiring is formed to form a multilayer wiring will be described.

図３（ｄ）において、拡散防止膜形成工程（Ｓ１１８）として、ＣＶＤ法を用いて、平坦化された基板２００表面に拡散防止膜２２２を例えば３０ｎｍ形成する。拡散防止膜２２２の材料として、例えば、炭窒化シリコン（ＳｉＣＮ）を用いればよい。拡散防止膜２２２を形成することで、上層の絶縁膜への下層のＣｕ配線中のＣｕの拡散を防止することができる。   In FIG. 3D, as the diffusion preventing film forming step (S118), the diffusion preventing film 222 is formed, for example, by 30 nm on the planarized substrate 200 surface by using the CVD method. For example, silicon carbonitride (SiCN) may be used as the material of the diffusion prevention film 222. By forming the diffusion prevention film 222, diffusion of Cu in the lower Cu wiring to the upper insulating film can be prevented.

図８は、図１の研磨工程（Ｓ１３４）が終了した段階での半導体装置の工程断面図である。上層側の配線を形成する各工程は、上述した下層配線層の形成方法と同様である。まず、ｌｏｗ−ｋ膜形成工程（Ｓ１２０）として、拡散防止膜２２２上にｌｏｗ−ｋ膜２７０を例えば２１０ｎｍの厚さで形成する。ｌｏｗ−ｋ膜２７０は、ヴィアプラグ層と上層配線層の層間絶縁膜となる。   FIG. 8 is a process cross-sectional view of the semiconductor device at the stage where the polishing process (S134) of FIG. 1 is completed. Each step of forming the upper layer side wiring is the same as the method for forming the lower layer wiring layer described above. First, as a low-k film forming step (S120), a low-k film 270 is formed on the diffusion prevention film 222 with a thickness of, for example, 210 nm. The low-k film 270 serves as an interlayer insulating film between the via plug layer and the upper wiring layer.

次に、開口部形成工程（Ｓ１２２）として、リソグラフィー工程とドライエッチング工程でデュアルダマシン配線を作製するためのヴィアホールとトレンチをｌｏｗ−ｋ膜２７０内に形成する。例えば、ヴィアホールを６０ｎｍの径でトレンチ幅も６０ｎｍで開口する。どちらを先に形成しても構わない。いずれも図示していないレジスト塗布工程、露光工程等のリソグラフィー工程を経てｌｏｗ−ｋ膜２７０の上にレジスト膜が形成された基板２００に対し、露出したｌｏｗ−ｋ膜２７０を異方性エッチング法により除去して形成すればよい。ヴィアホールを形成する際には、拡散防止膜２２２をエッチングストッパとして開口すればよい。そして、ｌｏｗ−ｋ膜２７０中のヴィアホール下で露出した拡散防止膜２２２をエッチングすることで下層配線へと続くヴィアホールを完成することができる。   Next, as an opening forming step (S122), via holes and trenches for forming dual damascene wiring are formed in the low-k film 270 by a lithography step and a dry etching step. For example, the via hole is opened with a diameter of 60 nm and a trench width of 60 nm. Either may be formed first. In either case, the exposed low-k film 270 is anisotropically etched with respect to the substrate 200 on which the resist film is formed on the low-k film 270 through a lithography process such as a resist coating process and an exposure process (not shown). It may be formed by removing by the above. When the via hole is formed, the diffusion prevention film 222 may be opened as an etching stopper. Then, by etching the diffusion prevention film 222 exposed under the via hole in the low-k film 270, a via hole continuing to the lower layer wiring can be completed.

次に、ガス抜き及びアニール工程（Ｓ１２４）として、ヴィアホールとトレンチが形成された基板２００に対し減圧下でデガス処理を行う。例えば、２５０℃の温度条件で３０秒間行う。そして、Ｔｉ膜形成工程（Ｓ１２６）として、ヴィアホールとトレンチ内及びｌｏｗ−ｋ膜２７０表面にＴｉ膜２４４を形成する。形成方法は、Ｔｉ膜２４０と同様で構わない。また、ここでもＴｉ膜２４４の代わりに、ジルコニウム（Ｚｒ）膜を用いてもよい。   Next, as a degassing and annealing process (S124), degassing is performed under reduced pressure on the substrate 200 on which the via hole and the trench are formed. For example, it is performed at a temperature condition of 250 ° C. for 30 seconds. Then, as a Ti film forming step (S126), a Ti film 244 is formed in the via hole, the trench, and the surface of the low-k film 270. The formation method may be the same as that of the Ti film 240. Also here, instead of the Ti film 244, a zirconium (Zr) film may be used.

次に、ＴｉＯ_２膜形成工程（Ｓ１２８）として、Ｏ_２雰囲気下でＴｉ膜２４４が表面に形成された基板２００を例えば４００℃以下で加熱することで、Ｔｉ膜２４４の表面側の一部に光触媒膜となるＴｉＯ_２膜２４６を形成する。このようにしてヴィアホールとトレンチ内の側面と底面に光触媒膜を形成する。ここでも、Ｔｉ膜２４４を全部酸化させるのではなく、表面の一部を酸化させる。これにより、アナターゼ型の結晶構造を有するＴｉＯ_２膜２４６を形成することができる。また、Ｔｉ膜２４４の代わりにＺｒ膜を用いた場合にはかかる処理によりアナターゼ型の結晶構造を有する酸化ジルコニウム（ＺｒＯ）膜をＺｒ膜表面の一部に形成することができる。かかるＺｒＯも光触媒膜として用いることができる。 Next, as a TiO ₂ film formation step (S128), the substrate 200 having the Ti film 244 formed on the surface thereof in an O ₂ atmosphere is heated at, for example, 400 ° C. or less to form a part on the surface side of the Ti film 244. A TiO ₂ film 246 to be a photocatalytic film is formed. In this way, the photocatalytic film is formed on the side surface and the bottom surface in the via hole and the trench. Again, the entire Ti film 244 is not oxidized, but a part of the surface is oxidized. Thereby, a TiO ₂ film 246 having an anatase type crystal structure can be formed. When a Zr film is used instead of the Ti film 244, a zirconium oxide (ZrO) film having an anatase type crystal structure can be formed on a part of the Zr film surface by such treatment. Such ZrO can also be used as a photocatalytic film.

そして、紫外線照射工程（Ｓ１３０）として、電解めっき用のめっき液にＴｉＯ_２膜２４６を浸漬させた状態でＴｉＯ_２膜２４６に紫外線を照射する。ＴｉＯ_２膜２４６に紫外線を照射することで図示しないＣｕのシード膜を例えば１５ｎｍ形成する。そして、電解めっき及びアニール工程（Ｓ１３２）として、めっき槽内で引き続き、シード膜をカソード極として、電解めっきによる電気化学成長法によりＣｕ膜２６２をヴィアホール及びトレンチ内及び基板２００表面に堆積させる。そして、Ｃｕ膜２６２を堆積させた後にデガス処理とアニール処理を行なう。デガス処理は、減圧下で、例えば、２５０℃の温度条件で３０秒間行う。これにより、Ｈ_２ＯやＯ_２を排出する。続いて、Ｈ_２雰囲気下において例えば３５０℃でアニール処理を６０秒間行ってＣｕを還元する。そして、研磨工程（Ｓ１３４）として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積したシード膜を含むＣｕ膜２６２とＴｉＯ_２膜２４６を含むＴｉ膜２４４を研磨除去して、図８に示すように平坦化する。以上のようにして、ヴィアプラグと上層配線を同時に埋め込んだデュアルダマシン配線を形成することができる。 Then, as an ultraviolet irradiation step (S130), it is irradiated with ultraviolet rays TiO ₂ film 246 in a state of being immersed TiO ₂ film 246 in a plating solution for electrolytic plating. By irradiating the TiO ₂ film 246 with ultraviolet light, a Cu seed film (not shown) is formed to a thickness of 15 nm, for example. Then, as an electrolytic plating and annealing step (S132), a Cu film 262 is deposited on the via hole and trench and on the surface of the substrate 200 by an electrochemical growth method using electrolytic plating with the seed film as a cathode electrode in the plating tank. Then, after depositing the Cu film 262, degassing and annealing are performed. The degas treatment is performed under reduced pressure, for example, at a temperature condition of 250 ° C. for 30 seconds. Thereby, H ₂ O and O ₂ are discharged. Subsequently, Cu is reduced by performing an annealing process at 350 ° C. for 60 seconds in an H ₂ atmosphere. Then, as the polishing step (S134), the surface of the substrate 200 is polished by CMP, and the Cu film 262 including the seed film deposited on the surface other than the opening and the Ti film 244 including the TiO ₂ film 246 are polished and removed. Then, planarization is performed as shown in FIG. As described above, the dual damascene wiring in which the via plug and the upper layer wiring are simultaneously embedded can be formed.

以上のようにして、多層配線を形成後、図示しないＳｉＣキャップ膜を形成し、その後、パッシベ−ション膜として、ｄ−ＴＥＯＳ、ｐ−ＳｉＮを形成する。そして、更にＡｌパッドを形成することにより、Ｃｕを大気に触れさせること無くＡｌ電極を多層配線構造の表層に形成すればよい。   After the multilayer wiring is formed as described above, a SiC cap film (not shown) is formed, and then d-TEOS and p-SiN are formed as a passivation film. Then, by further forming an Al pad, an Al electrode may be formed on the surface layer of the multilayer wiring structure without exposing Cu to the atmosphere.

実施の形態２．
実施の形態１では、Ｔｉ膜２４０，２４４の露出面（表面）側の一部を酸化させることによりＴｉＯ_２膜２４２，２４６を形成したが、これに限るものではない。実施の形態２では、絶縁膜側（裏面側）の一部を酸化させることによりＴｉＯ_２膜２４２，２４６を形成する場合について説明する。半導体装置の製造方法の要部工程を表すフローチャートは、図１と同様である。また、ＴｉＯ_２膜形成工程（Ｓ１１０）及びＴｉＯ_２膜形成工程（Ｓ１２８）の内容以外は、実施の形態１で説明した内容と同様である。 Embodiment 2. FIG.
In the first embodiment, the TiO ₂ films 242 and 246 are formed by oxidizing a part of the exposed surfaces (front surfaces) of the Ti films 240 and 244. However, the present invention is not limited to this. In the second embodiment, the case where the TiO ₂ films 242 and 246 are formed by oxidizing part of the insulating film side (back surface side) will be described. The flowchart showing the main steps of the semiconductor device manufacturing method is the same as that shown in FIG. The contents other than the contents of the TiO ₂ film formation step (S110) and the TiO ₂ film formation step (S128) are the same as those described in the first embodiment.

図９は、実施の形態２におけるＴｉＯ_２膜形成工程（Ｓ１１０）と研磨工程（Ｓ１３４）終了後の半導体装置の工程断面図である。 FIG. 9 is a process cross-sectional view of the semiconductor device after completion of the TiO ₂ film forming process (S110) and the polishing process (S134) in the _second embodiment.

図９（ａ）において、ＴｉＯ_２膜形成工程（Ｓ１１０）として、図１のＴｉ膜形成工程（Ｓ１０８）後の状態からＯ_２を供給せずにＴｉ膜２４０が表面に形成された基板２００を例えば４００℃以下で加熱することで、Ｔｉ膜２４０のｌｏｗ−ｋ膜２２０側の一部に光触媒膜となるＴｉＯ_２膜２４２を形成する。 9A, as the TiO ₂ film forming step (S110), the substrate 200 on which the Ti film 240 is formed on the surface without supplying O ₂ from the state after the Ti film forming step (S108) of FIG. For example, by heating at 400 ° C. or lower, a TiO ₂ film 242 serving as a photocatalytic film is formed on a part of the Ti film 240 on the low-k film 220 side.

図１０は、実施の形態２におけるＴｉＯ_２膜の形成の様子を説明するための概念図である。ＴｉＯ_２膜２４２は、Ｔｉ膜２４０がｌｏｗ−ｋ膜２２０中の酸化成分によりｌｏｗ−ｋ膜２２０側から酸化されることによって形成される。例えば、加熱された状態でｌｏｗ−ｋ膜２２０中のＨ_２ＯやＯ_２がＴｉ膜２４０と接触することでＴｉＯ_２膜２４２が形成される。ここでは、開口部１５０の側壁にＴｉＯ_２膜２４２が散らばって形成される。ｌｏｗ−ｋ膜２２０中の酸化成分によりＴｉ膜２４０の一部を酸化させることでＯ_２コストを低減することができる。 FIG. 10 is a conceptual diagram for explaining how the TiO ₂ film is formed in the _second embodiment. The TiO ₂ film 242 is formed by oxidizing the Ti film 240 from the low-k film 220 side by an oxidizing component in the low-k film 220. For example, the TiO ₂ film 242 is formed when H ₂ O or O ₂ in the low-k film 220 comes into contact with the Ti film 240 in a heated state. Here, the TiO ₂ film 242 is scattered and formed on the side wall of the opening 150. O ₂ cost can be reduced by oxidizing a part of the Ti film 240 with the oxidizing component in the low-k film 220.

そして、以下、紫外線照射工程（Ｓ１１２）からＴｉ膜形成工程（Ｓ１２６）までが実施の形態１と同様に実施される。そして、ＴｉＯ_２膜形成工程（Ｓ１２８）も実施の形態２におけるＴｉＯ_２膜形成工程（Ｓ１１０）と同様に実施される。そして、残りの紫外線照射工程（Ｓ１３０）から研磨工程（Ｓ１３４）が実施の形態１と同様に実施される。以上のように各工程を実施することにより図９（ｂ）に示す多層配線を形成することができる。 Then, the ultraviolet irradiation process (S112) to the Ti film forming process (S126) are performed in the same manner as in the first embodiment. The TiO ₂ film forming step (S128) is also performed in the same manner as the TiO ₂ film forming step (S110) in the _second embodiment. Then, the remaining ultraviolet irradiation step (S130) to polishing step (S134) are performed in the same manner as in the first embodiment. By performing each step as described above, the multilayer wiring shown in FIG. 9B can be formed.

実施の形態２では、開口部１５０の底面にＴｉＯ_２膜２４２が形成されないが、上述したように、ＴｉＯ_２膜２４２は、紫外線が照射されると等方的に電子を放射するため、開口部１５０の底面にＴｉＯ_２膜２４２が形成されなくても、実施の形態１と同様、シード膜２５０を膜切れなく均一に形成することができる。 In Embodiment 2, the TiO ₂ film 242 is not formed on the bottom surface of the opening 150. However, as described above, the TiO ₂ film 242 emits electrons isotropically when irradiated with ultraviolet rays. Even if the TiO ₂ film 242 is not formed on the bottom surface of 150, the seed film 250 can be uniformly formed without film breakage as in the first embodiment.

実施の形態３．
実施の形態１，２では、Ｔｉ膜２４０，２４４を形成後、一部を酸化させることでＴｉＯ_２膜２４２，２４６を形成したが、これに限るものではない。実施の形態３では、他の方法でＴｉＯ_２膜２４２，２４６を形成する場合について説明する。半導体装置の製造方法の要部工程を表すフローチャートは、図１と同様である。また、ＴｉＯ_２膜形成工程（Ｓ１１０）及びＴｉＯ_２膜形成工程（Ｓ１２８）の内容以外は、実施の形態１で説明した内容と同様である。 Embodiment 3 FIG.
In the first and second embodiments, after the Ti films 240 and 244 are formed, the TiO ₂ films 242 and 246 are formed by partially oxidizing them. However, the present invention is not limited to this. In the third embodiment, a case where the TiO ₂ films 242 and 246 are formed by another method will be described. The flowchart showing the main steps of the semiconductor device manufacturing method is the same as that shown in FIG. The contents other than the contents of the TiO ₂ film formation step (S110) and the TiO ₂ film formation step (S128) are the same as those described in the first embodiment.

図１１は、実施の形態３におけるＴｉＯ_２膜形成工程（Ｓ１１０）と研磨工程（Ｓ１３４）終了後の半導体装置の工程断面図である。 FIG. 11 is a process sectional view of the semiconductor device after the TiO ₂ film formation process (S110) and the polishing process (S134) in the third embodiment.

図１１（ａ）において、ＴｉＯ_２膜形成工程（Ｓ１１０）として、図１のＴｉ膜形成工程（Ｓ１０８）後の状態から、スパッタ法の一種であるＳＩＳ（Ｓｅｌｆ ｉｏｎｉｚｅｄ Ｓｐｕｔｔｅｒ）法を用いて、Ｔｉ膜２４０上の一部に光触媒膜となるＴｉＯ_２膜２４２を形成する。このように、スパッタ法でＴｉＯ_２膜２４２を形成しても好適である。 In FIG. 11A, as a TiO ₂ film formation step (S110), a SIS (Self ionized Sputter) method, which is a kind of sputtering method, is used from the state after the Ti film formation step (S108) in FIG. A TiO ₂ film 242 serving as a photocatalytic film is formed on a part of the film 240. As described above, it is preferable to form the TiO ₂ film 242 by sputtering.

或いは、Ｔｉ膜形成工程（Ｓ１０８）でＴｉ膜２４０を形成する際に、Ｏ_２ガスを微量流すことで、Ｔｉ膜２４０上の一部或いはＴｉ膜２４０中の一部に光触媒膜となるＴｉＯ_２膜２４２を形成しても好適である。かかる場合には、Ｔｉ膜形成工程（Ｓ１０８）とＴｉＯ_２膜形成工程（Ｓ１１０）とを同時に行うことになる。よって、工程数を減らすことができる。 Alternatively, Ti film in forming a forming step (S108) in the Ti film 240, _{O 2} gas by flowing traces, TiO ₂ as a photocatalyst film in part of the part or the Ti film 240 on the Ti film 240 It is also preferable to form the film 242. In such a case, the Ti film forming step (S108) and the TiO ₂ film forming step (S110) are performed simultaneously. Therefore, the number of processes can be reduced.

以上のようにＴｉＯ_２膜形成工程（Ｓ１１０）を実施しても、実施の形態１と同様、開口部１５０の側壁及び底面にＴｉＯ_２膜２４２が散らばって形成される。そして、以下、紫外線照射工程（Ｓ１１２）からＴｉ膜形成工程（Ｓ１２６）までが実施の形態１と同様に実施される。そして、ＴｉＯ_２膜形成工程（Ｓ１２８）も実施の形態３におけるＴｉＯ_２膜形成工程（Ｓ１１０）と同様に実施される。そして、残りの紫外線照射工程（Ｓ１３０）から研磨工程（Ｓ１３４）が実施の形態１と同様に実施される。以上のように各工程を実施することにより図１１（ｂ）に示す多層配線を形成することができる。 Even if the TiO ₂ film forming step (S110) is performed as described above, the TiO ₂ film 242 is scattered and formed on the side wall and the bottom surface of the opening 150 as in the first embodiment. Then, the ultraviolet irradiation process (S112) to the Ti film forming process (S126) are performed in the same manner as in the first embodiment. The TiO ₂ film formation step (S128) is also performed in the same manner as the TiO ₂ film formation step (S110) in the third embodiment. Then, the remaining ultraviolet irradiation step (S130) to polishing step (S134) are performed in the same manner as in the first embodiment. By performing each step as described above, the multilayer wiring shown in FIG. 11B can be formed.

実施の形態３におけるＴｉＯ_２膜形成工程（Ｓ１１０）によって、ＴｉＯ_２膜２４２を形成しても実施の形態１と同様にシード膜２５０を膜切れなく均一に形成することができる。 Even if the TiO ₂ film 242 is formed by the TiO ₂ film forming step (S110) in the third embodiment, the seed film 250 can be uniformly formed without film breakage as in the first embodiment.

以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。   The embodiments have been described above with reference to specific examples. However, the present invention is not limited to these specific examples.

また、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。   In addition, the film thickness of the interlayer insulating film and the size, shape, number, and the like of the opening can be appropriately selected from those required for the semiconductor integrated circuit and various semiconductor elements.

その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置の製造方法は、本発明の範囲に包含される。   In addition, all methods of manufacturing a semiconductor device that include the elements of the present invention and whose design can be changed as appropriate by those skilled in the art are included in the scope of the present invention.

また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれ得ることは言うまでもない。   Further, for the sake of simplicity of explanation, techniques usually used in the semiconductor industry, such as a photolithography process, cleaning before and after processing, are omitted, but it goes without saying that these techniques may be included.

実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。3 is a flowchart showing a main part of a method for manufacturing a semiconductor device in the first embodiment. 図１のフローチャートに対応して実施される工程を表す工程断面図である。It is process sectional drawing showing the process implemented corresponding to the flowchart of FIG. 図１のフローチャートに対応して実施される工程を表す工程断面図である。It is process sectional drawing showing the process implemented corresponding to the flowchart of FIG. 実施の形態１における電解めっき装置内で紫外線照射を行う場合の装置構成の一例を示す概念図である。It is a conceptual diagram which shows an example of an apparatus structure in the case of performing ultraviolet irradiation in the electrolytic plating apparatus in Embodiment 1. FIG. 実施の形態１における紫外線ランプの一例を示す概念図である。FIG. 3 is a conceptual diagram illustrating an example of an ultraviolet lamp in the first embodiment. 実施の形態１におけるシード膜形成のプロセスを説明するための概念図である。FIG. 3 is a conceptual diagram for explaining a process of forming a seed film in the first embodiment. 図４に示す装置で電解めっきを行う場合を説明するための概念図である。It is a conceptual diagram for demonstrating the case where electrolytic plating is performed with the apparatus shown in FIG. 図１の研磨工程（Ｓ１３４）が終了した段階での半導体装置の工程断面図である。FIG. 2 is a process cross-sectional view of the semiconductor device at a stage where the polishing process (S134) of FIG. 1 has been completed. 実施の形態２におけるＴｉＯ_２膜形成工程（Ｓ１１０）と研磨工程（Ｓ１３４）終了後の半導体装置の工程断面図である。It is a process cross-sectional view of TiO ₂ film formation process (S110) and the polishing step (S134) the semiconductor device after completion of the second embodiment. 実施の形態２におけるＴｉＯ_２膜の形成の様子を説明するための概念図である。FIG. 10 is a conceptual diagram for explaining how a TiO ₂ film is formed in the _second embodiment. 実施の形態３におけるＴｉＯ_２膜形成工程（Ｓ１１０）と研磨工程（Ｓ１３４）終了後の半導体装置の工程断面図である。It is a process cross-sectional view of TiO ₂ film formation process (S110) and the polishing step (S134) the semiconductor device after completion of the third embodiment.

符号の説明Explanation of symbols

１５０ 開口部、２００，３００ 基板、２２０ ｌｏｗ−ｋ膜、２４０，２４４ Ｔｉ膜、２４２，２４６ ＴｉＯ_２膜、２５０ シード膜、２６０ Ｃｕ膜、５０２ めっき液、５３２ 紫外線 150 opening, 200,300 substrate, 220 low-k film, 240,244 Ti film, 242,246 TiO ₂ film, 250 seed film, 260 Cu film, 502 plating solution, 532 UV

Claims (5)

基体上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を形成する工程と、
前記開口部内に光触媒膜を形成する工程と、
銅（Ｃｕ）を含有する溶液に前記光触媒膜を浸漬させた状態で前記光触媒膜にエネルギー線を照射して前記開口部内の前記光触媒膜上にＣｕを堆積させる工程と、
を備えたことを特徴とする半導体装置の製造方法。 Forming an insulating film on the substrate;
Forming an opening in the insulating film;
Forming a photocatalytic film in the opening;
Irradiating the photocatalyst film with energy rays in a state where the photocatalyst film is immersed in a solution containing copper (Cu) to deposit Cu on the photocatalyst film in the opening;
A method for manufacturing a semiconductor device, comprising: 前記光触媒膜として、酸化チタン（ＴｉＯ_２）膜を用いることを特徴とする請求項１記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 1, wherein a titanium oxide (TiO ₂ ) film is used as the photocatalytic film. 前記溶液は、電解めっき液であり、電解めっき法により前記開口部内全体をＣｕで埋め込む工程をさらに備えたことを特徴とする請求項１又は２記載の半導体装置の製造方法。   3. The method of manufacturing a semiconductor device according to claim 1, wherein the solution is an electrolytic plating solution, and further includes a step of filling the entire inside of the opening with Cu by an electrolytic plating method. 前記光触媒膜を形成する前に、前記開口部内にチタン（Ｔｉ）膜を形成する工程をさらに備え、
前記ＴｉＯ_２膜は、前記Ｔｉ膜が前記絶縁膜中の酸化成分により前記絶縁膜側から酸化されることによって形成されることを特徴とする請求項２記載の半導体装置の製造方法。 Before forming the photocatalytic film, further comprising a step of forming a titanium (Ti) film in the opening,
_{3. The} method of manufacturing a semiconductor device according to claim 2, wherein the TiO ₂ film is formed by oxidizing the Ti film from the insulating film side by an oxidizing component in the insulating film. 前記ＴｉＯ_２膜は、アナターゼ型の結晶構造を有することを特徴とする請求項２又は４記載の半導体装置の製造方法。 The method of manufacturing a semiconductor device according to claim 2, wherein the TiO ₂ film has an anatase type crystal structure.

Images