JP2010001505A

JP2010001505A - 成膜装置および成膜方法

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Publication number: JP2010001505A
Application number: JP2008158921A
Authority: JP
Inventors: Takeshi Nakamuta; 雄中牟田; Masahiro Matsumoto; 昌弘松本; Noriaki Tani; 典明谷
Original assignee: Ulvac Inc
Current assignee: Ulvac Inc
Priority date: 2008-06-18
Filing date: 2008-06-18
Publication date: 2010-01-07
Anticipated expiration: 2028-06-18
Also published as: JP5142849B2

Abstract

【課題】はんだ等の低融点金属を含有する合金膜を、含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜できる成膜装置および成膜方法を提供する。
【解決手段】減圧雰囲気とした空間内に、低融点金属を含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、前記低融点金属を含有する合金膜をスパッタ法により形成する成膜装置であって、前記カソード電極にＤＣパルス電圧Ｅｋを印加する電源手段を少なくとも備えたことを特徴とする成膜装置。
【選択図】図４

Description

本発明は、電気回路を有する半導体装置等を構成する基板に、はんだ等の低融点金属を含有する合金膜をスパッタ法により形成する成膜装置および成膜方法に関する。

従来、電気回路を有する半導体装置において、錫（Ｓｎ）と鉛（Ｐｂ）を主成分として銀（Ａｇ）を含有した合金（Ａｇ−Ｓｎ−Ｐｂ合金）のはんだ層を形成する場合には、真空蒸着装置が使用されていた（例えば特許文献１，２参照）。

例えば、基板の厚み方向にも通電路（電気回路）を有するパワーデバイスでは、基板の裏面に裏面電極を設ける。この裏面電極は、例えば、Ｓｉ基板裏面上に、第１導電膜としてＡｌ膜、第２導電膜としてＴｉ膜、第３導電膜としてＮｉ膜、第４導電膜としてＡｕ膜またはＡｇ膜を形成し、この第４導電膜上に、はんだ層としてＡｇ−Ｓｎ−Ｐｂ合金膜を形成する。

上記裏面電極の形成では、マグネトロンスパッタ装置において第１〜第４導電膜を積層形成した基板を、一度大気中に取り出し、真空蒸着装置に移載して、はんだ層を形成する。なお、第４導電膜（Ａｕ膜またはＡｇ膜）は、スパッタ装置から真空蒸着装置に基板を移送する際の大気による酸化を防止する酸化防止膜して設けられる。

［はんだ層の成膜に真空蒸着を使用する理由］
このような従来技術において、はんだ層を真空蒸着装置によって形成していたのは、以下の理由による。まず、Ａｇ−Ｓｎ−Ｐｂ合金のはんだ層のように、Ｐｂ等の低融点金属を含有する合金を、ＤＣスパッタ装置によって形成しようとすると、基板温度の上昇に起因して蒸気圧の高い低融点金属が蒸発してしまう。はんだ層およびその成膜に使用するターゲットは、ＳｎおよびＰｂを主成分とするが、Ｐｂが低融点金属であるために、基板にスパッタされたＰｂの遊離の度合がＳｎのそれよりも高い。このため、低融点金属のスパッタレートがその他の金属のそれよりも低くなり、合金ターゲットの含有金属組成（ターゲット組成）と成膜された合金膜の含有金属組成（膜組成）との間に組成ずれが発生する。なお、このような組成比のずれは、真空蒸着装置では生じない。

さらに、はんだ層は一般に厚く（例えば１０μｍ以上）形成されるため、はんだ層の成膜には、成膜レートの高い成膜法を使用する必要がある。しかし、このような厚い膜をＤＣスパッタ装置で形成しようとすると、基板の温度上昇を生じ、基板にスパッタリングされたＰｂやＳｎが遊離してしまうため、成膜レートが低下する。このようなレートの低下は、真空蒸着では生じない。なお、ＲＦスパッタ装置で形成する場合には、はんだ層の成膜レートは、一般に真空蒸着装置のそれよりも低い。

ＤＣスパッタ装置において、静電チャックを使用して基板を冷却すれば、成膜レートを改善することはできるが、ＰｂのスパッタレートがＳｎのそれよりも低いことに起因するはんだ層の組成比のずれを改善することはできない。
特許第２９１０７８３号公報特開平７−５１８８６号公報

上記従来の技術では、電極の積層構造を形成するにあたり、スパッタ装置から真空蒸着装置に基板を移動しなければならないため、本来不要である、酸化防止膜としての第４の導電膜を形成している。この酸化防止膜の材料には、ＡｕまたはＡｇを使用するため、最近の貴金属値段の高騰によってコストが大変かかっていた。また、はんだ層を真空蒸着法によって成膜するため、人が専用のホルダーに１枚ずつセットする。このとき、近年では薄ウエハー化が進んでいるため、ハンドリングのミスによって基板の破損の問題が起きていた。

このため、はんだ層のような低融点金属を含有する合金膜についても、第１導電膜〜第３導電膜と同様に、スパッタ装置によって組成ずれを生じることなく、高い成膜レートで成膜できるようにすることが望まれる。

本発明は、このような従来の課題を解決するためになされたものであり、はんだ等の低融点金属を含有する合金膜を、含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜できる成膜装置および成膜方法を提供することを目的とするものである。

本発明の成膜装置は、減圧雰囲気とした空間内に、低融点金属を含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、前記低融点金属を含有する合金膜をスパッタ法により形成する成膜装置であって、前記カソード電極にＤＣパルス電圧を印加する電源手段を少なくとも備えたことを特徴とするものである。

また、本発明の成膜方法は、減圧雰囲気とした空間内に、銀（Ａｇ）と錫（Ｓｎ）と鉛（Ｐｂ）とを含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、ＡｇとＳｎとＰｂとを含有する合金膜をスパッタ法により形成する成膜装置を用いた成膜方法であって、前記カソード電極にＤＣパルス電圧を印加することを特徴とするものである。

本発明によれば、カソード電極にＤＣパルス電圧を印加するＤＣパルススパッタによって、低融点金属を含有する合金膜を成膜することにより、含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく低融点金属を含有する合金膜を成膜することができるという効果がある。これにより、１つの成膜装置内において、基板を大気に一度も暴露させることなく、例えば、第１導電膜、第２導電膜、第３導電膜、はんだ層を積層形成することが可能となるので、従来酸化防止膜として設けていた第４導電膜を設ける必要がなくなり、第４導電膜として使用していた貴金属（ＡｕまたはＡｇ）のコストを低減できるとともに、第４導電膜を成膜する際の手間や基板の破損などを低減できる。

以下、本発明を、図面を参照して詳細に説明するが、本発明はこれに限定されるものではなく、本発明の主旨を逸脱しない範囲において種々の変更が可能である。

実施の形態１
図１は本発明の実施の形態１のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図１において、半導体装置１０は、基板１１と、電気回路１２と、第１導電膜１３と、第２導電膜１４と、第３導電膜１５と、はんだ層１６とを備えている。この半導体１０において、第１導電膜１３と、第２導電膜１４と、第３導電膜１５と、はんだ層１６とは、裏面電極１７を構成している。

図１の半導体装置１０は、基板１１の一方の面（表面）および基板１１の内部に電気回路１２を有しており、基板１１の他方の面（裏面、被製膜面）に裏面電極１７を有している。この裏面電極１７は、第１導電膜１３、第２導電膜１４、第３導電膜１５、およびはんだ層１６を、この順に基板１１の裏面に積層形成したものである。このように、基板裏面に電極を設ける構成の半導体装置には、例えばパワーデバイスがある。

基板１１は、例えばシリコン（Ｓｉ）基板である。第１導電膜１３は、例えば、アルミ（Ａｌ）膜、またはＳｉを含有するＡｌ膜（Ｓｉ−Ａｌ膜）であり、基板裏面のｐ型Ｓｉの拡散層として機能する。第２導電膜１４は、例えばチタン（Ｔｉ）膜であり、第３導電膜金属の拡散を防止するバリア層として機能する。第３導電膜１５は、例えば、ニッケル（Ｎｉ）膜、またはバナジウム（Ｖ）を含有するＮｉ膜（Ｖ−Ｎｉ膜）であり、はんだ層１６との密着性を向上させる膜として機能する。はんだ層１６は、錫（Ｓｎ）および鉛（Ｐｂ）を主成分として銀（Ａｇ）を含有する合金ターゲット（Ａｇ−Ｓｎ−Ｐｂ合金ターゲット）を使用して成膜されたものである。

図２は本発明の実施の形態１のスパッタ装置の構成を示す模式平面図であり、半導体装置１０に裏面電極１７を積層形成するためのものである。図２において、スパッタ装置１００は、基板（ウエハー）の搬送室Ｔ０と、それぞれスパッタ処理をする４つのスパッタ室Ｓ０，Ｓ１，Ｓ２，Ｓ３と、ロードロック室Ｌ／ＵＬと、基板の移載機Ｔ１とを備えている。ここで、スパッタ室Ｓ３は、はんだ層１６を形成するスパッタ室である。このスパッタ装置１００は、例えばマグネトロンスパッタ装置である。

図２のスパッタ装置１００において、搬送室Ｔ０は、ハンドラＨ０を有している。ハンドラＨ０は、基板を保持したまま移動し、スパッタ室間あるいはスパッタ室とロードロック室Ｌ／ＵＬの間で、基板を搬送する。また、移載機Ｔ１は、ハンドラＨ１と、基板（ウエハー）のカセットＣ１，Ｃ２とを有している。ハンドラＨ１は、基板を保持したまま移動し、カセットにセットされた基板をロードロック室Ｌ／ＵＬに搬入し、スパッタ処理された基板をロードロック室Ｌ／ＵＬから搬出してカセットに戻す。

なお、スパッタ装置１００では、搬送室Ｔ０とスパッタ室Ｓ０，Ｓ１，Ｓ２，Ｓ３の間、搬送室Ｔ０とロードロック室Ｌ／ＵＬの間、およびロードロック室Ｌ／ＵＬと移載機Ｔ１の間に、それぞれバルブ機構が設けられており、室間の真空度・雰囲気を遮断できる構成となっている。

［スパッタ装置１００においてのＤＣパルススパッタおよび静電チャックによるはんだ層の形成］
このようなスパッタ装置１００において、スパッタ室Ｓ３では、電極に、ＤＣ電圧（直流電圧）ではなく、ＤＣパルス電圧を印加するＤＣパルススパッタによって、はんだ層１６を基板１１の上に形成する。また、スパッタ室Ｓ３では、基板１１をセットする静電チャックに温度制御部が設けられており、この静電チャックによって、基板１１の温度上昇を抑えつつ、はんだ層１６を形成する。静電チャックに設けられた温度制御部は、基板１１の温度を調整制御可能であり、スパッタ処理時には基板１１を冷却して所定の温度に保持する。

［ＤＣスパッタ電源ユニット］
図３はスパッタ室Ｓ３内に配置されている電極にＤＣパルス電圧を印加するＤＣパルス電源ユニットの構成を示す模式ブロック図である。図３において、ＤＣパルス電源ユニット５０は、ＤＣ電源５１と、ＯＦＦパルス電源５２と、印加電圧生成部５３と、制御部５４とを備えている。なお、ＤＣパルス電源ユニット５０は、ＤＣ電源ユニットとしても使用可能であるため、他のスパッタ室Ｓ０，Ｓ１，Ｓ２内の電極に電圧を印加する電源ユニットして使用することもできる。

このＤＣパルス電源ユニット５０の出力電圧は、スパッタ室Ｓ３内のカソード電極６０に印加される。また、スパッタ室Ｓ３内のアノード電極７０は接地されている。従って、アノード電極７０の電位Ｅａは基準電位（０電位）であり、カソード電極６０の電位ＥｋはＤＣパルス電源ユニット５０の出力電位である。

［ＤＣパルス］
図４はＤＣパルス電源ユニット５０の出力電圧波形を説明するタイムチャートであり、（ａ）はＤＣパルススパッタ時に電極に印加するＤＣパルス電圧、（ｂ）はＤＣスパッタ時に電極に印加するＤＣ電圧である。

図４（ａ）に示すように、ＤＣパルス電源ユニット５０によって生成されるＤＣパルスの周期はｔ０であり、この周期ｔ０の内、期間ｔ１がＤＣパルスのＯＦＦ期間であり、残りの期間ｔ２がＤＣパルスのＯＮ期間である。ＯＮ期間ｔ２ではカソード電位Ｅｋは負の電位Ｅｋ１であるが、ＯＦＦ期間ｔ１ではカソード電位Ｅｋは正または０のＯＦＦパルス電位Ｅｋ０（図４（ａ）では電位Ｅｋ０は正電位）である。一方、図４（ｂ）に示すように、ＤＣパルス電源ユニット５０をＤＣ電源として機能させた場合には、カソード電位Ｅｋは負の固定電位Ｅｋ２となる。

図３のＤＣパルス電源ユニット５０の動作について説明する。ＤＣ電源５１は、制御部５４から送信される波高値制御信号に従って、負電位Ｅｋ１を生成し、ＯＦＦパルス電源５２は、制御部５４から送信される波高値制御信号に従って、ＯＦＦパルス電位（正電位または０電位）Ｅｋ０を生成し、これらの電位Ｅｋ１，Ｅｋ０をそれぞれ印加電圧生成部５３に出力する。なお、電位Ｅｋ１，Ｅｋ０の値は、上記波高値制御信号によって可変設定可能である。

印加電圧生成部５３は、制御部５４から送信される切換制御信号に従って、ＯＮ期間ｔ２では電位Ｅｋ１を、ＯＦＦ期間ｔ１では電位Ｅｋ０を、切り換えて出力する。これにより、カソード電極６０には、ＤＣパルスＥｋ（図４（ａ）参照）が印加される。なお、ＤＣパルスＥｋのＯＦＦデューティー比ｔ１／ｔ０は、上記切換制御信号によって、例えば０％〜５０％の間で可変設定可能である。図４（ａ）ではＯＦＦデューティー比ｔ１／ｔ０を２０％に設定しているが、このＯＦＦデューティー比ｔ１／ｔ０は１０％〜３０％の範囲内に設定することが望ましい。また、ＤＣパルスＥｋの周波数（１／ｔ０）も、上記切換制御信号によって、例えば５０Ｈｚ〜２５０Ｈｚの間で可変設定可能である

一方、ＤＣパルス電源ユニット５０をＤＣ電源として使用するときは、印加電圧生成部５３は、ＤＣ電源５１で生成された電位Ｅｋ２（図４（ｂ）参照）のみを継続して、カソード印加電位Ｅｋとして出力する。

［スパッタ装置１００においての裏面電極１７の形成手順］
（基板の搬入）
まず、電気回路１２を有するＳｉ基板（ウエハー）１１を移載機Ｔ１内のカセットＣ１にセットする。そして、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、上記カセットＣ１にセットした基板１１をハンドラＨ１によってカセットＣ１からロードロック室Ｌ／ＵＬ内に移送する。

次に、ロードロック室Ｌ／ＵＬと移載機Ｔ１の間のバルブ機構を閉じ、ロードロック室Ｌ／ＵＬを１０ｅ−３Ｐａまで真空排気する。そして、ロードロック室Ｌ／ＵＬと搬送室Ｔ０の間のバルブ機構を開き、搬送室Ｔ０内のハンドラＨ０によって基板１１を搬送室Ｔ０内に搬入し、ロードロック室Ｌ／ＵＬとの間のバルブ機構を閉じる。

（第１導電膜１３の成膜、スパッタ室Ｓ０）
次に、搬送室Ｔ０とスパッタ室Ｓ０との間のバルブ機構を開き、ハンドラＨ０によって基板１１を搬送室Ｔ０からスパッタ室Ｓ０内に搬送する。そして、スパッタ室Ｓ０において、第１導電膜１３となるＡｌ膜もしくはＳｉ−Ａｌ膜を成膜する。スパッタ室Ｓ０の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、アルゴン（Ａｒ）流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、ＡｌターゲットまたはＳｉ−Ａｌ合金ターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２００ｎｍ〜１μｍのＡｌ膜またはＳｉ−Ａｌ膜を形成する。そして、成膜終了後、搬送室Ｔ０との間のバルブ機構を開き、裏面（被成膜面）に第１導電膜１３を成膜したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ０より搬送室Ｔ０に戻し、スパッタ室Ｓ０との間のバルブ機構を閉じる。

（第２導電膜１４の成膜、スパッタ室Ｓ１）
次に、搬送室Ｔ０とスパッタ室Ｓ１との間のバルブ機構を開き、ハンドラＨ０によってＳｉ基板１１を搬送室Ｔ０からスパッタ室Ｓ１内に搬送する。そして、スパッタ室Ｓ１において、第２導電膜１４となるＴｉ膜を成膜する。スパッタ室Ｓ１の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ｔｉターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２０ｎｍ〜２００ｎｍのＴｉ膜を成膜する。そして、成膜終了後、搬送室Ｔ０との間のバルブ機構を開き、裏面（被成膜面）に第１導電膜１３および第２導電膜１４を積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ１より搬送室Ｔ０に戻し、スパッタ室Ｓ１との間のバルブ機構を閉じる。

（第３導電膜１５の成膜、スパッタ室Ｓ２）
次に、搬送室Ｔ０とスパッタ室Ｓ２との間のバルブ機構を開き、ハンドラＨ０によってＳｉ基板１１を搬送室Ｔ０からスパッタ室Ｓ２内に搬送する。そして、スパッタ室Ｓ２において、第３導電膜１５となるＮｉ膜もしくはＶ−Ｎｉ膜を成膜する。スパッタ室Ｓ２の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、ＮｉターゲットまたはＶ−Ｎｉ合金ターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２００ｎｍ〜８００ｎｍのＮｉ膜もしくはＶ−Ｎｉ膜を形成する。そして、成膜終了後、搬送室Ｔ０との間のバルブ機構を開き、裏面（被成膜面）に第１導電膜１３と第２導電膜１４と第３導電膜１５とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ２より搬送室Ｔ０に戻し、スパッタ室Ｓ２との間のバルブ機構を閉じる。

（はんだ層１６の成膜、スパッタ室Ｓ３）
次に、搬送室Ｔ０とスパッタ室Ｓ３との間のバルブ機構を開き、ハンドラＨ０によってＳｉ基板１１を搬送室Ｔ０からスパッタ室Ｓ３内に搬送する。そして、スパッタ室Ｓ３において、ＳｎおよびＰｂを主成分としてＡｇを含有するはんだ層１６を成膜する。スパッタ室Ｓ３の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ａｇ−Ｓｎ−Ｐｂ合金のはんだターゲット（Ａｇ−Ｓｎ−Ｐｂ合金ターゲット）を使用して、ＤＣパルススパッタ（マグネトロンスパッタ）によって膜厚１０μｍ〜１５μｍのはんだ層を成膜する。そして、成膜終了後、搬送室Ｔ０との間のバルブ機構を開き、裏面（被成膜面）に第１導電膜１３と第２導電膜１４と第３導電膜１５とはんだ層１６とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ３より搬送室Ｔ０に戻し、スパッタ室Ｓ３との間のバルブ機構を閉じる。以上で、半導体装置１０の裏面電極１７（図１参照）のスパッタ成膜を終了する。

上記はんだ層１６を成膜するＤＣパルススパッタでは、ＤＣパルスのＯＦＦデューティーｔ１／ｔ０（図４参照）は２０％に設定し、ＤＣパルスの周波数１／ｔ０は２５０ｋＨｚに設定した。また、静電チャックの温度制御部によってＳｉ基板１１を冷却することにより、Ｓｉ基板１１の温度を１５０℃以下に保持しつつ、はんだ層を成膜した。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットには、主成分となるＳｎとＰｂのｗｔ％比率がＳｎ：Ｐｂ＝６０：４０であり、これにＡｇが３ｗ％添加された合金ターゲット（Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲット）を使用した。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットは、スパッタ室Ｓ３内のカソード電極６０（図３参照）のアノード電極７０側の面の上に設けられる。また、Ｓｉ基板１１は、アノード電極７０（図３参照）のカソード電極６０側の面の上に、被成膜面である裏面をカソード電極６０側に向けて設けられる。

（成膜された基板の搬出）
その後、ロードロック室Ｌ／ＵＬとの間のバルブ機構を開き、ハンドラＨ０によって、裏面電極１７を形成したＳｉ基板１１を搬送室Ｔ０から搬出し、搬送室Ｔ０とロードロック室Ｌ／ＵＬの間のバルブ機構を閉じる。そして、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、移載機Ｔ１のハンドラＨ１によって、ロードロック室Ｌ／ＵＬ内の上記Ｓｉ基板１１を、カセットＣ２に戻す。

［はんだ層の特性］
図５はＡｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して実施の形態１のスパッタ装置１００によって成膜したはんだ層（静電チャックの温度制御部で基板を冷却しつつＤＣパルススパッタで成膜したはんだ層）の膜厚方向の金属組成分を示す図である。また、図６はＡｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して実施の形態１のスパッタ装置１００によって成膜したはんだ層（静電チャックの温度制御部で基板を冷却しつつＤＣパルススパッタで成膜したはんだ層）の断面ＳＥＭ写真である。この図６のＳＥＭ写真は、下層の第３導電膜１５表面から３μm程度の膜厚位置でのはんだ層１６の写真である。また、図６のＳＥＭ写真の倍率は５０００倍である。従って、はんだ層１６の粒径のサイズは１μm程度である。

図５および図６において、はんだ層となるＡｇ−Ｓｎ−Ｐｂ合金ターゲットには、Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲットを使用した。また、ＤＣパルスのＯＦＦデューティーｔ１／ｔ０（図４参照）は２０％に設定し、ＤＣパルスの周波数１／ｔ０は２５０ｋＨｚに設定し、ＤＣパルスパワー（ＯＮ期間ｔ２のパワー）は３５０Ｗに設定した。また、Ａｒ流量は、２０ｓｃｃｍに設定した。

また、図７はＳｎ−Ｐｂ−Ａｇ合金ターゲットを使用してはんだ層を実施の形態１のＤＣパルススパッタおよび従来のＤＣスパッタで形成した場合のはんだ層の金属組成の比較を示す図であり、（ａ）はＤＣパルススパッタ成膜の場合、（ｂ）はＤＣスパッタ成膜の場合である。この図７の金属組成は、下層の第３導電膜１５表面から１０μm程度の膜厚位置でのはんだ層の組成である。

図７（ａ）のＤＣパルススパッタ成膜の成膜条件は、静電チャック使用のマグネトロンスパッタ、Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲット使用、Ａｒ流量：２０ｓｃｃｍ、ＤＣパルスＯＦＦデューティーｔ１／ｔ０：２０％、ＤＣパルス周波数１／ｔ０：２５０ｋＨｚ、ＤＣパルスパワー（ＯＮ期間ｔ２のパワー）：３５０Ｗである。また、図７（ｂ）のＤＣスパッタ成膜の成膜条件は、静電チャック使用のマグネトロンスパッタ、Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲット使用、Ａｒ流量：２０ｓｃｃｍ、ＤＣパワー：３００Ｗである。つまり、成膜条件の違いは、電源（ＤＣパルス電源であるか、定常的なＤＣ電源であるか、および電源パワー）のみである。

（金属組成）
まず、図７（ａ）と（ｂ）を比較する。Ｓｎを５８．２ｗｔ％、Ｐｂを３８．８ｗｔ％含有するＳｎ−Ｐｂ−Ａｇ合金ターゲットについて、従来のＤＣスパッタによるはんだ層では、Ｓｎを８１．８ｗｔ％含有しているのに、Ｐｂは１５．０ｗｔ％しか含有していない。従って、静電チャックの温度制御部によって基板を冷却しても、低融点金属であるＰｂのスパッタレートの低下は著しい（図７（ｂ）参照）。

これに対し、ＤＣパルススパッタによるはんだ層では、Ｓｎを６６．７ｗｔ％、Ｐｂを３２．１ｗｔ％それぞれ含有している。従って、上記Ｓｎ−Ｐｂ−Ａｇ合金ターゲットと比較すれば、低融点金属であるＰｂの含有率がやや低下しており、ＰｂスパッタレートがＳｎのそれに比較してやや低下している（図７（ａ）参照）。しかしながら、ＤＣパルススパッタによるはんだ層では、低融点金属であるＰｂの含有率が従来のＤＣスパッタのおよそ２倍になっており、低融点金属であるＰｂのスパッタレートの低下を飛躍的に抑えることができている。このように、定常的なＤＣ放電ではなく、ＤＣパルス放電を用いることにより、ＳｎとＰｂの組成比率をターゲットの組成比率に近くできることが判る。

また、図５に示すように、Ｓｎを５８．２ｗｔ％、Ｐｂを３８．８ｗｔ％含有するＳｎ−Ｐｂ−Ａｇ合金ターゲットについて、ＤＣパルススパッタによるはんだ層では、下地膜（第３導電膜）の表面を基準とした膜厚１μｍ，５μｍ，９μｍの位置で、ほぼ一定のＳｎ，Ｐｂ組成を示しており、Ｓｎをおよそ６５ｗｔ％〜６８ｗｔ％、Ｐｂを３２ｗｔ％〜３５ｗｔ％それぞれ含有している。従って、上記Ｓｎ−Ｐｂ−Ａｇ合金ターゲットよりも低融点金属であるＰｂの含有率がやや低下しているが、Ｐｂスパッタレートの膜厚依存性はほとんどないと考えられる。なお、従来のＤＣスパッタでは、膜厚が厚くなるに従って低融点金属であるＰｂの組成比率が低下する。このように、定常的なＤＣ放電ではなく、ＤＣパルス放電を用いることにより、ＳｎとＰｂの組成比率を、膜厚に依存することなく、ターゲットの組成比率に近くできることが判る。

（抵抗）
図６では、ＤＣパルススパッタによって成膜したはんだ層には、Ｓｎ，Ｐｂ（，Ａｇ）が高密度に空隙なくスパッタリングされている様子が判る。従って、ＤＣパルススパッタによるはんだ層の抵抗値は、真空蒸着によって成膜したはんだ層と同等またはこれよりも低抵抗であると考えられる。

ＤＣパルススパッタによって成膜したはんだ層は、ＤＣスパッタによって成膜した組成のずれたはんだ層よりも、抵抗率を低くすることができる。ＤＣスパッタで成膜した膜厚３６５ｎｍのはんだ層では、シート抵抗が０．５９６Ω／□、比抵抗（抵抗率）が２２μΩ・ｃｍであった。これに対し、ＤＣパルススパッタで成膜した膜厚３９３ｎｍのはんだ層では、シート抵抗が０．４６６Ω／□、比抵抗（抵抗率）が１８μΩ・ｃｍであった。

（面内均一性）
スパッタ装置は、一般に、真空蒸着装置よりも大面積の基板に成膜することに適しており、膜厚均一性の高い成膜が可能である。そして、現在主流となっているＳｉウエハーの口径は８インチであって、大口径である。このため、はんだ層をＤＣスパッタによって成膜すると、真空蒸着によって成膜した場合よりも、膜厚の面内均一性を高くすることができる。本発明のスパッタ装置１００のＤＣパルススパッタについても、真空蒸着装置よりも膜厚均一性の高いはんだ層を形成できると考えられる。

（密着性）
スパッタ成膜では、一般に、真空蒸着成膜よりも下層の金属膜や基板との密着性が高い膜を形成することが可能である。そして、ＤＣスパッタによって成膜したはんだ層は、真空蒸着によって成膜したはんだ層よりも下地膜との密着性が高い。このため、ＤＣパルススパッタによって成膜したはんだ層でも、真空蒸着で成膜した場合と同等またはそれ以上の密着性が得られると考えられる。

［基板の冷却］
ＤＣスパッタは、一般に、ＲＦスパッタよりもスパッタレートが高いが、基板の温度が上昇すると、基板に付着した金属が遊離し易くなるので、スパッタレートが低下する。そこで、基板を冷却すれば、基板に付着した金属が遊離し難くなるので、スパッタレートの低下を抑えることができる。この実施の形態１のはんだ層のＤＣパルススパッタでは、ＤＣパルスのＯＦＦ期間ｔ１（図４参照）において基板が冷却され、基板の温度上昇を抑えることができるので、スパッタレートの低下を抑えることができ、ＲＦスパッタよりも高いスパッタレートを確保できる。

さらに、この実施の形態１のはんだ層のＤＣパルススパッタでは、静電チャックの温度制御部によって基板を冷却し、基板温度を１５０℃以下の所定温度に保持しているので、スパッタレートの低下を効果的に抑えることができる。ここで、基板温度を１５０℃以下としているのは、一般的なはんだの融点が１５０℃であり、１５０℃以上の温度になると、薄膜のはんだが蒸発してしまうためである。

以上のように本発明の実施の形態１によれば、カソード電極にＤＣパルス電圧を印加するＤＣパルススパッタによって、低融点金属Ｐｂを含有するはんだ層１６を成膜することにより、はんだ層１６の含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜することができるので、１つのスパッタ装置内において、基板１１を大気に一度も暴露させることなく、裏面電極１７を構成する第１導電膜１３、第２導電膜１４、第３導電膜１５、はんだ層１６を積層形成することが可能となるとともに、従来技術においてはんだ層成膜のための基板の大気暴露時の酸化防止膜として必要であった第４導電膜を設ける必要がない。これにより、はんだ層を成膜するために基板をスパッタ装置から取り出して真空蒸着装置にセットする際の手間や基板の破損などを低減できるとともに、第４導電膜の金属材料として使用していた貴金属（ＡｕまたはＡｇ）のコストを低減できる。

実施の形態２
図８は本発明の実施の形態２のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図８において、半導体装置２０は、基板１１と、電気回路１２と、第２導電膜１４と、第３導電膜１５と、はんだ層１６とを備えている。この半導体２０において、第２導電膜１４と、第３導電膜１５と、はんだ層１６とは、裏面電極２７を構成している。なお、図８において、図１と同様のものには同じ符号を付してある。

半導体装置によっては、裏面電極にｐ型Ｓｉ等の拡散層を設ける必要がないものもある。図８の半導体装置２０は、上記図１の半導体装置１０において、ｐ型Ｓｉ等の拡散層として機能する第１導電膜１３を、裏面電極に設けない構成としたものである。

図９は本発明の実施の形態２のスパッタ装置の構成を示す模式平面図であり、半導体装置２０に裏面電極２７を積層形成するためのものである。図９において、スパッタ装置１００は、基板（ウエハー）の搬送室Ｔ０と、それぞれスパッタ処理をする３つのスパッタ室Ｓ１，Ｓ２，Ｓ３と、ロードロック室Ｌ／ＵＬと、基板の移載機Ｔ１とを備えている。ここで、スパッタ室Ｓ３は、はんだ層１６を形成するスパッタ室である。このスパッタ装置２００は、例えばマグネトロンスパッタ装置である。なお、図９において、図２と同様のものには同じ符号を付してある。

つまり、図９のスパッタ装置２００は、上記実施の形態１のスパッタ装置１００（図２参照）において、第１導電膜をスパッタ成膜するスパッタ室Ｓ０を設けない構成としたものである。

［スパッタ装置２００においての裏面電極２７の形成手順］
（基板の搬入）
まず、電気回路１２を有するＳｉ基板（ウエハー）１１を移載機Ｔ１内のカセットＣ１にセットする。そして、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、上記カセットＣ１にセットした基板１１をハンドラＨ１によってカセットＣ１からロードロック室Ｌ／ＵＬ内に移送する。

（はんだ層１６の成膜、スパッタ室Ｓ３）
次に、搬送室Ｔ０とスパッタ室Ｓ３との間のバルブ機構を開き、ハンドラＨ０によってＳｉ基板１１を搬送室Ｔ０からスパッタ室Ｓ３内に搬送する。そして、スパッタ室Ｓ３において、ＳｎおよびＰｂを主成分としてＡｇを含有するはんだ層１６を成膜する。スパッタ室Ｓ３の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ａｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して、ＤＣパルススパッタ（マグネトロンスパッタ）によって膜厚１０μｍ〜１５μｍのはんだ層を成膜する。そして、成膜終了後、搬送室Ｔ０との間のバルブ機構を開き、裏面（被成膜面）に第１導電膜１３と第２導電膜１４と第３導電膜１５とはんだ層１６とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ３より搬送室Ｔ０に戻し、スパッタ室Ｓ３との間のバルブ機構を閉じる。以上で、半導体装置２０の裏面電極２７（図８参照）のスパッタ成膜を終了する。

上記はんだ層１６を成膜するＤＣパルススパッタでは、ＤＣパルスのＯＦＦデューティーｔ１／ｔ０（図４参照）は２０％に設定し、ＤＣパルスの周波数１／ｔ０は２５０ｋＨｚに設定した。また、静電チャックの温度制御部によってＳｉ基板１１を冷却することにより、Ｓｉ基板１１の温度を１５０℃以下に保持しつつ、はんだ層を成膜した。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットには、Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲットを使用した。

以上のように本発明の実施の形態２によれば、カソード電極にＤＣパルス電圧を印加するＤＣパルススパッタによって、低融点金属Ｐｂを含有するはんだ層１６を成膜することにより、上記実施の形態１と同様の効果を得られ、はんだ層１６の含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜することができるので、１つのスパッタ装置内において、基板１１を大気に一度も暴露させることなく、裏面電極２７を構成する第２導電膜１４、第３導電膜１５、はんだ層１６を積層形成することが可能となるとともに、従来技術においてはんだ層成膜のための基板の大気暴露時の酸化防止膜として必要であった第４導電膜を設ける必要がない。

実施の形態３
図１０は本発明の実施の形態３のスパッタ装置の構成を示す模式平面図であり、上記図１の半導体装置１０に裏面電極１７を積層形成するためのものである。図１０において、スパッタ装置３００は、基板（ウエハー）の搬送室Ｔ０と、それぞれスパッタ処理をする３つのスパッタ室Ｓ１，Ｓ２，Ｓ３と、ロードロック室Ｌ／ＵＬと、基板の移載機Ｔ１とを備えている。ここで、スパッタ室Ｓ１は、３つのスパッタ分室Ｓ１−０，Ｓ１−１，Ｓ１−２を有しており、それぞれのスパッタ分室には異なるターゲットを設けることができる。従って、スパッタ室Ｓ１には、最大３つの異なるターゲットを設けることができる。ただし、いずれか１つの分室でスパッタしているときには、他の２つの分室ではスパッタをすることができない。スパッタ分室Ｓ１−０は第１導電膜１３を形成するスパッタ室であり、スパッタ分室Ｓ１−１は第２導電膜１４を形成するスパッタ室である。また、スパッタ室Ｓ３は、はんだ層１６を形成するスパッタ室である。このスパッタ装置３００は、例えばマグネトロンスパッタ装置である。

図１０のスパッタ装置３００は、上記図２のスパッタ装置１００および上記図９のスパッタ装置２００のような、搬送室Ｔ０とスパッタ室，ロードロック室Ｌ／ＵＬの間がバルブ機構で分離されているクラスタータイプのスパッタ装置とは異なり、搬送室Ｔ０とスパッタ室，ロードロック室Ｌ／ＵＬ間、スパッタ室間、およびスパッタ室とロードロック室Ｌ／ＵＬの間が、それぞれ所定のコンダクタンスを持ってつながった構成になっている。同様に、スパッタ室Ｓ１についても、スパッタ分室間がそれぞれ所定のコンダクタンスを持ってつながった構成になっている。ただし、はんだ層１６を成膜するスパッタ室Ｓ３は、そのスパッタ時には、搬送室Ｔ０および他のスパッタ室と仕切られた個室になる。

図１０のスパッタ装置３００において、搬送室Ｔ０は、ハンドラＨ０を有している。ハンドラＨ０は、基板を保持したまま回動し、スパッタ室間あるいはスパッタ室と搬入搬出室Ｌ／ＵＬの間で、基板を搬送する。また、移載機Ｔ１は、ハンドラＨ１と、基板（ウエハー）のカセットＣ１，Ｃ２とを有している。ハンドラＨ１は、基板を保持したまま移動し、カセットにセットされた基板をロードロック室Ｌ／ＵＬに搬入し、スパッタ処理された基板をロードロック室Ｌ／ＵＬから搬出してカセットに戻す。

［スパッタ装置３００においてのＤＣパルススパッタおよび静電チャックによるはんだ層の形成］
このようなスパッタ装置３００において、スパッタ室Ｓ３では、電極に、ＤＣ電圧（直流電圧）ではなく、ＤＣパルス電圧を印加するＤＣパルススパッタによって、はんだ層１６を基板１１の上に形成する。また、スパッタ室Ｓ３では、基板１１をセットする静電チャックに温度制御部が設けられており、この静電チャックによって、基板１１の温度上昇を抑えつつ、はんだ層１６を形成する。静電チャックに設けられた温度制御部は、基板１１の温度を調整制御可能であり、スパッタ処理時には基板１１を冷却して所定の温度に保持する。なお、スパッタ室Ｓ３のカソード電極にＤＣパルス電圧を印加するＤＣパルス電源ユニットの構成は、図３のＤＣパルス電源ユニット５０と同様である。

［スパッタ装置３００においての裏面電極１７の形成手順］
（基板の搬入）
まず、電気回路１２を有するＳｉ基板（ウエハー）１１を移載機Ｔ１内のカセットＣ１にセットする。そして、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、上記カセットＣ１にセットした基板１１をハンドラＨ１によってカセットＣ１からロードロック室Ｌ／ＵＬ内に移送する。

次に、ロードロック室Ｌ／ＵＬと移載機Ｔ１の間のバルブ機構を閉じ、ロードロック室Ｌ／ＵＬを１０ｅ−３Ｐａまで真空排気する。そして、搬送室Ｔ０のハンドラＨ０によって、基板１１をロードロック室Ｌ／ＵＬよりスパッタ室Ｓ１内のスパッタ分室Ｓ１−０に搬送する。

（第１導電膜１３の成膜、スパッタ室Ｓ０）
次に、スパッタ分室Ｓ１−０において、第１導電膜１３となるＡｌ膜もしくはＳｉ−Ａｌ膜を成膜する。スパッタ分室Ｓ１−０の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、ＡｌターゲットまたはＳｉ−Ａｌ合金ターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２００ｎｍ〜１μｍのＡｌ膜またはＳｉ−Ａｌ膜を形成する。そして、成膜終了後、裏面（被成膜面）に第１導電膜１３を成膜したＳｉ基板１１を、ハンドラＨ０によってスパッタ分室Ｓ１−０より同じスパッタ室Ｓ１内のスパッタ分室Ｓ１−１に搬送する。

（第２導電膜１４の成膜、スパッタ室Ｓ１）
次に、スパッタ分室Ｓ１−１において、第２導電膜１４となるＴｉ膜を成膜する。スパッタ室Ｓ１の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ｔｉターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２０ｎｍ〜２００ｎｍのＴｉ膜を成膜する。そして、成膜終了後、裏面（被成膜面）に第１導電膜１３および第２導電膜１４を積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ分室Ｓ１−１よりスパッタ室Ｓ２に搬送する。

（第３導電膜１５の成膜、スパッタ室Ｓ２）
次に、スパッタ室Ｓ２において、第３導電膜１５となるＮｉ膜もしくはＶ−Ｎｉ膜を成膜する。スパッタ室Ｓ２の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、ＮｉターゲットまたはＶ−Ｎｉ合金ターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２００ｎｍ〜８００ｎｍのＮｉ膜もしくはＶ−Ｎｉ膜を形成する。そして、成膜終了後、裏面（被成膜面）に第１導電膜１３と第２導電膜１４と第３導電膜１５とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ２よりスパッタ室Ｓ３に搬送する。

（はんだ層１６の成膜、スパッタ室Ｓ３）
次に、スパッタ室Ｓ３を搬送室Ｔ０および他のスパッタ室と仕切って個室にする。そして、スパッタ室Ｓ３において、ＳｎおよびＰｂを主成分としてＡｇを含有するはんだ層１６を成膜する。スパッタ室Ｓ３の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ａｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して、ＤＣパルススパッタ（マグネトロンスパッタ）によって膜厚１０μｍ〜１５μｍのはんだ層を成膜する。成膜終了後、スパッタ室Ｓ３と搬送室Ｔ０および他のスパッタ室との仕切りを解除し、裏面（被成膜面）に第１導電膜１３と第２導電膜１４と第３導電膜１５とはんだ層１６とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ３よりロードロック室Ｌ／ＵＬに搬送する。以上で、半導体装置１０の裏面電極１７（図１参照）のスパッタ成膜を終了する。

上記はんだ層１６を成膜するＤＣパルススパッタでは、ＤＣパルスのＯＦＦデューティーｔ１／ｔ０（図４参照）は２０％に設定し、ＤＣパルスの周波数１／ｔ０は２５０ｋＨｚに設定した。また、静電チャックの温度制御部によってＳｉ基板１１を冷却することにより、Ｓｉ基板１１の温度を１５０℃以下に保持しつつ、はんだ層を成膜した。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットには、Ｓｎ−Ｐｂ（６０：４０）−Ａｇ（９７：３）ｗｔ％ターゲットを使用した。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットは、スパッタ室Ｓ３内のカソード電極６０（図３参照）のアノード電極７０側の面の上に設けられる。また、Ｓｉ基板１１は、アノード電極７０（図３参照）のカソード電極６０側の面の上に、被成膜面である裏面をカソード電極６０側に向けて設けられる。

（成膜された基板の搬出）
その後、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、移載機Ｔ１のハンドラＨ１によって、ロードロック室Ｌ／ＵＬ内の上記Ｓｉ基板１１を、カセットＣ２に戻す。

以上のように本発明の実施の形態３によれば、カソード電極にＤＣパルス電圧を印加するＤＣパルススパッタによって、低融点金属Ｐｂを含有するはんだ層１６を成膜することにより、上記実施の形態１と同様の効果を得られ、はんだ層１６の含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜することができるので、１つのスパッタ装置内において、基板１１を大気に一度も暴露させることなく、裏面電極１７を構成する第１導電膜１３、第２導電膜１４、第３導電膜１５、はんだ層１６を積層形成することが可能となるとともに、従来技術においてはんだ層成膜のための基板の大気暴露時の酸化防止膜として必要であった第４導電膜を設ける必要がない。

さらに、複数のスパッタ室間が所定のコンダクタンスを持ってつながったスパッタ装置３００を使用することにより、クラスタータイプのスパッタ装置にようにバルブ機構の開閉を必要としないので、短い時間で裏面電極を積層形成することができる。

実施の形態４
図１１は本発明の実施の形態４のスパッタ装置の構成を示す模式平面図であり、上記図８の半導体装置２０に裏面電極２７を積層形成するためのものである。図１１において、スパッタ装置４００は、基板（ウェハ）の搬送室Ｔ０と、それぞれスパッタ処理をする３つのスパッタ室Ｓ１，Ｓ２，Ｓ３と、ロードロック室Ｌ／ＵＬと、基板の移載機Ｔ１とを備えている。ここで、スパッタ室Ｓ３は、はんだ層１６を形成するスパッタ室である。このスパッタ装置４００は、例えばマグネトロンスパッタ装置である。なお、図１１において、図１０と同様のものには同じ符号を付してある。

このスパッタ装置４００のスパッタ室Ｓ１は、上記実施の形態３のスパッタ装置３００のスパッタ室Ｓ１（図１０参照）のようなスパッタ分室Ｓ１−０，Ｓ１−１，Ｓ１−２を備えていない。つまり、図１１のスパッタ装置４００は、上記実施の形態３のスパッタ装置３００（図１０参照）において、スパッタ室Ｓ１に第１導電膜１３をスパッタ成膜するスパッタ分室Ｓ１−０を設けず、スパッタ室Ｓ１を、第２導電膜１４をスパッタ成膜するための単室構成としたものである。

［スパッタ装置４００においての裏面電極２７の形成手順］
（基板の搬入）
まず、電気回路１２を有するＳｉ基板（ウエハー）１１を移載機Ｔ１内のカセットＣ１にセットする。そして、ロードロック室Ｌ／ＵＬをベントして、移載機Ｔ１との間のバルブ機構を開いたあと、上記カセットＣ１にセットした基板１１をハンドラＨ１によってカセットＣ１からロードロック室Ｌ／ＵＬ内に移送する。

次に、ロードロック室Ｌ／ＵＬと移載機Ｔ１の間のバルブ機構を閉じ、ロードロック室Ｌ／ＵＬを１０ｅ−３Ｐａまで真空排気する。そして、搬送室Ｔ０のハンドラＨ０によって、基板１１をロードロック室Ｌ／ＵＬよりスパッタ室Ｓ１に搬送する。

（第２導電膜１４の成膜、スパッタ室Ｓ１）
次に、スパッタ室Ｓ１において、第２導電膜１４となるＴｉ膜を成膜する。スパッタ室Ｓ１の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ｔｉターゲットを使用して、ＤＣスパッタ（マグネトロンスパッタ）によって膜厚２０ｎｍ〜２００ｎｍのＴｉ膜を成膜する。そして、成膜終了後、裏面（被成膜面）に第２導電膜１４を積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ１よりスパッタ室Ｓ２に搬送する。

（はんだ層１６の成膜、スパッタ室Ｓ３）
次に、スパッタ室Ｓ３を搬送室Ｔ０および他のスパッタ室と仕切って個室にする。そして、スパッタ室Ｓ３において、ＳｎおよびＰｂを主成分としてＡｇを含有するはんだ層１６を成膜する。スパッタ室Ｓ３の成膜圧力を０．１Ｐａ〜１．０Ｐａとし、Ａｒ流量を５ｓｃｃｍ〜５０ｓｃｃｍとした減圧雰囲気中において、Ａｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して、ＤＣパルススパッタ（マグネトロンスパッタ）によって膜厚１０μｍ〜１５μｍのはんだ層を成膜する。成膜終了後、スパッタ室Ｓ３と搬送室Ｔ０および他のスパッタ室との仕切りを解除し、裏面（被成膜面）に第２導電膜１４と第３導電膜１５とはんだ層１６とを積層形成したＳｉ基板１１を、ハンドラＨ０によってスパッタ室Ｓ３よりロードロック室Ｌ／ＵＬに搬送する。以上で、半導体装置２０の裏面電極２７（図８参照）のスパッタ成膜を終了する。

以上のように本発明の実施の形態４によれば、カソード電極にＤＣパルス電圧を印加するＤＣパルススパッタによって、低融点金属Ｐｂを含有するはんだ層１６を成膜することにより、上記実施の形態１と同様の効果が得られ、はんだ層１６の含有金属組成のずれを生じることなく、かつ成膜レートを低下させることなく成膜することができるので、１つのスパッタ装置内において、基板１１を大気に一度も暴露させることなく、裏面電極２７を構成する第２導電膜１４、第３導電膜１５、はんだ層１６を積層形成することが可能となるとともに、従来技術においてはんだ層成膜のための基板の大気暴露時の酸化防止膜として必要であった第４導電膜を設ける必要がない。

さらに、複数のスパッタ室間が所定のコンダクタンスを持ってつながったスパッタ装置３００を使用することにより、上記実施の形態３と同様の効果を得られ、クラスタータイプのスパッタ装置にようにバルブ機構の開閉を必要としないので、短い時間で裏面電極を積層形成することができる。

［下地膜・下地基板］
なお、上記実施の形態１〜４では、Ｎｉ膜またはＶ−Ｎｉ膜上にはんだ層を形成したが、Ｓｉ基板上やガラス基板上にも、組成ずれがなく密着性の高いはんだ層を形成することができる。

実施の形態５
図１２は本発明のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。図１２において、半導体装置３０は、基板１１と、電気回路１２と、はんだ層１６とを備えている。この半導体装置３０では、はんだ層１６のみが、裏面電極３７を構成している。なお、図１２において、図１と同様のものには同じ符号を付してある。

図１２の半導体装置３０は、基板１１の一方の面（表面）に電気回路１２を有しており、基板１１の他方の面（裏面、被製膜面）に、はんだ層１６のみによる裏面電極３７を有している。このように、基板裏面に電極を設ける構成の半導体装置には、例えばパワーデバイスがある。

半導体装置３０の裏面電極３７（はんだ層１６）は、例えば、上記実施の形態１のスパッタ装置１００（図２参照）、上記実施の形態１のスパッタ装置２００（図９参照）、上記実施の形態３のスパッタ装置３００（図１０参照）、あるいは上記実施の形態４のスパッタ装置４００（図１１参照）のいずれかのスパッタ装置において、図３のＤＣパルス電源ユニット５０によってカソード電極にＤＣパルス電圧（図４（ａ）参照）を印加してはんだ層１６を形成するスパッタ室Ｓ３と、ロードロック室Ｌ／ＵＬと、基板の移載機Ｔ１とを備えた構成としたスパッタ装置を使用して、成膜することができる。はんだ層１６の成膜手順は、上記実施の形態１〜４で説明した手順と同様である。

［基板］
なお、上記実施の形態１〜５では、基板としてＳｉ基板を使用したが、本発明の基板としては、シリコン基板の他に、ガラス基板やＮｉ基板を使用することも可能である。また、上記実施の形態１〜５では、基板の裏面を被成膜面として、低融点金属を含有する合金膜であるはんだ層を成膜する場合について説明したが、本発明は、電気回路を有する基板表面を被成膜面として、この基板表面に低融点金属を含有する合金膜を成膜する場合にも適用可能である。

本発明の実施の形態１のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。本発明の実施の形態１のスパッタ装置の構成を示す模式平面図である。本発明のスパッタ装置においてスパッタ室内に配置されている電極にＤＣパルス電圧を印加するＤＣパルス電源ユニットの構成を示す模式ブロック図である。図３のＤＣパルス電源ユニットの出力電圧波形を説明するタイムチャートであり、（ａ）はＤＣパルス電圧、（ｂ）はＤＣ電圧である。Ａｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して本発明のスパッタ装置によって成膜したはんだ層（静電チャックで基板を冷却しつつＤＣパルススパッタで成膜したはんだ層）の膜厚方向の金属組成分を示す図であるＡｇ−Ｓｎ−Ｐｂ合金ターゲットを使用して本発明のスパッタ装置によって成膜したはんだ層（静電チャックで基板を冷却しつつＤＣパルススパッタで成膜したはんだ層）の断面ＳＥＭ写真である。Ｓｎ−Ｐｂ−Ａｇ合金ターゲットを使用してはんだ層を本発明のＤＣパルススパッタおよび従来のＤＣスパッタで形成した場合のはんだ層の金属組成の比較を示す図であり、（ａ）はＤＣパルススパッタ成膜の場合、（ｂ）はＤＣスパッタ成膜の場合である。本発明の実施の形態２のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。本発明の実施の形態２のスパッタ装置の構成を示す模式平面図である。本発明の実施の形態３のスパッタ装置の構成を示す模式平面図である。本発明の実施の形態４のスパッタ装置の構成を示す模式平面図である。本発明のスパッタ装置によって裏面電極を形成した半導体装置の模式断面図である。

符号の説明

１０，２０，３０半導体装置、１１基板、１２電気回路、１３第１導電膜、１４第２導電膜、１５第３導電膜、１６はんだ層、１７，２７，３７裏面電極、５０電源部、５１ＤＣ電源、５２ＯＦＦパルス電源、５３印加電圧生成部、５４制御部、６０カソード電極、７０アノード電極、１００，２００，３００，４００スパッタ装置、Ｃ１，Ｃ２カセット、Ｈ０，Ｈ１ハンドラ、Ｌ／ＵＬロードロック室、Ｓ０，Ｓ１，Ｓ２，Ｓ３スパッタ室、Ｓ１−０，Ｓ１−１，Ｓ１−２スパッタ分室。

Claims

減圧雰囲気とした空間内に、低融点金属を含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、前記低融点金属を含有する合金膜をスパッタ法により形成する成膜装置であって、
前記カソード電極にＤＣパルス電圧を印加する電源手段を少なくとも備えたことを特徴とする成膜装置。
前記基板の温度を調整する温度制御手段をさらに備えたことを特徴とする請求項１に記載の成膜装置。
減圧雰囲気とした空間内に、銀（Ａｇ）と錫（Ｓｎ）と鉛（Ｐｂ）とを含有する合金ターゲットを設けたカソード電極と基板を設けたアノード電極とを対向して配置し、前記基板の一方の面に、ＡｇとＳｎとＰｂとを含有する合金膜をスパッタ法により形成する成膜装置を用いた成膜方法であって、
前記カソード電極にＤＣパルス電圧を印加することを特徴とする成膜方法。
成膜時の前記基板の温度を１５０℃以下の所定の温度に保持することを特徴とする請求項３に記載の成膜方法。
前記カソード電極の電位が０または正となるＯＦＦ期間の比率が１０％〜３０％の範囲内にある前記ＤＣパルス電圧を印加することを特徴とする請求項３または４に記載の成膜方法。