JP2009543454A - 高ダイナミック・レンジ読み出し用のアナログおよびデジタル混成ピクセル - Google Patents

Abstract

一連の指数関数的に増加する露光時間にて、蓄積電荷の値をテストするための比較器を用いて、低光量での性能を損なわずに大きなピクセル・ダイナミック・レンジを実現するための、アナログおよびデジタル読み出しの組合せを有する改良型ＣＭＯＳピクセル。テストは、蓄積されたアナログ電圧が所定の閾値に達した後に、光電流の積分を停止するために用いられる。テストの１ビット出力値は、指数関数的に増加する露光期間のそれぞれにて、（デジタル的に）ピクセルから読み出される。積分期間の終わりに、積分コンデンサ上に蓄えられたアナログ値は、通常のＣＭＯＳアクティブ・ピクセル読み出し回路を用いて読み出される。

Description

本発明は、一般にＣＭＯＳイメージ・センサに関し、詳細には、高ダイナミック・レンジのためのアナログおよびデジタル混成ピクセル読み出しを有する改良型のＣＭＯＳイメージ・センサに関する。

固体イメージ・センサ（「撮像装置」）は、職業用および民生用ビデオおよび静止画像写真、保安および安全のための遠隔監視、天文学およびマシンビジョンを含む広範な応用分野において重要である。たとえば赤外線などの非可視光に対して感度がある撮像装置は、暗視、偽装検出、非可視光天文学、美術品保存、医療診断、（路面上および航空機などの）凍結検出、および医薬品製造を含む、その他のいくつかの応用分野に用いられる。

イメージ・センサは、制御および読み出し回路と組み合わせられた、光電性要素（ピクセル）の２次元アレイを備える。ピクセルは、入射する光に対して感度がある。制御および読み出し回路は、走査を行い、ピクセルからの出力を定量的に評価し、それらを画像に処理する。

図１は、通常の典型的なＣＭＯＳシリコン撮像装置の概略ブロック図および、おおよその物理的レイアウトである。撮像装置は、有利には単一のシリコン・ダイ上に実装されたｎ行×ｍ列のピクセルのアレイを備える。各ピクセルは、光検出器に加えて、制御および多重化回路を含む。アクティブ・ピクセルは、信号増幅および処理回路も含むピクセルである。各ピクセルは、規定された積分期間中に光検出器上に入射する、蓄積された光に比例する出力信号を発生する。

単一の行内のすべてのピクセルは、行マルチプレクサによって発生される１組の行信号によって制御される。行マルチプレクサは、ピクセル・リセットおよび積分期間の長さの制御を含むピクセル内の行アドレスおよびタイミング機能を行う回路を含む。単一の行内のすべてのピクセルは、それらのそれぞれの列バス上に同時に出力するが、異なる行内のピクセルは異なる時間に出力することができる。このようにずらすことによって、列内のピクセルが列バスを共有することが可能になり、一時に１つの行ずつ、それらの出力信号を順次、列バス上に多重化する。

単一の列内のすべてのピクセルは、それらの出力信号を、列バスを通じて列マルチプレクサに送る。ピクセル出力信号は、行マルチプレクサからの制御信号に応答して、列バス上に多重化される。列マルチプレクサ内の回路は、増幅、ノイズ低減、および、たとえば標準のテレビ動画系列などの予め規定された映像または画像フォーマットへの多重化を含むいくつかの機能を行うことができる。列マルチプレクサによって発生される映像または画像信号は、画像を再編成、改善、および向上するために、オンチップの画像信号プロセッサによってさらに処理することができる。

図２は、一般に３Ｔセルとして知られている、通常の典型的なＣＭＯＳアクティブ・ピクセルの回路図である。ピクセルは、光検出器、積分コンデンサＣ_ｉｎｔ、ソース・フォロワ素子Ｍ１、プリチャージ素子Ｍ２、および行選択素子Ｍ３を備える。積分コンデンサは、単に光検出器およびＭ１の寄生キャパシタンスでもよい。アクティブ・ピクセルは、２つの行信号、ｐｒｅ−ｃｈａｒｇｅおよびｒｏｗ−ｓｅｌｅｃｔによって制御される。これはまた、列マルチプレクサ内で電流源または適当な負荷素子によって終端される列出力バスに接続する。

積分サイクルの開始時に、ｐｒｅ−ｃｈａｒｇｅライン上のパルスが、Ｍ２を通じて既知の値まで積分コンデンサを充電する。積分期間中は、入射光に応答して光検出器によって発生される光電流が、積分コンデンサを放電する。これは、Ｍ１のゲートの電圧Ｖ_ｓを変化させる。電圧の変化ΔＶ_ｓは、ΔＶ_ｓ＝ΔＱ／Ｃ_ｉｎｔに従い、蓄積された光電荷ΔＱと、積分キャパシタンスＣ_ｉｎｔの関数となる。出力電圧の蓄積電荷に対する比ΔＶ_ｓ／ΔＱ＝１／Ｃ_ｉｎｔは、変換利得として知られている。積分期間の終わりには、ｒｏｗ−ｓｅｌｅｃｔラインがセットされて、電圧Ｖ_ｓがＭ１およびＭ３を通じて列出力バス上に読み出されるのを可能にする。このタイプのピクセルの動作は、当業者には良く理解される。

所与の積分期間に対して、ピクセルが検出できる最小光信号は、光検出器内のショット・ノイズ、積分コンデンサにおけるリセット・ノイズ（ｋＴＣノイズとも呼ばれる）、および読み出し回路内の電気的ノイズによって制限される。ピクセルが検出できる最大光信号は、積分コンデンサの電荷蓄積能力によって制限される。この限界に達すると、ピクセルは飽和したと言われる。通常、ｄＢで測定されるピクセルのダイナミック・レンジは、（飽和時の）最大光信号の、（ノイズによって制限される）最小光信号に対する比である。ピクセルのダイナミック・レンジは、撮像装置が単一の画像内の非常に明るい被写体と非常に暗い被写体の両方を捕捉できる能力の尺度となる。

撮像装置のダイナミック・レンジは、ピクセルが飽和せずに検出することができる最大光信号と、検出できる最小光信号の比であり、積分時間およびアパーチャの変更を可能にする。撮像装置のダイナミック・レンジは、ピクセルのダイナミック・レンジよりずっと大きくすることができる。しかし積分時間およびアパーチャなど、撮像装置の動作の変更は、撮像装置内のすべてのピクセルに等しく影響を及ぼすことに留意されたい。これらの変更により、撮像装置は非常に明るい光または非常にわずかな光の条件下での動作が可能になる。しかし、これらの変更では、撮像装置が同じシーン内の非常に明るい被写体と非常に暗い被写体を捕捉する能力は改善されない。

単一のシーン内での非常に高いダイナミック・レンジを必要とする、いくつかのＣＭＯＳ撮像装置の用途がある。一例は、処理されるべきシーンが、非常に暗い被写体（たとえば夜間の路上の動物または歩行者）と、非常に明るい被写体（接近する自動車のヘッドランプ）の両方を含むことがある自動暗視カメラである。もう１つの例は、明るい太陽光の背景に対して、暗く照らされた人物を識別するのに用いられる防犯カメラである。これらの用途は、ピクセルが非常に高いダイナミック・レンジ（たとえば、１００ｄＢ）を有する撮像装置を必要とする。ＣＭＯＳカメラに用いられるピクセル（たとえば、図２に示されるピクセル）は、通常、７０ｄＢ以下のピクセル・ダイナミック・レンジを有する。したがってそれらは、これらの高ダイナミック・レンジ用途には適さない。これらの用途には、ダイナミック・レンジが増加されたピクセルが必要である。

ピクセルのダイナミック・レンジを増加させる明らかな手法は、積分コンデンサの値を増加することである。これにより、ピクセルの飽和レベルが増加する。残念ながら、これはまたピクセルの変換利得を低下させ、それにより撮像装置の感度を低下させ、したがって低い光量レベルでの信号対雑音比を低下させる。したがって、ダイナミック・レンジの正味の改善は小さいことがある。また、積分コンデンサの寸法を大きくすることは、追加のキャパシタンスに対応するためにピクセルの面積を大幅に増加させる。

ピクセルのダイナミック・レンジを増加させるために提案された一技法は、非線形要素を用いてピクセルの出力を圧縮することである。光検出器電流は、たとえば、ダイオード接続されたＭＯＳトランジスタなどの対数的な電流−電圧変換器に供給され得る。このような素子は、非常に高いダイナミック・レンジを達成できるが、感度が劣り、信号対雑音比が低下し、高レベルの固定パターン・ノイズを示す。

第２の技法は、照度レベルが低いときは通常の電荷蓄積を用いるが、高い照度レベルでは「飽和までの時間」を記録する。公称飽和レベルに達すると、比較器は、あらゆるピクセルに供給されるアナログ・ランプの電圧をサンプルするように切り換える。サンプルされた電圧は、飽和が起きた時点の尺度をもたらす。この方式は、低ノイズを達成するために、低ノイズのアナログ・ランプ、およびピクセル内に高精度の構成要素を必要とする。これはまた、高精度比較器が「常にオン」であるので、電力消費が大きくなる。

第３の技法は、オーバフロー・ゲートを用いて、積分時に飽和レベルを動的に調整する。通常の３Ｔピクセルでは、プリチャージ素子のゲートは、積分サイクルの開始時に「ハイ」にパルスされ、次いで、積分期間中は「ロー」に保持される。積分期間中に、プリチャージ素子のゲートに小さな正の制御電圧を加えることにより、ピクセルの飽和レベルを実効的に低くすることができる。積分期間の初期部分の間は、飽和レベルは低く設定される。飽和に達した後は、追加される光電流は、プリチャージ素子を通じて引き出される。所定の間隔の後、飽和レベルは引き上げられる。次いで再び、電荷は、新しい飽和レベルに達するまで蓄積することができる。積分期間中は、飽和レベルは、明確に定められた非線形な電荷対電圧の関係を生じるように、単調に段階的に増加される。この方式は、実効的に電荷蓄積能力が低下することによる信号対雑音比の低下という犠牲を払って、ダイナミック・レンジを増加させる。

第４の技法は、光検出器から光電荷を引き出すための「リセット・ゲート」を提案する。個々のピクセルのリセット・ゲートを選択的に活動化することによって、各ピクセルの実効積分時間を個別に設定することができる。この技法は、ＣＣＤ撮像装置と共に用いるように提案された。これはＣＭＯＳ撮像装置にも適用し得る。しかし、リセット・ゲートの制御は、ピクセル・アレイに対して外部となる。したがって、これは各ピクセルの最新の活動を記憶するためのかなりの外部回路と、さらに各ピクセルの「リセット・ゲート」を個別に制御するために、アレイ内の複雑な２次元アドレス方式を必要とする。

他に、ピクセル・レベルのアナログ−デジタル（Ａ／Ｄ）変換に基づく、複数サンプリング技法が提案されている。ピクセル内Ａ／Ｄ変換器は、マルチ・チャネル・ビット・シリアル（ＭＣＢＳ）と呼ばれる技法を用いて、ピクセルのアナログ出力をグレイ・コードのデジタル出力に変換する。Ａ／Ｄ変換器のブロック図は、図３に示される。これは、比較器とＤラッチを備える。この回路は、一時に、１ビットのグレイ・コードのデジタル出力Ｄｏｕｔを発生する。変換されるべき電圧Ａｉｎは、比較器の一方の入力端に供給される。アナログ・ランプＡｒａｍｐは、比較器の他方の入力端に供給される。任意の時間ｔでのデジタル値が、時間ｔでのアナログ・ランプの値に対応するｍビットのグレイ・コード化されたデジタル・ランプＤｒａｍｐも供給される。デジタル出力のｉ番目のビットＤｏｕｔ_ｉは、ラッチのＤ入力にＤｒａｍｐ_ｉを供給することによって決定される。Ｄｒａｍｐ_ｉは、任意の時間ｔでの値が、デジタル・グレイ・コード・ランプのｉ番目のビットに等しい、２進のデジタル波形である。Ａｒａｍｐが入力値Ａｉｎに等しくなると比較器は切り換わり、適切なデジタル値をラッチに格納する。このプロセスは、デジタル出力のｍ個のビットのそれぞれに対して実行される。グレイ・コードは、複数ビットのデジタル出力を発生する際に、入力のわずかな変化によって引き起こされる誤差を最小化するために用いられる。

ピクセルの出力は、ｋ個の一連の指数関数的に増加する積分時間Ｔ、２Ｔ、４Ｔ、・・・、２^ｋＴにてＡ／Ｄ変換器によってサンプルされる。Ａ／Ｄ変換器のデジタル化された出力は、飽和に達するまで、毎回約２倍になる。ｊ番目の変換を行っているときに、すなわち時間２^ｊＴ後に、最初に飽和が検出されたと仮定する。その場合は、ピクセルの出力は、（ｊ−１）番目の変換後のＡ／Ｄ変換器のｍビットの出力（飽和する前の最後の出力）に、積分時間が短縮されたことを考慮するための倍率２^{ｋ−ｊ＋１}を乗じたものとなる。この方式は、すべてのＡ／Ｄ変換がピクセル内で行われるという利点を有し、アナログ出力は不要である。これはまた、すべての照度のレベルにおいてｍビットの分解能を実現しながら、ピクセルのダイナミック・レンジを２^ｋ倍に増加する。

この手法を用いると、各サンプリング時点で、ｍビットすべてを出力する必要はない。最初のサンプリング時点では（時間Ｔでは）、ｍビットすべてが出力される。ピクセルの電荷対電圧の応答が線形であると仮定すると、時間２Ｔでの出力は、時間Ｔでの出力の２倍となる。倍率が適用された後は、出力は最下位ビット（ＬＳＢ）を除いて同一となる。このＬＳＢは、積分時間を２倍にすることによって得られた、１ビットの追加された精度である。したがって最初の積分時間の後は、ｍビットのデジタル出力のＬＳＢを出力するだけでよい。それぞれの後続のサンプリング時点では、飽和に達するまで、デジタル出力の他のビットを生成する。

しかし、この方式に関連していくつかの問題がある。第１に、デジタル読み出しの精度のためには、積分期間全体にわたって照度が一定であり、光から電荷への変換、そして電荷から電圧への変換が線形である必要がある。照度の変化および／または回路内の非線形性により、時間２Ｔでの出力が時間Ｔでの出力の２倍になるという仮定、したがって最初のサンプルの後は変換された出力のＬＳＢだけが変化するという性質が無効になる。たとえば、わずかな非線形性が連続するサンプルでの出力ビット間の不整合を生じることがあり、それによりデジタル読み出しにおいて（潜在的に大きな）誤差を引き起こし得る。第２には、ピクセルの感度は、ＭＣＢＳ変換器の分解能によって制限され、これは比較器の利得帯域幅積と、アナログおよびデジタル・ランプの精度によって制限される。ピクセル内の面積および電力の制限により、高利得、広帯域幅の比較器の使用は除外される。したがって変換器内の量子化ノイズは、ｋＴＣノイズ、または通常の撮像装置の場合に見られるアナログ読み出しノイズよりもずっと大きくなり得る。これにより低光量条件下でのこのタイプのピクセルの使用は、制限され得ることになる。

したがって、低光量での性能を損なわずに大きなダイナミック・レンジを有するピクセル設計を用いたＣＭＯＳイメージ・センサを実現できれば有利であろう。

簡潔に言えば、本発明は、低光量での性能を損なわずに大きなピクセル・ダイナミック・レンジをもたらす、アナログおよびデジタル読み出しの組合せを用いた改良型ＣＭＯＳピクセルを実現する。ピクセル設計は、一連の指数関数的に増加する露光時間間隔にて、蓄積電荷の値をテストするための比較器を用いる。指数関数的に増加する露光期間のそれぞれにて、所定の閾値未満の蓄積電荷を表す第１の値、および所定の閾値以上の蓄積電荷を表す第２の値を有するテストの１ビット出力値が、（デジタル的に）ピクセルから読み出される。積分期間の終わりに、蓄積電荷が所定の閾値に等しくなったまたはそれを超えた時間間隔の終わりに積分コンデンサ上に蓄えられたアナログ値が、通常のＣＭＯＳアクティブ・ピクセル読み出し回路を用いて読み出される。

一実施形態では、改良型ＣＭＯＳピクセルは、光検出器、積分コンデンサ、ソース・フォロワ素子、プリチャージ素子、および行選択素子を含む。さらにＣＭＯＳピクセルは、クロック式比較器、ＲＳフリップフロップ、光電流スイッチ素子、およびデジタル行選択素子を含む。ＣＭＯＳピクセルは、４つの行信号すなわち、ｐｒｅ−ｃｈａｒｇｅ、ｓａｍｐｌｅ、ａｎａｌｏｇ−ｒｏｗ−ｓｅｌｅｃｔ、およびｄｉｇｉｔａｌ−ｒｏｗ−ｓｅｌｅｃｔによって制御され、２つの列出力ラインすなわち、ａｎａｌｏｇ ｃｏｌｕｍｎ ｂｕｓおよびｄｉｇｉｔａｌ ｃｏｌｕｍｎ ｂｕｓに接続される。

本発明の上記の特徴および利点、ならびにその現在での好ましい実施形態については、添付の図面に関連して以下の説明を読むことによって、より明らかになるであろう。
添付の図面は、本明細書の一部となる。

図面のいくつかの図にわたって、対応する参照番号は、対応する部品を示す。図面は、本発明の概念を説明するためのものであり、原寸に比例していないことに留意されたい。

以下の詳細な説明は、本発明を例として示すものであり、本発明を限定するものではない。説明は、当業者が本発明を製造または使用することを可能にし、現在、本発明を実施するための最良の形態と考えられるものを含む、本発明のいくつかの実施形態、適用形態、変形形態、代替形態、および使用について説明する。

一般に、本発明の改良型ＣＭＯＳピクセルは、一連の指数関数的に増加する露光時間にて蓄積電荷の値をテストするための比較器を用いて、低光量での性能を損なわずに大きなピクセル・ダイナミック・レンジを実現するために、アナログおよびデジタル読み出しの組合せを利用する。アナログ−デジタル変換は、ピクセル内では行われない。テストは、蓄積されたアナログ電圧が所定の閾値に達した後に、光電流の積分を停止するために用いられる。テストの１ビット出力値は、指数関数的に増加する露光期間のそれぞれにて、（デジタル的に）ピクセルから読み出される。しかし積分期間の終わりには、積分コンデンサ上に蓄えられたアナログ値は、通常のＣＭＯＳアクティブ・ピクセル読み出し回路を用いて読み出される。出力の精度は比較器の精度の関数ではなく、低光量での性能を制限する量子化ノイズはない。

本発明のピクセルの一実施形態のブロック図は、図４の１００に全体的に示される。３Ｔピクセルと同様に、本発明のピクセルの実施形態は、光検出器１０２、積分コンデンサＣ_ｉｎｔ、ソース・フォロワ素子Ｍ１、プリチャージ素子Ｍ２、および行選択素子Ｍ３を備える。これはさらに、クロック式比較器１０４、ＲＳフリップフロップＦＦ、光電流スイッチ素子Ｍ４、およびデジタル行選択素子Ｍ５を含む。ピクセル１００は、４つの行信号すなわち、ｐｒｅ−ｃｈａｒｇｅ、ｓａｍｐｌｅ、ａｎａｌｏｇ−ｒｏｗ−ｓｅｌｅｃｔ、およびｄｉｇｉｔａｌ−ｒｏｗ−ｓｅｌｅｃｔによって制御される。これはまた、２つの列出力ラインすなわち、ａｎａｌｏｇ ｃｏｌｕｍｎ ｂｕｓおよびｄｉｇｉｔａｌ ｃｏｌｕｍｎ ｂｕｓに接続される。

ピクセル１００に対する積分期間の開始時に、ｐｒｅ−ｃｈａｒｇｅ信号はＲＳフリップフロップＦＦをセットし、パス・トランジスタＭ４をイネーブルする。通常のアクティブＣＭＯＳピクセルの場合のように、ｐｒｅ−ｃｈａｒｇｅ信号はまた、Ｍ２およびＭ４を通じてノードｄｎｏｄｅおよびｉｎｏｄｅを充電する。ｐｒｅ−ｃｈａｒｇｅ信号が解除されると、光電流はＭ４を通じてｉｎｏｄｅを放電し始める。明確に定められた指数関数的に増加する部分積分時間Ｔ、２Ｔ、４Ｔ、・・・などにて、信号ｓａｍｐｌｅは、ｉｎｏｄｅでの蓄積信号を所定の閾値Ｖｒｅｆと比較するように、比較器１０４をトリガする。Ｖｒｅｆは、積分ノードｉｎｏｄｅがその全体的な電荷保持能力の５０％までは達していない場合に、ＲＳフリップフロップＦＦがリセットするように選ばれる。各比較事象後に、ｄｉｇｉｔａｌ−ｒｏｗ−ｓｅｌｅｃｔ信号がパルスされる。これにより、ＲＳフリップフロップＦＦの出力が、Ｍ５を通じてｄｉｇｉｔａｌ ｃｏｌｕｍｎ ｂｕｓ上に読み出される。これらの比較事象の１つによってＲＳフリップフロップＦＦがリセットされると、Ｍ４はターン・オフされる。これによりフォトダイオードがｉｎｏｄｅから分離され、それによって光電流の積分が停止される。総積分期間の終わりに、ｉｎｏｄｅ上の蓄積されたアナログ電荷は、通常の方式でＭ３を通じてａｎａｌｏｇ ｃｏｌｕｍｎ ｂｕｓ上に読み出される。

したがって、各ピクセル１００の出力は、（各部分積分期間に１つずつの）一連の単一ビットデジタル出力、およびアナログ出力である。ピクセル１００内の光電流の積分は、蓄積電荷が能力の５０％より大きくなるたびに停止される。それぞれの部分積分期間は、前の期間の２倍であるので、これにより、ｉｎｏｄｅ上の積分信号が、（光信号が非常に強く、最初の部分積分期間Ｔにおいてピクセルを飽和させない限り）能力の１００％を超えることはないことが確実になる。デジタル出力シーケンスは、積分がいつ停止されたかを記録し、実効的にアナログ出力（仮数）を修飾する冪指数となるものを発生するために用いることができる。

たとえば、ピクセルのアナログ出力範囲が０（プリチャージ）〜１．０（飽和）であり、総積分期間が３２Ｔであると仮定する。図５に示されるように、蓄積電荷は、時間Ｔ、２Ｔ、４Ｔ、８Ｔ、および１６Ｔにてテストされる。さらに、閾値電圧は、蓄積電荷が能力の４０％に達するときに積分を停止するように設定され、光信号が通常なら時間６Ｔでピクセル１００を飽和させるようなものであると仮定する。第１の部分積分期間Ｔの終わりでは、ピクセル１００は能力の１７％であるので、比較器の状態は変化せず、ＲＳフリップフロップＦＦはセットされたままとなる。デジタル出力は１である。第２の部分積分期間２Ｔの終わりでは、ピクセル１００は能力の３３％であるので、比較器の状態は変化せず、ＲＳフリップフロップＦＦはセットされたままとなる。デジタル出力は、やはり１である。第３の積分期間４Ｔの終わりでは、ピクセルは能力の６７％であるので、比較器の状態は変化し、ＲＳフリップフロップＦＦをリセットし、それにより積分を停止する。これに対するデジタル出力、および残りすべての部分積分期間に対するデジタル出力は０となる。

総積分期間の終わりには、アナログ出力０．６７が読み出される。デジタル出力シーケンスは、１１０００である。これは、０．６７のアナログ出力が、４Ｔの時間枠内で蓄積されたことを示す。したがって、スケーリングされたピクセル出力は、（３２÷４）×０．６７であり、これは５．３３に等しい。これは、積分能力が制限されないならば、３２Ｔの時間枠内で蓄積されることになる信号を表す。この例において、測定することができる最大信号は、時間枠Ｔ内でピクセルを丁度飽和させるものであることに留意されたい。この例は、同じ電荷蓄積能力を有する３Ｔピクセルと比較して、ピクセル１００のダイナミック・レンジにおける３２倍の増加を表している。総積分期間中のどの時点でも比較器を切り換えるほど十分大きくない光信号に対しては、ＳＮＲはもとの３Ｔピクセルと同じままである。比較器を切り換えるほど十分大きな光信号に対しては、最終アナログ信号は、常に能力の４０％と８０％の間のどこかにある。したがって最大ＳＮＲは、２０％減少されるだけである。

本発明の技法は、最大ＳＮＲを大幅に低下せずに、ピクセル１００のダイナミック・レンジを増加し、かつピクセル内Ａ／Ｄ変換は行わない。精度は、比較器１０４の精度および速度によって制限されず、閾値電圧によっても制限されない。低光量での性能は、ショット・ノイズおよびアナログ読み出しノイズによって制限されるだけである。ｉｎｏｄｅのリセットに伴うｋＴＣノイズがあるが、これは通常のアクティブ・ピクセルの場合のように、外部のデジタル相関型二重サンプリングを用いて除去することができる。これに比べて、ピクセル内アナログ−デジタル変換を組み込んだ従来技術によるピクセル設計からは、ｋＴＣノイズはピクセル内Ａ／Ｄ技法によって検出するには小さ過ぎるので、（オフセット誤差とは対照的に）ｋＴＣノイズを除去することはできない。

本発明の技法は、電荷から電圧へのプロセスが時間に対して線形であることを仮定しており、わずかな非線形性が大きな誤差を生じることはない。技法は、デジタル出力ビットの間の演算関係には依存しない。出力ビットは単に、いつ積分が停止されたかを規定するだけである。出力は常に、一続きの１とそれに続く一続きの０となり、積分期間の曖昧でない尺度を与える。通常のアクティブＣＭＯＳピクセルと同様に、ピクセル１００の出力の精度は、純粋にアナログ出力の線形性および精度の関数となる。デジタル信号は、単に光学的積分期間の値を捕捉することによって、出力をスケーリングするだけである。

光電流スイッチＭ４により、最終出力に対して電荷フィード・スルーおよびｋＴＣノイズが加わることになる。低光量の条件下では、比較器１０４の状態は全く変化しないので、Ｍ４は導通したままとなる。したがってＭ４の存在は、ピクセルの低光量での性能に影響を及ぼさない。Ｍ４による電荷フィード・スルーおよびｋＴＣノイズは、ｉｎｏｄｅが少なくとも能力の５０％であるという条件下のみで生じ、そのポイントでは、それらは信号対雑音比に大きな影響を及ぼさない。

この新しいピクセルを実施する場合の課題は、フィルファクタを大きく低下させ得るようにピクセル回路の複雑さを大幅に増加せずに、図４の機能を実現することである。図６は、本発明のピクセル１００の１つの可能なＣＭＯＳ実装形態を示す。当業者には、本発明の範囲を逸脱せずに同じ機能を達成する他の回路構成を実施することができ、フィルファクタは、より低くまたは、より高くなり得ることが理解されよう。

３Ｔピクセルの場合のように、新しいピクセル１００は、光検出器１０２、積分コンデンサＣ_ｉｎｔ、ソース・フォロワ素子Ｍ１、プリチャージ素子Ｍ２、およびアナログ行選択素子Ｍ３を備える。Ｍ４およびＭ５は、ピクセル１００がフルであると見なされた後にフォトダイオードを積分ノードｉｎｏｄｅから切り離す信号ｆｕｌｌ及び

（以下、「ｆｕｌｌ￣」と表記）によって制御される相補型ＣＭＯＳスイッチとして機能する。

素子対Ｍ１０／Ｍ１１およびＭ１２／Ｍ１３は、ピクセル１００内で比較器として動作する２つのインバータを形成する。比較器のスイッチング電圧（図４のＶｒｅｆ）は、単にインバータＭ１０／Ｍ１１のスイッチング電圧であり、素子Ｍ１０とＭ１１の相対的な大きさによって決まる。これらはもちろん、撮像装置全体にわたるプロセス変動によって変化する。しかし、先に指摘したように、ピクセル１００の正しい動作は、比較器の正確なスイッチング電圧には依存しない。

第２のソース・フォロワ素子Ｍ８は、スイッチ式電流源負荷素子Ｍ９によって終端される。Ｍ９が導通しているとき、Ｍ８の出力ｔｅｓｔは、通常のソース・フォロワ素子Ｍ１によって発生されることになるアナログ出力電圧の複製となる。信号ｔｅｓｔは、比較器の入力に接続する。

積分サイクルの開始時に、入力ｓａｍｐｌｅはローにセットされ、素子Ｍ９をターン・オフする。ｐｒｅ−ｃｈａｒｇｅ信号

（以下、「ｐｃｈ￣」と表記）はローにされ、それによりｄｎｏｄｅ、ｉｎｏｄｅ、および信号ｆｕｌｌ￣はすべてハイに設定される。これにより、信号ｔｅｓｔが比較器閾値より高く設定され、それによってまたｆｕｌｌ￣をハイに駆動する。ｐｃｈ￣がハイにされると、比較器は、素子Ｍ８を通じて供給される正帰還によって「非フル」状態にラッチされる。

明確に定められた指数関数的に増加する部分積分時間Ｔ、２Ｔ、４Ｔ、・・・などにおいて、信号ｓａｍｐｌｅは、Ｍ９をＭ８に対する電流源負荷として動作させるのに十分なだけ、一時的に小さな正の電圧に切り換わる。その場合、信号ｔｅｓｔは、信号ｉｎｏｄｅからＭ８の閾値電圧を減じたものに等しくなる。ｉｎｏｄｅ上に蓄積した光電荷がわずかである場合は、ｔｅｓｔの電圧は比較器閾値より高く、素子Ｍ１０からＭ１３によって形成される比較器／ラッチは、それらのプリセット状態のままとなる。

しかし、ノードｉｎｏｄｅが、その能力の５０％近くになるような十分な電荷を蓄積していた場合は、ｔｅｓｔの電圧はＭ１０／Ｍ１１を切り換えさせるのに十分に低くなり、ｆｕｌｌをハイにさせる。これはＭ１２／Ｍ１３を切り換えさせ、それによりｆｕｌｌ￣
をローにさせる。これはＭ４およびＭ６をターン・オフすることによって光検出器１０２をｉｎｏｄｅから切り離し、それにより光電荷のさらなる蓄積を防止する。ｆｕｌｌ￣がローになると、それはまたＭ８のドレインを低下させ、比較器をフル状態にラッチする。これが生じた後は、次の積分サイクルの開始時にｐｃｈ￣パルスが印加されるまで、比較器／ラッチはｆｕｌｌ￣状態にリセットしないことになる。

各ｓａｍｐｌｅ事象の後に、スイッチ素子Ｍ５を通じて比較器／ラッチのデジタル出力を読むために、ｄｉｇｉｔａｌ ｒｏｗ ｓｅｌｅｃｔ信号が供給される。積分期間の終わりに、ａｎａｌｏｇ ｒｏｗ ｓｅｌｅｃｔラインは、ｉｎｏｄｅに蓄積されたアナログ電荷が、スイッチ素子Ｍ３を通じて通常の方式で読み出されるようにする。

積分期間のほとんどの間、信号ｓａｍｐｌｅはローに保持されることに留意されたい。これは、負荷素子Ｍ９をターン・オフすることによってピクセル１００の電力消費を低減するためである。これは、比較を行う必要があるときに小さな正の電圧へパルスされるだけである。

本発明の範囲を逸脱せずに上記の構成に様々な変更を行うことができるので、上記の説明に含まれる、または添付の図面に示されるすべての内容は、説明のためであり、限定的な意味に解釈されるべきではないものとする。

従来技術による通常のＣＭＯＳシリコン撮像装置の概略ブロック図である。 従来技術によるＣＭＯＳアクティブ・ピクセルの回路図である。 従来技術によるＣＭＯＳピクセルＡ／Ｄ変換器のブロック図である。 本発明のＣＭＯＳピクセルの一実施形態のブロック図である。 本発明のＣＭＯＳピクセルの動作の一例を示す、タイミング図である。 本発明のＣＭＯＳピクセルの一実施形態の回路図である。

Claims (23)

1. 入射光に応答して光電流を発生するように構成された光検出器と、積分期間にわたって発生された前記光電流に伴う電荷を蓄積するための積分コンデンサと、前記積分期間にわたる前記蓄積電荷を表すアナログ信号を発生するためのアナログ出力回路とを有する改良型ＣＭＯＳピクセルであって、
   前記積分期間内の離散的な部分積分間隔にて前記積分コンデンサ内の前記蓄積電荷を基準レベルと比較するように構成された比較器回路と、
   前記比較器回路の出力に動作可能に結合されたデジタル出力回路であって、前記積分コンデンサ内の前記蓄積電荷と前記基準レベルとの比較を表すデジタル信号を発生するように構成されたデジタル出力回路とを備え、
   前記積分期間の前記離散的な部分積分間隔に関連付けられた一続きの前記デジタル信号は、前記積分期間の終わりにおける前記アナログ信号と共に、スケーリングされたピクセル出力を表す改良型ＣＭＯＳピクセル。
2. 前記デジタル出力回路がさらに、前記蓄積電荷が前記基準レベルを超えたことを示す、前記比較器回路の出力に応答して、前記積分コンデンサ内の電荷の蓄積を停止するように構成される、請求項１に記載の改良型ＣＭＯＳピクセル。
3. 前記積分期間全体にわたる一続きの前記デジタル信号が、前記積分コンデンサ内の電荷の蓄積が前記基準レベルを超える、離散的な部分積分間隔を識別する、請求項２に記載の改良型ＣＭＯＳピクセル。
4. 前記デジタル出力回路が、初期状態において、前記基準レベルが前記蓄積電荷を超えることを表す、第１のデジタル信号を発生するように構成され、
   前記デジタル出力回路は、前記積分コンデンサ内の電荷の前記蓄積が前記基準レベルを超えたことを示す前記比較器回路からの信号に応答して、第２のデジタル信号を発生するように構成される、請求項２に記載の改良型ＣＭＯＳピクセル。
5. 前記第１および第２のデジタル信号が、１ビット・デジタル信号である、請求項４に記載の改良型ＣＭＯＳピクセル。
6. 前記離散的な部分積分間隔が、前記積分期間全体にわたって指数関数的に増加する、請求項２に記載の改良型ＣＭＯＳピクセル。
7. 前記デジタル出力回路が、フリップフロップであって、前記フリップフロップへの入力は前記比較器回路からの出力に結合され、前記フリップフロップからの出力は、デジタル・バスと、前記積分コンデンサに関連付けられた光電流スイッチに結合された、フリップフロップを含む、請求項２に記載の改良型ＣＭＯＳピクセル。
8. 前記比較器回路が、外部サンプル信号を受け取るように構成されたクロック式比較器であり、前記外部サンプル信号は、前記離散的な部分積分間隔のそれぞれにて、第１の入力に受け取った前記蓄積電荷を、前記基準レベルと比較するように前記比較器回路をトリガし、
   前記比較器回路は、前記比較中に前記蓄積電荷が前記基準レベルを超えたことに応答して、出力信号を発生するように構成される、請求項２に記載の改良型ＣＭＯＳピクセル。
9. 前記デジタル出力回路が、初期状態において、前記基準レベルが前記蓄積電荷を超えることを表す、第１のデジタル信号を発生するように構成され、
   前記デジタル出力回路は、前記積分コンデンサ内の電荷の前記蓄積が前記基準レベルを超えたことを示す前記比較器回路からの信号に応答して、第２のデジタル信号を発生するように構成される、請求項１に記載の改良型ＣＭＯＳピクセル。
10. 前記第１および第２のデジタル信号が、１ビット・デジタル信号である、請求項９に記載の改良型ＣＭＯＳピクセル。
11. 前記離散的な部分積分間隔が、前記積分期間全体にわたって指数関数的に増加する、請求項１に記載の改良型ＣＭＯＳピクセル。
12. 前記デジタル出力回路が、フリップフロップであって、前記フリップフロップへの入力は前記比較器回路からの出力に結合され、前記フリップフロップからの出力は、デジタル・バスと、前記積分コンデンサに関連付けられた光電流スイッチに結合された、フリップフロップを含む、請求項１に記載の改良型ＣＭＯＳピクセル。
13. 前記光電流スイッチが、フォトダイオードと前記積分コンデンサの間に結合され、それによって前記光電流スイッチを開路することが前記積分コンデンサを前記フォトダイオードから分離する、請求項１２に記載の改良型ＣＭＯＳピクセル。
14. 前記比較器回路が、外部サンプル信号を受け取るように構成されたクロック式比較器であり、前記外部サンプル信号は、前記離散的な部分積分間隔のそれぞれにて、第１の入力に受け取った前記蓄積電荷を、前記基準レベルと比較するように前記比較器回路をトリガし、
    前記比較器回路は、前記比較中に前記蓄積電荷が前記基準レベルを超えたことに応答して、出力信号を発生するように構成される、請求項１に記載の改良型ＣＭＯＳピクセル。
15. 低ダイナミック・レンジのアナログ出力信号を有するピクセルから、高ダイナミック・レンジのスケーリングされたピクセル出力を外挿する方法であって、
    一続きの１ビット・デジタル出力信号を発生するために、積分期間全体にわたる複数の離散的な部分積分間隔のそれぞれにて、前記ピクセルの光検出器上の入射光を表す積分コンデンサでのアナログ出力信号を基準レベルと比較するステップを含み、
    （ａ）前記アナログ出力信号が前記基準レベル未満であることに応答して、第１の１ビット・デジタル出力信号を発生し、そして、
    （ｂ）前記アナログ出力信号が前記基準レベルを超えたことに応答して、第２の１ビット・デジタル出力信号を発生し、前記アナログ出力信号を現在のレベルに保持し、前記方法はさらに、
    前記積分期間の終わりにて、高ダイナミック・レンジのスケーリングされたピクセル出力を表すように、前記積分期間全体にわたる前記一続きの前記１ビット・デジタル出力信号を用いて、前記アナログ出力信号を修正するステップを含む方法。
16. 前記修正するステップが、前記積分期間の終わりにて、前記アナログ出力信号を修飾する冪指数を、前記一続きの１ビット・デジタル出力信号から発生することを含む、請求項１５に記載の方法。
17. 前記アナログ出力信号を現在のレベルに保持することは、前記積分コンデンサを前記光検出器から切り離すことを含む、請求項１５に記載の方法。
18. 前記一続きの１ビット・デジタル信号が、前記アナログ出力信号が前記基準レベルを超える、前記積分期間内の離散的な部分積分間隔を識別する、請求項１５に記載の方法。
19. 前記離散的な部分積分間隔が指数関数的に増加する、請求項１５に記載の方法。
20. 前記ピクセル出力のダイナミック・レンジの増加が、総積分期間と、最小の部分積分間隔の比に比例する、請求項１９に記載の方法。
21. 前記基準レベルが、前記アナログ出力信号の最大値の４０％と５０％の間であるように選択される、請求項１５に記載の方法。
22. 前記基準レベルが、前記積分期間全体にわたる予想される一定な瞬時光に対して選択される、請求項１５に記載の方法。
23. 前記基準レベルが、離散的な部分積分間隔中に前記アナログ出力信号が前記基準レベルを超えた場合は、前記次に連続する離散的な部分積分間隔中には前記アナログ出力信号は最大限界未満のままとなるように選択される、請求項２２に記載の方法。

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