JP2009539248A - バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 64
- 239000000758 substrate Substances 0.000 title claims abstract description 56
- 238000002955 isolation Methods 0.000 claims abstract description 75
- 239000004065 semiconductor Substances 0.000 claims abstract description 35
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 239000002019 doping agent Substances 0.000 claims description 25
- 238000002513 implantation Methods 0.000 claims description 15
- 238000000926 separation method Methods 0.000 claims description 13
- 238000004891 communication Methods 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims description 2
- 229910044991 metal oxide Inorganic materials 0.000 claims description 2
- 150000004706 metal oxides Chemical class 0.000 claims description 2
- 238000005468 ion implantation Methods 0.000 claims 1
- 230000008569 process Effects 0.000 abstract description 34
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 238000004519 manufacturing process Methods 0.000 description 17
- 125000006850 spacer group Chemical group 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 239000000463 material Substances 0.000 description 9
- 230000003071 parasitic effect Effects 0.000 description 9
- 239000007943 implant Substances 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000011065 in-situ storage Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
- H01L29/404—Multiple field plate structures
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
Description
表面を有する半導体基板と、
基板中の離間した第1コレクタ領域および第2コレクタ領域と、
本体部分およびそこから延在する第1端部および第2端部を有し、第1端部および第2端部がそれぞれの第1コレクタ領域および第2コレクタ領域と重なり、第1端部および第2端部が表面に対して本体部分よりも浅い第3コレクタ領域とを備える。
構造体45がMOSFETゲート・スタックを備えるある実施形態において、ゲート・スタック中のポリシリコン物質層を接地に接続し、デバイス間の相互交信または電気的な干渉を制限するためのシールドすなわちフィールド・プレートを形成することができる。
PNPコレクタおよびn分離領域の間の静電容量を減少させるための本発明のプロセスは、追加の処理ステップが一切必要でないために現在の作製プロセスの流れに容易に適用可能である。異なるマスクの構成のみが必要である。例えば、ポリシリコン層から形成されたPNPBJTエミッタおよび注入されたベースに関して説明されているが、本発明の教示は、それぞれ別のポリシリコン層から形成された外因性ベースおよびエミッタを備えるPNPBJTにも適用可能であり、注入されたエミッタおよび注入されたベースを備えるPNPBJTに適用可能である。
本発明のプロセスは、外因性ベース領域(236)の中間に単一のポリシリコン・エミッタ領域(150B)を有するPNPBJTに関連して説明されているが、本発明の教示は、共通に所有される特許出願で、_日に出願され、付与された出願番号第_号のProcesses for Forming Bipolar Junction Transistors and Bipolar Junction Transistors Formed According to the Processes、(整理番号Chen 21−1−15−7−9/075903−464)にさらに説明され、特許請求の範囲とされている、2つの離間したエミッタ領域とその中間のベース領域を有するBJTにも適用可能であり、この教示は参照により本明細書に組み込まれる。図7は、エミッタ領域300Aおよび300Bを備え、外因性ベース領域302をエミッタ領域の中間に備えるPNPBJTを図示する。
本発明のプロセスは、NPNBJTコレクタと下に重なるp型分離領域の間の静電容量を減少させるための、n型基板中のNPNBJTの作製、およびp型基板に形成されるn型ウェル中のNPNBJTの作製にも適用可能である。p型基板364に形成されたn型ウェル362中に形成された図8のNPNBJT360は、p型分離シンカ領域368を備え、これはp型トリプル・ウェル分離領域372と協働して、NPNBJT360の構造体を囲むトリプル・ウェル分離タブを形成する。コレクタ・シンカ領域380は、サブコレクタ384の端部384Aに重なる。端部384Aは、分離領域16A、16Bの上に重なる構造体388の注入範囲削減効果により、サブコレクタ384の他の領域よりも浅い。NPNBJTは、ベース390およびエミッタ392をさらに備える。高ドーパント密度接触面領域396は、各コレクタ・シンカ領域380中に配置され、また高ドーパント密度接触面領域400は各分離シンカ領域368中に配置され、これら領域を、高ドーパント密度接触面領域に接触する導電性ビアを通じて、基板364に形成される他のデバイスに接続する。
Claims (20)
- バイポーラ接合トランジスタを形成する方法であって、
表面を有する半導体層を提供することと、
前記半導体層中の離間した第1コレクタ領域および第2コレクタ領域を形成することと、
前記第1コレクタ領域および前記第2コレクタ領域の下面の下に埋込分離領域を形成することと、
本体部分から延在する第1端部および第2端部を備えるサブコレクタであって、前記第1端部および前記第2端部が、前記それぞれの第1コレクタ領域および第2コレクタ領域に重なり、前記第1端部および前記第2端部が前記表面に対して前記本体部分よりも浅いサブコレクタを注入することとを含む方法。 - 前記第1端部および前記第2端部を形成するイオンの注入を緩慢にするための前記注入ステップの前に第1構造体および第2構造体を形成することをさらに含む、請求項1に記載の方法。
- 前記第1構造体および前記第2構造体を形成する前記ステップが、前記第1端部および前記第2端部が形成されるべき前記半導体層の領域の上に重なる前記第1構造体および前記第2構造体を形成することを含む、請求項2に記載の方法。
- 前記サブコレクタのドーパント密度が最高となる領域が、前記第1構造体および前記第2構造体の前記表面より上の高さにほぼ等しい長さだけ前記表面の方向に移される、請求項2に記載の方法。
- 前記半導体層の上側領域に離間した第1分離構造体および第2分離構造体を形成し、前記それぞれの第1分離構造体および第2分離構造体の上に重なる第3構造体および第4構造体を形成することであって、前記第3構造体および前記第4構造体が前記第1端部および前記第2端部を形成するイオンの注入を緩慢にすることをさらに含む、請求項1に記載の方法。
- 前記サブコレクタの上に重なる第3コレクタ領域を形成することと、
前記第3コレクタ領域に接触するベースを形成することと、
前記ベースに接触するエミッタを形成することと、
それぞれが前記埋込分離領域の端領域に重なる、離間した第1分離シンカおよび第2分離シンカを形成することであって、前記第1分離シンカ、前記第2分離シンカ、および前記埋込分離領域が、前記バイポーラ接合トランジスタ用の分離タブを形成するように協働することとをさらに含む、請求項1に記載の方法。 - 前記サブコレクタとその下の前記半導体層領域の間の静電容量が、前記埋込分離領域の上面と前記第1端部および前記第2端部の下面の間の距離が長くなるにつれて減少する、請求項1に記載の方法。
- 前記バイポーラ接合トランジスタがPNPバイポーラ接合トランジスタを備え、前記半導体層がp型半導体層を備えるか、または前記バイポーラ接合トランジスタがNPNバイポーラ接合トランジスタを備え、前記半導体層がn型半導体層を備える、請求項1に記載の方法。
- 前記第1端部および前記第2端部を形成するために前記サブコレクタを注入する前記ステップの前に第1構造体および第2構造体を形成することであって、前記ベースを形成する前記ステップが前記ベースを注入することをさらに含み、前記ベースを注入する前記ステップの間に、前記第1構造体および前記第2構造体が、前記ベースを形成するイオンの注入を緩慢にすることによって前記ベースの横方向の範囲を制限することをさらに含む、請求項1に記載の方法。
- 半導体層中にバイポーラ接合トランジスタおよび金属酸化物半導体電界効果トランジスタを形成する方法であって、
表面を有する前記半導体層を提供することと、
MOSFET構造体を前記半導体層のMOSFET領域中に形成することと、
第1ゲート・スタックを前記MOSFET領域中に、第2ゲート・スタックおよび第3ゲート・スタックをバイポーラ接合トランジスタ領域中に形成することと、
離間した第1コレクタ領域および第2コレクタ領域を前記バイポーラ接合トランジスタ領域中に形成することと、
各前記第1コレクタ領域および前記第2コレクタ領域の下面のそれぞれの下の前記第1コレクタ領域と前記第2コレクタ領域の間に延在する埋込分離領域を形成することと、
サブコレクタを前記第2ゲート・スタック、前記第3ゲート・スタックおよびその間の前記半導体層領域を通して注入することであって、前記サブコレクタが本体部分およびそこから延在する第1端部および第2端部を備え、前記第1端部および第2端部が前記それぞれの第1コレクタ領域および第2コレクタ領域に重なり、前記第1端部および第2端部が前記表面に対して前記本体部分よりも浅いこととを含む方法。 - 前記半導体層の上側領域に離間した第1分離構造体および第2分離構造体を形成することであって、前記第1、第2および第3ゲート・スタックを形成する前記ステップが、前記それぞれの第1分離構造体および第2分離構造体の上に重なる前記第2ゲート・スタックおよび前記第3ゲート・スタックを形成することをさらに含み、前記第2ゲート・スタックおよび第3ゲート・スタックが前記第1端部および前記第2端部を形成するイオンの注入を緩慢にすることをさらに含む、請求項10に記載の方法。
- 前記サブコレクタの上に重なる第3コレクタ領域を形成することと、
前記第3コレクタ領域に接触するベースを形成することと、
前記ベースに接触するエミッタを形成することと、
それぞれが前記埋込分離領域の端領域に重なる離間した第1分離シンカおよび第2分離シンカを形成することであって、前記第1分離シンカ、前記第2分離シンカ、および前記埋込分離領域が前記バイポーラ接合トランジスタ用の分離タブを形成するように協働することとをさらに含む、請求項10に記載の方法。 - 前記サブコレクタと前記半導体層の領域および前記埋込分離領域の間の静電容量が、前記埋込分離領域の上面と前記第1端部および前記第2端部の下面の間の距離が長くなるにつれて減少する、請求項10に記載の方法。
- 表面を有する半導体基板と、
前記基板中の離間した第1コレクタ領域および第2コレクタ領域と、
本体部分およびそこから延在する第1端部および第2端部を有し、前記第1端部および第2端部が前記それぞれの第1コレクタ領域および第2コレクタ領域と重なり、前記第1端部および第2端部が前記表面に対して前記本体部分よりも浅い第3コレクタ領域とを備えるバイポーラ接合トランジスタ。 - 前記表面の上に重なる、前記第3コレクタ領域の前記第1端部および前記第2端部に概ね垂直に配置された第1構造体および第2構造体をさらに備える、請求項14に記載のバイポーラ接合トランジスタ。
- 前記基板中に形成された第3分離構造体の端領域に重なる第1分離構造体および第2分離構造体をさらに備え、前記第1、第2および第3分離構造体が前記バイポーラ接合トランジスタ用の分離タブを備える、請求項14に記載のバイポーラ接合トランジスタ。
- p型基板中に形成されたPNPバイポーラ接合トランジスタ、またはn型基板中に形成されたNPNバイポーラ接合トランジスタを備える、請求項14に記載のバイポーラ接合トランジスタ。
- 前記第3コレクタ領域と導電的に連絡するベース、および前記ベースに接触するエミッタをさらに備える、請求項14に記載のバイポーラ接合トランジスタ。
- 表面を有する半導体基板と、
前記基板のMOSFET領域中の、
ドープ・タブと、
前記ドープ・タブ中のソースおよびドレインと、
前記ソースおよび前記ドレインの中間の前記ドープ・タブの上に重なる第1ゲート・スタックと、
前記基板のBJT領域中の
前記表面中の離間した第1分離構造体および第2分離構造体と、
前記それぞれの第1分離構造体および第2分離構造体の上に重なる第2ゲート・スタックおよび第3ゲート・スタックと、
離間した第1コレクタ構造体および第2コレクタ構造体と、
本体部分およびそこから延在する第1端部および第2端部であって、前記それぞれの第1コレクタ構造体および第2コレクタ構造体に重なる前記第1端部および第2端部を有するサブコレクタと、
前記サブコレクタの上に重なる第3コレクタ構造体と、
前記第3コレクタ構造体に接触するベースと、
前記ベースに接触するエミッタと、
前記第1、第2、および第3コレクタ構造体と前記サブコレクタを限る分離構造体であって、前記第1コレクタ構造体および前記第2コレクタ構造体の下面の下にあり、前記端部が前記表面に対して前記本体部分よりも浅い、前記サブコレクタの下面の下にある、埋込分離構造体を備える分離構造体と、を備えるBiCMOS回路。 - p型基板中に形成されたPNPバイポーラ接合トランジスタ、またはp型基板中に形成されたn型タブ中に形成されたNPNバイポーラ接合トランジスタを備える、請求項19に記載のBiCMOS回路。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/US2006/021396 WO2007142622A1 (en) | 2006-06-02 | 2006-06-02 | Bipolar junction transistor with a reduced collector- substrate capacitance |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009539248A true JP2009539248A (ja) | 2009-11-12 |
Family
ID=37671378
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009513116A Pending JP2009539248A (ja) | 2006-06-02 | 2006-06-02 | バイポーラ接合トランジスタのためのコレクタ基板静電容量を減少させる構造体および方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20100032766A1 (ja) |
JP (1) | JP2009539248A (ja) |
GB (1) | GB2452213B (ja) |
WO (1) | WO2007142622A1 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7723803B2 (en) * | 2005-03-07 | 2010-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bipolar device compatible with CMOS process technology |
US8125051B2 (en) * | 2008-07-03 | 2012-02-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device layout for gate last process |
US8450672B2 (en) * | 2009-06-30 | 2013-05-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS image sensors formed of logic bipolar transistors |
CN102097441B (zh) * | 2010-12-17 | 2013-01-02 | 电子科技大学 | 用于等离子显示屏驱动芯片的soi器件 |
JP5766462B2 (ja) * | 2011-02-24 | 2015-08-19 | ローム株式会社 | 半導体装置およびその製造方法 |
US9640528B2 (en) | 2014-04-16 | 2017-05-02 | Newport Fab, Llc | Low-cost complementary BiCMOS integration scheme |
US9673191B2 (en) | 2014-04-16 | 2017-06-06 | Newport Fab, Llc | Efficient fabrication of BiCMOS devices |
US10290630B2 (en) * | 2014-04-16 | 2019-05-14 | Newport Fab, Llc | BiCMOS integration with reduced masking steps |
US10297591B2 (en) | 2014-04-16 | 2019-05-21 | Newport Fab, Llc | BiCMOS integration using a shared SiGe layer |
CN105633078B (zh) * | 2015-12-23 | 2018-06-22 | 成都芯源***有限公司 | 双极结型半导体器件及其制造方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP4906267B2 (ja) * | 2005-03-31 | 2012-03-28 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
-
2006
- 2006-06-02 JP JP2009513116A patent/JP2009539248A/ja active Pending
- 2006-06-02 US US12/308,158 patent/US20100032766A1/en not_active Abandoned
- 2006-06-02 GB GB0823259A patent/GB2452213B/en not_active Expired - Fee Related
- 2006-06-02 WO PCT/US2006/021396 patent/WO2007142622A1/en active Application Filing
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
GB0823259D0 (en) | 2009-01-28 |
GB2452213B (en) | 2011-08-10 |
GB2452213A (en) | 2009-02-25 |
US20100032766A1 (en) | 2010-02-11 |
WO2007142622A1 (en) | 2007-12-13 |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120718 |
|
A131 | Notification of reasons for refusal |
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|
A601 | Written request for extension of time |
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A602 | Written permission of extension of time |
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