JP2009531781A - メモリ利用計算システム及び同システムを用いる方法 - Google Patents
メモリ利用計算システム及び同システムを用いる方法 Download PDFInfo
- Publication number
- JP2009531781A JP2009531781A JP2009502903A JP2009502903A JP2009531781A JP 2009531781 A JP2009531781 A JP 2009531781A JP 2009502903 A JP2009502903 A JP 2009502903A JP 2009502903 A JP2009502903 A JP 2009502903A JP 2009531781 A JP2009531781 A JP 2009531781A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- memory cell
- memory
- bit
- logic device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 314
- 238000000034 method Methods 0.000 title claims abstract description 40
- 238000004364 calculation method Methods 0.000 title abstract description 21
- 230000006870 function Effects 0.000 claims abstract description 39
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 7
- 238000003786 synthesis reaction Methods 0.000 claims abstract description 7
- 238000013461 design Methods 0.000 claims description 21
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000002041 carbon nanotube Substances 0.000 claims description 16
- 229910021393 carbon nanotube Inorganic materials 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 13
- 239000002184 metal Substances 0.000 claims description 13
- 239000002070 nanowire Substances 0.000 claims description 11
- 238000005516 engineering process Methods 0.000 claims description 8
- 238000003491 array Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 230000001934 delay Effects 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims 5
- 230000000694 effects Effects 0.000 claims 1
- 230000000295 complement effect Effects 0.000 description 33
- 238000010586 diagram Methods 0.000 description 14
- 230000006872 improvement Effects 0.000 description 6
- 230000004044 response Effects 0.000 description 6
- 210000003813 thumb Anatomy 0.000 description 6
- 230000000712 assembly Effects 0.000 description 4
- 238000000429 assembly Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 239000002071 nanotube Substances 0.000 description 2
- 238000005457 optimization Methods 0.000 description 2
- WUPHOULIZUERAE-UHFFFAOYSA-N 3-(oxolan-2-yl)propanoic acid Chemical compound OC(=O)CCC1CCCO1 WUPHOULIZUERAE-UHFFFAOYSA-N 0.000 description 1
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 229910052980 cadmium sulfide Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 229910000365 copper sulfate Inorganic materials 0.000 description 1
- ARUVKPQLZAKDPS-UHFFFAOYSA-L copper(II) sulfate Chemical compound [Cu+2].[O-][S+2]([O-])([O-])[O-] ARUVKPQLZAKDPS-UHFFFAOYSA-L 0.000 description 1
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- -1 inorganics Substances 0.000 description 1
- 229910052740 iodine Inorganic materials 0.000 description 1
- 239000011630 iodine Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000007784 solid electrolyte Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17724—Structural details of logic blocks
- H03K19/17728—Reconfigurable logic blocks, e.g. lookup tables
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17748—Structural details of configuration resources
- H03K19/1776—Structural details of configuration resources for memories
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/102—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components
- H01L27/1021—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including bipolar components including diodes only
Landscapes
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Memory System (AREA)
- Semiconductor Memories (AREA)
Abstract
【解決手段】高性能メモリ利用計算システムはメモリセルアレイにより構成される。各メモリセルは特定論理関数に基づく入力の選択合成に対応する論理データを記憶する。改良された性能のために、メモリセルアレイはサブブロックに分割され、サブブロックは直列に設けること又は並設することができる。メモリ利用計算システムの性能は繰り返しメモリセル行、列及び/又はサブアレイを除去することによって更に改良できる。
【選択図】 図1
Description
Claims (103)
- データビットの集合がメモリセルをアドレス指定するために使用される複数の入力信号の合成に対応するようにそれぞれデータビットを記憶する読み取り専用メモリセルアレイにより構成され、各メモリセルは最大でも1つのトランジスタにより構成される、論理装置。
- 各メモリセルの前記データは変更できない、請求項1の論理装置。
- 前記メモリセルアレイは各サブブロックの出力が前記複数の入力信号の合成の一部に対応するように複数の基本サブブロックを更に含む、請求項1の論理装置。
- 前記メモリセルアレイは実質的に同じでない行又は列を有する、請求項1の論理装置。
- 前記メモリセルアレイは同じパターンに従う行又は列を実質的に有さない、請求項1の論理装置。
- 各メモリセルはNMOS又はPMOSトランジスタで構成される、請求項1の論理装置。
- 各メモリセルはダイオードで構成される、請求項1の論理装置。
- ダイオードはP−N接合である、請求項7の論理装置。
- 前記ダイオードはナノワイヤに基づくダイオード又はカーボンナノチューブ系ダイオードである、請求項7の論理装置。
- 前記ダイオードはメタル領域とP型,P+型,N型又はN+型である半導体領域により構成される、請求項7の論理装置。
- NMOSトランジスタは論理ビット“0”を記憶し、PMOSトランジスタは論理“1”を記憶する、請求項6の論理装置。
- 前記アレイの行の前記セルの複数のNMOSトランジスタは前記行の第1ワード線に接続され、前記アレイの前記行の前記セルの複数のPMOSトランジスタは前記行の第2ワード線に接続され、前記第1及び第2ワード線は分離ワード線である、請求項11の論理装置。
- 接続されているメモリセルに記憶されたデータが読み出すことができるように列のメモリセルにそれぞれ接続されるビット線の集合を含む、請求項7の論理装置。
- 前記アレイの行のダイオードのカソードに接続される第1ワード線と、前記アレイの前記行のダイオードのアノードに接続される第2ワード線と、カソードが前記第1ワード線に接続されている前記ダイオードのアノードに接続される第1セットのビット線と、アノードが前記第2ワード線に接続されている前記ダイオードのカソードに接続される第2セットのビット線とを更に含む、請求項7の論理装置。
- 前記第1ワード線及び前記2セットのビット線に接続される前記ダイオードはデジタルビット“0”を記憶し、前記第2ワード線及び前記第2セットのビット線に接続される前記ダイオードはデジタルビット“l”を記憶する、請求項14の論理装置。
- 前記第1ワード線はNMOSトランジスタのドレインに接続され、前記第2ワード線はPMOSトランジスタのソースに接続される、請求項14の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項1の論理装置。
- 前記メモリサイズは2N×Oによって規定され、但し、Nは入力の数、Oは出力の数である、請求項1の論理装置。
- 前記論理関数は2以上の論理深さを有する、請求項1の論理装置。
- 前記論理関数は5以上の論理深さを有する、請求項1の論理装置。
- メモリセルに記憶された前記データは前記入力信号の組み合わせ信号を乗算したビットに対応する、請求項1の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成のFFTコンパイラ又はFIRフィルタのビットに対応する、請求項1の論理装置。
- キャラ選択加算器であり、前記メモリセルアレイは各々が合計Nビットを有する第1及び第2入力変数に結合され、前記メモリセルアレイは合計N/m個のサブブロックを有し、mは1乃至Nの範囲の整数である、請求項3の論理装置。
- 桁上げ保存加算器であり、前記メモリセルアレイはm(mは3以上)個の入力変数に結合される。請求項3の論理装置。
- メモリセルのアレイにより構成され、各メモリセルは前記メモリセルアレイの出力が前記メモリセルをアクセスするために使用される複数の入力信号の集合の論理関数に対応するように“0”又は“1”のデジタルビットが記憶されるNMOS及び/又はPMOSトランジスタを有する、論理回路。
- 前記メモリセルアレイは各サブブロックが前記複数の入力信号の前記合成の一部に対応するような複数の関数サブブロックを更に有する、請求項25の論理回路。
- 前記メモリセルアレイは同一の行又は列を実質的に有しない、請求項25の論理回路。
- 前記NMOSトランジスタは論理ビット“0”を記憶し、前記PMOSトランジスタは論理ビット“1”を記憶する、請求項25の論理回路。
- 前記アレイの行のセルのNMOSトランジスタは前記列の第1ワード線に接続され、前記行のセルのPMOSトランジスタは前記列の第2ワード線に接続され、前記第1及び第2ワード線は分離ワード線である、請求項28の論理回路。
- ビット線のセットを更に含み、各ビット線はこれに接続される前記メモリセルに記憶されたデータが読み出し可能に列のメモリセルに接続される、請求項28の論理回路。
- 前記ワード線はNMOSトランジスタのドレインに接続され、前記第2ワード線はPMOSのソースに接続される、請求項14の論理回路。
- メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項25の論理回路。
- 前記メモリサイズは2N×Oによって規定され、但し、Nは入力数であり、Oは出力数である、請求項25の論理回路。
- 前記論理関数は2以上の論理深さを有する、請求項25の論理装置。
- 前記論理関数は5以上の論理深さを有する、請求項25の論理装置。
- メモリセルに記憶された前記データは乗算器、FFT又は前記入力信号の合成のFIRフィルタのビットに対応する、請求項25の論理装置。
- 各セルは“0”又は“1”を記憶するためのNMOS又はPMOSトランジスタにより構成される、請求項25の論理回路。
- 前記メモリセルは読み取り専用メモリセルである、請求項1の論理回路。
- 2変数桁上げ選択加算器であり、前記メモリセスアレイはそれぞれNビットを有する第1及び第2入力変数に結合され、前記メモリセルアレイはN/mサブブロック(mは1乃至Nの範囲の整数である)で構成される、請求項25の論理回路。
- 各々がダイオードを有するメモリのアレイと、前記アレイの行の前記ダイオードのカソードに接続される第1ワード線と、前記アレイの前記行の前記ダイオードのアノードに接続される第2ワード線と、カソードが前記第1ワード線に接続されている前記ダイオードのアノードに接続される第1セットのビット線と、アノードが前記第2ワード線に接続されている前記ダイオードのカソードに接続される第2セットのビット線と、を具備し、前記第1ワード線及び前記第1セットのビット線に接続される前記ダイオードはデジタルビット“0”を記憶し、前記第2ワード線と前記第2セットのビット線に接続される前記ダイオードは前記メモリセルアレイの出力が前記メモリセルをアクセスするために使用される複数の入力信号の集合の論理関数に対応するようにデジタルビット“1”を記憶する。
- 前記メモリセルアレイは各サブブロックが前記複数の入力信号の前記組み合わせの部分に対応するような複数の関数サブブロックを更に有する、請求項40の論理回路。
- 前記メモリセルアレイは同一の行又は列を実質的に有さない、請求項40の論理回路。
- 前記メモリセルアレイは同じパターンに従う行又は列を実質的に有さない、請求項40の論理装置。
- 前記ダイオードはP−N接合である、請求項40の論理装置。
- 前記ダイオードはナノワイヤ系ダイオード又はカーボンナノチューブ系ダイオードである、請求項40の論理装置。
- 前記ダイオードはメタル領域とP型,P+型,N型又はN+型である半導体領域により構成される、請求項40の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項40の論理装置。
- 前記メモリサイズは2N×Oによって規定され、但し、Nは入力の数、Oは出力の数である、請求項40の論理装置。
- 前記論理関数は2以上の論理深さを有する、請求項40の論理装置。
- 前記論理関数は5以上の論理深さを有する、請求項40の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成の乗数のビットに対応する、請求項40の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成のFFTコンパイラ又はFIRフィルタのビットに対応する、請求項40の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成のFIRフィルタのビットに対応する、請求項40の論理装置。
- 2変数桁上げ選択加算器であり、前記メモリセルアレイはそれぞれNビットを有する第1及び第2入力変数に結合され、前記メモリセルアレイはN/mサブブロック(mは1乃至Nの範囲の整数である)を含む、請求項40の論理回路。
- 読み取り専用メモリセルのアレイにより構成され、各メモリセルはデータビットの集合が前記メモリセルをアクセスするために使用される複数の入力信号の合成に対応するようにデータビットを記憶し、前記メモリセルアレイは同じ行又は列を実質的に持たない、論理装置。
- 前記メモリセルは実質的に再書込できない、請求項55の論理装置。
- 前記メモリセルは各サブブロックの出力が前記複数の入力信号の前記合成の一部に対応するような複数の関数サブブロックを更に有する、請求項55の論理装置。
- 各メモリセルはNMOS又はPMOSトランジスタで構成される、請求項55の論理装置。
- 各メモリセルはダイオードにより構成される、請求項55の論理装置。
- 前記ダイオードはP−N接合である、請求項59の論理装置。
- 前記ダイオードはナノワイヤ系ダイオード又はカーボンナノチューブ系ダイオードである、請求項59の論理装置。
- 前記ダイオードはメタル領域及びP型,P+型,N型又はN+型である半導体領域により構成される、請求項59の論理装置。
- 前記NMOSトランジスタは論理ビット“0”を記憶し、前記PMOSトランジスタは論理ビット“1”を記憶する、請求項58の論理装置。
- 前記アレイの行の前記セルの前記NMOSトランジスタは前記列の第1ワード線に接続され、前記アレイの前記列の前記セルの前記PMOSトランジスタは前記列の第2ワード線に接続され、前記第1及び第2ワード線は分離ワード線である、請求項63の論理装置。
- ビット線のセットを更に含み、各ビット線はこれに接続される前記メモリセルに記憶されたデータが読み出し可能に列のメモリセルに接続される、請求項64の論理回路。
- 前記アレイの行のダイオードのカソードに接続される第1ワード線と、前記アレイの前記行のダイオードのアノードに接続される第2ワード線と、カソードが前記第1ワード線に接続されている前記ダイオードのアノードに接続される第1セットのビット線と、アノードが前記第2ワード線に接続されている前記ダイオードのカソードに接続される第2セットのビット線とを更に含む、請求項59の論理装置。
- 前記第1ワード線及び前記2セットのビット線に接続される前記ダイオードはデジタルビット“0”を記憶し、前記第2ワード線及び前記第2セットのビット線に接続される前記ダイオードはデジタルビット“l”を記憶する、請求項66の論理装置。
- 前記第1ワード線はNMOSトランジスタのドレインに接続され、前記第2ワード線はPMOSトランジスタのソースに接続される、請求項67の論理装置。
- メモリセルに記憶された前記データは前記入力信号の合成の合計のビットに対応する、請求項55の論理装置。
- 前記メモリサイズは2N×Oによって規定され、但し、Nは入力の数、Oは出力の数である、請求項55の論理装置。
- 前記論理関数は2以上の論理深さを有する、請求項55の論理装置。
- メモリセルに記憶された前記データは乗算器、FFT又は前記入力信号の合成のFIRフィルタのビットに対応する、請求項55の論理装置。
- 前記メモリセルは同一行又は列を実質的に持たない、請求項55の論理装置。
- 前記メモリセルアレイは同じデジタルビットの同一行又は列を実質的に有さない、請求項55の論理装置。
- 2変数キャリヤ選択加算器であり、前記メモリセルアレイはそれぞれNビットを有する第1及び第2入力変数に結合され、前記メモリセルアレイはN/mサブブロック(mは1乃至Nの範囲の整数である)を含む、請求項40の論理回路。
- データビットの集合が複数の入力信号の合成に対応するように前記データビットを記憶するメモリセルアレイを設計し、前記アレイの同じパターンに従う記憶データビットを含むメモリセルを除去することを含めて前記設計メモリセルアレイのサイズを縮小すること、前記メモリセルアレイをアクセスするため前記メモリセルに接続される複数のワード線を設計すること、前記メモリセルから複数のコンテンツを読み出すため前記メモリセルに接続される複数のビット線を設計すること、及び前記設計メモリセルアレイを組み立てることを、を含む論理回路作成方法。
- 同じパターンに従うデータビットを記憶した前記メモリセルを除去するステップは前記アレイの同一行又は列のグループを認識すること、前記同一行又は列の1つを選択すること、他の同一行又は列を除去すること、及び前記同一行又は列の前記選択された1つを残すことを含む、請求項76の方法。
- 前記メモリセルアレイのサイズを縮小する前記ステップは前記メモリセルアレイを複数のサブブロックに分割すること、各ブロックの同じパターに従う各ブロックのデータビットを記憶した前記メモリセルを除去することを含む、請求項76の方法。
- 各メモリセルアレイはデータビット“0”及び“1”を記憶するためのNMOS又はPMOSトランジスタを含む、請求項76の方法。
- 各メモリセルアレイはデータビット“0”及び“1”を記憶するためのダイオードを含む、請求項76の方法。
- 前記メモリセルアレイのサイズを縮小する前記ステップは同じデジタルデータビットを記憶したメモリセルの行又は列を除去することを更に含む、請求項76の方法。
- 高性能論理回路を持つシステムであって、小さなブロックに分けられた高性能論理回路を含み、前記小さいブロックの各々は入力合成に対応する出力が予め記憶されている読み取り専用メモリで実施され、前記個別の小ブロックの各々への入力が各読み取り専用メモリをアクセスするために個別のアドレスとして使用される、システム。
- 前記ブロックは緩慢な動作を抑制するために十分大きく、かつ大きな遅延及び電力要求を抑制するために十分小さく最適に寸法付けされる、請求項82の高性能論理回路を持つシステム。
- 前記回路は大きなメモリサイズを含む高アクチビティ大デジタル関数を満たし、前記必要メモリは入力数と共に指数関数的に増加する、請求項82の高性能論理回路を有するシステム。
- 前記メモリサイズは2N×Oによって規定され、但し、Nは入力数、Oは出力数である、請求項84の高性能論理回路を持つシステム。
- 論理深さは高性能アプリケーション用ROM利用設計を開発するに十分大きい、請求項82の高性能論理回路を持つシステム。
- 前記構成の論理回路は加算器に関する、請求項82の高性能論理回路を持つシステム。
- 前記高性能論理回路は乗算器に関する、請求項82の高性能論理回路を持つシステム。
- 前記構成の論理回路はFFTコンパイラに関する、請求項82の高性能論理回路を持つシステム。
- 前記構成の論理回路はFIRフィルタに関する、請求項82の高性能論理回路を持つシステム。
- 前記小ブロック毎に復号器回路及びメモリアーチテクチャを更に含む、請求項82の高性能論理回路を持つシステム。
- 高速及び低電力動作用論理回路を提供する方法であって、大回路ブロックを最適小ブロックに分割すること、入力ビットがメモリから結果を読み出すためのアドレスとして使用されるMBC技術を用いて前記小ブロックの各々を実行することを含む、方法。
- 前記小ブロックの個々のメモリをアクセスするためのアドレスとして入力ビットを用いることを更に含む、請求項92の方法。
- 性能を改善し及び/又は要求領域を改善するために、遅延を制限するように前記小ブロックの各々のサイズを最適化することを更に含む、請求項92の方法。
- ROM及び/又は3Dアーチテクチャを介して面積オーバヘッドを低減することを更に含む、請求項92の方法。
- 前記論理回路は乗算器に関し、遅延を制限し、性能を改善し及び/又は要求面積を改善するため加算器長を選択することを更に含む、請求項92の方法。
- 前記小ブロックの各々を実行するため復号器回路及びメモリアーチテクチャを提供することを更に含む、請求項92の方法。
- 前記MBC技術を備えたパイプ線アーチテクチャを使用することを更に含む、請求項92の方法。
- 資源管理のためのパイプ線アーチテクチャを用いることを更に含む、請求項92の方法。
- パイプ線方式を用いて前記小ブロックの複数の異なるブロックに対する結果を得るために同じメモリを用いることを更に含む、請求項99の方法。
- 前記方法を三次元回路設計に使用することを更に含む、請求項82の方法。
- 復号器及び他の回路ブロックに近接するレイヤにおいて前記メモリを実施することを更に含む、請求項100の方法。
- 前記メモリを非シリコンメモリで提供することを更に含む、請求項92の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/277,299 US7570505B2 (en) | 2006-03-23 | 2006-03-23 | Memory based computation systems and methods for high performance and/or fast operations |
US11/690,125 US7646622B2 (en) | 2006-03-23 | 2007-03-22 | Memory based computation systems and methods of using the same |
PCT/US2007/007333 WO2007112041A2 (en) | 2006-03-23 | 2007-03-23 | Memory based computation systems and methods of using the same |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009531781A true JP2009531781A (ja) | 2009-09-03 |
Family
ID=38541704
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009502903A Pending JP2009531781A (ja) | 2006-03-23 | 2007-03-23 | メモリ利用計算システム及び同システムを用いる方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7646622B2 (ja) |
EP (1) | EP2002485A2 (ja) |
JP (1) | JP2009531781A (ja) |
WO (1) | WO2007112041A2 (ja) |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
US7667999B2 (en) * | 2007-03-27 | 2010-02-23 | Sandisk 3D Llc | Method to program a memory cell comprising a carbon nanotube fabric and a steering element |
US7982209B2 (en) * | 2007-03-27 | 2011-07-19 | Sandisk 3D Llc | Memory cell comprising a carbon nanotube fabric element and a steering element |
US20090166610A1 (en) * | 2007-12-31 | 2009-07-02 | April Schricker | Memory cell with planarized carbon nanotube layer and methods of forming the same |
US8133793B2 (en) | 2008-05-16 | 2012-03-13 | Sandisk 3D Llc | Carbon nano-film reversible resistance-switchable elements and methods of forming the same |
US8569730B2 (en) * | 2008-07-08 | 2013-10-29 | Sandisk 3D Llc | Carbon-based interface layer for a memory device and methods of forming the same |
US8466044B2 (en) | 2008-08-07 | 2013-06-18 | Sandisk 3D Llc | Memory cell that includes a carbon-based memory element and methods forming the same |
US20100108976A1 (en) * | 2008-10-30 | 2010-05-06 | Sandisk 3D Llc | Electronic devices including carbon-based films, and methods of forming such devices |
US8835892B2 (en) * | 2008-10-30 | 2014-09-16 | Sandisk 3D Llc | Electronic devices including carbon nano-tube films having boron nitride-based liners, and methods of forming the same |
US8421050B2 (en) * | 2008-10-30 | 2013-04-16 | Sandisk 3D Llc | Electronic devices including carbon nano-tube films having carbon-based liners, and methods of forming the same |
KR20100052080A (ko) * | 2008-11-10 | 2010-05-19 | 주식회사 하이닉스반도체 | 저항성 메모리 소자 및 그 제조 방법 |
US8125815B2 (en) * | 2008-12-18 | 2012-02-28 | Lsi Corporation | Transistor bit cell ROM architecture |
US8222922B2 (en) * | 2009-03-31 | 2012-07-17 | Toshiba America Research, Inc. | ROM implementation for ROM based logic design |
US8146034B2 (en) | 2010-04-30 | 2012-03-27 | International Business Machines Corporation | Efficient Redundancy Identification, Redundancy Removal, and Sequential Equivalence Checking within Designs Including Memory Arrays. |
US8181131B2 (en) | 2010-04-30 | 2012-05-15 | International Business Machines Corporation | Enhanced analysis of array-based netlists via reparameterization |
US8566764B2 (en) | 2010-04-30 | 2013-10-22 | International Business Machines Corporation | Enhanced analysis of array-based netlists via phase abstraction |
US8478574B2 (en) | 2010-04-30 | 2013-07-02 | International Business Machines Corporation | Tracking array data contents across three-valued read and write operations |
US8291359B2 (en) * | 2010-05-07 | 2012-10-16 | International Business Machines Corporation | Array concatenation in an integrated circuit design |
US8336016B2 (en) | 2010-05-07 | 2012-12-18 | International Business Machines Corporation | Eliminating, coalescing, or bypassing ports in memory array representations |
US8307313B2 (en) | 2010-05-07 | 2012-11-06 | International Business Machines Corporation | Minimizing memory array representations for enhanced synthesis and verification |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6095799A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
JPS61168040A (ja) * | 1985-01-21 | 1986-07-29 | Mitsubishi Electric Corp | キヤリ・ルツク・アヘツド付加算器 |
JPH0253300A (ja) * | 1988-08-17 | 1990-02-22 | Mitsubishi Electric Corp | ダイオードrom |
JPH0721770A (ja) * | 1993-06-28 | 1995-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08147144A (ja) * | 1994-11-17 | 1996-06-07 | Yamaha Corp | ディジタル回路 |
JPH08235890A (ja) * | 1994-12-27 | 1996-09-13 | Nkk Corp | 情報記憶装置およびその動作方法 |
JPH11249871A (ja) * | 1998-03-03 | 1999-09-17 | Toshiba Microelectronics Corp | 加算器 |
JP2004281435A (ja) * | 2003-03-12 | 2004-10-07 | Ememory Technology Inc | Rom |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4608672A (en) * | 1983-07-14 | 1986-08-26 | Honeywell Inc. | Semiconductor memory |
JPS63279498A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | リ−ド・オンリ・メモリ回路 |
US4884238A (en) * | 1988-03-09 | 1989-11-28 | Honeywell Inc. | Read-only memory |
JP3109537B2 (ja) * | 1991-07-12 | 2000-11-20 | 日本電気株式会社 | 読み出し専用半導体記憶装置 |
KR100374632B1 (ko) * | 1999-08-09 | 2003-03-04 | 삼성전자주식회사 | 반도체 메모리장치 및 이의 메모리셀 어레이 블락 제어방법 |
JP3607575B2 (ja) * | 2000-06-16 | 2005-01-05 | 沖電気工業株式会社 | 書込可能な読出専用メモリ |
KR100487417B1 (ko) * | 2001-12-13 | 2005-05-03 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 및 그를 이용한멀티플-비트 데이타의 라이트 및 리드 방법 |
JP2003196973A (ja) * | 2001-12-21 | 2003-07-11 | Mitsubishi Electric Corp | 薄膜磁性体記憶装置 |
JP3815381B2 (ja) * | 2002-06-06 | 2006-08-30 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置およびその駆動方法 |
US6741488B1 (en) * | 2002-11-19 | 2004-05-25 | Promos Technologies Inc. | Multi-bank memory array architecture utilizing topologically non-uniform blocks of sub-arrays and input/output assignments in an integrated circuit memory device |
TW594550B (en) | 2003-05-12 | 2004-06-21 | Darfon Electronics Corp | Foldable keyboard |
US7109746B1 (en) * | 2004-03-22 | 2006-09-19 | Xilinx, Inc. | Data monitoring for single event upset in a programmable logic device |
US7126372B2 (en) * | 2004-04-30 | 2006-10-24 | Xilinx, Inc. | Reconfiguration port for dynamic reconfiguration—sub-frame access for reconfiguration |
US7570505B2 (en) * | 2006-03-23 | 2009-08-04 | Toshiba America Research, Inc. | Memory based computation systems and methods for high performance and/or fast operations |
US7646622B2 (en) * | 2006-03-23 | 2010-01-12 | Toshiba America Research, Inc. | Memory based computation systems and methods of using the same |
-
2007
- 2007-03-22 US US11/690,125 patent/US7646622B2/en not_active Expired - Fee Related
- 2007-03-23 EP EP07753919A patent/EP2002485A2/en not_active Withdrawn
- 2007-03-23 JP JP2009502903A patent/JP2009531781A/ja active Pending
- 2007-03-23 WO PCT/US2007/007333 patent/WO2007112041A2/en active Application Filing
-
2009
- 2009-12-22 US US12/645,184 patent/US8238136B2/en not_active Expired - Fee Related
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6095799A (ja) * | 1983-10-31 | 1985-05-29 | Nec Corp | プログラマブル・リ−ド・オンリ−・メモリ |
JPS61168040A (ja) * | 1985-01-21 | 1986-07-29 | Mitsubishi Electric Corp | キヤリ・ルツク・アヘツド付加算器 |
JPH0253300A (ja) * | 1988-08-17 | 1990-02-22 | Mitsubishi Electric Corp | ダイオードrom |
JPH0721770A (ja) * | 1993-06-28 | 1995-01-24 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH08147144A (ja) * | 1994-11-17 | 1996-06-07 | Yamaha Corp | ディジタル回路 |
JPH08235890A (ja) * | 1994-12-27 | 1996-09-13 | Nkk Corp | 情報記憶装置およびその動作方法 |
JPH11249871A (ja) * | 1998-03-03 | 1999-09-17 | Toshiba Microelectronics Corp | 加算器 |
JP2004281435A (ja) * | 2003-03-12 | 2004-10-07 | Ememory Technology Inc | Rom |
Also Published As
Publication number | Publication date |
---|---|
WO2007112041A3 (en) | 2008-09-25 |
EP2002485A2 (en) | 2008-12-17 |
US20100097837A1 (en) | 2010-04-22 |
WO2007112041A8 (en) | 2009-11-05 |
US8238136B2 (en) | 2012-08-07 |
WO2007112041A2 (en) | 2007-10-04 |
US7646622B2 (en) | 2010-01-12 |
US20070268042A1 (en) | 2007-11-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2009531781A (ja) | メモリ利用計算システム及び同システムを用いる方法 | |
Haj-Ali et al. | Efficient algorithms for in-memory fixed point multiplication using magic | |
Sim et al. | Scalable stochastic-computing accelerator for convolutional neural networks | |
Morrison et al. | Design of static and dynamic RAM arrays using a novel reversible logic gate and decoder | |
CN108182959B (zh) | 基于阻变器件交叉阵列结构实现逻辑计算的方法 | |
Mori et al. | A 4nm 6163-TOPS/W/b $\mathbf {4790-TOPS/mm^{2}/b} $ SRAM Based Digital-Computing-in-Memory Macro Supporting Bit-Width Flexibility and Simultaneous MAC and Weight Update | |
Zhang et al. | The application of non-volatile look-up-table operations based on multilevel-cell of resistance switching random access memory | |
Alamgir et al. | Flow-based computing on nanoscale crossbars: Design and implementation of full adders | |
Fan et al. | Red: A reram-based deconvolution accelerator | |
TW202230165A (zh) | 記憶體內計算的裝置及方法 | |
Vudadha et al. | An efficient design methodology for CNFET based ternary logic circuits | |
Zahedi et al. | Efficient organization of digital periphery to support integer datatype for memristor-based CIM | |
Rashed et al. | Stream: Towards read-based in-memory computing for streaming based data processing | |
US20210083669A1 (en) | Configurable Processor Doublet Based on Three-Dimensional Memory (3D-M) | |
Wang et al. | Efficient time-domain in-memory computing based on TST-MRAM | |
Zha et al. | Liquid silicon: A data-centric reconfigurable architecture enabled by rram technology | |
Sim et al. | LUPIS: Latch-up based ultra efficient processing in-memory system | |
Li et al. | Optimization strategies for digital compute-in-memory from comparative analysis with systolic array | |
CN112951290B (zh) | 一种基于非易失性随机存储器的内存计算电路及装置 | |
Abdelrahman et al. | Comparative study of CNTFET implementations of 1-trit multiplier | |
US11533054B2 (en) | Ternary logic circuit device | |
KR102555621B1 (ko) | 메모리 내의 컴퓨팅 회로 및 방법 | |
JP3887622B2 (ja) | データ処理装置 | |
Rahman et al. | Memristor based 8-bit iterative full adder with space-time notation and sneak-path protection | |
CN111817710A (zh) | 基于忆阻器的混合逻辑同或电路以及同或计算阵列 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110322 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110523 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111115 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120116 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120515 |