JP2009511318A - マイクロコントローラとＦｌｅｘＲａｙ通信モジュールとを繋ぐ加入者インタフェース、ＦｌｅｘＲａｙ加入者装置、およびマイクロコントローラとＦｌｅｘＲａｙ通信モジュールとを繋ぐ加入者インタフェースを経由するメッセージの伝送方法 - Google Patents

Abstract

ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ通信モジュールに割り当てられたマイクロコントローラとを繋ぐ加入者インタフェースであって、ＦｌｅｘＲａｙ通信モジュールはＦｌｅｘＲａｙ通信接続を介してメッセージが伝送されており、ＦｌｅｘＲａｙ通信接続からのメッセージを中間格納するメッセージ記憶装置またはＦｌｅｘＲａｙ通信接続のためのメッセージ記憶装置を有しており、マイクロコントローラはメッセージ記憶装置とのデータ交換のためのマイクロプロセッサおよびＤＭＡコントローラを有する加入者インタフェースにおいて、加入者インタフェースはステートマシンを有しており、ステートマシンはマイクロコントローラのマイクロプロセッサによる構成に従ってＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置とＤＭＡコントローラとの間のデータ伝送を単独で調整し制御する加入者インタフェースが提供される。
【選択図】図１５

Description

本発明は、ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ通信モジュールに割り当てられたマイクロコントローラとを繋ぐ加入者インタフェースであって、ＦｌｅｘＲａｙ通信モジュールは、ＦｌｅｘＲａｙ通信接続に接続され、ＦｌｅｘＲａｙ通信接続を介してメッセージが伝送されており、ＦｌｅｘＲａｙ通信接続からのメッセージを中間格納するメッセージ記憶装置、またはＦｌｅｘＲａｙ通信接続のためのメッセージ記憶装置を有しており、マイクロコントローラは、メッセージ記憶装置とのデータ交換のためのマイクロプロセッサおよびＤＭＡ（Direct-Memory-Access）コントローラを有している、加入者インタフェースに関する。

さらに、本発明は、マイクロコントローラと、ＦｌｅｘＲａｙ通信接続に接続されており、その際メッセージがＦｌｅｘＲａｙ通信接続を介して伝送されるＦｌｅｘＲａｙ通信モジュールと、マイクロコントローラと通信モジュールとを繋ぐ加入者インタフェースとを有する、ＦｌｅｘＲａｙ加入者装置に関する。マイクロコントローラは、マイクロプロセッサとＤＭＡコントローラとを含んでいる。通信モジュールは、ＦｌｅｘＲａｙ通信接続からのメッセージを中間格納するメッセージ記憶装置、またはＦｌｅｘＲａｙ通信のためのメッセージ記憶装置を含んでいる。

最後に、本発明は、ＦｌｅｘＲａｙ通信接続に接続されており、その際メッセージが前記通信接続を介して伝送されているＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置と、マイクロコントローラのＤＭＡコントローラとの間でデータ伝送する方法にも関する。

通信システムおよびバスシステムとして構成された通信接続を利用した、制御装置、センサおよびアクチュエータのネットワーク化は、近年、近代的な車両において、機械工学、特に工作機械分野において、さらにオートメーション化領域においても急激に増加している。その際、機能を複数の制御装置に分散させて相乗効果を達成することが可能である。すなわち、ここでは（機能）分散型システムが関わっている。様々な加入者装置間の通信は、ますますバスシステムとして構成された通信システムを介して行われている。バスシステムにおける通信、アクセスおよび受信メカニズム、並びにエラー処理はプロトコルを介して制御される。

ここでの公知のプロトコルは、現在ＦｌｅｘＲａｙプロトコル仕様バージョン２．０に基づく、ＦｌｅｘＲａｙプロトコルである。ＦｌｅｘＲａｙプロトコルは、特に車両に組み込むための、高速で、決定論的でフォールト・トレラントなバスシステムを定義する。ＦｌｅｘＲａｙプロトコルに基づくデータ伝送は、時分配多重アクセス（Time Division Multiple Access；ＴＤＭＡ）の方法に基づいて行われる。通信接続を介したデータ伝送は、定期的に繰り返される伝送サイクルにおいて行われる。伝送サイクルはそれぞれ、タイムスロットとも呼ばれる、複数のデータフレームに分割されている。加入者または伝送されるメッセージには、固定のタイムスロットが割り当てられている。固定のタイムスロットにおいて、加入者または伝送されるメッセージは、通信接続の排他的使用権を持つ。タイムスロットは設定された伝送サイクルで繰り返されるので、メッセージがバスを介して伝送される時点が事前に正確に予告され、バス使用権の取得も決定論的に行われることが可能である。

バスシステムにおいてメッセージ伝送のための帯域幅を最適に利用するため、ＦｌｅｘＲａｙは、サイクルまたはバスサイクルとも呼ばれる伝送サイクルを静的部分および動的部分に分割する。その際、固定のタイムスロットは、バスサイクルの先頭にある静的部分に存在する。動的部分では、タイムスロットは動的に設定される。動的部分では、タイムスロットが動的に設定される。動的部分においては、短時間、すなわち１つまたは複数のミニスロットの間に、排他的バス使用権が与えられる。ミニスロット内でバスアクセスが行われる場合に限り、タイムスロットは必要な時間だけ延長される。すなわち、帯域幅は、実際に必要な場合に使用される。

ＦｌｅｘＲａｙは、２つの物理的に異なる線を介して、最大１０Ｍｂｉｔ／ｓのデータ伝送速度で通信する。その際、５ｍｓごとに、通信システムによっては２．５ｍｓごとにバスサイクルが終了される。その際、双方のチャネルは、特にＯＳＩ（Open System Architecture）の物理層に相当する。双方のチャネルは、主として冗長的でフォールト・トレラントなメッセージ伝送に役立つ。しかし、異なるメッセージも伝送可能であり、その場合データ伝送速度は２倍の速さになることが予想される。ＦｌｅｘＲａｙは、しかし、データ伝送速度が遅い場合でも駆動されることが可能である。

同期機能を実現し、２つのメッセージ間に短い間隔を入れて帯域幅を最適化するために、通信ネットワークの加入者、または分散された構成要素は、共通の時間基準、グローバル時間を必要とする。時刻同期ために、サイクルの静的部分において同期メッセージが伝送される。その際、ＦｌｅｘＲａｙ仕様に応じた特別なアルゴリズムによって、加入者のローカル時計は、全ローカル時計がグローバル時間に同期して稼動するように修正される。

ＦｌｅｘＲａｙノードまたはホストとも呼ばれるＦｌｅｘＲａｙ加入者装置は、加入者プロセッサまたはホストプロセッサと、ＦｌｅｘＲａｙコントローラまたは通信コントローラと、バス監視用のバスガーディアンとを有している。その際、加入者プロセッサは、ＦｌｅｘＲａｙ通信コントローラおよびＦｌｅｘＲａｙ通信接続を介して伝送されるデータを伝達し、処理する。ＦｌｅｘＲａｙネットワークでの通信のために、例えば２５４バイトまでのメッセージまたはメッセージオブジェクトが構成されることが可能である。

メッセージ伝送を媒介するＦｌｅｘＲａｙ通信接続とＦｌｅｘＲａｙ加入者装置とを結合させるために、本願の出願日にはまだ開示されていなかった独国特許出願第１０ ２００５ ０３４０７４４号明細書では、ＦｌｅｘＲａｙ通信モジュールが組み込まれている。このＦｌｅｘＲａｙ通信モジュールは、加入者インタフェースを介して加入者へ、および、更なる別の接続を介して通信接続に接続されている。その際、加入者と通信接続との間でメッセージを伝送するために、通信モジュール内にメッセージを保存するための構成が設けられている。伝送は、ステートマシンによって制御される。

通信モジュールには、２つの構成要素から成るインタフェースモジュールが設けられている。その際、一方のサブモジュールは加入者から独立しており、他方のサブモジュールは、加入者に特化している。加入者専用のサブモジュールは、カスタマＣＰＵインタフェース（Customer CPU Interface；ＣＩＦ）とも呼ばれ、加入者専用ホストＣＰＵの形態をしたカスタマ専用加入者を、ＦｌｅｘＲａｙ通信モジュールと接続する。加入者から独立したサブモジュールは、汎用ＣＰＵインタフェース（Generic CPU Interface；ＧＩＦ)とも呼ばれ、汎用の、すなわち一般的なＣＰＵインタフェースである。汎用ＣＰＵインタフェースを介して、対応する加入者専用サブモジュール、すなわちカスタマＣＰＵインタフェース（ＣＩＦ）によって、異なるカスタム専用ホストＣＰＵがＦｌｅｘＲａｙ通信モジュールに接続される。従って、加入者に応じて、加入者専用のサブモジュールのみ変更されればよいので、通信モジュールは、異なる加入者に問題なく調整されることが可能である。一方、加入者から独立したサブモジュールおよび残りの通信モジュールは、常に同一に構成されることが可能である。通信モジュールによって、すなわち、任意のＦｌｅｘＲａｙ加入者装置をＦｌｅｘＲａｙ通信接続に接続するための標準インタフェースが生成される。その際、インタフェースは、加入者専用サブモジュールの簡単な変更によって、任意に構成された加入者、または従来の加入者に柔軟に調整される。その際、各サブモジュールは、このインタフェースモジュール内でもソフトウェアにおいて実現される、すなわちソフトウェア機能としての各サブモジュールとして実現されることも可能である。

ＦｌｅｘＲａｙ通信モジュール内のステートマシンは、ハードウェアに組み込まれていることが可能である。同様に、シーケンスは、ハードウェアに組み込まれていることが可能である。択一的に、通信モジュール内のステートマシンは、加入者インタフェースを介して、加入者により自由にプログラム可能であることも可能である。

情報は、特に、アクセスタイプ、および／または、アクセス方式、および／または、アクセスアドレス、および／または、データ値、および／または、データに関する制御情報、および／または、少なくとも１つのデータ防護のための情報を含んでいる。

従来の技術に基づいて、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置は、特に、シングルポートＲＡＭ（Random Access Memory）として実現されている。このＲＡＭ記憶装置は、メッセージまたはメッセージオブジェクト、すなわち実質的な有効データを、構成および状態データと共に保存する。公知の通信モジュールのメッセージ記憶装置の厳密な構造は、上記の独国特許出願第１０ ２００５ ０３４７４４号明細書に開示されている。

ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置とＦｌｅｘＲａｙ加入者装置との間のメッセージの伝送は比較的遅く、加入者に対して、特に、ホストＣＰＵの必要な演算能力と必要な記憶場所に関して大きなリソースを要求して行われるということが明らかになっている。ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置とを繋ぐ公知の加入者インタフェースの場合、通信モジュールのメッセージ記憶装置の新たに入力されたバッファ内容をホストＣＰＵの記憶装置に移すために、ホストが常に作動している（場合によってはＤＭＡ）ことが要求される。ポーリング（Polling）によって、ホストＣＰＵは、新メッセージが加入者インタフェースのメッセージ記憶装置に格納されているかどうかを、定期的に検査することが可能である。ホストＣＰＵは、通信モジュールのメッセージ記憶装置に直接アクセスすることは出来ない。特に、ＦｌｅｘＲａｙ通信接続のデータ伝送速度が最大である場合、ホストＣＰＵの直接的なアクセスは不利である。そのためには、レジスタ等を設定するために、ホストＣＰＵの待ち時間を甘受しなければならない。

従来の技術によると、ＦｌｅｘＲａｙ加入者装置は、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置と加入者との間のデータ伝送を調整および制御するために、マイクロプロセッサおよびＤＭＡコントローラを有している。しかし、メッセージ記憶装置内のメッセージが、順次に、すなわち相前後連続して格納されておらず、合目的的にメッセージ記憶装置の特定の領域に分散されていることは問題である。ＤＭＡコントローラは、常に、メッセージ記憶装置の関連した（ひとまとまりの）領域のデータにしかアクセスできない。従って、ＤＭＡコントローラは、メッセージ記憶装置と加入者との間のデータ伝送のために、従来技術の場合、複数回起動され、開始される必要がある。ＤＭＡコントローラを起動および開始するごとに、構成、調整および制御パラメータに、莫大なデータ量を伝送することが要求される。各ＤＭＡコントローラの呼出しの終了時に、例えばマイクロプロセッサによるポーリングによって、またはＤＭＡコントローラによって開始された割り込み命令によって、マイクロプロセッサにデータ伝送の終了が通知される。双方の通知方法は、マイクロプロセッサでの膨大なリソース（演算および記憶容量）を必要とする。従って、従来の技術においては、例外を除いてごくまれにしか、データ伝送のためにＤＭＡコントローラをプログラムする価値がない。要約すると、ＤＭＡコントローラのＦｌｅｘＲａｙ通信モジュールへの結合は、従来の技術において最適ではない。

従って、本発明の課題は、より迅速で、特によりリソースに配慮した、通信モジュールのメッセージ記憶装置とＤＭＡコントローラとの間のデータ伝送を可能にするために、マイクロコントローラのＤＭＡコントローラをより適切にＦｌｅｘＲａｙ通信モジュールに結合させる可能性を創出することにある。

本課題を解決するため、冒頭で挙げた形態の加入者インタフェースに基づいて、加入者インタフェースがステートマシンを備え、ステートマシンがマイクロコントローラのマイクロプロセッサによる構成に従って、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置とＤＭＡコントローラとの間のデータ伝送を単独で調整し、制御することが提案される。

本発明に基づいて、ステートマシンが、ＦｌｅｘＲａｙ加入者装置のマイクロコントローラと、加入者のＦｌｅｘＲａｙ通信モジュールとの間に介在することが提案される。ステートマシンは、マイクロコントローラのＤＭＡコントローラを起動および開始する価値があるように、加入者インタフェースを変更する。換言すると、ステートマシンは、ＤＭＡコントローラが比較的大きなデータ量または複数のメッセージを、ＤＭＡコントローラの１回の呼び出しで伝送できるように、伝送されるデータおよびメッセージがＤＭＡコントローラに最適に表示されるようにする。本発明に基づいて、１回のアクセスは、ある程度、従来必要とされた複数の小さなアクセスから構成されている。

加入者のマイクロコントローラのマイクロプロセッサは、最初にステートマシンを構成し、ステートマシンが読み出すまたは書き込むべきか、どのメッセージ（メッセージ符号）が伝送されるべきか、および伝送されるメッセージの長さはどのくらいか、ということをステートマシンに通知する。ステートマシンはこの情報を用いて、所望のデータまたはメッセージがメッセージ記憶装置とＤＭＡコントローラとの間で読み出されながらまたは書き込まれながら伝送されるように、ＦｌｅｘＲａｙ通信モジュールにアクセスする。ステートマシンは、ＤＭＡコントローラが比較的大きなデータ量、特に複数のメッセージへの複雑なアクセスのために、場合によってはメッセージ記憶装置の分散されたアドレス領域で必要とする、ＤＭＡコントローラのインテリジェンスをある程度伝達する。換言すると、ステートマシンは、連関した仮想アドレス領域を生成する。従って、（ＤＭＡコントローラ起動のために）伝送されるデータの数、および（ＤＭＡコントローラ周期終了時の）割込み回数が明らかに低減されるので、ＤＭＡコントローラの組み込みは有効である。

本発明の利点として、ＤＭＡコントローラは、メッセージ記憶装置の同一アドレスから読み出す、もしくはメッセージ記憶装置の同一アドレスに書き込む、または、メッセージ記憶装置とＤＭＡコントローラとの間で伝送されるデータを中間格納するための先に（より早く）接続されるバッファから読み出す。本発明の利点として、ＤＭＡコントローラは、データを読み出すために常にＦｌｅｘＲａｙ通信モジュールの出力バッファにアクセスし、データを書き込むために常に入力バッファにアクセスする。

本発明の有利な実施形態に基づいて、加入者インタフェースが、設定−状態レジスタを有しており、マイクロコントローラのマイクロプロセッサが、ステートマシンの構成のために設定−状態レジスタへアクセスすることが提案される。マイクロプロセッサは、適切な構成パラメータを加入者インタフェースの設定−状態レジスタに書き込むことによって、ステートマシンを構成する。レジスタは、フリップ・フロップ（Flip-Flop）として、または、例えばＲＡＭ（Random-Access-Memory）等の大きな記憶装置の一部として実現されることが可能である。構成パラメータは、例えば以下の情報に関連している。
−読み出しまたは書き込みデータ伝送
−伝送されるメッセージの表示（メッセージ符号）、および、
−伝送されるメッセージの長さ

本発明の有利な実施形態に基づいて、加入者インタフェースが、シーケンス記憶装置を有しており、シーケンス記憶装置内に、メッセージ記憶装置に格納された特定のメッセージ示す参照符号およびメッセージに関する情報が格納されており、その際、ステートマシンが、データ伝送の構成および制御のために、シーケンス記憶装置の項目を呼び出すことが提案される。シーケンス記憶装置は、特にＲＡＭとして構成されており、シーケンス項目を含む複数の、好ましくは１２８個のフィールドを含んでいる。シーケンス項目は、例えば、シーケンス項目の識別子（符号等）と、メッセージ記憶領域またはバッファの１つもしくは複数のメッセージ（いわゆるバッファ）を示す識別子または参照符号（バッファ番号等）と、メッセージ（バッファ）の大きさとを含んでいる。様々なシーケンス項目は、ステートマシンによって、マイクロプロセッサによる構成に従って合目的的に読み出されることが可能である。シーケンス項目は、変更されずに、格納された形態でまたは調整された形態で呼び出されることが可能である。調整された形態で呼び出すため、シーケンス項目の呼び出しは、シーケンス項目の可変パラメータを調整する特定のパラメータ値を含んでいる。

シーケンス記憶装置内のシーケンス項目は、事前に格納され、必要な場合に呼び出される、使用頻度が高い伝送シーケンスに関わっていることが好ましい。この方法で、１つのシーケンスまたはサブシーケンス（１つまたは複数のシーケンス項目）を呼び出すことによって、メッセージ記憶装置とＤＭＡコントローラとの間の大規模なデータ伝送が開始されることが可能である。シーケンスの組み込みにおいて、データ伝送の開始時にマイクロコントローラのマイクロプロセッサによって構成および状態パラメータに伝送される構成パラメータは、１つまたは複数のシーケンス項目の識別子（符号等）も含んでいることが可能である。このシーケンス項目は、データ伝送の枠組みでステートマシンによって呼び出される必要がある。

本発明の利点として、メッセージ記憶装置と加入者との間で伝送されるメッセージは、それぞれ、特に構成データおよび制御データを含むヘッダセグメント、および、有効データを含むデータセグメントを含んでいる。その際、ステートマシンは、各メッセージでヘッダセグメントがデータセグメントより前に読込まれるように、メッセージ記憶装置とＤＭＡコントローラとの間のデータ伝送を制御する。

特に、ステートマシンは、データセグメントの読み込みの前にヘッダセグメントに含まれるデータが評価され、データセグメントの読み込みが、ヘッダセグメントのデータの評価の結果に従って制御されるように、メッセージ記憶装置とＤＭＡコントローラとの間のデータ伝送を制御する。すなわち、有効データの伝送の前に状態が読み込まれる。この方法で、データセグメントが空データの場合に、全データセグメントが伝送されることを予防することが可能である。むしろ、有効データ（ペイロード）を含むデータセグメントのアドレス領域が選択されることが可能である。すなわち、空データのアドレス領域は、伝送の際に考慮されず、単純に飛ばされる。この方法で、伝送速度が高められることが可能である。

本発明の更なる別の有利な実施形態に基づいて、ＦｌｅｘＲａｙ通信モジュールが、通信モジュールのメッセージ記憶装置とＤＭＡコントローラとの間で伝送されるデータを中間格納するために、特に、メッセージ記憶装置に格納された少なくとも１つのメッセージを中間格納するために、少なくとも１つのバッファ、特に少なくとも１つの入力バッファおよび少なくとも１つの出力バッファを有しており、その際、ステートマシンは、メッセージ記憶装置と少なくとも１つのバッファとの間のデータ伝送、および少なくとも１つのバッファとＤＭＡコントローラとの間のデータ伝送を、単独で調整し、制御することが提案される。少なくとも１つのバッファは、ＦｌｅｘＲａｙ通信モジュールのメッセージ記憶装置と加入者インタフェースのステートマシンとの間に配置されている。特に、その都度、メッセージ記憶装置への読み出しアクセスのための出力バッファ、および書き込みアクセスのための入力バッファが設けられる。

本発明の更なる別の有利な実施形態に基づいて、少なくとも１つのバッファが、サブバッファおよびサブバッファに付属するシャドウバッファを含んでおり、その際、ステートマシンは、サブバッファおよびシャドウバッファへの書き込みまたは読み出しが交互に行われるように、データ伝送を調整し、制御することが提案される。サブバッファおよびシャドウバッファへの書き込みまたは読み出しが交互に行われることによって、シャドウバッファからまだデータが読み出されている間に再びデータがサブバッファに書き込まれることが可能なので、データ伝送速度が明らかに高められる。また反対に、サブバッファからまだデータが読み出されている間に、データが再びシャドウバッファに書き込まれることが可能である。

最後に、ＦｌｅｘＲａｙ通信モジュールが、前記少なくとも１つのバッファに付属する制御レジスタを有しており、ステートマシンが、メッセージ記憶装置と前記少なくとも１つのバッファとの間のデータ伝送を構成および制御するために、制御レジスタへアクセスすることが提案される。制御レジスタを介して、伝送するための新データが存在しているか（伝送されるべきか）、新データがメッセージ記憶領域のどのアドレスに格納されるべきか、または、新データがどのアドレスで受け取られるべきかについて、通信モジュールに伝えられる。

本発明の課題の更なる別の解決方法として、冒頭に述べた形態のＦｌｅｘＲａｙ加入者装置に基づいて、加入者インタフェースがステートマシンを有しており、ステートマシンが、マイクロコントローラのマイクロプロセッサによる構成に従って、ＦｌｅｘＲａｙ通信モジュールとＤＭＡコントローラとの間のデータ伝送を独自に制御し、調整することが挙げられる。

さらに、本発明の課題の更なる別の解決方法として、冒頭で述べた形態の方法に基づいて、ステートマシンは、マイクロコントローラとＦｌｅｘＲａｙ通信モジュールとを繋ぐサブ加入者インタフェースの構成要素として実現されており、マイクロコントローラのマイクロプロセッサによって構成されており、データ伝送が、ステートマシンの構成に従って単独で調整され、制御されることが挙げられる。

本発明の有利な実施形態に従って、マイクロコントローラのマイクロプロセッサによるステートマシンの構成のために、構成パラメータが加入者インタフェースの設定−状態レジスタに格納されることが提案される。

本発明の有利な実施形態に基づいて、加入者インタフェースのシーケンス記憶装置内に、メッセージ記憶装置に格納された特定のメッセージを示す参照符号、およびメッセージに関する情報が格納されており、その際、データ伝送を構成および制御するために、ステートマシンによって、シーケンス記憶装置の項目が呼び出されることが提案される。

本発明の利点として、ＦｌｅｘＲａｙ通信モジュールが、通信モジュールのメッセージ記憶装置とＤＭＡコントローラとの間で伝送されるデータを中間格納するために、特に、メッセージ記憶装置に格納された少なくとも１つのメッセージを中間格納するために、少なくとも１つのバッファ、特に少なくとも１つの入力バッファおよび少なくとも１つの出力バッファを有しており、その際、データ伝送の制御および調整のために、ステートマシンによって、少なくとも１つのバッファに付属する制御レジスタに、調整および制御パラメータが格納される。

図１では、加入者またはホスト１０２をＦｌｅｘＲａｙ通信接続１０１へ、すなわちＦｌｅｘＲａｙの物理層へ組み込むためのＦｌｅｘＲａｙ通信モジュール１００が示されている。物理層は、例えば、好ましくは２つの伝送線を有するＦｌｅｘＲａｙデータバスとして実現されている。従って、ＦｌｅｘＲａｙ通信モジュール１００は、接続１０７を介して加入者または加入者プロセッサ１０２と、また接続１０６を介して通信接続１０１と接続されている。伝送時間、データの完全性に関連して問題なく組み込むため、図では、本質的にＦｌｅｘＲａｙ通信モジュールにおいて３つの構成が区別されている。その際、第1構成１０５、特にクリップボードは、伝送されるメッセージの少なくとも一部分を保存する。加入者１０２とこの第１構成１０５との間では、第２構成１０４が、接続１０７および１０８を介して切り替えられる。同様に、加入者１０１と第１構成１０５との間では、第３構成１０３が、接続１０６および１０９を介して切り替えられる。従って、メッセージの構成要素（断片、セグメント？）としての、特に第１構成１０５内のＦｌｅｘＲａｙメッセージまたは第１構成１０５からのＦｌｅｘＲａｙメッセージの構成要素（断片、セグメント？）としてのデータの非常に可変的な入力および出力が、データの完全性を保障しながら、最適な速度で達成される。

図２では、通信モジュール１００が、好適な実施形態において再度詳細に示されている。同様に、各接続１０６〜１０９が詳細に示されている。ＦｌｅｘＲａｙ通信モジュール１００をＦｌｅｘＲａｙ加入者装置１０２またはホストプロセッサに接続させるために、第２構成１０４は、入力バッファ（Input Buffer；ＩＢＦ）２０１と、出力バッファ（Output Buffer；ＯＢＦ）２０２と、２つの構成要素２０３および２０４から成るインタフェースモジュールとを含んでいる。その際、サブモジュール２０３は加入者から独立しており、第２サブモジュール２０４は加入者に特化している。加入者専用のサブモジュール（Customer CPU Interface；CIF）２０４は、加入者専用ホストＣＰＵ１０２、すなわちカスタマ専用加入者をＦｌｅｘＲａｙ通信モジュール１００と接続する。従って、双方向のデータ線２１６と、アドレス線２１７と、制御入力２１８とが設けられている。同様に、割込み出力２１９が設けられている。加入者専用サブモジュール２０４は、加入者から独立したサブモジュール２０３（Generic CPU Interface；ＧＩＦ）と接続している。すなわち、ＦｌｅｘＲａｙ通信モジュールまたはＦｌｅｘＲａｙ−ＩＰモデルは、汎用の、すなわち一般的なＣＰＵインタフェース２０３を有している。ＣＰＵインタフェース２０３には、対応する加入者専用のサブモジュール２０４、すなわちカスタマＣＰＵインタフェースＣＩＦを介して、かなりの数の、様々なカスタム専用ホストＣＰＵが接続される。従って、加入者に応じてサブモジュール２０４のみが変更されればよいので、コストが明らかに低減される。ＣＰＵインタフェース２０３および残りの通信モジュール１００は、変更されずに引き続き使用されることが可能である。

入力バッファ２０１および出力バッファ２０２は、１つの共通の記憶装置モジュール内または別々の記憶装置モジュール内に構成されることが可能である。その際、入力バッファ２０１は、メッセージ記憶装置３００へ伝送するためのメッセージを一時格納する。その際、入力バッファモジュール２０１は、その都度、特に構成データを含むヘッダセグメントと、データセグメントまたはペイロードとから成る２つの完全なメッセージを保存出来るように構成されているのが好ましい。その際、入力バッファ２０１は、双方の構成要素から（サブバッファとシャドウバッファから）構成されている。従って、入力バッファの２つの構成要素が交互に書き込むことによって、またはアクセスを切り替えることによって、加入者ＣＰＵ１０２とメッセージ記憶装置３００との間の伝送が加速される。同様に、出力バッファ（ＯＢＦ）２０２は、メッセージ記憶装置３００から加入者ＣＰＵ１０２へ伝送するためのメッセージを一時格納する。その際、出力バッファ２０２も、特に構成データを含むヘッダセグメントと、データセグメント、すなわちペイロードセグメントとから成る２つの完全なメッセージが保存されるように、構成されている。また、出力バッファ２０２も、２つの構成要素、サブバッファとシャドウバッファに分割されている。従って、双方の構成要素を交互に読み出すことによって、またはアクセスを切り替えることによって、加入者またはホストＣＰＵ１０２とメッセージ記憶装置３００との間の伝送が加速される。このブロック２０１〜２０４から成る第2構成１０４は、図に示すように、第１構成１０５と接続されている。

構成１０５は、メッセージハンドラ（Message Handler；ＭＨＤ）２００とメッセージ記憶装置３００（Message RAM）から構成される。メッセージハンドラ２００は、入力バッファ２０１および出力バッファ２０２と、メッセージ記憶装置３００との間のデータ伝送を検証する、または制御する。同様に、メッセージハンドラは、第３構成１０３を介する逆方向のデータ伝送を検証する、または制御する。メッセージ記憶装置３００は、シングルポートＲＡＭ（single-ported RAM）として構成されているのが好ましい。このＲＡＭ記憶装置は、メッセージまたはメッセージオブジェクト、すなわち構成および状態データを含む実質的なデータを保存する。メッセージ記憶装置３００の厳密な構造は、図３でより詳細に示される。

第３構成１０３は、ブロック２０５〜２０８から構成される。ＦｌｅｘＲａｙ物理層の２つのチャネルに対応して、この構成１０３は、それぞれ2つのデータ方向を有する２つのデータパスに分割されている。すなわち、接続２１３および２１４を参照すると明らかなように、チャネルＡ、すなわちＲｘＡ（受信）およびＴｘＡ（送信）専用、並びにチャネルＢ、すなわちＲｘＢおよびＴｘＢ専用の２つのデータ方向が示されている。接続２１５は、任意の、双方向の制御入力である。第３構成１０３の組み込みは、チャネルＢのための第１バッファ２０５およびチャネルＡのための第2バッファ２０６を介して行われる。この２つのバッファ（Transient Buffer RAM,RAM AおよびRAM B）は、第１構成１０５から、または第１構成１０５へのデータ伝送のためのバッファ記憶装置として機能する。２つのチャネルに対応して、２つのバッファ２０５および２０６は、インタフェースモジュール２０７および２０８それぞれと接続されている。インタフェースモジュール２０７および２０８は、送信／受信シフトレジスタおよびＦｌｅｘＲａｙプロトコル有限ステートマシンから成る、ＦｌｅｘＲａｙプロトコル・コントローラまたはバスプロトコル・コントローラを含んでいる。従って、双方のバッファ２０５および２０６は、インタフェースモジュールまたはＦｌｅｘＲａｙプロトコル・コントローラ２０７および２０８のシフトレジスタと、メッセージ記憶装置３００との間のデータ伝送のためのバッファ記憶装置として機能する。ここでも、好適に、各バッファ２０５または２０６によって、データフィールド、すなわち、２つのＦｌｅｘＲａｙメッセージのペイロードセグメントまたはデータセグメントが保存される。

さらに、通信モジュール１００内に、グローバルタイムユニット（Global Time Unit；ＧＴＵ）２０９が示されている。グローバルタイムユニット２０９は、ＦｌｅｘＲａｙでのグローバルタイムスロット、すなわち、ミクロティックμＴおよびマクロティックMTを表示する役割を果たす。同様に、グローバルタイムユニット２０９を介して、フォールト・トレラントな、サイクルカウンタ(Cycle Counter)のタイミングの同期とＦｌｅｘＲａｙの静的および動的セグメントにおける同期処理の制御が行われる。ブロック２１０は一般的なシステム制御（System Universal Control；ＳＵＣ）であり、ＦｌｅｘＲａｙ通信コントローラの動作モードを判定する、または制御する。動作モードには、ウェイクアップ、スタートアップ、再統合または統合、ノーマルオペレーションおよびパッシブオペレーションが含まれる。

ブロック２１１は、ＦｌｅｘＲａｙプロトコル仕様ｖ２．０に記載されているように、ネットワークおよびエラー管理部（Netzwerk and Error Management；ＮＥＭ）を示している。さらに、ブロック２１２は、割込み制御部（Interrupt Control；ＩＮＴ）を示している。割込み制御は、状態・エラー割込みフラッグを管理し、加入者ＣＰＵ１０２への割込み出力２１９を判定する、または制御する。さらに、ブロック２１２は、時間割込みを生成するために、１つの絶対的タイミングジェネレータおよび１つの相対的タイミングジェネレータを含んでいる。

ＦｌｅｘＲａｙネットワークでの通信には、最大２５４バイトのメッセージオブジェクトまたはメッセージ（Message Buffer）を構成することが可能である。メッセージ記憶装置３００は特に、例えば最大１２８メッセージオブジェクトを保存出来る、メッセージＲＡＭ記憶装置（Message RAM）である。メッセージ自体の処理または管理に関わる全機能は、メッセージハンドラ２００において実装されている。機能としては、例えば、許可範囲のフィルタリング、２つのＦｌｅｘＲａｙプロトコル・コントローラ・ブロック２０７および２０８とメッセージ記憶装置３００、すなわちメッセージＲＡＭとの間のメッセージ伝送、送信順序の管理、および構成データまたは状態データの準備等がある。

外部のＣＰＵ，すなわち加入者プロセッサ１０２の外部プロセッサは、加入者インタフェース１０７を介して、加入者専用の構成要素２０４によって、ＦｌｅｘＲａｙ通信モジュール１００のレジスタに直接アクセス出来る。その際、複数のレジスタが使用される。この複数のレジスタは、ＦｌｅｘＲａｙプロトコル・コントローラ、すなわちインタフェースモジュール２０７および２０８、メッセージハンドラ２００、グローバルタイムユニット２０９、一般的なシステム制御装置２１０、ネットワークおよびエラー管理ユニット２１１、割込み制御装置２１２、および、メッセージＲＡＭすなわちメッセージ記憶装置３００へのアクセスを構成し、制御し、対応する状態を表示するために投入される。少なくともこのレジスタの構成要素に関しては、図４〜図６および図７〜図９でより詳細に解説する。上記のＦｌｅｘＲａｙ通信モジュール１００によって、ＦｌｅｘＲａｙ仕様ｖ２．０が容易に実現される。それに伴い、対応するＦｌｅｘＲａｙの機能を備えたＡＳＩＣ（特定用途向けＩＣ）またはマイクロコントローラが容易に形成されることが可能である。

ＦｌｅｘＲａｙプロトコル仕様、特にヴァーション２．０は、上記のＦｌｅｘＲａｙ通信モジュール１００によって完全に支援されており、例えば、最大１２８個のメッセージまたはメッセージオブジェクトが構成可能である。その際、メッセージの各データフィールドまたは各データ領域の大きさに応じて、異なる数量のメッセージオブジェクトを保存するための、柔軟に構成可能なメッセージ記憶装置が設けられる。従って、好適に、異なる長さのデータフィールドを有するメッセージまたはメッセージオブジェクトが構成される。その際、メッセージ記憶装置３００は、好適に、ＦＩＦＯ（first in-first out）として構成されているので、構成可能な受信ＦＩＦＯ（Empfangs-FIFO）が設けられる。記憶装置内の各メッセージまたは各メッセージオブジェクトは、受信バッファ（Receive-Buffer）または送信バッファ（Transmit-Buffer）または構成可能な受信ＦＩＦＯの一部として構成されることが可能である。同様に、ＦｌｅｘＲａｙネットワークにおけるフレームＩＤ、チャネルＩＤおよびサイクルカウンタの許可範囲のフィルタリングが可能である。従って、有利に、ネットワーク管理が支援される。さらに、好適に、マスク可能なモジュール割込みが設けられている。

図３では、メッセージ記憶装置３００を区分化した様子が詳細に示されている。ＦｌｅｘＲａｙプロトコル仕様に要求される、ＦｌｅｘＲａｙ通信コントローラの機能のためには、送信されるメッセージを準備するメッセージ記憶装置（送信バッファ（Transmit Buffer）Ｔｘ）、および正常に受信されたメッセージを保存するためのメッセージ記憶装置（受信バッファ（Receive Buffer）Ｒｘ）が必要である。ＦｌｅｘＲａｙプロトコルは、データ領域、すなわちペイロード領域が０〜２５４バイトのメッセージを許容する。図２で示されているように、メッセージ記憶装置３００は、ＦｌｅｘＲａｙ通信モジュール１００の構成要素である。以下に述べる方法および対応するメッセージ記憶装置３００において、特にＲＡＭを使用した際の送信メッセージおよび受信メッセージの保存について記載されている。その際、上記の仕組みによって、所定の容量のメッセージ記憶装置に可変数のメッセージを保存することが出来る。その際、保存可能なメッセージ数は、個々のメッセージのデータ領域の容量に依存する。従って、メッセージのデータ領域の容量が制限されることなく、必要とされる記憶装置の容量が最小限にとどめられ、記憶装置が最適に活用される。以下、ＦｌｅｘＲａｙ通信コントローラのための、特にＲＡＭに基づくメッセージ記憶装置３００の可変的な区分化について詳細に解説する。

実装としてメッセージ記憶装置は、例えば、固定のワード幅がnビット、例えば８、１６、３２ビット等、および所定のメモリ深度がｍワードとして設定される（ｍ、nは自然数）。その際、メッセージ記憶装置３００は、２つのセグメント、すなわちヘッダセグメントＨＳとデータセグメントＤＳ（Payload Section、Payload Segment）とに分割される。従って、メッセージごとに、１つのヘッダ領域ＨＢおよび１つのデータ領域ＤＢが設けられる。すなわち、メッセージ０、１〜ｋ（kは自然数）のために、ヘッダ領域ＨＢ０、ＨＢ１〜ＨＢｋとデータ領域ＤＢ０，ＤＢ１〜ＤＢｋとが設けられる。メッセージにおいては、第１データと第２データに区別される。第１データは、ＦｌｅｘＲａｙメッセージに関する構成データおよび／または状態データに相当し、各ヘッダ領域ＨＢ（ＨＢ０、ＨＢ１…ＨＢｋ）に格納される。伝送されるべき実質的な有効データに相当する第２データは、これに対応してデータ領域ＤＢ（ＤＢ０、ＤＢ１…ＤＢｋ）に格納される。このように、第１データのために、メッセージごとに（ビット、バイトまたはワードで測定された）第１データ量が、また、メッセージの第２データのために、（ビット、バイトまたはワードで測定される）第２データ量が発生する。第２データ量は、メッセージごとに異なっていてもよい。ヘッダセグメントＨＳとデータセグメントＤＳとの分割は、メッセージ記憶装置３００において可変的である。すなわち、（２つの）領域間に所定の境界は存在しない。ヘッダセグメントＨＳとデータセグメントＤＳとの分割は、メッセージの数ｋと第２データ量、すなわち１つのメッセージまたは全k個のメッセージの実質的な有効データの量、に依存している。各メッセージの構成データＫＤ０、ＫＤ１〜ＫＤｋそれぞれに、データポインタＤＰ０、ＤＰ１〜ＤＰｋが直接割り当てられる。本発明の特別な実施形態において、各ヘッダ領域ＨＢ０，ＨＢ１〜ＨＢｋに定数のワード、ここでは2ワードが割り当てられるので、構成データＫＤ（ＫＤ０，ＫＤ１…ＫＤｋ）とデータポイントＤＰ（ＤＰ０，ＤＰ１…ＤＰｋ）は、常に一緒にヘッダ領域ＨＢに格納される。ヘッダ領域ＨＢのまたは第１データ量の容量は、保存されるｋ個のメッセージに依存する。さらに、ヘッダ領域ＨＢを含むヘッダセグメントＨＳには、実質的なメッセージデータＤ０、Ｄ１〜Ｄｋを保存するためのデータセグメントＤＳが結合される。データセグメント（またはデータセクション）ＤＳのデータ量は、格納されるメッセージデータの各データ量に依存する。例えば、データ領域ＤＢ０では６ワード、ＤＢ１では１ワード、ＤＢｋでは２ワードとなる。各データポインタＤＰ０，ＤＰ１〜ＤＰｋは、常に最初に、各メッセージ０、１、〜ｋのデータＤ０、Ｄ１〜Ｄｋが格納されている各データ領域ＤＢ０、ＤＢ１〜ＤＢｋの開始アドレスを指す。従って、メッセージ記憶装置３００の、ヘッダセグメントＨＳとデータセグメントＤＳとの分割は可変的であり、メッセージ数ｋ自体、メッセージの各データ量、および第２データ量全体に依存する。メッセージが比較的少なく構成された場合、ヘッダセグメントＨＳは比較的小さくなり、メッセージ記憶装置３００の空き領域は、データセグメントＤＳに加えて、データ保存のために使用される。このような可変性によって、記憶装置が最適に、最大限に使用することが保障される。従って、比較的小さな記憶装置の使用も可能である。特に、空きデータセグメントＦＤＳの容量は、同様に、保存されるｋ個のメッセージとメッセージの各第２データ量との組み合わせに従って最小であり、場合によっては０になる。

データポインタを使用する以外に、第１および第２データ、すなわち、構成データＫＤ（ＫＤ０、ＫＤ１、…、ＤＫｋ）および実質的なデータＤ（Ｄ０、Ｄ１、…、Ｄｋ）を、所定の順序で格納することが出来る。従って、ヘッダセグメントＨＳ内のヘッダ領域ＨＢ０〜ＨＢｋの順序とデータセグメントＤＳ内のデータ領域ＤＢ０〜ＤＢｋの順序がその都度一致している。従って、状況によって、データポイントが必要ないであろう。

本発明の特別な実施形態において、ＨＳおよびＤＳ内で保存されたデータの正確さを保障するために、メッセージ記憶装置に、エラー検出ジェネレータ、特にパリティビット・ジェネレータと、エラー検出チェッカー、特にパリティビット・チェッカーとが割り当てられる。その際、ワードまたは領域（ＨＢおよび／またはＤＢ）ごとに、検査合計、特にパリティビットが一緒に格納されることが可能である。例えばＣＲＣ（Cyclic Redundancy Check）等の更なる別の検査識別子、またはＥＣＣ（Error Code Correction）等のより高度な識別子も構想可能である。従って、メッセージ記憶装置を固定分割することに対して、以下の長所が挙げられる。

使用者は、プログラミングの際に、比較的多数の、データフィールドが小さいメッセージを使用したいのか、または比較的小数の、データフィールドが大きいメッセージを使用したいのかについて決定することが出来る。異なる容量のデータ領域ＤＢを含むメッセージを構成する際に、存在する記憶場所を最適に、最大限に使用することが可能である。また、使用者は、１つのデータ記憶装置領域を、異なるメッセージのために共用することが出来る。

集積回路により通信コントローラを実現する際、メッセージ記憶装置３００の容量は、アプリケーションからの要求に対して、使用される記憶装置のメモリ深度（ｍ個のワード）を調整させることによって、調節される。その際、通信コントローラのその他の機能は変更されない。

さらに、図４〜図６および図７〜図９を参照しながら、ホストＣＰＵのアクセスについて、すなわち、バッファ構成２０１および２０２を介した、構成データまたは状態データおよび実質的なデータの書き込みと読み出しについてより詳細に記載する。その際、データの完全性が保障されるのと同時に、高速の伝送速度が保障されているように、データ伝送に関する疎結合（Ｅｎｔｋｏｐｐｌｕｎｇ）を確立することを目的とする。このプロセスの制御は、メッセージハンドラ２００を介して行われるが、以下図１０、図１１および図１２において再度詳細に記載する。

図４、図５および図６では、まず、加入者ＣＰＵ１０２のホストＣＰＵによる、入力バッファ２０１を介したメッセージ記憶装置３００への書き込みアクセスについてより詳細に解説する。さらに、図４では、通信モジュール１００が再度示されているが、参照しやすいように、ここでは通信モジュール１００の関連する構成要素が示されている。ここでは、シーケンス制御の役割を果たすメッセージハンドラ２００と２つの制御レジスタ４０３および４０４が示されている。制御レジスタは、図に示されているように、通信モジュール１００内のメッセージジハンドラ２００の外部に配置されているが、メッセージハンドラ２００自体の内部に含まれていてもよい。その際、符号４０３は入力要求レジスタ（Input Buffer Command Request Register；ＩＢＣＲ)を、符号４０４は入力マスクレジスタ（Input Buffer Command Mask Register；ＩＢＭＲ）を表している。ホストＣＰＵ１０２によるメッセージ記憶装置（Message RAM）３００への書き込みアクセスは、すなわち、中間に配置される入力バッファ２０１を介して行われる。この入力バッファ記憶装置２０１は、分割または二重化されている。すなわち、サブバッファ４００とサブバッファ付属のシャドウバッファ４０１として構成されている。従って、以下に述べるように、ホストＣＰＵ１０２による、メッセージ記憶装置３００のメッセージもしくはメッセージオブジェクトに対する、またはメッセージ記憶装置３００のデータに対するアクセスが継続的に行われ、データの完全性および加速されたデータ伝送が保障されることが可能である。

アクセス制御は、入力要求レジスタ４０３および入力マスクレジスタ４０４を介して行われる。レジスタ４０３では、図５における符号０〜３１によって、例えば３２ビット幅のためのレジスタ４０３における各ビット位置が表されている。同様に、レジスタ４０４に関しても、図６のレジスタ４０４におけるビット位置０〜３１が表されている。

例えば、レジスタ４０３のビット位置０〜５、１５、１６〜２１および３１は、シーケンス制御に関連して特別な機能を担っている。従って、レジスタ４０３のビット位置０〜５には、メッセージ識別子としての識別子ＩＢＲＨ（Input Buffer Request Host）が登録可能である。同様に、レジスタ４０３のビット位置１６〜２１には、識別子ＩＢＲＳ（Input Buffer Request Shadow）が登録可能である。同様に、４０３のレジスタ位置１５にはアクセス識別子としてＩＢＳＹＨが、また４０３のレジスタ位置３１にはＩＢＳＹＳが登録可能である。特筆すべきは、レジスタ４０４の位置０〜２である。すなわち、ＬＨＳＨ（Load Header Section Host）を含むビット位置０およびＬＤＳＨ（Load Data Section Host）を含むビット位置１に、データ識別子として更なる別の識別子が登録されている。このデータ識別子は、ここではもっとも簡略化された形式で、すなわちそれぞれ１ビットで構成されている。レジスタ４０４のビット位置２には、開始識別子として、ＳＴＸＲＨ（Set Transmission X Request Host）が書き込まれている。さらに、入力バッファ２０１を介したメッセージ記憶装置３００への書き込みアクセスのフローについて記載する。

ホストＣＰＵ１０２は、転送されるメッセージのデータを入力バッファ２０１に書き込む。その際、ホストＣＰＵ１０２は、メッセージ記憶装置３００のヘッダセグメントＨＳ用のメッセージの構成およびヘッダデータＫＤか、メッセージ記憶装置３００のデータセグメントＤＳ用のメッセージの伝送される実質的なデータＤか、または双方のデータを書き込むことが出来る。メッセージのどの部分が、すなわち構成データおよび／または実質的なデータが伝送されるべきかどうかは、入力マスクレジスタ４０４内の特別なデータ識別子ＬＨＳＨおよびＬＤＳＨによって設定される。その際、ＬＨＳＨは、ヘッダデータ、すなわち構成データＫＤが伝送されるべきかどうかを、またＬＤＳＨは、データＤが伝送されるべきかどうかを設定する。入力バッファ２０１が２つの構成部分、すなわちバッファ４００とそれに付属するシャドウバッファ４０１から構成され、交互にアクセスが行われるので、ＬＨＳＨおよびＬＤＳＨに対応するものとして、シャドウバッファ４０１に関連する、２つの更なるデータ識別子領域が設けられる。レジスタ４０４のビット位置１６および１７にあるデータ識別子は、それぞれＬＨＳＳ（Load Header Section Shadow）、ＬＤＳＳ（Load Data Section Shadow）と呼ばれる。これらデータ識別子によって、シャドウバッファ４０１に関連する伝送プロセスが制御される。

開始ビットまたは開始識別子ＳＴＸＲＨが、入力マスクバッファ４０４のビット位置２に設定される場合、伝送される構成データおよび／または実質的なデータそれぞれがメッセージ記憶装置３００に転送された後に自動的に、対応するメッセージオブジェクトのための送信リクエスト（Transmission Request）が設定される。すなわち、この開始識別子ＳＴＸＲＨによって、伝送されるメッセージオブジェクトの自動送信が制御される、特に開始される。

シャドウバッファ４０１に対応するものとして、開始識別子ＳＴＸＲＳ（Set Transmission X Request Shadow）がある。例えば、入力マスクバッファ４０４のビット位置１８に含まれ、ここでももっとも簡略化された場合1ビットとして構成されている。識別子ＳＴＸＲＳの機能は、シャドウバッファ４０１に関連しており、識別子ＳＴＸＲＨと類似した機能を担っている。

ホストＣＰＵ１０２が、メッセージ識別子を、特に、メッセージ記憶装置３００内の、入力バッファ２０１のデータの転送先に当たるメッセージオブジェクトの符号を、入力要求レジスタ４０３のビット位置０〜５に、すなわちＩＢＲＨに書き込むと、半円の矢印が示すように、入力バッファ２０１のサブバッファ４００とそれに付属するシャドウバッファ４０１が交換される。または、ホストＣＰＵ１０２およびメッセージ記憶装置３００による、２つのサブ記憶装置４００および４０１へのアクセスそれぞれが交換される。その際、例えば、データ伝送も、すなわちメッセージ記憶装置３００へのデータ伝送も開始される。メッセージ記憶装置３００へのデータ伝送自体は、シャドウバッファ４０１から開始される。同時に、レジスタ領域ＩＢＲＨとＩＢＲＳとが交換される。さらに、ＬＨＳＨおよびＬＤＳＨと、ＬＨＳＳおよびＬＤＳＳとが交換される。同様に、ＳＴＸＲＨがＳＴＸＲＳと交換される。従って、ＩＢＲＳは、メッセージの識別子、すなわち、シャドウバッファ４０１から転送中のメッセージオブジェクトの符号を示している。または、どのメッセージオブジェクトが、すなわちメッセージ記憶装置３００のどの領域がシャドウバッファ４０１の最新のデータ（ＫＤおよび／またはＤ）を含んでいるのか、を示している。入力要求レジスタ４０３のビット位置３１にある識別子（この場合も再び１ビット等）ＩＢＳＹＳ（Input Buffer Busy Shadow）によって、その都度の伝送が、シャドウバッファ４０１が関与して行われるかどうかが表示される。従って、例えば、ＩＢＳＹＳ＝１の際、まさにシャドウバッファ４０１から伝送され、ＩＢＳＹＳ＝０の際はこれに該当しない。このビットＩＢＳＹＳは、シャドウバッファ４０１とメッセージ記憶装置３００との間で転送中であることを示すために、例えばＩＢＲＨ、すなわちレジスタ４０３のビット位置０〜５を書き込むことによって設定される。このメッセージ記憶装置３００へデータ伝送が終了した後、ＴＢＳＹＳは再びリセットされる。

シャドウバッファ４０１からのデータ伝送が進行する間、ホストＣＰＵ１０２は、次に転送されるメッセージを入力バッファ２０１またはサブバッファ４００に書き込むことが可能である。更なる別のアクセス識別子ＩＢＳＹＨ（Input Buffer Busy Host）を、例えば、レジスタ４０３のビット位置１５で使用すると、識別子がさらに洗練される。シャドウバッファ４０１とメッセージ記憶装置３００との間で伝送が進行する間、すなわちＩＢＳＹＳ＝1である間に、ホストＣＰＵ１０２が、まさにＩＢＲＨ、すなわちレジスタ４０３のビット位置０〜５を書き込む場合、入力要求レジスタ４０３でＩＢＳＹＨが設定される。進行中の転送が、すなわち進行中の伝送が終了すると直ちに、要求された転送が開始され（ＳＴＸＲＨによる要求、上記参照）、ビットＩＢＳＹＨがリセットされる。ビットＩＢＳＹＳは、データがメッセージ記憶装置３００に転送されることを表示するため、転送中は常に設定されたままである。その際、全実施形態において使用される全ビットは、１ビット以上の識別子として構成されることが可能である。保存および処理上の合理性から、１ビットであることが好ましい。

上記の仕組みによって、ホストＣＰＵ１０２は、ヘッダ領域ＨＢおよびデータ領域ＤＢから成る、メッセージ記憶装置３００内にあるメッセージオブジェクトに、データを継続的に転送することが出来る。その際、ホストＣＰＵ１０２の入力バッファ２０１へのアクセス速度が、ＦｌｅｘＲａｙ−ＩＰモジュールの、すなわち通信モジュール１００の内部データ伝送速度より低い、または同じであることを前提とする。

図７、図８および図９では、ホストＣＰＵまたは加入者ＣＰＵ１０２による、出力バッファまたは出力バッファ２０２を介した、メッセージ記憶装置３００への読み出しアクセスについてより詳細に解説する。従って、図７では、通信モジュール１００が再度示されているが、参照しやすいように、ここでは通信モジュール１００の関連する構成要素が示されている。まず、シーケンス制御の役割を果たすメッセージハンドラ２００と２つの制御レジスタ７０３および７０４とが示されている。制御レジスタは、図に示されているように、通信モジュール１００内のメッセージハンドラ２００の外部に配置されているが、メッセージハンドラ２００自体の内部に含まれていてもよい。その際、符号７０３は出力要求レジスタ（Output Buffer Command Request Register；ＯＢＣＲ）を、符号７０４は出力マスクレジスタ（Output Buffer Command Mask Register；ＯＢＣＭ）を表している。ホストＣＰＵ１０２によるメッセージ記憶装置３００への読み出しアクセスは、中間に位置する出力バッファ２０２を介して行われる。この出力バッファ２０２も同様に、分割または二重化されている。すなわち、サブバッファ７０１とサブバッファ付属のシャドウバッファ７００として構成されている。従って、以下に述べるように、ホストＣＰＵ１０２による、メッセージ記憶装置３００のメッセージもしくはメッセージオブジェクトに対する、またはメッセージ記憶装置３００のデータに対するアクセスが継続的に行われること、データの完全性、メッセージ記憶装置３００からホスト１０２へ逆方向に行われる加速された伝送が保障されることが可能である。アクセス制御は、出力要求レジスタ７０３および出力マスクレジスタ７０４を介して行われる。レジスタ７０３でも、符号０から３１によって、例えば３２ビット幅のための７０３における各ビット位置が表されている（図８参照）。同様に、レジスタ７０４でもレジスタ７０４におけるビット位置０〜３１が表されている（図９参照）。

例えば、レジスタ７０３のビット位置０〜５、８および９、１５、および１６〜２１は、読み出しアクセスのシーケンス制御に関して特別な機能を担っている。従って、レジスタ７０３のビット位置０〜５には、識別子ＯＢＲＳ（Output Buffer Request Shadow）がメッセージ識別子として登録可能である。同様に、レジスタ７０３のビット位置１６〜２１には、識別子ＯＢＲＨ（Output Buffer Request Host）が登録可能である。アクセス識別子として、レジスタ７０３のビット位置１５に、識別子ＯＢＳＹＳ（Output Buffer Busy Shadow）が登録可能である。着目すべきは、出力マスクレジスタ７０４のビット位置０および１である。すなわち、ＲＨＳＳ（Read Header Section Host）を含むビット位置０およびＲＤＳＳ（Read Data Section Shadow）を含むビット位置１に、データ識別子として更なる別の識別子が登録されている。更なるデータ識別子として、例えばビット位置１６にＲＤＳＨ（Read Data Section Host）、ビット位置１７にＲＨＳＨ（Read Header Section Host）が設けられている。このデータ識別子は、ここではもっとも簡略化された形式で、すなわちそれぞれ１ビットで構成されている。レジスタ７０３のビット位置９には、開始識別子ＲＥＱが登録されている。さらに、切り替え識別子ＶＩＥＷが設けられており、例えば、レジスタ７０３のビット位置８に登録されている。

ホストＣＰＵ１０２は、要求するメッセージの識別子、特に要求するメッセージオブジェクトの符号を、ＯＢＲＳの後に、すなわちレジスタ７０３のビット位置０〜５に書き込みながら、メッセージ記憶装置３００のメッセージオブジェクトのデータを要求する。この場合も、ホストＣＰＵは、逆方向の伝送のように、ヘッダ領域のメッセージの状態または構成およびヘッダデータＫＤか、またはデータ領域のメッセージの伝送される実質的なデータＤか、または双方のデータを読み込むことが出来る。その際、ヘッダ領域および／またはデータ領域のデータのどの部分が伝送されるべきかどうかは、逆方向の伝送と比較可能であるが、ＲＨＳＳおよびＲＤＳＳによって設定される。すなわち、ＲＨＳＳは、ヘッダデータが読み出されるべきかどうかを、またＲＤＳＳは、実質的なデータが読み出されるべきかどうかを示す。

開始識別子は、メッセージ記憶装置３００からシャドウバッファ７００への伝送を開始する役割を果たす。すなわち、識別子として、もっとも簡略化された場合のように１ビットが使用される場合、出力要求レジスタ７０３のビット位置９にビットＲＥＱを設定することによって、メッセージ記憶装置３００からシャドウバッファ７００への伝送が開始される。伝送が進行中であることは、アクセス識別子によって、すなわちもっとも簡略化された場合のように１ビットのＯＢＳＹＳによって、レジスタ７０３で表示される。衝突を回避するため、ビットＲＥＱが設定されるのが好ましい。すなわち、ＯＢＳＹＳが設定されていない場合は、伝送は進行していない。ここでは、メッセージ記憶装置３００とシャドウバッファ７００との間のメッセージ転送も行われる。本来のフローは、その逆方向の伝送と比較可能であるが、図４、図５および図６で示されているように制御され（補完的なレジスタ配置）、実行される。または、変形させた実施形態として識別子を追加して、すなわちレジスタ７０３のビット位置８に切り替え識別子ＶＩＥＷを追加して実行される。すなわち、伝送終了後、ビットＯＢＳＹＳがリセットされる。出力要求レジスタ７０３でビットＶＩＥＷが設定されることによって、サブバッファ７０１とそれに付属するシャドウバッファ７００とが交換される。または、サブバッファへのアクセスとシャドウバッファへのアクセスとが交換され、ホストＣＰＵ１０２は、メッセージ記憶装置３００に要求されたメッセージオブジェクト、すなわちサブバッファ７０１の対応するメッセージを読み出すことが出来る。その際、図４〜図６に示された逆方向の伝送と比較可能であるが、レジスタセルＯＢＲＳとＯＢＲＨとが交換される。同様に、ＲＨＳＳおよびＲＤＳＳと、ＲＨＳＨおよびＲＤＳＨとが交換される。ここで安全性を高める仕組みとして、ＯＢＳＹＳが設定されていない場合、すなわち伝送が進行していない場合に、ビットＶＩＥＷが設定されることも構想可能である。

従って、ホストＣＰＵ１０２によるメッセージ記憶装置３００への読み出しアクセスは、中間に位置する出力バッファ２０２を介して行われる。この出力バッファ２０２は、ホストＣＰＵ１０２による、メッセージ記憶装置３００に格納されたメッセージオブジェクトへの継続的なアクセスを保証するために、入力バッファと同様に二重化されている、または２つの構成要素から成る。ここでも、高いデータの完全性と加速された伝送という利点が実現される。

上記の入力バッファ２０１および出力バッファ２０２の使用によって、ホストＣＰＵ１０２が、モジュール内部の待ち時間にもかかわらず、割込みされずにメッセージ記憶装置３００にアクセス出来ることが保障される。

このようなデータの完全性を保障するため、データ伝送は、特に通信モジュール１００内での転送（Weiterleitung）は、メッセージハンドラ２００によって行われる。従って、図１０では、メッセージハンドラ２００が示されている。メッセージハンドラ２００は、その機能性において、複数のステートマシンまたはステートオートマトン、すなわち有限オートマトン、いわゆる有限ステートマシン（ＦＳＭ）として表すことが出来る。その際、少なくとも３つのステートマシンが、また特別な実施形態においては４つの有限ステートマシンが設けられている。第１有限ステートマシンは、ＩＯＢＦ−ＦＳＭ（Input/Output Buffer State Machine）５０１である。このＩＯＢＦ−ＦＳＭは、入力バッファ２０１または出力バッファ２０２に関連する伝送方向に従って、２つの有限ステートマシン、すなわち、ＩＢＦ−ＦＳＭ（Input Buffer FSM）とＯＢＦ−ＦＳＭ（Output Buffer FSM）に分割される。さらに、最大５つのステートオートマトン（ＩＢＦ−ＦＳＭ、ＯＢＦ−ＦＳＭ、ＴＢＦ１−ＦＳＭ、ＴＢＦ２−ＦＳＭ、ＡＦＳＭ）が構想可能である。しかし、すべてに共通するＩＯＢＦ−ＦＳＭが１つ設けられることが好ましい。少なくとも第２有限ステートマシンは、ここでの好適な実施形態において、２つのブロック５０２と５０３に分割され、図２に示されているように、記憶装置２０５および２０６に関連して２つのチャネルＡおよびＢを使用する。その際、有限ステートマシンは、２つのチャネルＡおよびＢ使用するために設けられる。または、または好適な実施形態のように、有限ステートマシンＴＢＦ１−ＦＳＭ（Transient Buffer１（206,RAM A）State Machine）５０２がチャネルＡのために、ＴＢＦ２−ＦＳＭ（Transient Buffer２（205,RAM B）State Machine）５０３がチャネルＢのために設けられる。

好適な実施形態において、仲裁有限ステートマシンＡＦＳＭ５００は、３つの有限ステートマシン５０１〜５０３のアクセスを制御する役割を果たす。データ（ＫＤおよび／またはＤ）は、電圧制御発振器（ＶＣＯ；Voltage Controlled Oscillator）、水晶発振器等のクロック（生成）手段によって生成されたクロックに基づき、またはこの調節されたクロックを起点として、通信モジュール１００において伝送される。その際クロックＴは、モジュール内で生成される、または外部からバスクロック等として構成される。この仲裁有限ステートマシンＡＦＳＭ５００は、３つの有限ステートマシン５０１〜５０３のうちの１つに交互に、特にクロック周期Ｔごとに、メッセージ記憶装置３００へのアクセス権を与える。すなわち、使用可能な時間は、個々のステートマシン５０１〜５０３のアクセス要求に応じて、要求しているステートオートマトンに分配される。アクセス権が１つの有限ステートマシンのみに要求される場合、このステートマシンが１００％のアクセス時間、すなわち全クロックＴを獲得する。アクセス権が２つのステートマシンに要求される場合、それぞれの有限ステートマシンがアクセス時間を５０％ずつ獲得する。さらに、アクセス権が３つのステートマシンに要求される場合、各有限ステートマシンがアクセス時間を３分の１ずつ獲得する。従って、使用可能なバンド幅は最適に利用される。

第１有限ステートマシンＩＯＢＦ−ＦＳＭ５０１は、必要な場合に以下の動作を実行する。
−入力バッファ２０１から、メッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送
−メッセージ記憶装置３００内の選択されたメッセージオブジェクトから、出力バッファ２０２へのデータ伝送

チャネルＡのためのステートマシンＴＢＦ１−ＦＳＭ５０２は、以下の動作を実行する。
−メッセージ記憶装置３００内の選択されたメッセージオブジェクトから、チャネルＡのバッファ２０６へのデータ伝送
−バッファ２０６から、メッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送
−メッセージ記憶装置内の適切なメッセージオブジェクトの検索。受信の際、チャネルＡで受信されたメッセージを保存するメッセージオブジェクト（受信バッファ）が、許可範囲のフィルタリングの枠組みで検索される。また、送信の際、次にチャネルＡで送信されるメッセージオブジェクト（送信バッファ）が検索される。

上記の動作と、チャネルＢのための、ブロック５０３の有限ステートマシンＴＢＦ２−ＦＳMの動作は類似している。このステートマシンは、メッセージ記憶装置３００内の選択されたメッセージオブジェクトからチャネルＢのバッファ２０５へのデータ伝送と、バッファ２０５からメッセージ記憶装置３００内の選択されたメッセージオブジェクトへのデータ伝送とを実行する。また、メッセージ記憶装置３００内で適切なメッセージオブジェクトを検索する検索機能も、ＴＢＦ１−ＦＳＭと類似している。受信の際、チャネルＢで受信されたメッセージを保存するメッセージオブジェクト（受信バッファ）が、許可範囲のフィルタリングの枠組みで検索される。また、送信の際、次にチャネルＢで送信されるメッセージまたはメッセージオブジェクト（送信バッファ）が検索される。

図１１では、伝送処理と伝送経路が再度示されている。３つのステートマシン５０１〜５０３は、個々の構成要素間の各データ伝送を制御する。その際、ホストＣＰＵ１０２、入力バッファ２０１および出力バッファ２０２が再び示されている。また、メッセージ記憶装置３００、チャネルＡのためのバッファ２０６とチャネルＢのためのバッファ２０５が示されている。さらに、インタフェース２０７および２０８が示されている。第１ステートマシンＩＯＢＦ−ＦＳＭ５０１は、入力バッファ２０１からメッセージ記憶装置３００へのデータ伝送Ｚ１Ａとメッセージ記憶装置３００から出力バッファ２０２へのデータ伝送Ｚ１Ｂとを制御する。その際、データ伝送は、３２ビット等のワード幅のデータバスを介して行われるが、その際どの更なる別のビット数も可能である。このことは、メッセージ記憶装置とバッファ２０６との間の伝送Ｚ２の場合にも該当する。このデータ伝送は、チャネルＡのためのステートマシンＴＢＦＩ−ＦＳＭ５０２によって制御される。メッセージ記憶装置３００とバッファ２０５との間の伝送Ｚ３は、ステートオートマトンＴＢＦ２−ＦＳＭ５０３によって制御される。その際もデータ伝送は、３２ビット等のワード幅のデータバスを介して行われるが、その際どの更なる別のビット数も可能である。通常、上記の伝送路を介して完全なメッセージオブジェクトをする転送には、複数のクロック周期Ｔが必要である。従って、クロック周期Ｔに関連する伝送時間の分配は、アービタＡＦＳＭ５００によって行われる。図１１では、メッセージハンドラ２００によって制御される記憶装置間のデータパスが示されている。メッセージ記憶装置３００に保存されたメッセージオブジェクトのデータ完全性を保障するため、図に示されたパスＺ１ＡおよびＺ１Ｂ、Ｚ２およびＺ３のうちそれぞれ１つのパスでのみ、同時にデータが交換されるのが好ましい。

図１２では、使用可能なシステムクロックＴが、どのようにアービタＡＦＳＭ５００によって３つの要求しているステートオートマトンに分配されるか、という例が示されている。第１段階（Ｉ）において、オートマトン５０１および５０２によるアクセス要求が行われる。すなわち、全時間は半分ずつ、双方の要求しているステートオートマトンに分配される。すなわち、第１段階（Ｉ）のクロック周期に関連して、ステートオートマトン５０１はクロック周期Ｔ１およびＴ３においてアクセス権を獲得し、ステートオートマトン５０２はクロック周期Ｔ２およびＴ４においてアクセス権を獲得する。第２段階（ＩＩ）において、ステートマシン５０１のみがアクセスするので、３つのクロック周期のすべて、すなわち１００％のアクセス時間T５〜Ｔ７がＩＯＢＦ−ＦＳＭに割り当てられる。第３段階（ＩＩＩ）において、３つのステートオートマトン５０１〜５０３すべてがアクセス要求を行い、全アクセス時間が３等分される。アービタＡＦＳＭ５００は、例えば、ステートマシン５０１がクロック周期Ｔ８およびＴ１１において、ステートマシン５０２がクロック周期Ｔ９およびＴ１２において、およびステートマシン５０３がクロック周期Ｔ１０およびＴ１３においてアクセス権を獲得するように、アクセス時間を分配する。最後に第４段階（ＩＶ）において、２つのステートオートマトン５０２および５０３による、通信モジュール１００のチャネルＡおよびＢへのアクセスが行われるので、クロック周期Ｔ１４およびＴ１６のアクセス権は有限ステートマシン５０２に、およびクロック周期Ｔ１５およびＴ１７のアクセス権は有限ステートマシン５０３に分配される。

仲裁オートマトンＡＦＳＭ５００は、３つのステートマシンの１つ以上がメッセージ記憶装置３００へのアクセスを要求した際、アクセス権がクロック単位で交互に要求しているステートマシン５０１〜５０３に分配されるように、調整する。このような処理方法によって、メッセージ記憶装置３００に格納されたメッセージオブジェクトの完全性、すなわちデータの完全性が保障される。例えば、ホストＣＰＵ１０２が出力バッファ２０２を介して、現在まさに受信メッセージを書き込み中のメッセージオブジェクトを読み出したいのであれば、どの要求が最初に出されたのかに従って、古い状態または新しい状態が読み出される。その際、メッセージ記憶装置３００内のメッセージオブジェクトのアクセス自体は衝突しない。

上記の方法により、ホストＣＰＵは駆動中に、メッセージ記憶装置３００内のどの任意のメッセージオブジェクトも読み出す、または書き込むことが出来る。その際、選択されたメッセージオブジェクトは、ホストＣＰＵがデータ交換に関与してアクセスしている間、ＦｌｅｘＲａｙバス１０１の２つのチャネルにおいてロック（バッファ・ロッキング；Buffer Locking）されないことが予想される。同時に、アクセスをクロック単位で連動させることによって、メッセージ記憶装置３００に格納されたデータの完全性が保障され、全帯域幅を最大限に使用することによってデータ伝送速度が速められる。

図１３には、本発明の一実施形態に基づく通信加入者全体が符号９００で示されている。加入者９００は、接続１０６を介して、ＦｌｅｘＲａｙデータパス等として構成されている通信接続１０１に接続されている。加入者９００は、通信接続１０１を介して、情報（またはデータまたはメッセージ）を（図示されていない）他の接続された加入者と交換することが可能である。加入者９００は、マイクロコントローラ１０２（ホストＣＰＵ）と、ＦｌｅｘＲａｙ通信コントローラ等として構成された通信コントローラ７５０（Communication Controller；ＣＣ）とを含んでいる。通信コントローラ７５０は、すでに詳細に記載したＦｌｅｘＲａｙ通信モジュール１００を含んでいる。通信モジュール１００は、通信コントローラ７５０の一体化型の構成要素、または独立した構成要素として構成されることが可能である。ＦｌｅｘＲａｙ通信モジュール１００と、マイクロコントローラ１０２との間の接続を改善するため、厳密に言えば、通信モジュール１００のメッセージ記憶装置３００と、マイクロコントローラ１０２のＤＭＡコントローラ８１２（図１５参照）との間の接続を改善するために、本発明の一実施形態に基づいて、通信モジュール１００とマイクロコントローラ１０２との間の加入者インタフェース（Customer Interface；ＣＩＦ）に、ステートマシン８００を配置することが提案される。ステートマシン８００は、ハードウェアに組み込まれているのが好ましい。

ステートマシン８００は、マイクロコントローラ１０２のＤＭＡコントローラ８１２を起動および開始する価値があるように、加入者インタフェース１０７を変更する。換言すると、ステートマシン８００は、ＤＭＡコントローラ１０７が比較的大きなデータ量または複数のメッセージもＤＭＡコントローラ８１２の１回の呼び出しで伝送できるように、伝送されるデータまたはメッセージがＤＭＡコントローラ８１２に最適に表示されるようにする。本発明の一実施形態に基づいて、１回のアクセスは、ある程度、従来必要とされた複数の小さなアクセスから構成されている。または、複数の分割された、データを含むアドレス領域から、仮想的にあまり連関しないアドレス領域が生成される。このアドレス領域に、ＤＭＡコントローラ８１２は効率よくアクセスすることができる。さらに、ステートマシン８００を組み込むことによって、データ伝送中の、マイクロコントローラ１０２のマイクロプロセッサ８１１の待ち時間を省くことが可能である。

図１４には、ステートマシン８００の、通信モジュール１００への結合およびマイクロコントローラ１０２への結合が詳細に示されている。特に、加入者専用サブモジュール（Customer CPU Interface；ＣＩＦ）２０４は、ステートマシン８００をＦｌｅｘＲａｙ通信モジュール１００と接続する。さらに、双方向のデータ線２１６、アドレス線２１７、および制御入力２１８が設けられている。同様に、割込み入力２１９が設けられている。加入者専用のサブモジュール２０４は、加入者に依存しないサブモジュール２０３（Generic CPU interface；ＧＩＦ）と接続している。すなわち、ＦｌｅｘＲａｙ通信モジュール１００は、汎用の、すなわち一般的なＣＰＵインタフェース２０３を有している。この汎用ＣＰＵインタフェース２０３に、対応する加入者専用のサブモジュール２０４（ＣＩＦ）を介して、複数の異なるカスタマ専用の加入者９００が接続されている。従って、加入者９００に対応して、サブモジュール２０４のみが変更されればよいので、コストが明らかに低減される。ＣＰＵインタフェース２０３および残りの通信モジュール１００は、変更されずに使用される。

ステートマシン８００は、加入者専用のサブモジュール２０４（ＣＩＦ）の構成要素であることが好ましい。しかし、当然のことながら、本発明の一実施形態に基づく知的加入者インタフェース１０７は、独立した構成要素として構成されることも構想可能である。

加入者インタフェース１０７またはステートマシン８００は、複数の線を介してマイクロコントローラ１０２と接続されている。特に、双方向（図では一方向の矢印）のデータ線８１６、アドレス線８１７および制御入力８１８が設けられている。同様に、割込み出力８１９が設けられている。

図１５では、本発明の一実施形態に基づく方法における読み出しプロセスのための様々な信号の進路が示されている。さらに、マイクロコントローラ１０２が詳細に示されている。マイクロコントローラ１０２は、ＲＡＭ等として構成可能な記憶装置８１０を含んでいる。記憶装置８１０は、後続での処理の前に（記憶装置内に）入って来るメッセージ、および通線接続１０１を介するデータ伝送の前に（記憶装置から）出て行くメッセージを保存する役割を果たす。さらに、マイクロコントローラ１０２は、マイクロプロセッサ８１１、ホストＣＰＵ、ＤＭＡコントローラ８１２および周辺モジュール（拡張バスモジュール（Expansion Bus Module）等）へのインタフェース８１３を含んでいる。内部仲裁ユニットは符号８１４で示されている。

本発明の一実施形態に基づく加入者インタフェース１０７は、ステートマシン８００を含んでいる。さらに、インタフェース１０７は、少なくとも１つのレジスタ８０２を含んでいる。レジスタ８０２は、例えば６４ビット等（の大きさ）であり、ステートマシン８００の構成、またはステートマシン８００によって制御されるデータ伝送の構成の際に役に立つ。さらに、設定レジスタ８０２において、例えば、データ伝送の方向（読み出しまたは書き込み）、伝送されるメッセージの識別子（メッセージ符号等）、メッセージの伝送順序、メッセージの長さ、または、複数の事前に格納された、データ伝送のためのサブシーケンスを選択するために、対応するビットが設定される。構成パラメータは、複数の伝送されるデータワード、または間近に迫ったデータ伝送に関わる任意の他の情報に関連していることも可能である。

さらに、加入者インタフェース１０７は、ＲＡＭ等として構成されているシーケンス記憶装置８０４を有している。シーケンスＲＡＭ８０４には、メッセージ記憶装置３００に格納されている特定のメッセージ示す参照符号、およびメッセージに関する情報が格納されている。ステートマシン８００は、データ伝送を調整および制御するために、シーケンス記憶装置８０４の項目を呼び出す。シーケンス記憶装置８０４は、シーケンス項目を含む複数の、好ましくは１２８個のフィールドを含んでいる。シーケンス項目は、例えばシーケンス項目の識別子（符号等）、メッセージ記憶装置３００またはバッファ２０１もしくは２０２の、１つまたは複数のメッセージ（バッファ）を示す識別子または参照符号(バッファ符号)、およびメッセージ（バッファ）の大きさに関連している。様々なシーケンス項目は、ステートマシンによって、マイクロプロセッサによる構成に従って合目的的に呼び出されることが可能である。シーケンス項目は、変更されずに、保存された形態でまたは調整された形態で呼び出されることが可能である。調整された形態で呼び出すために、シーケンス項目の呼び出しには、シーケンス項目の可変パラメータを調整するための特定のパラメータ値が含まれている。

シーケンス記憶装置８０４内のシーケンス項目は、事前に格納され、必要な場合に呼び出される、使用頻度が高い伝送シーケンスに関わっているのが好ましい。この方法で、１つのシーケンスまたはサブシーケンス（１つまたは複数のシーケンス項目）を呼び出すことによって、メッセージ記憶装置３００とＤＭＡコントローラ８１２との間の大規模なデータ伝送が開始されることが可能である。シーケンスまたはサブシ−ケンスの組み込みにおいて、データ伝送の開始時にマイクロコントローラ１０２のマイクロプロセッサ８１１によって設定−状態レジスタ８０２へ伝送される構成パラメータは、１つまたは複数のシーケンス項目の識別子（符号等）も含んでいることが可能である。このシーケンス項目は、データ伝送の枠組みでステートマシン８００によって呼び出される必要がある。

読み出しプロセスは、ＦｌｅｘＲａｙ通信モジュール１００のメッセージ記憶装置３００に、ＦｌｅｘＲａｙデータパス１０１を介して伝送されたデータが格納され次第、開始される。メッセージ記憶装置３００でのデータの入力後に割込みが開始される、または対応する命令がマイクロコントローラ１０２に伝達されることが可能である。しかし、メッセージ記憶装置３００でのデータ入力が、マイクロコントローラ１０２によって、例えば定期的なポーリング（Polling）によって検出されることも構想可能である。

読み出しプロセスの開始時に、マイクロプロセッサ８１１は、ステップ８５０においてＤＭＡコントローラ８１２を構成する。マイクロプロセッサ８１１は、何個のメッセージが伝送されるのかを認識しており、メッセージの大きさおよび間近に迫ったデータ伝送に関するその他の情報を知っている。マイクロプロセッサ８１１は、ステップ８５０で少なくとも部分的に、この情報をＤＭＡコントローラ８１２に伝達する。続いて、マイクロプロセッサ８１１は、ステップ８５２において、設定パラメータが設定レジスタ８０２に書き込まれることによって、ステートマシン８００を構成する。その後、ステートマシン８００は、マイクロプロセッサ８１１から開始命令を受け取り、引き続いて本来のデータ転送を開始する。

データ転送のために、様々なプログラムループが実行される。外部ループは、第１の伝送されるデータバッファにおいて開始する。内部ループは、第１の伝送されるデータバッファの第１データワードにおいて開始する。このデータワードに関して、ステートマシン８００は、出力バッファ２０２内のデータワードを見えるようにするために、リクエスト／ＶＩＥＷ命令８５４を出力バッファ２０２へ、または出力バッファ２０２の設定レジスタ７０３、７０４へ伝達する。ステートマシン８００は、ステップ８５６で、汎用インタフェース２０３（ＧＩＦ）を介して、出力バッファ２０２からこのデータワードを獲得する。その際、ヘッダセグメントＨＳのみ、データセグメントＤＳのみ、またはヘッダセグメントＨＳおよびデータセグメントＤＳ双方が伝送されることが可能である。ヘッダセグメントＨＳおよびデータセグメントＤＳの伝送においては、最初にヘッダセグメントＨＳが、その後データセグメントＤＳが伝送されるのが好ましいが、逆の順序も可能である。

設定レジスタ７０３、７０４を介して、出力バッファ２０２またはＦｌｅｘＲａｙ通信モジュール１００の上位制御ユニットは、どのデータワードが最初にメッセージ記憶装置３００から出力バッファ２０２へ伝送されるべきか、についての情報および指示を獲得する。

出力バッファ２０２のデータワードは、ステートマシン８００において、ＤＭＡコントローラ８１２による受け取りに備えて準備されている。このことは、データコントローラ８１２にデータレディ命令８５８によって通知される。続いて、ＤＭＡコントローラ８１２は、ステップ８６０において準備されたデータワードを読み込み、後続処理のために転送する。引き続き、ＤＭＡコントローラ８１２は、次のデータレディ信号８５８を待つ。

内部ループは、第１データバッファの次のデータワードに増分される。さらに上述のステップが新たに、第１データバッファの最後の読込まれるデータワードが成功裏に読込まれるまで、実行される。続いて、外部ループが、次の伝送されるデータバッファに増分される。さらに、上述のステップが新たに、最後の読込まれるデータバッファの全データワードが成功裏に読込まれるまで、実行される。特定のデータバッファの読込みは、例えば、対応するサブシーケンスをシーケンス記憶装置８０４から呼び出すことによって行われる。引き続いて、ＤＭＡコントローラ８１２は、マイクロプロセッサ８１１にデータ伝送の終了を通知する。この通知は、例えば、適切な命令によって、または割込み命令によって行われる。

データ伝送全体は、ステートマシン８００によって制御され、調整される。ホストＣＰＵ８１１は、リクエスト命令によってデータ伝送を開始するだけでよい。その他の全てに関してはステートマシン８００によって処理されるので、マイクロコントローラ１０２のホストＣＰＵ８１１への負荷が最大限に軽減される。

本発明の一実施形態に基づいて、従来の加入者インタフェース１０７は、ステートマシン８００が追加された分だけ拡大される。規格のペイロード長を備えたメッセージバッファの少なくとも１つのシーケンスは、記憶装置に、例えばＲＡＭにプログラムされることが可能である。記憶装置は、同時に、本発明の一実施形態に基づく加入者インタフェース１０７の構成要素であることが好ましい。少なくとも１つのサブシーケンスまたは全（トータル）シーケンスを読み出すごとに、加入者１０２のＤＭＡコントローラ８１２は１回開始されるだけでよい。（サブ）シーケンスは、開始／終了符号について定義されている。最大１２８個のシーケンス項目によって、様々な順序が、例えば読み出し／書き込みの際に利用されることが可能である。ＤＭＡによる、同時の読み出しおよび書き込みは行われない。ＤＭＡシーケンスは、新たなリクエスト命令８５０が開始可能になる前に、常に完全に処理される必要がある。エラーの場合は、割込みが送信される、またはフラグが設定される。

図１６には、通信モジュール１００のメッセージ記憶装置３００へのデータの書き込みに関する信号の進路が示されている。書き込みプロセスは、読み出しプロセスと全く類似して経過する。以下では、本質的に、読み出しプロセスと書き込みプロセスとの間の相違に関してのみ取り上げる。書き込みプロセスの開始時に、マイクロプロセッサ８１１は、ステップ８５０においてＤＭＡコントローラ８１２を構成する。続いて、マイクロプロセッサ８１１は、設定パラメータが設定レジスタ８０２に書き込まれることによって、ステップ８５２でステートマシン８００を構成する。その後、ステートマシン８００は、マイクロプロセッサ８１１から開始命令を獲得し、引き続き本来のデータ転送を開始する。

書き込みプロセスに関しても、目下伝送されるデータバッファのために外部ループが、目下のデータバッファの目下伝送されるデータワードのために内部ループが実行される。データの読み出しとは反対に、書き込みの際には入力バッファ２０１が最初に満たされ（内部ループ）、その後、メッセージ記憶装置３００での内部格納のためのコマンドが与えられる（外部ループ）。

最初に、ステートマシン８００は、（ステートマシン８００が）ＤＭＡコントローラ８１２から目下のデータワードを受け取る準備が整っていることを知らせるために、ＤＭＡコントローラ８１２にデータレディ信号８５８を伝達する。その後、ＤＭＡコントローラ８１２は、ステップ８６２において、整列しているデータワードをステートマシン８００に伝送する。ステップ８６４において、データワードは、ステートマシン８００からＦｌｅｘＲａｙ通信モジュール１００の入力バッファ２０１へ伝達される。

内部ループの終了後に、外部ループの一部として以下のことが実行される。入力バッファ２０１またはＦｌｅｘＲａｙ通信モジュール１００の上位制御ユニットは、ステップ８６６で、メッセージ記憶装置３００のどの位置に、入力バッファ２０１に格納されたデータワードが保存されるべきかについての情報および指示を獲得する。そのために、例えば対応するビットの設定によって、適切な情報が１つの設定レジスタまたは複数の設定レジスタ４０３、４０４に格納される。引き続き、入力バッファ２０１のデータワードが、メッセージ記憶装置３００の対応する場所に格納される。さらに、データワードは、そこ（メッセージ記憶装置３００の対応する場所）から、単独でまたはメッセージ記憶装置３００の他のデータワードと共に、ＦｌｅｘＲａｙ通信接続１０１を介して伝送される。

内部ループは、第１データバッファの次のデータワードに増分される。さらに上述のステップが新たに、第１データバッファの最後のデータワードが成功裏に入力バッファ２０１に書き込まれるまで、実行される。続いて、外部ループが、次の伝送されるデータバッファに増分される。さらに、上述のステップが新たに、最後の書き込まれるデータバッファの全データワードが成功裏に通信モジュール１００に伝送されるまで、実行される。特定のデータバッファの書き込みは、例えば、対応するサブシーケンスをシーケンス記憶装置８０４から呼び出すことによって行われる。引き続いて、ＤＭＡコントローラ８１２は、マイクロプロセッサ８１１にデータ伝送の終了を通知する。この通知は、例えば、適切な命令によって、または割込み命令によって行われる。

総括して、以下のことが主張される。すなわち、本発明は、上述の記載の枠組みで、マイクロプロセッサ（ホストＣＰＵ）と、例えば、特にＦｌｅｘＲａｙにおける通信のための通信コントローラの形状をした周辺装置との間のデータ伝送方法および装置に関わる。周辺装置は、ＦｌｅｘＲａｙ通信コントローラ７５０として構成されているのが好ましい。通信コントローラ７５０は、接続１０６を介して、ＦｌｅｘＲａｙデータバス等として構成されているＦｌｅｘＲａｙ通信接続１０１に接続されている。マイクロプロセッサ８１１および周辺装置は、通信加入者９００の構成要素である。マイクロプロセッサ・ホストＣＰＵと周辺装置７５０との間のデータ伝送には、通常、限定されたリソース（のみ）が提供される。すなわち、帯域幅は制限されている。このことは、直列インタフェースを利用する際に典型的である。

メッセージバッファの任意のシーケンスを加入者インタフェース１０７内またはＦｌｅｘＲａｙ通信モジュール１００内のシーケンスＲＡＭ８０４にプログラムすることの利点は、特に、コマンドが、データ配列、アクセス方式、および対応するアドレスに関する知識を更なる別のステートオートマトンの形態で有しているので、アクセスが迅速になる点にある。この方法において、データ配列、アクセス方式および／または対応するアドレスが自動的に準備されることが可能である。従って、これらの情報は、もはやホストＣＰＵ８１１によって伝達される必要がなく、インタフェース１０７、または詳細には接続２１６〜２１８を介して伝送される必要もない。さらに、アクセス方式（読み出し／書き込み）も、上記のようにこの装置１０７に固定で組み込まれているので、同様に、もはや伝送される必要がない。

上記の代わりに、設定されたまたは事前にプログラムされた、上記のデータ伝送についての情報（データ配列、アクセス方式、および／またはアドレス）に関するサブシーケンスが、簡単に呼出され、または活性化され、追加的な値が与えられる。１つまたは複数のシーケンスを呼び出すことによって、簡単かつ迅速に、複数のメッセージバッファの内容が通信モジュール１００から、または通信モジュール１００へ伝送されることが可能である。

ＦｌｅｘＲａｙ通信システムの通信モジュール、ならびに、ＦｌｅｘＲａｙ通信システムの通信モジュールの通信接続への接続、および、ＦｌｅｘＲａｙ通信システムの通信モジュールの通信またはホスト加入者への接続を示す説明図である。 図１に基づく通信モジュールの特別な実施形態および通信モジュールの組み込みを詳細に示している。 図２に基づく通信モジュールのメッセージ記憶装置の構造を示している。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 加入者からメッセージ記憶装置の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージ記憶装置から加入者の方向にデータアクセスする際の構造とプロセスを示す説明図である。 メッセージハンドラの構造と、メッセージハンドラの内部に含まれる有限ステートマシンの構造を示す説明図である。 図１および図２に基づく通信モジュールの構成要素、ならびに、加入者およびメッセージハンドラによって制御される対応するデータパスを示す概略図である。 図１１のデータパスに関連した、メッセージ記憶装置に対するアクセスの分配を示している。 本発明の一実施形態に係るステートマシンを備えた加入者インタフェースを示している。 ＦｌｅｘＲａｙ通信モジュールとＦｌｅｘＲａｙ加入者装置との間のステートマシンを詳細に示している。 本発明の一実施形態に係る加入者インタフェースを介する、読み出しプロセスの枠組みにおける信号の進路を示している。 本発明の一実施形態に係る加入者インタフェースを介する、読み出しプロセスの枠組みにおける信号の進路を示している。

Claims (11)

1. ＦｌｅｘＲａｙ通信モジュール（１００）と前記ＦｌｅｘＲａｙ通信モジュール（１００）に割り当てられたマイクロコントローラ（１０２）とを繋ぐ加入者インタフェース（１０７）であって、前記ＦｌｅｘＲａｙ通信モジュール（１００）は、ＦｌｅｘＲａｙ通信接続（１０１）に接続され、前記ＦｌｅｘＲａｙ通信接続（１０１）を介してメッセージが伝送されており、前記ＦｌｅｘＲａｙ通信接続からのメッセージを中間格納するメッセージ記憶装置（３００）、または前記ＦｌｅｘＲａｙ通信接続（１０１）のためのメッセージ記憶装置（３００）を有しており、前記マイクロコントローラ（１０２）は、前記メッセージ記憶装置（３００）とのデータ交換のためのマイクロプロセッサ（８１１）およびＤＭＡコントローラ（８１２）を有する、加入者インタフェース（１０７）において：
   前記加入者インタフェース（１０７）は、ステートマシン（８００）を有しており、
   前記ステートマシン（８００）は、前記マイクロコントローラ（１０２）の前記マイクロプロセッサ（８１１）による構成に従って、前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）と前記ＤＭＡコントローラ（８１２）との間のデータ伝送を、単独で調整し、制御することを特徴とする、ＦｌｅｘＲａｙ通信モジュール（１００）とＦｌｅｘＲａｙ通信モジュール（１００）に割り当てられたマイクロコントローラ（１０２）とを繋ぐ加入者インタフェース。
2. 前記加入者インタフェース（１０７）が、設定−状態レジスタ（８０２）を有しており、
   前記マイクロコントローラ（１０２）の前記マイクロプロセッサ（８１１）は、前記ステートマシン（８００）の設定のために前記設定−状態レジスタ（８０２）へアクセスすることを特徴とする、請求項１に記載の加入者インタフェース。
3. 前記加入者インタフェース（１０７）が、シーケンス記憶装置を有しており、前記シーケンス記憶装置内に、前記メッセージ記憶装置（３００）に格納された特定のメッセージを示す参照符号、およびメッセージに関する情報が格納されており、その際、前記ステートマシン（８００）は、データ伝送の構成および制御のために前記シーケンス記憶装置の項目を呼び出すことを特徴とする、請求項１または請求項２に記載の加入者インタフェース。
4. 前記ＦｌｅｘＲａｙ通信モジュール（１００）は、前記通信モジュール（１００）の前記メッセージ記憶装置（３００）と前記ＤＭＡコントローラ（８１２）との間で伝送されるデータを中間格納するために、特に、前記メッセージ記憶装置（３００）に格納された少なくとも１つのメッセージを中間格納するために、少なくとも１つのバッファ(２０１、２０２)、特に、少なくとも１つの入力バッファ（２０１）および少なくとも１つの出力バッファ（２０２）を有しており、その際、前記ステートマシン（８００）は、前記メッセージ記憶装置（３００）と前記少なくとも１つのバッファ（２０１、２０２）との間のデータ伝送、および、前記少なくとも１つのバッファ（２０１、２０２）と前記ＤＭＡコントローラ（８１２）との間のデータ伝送を、単独で調整し、制御することを特徴とする、請求項１〜請求項３のいずれかに記載の加入者インタフェース。
5. 前記少なくとも１つのバッファ（２０１、２０２）は、サブバッファおよび前記サブバッファに付属するシャドウバッファを含んでおり、その際、前記ステートマシン（８００）は、前記サブバッファおよび前記シャドウバッファへの書き込みまたは読み出しが交互に行われるように、データ伝送を調整し、制御することを特徴とする、請求項４に記載の加入者インタフェース。
6. 前記ＦｌｅｘＲａｙ通信モジュール（１００）は、前記少なくとも１つのバッファ（２０１、２０２）に付属する制御レジスタ（４０３、４０４；７０３、７０４）を有しており、
   前記ステートマシン（８００）は、前記メッセージ記憶装置（３００）と前記少なくとも１つのバッファ（２０１、２０２）との間のデータ伝送を構成および制御するために、前記制御レジスタ（４０３、４０４；７０３、７０４）へアクセスすることを特徴とする、請求項４または請求項５に記載の加入者インタフェース。
7. マイクロコントローラ（１０２）、ＦｌｅｘＲａｙ通信接続（１０１）に接続されており、その際メッセージが前記ＦｌｅｘＲａｙ通信接続（１０１）を介して伝送されるＦｌｅｘＲａｙ通信モジュール（１００）、および前記マイクロコントローラ（１０２）と前記通信モジュール（１００）とを繋ぐ加入者インタフェース（１０７）を有するＦｌｅｘＲａｙ加入者装置であって、その際、前記マイクロコントローラ（１０２）は、マイクロプロセッサ（８１１）およびＤＭＡコントローラ（８１２）を含んでおり、前記通信モジュール（１００）は、ＦｌｅｘＲａｙ通信接続（１０１）からのメッセージを中間格納するメッセージ記憶装置（３００）、または前記ＦｌｅｘＲａｙ通信接続（１０１）のためのメッセージ記憶装置（３００）を含んでいる、ＦｌｅｘＲａｙ加入者装置において：
   前記加入者インタフェース（１０７）は、ステートマシン（８００）を有しており、
   前記ステートマシン（８００）は、前記マイクロコントローラ（１０２）の前記マイクロプロセッサ（８１１）による構成に従って、前記ＦｌｅｘＲａｙ通信モジュール（１００）の前記メッセージ記憶装置（３００）と前記ＤＭＡコントローラ（８１２）との間のデータ伝送を単独で調整し、制御することを特徴とする、ＦｌｅｘＲａｙ加入者装置。
8. ＦｌｅｘＲａｙ通信モジュール（１００）のメッセージ記憶装置（３００）と、マイクロコントローラ（１０２）のＤＭＡコントローラ（８１２）との間でデータ伝送する方法であって、前記ＦｌｅｘＲａｙ通信モジュール（１００）は、ＦｌｅｘＲａｙ通信接続（１０１）に接続されており、前記前記通信接続（１０１）を介してメッセージが伝送される、データ伝送する方法において、
   ステートマシン（８００）は、前記マイクロコントローラ（１０２）と前記ＦｌｅｘＲａｙ通信モジュール（１００）とを繋ぐサブ加入者インタフェース（１０７）の構成要素として実現されており、前記マイクロコントローラ（１０２）のマイクロプロセッサ（８１１）によって構成されており、データ伝送が、前記ステートマシン（８００）による構成に従って単独で調整され、制御されることを特徴とする、ＦｌｅｘＲａｙ通信モジュール（１００）のメッセージ記憶装置（３００）とマイクロコントローラ（１０２）のＤＭＡコントローラ（８１２）との間でデータ伝送する方法。
9. 前記マイクロコントローラ（１０２）の前記マイクロプロセッサ（８１１）による前記ステートマシン（８００）の構成のために、構成パラメータが前記加入者インタフェース（１０７）の設定−状態レジスタ（８０２）に格納されることを特徴とする、請求項８に記載の方法。
10. 前記加入者インタフェース（１０７）のシーケンス記憶装置内に、前記メッセージ記憶装置（３００）に格納された特定のメッセージを示す参照符号、およびメッセージに関する情報が格納されており、その際、データ伝送を構成および制御するために、前記シーケンス記憶装置の項目が前記ステートマシン（８００）によって呼び出されることを特徴とする、請求項８または請求項９に記載の方法。
11. 前記ＦｌｅｘＲａｙ通信モジュール（１００）は、前記通信モジュール（１００）の前記メッセージ記憶装置（３００）と前記ＤＭＡコントローラとの間で伝送されるデータを中間格納するために、特に、前記メッセージ記憶装置（３００）に格納された少なくとも１つのメッセージを中間格納するために、少なくとも１つのバッファ(２０１、２０２)、特に少なくとも１つの入力バッファ（２０１）および少なくとも１つの出力バッファ（２０２）を有しており、その際、データ伝送の制御および調整のために、調整および制御パラメータが、前記ステートマシン（８００）によって前記少なくとも１つのバッファ（２０１，２０２）に付属する制御レジスタ（４０３，４０４；７０３．７０４）に格納されることを特徴とする、請求項８〜請求項１０のいずれかに記載の方法。
    

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