JP2009296271A - Latch circuit and a/d converter - Google Patents
Latch circuit and a/d converter Download PDFInfo
- Publication number
- JP2009296271A JP2009296271A JP2008147353A JP2008147353A JP2009296271A JP 2009296271 A JP2009296271 A JP 2009296271A JP 2008147353 A JP2008147353 A JP 2008147353A JP 2008147353 A JP2008147353 A JP 2008147353A JP 2009296271 A JP2009296271 A JP 2009296271A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- circuit
- latch
- differential
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/141—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit in which at least one step is of the folding type; Folding stages therefore
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Description
本発明は、ラッチ回路およびA/D変換器に関するものである。 The present invention relates to a latch circuit and an A / D converter.
A/D変換器は、比較演算回路において入力されるアナログ信号を、複数の基準電位と比較し、その基準電位の分解能に応じてデジタルコードへの変換を行う。
この比較演算回路は、基準電位の数に応じた回路アレイが必要となり、分解能が細かくなるほどその回路数も増大する。
The A / D converter compares an analog signal input in the comparison operation circuit with a plurality of reference potentials, and performs conversion into a digital code according to the resolution of the reference potential.
This comparison operation circuit requires a circuit array corresponding to the number of reference potentials, and the number of circuits increases as the resolution becomes finer.
A/D変換器には、グレー・バイナリー変換方式を採用したものが提案されている(たとえば特許文献1参照)。
この特許文献1に開示されたA/D変換装置は、バブルエラー対策のための多数決回路といったエキストラ回路が高速動作時には必要となる。
そのため、高分解能・高速動作を必要とするアプリケーション用途のA/D変換器は面積・電力が大きくなることが問題となる。
An A / D converter that employs a gray binary conversion system has been proposed (see, for example, Patent Document 1).
The A / D converter disclosed in
For this reason, an A / D converter for application that requires high resolution and high speed operation has a problem in that the area and power are large.
そこで、回路数を削減でき、面積・電力を低減できる既存のA/D変換器の方式として、フォールディング方式が知られている(たとえば、特許文献2参照)。
このフォールディング方式は、アナログ信号を折り返すことにより、回路数を削減でき、面積・電力を低減できることが知られている。
また、フォールディング方式は、いわゆるフラッシュ方式とほぼ同様な回路構成であり、高速動作に向いているため、高速かつ高分解能を必要とするアプリケーションに適している。
Therefore, a folding method is known as an existing A / D converter method that can reduce the number of circuits and reduce the area and power (see, for example, Patent Document 2).
This folding method is known to be able to reduce the number of circuits and reduce the area and power by folding analog signals.
In addition, the folding method has a circuit configuration almost the same as that of a so-called flash method, and is suitable for high-speed operation. Therefore, the folding method is suitable for applications that require high speed and high resolution.
図1は、一般的なフォールディング方式のA/D変換器の要部構成を模式的に示す図である。 FIG. 1 is a diagram schematically illustrating a main configuration of a general folding A / D converter.
このA/D変換器1は、基準電位比較演算器部(前置増幅器部、以下、プリアンプ部)2、折り返しアンプ部3、ラッチ部4を有する。
The A /
プリアンプ部2は、アナログ信号AINの入力に対して並列に配置された複数のプリアンプ2−1〜2−5、2a−1〜2a−5を有する。
The
各プリアンプ2−1〜2−5、2a−1〜2a−5は、アナログ信号AINとそれぞれ異なる基準電位REF1〜REF5,REF1a〜REF5aを比較し、その結果を差動出力信号VIP1,VIN1〜VIN1a〜VIP5a,VIN5aとして出力する。 Each of the preamplifiers 2-1 to 2-5, 2a-1 to 2a-5 compares the analog signal AIN with different reference potentials REF1 to REF5 and REF1a to REF5a, and the result is a differential output signal VIP1, VIN1 to VIN1a. ~ Output as VIP5a and VIN5a.
折り返しアンプ部3は、複数の折り返しアンプ3−1,3−2を有する。
The
折り返しアンプ3−1は、複数のプリアンプ2−1〜2−5の差動出力信号VIP1,VIN1〜VIP5,VIN5を受けて、これらの信号を交互に折り返して重ね合わせた折り返し差動出力波形S3−1を生成する。
The folding amplifier 3-1 receives the differential
折り返しアンプ3−2は、複数のプリアンプ2−1a〜2−5aの差動出力信号VIP1a,VIN1a〜VIP5a,VIN5aを受けて、これらの信号を交互に折り返して重ね合わせた折り返し差動出力波形S3−2を生成する。 The folding amplifier 3-2 receives the differential output signals VIP1a, VIN1a to VIP5a, and VIN5a from the plurality of preamplifiers 2-1a to 2-5a, and folds these output signals alternately to superimpose and overlap them. -2 is generated.
図2は、折り返しアンプの構成例を示す回路図である。
折り返しアンプ3−1,3−2は同様の構成を有しており、図2は、折り返しアンプ3−1に対応した構成を示している。
FIG. 2 is a circuit diagram illustrating a configuration example of the folding amplifier.
The folding amplifiers 3-1 and 3-2 have the same configuration, and FIG. 2 shows a configuration corresponding to the folding amplifier 3-1.
折り返しアンプ3−1は、差動対回路31〜35、負荷抵抗素子R1,R2、およびノードND31,ND32を有している。
The folding amplifier 3-1 has
差動対回路31は、ソース同士が接続されたnチャネルMOS(NMOS)トランジスタNT11,NT12、およびそのソース同士の接続点と基準電位VSSとの間に接続されたテール電流源としてのNMOSトランジスタNT13を有している。
NMOSトランジスタNT11のゲートにプリアンプ2−1による一方の差動出力信号VIP1が供給され、NMOSトランジスタNT12のゲートに他方の差動出力信号VIN1が供給される。そして、NMOSトランジスタNT13のゲートにバイアス電圧VBIADが供給される。
The
One differential output signal VIP1 from the preamplifier 2-1 is supplied to the gate of the NMOS transistor NT11, and the other differential output signal VIN1 is supplied to the gate of the NMOS transistor NT12. Then, the bias voltage VBIAD is supplied to the gate of the NMOS transistor NT13.
差動対回路32は、ソース同士が接続されたNMOSトランジスタNT21,NT22、およびそのソース同士の接続点と基準電位VSSとの間に接続されたテール電流源としてのNMOSトランジスタNT23を有している。
NMOSトランジスタNT21のゲートにプリアンプ2−2による一方の差動出力信号VIP2が供給され、NMOSトランジスタNT22のゲートに他方の差動出力信号VIN2が供給される。そして、NMOSトランジスタNT23のゲートにバイアス電圧VBIADが供給される。
The
One differential output signal VIP2 from the preamplifier 2-2 is supplied to the gate of the NMOS transistor NT21, and the other differential output signal VIN2 is supplied to the gate of the NMOS transistor NT22. The bias voltage VBIAD is supplied to the gate of the NMOS transistor NT23.
差動対回路33は、ソース同士が接続されたNMOSトランジスタNT31,NT32、およびそのソース同士の接続点と基準電位VSSとの間に接続されたテール電流源としてのNMOSトランジスタNT33を有している。
NMOSトランジスタNT31のゲートにプリアンプ2−3による一方の差動出力信号VIP3が供給され、NMOSトランジスタNT32のゲートに他方の差動出力信号VIN3が供給される。そして、NMOSトランジスタNT33のゲートにバイアス電圧VBIADが供給される。
The
One differential output signal VIP3 from the preamplifier 2-3 is supplied to the gate of the NMOS transistor NT31, and the other differential output signal VIN3 is supplied to the gate of the NMOS transistor NT32. The bias voltage VBIAD is supplied to the gate of the NMOS transistor NT33.
差動対回路34は、ソース同士が接続されたNMOSトランジスタNT51,NT52、およびそのソース同士の接続点と基準電位VSSとの間に接続されたテール電流源としてのNMOSトランジスタNT53を有している。
NMOSトランジスタNT51のゲートにプリアンプ2−4による一方の差動出力信号VIP4が供給され、NMOSトランジスタNT42のゲートに他方の差動出力信号VIN4が供給される。そして、NMODトランジスタNT43のゲートにバイアス電圧VBIADが供給される。
The
One differential output signal VIP4 from the preamplifier 2-4 is supplied to the gate of the NMOS transistor NT51, and the other differential output signal VIN4 is supplied to the gate of the NMOS transistor NT42. The bias voltage VBIAD is supplied to the gate of the NMOD transistor NT43.
差動対回路35は、ソース同士が接続されたNMOSトランジスタNT51,NT52、およびそのソース同士の接続点と基準電位VSSとの間に接続されたテール電流源としてのNMOSトランジスタNT53を有している。
NMOSトランジスタNT51のゲートにプリアンプ2−5による一方の差動出力信号VIP5が供給され、NMOSトランジスタNT52のゲートに他方の差動出力信号VIN5が供給される。そして、NMOSトランジスタNT53のゲートにバイアス電圧VBIADが供給される。
The
One differential output signal VIP5 from the preamplifier 2-5 is supplied to the gate of the NMOS transistor NT51, and the other differential output signal VIN5 is supplied to the gate of the NMOS transistor NT52. The bias voltage VBIAD is supplied to the gate of the NMOS transistor NT53.
差動対回路31の正極用NMOSトランジスタNT11のドレイン、次に差動対回路32の負極用のNMOSトランジスタNT22のドレイン、次に差動対回路33の正極用NMOSトランジスタNT31のドレイン、次の差動対回路34の負極用NMOSトランジスタNT42のドレイン、および次に差動対回路35の正極用NMOSトランジスタNT51のドレインが、ノードND31に共通に接続されている。
The drain of the positive polarity NMOS transistor NT11 of the
差動対回路31の負極用NMOSトランジスタNT12のドレイン、次に差動対回路32の正極用のNMOSトランジスタNT21のドレイン、次に差動対回路33の負極用NMOSトランジスタNT32のドレイン、次の差動対回路34の正極用NMOSトランジスタNT41のドレイン、および次に差動対回路35の負極用NMOSトランジスタNT52のドレインが、ノードND32に共通に接続されている。
The drain of the negative-polarity NMOS transistor NT12 of the
電源電位VDDとノードND31との間に抵抗素子R1が接続され、ノードND31と抵抗素子R1の一端との接続点が折り返し信号VONの出力ノードTVONに接続されている。
電源電位VDDとノードND32との間に抵抗素子R2が接続され、ノードND32と抵抗素子R2の一端との接続点が折り返し信号VOPの出力ノードTVOPに接続されている。
The resistor element R1 is connected between the power supply potential VDD and the node ND31, and the connection point between the node ND31 and one end of the resistor element R1 is connected to the output node TVON of the return signal VON.
A resistance element R2 is connected between the power supply potential VDD and the node ND32. A connection point between the node ND32 and one end of the resistance element R2 is connected to an output node TVOP of the return signal VOP.
このような構成を有するフォールディング方式のA/D変換器1は、アナログ信号を折り返すための折り返しアンプ3−1,3−2を有する。
折り返しアンプ3−1,3−2においては、上述したように、差動出力の正極・負極を交互に接続し、負荷抵抗R1,R2にて出力電圧VOP,VONを発生させる。
The folding A /
In the loopback amplifiers 3-1 and 3-2, as described above, the positive and negative electrodes of the differential output are alternately connected, and the output voltages VOP and VON are generated by the load resistors R1 and R2.
図3は、折り返しアンプの各差動対回路への差電圧入力信号(プリアンプからの差動出力信号)と、折り返し差電圧出力の関係を示す図である。 FIG. 3 is a diagram showing the relationship between the differential voltage input signal (differential output signal from the preamplifier) to each differential pair circuit of the folded amplifier and the folded differential voltage output.
図3に示すように、フォールディング方式のA/D変換器1においては、折り返しアンプ3−1,3−2の各差動対回路31〜35は、複数のプリアンプからの差動出力信号を受け、その信号を交互に折り返して重ね合わせた折り返し差動出力波形を生成する。
ところが、上述した折り返しアンプ3−1,3−2は、折り返す分、出力ノードTVOPおよびTVONには、ノードND31,ND32を通して差動対の入力トランジスタのドレイン端が複数接続される。
そのため、出力ノードにみえる容量成分が増えてしまい、その容量と負荷抵抗素子R1,R2によって帯域が制限されてしまう。よって、高速動作のためには面積・電力が増大してしまう。
However, a plurality of the drain terminals of the input transistors of the differential pair are connected to the output nodes TVOP and TVON through the nodes ND31 and ND32 by the amount of the folding amplifiers 3-1 and 3-2 described above.
For this reason, the capacitance component seen at the output node increases, and the band is limited by the capacitance and the load resistance elements R1 and R2. Therefore, the area and power increase for high-speed operation.
特に、フォールディング方式の場合、フラッシュ方式とは異なり、大振幅応答が信号帯域に大きく影響してくるため、帯域を稼ぐことが困難である。
以下にその理由について説明する。
In particular, in the case of the folding method, unlike the flash method, a large amplitude response greatly affects the signal band, so it is difficult to earn a band.
The reason will be described below.
図4は、フラッシュ方式のA/D変換器の機能ブロックおよび応答波形を模式的に示す図である。
図4においては、説明のために適切な部分を切り取っており、また、理解を容易にするために、図1と同一機能を部分は同一符号をもって表している。
また、図4中には、入力信号および各回路の出力波形を差動表記にて記載してある。
FIG. 4 is a diagram schematically showing functional blocks and response waveforms of a flash A / D converter.
In FIG. 4, appropriate portions are cut out for the sake of explanation, and in order to facilitate understanding, the same functions as those in FIG. 1 are denoted by the same reference numerals.
In FIG. 4, the input signal and the output waveform of each circuit are shown in differential notation.
プリアンプ2−1〜2−3は、入力アナログ信号AINと基準電位REF1、REF2、REF3との比較を行い、図中のような差動信号VO1、VO2、VO3を出力する。 The preamplifiers 2-1 to 2-3 compare the input analog signal AIN with the reference potentials REF1, REF2, and REF3, and output differential signals VO1, VO2, and VO3 as shown in the figure.
図4中の破線はDC応答を、実線はトランジェント応答を示している。
入力信号AINが基準電位REFと交差するとき、差信号成分が正負反転するような信号を出力する。
A broken line in FIG. 4 indicates a DC response, and a solid line indicates a transient response.
When the input signal AIN crosses the reference potential REF, a signal is output so that the difference signal component is inverted between positive and negative.
後段のラッチ4−1〜4−3は、クロック信号の立ち上り時に、入力差動信号が負であれば0、正であれば1と判別を行い、デジタルコードにて出力する。
ここで、入力信号がある速度でREF1からREF3まで遷移するとき、ラッチ出力VO6は0から1に反転する必要がある。
入力信号のある速度とは、A/D変換器に求められる最大入力信号帯域である。
このとき、プリアンプ2−3の出力VO3が、大振幅応答≧小振幅応答と応答が遷移する際のセトリングが問われることになる。
よって、通常のフラッシュ方式における帯域の設計は、主に大振幅から小振幅へ遷移する応答にフォーカスして行われる。
The latches 4-1 to 4-3 in the subsequent stage determine 0 when the input differential signal is negative and 1 when the input differential signal is positive, and output the digital signal as a digital code.
Here, when the input signal transitions from REF1 to REF3 at a certain speed, the latch output VO6 needs to be inverted from 0 to 1.
The certain speed of the input signal is the maximum input signal band required for the A / D converter.
At this time, the output VO3 of the preamplifier 2-3 is questioned about settling when the response transitions between large amplitude response ≧ small amplitude response.
Therefore, the band design in the normal flash method is performed mainly by focusing on the response of transition from the large amplitude to the small amplitude.
図5は、一般的なフォールディング方式のA/D変換器の入出力応答を模式的に示す図である。 FIG. 5 is a diagram schematically showing input / output responses of a general folding A / D converter.
図5に示すように、フォールディング方式であれば、複数のプリアンプ2−1〜2−3の出力を折り返しアンプ3−1が受け、1本の折り返し波形VO10を出力する(特許文献3参照)。
この折り返し形A/D変換器は、特許文献3に開示されているように、プリアンプからの差動出力信号が互いに重なり合わないシフトされた遷移部をもつようにして構成されている。
これにより、折り返しアンプにその信号を入力させることが、A/D変換器の満足な精度および直線性にとって重要である。
この条件を満たすためには、折り返アンプに接続されている複数のプリアンプすべてが十分にセトリングしている必要がある。
As shown in FIG. 5, in the folding system, the folding amplifier 3-1 receives the outputs of the plurality of preamplifiers 2-1 to 2-3, and outputs one folding waveform VO10 (see Patent Document 3).
This folded A / D converter is configured so as to have shifted transition portions in which differential output signals from preamplifiers do not overlap each other, as disclosed in
Thus, it is important for the satisfactory accuracy and linearity of the A / D converter to input the signal to the folding amplifier.
In order to satisfy this condition, all of the plurality of preamplifiers connected to the folding amplifier need to be sufficiently settled.
したがって、前述のフォールディング方式と同様に、入力信号がある速度で基準電位REF1から基準電位REF3まで遷移するときを考えると、プリアンプ2−3の出力VO9は大振幅応答≧小振幅応答と応答が遷移する際のセトリングが問われる。
プリアンプ2−1の出力VO7およびプリアンプ2−2の出力VO8は大振幅応答≧小振幅応答≧大振幅応答と応答が遷移する際のセトリングが問われることになる。
Therefore, as in the case of the folding method described above, when the transition of the input signal from the reference potential REF1 to the reference potential REF3 at a certain speed is considered, the output VO9 of the preamplifier 2-3 has a response of large amplitude response ≧ small amplitude response. Settling when asked.
The output VO7 of the preamplifier 2-1 and the output VO8 of the preamplifier 2-2 need to be settled when the response transitions from large amplitude response ≧ small amplitude response ≧ large amplitude response.
よって、フォールディング方式における帯域の設計は、大振幅から小振幅、そして大振幅へ遷移する応答にフォーカスして行われる。
これが、フォールディング方式が帯域を稼ぐことが困難である理由である。
このため、フォールディング方式では折り返し信号を生成するための帯域が問題となり、面積・電力が増大してしまう。
Therefore, the band design in the folding method is performed by focusing on the response from large amplitude to small amplitude and then to large amplitude.
This is why it is difficult for the folding method to gain bandwidth.
For this reason, in the folding method, the band for generating the folded signal becomes a problem, and the area and power increase.
本発明は、帯域を確保することができ、後段回路の面積、電力を削減でき、ひいては高精度、高速動作を実現することが可能なラッチ回路およびA/D変換器を提供することにある。 An object of the present invention is to provide a latch circuit and an A / D converter that can secure a band, can reduce the area and power of a subsequent circuit, and can realize high-precision and high-speed operation.
本発明の第1の観点のラッチ回路は、複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第1端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む。 The latch circuit according to the first aspect of the present invention has a plurality of input transistor pairs for converting a plurality of different input differential voltage signals into a difference current and outputting the difference current, and the positive and negative electrodes of each difference current signal are synthesized alternately. As described above, the first terminal of each of the transistors is connected, and a circuit for synthesizing transition portions of the input differential voltage signals to generate one folded difference voltage signal is included.
本発明の第2の観点のA/D変換器は、入力アナログ信号とそれぞれ異なる基準電圧とを比較して異なる差動電圧信号を出力する複数の基準電位比較演算器と、上記複数の基準電位比較演算器から出力される複数の異なる差動電圧信号のうち、所定の複数の異なる差動電圧を受けて、差電流に変換して出力する複数のラッチ回路と、を有し、上記各ラッチ回路は、上記複数の異なる入力差動電圧信号を出力する差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第1端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む。 An A / D converter according to a second aspect of the present invention includes a plurality of reference potential comparison arithmetic units that compare input analog signals and different reference voltages and output different differential voltage signals, and the plurality of reference potentials. A plurality of different differential voltage signals output from the comparator and receiving a plurality of different differential voltages, converting the differential currents into differential currents, and outputting the difference currents. The circuit has a plurality of input transistor pairs that convert and output the plurality of different input differential voltage signals to output differential currents, and the positive and negative electrodes of each of the differential current signals are alternately synthesized. A first terminal of each transistor is connected, and a circuit for synthesizing a transition portion of each input differential voltage signal to generate one folded difference voltage signal is included.
好適には、上記ラッチ回路は、上記複数の入力トランジスタ対の一方側の複数の入力トランジスタを有する第1入力回路と、上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第2入力回路と、上記接続ノードと、電源に接続される第1出力ノードと、電源に接続される第2出力ノードと、接続ノードと基準電位との間に接続された電流源素子と、を含み、上記第1入力回路は、上記一方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第1出力ノードに接続され、上記一方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、上記第2入力回路は、上記他方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第2出力ノードに接続され、上記他方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、上記他方側の複数の入力トランジスタの制御端子には上記第1入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される。 Preferably, the latch circuit includes a first input circuit having a plurality of input transistors on one side of the plurality of input transistor pairs and a second input having a plurality of input transistors on the other side of the plurality of input transistor pairs. A circuit, the connection node, a first output node connected to a power supply, a second output node connected to the power supply, and a current source element connected between the connection node and a reference potential, In the first input circuit, the first terminals of the plurality of input transistors on one side are connected in common, the connection point is connected to the first output node, and the second terminals of the plurality of input transistors on the one side. Are connected in common, the connection point is connected to the connection node, and the control terminals of the plurality of input transistors on one side receive positive and negative signals among a plurality of different input differential voltage signals. The second input circuits are connected to each other, the first terminals of the plurality of input transistors on the other side are connected in common, the connection point is connected to the second output node, and the plurality of inputs on the other side. The second terminals of the transistors are connected in common, the connection point is connected to the connection node, and a plurality of different input differentials supplied to the first input circuit are connected to the control terminals of the plurality of input transistors on the other side. Negative and positive signals that are paired with voltage signals are alternately supplied.
好適には、上記ラッチ回路は、上記電流源素子を形成する第1スイッチと、上記第1出力ノードと電源との間に接続された第2スイッチと、上記第2出力ノードと電源との間に接続された第3スイッチと、を含み、上記第1スイッチと、上記第2スイッチおよび第3スイッチは、相補的にオンオフされる。 Preferably, the latch circuit includes a first switch forming the current source element, a second switch connected between the first output node and the power source, and between the second output node and the power source. A first switch, and the second switch and the third switch are complementarily turned on and off.
好適には、上記各ラッチ回路の後段に信号振幅をロジックレベルに変換する第2ラッチ回路が配置されている。 Preferably, a second latch circuit for converting the signal amplitude to a logic level is arranged after each latch circuit.
本発明によれば、帯域を確保することができ、後段回路の面積、電力を削減でき、ひいては高精度、高速動作を実現することができる。 According to the present invention, it is possible to secure a bandwidth, reduce the area and power of the subsequent circuit, and realize high-precision and high-speed operation.
以下、本発明の実施形態を添付図面に関連付けて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
図6は、本発明の実施形態に係るラッチ回路を採用したフォールディング方式のA/D変換器の構成例を示す図である。
図6は、4ビットのA/D変換器を例として示している。
FIG. 6 is a diagram illustrating a configuration example of a folding type A / D converter employing the latch circuit according to the embodiment of the present invention.
FIG. 6 shows a 4-bit A / D converter as an example.
本A/D変換器100は、図6に示すように、基準電位生成部110、プリアンプ部120、第1ラッチ部130、多数決回路部140、第2ラッチ回路部150、D型フリップフロップ(FF)部160、エンコーダ170、および上位ビット変換器180を有する。
また、A/D変換器100は、インバータINV1〜INV5を有する。
なお、以下の説明では、ラッチ回路は単にラッチという。
As shown in FIG. 6, the A / D converter 100 includes a reference
The A / D converter 100 includes inverters INV1 to INV5.
In the following description, the latch circuit is simply referred to as a latch.
基準電位生成部110は、たとえば電源電位VDDと基準電位VSSとの間に直列に接続された図示しない抵抗ラダーにより構成される。
基準電位生成部110は、複数(本実施形態では15)の基準電位RF101〜RF1015を生成し、プリアンプ部120の対応するプリアンプに供給する。
The reference
The reference
プリアンプ部120は、アナログ信号AIN100の入力に対して並列に配置され、アナログ信号AIN100とそれぞれ異なる基準電位と比較する基準電位比較演算器としての複数のプリアンプ120−1〜120−15を有する。
The
プリアンプ120−1は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF101を比較し、その結果を差動出力信号VIP101,VIN101としてラッチ部130に出力する。
The preamplifier 120-1 compares the analog signal AIN100 with the reference potential REF101 generated by the reference
プリアンプ120−2は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF102を比較し、その結果を差動出力信号VIP102,VIN102としてラッチ部130に出力する。
The preamplifier 120-2 compares the analog signal AIN100 with the reference potential REF102 generated by the reference
プリアンプ120−3は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF103を比較し、その結果を差動出力信号VIP103,VIN103としてラッチ回路部130に出力する。
The preamplifier 120-3 compares the analog signal AIN100 with the reference potential REF103 generated by the reference
プリアンプ120−4は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF104を比較し、その結果を差動出力信号VIP104,VIN104としてラッチ部130に出力する。
The preamplifier 120-4 compares the analog signal AIN100 with the reference potential REF104 generated by the reference
プリアンプ120−5は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF105を比較し、その結果を差動出力信号VIP105,VIN105としてラッチ部130に出力する。
The preamplifier 120-5 compares the analog signal AIN100 with the reference potential REF105 generated by the reference
プリアンプ120−6は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF106を比較し、その結果を差動出力信号VIP106,VIN106としてラッチ部130に出力する。
The preamplifier 120-6 compares the analog signal AIN100 with the reference potential REF106 generated by the reference
プリアンプ120−7は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF107を比較し、その結果を差動出力信号VIP107,VIN107としてラッチ部130に出力する。
The preamplifier 120-7 compares the analog signal AIN100 with the reference potential REF107 generated by the reference
プリアンプ120−8は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF108を比較し、その結果を差動出力信号VIP108,VIN108としてラッチ部130に出力する。
The preamplifier 120-8 compares the analog signal AIN100 with the reference potential REF108 generated by the reference
プリアンプ120−9は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF109を比較し、その結果を差動出力信号VIP109,VIN109としてラッチ部130に出力する。
The preamplifier 120-9 compares the analog signal AIN100 with the reference potential REF109 generated by the reference
プリアンプ120−10は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1010を比較し、その結果を差動出力信号VIP1010,VIN1010としてラッチ部130に出力する。
The preamplifier 120-10 compares the analog signal AIN100 with the reference potential REF1010 generated by the reference
プリアンプ120−11は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1011を比較し、その結果を差動出力信号VIP1011,VIN1011としてラッチ部130に出力する。
The preamplifier 120-11 compares the analog signal AIN100 with the reference potential REF1011 generated by the reference
プリアンプ120−12は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1012を比較し、その結果を差動出力信号VIP1012,VIN1012としてラッチ部130に出力する。
The preamplifier 120-12 compares the analog signal AIN100 with the reference potential REF1012 generated by the reference
プリアンプ120−13は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1013を比較し、その結果を差動出力信号VIP1013,VIN1013としてラッチ部130に出力する。
The preamplifier 120-13 compares the analog signal AIN100 with the reference potential REF1013 generated by the reference
プリアンプ120−14は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1014を比較し、その結果を差動出力信号VIP1014,VIN1014としてラッチ部130に出力する。
The preamplifier 120-14 compares the analog signal AIN 100 with the reference potential REF 1014 generated by the reference
プリアンプ120−15は、アナログ信号AIN100と基準電位生成部110で生成された基準電位REF1015を比較し、その結果を差動出力信号VIP1015,VIN1015としてラッチ部130に出力する。
The preamplifier 120-15 compares the analog signal AIN100 with the reference potential REF1015 generated by the reference
第1ラッチ部130は、複数の折り返しラッチ130−1〜130−5を有する。
各折り返しラッチ130−1〜130−5は、複数の異なる入力差動電圧信号を差電流に変換して出力する複数の入力トランジスタ対を有し、各差電流信号の正極・負極が交互に合成されるように、トランジスタの第1端子、たとえば(ドレイン端)が接続されている。
そして、各折り返しラッチ回路130−1〜130−5は、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する。
The
Each folding latch 130-1 to 130-5 has a plurality of input transistor pairs that convert a plurality of different input differential voltage signals into differential currents and output them, and the positive and negative electrodes of each differential current signal are alternately synthesized. As shown, the first terminal of the transistor, for example, (drain end) is connected.
The folding latch circuits 130-1 to 130-5 synthesize the transition portions of the input differential voltage signals to generate one folding difference voltage signal.
折り返しラッチ130−1は、プリアンプ120−1の差動出力信号VIP101,VIN101、プリアンプ120−6の差動出力信号VIP106,VIN106、およびプリアンプ120−11の差動出力信号VIP1011、VIN1011を受ける。
折り返しラッチ130−1は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号VON131,VOP131を生成し、多数決回路部140に出力する。
Folding latch 130-1 receives differential output signals VIP101 and VIN101 of preamplifier 120-1, differential output signals VIP106 and VIN106 of preamplifier 120-6, and differential output signals VIP1011 and VIN1011 of preamplifier 120-11.
The folding latch 130-1 combines the transition portions of these input differential voltage signals to generate one folding difference
折り返しラッチ130−2は、プリアンプ120−2の差動出力信号VIP102,VIN102、プリアンプ120−7の差動出力信号VIP107,VIN107、およびプリアンプ120−12の差動出力信号VIP1012、VIN1012を受ける。
折り返しラッチ130−2は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号VON132,VOP132を生成し、多数決回路部140に出力する。
Folding latch 130-2 receives differential output signals VIP102 and VIN102 of preamplifier 120-2, differential output signals VIP107 and VIN107 of preamplifier 120-7, and differential output signals VIP1012 and VIN1012 of preamplifier 120-12.
The folding latch 130-2 combines the transition portions of these input differential voltage signals to generate one folding difference
折り返しラッチ130−3は、プリアンプ120−3の差動出力信号VIP103,VIN103、プリアンプ120−8の差動出力信号VIP108,VIN108、およびプリアンプ120−13の差動出力信号VIP1013、VIN1013を受ける。
折り返しラッチ130−3は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号VON133,VOP133を生成し、多数決回路部140に出力する。
The folding latch 130-3 receives the differential output signals VIP103 and VIN103 of the preamplifier 120-3, the differential output signals VIP108 and VIN108 of the preamplifier 120-8, and the differential output signals VIP1013 and VIN1013 of the preamplifier 120-13.
The folding latch 130-3 combines the transition portions of these input differential voltage signals to generate one folding difference
折り返しラッチ130−4は、プリアンプ120−4の差動出力信号VIP104,VIN104、プリアンプ120−9の差動出力信号VIP109,VIN109、およびプリアンプ120−14の差動出力信号VIP1014、VIN1014を受ける。
折り返しラッチ130−4は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号VON134,VOP134を生成し、多数決回路部140に出力する。
Folding latch 130-4 receives differential output signals VIP104 and VIN104 of preamplifier 120-4, differential output signals VIP109 and VIN109 of preamplifier 120-9, and differential output signals VIP1014 and VIN1014 of preamplifier 120-14.
The folding latch 130-4 combines the transition portions of these input differential voltage signals to generate one folding difference voltage signal VON 134, VOP 134 and outputs it to the majority circuit section 140.
折り返しラッチ130−5は、プリアンプ120−5の差動出力信号VIP105,VIN105、プリアンプ120−10の差動出力信号VIP1010,VIN1010、およびプリアンプ120−15の差動出力信号VIP1015、VIN1015を受ける。
折り返しラッチ130−5は、これらの各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号VON135,VOP135を生成し、多数決回路部140に出力する。
Folding latch 130-5 receives differential output signals VIP105 and VIN105 of preamplifier 120-5, differential output signals VIP1010 and VIN1010 of preamplifier 120-10, and differential output signals VIP1015 and VIN1015 of preamplifier 120-15.
The folding latch 130-5 combines the transition portions of these input differential voltage signals to generate one folding difference voltage signals VON 135 and VOP 135, and outputs them to the majority circuit section 140.
図7は、本実施形態に係る第1ラッチ部の折り返しラッチの構成例を示す回路図である。
折り返しラッチ130−1〜130−5は同様の構成を有しており、図7は、第1ラッチに対応した構成を示している。
FIG. 7 is a circuit diagram illustrating a configuration example of the folding latch of the first latch unit according to the present embodiment.
The folding latches 130-1 to 130-5 have the same configuration, and FIG. 7 shows a configuration corresponding to the first latch.
折り返しラッチ130(−1)は、第1入力回路131、第2入力回路132、第1スイッチ133、第2スイッチ134、第3スイッチ135、第1出力ノードND131、第2出力ノードND132、および接続ノードND133を有する。
The folding latch 130 (-1) includes a
第1入力回路131は、NMOSトランジスタNT131,NT132,NT133、およびノードND134,ND135を有している。
The
NMOSトランジスタNT131,NT132,NT133のドレイン(第1端子)がノードND134に共通に接続され、これらのソース(第2端子)がノードND135に共通に接続されている。
ノードND134が出力ノードND131に接続され、ノードND135が接続ノードND133に接続されている。
NMOSトランジスタNT131のゲート(制御端子)にプリアンプ120−1による正極側(一方)の差動出力信号VIP101が供給される。
NMOSトランジスタNT132のゲートにプリアンプ120−6による負極側(他方)の差動出力信号VIN106が供給される。
NMOSトランジスタNT133のゲートにプリアンプ120−11による正極側(一方)の差動出力信号VIP1011が供給される。
The drains (first terminals) of the NMOS transistors NT131, NT132, NT133 are commonly connected to the node ND134, and their sources (second terminals) are commonly connected to the node ND135.
The node ND134 is connected to the output node ND131, and the node ND135 is connected to the connection node ND133.
The positive output (one) differential output signal VIP101 from the preamplifier 120-1 is supplied to the gate (control terminal) of the NMOS transistor NT131.
The negative output (VIN) differential output signal VIN106 from the preamplifier 120-6 is supplied to the gate of the NMOS transistor NT132.
The positive output (one) differential output signal VIP1011 from the preamplifier 120-11 is supplied to the gate of the NMOS transistor NT133.
第2入力回路132は、NMOSトランジスタNT134,NT135,NT136、およびノードND136,ND137を有している。
The
NMOSトランジスタNT134,NT135,NT136のドレイン(第1端子)がノードND136に共通に接続され、これらのソース(第2端子)がノードND137に共通に接続されている。
ノードND136が出力ノードND132に接続され、ノードND137が接続ノードND133に接続されている。
NMOSトランジスタNT134のゲート(制御端子)にプリアンプ120−1による負極側(他方)の差動出力信号VIN101が供給される。
NMOSトランジスタNT135のゲートにプリアンプ120−6による正極側(一方)の差動出力信号VIP106が供給される。
NMOSトランジスタNT136のゲートにプリアンプ120−11による負極側(他方)の差動出力信号VIN1011が供給される。
The drains (first terminals) of the NMOS transistors NT134, NT135, NT136 are commonly connected to the node ND136, and their sources (second terminals) are commonly connected to the node ND137.
The node ND136 is connected to the output node ND132, and the node ND137 is connected to the connection node ND133.
A negative output (the other) differential output signal VIN101 from the preamplifier 120-1 is supplied to the gate (control terminal) of the NMOS transistor NT134.
The positive output (one) differential output signal VIP106 from the preamplifier 120-6 is supplied to the gate of the NMOS transistor NT135.
The differential output signal VIN1011 on the negative side (the other side) from the preamplifier 120-11 is supplied to the gate of the NMOS transistor NT136.
第1スイッチ133は、基準電位VSSとノードND133との間に接続され、クロックVCKのレベルに応じてオン、オフされる。
本実施形態では、第1スイッチ133は、電流源素子としてのNMOSトランジスタNT137により形成されている。
NMOSトランジスタNT137のドレインが接続ノードND133を通して、第1入力回路131のノードND135、および第2入力回路132のノードND137に接続されている。
NMOSトランジスタNT137のソースは基準電位VSSに接続されている。
そして、NMOSトランジスタNT137のゲートがクロックVCKの供給ラインに接続されている。
この第1スイッチ133を形成するNMOSトランジスタ137は、クロックVCKがハイレベルのときに、第1入力回路131および第2入力回路132の電流源として機能する。
The
In the present embodiment, the
The drain of the NMOS transistor NT137 is connected to the node ND135 of the
The source of the NMOS transistor NT137 is connected to the reference potential VSS.
The gate of the NMOS transistor NT137 is connected to the supply line of the clock VCK.
The NMOS transistor 137 forming the
第2スイッチ134は、電源電位VDDと第1出力ノードND131との間に接続され、クロックVCKのレベルに応じてオン、オフされる。
本実施形態では、第2スイッチ134は、PMOSトランジスタPT131により形成されている。
PMOSトランジスタPT131のソースが電源電位VDDに接続され、ドレインが第1出力ノードND131に接続されている。
PMOSトランジスタPT131のゲートがクロックVCKの供給ラインに接続されている。
この第2スイッチ134を形成するPMOSトランジスタ131は、クロックVCKがハイレベルのときに、第1入力回路131のプリチャージ回路として機能する。
The second switch 134 is connected between the power supply potential VDD and the first output node ND131, and is turned on / off according to the level of the clock VCK.
In the present embodiment, the second switch 134 is formed by a PMOS transistor PT131.
The source of the PMOS transistor PT131 is connected to the power supply potential VDD, and the drain is connected to the first output node ND131.
The gate of the PMOS transistor PT131 is connected to the supply line of the clock VCK.
The
第3スイッチ135は、電源電位VDDと第2出力ノードND132との間に接続され、クロックVCKのレベルに応じてオン、オフされる。
本実施形態では、第3スイッチ135は、PMOSトランジスタPT132により形成されている。
PMOSトランジスタPT132のソースが電源電位VDDに接続され、ドレインが第2出力ノードND132に接続されている。
PMOSトランジスタPT132のゲートがクロックVCKの供給ラインに接続されている。
この第3スイッチ135を形成するPMOSトランジスタ132は、クロックVCKがハイレベルのときに、第2入力回路132のプリチャージ回路として機能する。
The third switch 135 is connected between the power supply potential VDD and the second output node ND132, and is turned on / off according to the level of the clock VCK.
In the present embodiment, the third switch 135 is formed by a PMOS transistor PT132.
The source of the PMOS transistor PT132 is connected to the power supply potential VDD, and the drain is connected to the second output node ND132.
The gate of the PMOS transistor PT132 is connected to the supply line of the clock VCK.
The
本実施形態において、第1スイッチ133と、第2スイッチ134および第3スイッチ135はクロックVCKのレベルに応じて相補的にオン、オフされる。
クロックVCKは、たとえばインバータINV1,INV2を介して各ラッチ130−1〜130−5に供給される。
このような構成を有するラッチ130の動作については、後で詳述する。
In the present embodiment, the
The clock VCK is supplied to each of the latches 130-1 to 130-5 via, for example, inverters INV1 and INV2.
The operation of the
多数決回路部140は、バブルエラー対策のために、第1ラッチ部130の各ラッチ130−1〜130−5に対応して設けられた複数の多数決回路140−1〜140−5を有する。
The majority circuit unit 140 includes a plurality of majority circuits 140-1 to 140-5 provided corresponding to the respective latches 130-1 to 130-5 of the
多数決回路140−1は、前段のラッチ130−1の出力信号、ラッチ130−2の出力信号、およびラッチ130−5の出力信号がインバータINV3で反転された信号に基づいて多数決処理を行い、その結果を第2ラッチ部150に出力する。
なお具体的には、多数決回路140−1は、ラッチ130−1から折り返し差電圧信号VON131,VOP131が供給され、ラッチ130−2から折り返し差電圧信号VON132,VOP132が供給される。
そして、多数決回路140−1は、ラッチ130−5による折り返し差電圧信号VON135,VOP135がインバータINV3で反転された信号が供給される。
The majority circuit 140-1 performs majority processing based on a signal obtained by inverting the output signal of the preceding latch 130-1, the output signal of the latch 130-2, and the output signal of the latch 130-5 by the inverter INV3. The result is output to the
Specifically, the majority decision circuit 140-1 is supplied with the folding difference voltage signals VON131 and VOP131 from the latch 130-1, and is supplied with the folding difference voltage signals VON132 and VOP132 from the latch 130-2.
The majority circuit 140-1 is supplied with a signal obtained by inverting the folding difference voltage signals VON135 and VOP135 by the latch 130-5 by the inverter INV3.
多数決回路140−2は、前段のラッチ130−1の出力信号、ラッチ130−2の出力信号、およびラッチ130−3の出力信号に基づいて多数決処理を行い、その結果を第2ラッチ部150に出力する。
なお具体的には、多数決回路140−2は、ラッチ130−1から折り返し差電圧信号VON131,VOP131が供給され、ラッチ130−2から折り返し差電圧信号VON132,VOP132が供給される。
さらに、多数決回路140−2は、ラッチ130−3による折り返し差電圧信号VON133,VOP133が供給される。
The majority circuit 140-2 performs majority processing based on the output signal of the latch 130-1 in the previous stage, the output signal of the latch 130-2, and the output signal of the latch 130-3, and the result is sent to the
More specifically, the majority circuit 140-2 is supplied with the folding difference voltage signals VON131 and VOP131 from the latch 130-1, and is supplied with the folding difference voltage signals VON132 and VOP132 from the latch 130-2.
Further, the majority circuit 140-2 is supplied with the folding difference voltage signals VON133 and VOP133 by the latch 130-3.
多数決回路140−3は、前段のラッチ130−2の出力信号、ラッチ130−3の出力信号、およびラッチ130−4の出力信号に基づいて多数決処理を行い、その結果を第2ラッチ部150に出力する。
なお具体的には、多数決回路140−3は、ラッチ130−2から折り返し差電圧信号VON132,VOP132が供給され、ラッチ130−3から折り返し差電圧信号VON133,VOP133が供給される。
さらに、多数決回路140−3は、ラッチ130−4による折り返し差電圧信号VON134,VOP134が供給される。
The majority circuit 140-3 performs majority processing based on the output signal of the previous latch 130-2, the output signal of the latch 130-3, and the output signal of the latch 130-4, and the result is sent to the
Specifically, the majority circuit 140-3 is supplied with the folding difference voltage signals VON132 and VOP132 from the latch 130-2, and is supplied with the folding difference voltage signals VON133 and VOP133 from the latch 130-3.
Further, the majority circuit 140-3 is supplied with the folding difference voltage signals VON134 and VOP134 from the latch 130-4.
多数決回路140−4は、前段のラッチ130−3の出力信号、ラッチ130−4の出力信号、およびラッチ130−5の出力信号に基づいて多数決処理を行い、その結果を第2ラッチ部150に出力する。
なお具体的には、多数決回路140−4は、ラッチ130−4から折り返し差電圧信号VON134,VOP134が供給され、ラッチ130−4から折り返し差電圧信号VON134,VOP134が供給される。
さらに、多数決回路140−4は、ラッチ130−5による折り返し差電圧信号VON135,VOP135が供給される。
The majority circuit 140-4 performs majority processing based on the output signal of the latch 130-3 in the previous stage, the output signal of the latch 130-4, and the output signal of the latch 130-5, and the result is sent to the
More specifically, the majority circuit 140-4 is supplied with the folding difference voltage signals VON134 and VOP134 from the latch 130-4, and is supplied with the folding difference voltage signals VON134 and VOP134 from the latch 130-4.
Further, the majority circuit 140-4 is supplied with the folding difference voltage signals VON135 and VOP135 from the latch 130-5.
多数決回路140−5は、前段のラッチ130−4の出力信号、ラッチ130−5の出力信号、およびラッチ130−1の出力信号がインバータINV4で反転された信号に基づいて多数決処理を行い、その結果を第2ラッチ部150に出力する。
なお具体的には、多数決回路140−5は、ラッチ130−4から折り返し差電圧信号VON134,VOP134が供給され、ラッチ130−5から折り返し差電圧信号VON135,VOP135が供給される。
そして、多数決回路140−5は、ラッチ130−1による折り返し差電圧信号VON131,VOP131がインバータINV4で反転された信号が供給される。
The majority circuit 140-5 performs majority processing based on the output signal of the previous latch 130-4, the output signal of the latch 130-5, and the signal obtained by inverting the output signal of the latch 130-1 by the inverter INV4. The result is output to the
More specifically, the majority circuit 140-5 is supplied with the folding difference voltage signals VON134 and VOP134 from the latch 130-4, and is supplied with the folding difference voltage signals VON135 and VOP135 from the latch 130-5.
The majority circuit 140-5 is supplied with a signal obtained by inverting the folded difference voltage signals VON131 and VOP131 by the latch 130-1 by the inverter INV4.
第2ラッチ部150は、前段の多数決回路140−1〜140−5の各出力信号を受けて、各信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅する(変換する)ラッチ150−1〜150−5を有する。
The
ラッチ150−1は、前段の多数決回路140−1の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、D型FF部160に出力する。
The latch 150-1 receives the output signal of the majority circuit 140-1 in the preceding stage, ensures the setup time of the signal, amplifies the signal amplitude to a logic level, and outputs the amplified signal to the D-
ラッチ150−2は、前段の多数決回路140−2の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、D型FF部160に出力する。
The latch 150-2 receives the output signal of the majority circuit 140-2 in the previous stage, secures the setup time of the signal, amplifies the signal amplitude to a logic level, and outputs it to the D-
ラッチ150−3は、前段の多数決回路140−3の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、D型FF部160に出力する。
The latch 150-3 receives the output signal of the majority circuit 140-3 in the previous stage, secures the setup time of the signal, amplifies the signal amplitude to a logic level, and outputs the amplified signal to the D-
ラッチ150−4は、前段の多数決回路140−4の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、D型FF部160に出力する。
The latch 150-4 receives the output signal of the majority circuit 140-4 in the previous stage, secures the setup time of the signal, amplifies the signal amplitude to a logic level, and outputs it to the D-
ラッチ150−5は、前段の多数決回路140−5の出力信号を受けて、その信号のセットアップ時間を確保し、かつ信号振幅をロジックレベルに増幅し、D型FF部160に出力する。
The latch 150-5 receives the output signal of the majority circuit 140-5 in the previous stage, secures the setup time of the signal, amplifies the signal amplitude to a logic level, and outputs it to the D-
図8は、本実施形態に係る第2ラッチ部のラッチの構成例を示す回路図である。
第2ラッチ150−1〜150−5は同様の構成を有しており、図8は、第2ラッチ150−1に対応した構成を示している。
FIG. 8 is a circuit diagram showing a configuration example of the latch of the second latch unit according to the present embodiment.
The second latches 150-1 to 150-5 have the same configuration, and FIG. 8 shows a configuration corresponding to the second latch 150-1.
ラッチ150(−1)は、インバータ151,152、スイッチ153、およびノードND151を有する。
ラッチ150は、インバータ151とインバータ152の入出力同士を交差結合して構成されている。
The latch 150 (-1) includes
The
インバータ151は、PMOSトランジスタPT151、NMOSトランジスタNT151,NT152、およびノードND152,ND153を有する。
インバータ151において、PMOSトランジスタPT151のソースがノードND151に接続され、ドレインがNMOSトランジスタNT151,NT152のドレインに接続され、これらの接続点によりインバータ151の出力ノードND153が形成されている。
PMOSトランジスタPT151のゲートとNMOSトランジスタNT151のゲートが接続され、その接続点によりインバータ151の入力ノードND152が形成されている。
NMOSトランジスタNT151およびNT152のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタNT152のゲートが正極側の差電圧信号VIPが供給される。
In the
The gate of the PMOS transistor PT151 and the gate of the NMOS transistor NT151 are connected, and an input node ND152 of the
The sources of the NMOS transistors NT151 and NT152 are connected to the reference potential VSS.
The gate of the NMOS transistor NT152 is supplied with the differential voltage signal VIP having a positive side.
インバータ152は、PMOSトランジスタPT152、NMOSトランジスタNT153,NT154、およびノードND154,ND155を有する。
インバータ152において、PMOSトランジスタPT152のソースがノードND151に接続され、ドレインがNMOSトランジスタNT153,NT154のドレインに接続され、これらの接続点によりインバータ152の出力ノードND155が形成されている。
PMOSトランジスタPT152のゲートとNMOSトランジスタNT153のゲートが接続され、その接続点によりインバータ152の出力ノードND153が形成されている。
NMOSトランジスタNT153およびNT154のソースが基準電位VSSに接続されている。
そして、NMOSトランジスタNT154のゲートが負極側の差電圧信号VIPが供給される。
In the
The gate of the PMOS transistor PT152 and the gate of the NMOS transistor NT153 are connected, and an output node ND153 of the
The sources of the NMOS transistors NT153 and NT154 are connected to the reference potential VSS.
Then, the differential voltage signal VIP having the negative electrode side supplied to the gate of the NMOS transistor NT154 is supplied.
インバータ151の入力ノードND152とインバータ153の出力ノードND155とが接続され、インバータ152の入力ノードND154とインバータ151の出力ノードND155とが接続されている。
The input node ND152 of the
スイッチ153は、ノードND151と電源電位VDDとの間に接続され、クロックVCKの反転クロックXCLKによりオン、オフされる。
本実施形態では、スイッチ153はPMOSトランジスタPT153により構成されている。
PMOSトランジスタPT153のソースが電源電位VDDに接続され、ドレイン名GノードND151に接続され、ゲートが反転クロックXVCKの供給ラインに接続されている。
この反転クロックXVCKはクロックVCKをインバータINV1でレベル反転されて供給される。
The
In this embodiment, the
The source of the PMOS transistor PT153 is connected to the power supply potential VDD, the drain name is connected to the G node ND151, and the gate is connected to the supply line of the inverted clock XVCK.
The inverted clock XVCK is supplied by inverting the level of the clock VCK by the inverter INV1.
このような構成を有するラッチ150−1において、反転クロックXVCKがローレベルで供給されると、PMOSトランジスタPT153がオンする。
この状態で、たとえば信号VIPがハイレベルで、信号VINがローレベルで供給されると、インバータ151のNMOSトランジスタNT152がオン状態となり、インバータ152のNMOSトランジスタNT154がオフ状態となる。
その結果、インバータ151の出力ノードND153が基準電位VSSレベル、たとえば接地電位GNDとなるようにノード電位が放電される。
これにより、インバータ152の入力ノードND154が接地電位(ローレベル)となり、PMOSトランジスタPT152がオンし、NMOSトランジスタNT153はオフ状態に保持される。
その結果、差電圧信号VOPがハイレベルで出力される。一方、差電圧信号VONがローレベルで出力される。
なお、出力ノードND155がハイレベルになったことに伴い、インバータ151のPMOSトランジスタPT151がオフ状態に保持され、NMOSトランジスタNT151がオン状態に保持される。その結果、ノードND153はローレベルに安定して保持される。
In the latch 150-1 having such a configuration, when the inverted clock XVCK is supplied at a low level, the PMOS transistor PT153 is turned on.
In this state, for example, when the signal VIP is supplied at a high level and the signal VIN is supplied at a low level, the NMOS transistor NT152 of the
As a result, the node potential is discharged so that output node ND153 of
As a result, the input node ND154 of the
As a result, the differential voltage signal VOP is output at a high level. On the other hand, the differential voltage signal VON is output at a low level.
As the output node ND155 becomes high level, the PMOS transistor PT151 of the
同様に、反転クロックXVCKがローレベルで供給されると、PMOSトランジスタPT153がオンする。
この状態で、たとえば信号VIPがローレベルで、信号VINがハイレベルで供給されると、インバータ151のNMOSトランジスタNT152がオフ状態となり、インバータ152のNMOSトランジスタNT154がオン状態となる。
その結果、インバータ152の出力ノードND155が基準電位VSSレベル、たとえば接地電位GNDとなるようにノード電位が放電される。
これにより、インバータ151の入力ノードND152が接地電位(ローレベル)となり、PMOSトランジスタPT151がオンし、NMOSトランジスタNT151はオフ状態に保持される。
その結果、差電圧信号VONがハイレベルで出力される。一方、差電圧信号VOPがローレベルで出力される。
なお、出力ノードND153がハイレベルになったことに伴い、インバータ152のPMOSトランジスタPT152がオフ状態に保持され、NMOSトランジスタNT153がオン状態に保持される。その結果、ノードND155はローレベルに安定して保持される。
Similarly, when the inverted clock XVCK is supplied at a low level, the PMOS transistor PT153 is turned on.
In this state, for example, when the signal VIP is supplied at a low level and the signal VIN is supplied at a high level, the NMOS transistor NT152 of the
As a result, the node potential is discharged such that output node ND155 of
As a result, the input node ND152 of the
As a result, the differential voltage signal VON is output at a high level. On the other hand, the differential voltage signal VOP is output at a low level.
As the output node ND153 becomes high level, the PMOS transistor PT152 of the
D型FF部160は、ラッチ150−1〜150−5の出力を一旦保持してエンコーダ170に出力する。
D型FF部160は、排他的論理和ゲート(EXOR)160−1〜160−5を有する。
The D-
The D-
EXOR160−1は、ラッチ150−1の出力とラッチ150−2の出力の排他的論理和をとり、その結果をエンコーダ170に出力する。
The EXOR 160-1 takes the exclusive OR of the output of the latch 150-1 and the output of the latch 150-2 and outputs the result to the
EXOR160−2は、ラッチ150−2の出力とラッチ150−3の出力の排他的論理和をとり、その結果をエンコーダ170に出力する。
The EXOR 160-2 takes an exclusive OR of the output of the latch 150-2 and the output of the latch 150-3, and outputs the result to the
EXOR160−3は、ラッチ150−3の出力とラッチ150−4の出力の排他的論理和をとり、その結果をエンコーダ170に出力する。
The EXOR 160-3 takes an exclusive OR of the output of the latch 150-3 and the output of the latch 150-4, and outputs the result to the
EXOR160−4は、ラッチ150−4の出力とラッチ150−5の出力の排他的論理和をとり、その結果をエンコーダ170に出力する。
The EXOR 160-4 takes an exclusive OR of the output of the latch 150-4 and the output of the latch 150-5, and outputs the result to the
EXOR160−5は、ラッチ150−5の出力とラッチ150−1の出力をインバータINV5でレベル反転された信号との排他的論理和をとり、その結果をエンコーダ170に出力する。
The EXOR 160-5 takes an exclusive OR of the output of the latch 150-5 and the signal obtained by inverting the output of the latch 150-1 by the inverter INV5, and outputs the result to the
エンコーダ170は、EXOR160−1〜160−5の出力をエンコードし、下位ビットのデジタルコードを出力する。
The
上記ビット変換器180は、基準電位生成部110を通して複数ビットのデータを受けて上位2ビットデジタルコードに変換して出力する。
The
以上、本実施形態に係るA/D変換器100の構成および機能について説明した。
次に、本実施形態に係るA/D変換器100の特徴的な部分である第2ラッチ部150の折り返しラッチ150−1〜150−5の動作について考察する。
なお、図9に図7の折り返しラッチの入出力波形を示す。
The configuration and function of the A / D converter 100 according to the present embodiment has been described above.
Next, the operation of the folding latches 150-1 to 150-5 of the
FIG. 9 shows input / output waveforms of the folding latch of FIG.
クロックVCKがローレベルのとき、NMOSトランジスタNT137はオフ、PMOSトランジスタPT131、PT132はオンとなり、出力ノードND131,ND132が電源電圧VDDに充電され、プリチャージ(Precharge)される。
クロックVCKがハイレベルのとき、NMOSトランジスタNT137はオンし、PMOSトランジスタPT131,PT132はオフとなり、入力信号電圧の差動分の正・負を判別して、正なら正の差電圧を、負なら負の差電圧を出力する。この動作がラッチ動作となる。
When the clock VCK is at a low level, the NMOS transistor NT137 is turned off, the PMOS transistors PT131 and PT132 are turned on, and the output nodes ND131 and ND132 are charged to the power supply voltage VDD and precharged.
When the clock VCK is at a high level, the NMOS transistor NT137 is turned on, the PMOS transistors PT131 and PT132 are turned off, and the positive / negative of the differential amount of the input signal voltage is discriminated. Output negative differential voltage. This operation is a latch operation.
一つの入力トランジスタ(たとえばトランジスタNT131)の入力信号電圧をVIPとすると、ラッチ動作時には入力トランジスタのドレイン端は電源電圧VDDに充電されており飽和領域で動作する。
したがって、入力トランジスタは下記で表されるトランスコンダクタンス(gm)と入力信号電圧VIPとで求まる電流値(IDS)を流す(参考文献.培風館 システムLSIのためのアナログ集積回路設計技術 上)。
If the input signal voltage of one input transistor (for example, transistor NT131) is VIP, the drain terminal of the input transistor is charged to the power supply voltage VDD during the latch operation and operates in the saturation region.
Therefore, the input transistor passes a current value (IDS) obtained by the transconductance (gm) expressed below and the input signal voltage VIP (reference: on analog integrated circuit design technology for Baifukan system LSI).
[数1]
gm=μ・Cox・W/L・(VGS−VT)・・・(式.1)
IDS=gm・VIP・・・(式.2)
[Equation 1]
gm = μ · Cox · W / L · (VGS−VT) (Formula 1)
IDS = gm · VIP (Formula 2)
ここで、μは電子移動度を、Coxは単位面積当たりのゲート酸化膜容量を、Wはゲート幅を、Lはゲート長を、VGSはゲート−ソース間電圧を、VTは閾値電圧をそれぞれ示している。 Here, μ represents electron mobility, Cox represents gate oxide film capacitance per unit area, W represents gate width, L represents gate length, VGS represents gate-source voltage, and VT represents threshold voltage. ing.
折り返しラッチ130−1(〜−5)においては、第1入力回路131の入力トランジスタNT131,NT132,NT133と、第2入力回路132の入力トランジスタNT134,NT135,NT136により入力トランジスタ対が形成される。
具体的には、入力トランジスタNT131と入力トランジスタNT134、入力トランジスタNT132と入力トランジスタNT135、および入力トランジスタNT133と入力トランジスタNT136により3つの入力トランジスタ対が形成される。
In the folding latch 130-1 (to -5), the input transistors NT131, NT132, NT133 of the
Specifically, three input transistor pairs are formed by the input transistor NT131 and the input transistor NT134, the input transistor NT132 and the input transistor NT135, and the input transistor NT133 and the input transistor NT136.
ラッチ動作時には、この3つの入力トランジスタ対が前段の基準電位比較演算器であるプリアンプの電圧出力を受け、それぞれが電流I1〜3、I1’〜3’を流す。
よって出力ノードND131,ND132に発生する出力電圧VOP,VONは以下のように表される。
During the latch operation, these three input transistor pairs receive the voltage output of the preamplifier which is the reference potential comparison calculator in the previous stage, and flow currents I1 to I1 and I1 ′ to 3 ′, respectively.
Therefore, the output voltages VOP and VON generated at the output nodes ND131 and ND132 are expressed as follows.
[数2]
VON=VDD−(I1+I2+I3)・dt/C・・・(式.3)
VOP=VDD−(I1’+I2’+I3’)・dt/C・・・(式.4)
[Equation 2]
VON = VDD− (I1 + I2 + I3) · dt / C (formula 3)
VOP = VDD− (I1 ′ + I2 ′ + I3 ′) · dt / C (formula 4)
ここで、VDDは電源電圧を、Cは出力ノードの負荷容量を、dtはクロックVCKがハイレベルとなってからの遷移時間をそれぞれ示している。
この(式.3)と(式.4)に(式.2)を代入し、その差分を求めると次のようになる。
Here, VDD indicates the power supply voltage, C indicates the load capacity of the output node, and dt indicates the transition time after the clock VCK becomes high level.
Substituting (Equation.2) into (Equation.3) and (Equation.4), and obtaining the difference, it is as follows.
[数3]
VOP−VON=gm・(ΔI1+ΔI2+ΔI3)・dt/C・・・(式.5)
[Equation 3]
VOP−VON = gm · (ΔI1 + ΔI2 + ΔI3) · dt / C (formula 5)
ただし、各入力トランジスタは同一サイズとし、ΔI1=I1―I1’、ΔI2=I2―I2’、ΔI3=I3―I3’である。 However, the input transistors have the same size, and ΔI1 = I1−I1 ′, ΔI2 = I2−I2 ′, and ΔI3 = I3−I3 ′.
ここで、フォールディング方式の実施例(たとえば特許文献3:特許第3836144号)と同様に、折り返し信号の遷移部が主として一つのプリアンプ出力信号の遷移部のみから得られるように、ラッチの入力信号を生成したとする。
このとき、折り返しラッチ130−1において、図9に示すように、遷移部201がたとえばVIP101、VIN102に生じているとすると下記が成立する。
Here, in the same manner as in the folding method embodiment (for example, Patent Document 3: Japanese Patent No. 3836144), the input signal of the latch is set so that the transition part of the folding signal is obtained mainly from only the transition part of one preamplifier output signal. Suppose that it was generated.
At this time, in the folding latch 130-1, as shown in FIG. 9, if the
[数4]
VIP106=VIP1011・・・(式.6)
VIN106=VIN1011・・・(式.7)
[Equation 4]
VIP106 = VIP1011 (formula 6)
VIN106 = VIN1011 (Expression 7)
また、入力信号は、入力トランジスタNT131に正極の入力信号(VIP101)、入力トランジスタNT132に負極の入力信号(VIN106)、入力トランジスタNT133に正極の入力信号VIP1011と正負交互に接続されて、入力トランジスタのドレイン側が接続されている。
したがって、次式が成立する。
In addition, the input signal is connected to the input transistor NT131 positively (VIP101), the input transistor NT132 is negatively input (VIN106), and the input transistor NT133 is alternately connected positively and negatively to the positive input signal VIP1011. The drain side is connected.
Therefore, the following equation is established.
[数5]
I2’=I3・・・(式.8)
I2=I3’・・・(式.9)
[Equation 5]
I2 ′ = I3 (Formula 8)
I2 = I3 ′ (Formula 9)
この2式を(式.5)に代入すると、次のようになる。 Substituting these two equations into (Equation .5) gives the following.
[数6]
VOP―VON=gm・ΔI1・dt/C・・・(式.10)
[Equation 6]
VOP−VON = gm · ΔI1 · dt / C (formula 10)
同様に、図9に示すように、プリアンプの出力の遷移部202,203がVIP106、VIN106のときと、VIP1011、VIN1011のときは、次のようになる。
Similarly, as shown in FIG. 9, when the preamplifier
[数7]
VOP―VON=−gm・ΔI2・dt/C・・・(式.11)
VOP―VON=gm・ΔI3・dt/C・・・(式.12)
[Equation 7]
VOP−VON = −gm ·
VOP−VON = gm · ΔI3 · dt / C (Formula 12)
このように、一つのプリアンプ出力の遷移のみがラッチの出力に表れる。
ここで、遷移部がVIP106、VIN106のときは、入力差動電圧が正負反転して接続されているので(式.11)のように符号が反転する。
以上の式より、図9に示すような折り返し信号VOP、VONを出力する。
この信号を、たとえば図8で示したような構成のラッチ150−1〜15−5を後段に用いて、信号振幅をロジックレベルに増幅する。
In this way, only a transition of one preamplifier output appears in the output of the latch.
Here, when the transition unit is VIP106 or VIN106, the input differential voltage is connected with the polarity being inverted, so that the sign is inverted as in (Equation .11).
From the above equations, the folding signals VOP and VON as shown in FIG. 9 are output.
For example, latches 150-1 to 15-5 configured as shown in FIG. 8 are used in the subsequent stage to amplify the signal amplitude to a logic level.
また、この折り返しラッチの入力トランジスタが5つであれば5回折り返し、7つであれば7回折り返しとなる。
このように、折り返しアンプを用いずに、ラッチ動作によって折り返し波形を生成することができる。
また、この回路は負荷抵抗を有さないため折り返しAMPと比較すると非常に高速な動作となる。
本実施形態により、面積・電力を増大させずに、折り返し信号を生成することが可能となる。
Further, if there are five input transistors of the folding latch, it will be folded back 5 times, and if it is 7, it will be folded back 7 times.
Thus, the folded waveform can be generated by the latch operation without using the folded amplifier.
Further, since this circuit does not have a load resistance, it operates at a very high speed as compared with the folded AMP.
According to the present embodiment, it is possible to generate a folding signal without increasing the area and power.
以上のように、本実施形態に係るA/D変換器100においては、プリアンプ120−1〜120−15の後段に、折り返しラッチ130−1〜130−5が配置されている。
また、A/D変換器100においては、バブルエラー対策のために、折り返しラッチ後段には多数決回路140−1〜140−5を有し、高速動作を実現するためにさらにラッチ150−1〜150−5を設けてセットアップ時間を確保している。
As described above, in the A / D converter 100 according to this embodiment, the folding latches 130-1 to 130-5 are arranged at the subsequent stage of the preamplifiers 120-1 to 120-15.
Further, the A / D converter 100 includes majority circuits 140-1 to 140-5 at the subsequent stage of the folding latch to prevent bubble errors, and further latches 150-1 to 150 to realize high-speed operation. -5 is provided to ensure setup time.
図10は、図6のA/D変換器の比較例として示す、フラッシュ方式4ビットA/D変換器の構成例を示す図である。
このフラッシュ方式4ビットA/D変換器100Aにおいては、第1ラッチ部、多数決回路、第2ラッチ部、D型FFがプリアンプの数と同等の各素子を必要としている。
これに対して、本実施形態において、上述したように、プリアンプ120−1〜120−15の後段に、折り返しラッチ130−1〜130−5が配置されている。その結果、折り返しラッチにて信号を折り返し、一般的なフォールディング方式のA/D変換器と同様に、折り返した後の回路数を削減できる。
さらに、折り返しアンプを用いていないため、面積・電力を増大させずに高速・高分解能なA/D変換器を実現できる。
このように、本実施形態では、折り返しラッチを用いて信号を折り返すことにより、後段回路の面積・電力を削減し、高精度・高速動作のA/D変換器を実現することができる。
FIG. 10 is a diagram showing a configuration example of a flash type 4-bit A / D converter shown as a comparative example of the A / D converter of FIG.
In the flash type 4-bit A /
On the other hand, in the present embodiment, as described above, the folding latches 130-1 to 130-5 are arranged at the subsequent stage of the preamplifiers 120-1 to 120-15. As a result, the signal is folded by the folding latch, and the number of circuits after the folding can be reduced in the same manner as a general folding A / D converter.
Furthermore, since no folding amplifier is used, a high-speed and high-resolution A / D converter can be realized without increasing the area and power.
As described above, in the present embodiment, by folding the signal using the folding latch, the area / power of the subsequent circuit can be reduced, and an A / D converter with high accuracy and high speed operation can be realized.
100・・・A/D変換器、110・・・基準電位生成部、120・・・プリアンプ部、130・・・第1ラッチ回路部、140・・・多数決回路部、150・・・第2ラッチ部、160・・・D型フリップフロップ部群、170・・・エンコーダ、180・・・上位ビット変換器。 DESCRIPTION OF SYMBOLS 100 ... A / D converter, 110 ... Reference potential generation part, 120 ... Preamplifier part, 130 ... First latch circuit part, 140 ... Majority circuit part, 150 ... Second Latch unit, 160... D-type flip-flop unit group, 170... Encoder, 180.
Claims (7)
各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第1端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む
ラッチ回路。 It has a plurality of input transistor pairs that convert a plurality of different input differential voltage signals into differential currents and output them,
The first terminals of the transistors are connected so that the positive and negative electrodes of the difference current signals are alternately combined, and the transition portions of the input differential voltage signals are combined to generate one folded difference voltage signal. Latch circuit including circuit.
上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第2入力回路と、
上記接続ノードと、
電源に接続される第1出力ノードと、
電源に接続される第2出力ノードと、
接続ノードと基準電位との間に接続された電流源素子と、を含み、
上記第1入力回路は、
上記一方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第1出力ノードに接続され、
上記一方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、
上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、
上記第2入力回路は、
上記他方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第2出力ノードに接続され、
上記他方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、
上記他方側の複数の入力トランジスタの制御端子には上記第1入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される
請求項1記載のラッチ回路。 A first input circuit having a plurality of input transistors on one side of the plurality of input transistor pairs;
A second input circuit having a plurality of input transistors on the other side of the plurality of input transistor pairs;
The above connection node;
A first output node connected to a power source;
A second output node connected to the power supply;
A current source element connected between the connection node and the reference potential,
The first input circuit includes:
The first terminals of the plurality of input transistors on the one side are connected in common, and the connection point is connected to the first output node,
The second terminals of the plurality of input transistors on one side are connected in common, and the connection point is connected to the connection node;
Positive and negative signals among a plurality of different input differential voltage signals are alternately supplied to the control terminals of the plurality of input transistors on the one side,
The second input circuit is
The first terminals of the plurality of input transistors on the other side are connected in common, and the connection point is connected to the second output node,
The second terminals of the plurality of input transistors on the other side are connected in common, the connection point is connected to the connection node,
2. The negative and positive signals paired with a plurality of different input differential voltage signals supplied to the first input circuit are alternately supplied to the control terminals of the plurality of input transistors on the other side. Latch circuit.
上記第1出力ノードと電源との間に接続された第2スイッチと、
上記第2出力ノードと電源との間に接続された第3スイッチと、を含み、
上記第1スイッチと、上記第2スイッチおよび第3スイッチは、相補的にオンオフされる
請求項2記載のラッチ回路。 A first switch forming the current source element;
A second switch connected between the first output node and a power source;
A third switch connected between the second output node and a power source,
The latch circuit according to claim 2, wherein the first switch, the second switch, and the third switch are complementarily turned on and off.
上記複数の基準電位比較演算器から出力される複数の異なる差動電圧信号のうち、所定の複数の異なる差動電圧を受けて、差電流に変換して出力する複数のラッチ回路と、を有し、
上記各ラッチ回路は、
上記複数の異なる入力差動電圧信号を出力する差電流に変換して出力する複数の入力トランジスタ対を有し、
各差電流信号の正極、負極が交互に合成されるように、上記各トランジスタの第1端子が接続され、各入力差動電圧信号の遷移部を合成して一つの折り返し差電圧信号を生成する回路を含む
A/D変換器。 A plurality of reference potential comparators that compare the input analog signal and different reference voltages and output different differential voltage signals;
A plurality of latch circuits that receive a plurality of different differential voltages out of a plurality of different differential voltage signals output from the plurality of reference potential comparison arithmetic units, convert the differential currents into differential currents, and output the differential currents. And
Each of the latch circuits is
A plurality of input transistor pairs that convert and output the differential currents that output the plurality of different input differential voltage signals;
The first terminals of the transistors are connected so that the positive and negative electrodes of the difference current signals are alternately combined, and the transition portions of the input differential voltage signals are combined to generate one folded difference voltage signal. A / D converter including a circuit.
上記複数の入力トランジスタ対の一方側の複数の入力トランジスタを有する第1入力回路と、
上記複数の入力トランジスタ対の他方側の複数の入力トランジスタを有する第2入力回路と、
上記接続ノードと、
電源に接続される第1出力ノードと、
電源に接続される第2出力ノードと、
接続ノードと基準電位との間に接続された電流源素子と、を含み、
上記第1入力回路は、
上記一方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第1出力ノードに接続され、
上記一方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、
上記一方側の複数の入力トランジスタの制御端子には複数の異なる入力差動電圧信号のうち正極、負極の信号が交互に供給され、
上記第2入力回路は、
上記他方側の複数の入力トランジスタの第1端子が共通に接続され、当該接続点が上記第2出力ノードに接続され、
上記他方側の複数の入力トランジスタの第2端子が共通に接続され、当該接続点が上記接続ノードに接続され、
上記他方側の複数の入力トランジスタの制御端子には上記第1入力回路に供給される複数の異なる入力差動電圧信号と対をなす負極、正極の信号が交互に供給される
請求項4記載のA/D変換器。 The latch circuit is
A first input circuit having a plurality of input transistors on one side of the plurality of input transistor pairs;
A second input circuit having a plurality of input transistors on the other side of the plurality of input transistor pairs;
The above connection node;
A first output node connected to a power source;
A second output node connected to the power supply;
A current source element connected between the connection node and the reference potential,
The first input circuit includes:
The first terminals of the plurality of input transistors on the one side are connected in common, and the connection point is connected to the first output node,
The second terminals of the plurality of input transistors on one side are connected in common, and the connection point is connected to the connection node;
Positive and negative signals among a plurality of different input differential voltage signals are alternately supplied to the control terminals of the plurality of input transistors on the one side,
The second input circuit is
The first terminals of the plurality of input transistors on the other side are connected in common, and the connection point is connected to the second output node,
The second terminals of the plurality of input transistors on the other side are connected in common, the connection point is connected to the connection node,
5. The negative and positive signals paired with a plurality of different input differential voltage signals supplied to the first input circuit are alternately supplied to the control terminals of the plurality of input transistors on the other side. A / D converter.
上記電流源素子を形成する第1スイッチと、
上記第1出力ノードと電源との間に接続された第2スイッチと、
上記第2出力ノードと電源との間に接続された第3スイッチと、を含み、
上記第1スイッチと、上記第2スイッチおよび第3スイッチは、相補的にオンオフされる
請求項5記載のA/D変換器。 The latch circuit is
A first switch forming the current source element;
A second switch connected between the first output node and a power source;
A third switch connected between the second output node and a power source,
The A / D converter according to claim 5, wherein the first switch, the second switch, and the third switch are complementarily turned on and off.
請求項4から6のいずれか一に記載のA/D変換器。 The A / D converter according to any one of claims 4 to 6, wherein a second latch circuit that converts a signal amplitude to a logic level is arranged at a subsequent stage of each latch circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008147353A JP2009296271A (en) | 2008-06-04 | 2008-06-04 | Latch circuit and a/d converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008147353A JP2009296271A (en) | 2008-06-04 | 2008-06-04 | Latch circuit and a/d converter |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009296271A true JP2009296271A (en) | 2009-12-17 |
Family
ID=41544048
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008147353A Pending JP2009296271A (en) | 2008-06-04 | 2008-06-04 | Latch circuit and a/d converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009296271A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101199574B1 (en) * | 2010-11-02 | 2012-11-12 | 한국과학기술원 | Analog to digital converter |
KR101335999B1 (en) | 2012-02-21 | 2013-12-04 | 금오공과대학교 산학협력단 | Using input offset voltage to time-domain comparator device |
-
2008
- 2008-06-04 JP JP2008147353A patent/JP2009296271A/en active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101199574B1 (en) * | 2010-11-02 | 2012-11-12 | 한국과학기술원 | Analog to digital converter |
US8421664B2 (en) | 2010-11-02 | 2013-04-16 | Korea Electronics Technology Instutitute | Analog-to-digital converter |
KR101335999B1 (en) | 2012-02-21 | 2013-12-04 | 금오공과대학교 산학협력단 | Using input offset voltage to time-domain comparator device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5334366B2 (en) | Semiconductor integrated circuit | |
US8791845B2 (en) | Circuitry and method for reducing area and power of a pipelince ADC | |
JP2945805B2 (en) | A / D converter | |
JP2002271201A (en) | A/d converter | |
JP2875922B2 (en) | A / D converter | |
KR20080108005A (en) | Differential amplifier circuit and a/d converter | |
WO2018216677A1 (en) | Comparison circuit | |
US6480133B2 (en) | Low-power analog-to-digital converter | |
JP2009021667A (en) | Flash type analog-to-digital converter | |
US8947287B2 (en) | Pipeline A/D converter and A/D converting method | |
US10461763B2 (en) | Double data rate time interpolating quantizer with reduced kickback noise | |
JP2003158434A (en) | Artificial differential amplifier circuit and a/d converter using the same | |
US7924196B2 (en) | Digital-analog converter | |
US8674869B2 (en) | A/D conversion circuit | |
JP2004312555A (en) | Comparator, differential amplifier, two-stage amplifier, and analog/digital converter | |
JP2013187695A (en) | Comparator and ad converter | |
EP3594950A1 (en) | Latched comparator and analog-to-digital converter making use thereof | |
US6501412B2 (en) | Analog-to-digital converter including a series of quantizers interconnected in cascade | |
JP2009296271A (en) | Latch circuit and a/d converter | |
US6239733B1 (en) | Current interpolation circuit for use in an A/D converter | |
CN112910447A (en) | Low-power-consumption comparator circuit with rail-to-rail input swing amplitude | |
CN104300983A (en) | Dynamic comparator for pipelined analog-to-digital converter | |
CN112398476B (en) | Low-power consumption comparator with low delay distortion characteristic | |
Yasser et al. | A comparative analysis of optimized low-power comparators for biomedical-adcs | |
JPH05218871A (en) | Parallel a/d converter |